JP2008535269A - 複数メモリ層の部分的実現を伴うデコード互換性を含む集積回路メモリアレイ構成 - Google Patents
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Abstract
Description
この発明は、メモリアレイを包含する半導体集積回路に関し、特定的には3次元メモリアレイを組込んだ集積回路に関する。
集積回路メモリアレイにおいて達成される密度は、半導体処理技術およびメモリセル技術における進行中の開発によって増加し続けてきた。たとえば、反ヒューズセルを含むものなどの、ある受動素子メモリセルアレイは、特定のワード線相互接続層について最小の機構サイズ(F)および最小の機構間隔に近いワード線を有し、かつさらに特定のビット線相互接続層について最小の機構幅および最小の機構間隔に近いビット線を有して製作され得る。さらに、メモリセルの1つ以上の面またはレベルを有する3次元メモリアレイが、各メモリ面にこのような4F2メモリセルを実現して製作されてきた。例示的な3次元メモリアレイは、ジョンソン(Johnson)への「垂直に積重ねられたフィールドプログラマブル不揮発性メモリおよびその製造方法(Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication)」と題された米国特許第6,034,882号、およびチャン(Zhang)への「3次元読出し専用メモリアレイ(Three-Dimentional Read-Only Memory Array)」と題された米国特許第5,835,396号に記載される。
3次元メモリアレイを組込んだモノリシックな半導体集積回路において、2つ以上のメモリ面が互いの上に垂直に積重ねられ、すべてのこのようなメモリ面は基板の上に配置され得る。このような設計に与えられるメモリ面全部の数よりも少ないメモリ面を有する集積回路装置を任意で製作することが望ましい場合もある。このような装置は、明らかに、半導体処理マスクの多くまたは全部を変更すること、またより少ないメモリ面を有する全く異なる設計を製作することを含む、設計全体の変更によって製造することができるが、これは全く新しい設計およびマスクセットを要するコストのかかる提案である。
イネーブルするための制御回路を含む。この制御回路は、実現されたメモリ層のそれぞれのアレイ線を、第2のメモリ層が実現されるか否かにかかわらず、各それぞれのI/Oバス線に結合するよう構成可能であって、層選択回路はそのように適切に配置される。
および第2の列選択信号を個別にイネーブルし、メモリアレイの第1のグループが実現されるメモリアレイにおいては第1および第2の列選択信号を同時にイネーブルするステップを含んでもよい。
図1は、この発明の一定の実施例による3次元メモリアレイのワード線層およびビット線層を表わす上面図である。メモリブロック182、184は、複数のビット線183、185をそれぞれ含み、2:1にインタリーブされたワード線セグメントを有して示される。ブロックのワード線セグメントの半分に対する垂直の接続部がブロックの左側にあり(たとえばワード線セグメント187および垂直の接続部189)、ブロックのワード線セグメントの他方の半分への垂直の接続部はブロックの右側にある(たとえばワード線セグメント186および垂直の接続部190)。さらに、垂直の接続部はそれぞれ、2つの隣接したブロックの各々におけるワード線セグメントを与える。たとえば、垂直の接続部190は、アレイブロック182のワード線セグメント186に接続し、アレイブロック184のワード線セグメント188に接続する。換言すれば、垂直の接続部(垂直の接続部190など)はそれぞれ、2つの隣接したブロックの各々におけるワード線セグメントによって共有される。しかしながら、予期されるように、第1のアレイブロックおよび最後のアレイブロックのためのそれぞれの「外側の」垂直の接続部は、第1のアレイブロックおよび最後のアレイブロックにおけるワード線セグメントしか与えることができない。たとえば、ブロック184がメモリアレイを形成する複数のブロックの最後のブロックである場合、その外側の垂直の接続部(たとえば垂直の接続部194)はブロック184内のワード線セグメント192しか与えることができず、したがって、アレイの残り全体がそうであるように2つのワード線セグメントによって共有されるわけではない。
れるように、これはメモリアレイの下の半導体基質において実現されるワード線ドライバ回路の複雑さをも減じ得る。
Multi-Layer Word Line Segments for Three-Dimensional Memory Array)」に見ることができ、その開示は引用によってその全体が本願明細書に援用される。しかしながら、多くの例示的な実施例が3次元メモリアレイ(すなわち、互いの上下に形成された2つ以上のメモリ面を組込んだモノリシックな半導体集積回路)のコンテキストにおいて記載され得る一方、単一のメモリ面しか有さないこの発明の他の実施例も特に考慮される。
他の値が用いられてもよい。この種のアレイに適するバイアスレベルの付加的な記載は、ロイ E ショイアーライン(Roy E. Scheuerlein)への米国特許第6,618,295号に見つけることができ、その開示は引用によって本願明細書に援用され、ベンディック
クリーヴランド(Bendik Kleveland)らへの米国特許第6,631,085号に見つけることができ、その開示は引用によって本願明細書に援用され、およびロイ E ショイアーライン(Scheuerlein)への前述の米国特許第6,879,505号にも見ることができる。
ード線207は選択されたブロック203の一方側に隣接したメモリブロック204と共有され、そこに影響する一方、ワード線208は選択されたブロック203の他方側に隣接したメモリブロック202と共有され、そこに影響する。
この発明の1つの局面では、このメモリアレイ内で2つの予備メモリブロックのみを用いて単一のメモリブロックを置換することができる。ここで図4を参照して、メモリブロック241、242、243および244を含むメインアレイを含み、さらに予備ブロック245および246を含む、メモリアレイ240が示される。「偶数」メモリブロックと考えられ得るメモリブロック242内にBL−WL短絡247が示される。欠陥偶数メモリブロック242内のすべてのワード線は偶数予備ブロック245内の対応するワード線にマップされる。たとえば、ブロックの左側からブロック242に駆動される、欠陥ブロック242内のワード線は(すなわち、そのワード線はブロック242の左の隣接したブロック241とも共有される)、偶数予備ブロック245内の対応するワード線(そのワード線もブロックの左側から予備ブロック245に駆動される)にマップされる。そのようなマッピングの例はマッピング251として示される。同様に、ブロックの右側からブロック242に駆動される欠陥ブロック242内のワード線(すなわちブロック242の右に隣接したブロック243とも共有される)は、予備ブロックの右側からそのような予備ブロックに駆動される、予備ブロック245内の対応するワード線にマップされる。そのようなマッピングの例はマッピング252として示される。メモリブロック242と共有される(欠陥メモリブロック242の右側に)隣接した奇数ブロック243内のワード線は、偶数予備ブロック245の右側に隣接した奇数予備ブロック246にマップされる。そのようなマッピングの例はマッピング253として示される。しかしながら、メモ
リブロック242と共有される(欠陥メモリブロック242の左側に)隣接した奇数メモリブロック241内のワード線は、同じ奇数予備メモリブロック246に折り込まれてマップされる。そのようなマッピングの例はマッピング254として示される。
ここで図6を参照して、メモリアレイはベイに組織されてもよい。メモリアレイ270は、ベイ0としてもラベル付けされる第1のベイ271、ベイ1としてもラベル付けされる第2のベイ272、ならびに予備メモリブロック273および274を含む。各ベイは
いくつかのメモリブロック(好ましくは16メモリブロック)を含み、それ自体のセンスアンプ(示されない)およびページサブレジスタ(示されない)(いくつかの3次元メモリアレイ実施例ではメモリアレイの下に配置され、いくつかの実施例ではメモリアレイの外部に配置されてもよい)を好ましくは含む。示された実施例では、ベイ内の各センスアンプはベイ全体にわたって横断する対応するSELB線に接続される。たとえばベイ0は、SELB線のグループ277(たとえばここでは16のそのようなSELB線として示される)を含む。所与のメモリ動作中に、ベイ0内の(たとえば3次元アレイにおける1つ以上のメモリ面から)選択されたビット線のグループは、列選択回路(示されない)によってSELB線のグループ277にそれぞれ結合される。読出し動作では、次に各SELB線のセンスアンプが対応するビット線の状態を感知する一方で、(プログラミング動作をサポートする実施例については)プログラミング動作中には、書込まれるべき所望のデータパターンにしたがってプログラミング電圧および/または抑制電圧がさまざまなSELB線に駆動され、このようなバイアス電圧は列選択回路によって対応するビット線に結合される。
に、予備ブロック自体内部の欠陥がアレイから出てマップされることを可能にする。
図7に示されるメモリアレイ300を例示的な実施例として用いると、予備ブロックの各対は隣接したベイのいずれかの不良ブロックを置換することができるが両方はできないので、4つのブロック置換が可能である。ここで図9を参照して、このようなメモリブロック置換の制御を表わすブロック図が示される。トリムビット340ブロックは、障害を起こすブロックのアドレスを包含するようにプログラムされる。4つのブロック置換が可能なので、各々7ビットの4つのエントリがある。表1は、エントリの各ビットの目的を記載する。障害を起こすアドレスは、実際のブロックアドレス(BLKADD[3:0])よりも1ビット多く有することに注意されたい。これは予備ブロックにおけるBL−WL短絡を有するダイが回復され得ることを確実にするために必要であり、そうしなければ(短絡が予備ブロック0にある場合)ブロック15/ベイ0、または(短絡が予備ブロック1にある場合)ブロック0/ベイ1の半分を危険にさらす。
4つの7ビットエントリを包含している合計28ビットは、バス341によってマッチ論理ブロック342に伝えられる。このブロックはさらに、バス345によって伝えられた4ビットのブロックアドレスBLKAD[3:0]、バス346によって伝えられた最
下位ワード線アドレスRAD[0]、およびバス347によって伝えられた個々のベイイネーブル信号BAYE[7:0]の8ビットグループを受取り、それらすべてはメモリアレイ動作の制御のための制御論理ブロック(示されない)から発生され得る。MATCH
LOGICブロック342はこれらの信号をトリムビットエントリと比較し、そうでなければイネーブルされていたメインアレイブロックを非活性化してその代わりに予備ブロックをイネーブルするべきか否かを決定する。
る。
ここで図12を参照して、2つの予備ブロック401および402を含む(図10の)予備ブロックエリア361などの代表的な予備ブロックセクションが示される。予備ブロック401、402の頂点のSELB線のグループ410は、PMOSスイッチ411などの結合回路によって左のベイ0または右のベイ1のSELB線のいずれかに結合される。同様に、予備ブロック401、402の下部のSELB線のグループ412は、ベイ0またはベイ1のSELB線に同様に結合される。SPBLKEN_LおよびSPBLKEN_R信号はそれぞれのノード366および367上で受取られる。いずれかの信号が活性なとき、予備ブロックエリア361がイネーブルされ、かつノード403上のSPEN信号が活性であって、予備ブロックの上部の予備グローバル列デコーダ413および予備ブロックの下部の予備グローバル列デコーダ414をイネーブルする。
5上のブロック0イネーブル信号によって)イネーブルされるか、または予備ブロック402が(ノード416上のブロック1イネーブル信号によって)イネーブルされるかのいずれかである。1対の高電圧レベルシフタ408、409は、ノード406および407上に1対の高電圧イネーブル信号XSPBLKEN_HV_RおよびXSPBLKEN_HV_Lを発生し、SELB線410、412を左か右のベイに結合するPMOSスイッチ411を制御する。上述のように、予備グローバル列デコーダ413、414は、グローバル列デコーダ(CSG)線を左のベイまたは右のベイから来る線に結合するための高電圧転送ゲート(示されない)を含んでもよく、左右の予備ブロックイネーブルレベルシフタ408、409によって制御されてもよい。代替的には、予備グローバル列デコーダ413、414は、特定の予備ブロックエリア内でCSG線を発生するための独立したデコーダでもよく、その予備ブロックCSG線は左のベイまたは右のベイのいずれのCSG線にも結合される必要がない。
のグループが選択され、対応するSELB線にそれぞれ結合される。1つのこのような層選択が図15に示される。この例示的な実施例のためのビット線がインタリーブされているので、ビット線の半分(たとえば偶数のビット線)はメモリブロックの上部に出、ビット線の他方の半分(たとえば奇数のビット線)はメモリブロックの下部に出る。このようなビット線は個々にではなく対でインタリーブすることもできる。他の実施例では、ビット線は全くインタリーブされる必要はない。そのような場合には、すべてのビット線は典型的には上部または下部からメモリブロックを出るが、両方から出ることはない。
ビット線が16本のSELB線のうち4本のグループのそれぞれに結合される。したがって、それぞれのビット線は16本のSELB線の各々に結合され、各々はセンスアンプ443などの対応するセンスアンプによって感知される。
ルされ得る(かつ両方のメインアレイブロックがディスエーブルされている)。
ク526にマップされる一方、欠陥ブロックと共有される、隣接した奇数ブロック521におけるワード線、および、欠陥ブロックと共有される、隣接した奇数ブロック523内のワード線が、図に示されるように、両方とも奇数予備ブロック527にマップされる。
1. 選択された(すなわち活性な)ワード線が欠陥ブロック内にある場合は、欠陥ブロックをディスエーブルし、その代り適切な予備ブロックに再度マップする(すなわち適切な予備ブロックをイネーブルする);
2. 選択されたワード線が欠陥ブロックに隣接したブロック内にあるが、欠陥ブロックと共有される場合は、隣接したブロックをディスエーブルし、その代り適切な予備ブロックに再度マップする(すなわち適切な予備ブロックをイネーブルする);
3. 選択されたワード線が欠陥ブロックに隣接したブロック内にあるが、欠陥ブロックと共有されない場合は、隣接したブロックをイネーブルし、予備ブロックに再度マップしない;
4. 選択されたワード線が任意の他のブロック内にある場合は、そのブロックをイネーブルする。
こで図28を参照して、このような例示的な配列のブロック図が示される。図10−図12に示される配列と比較して、2層装置において2つのブロックをイネーブルするためにここで準備がなされる。1つのイネーブルされたブロックがメインアレイにあり、1つのイネーブルされたブロックが予備ブロックエリアにあり得るので、2つの異なる予備イネーブル信号が与えられる。1つは偶数ブロック用(SPBLKENA)、1つは奇数ブロック用(SPBLKENB)である。たとえば、SPBLKENAが活性化されるがSPBLKENBはされない場合、(偶数予備ブロックがイネーブルされるので)偶数メインアレイブロックがディスエーブルされるが、メインアレイにおける奇数ブロックはディスエーブルされない。
れ、(層2からSELB[11:8]線にビット線BL[3:0]を結合する)層選択659に結合され、(層3からSELB[15:12]線にビット線BL[3:0]を結合する)層選択660に結合される。列デコーダ出力682は、(層2からSELB[3:0]線にビット線BL[7:4]を結合する)層選択657に結合され、(層3からSELB[7:4]線にビット線BL[7:4]を結合する)層選択658に結合され、(層0からSELB[11:8]線にビット線BL[7:4]を結合する)層選択654に結合され、かつ(層1からSELB[15:12]線にビット線BL[7:4]を結合する)層選択655に結合される。
のメインアレイメモリブロックが同一であったとしてもそのような共有を有利に採用することができ、そのような場合では、単一の予備メモリブロックが利用され得る。
アレイブロックおよびメモリ面の数までもが、デコード回路の容易さおよび効率性のために、しばしば2の累乗の数(すなわち2N)である。しかし、そのような規則性または一貫性はこの発明の実施例のいずれにも確実に必要なわけではない。たとえば、異なる層上のワード線セグメントは異なる数のメモリセルを含んでもよく、メモリアレイは3つのメモリ面を含んでもよく、最初および最後のアレイブロック内のワード線セグメントは、メモリセルまたはビット線構成とは異なる数でもよく、かつメモリアレイ設計の通常の一貫性に対する他の多くの不規則な変形のいずれであってもよい。請求項において明示的に記載さない限り、そのような通常の規則性は、本願明細書に記載の実施例中で示された場合であっても、いかなる請求項の意味としても導かれてはならない。
Having Extremely Small Layout Pitch)」に述べられ、その開示は引用によってその全体が本願明細書に援用され、さらにルカ G ファソリらによる前述の「マルチヘッドのデコーダの多重レベルを用いて高密度のメモリアレイを階層的にデコードするための装置および方法」にも述べられる。
るべきではない。
for Making a High Density Nonvolatile Memory)」と題された(現在では米国特許第6,984,561号に組み込まれた)米国特許出願第10/326,470号である。列挙された開示の各々は、引用によってその全体が本願明細書に援用される。
Zhang)への米国特許第5,835,396号に記載されるように、メモリセルは半導体材料から構成されてもよい。一定の実施例では、反ヒューズメモリセルが考慮される。MRAMおよび有機受動素子アレイなどの他のタイプのメモリアレイも用いることができる。MRAM(磁気抵抗ランダムアクセスメモリ)は、磁気トンネル接合(MTJ)などの磁気メモリ素子に基づく。MRAM技術は、ピーター K ナジ(Peter K Naji)らによって、2001年IEEE国際ソリッドステート回路評議会(2001 IEEE International Solid-State Circuits Conference)、ISSCC2001/セッション7/技術動向の技術誌の要説において発行された、ISSCC2001の補遺資料、先進技術(Advanced Technologies)/7.6、2001年2月6日、94−95、404−405ページ、;「256kbの3.0Vの1T1MTJの不揮発性磁気抵抗RAM(A 256kb 3.0 V 1T1MTJ Nonvolatile Magnetoresistive RAM)」に記載される。ダイオード状の特徴的導電を有する少なくとも1つの層を含む有機材料、および電界の印加によって導電性が変化する少なくとも1つの有機材料の層を組み込んだ一定の受動素子メモリセルが用いられてもよい。グーデンセン(Gudensen)らへの米国特許第6,055,180号はそのような有機的な受動素子アレイを記載する。相変化材料および非晶質固体などの材料を含むメモリセルも用いることができる。ウォルステンホム(Wolstenholme)らへの米国特許第5,751,012号およびオブシンスキ(Ovshinsky)らへの米国特許第4,646,266号を参照されたい。それら両方は引用によって本願明細書に援用される。他の実施例では、2端末の受動素子メモリセルではなく、3端末のメモリセル、選択されたY線(またはビット線)上の2つ以上のメモリセルからの電流を合計するために選択される複数のX線(または行線)も使用され得る。このようなメモリセルは当技術において周知であるフラッシュEPROM(登録商標)およびEEPROM(登録商標)セルを含む。さらに、たとえば、トマス H.リー(Thimas H. Lee)らによる米国特許出願公報番号第2002−0028541 A1、「高密度のアレイおよび電荷蓄積装置ならびにその製造方法(Dense Arrays and Charge Storage Devices,
and Method for Making Same)」において記載されるような薄膜トランジスタ(TFT)EEPROM(登録商標)メモリセルを組込んだもの、また、ショイアーラインらによる特許出願公報番号第2004−0125629 A1、「直列接続されたトランジスタストリングを組込んだプログラマブルメモリアレイ構造ならびにその製造および動作方法(Programmable Memory Array Structure Incorporating Series-connected Transistor Strings and Methods for Fabrication and Operation of Same)」に記載されるようなTFT NANDメモリアレイを組込んだものなどの極めて密なX線および/またはY線ピッチ要件を有する他のメモリアレイ構成なども考慮され、これらの出願は引用によって本願明細書に援用される。
明を実行することを可能にするよう、この発明の広い洞察および詳細を与えると考えられる。にもかかわらず、明確にするために、本願明細書に記載された実現例のすべての通常の特徴が示され、記載されているわけではない。当然、そのような実際の実現例の開発においては、出願および事業に関連した制約への適合など開発者の具体的な目標を達成するために多くの実現例に特定の決定が下されなければならないことが認識されるべきであり、これらの具体的な目標は、実現例ごとに、また開発者ごとに異なるであろう。さらに、そのような開発努力は複雑であったり時間がかかったりしがちであることが認識されるが、しかしながら、この開示の利益を享受する当業者にとっては工学技術の定期的な実行となるであろう。
Claims (34)
- 第1のメモリ層について、かつ、実現される場合には第2のメモリ層について、第1のタイプのそれぞれの複数のアレイ線を有するメモリアレイと、
複数のI/Oバス線と、
第1および第2のメモリ層の両方のための複数の層選択回路とを含み、関連するメモリ層のそれぞれのアレイ線を関連するグループの前記I/Oバス線のそれぞれに結合するために、各々は関連するイネーブル信号に応答し、さらに
ある層選択回路を選択的にイネーブルするための制御回路を含み、前記制御回路は、実現されたメモリ層のそれぞれのアレイ線を、第2のメモリ層が実現されるか否かにかかわらず、各それぞれのI/Oバス線に結合するために構成可能であって、前記層選択回路はそのように配置される、集積回路。 - 所与のI/Oバス線は、第1のメモリ層のアレイ線に結合されるときもあり、第2のメモリ層が実現される場合にはこのような第2のメモリ層のアレイ線に結合されるときもあり、またはそうでなければこのようなときに第1のメモリ層のアレイ線に結合される、請求項1に記載の集積回路。
- 制御回路は構成メモリをプログラムすることによって構成される、請求項1に記載の集積回路。
- 制御回路は第2のメモリ層と関連する層上の機構の存在または不存在によって構成される、請求項1に記載の集積回路。
- 第1のタイプのアレイ線はビット線を含み、
メモリアレイはさらに複数のワード線を含み、各ワード線は1つ以上のワード線層の各々にワード線セグメントを含む、請求項1に記載の集積回路。 - 第2のメモリ層が実現されるか否かにかかわらない構成を有するワード線デコーダをさらに含む、請求項5に記載の集積回路。
- 複数の層選択回路は、
第1のメモリ層のアレイ線を第1のグループの前記I/Oバス線に結合するための第1のタイプの層選択回路と、
第2のメモリ層のアレイ線を第1のグループの前記I/Oバス線に結合するための第2のタイプの層選択回路と、
第1のメモリ層のアレイ線を第2のグループの前記I/Oバス線に結合するための第3のタイプの層選択回路と、
第2のメモリ層のアレイ線を第2のグループの前記I/Oバス線に結合するための第4のタイプの層選択回路とを含む、請求項1に記載の集積回路。 - メモリアレイはメモリブロックに配置され、
各メモリブロックは、単一の列選択信号に応答する第1のタイプおよび第3のタイプの層選択回路を含み、単一の列選択信号に応答する第2のタイプおよび第4のタイプの層選択回路をさらに含む、請求項7に記載の集積回路。 - 各それぞれの第1のタイプの層選択回路および各それぞれの第3のタイプの層選択回路は第1のグループのイネーブル信号のそれぞれを共有し、
各それぞれの第2のタイプの層選択回路および各それぞれの第4のタイプの層選択回路は、第2のメモリ層が実現されない場合はディスエーブルされる、第2のグループのイネ
ーブル信号のそれぞれを共有する、請求項7に記載の集積回路。 - 第2のメモリ層が実現された場合、第1および第2のグループのイネーブル信号は関連するアドレスに応答し、それにより、可能なアドレスの半分について第1の層のアレイ線を第1および第2のグループの両方のI/Oバス線に結合し、かつ可能なアドレスの他の半分について第2の層のアレイ線を第1および第2のグループの両方のI/Oバス線に結合し、
第2のメモリ層が実現されない場合、第2のグループのイネーブル信号はディスエーブルされ、第1のグループのイネーブル信号は関連するアドレスに応答し、それにより、利用可能な残りのすべてのアドレスについて第1の層のアレイ線を第1および第2のグループの両方のI/Oバス線に結合する、請求項9に記載の集積回路。 - メモリアレイはメモリブロックに配置され、
各メモリブロックは第1のタイプまたは第2のタイプのいずれかの層選択回路を含むが両方は含まない、請求項7に記載の集積回路。 - 第1のタイプの各それぞれの層選択回路および第4のタイプの各それぞれの層選択回路は第1のグループのイネーブル信号のそれぞれを共有し、
第2のタイプの各それぞれの層選択回路および第3のタイプの各それぞれの層選択回路は第2のグループのイネーブル信号のそれぞれを共有する、請求項7に記載の方法。 - 第2のメモリ層が実現された場合に1つのイネーブル信号が選択され、それにより第1のメモリ層のアレイ線を第1のグループのI/Oバス線に結合し、かつ第2のメモリ層のアレイ線を第2のグループのI/Oバス線に結合し、
第2のメモリ層が実現されない場合に第1および第2のグループの各々から1つのイネーブル信号が同時に選択され、それにより第1のメモリ層のアレイ線を第1のグループのI/Oバス線に結合し、かつ第1のメモリ層のアレイ線を第2のグループのI/Oバス線に結合する、請求項12に記載の集積回路。 - 同時に選択されたイネーブル信号の対は単一のメモリブロック内にある、請求項12に記載の集積回路。
- 同時に選択されたイネーブル信号の対はそれぞれ隣接したメモリブロック内にある、請求項12に記載の集積回路。
- 同時に選択されたイネーブル信号の対はそれぞれ2つの隣接しないメモリブロック内にある、請求項12に記載の集積回路。
- 前述の複数のI/Oバス線に対向するメモリアレイの一方側の第2の複数のI/Oバス線と、
第1および第2のメモリ層の両方のための第2の複数の層選択回路とを含み、それぞれはメモリ層のそれぞれのアレイ線を第2の複数のI/Oバス線のそれぞれに結合するためであり、さらに
第2の複数の層選択回路の1つ以上をイネーブルするための第2の制御回路をさらに含み、前記第2の制御回路は、実現されたメモリ層のそれぞれのアレイ線を、第2のメモリ層が実現されるか否かにかかわらず、第2の複数の各それぞれのI/Oバス線に結合するために構成可能であって、前記第2の複数の制御回路はそのように配置される、請求項1に記載の集積回路。 - メモリアレイはメモリブロックに配置され、
第1のタイプの層選択回路を含む各メモリブロックはさらに第4のタイプの対応する層選択回路を含み、両方が同じイネーブル信号に応答し、
第2のタイプの層選択回路を含む各メモリブロックはさらに第3のタイプの対応する層選択回路を含み、両方が同じイネーブル信号に応答する、請求項7に記載の集積回路。 - 列選択回路をさらに含み、列選択回路は、第1および第2のメモリ層の両方が実現されるメモリアレイにおいて第1および第4のタイプの層選択回路または第2および第3のタイプの層選択回路のいずれかに関連付けられる唯一のイネーブル信号を同時に選択するように構成され、かつ第2のメモリ層が実現されないメモリアレイにおいて2つのイネーブル信号を同時に選択するように構成され、このような信号の一方は第1および第4のタイプの層選択回路に関連付けられ、このような信号の他方は第2および第3のタイプの層選択回路に関連付けられる、請求項18に記載の集積回路。
- 第1のタイプのメモリブロックは第1のタイプおよび第4のタイプの層選択回路を含み、
第2のタイプメモリブロックは第2のタイプおよび第3のタイプの層選択回路を含む、請求項18に記載の集積回路。 - 第1のタイプのメモリブロックは第2のタイプのメモリブロックと交互である、請求項20に記載の集積回路。
- 各アレイ選択回路は4つの結合回路を含み、各結合回路は単一の列選択信号に応答し、各々は単一のメモリ層のアレイ線をI/Oバス線のグループのそれぞれに結合するためであり、
複数のI/Oバス線は16を数え、
メモリアレイは第1のメモリ層に類似して構成される第3のメモリ層を含む、請求項1に記載の集積回路。 - 集積回路をエンコードするコンピュータ読取可能な媒体であって、前記集積回路は請求項1に記載される、コンピュータ読取可能な媒体。
- 少なくとも1つのメモリ層を有するメモリアレイを含み、各メモリ層は第1のタイプのそれぞれの複数のアレイ線を含み、さらに
第2のメモリ層が実現されるか否かに依存してメモリアレイを構成するための手段と、
メモリアレイの複数のI/Oバス線の各それぞれを、第2のメモリ層が実現されるか否かにかかわらず、実現されたメモリ層のそれぞれのアレイ線と結合するための手段とを含む、集積回路。 - 少なくとも1つのメモリ層を有する集積回路メモリアレイにおける使用のための方法であって、各メモリ層は第1のタイプのそれぞれの複数のアレイ線を含み、前記方法は、
第2のメモリ層が実現されるか否かに依存してメモリアレイを構成するステップと、
メモリアレイの複数のI/Oバス線の各それぞれを、第2のメモリ層が実現されるか否かにかかわらず、実現されたメモリ層のそれぞれのアレイ線と結合するステップとを含む、方法。 - 構成ステップは、第2のメモリ層と関連する層上の機構の存在または不存在を感知するステップを含む、請求項25に記載の方法。
- 構成ステップは、構成メモリをプログラムするステップを含む、請求項25に記載の方法。
- 所与のI/Oバス線は、第1のメモリ層のアレイ線に結合されるときもあり、第2のメモリ層が実現される場合にはこのような第2のメモリ層のアレイ線に結合されるときもあり、またはそうでなければこのようなときに第1のメモリ層のアレイ線に結合される、請求項25に記載の方法。
- 第1の選択信号がイネーブルされると、第1のメモリ層からのアレイ線を第1のグループのそれぞれのI/Oバス線にそれぞれ結合し、かつ、実現される場合には第2のメモリ層からのアレイ線を第2のグループのそれぞれのI/Oバス線にそれぞれ結合し、
第2の選択信号がイネーブルされると、実現される場合には第2のメモリ層からのアレイ線を第1のグループのそれぞれのI/Oバス線にそれぞれ結合し、かつ、第1のメモリ層からのアレイ線を第2のグループのそれぞれのI/Oバス線にそれぞれ結合する、請求項25に記載の方法。 - 両方のグループのメモリ層が実現されるメモリアレイにおいて第1および第2の列選択信号を個別にイネーブルするステップと、
第1のグループのメモリ層が実現されるメモリアレイにおいて第1および第2の列選択信号を同時にイネーブルするステップとをさらに含む、請求項29に記載の方法。 - 同時にイネーブルされた第1および第2の列選択信号は単一のメモリブロックに関連付けられる、請求項30に記載の方法。
- 同時にイネーブルされた第1および第2の列選択信号は隣接したメモリブロックに関連付けられる、請求項30に記載の方法。
- 同時にイネーブルされた第1および第2の列選択信号は2つの隣接しないメモリブロックに関連付けられる、請求項30に記載の方法。
- 第1の選択信号がイネーブルされると、第1のメモリ層からのアレイ線を第1のグループおよび第2のグループのそれぞれのI/Oバス線にそれぞれ結合し、
第2の選択信号がイネーブルされると、実現される場合には第2のメモリ層からのアレイ線を第1のグループおよび第2のグループのそれぞれのI/Oバス線にそれぞれ結合する、請求項25に記載の方法。
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