TWI326883B - Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers - Google Patents

Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers Download PDF

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TWI326883B
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Roy E Scheuerlein
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Description

九、發明說明： 相關申請案交互參考 本專利申請案係關於與本案同時申請之由Luca G. Fas〇u 與Roy E. Scheuerlein提出之美國專利申請案第11/〇95,9〇7 號標題為"Method and Apparatus f0r incorp〇rating Block
Redundancy in a Memory Array"，該申請案以引用方式整份 併入本文。 【發明所屬之技術領域】 本發明係關於含有記憶體陣列之半導體積體電路，並且 具體而言，係關於合併一種三維記憶體陣列之積體電路。 【先前技術】 半導體處理技術及記憶體單元技術的持續開發已進展到 增加積體電路記憶體陣列中達成的密度。舉例而言，可以 製造出某些被動式元件記憶體單元陣列（諸如包括一反熔 絲單元的被動式元件記憶體單元陣列），使特定字線互連層 具有接近最小特徵大小（F)及最小特徵間距的字線，並且特 定位元線互連層亦具有接近最小特徵寬度及最小特徵間距 的位元線。再者，已製造出一具有一平面（或層）以上記憶體 單元的三維記憶體陣列，在每一記憶體平面上實施4F2記憶 體單元。如需示例性三維記憶體陣列之描述，請參閱頒予 給Johnson之美國專利案第M34,882號標題為"Venically
Stacked Field Programmable Nonvolatile Memory and Method of Fabrication"及頒予給Zhang之美國專利案第 5,835,396 號標題為"Three-Dimensional Read-Only Memory 109436.doc
Array" ° 【發明内容】 在一種合併二維記憶體陣列之單片（m〇n〇Hthic)半導體積 體電路中，兩面或兩面以上記憶體平面被互相堆疊在頂 ，並且所有此等記憶體平面可被設置在一基板上。希望 選擇性製造一種具有少於為此設計所提供之全數記憶體平 面數量的積體電路裝置。顯而易見，可藉由變更整個設計 來製造此一裝置，包括變更許多或所有半導體處理遮罩， 並且製造一種具有較少記憶體平面的全然不同之設計，但 這是需要全新設計及遮罩組的高成本建議❶ 在一些具體實施例中，本發明提供一種積體電路，其提 供—既定數量之記憶體平面，但是可被製造成以作為替代 地包括較少數量之記憶體平面。這可藉由省略相關聯於被 省略之記憶體平面的遮罩及處理步驟來達成，而不需要變 更其他记憶體平面或裝置其餘部件的任何其他製造遮罩。 在一種包括該陣列之複數個I/O匯流排線的裝置中，亦可不 需要變更陣列的讀或讀/寫路徑佈線或其他組態而達成。 在一些‘4樣中，本發明提供一種積體電路，其包括：一 。己隐體陣列’其具有用於_第—記憶體層及（若有實施）用於 第…己憶體層的一第一類型之各自複數個陣列線。該積 體電路亦包括複數個1/(：)匯流排線；以及複數個層選擇器電 路’、帛於該第—記憶體層且用於該第二記憶體層，每一 層&擇$電路響應_相關聯之啟用訊號，用於將—相關聯 之。己隐體層上的各自陣列線耗合至該等卯匯流排線中之 109436.doc 1326883 一相關聯群組之各自I/C)匯流排線。該積體電路亦包括用於 選擇性啟用某些層選擇器電路的控制電路。該控制電路係 可組態’並且該等層選擇器電路被適當安排，用以將一實 施之記憶體層上的一各自陣列線耦合至每一各自1/0匯流 排線’而不顧及是否實施該第二記憶體層。 在一些具體實施例中，一既定1/0匯流排線有時被耦合至 該第一記憶體層上的一陣列線，並且如果該第二記憶體層 被實施’則該既定I/O匯流排線在其他時段被耦合至該第二 δ己憶體層上的一陣列線，否則該既定1/〇匯流排線在該等其 他時段被耦合至該第一記憶體層上的一陣列線。 在一些具體實施例中’該等控制電路係藉由程式化一組 態§己憶體予以組態《在一些具體實施例中，該等控制電路 係藉由相關聯於該第二記憶體層之一層上的一特徵之存在 或不存在予以組態。 在些具體實施例中，該第一類型之該等陣列線可能係 位元線；並且該記憶體陣列可包括複數個字線，其中每一 子線包括在一或多層字線層之每一層上的一字線片段。較 佳方式為，該積體電路的一字線解碼器具有無關於是否實 施該第二記憶體層的組態。較佳方式為，該記憶體陣列包 括若干被動式元件記憶體單元，且可包括反熔絲單元。 該記憶體陣列能夠以記憶體區塊為單位予以安排；以及 每區塊可包括用於一或多層記憶體層的層選擇器電路。 在一些具體實施例中，當實施所有可用之記憶體層時，可 選擇-單-解碼器輸出；以及當實際上實施較少之記憶體 109436.doc 層時，可選擇一個以上解碼器輸出。舉例而言，可同時選 擇兩個此類解喝器輸出’並且對於不同具體實施例，該等 所選兩個解碼器輸出可能係位於相同區塊中、位於相鄰區 塊中或位於非相鄰區塊中。 在另一態樣中，本發明提供一種積體電路，其包括：一 °己隐體陣列’其具有至少一記憶體層，每一記憶體層包括 第類型之各自複數個陣列線《該積體電路亦包括組態 構件，用於依據是否實施一第二記憶體層來組態該記憶體 陣列，以及耦合構件，用於將該記憶體陣列的複數個U0匯 流排線之所有各自1/0匯流排線耦合至一實施之記憶體層 上的各自陣列線，而不顧及是否實施第二記憶體層。 在另態樣中，本發明提供一種在一積體電路記憶體陣 列中使用之方法，該積體電路記憶體陣列具有至少一記憶 體層，每一記憶體層包括一第一類型之各自複數個陣列 線。該方法包括：依據是否實施一第二記憶體層來組態該 記憶體陣列；以及將該記憶體陣列的複數個1/0匯流排線之 所有各自I /〇匯流排線麵合至一實施之記憶體層上的一各 自陣列線’而不顧及是否實施第二記憶體層。 在一些具體實施例中，該方法包括：當啟用一第一選擇 訊號時，從該第一記憶體層分別耦合若干陣列線至—第一 群組之各自I/O匯流排線，並且從—第二記憶體層（若有實施） 分別耦合若干陣列線至一第二群組之各自1/0匯流排線。該 方法進一步包括：當啟用一第二選擇訊號時，從該第二吃 憶體層（若有實施）分別耗合若干陣列線至該第一群纟且之各 109436.doc 1326883 自ι/ο匯流排線’並且從該第一記憶體層分別耦合若干陣列 線至該第二群組之各自I/O匯流排線。 該方法可包括在實施該等兩群組之記憶體層的一記憶體 陣列中’單獨啟用該第一行選擇訊號與該第二行選擇訊 號；以及在實施僅該第一群組之記憶體層的一記憶體陣列 中，同時啟用該第一行選擇訊號與該第二行選擇訊號。 該4同時啟用之第一與第二行選擇訊號係相關聯於一單 —δ己憶體區塊、相關聯於鄰記憶體區塊或相關聯於兩個非 相鄰記憶體區塊。 在數項態樣中，本發明適用於具有一記憶體陣列之積體 電路、用於操作此類積體電路與記憶體陣列之方法以及此 類積體電路與記憶體陣列之電腦可讀媒體編碼，全部如本 文詳細說明所述’並且如隨附之申請專利範圍中所提出。 再者，本文描述之本發明觀態可單獨或組合運用。 刖文係摘要内容，並且因此必然包含細節之簡單化'普 遍化及省略。據此，熟悉此項技術者應明白，前文摘要僅 作解說之用，而不是意欲以任何方式限制本發明。從下文 中提出的非限制詳細說明就可明白本發明（僅如申請專利 範圍所定義）的其他態樣、功能及優點。 【實施方式】 圖1繪不根據本發明某些具體實施例之三維記憶體陣列 之字線層與位it線層之俯視圖。圖中繪示出記憶體區塊 182、184分別包括複數個位元線丨“、185，並且具有之卩交 錯式字線片段4至—區塊之半段字線片段的垂直連接件 109436.doc 1326883 係位於該區塊的左側（例如，字線片段1 8 7及垂直連接件 1 89)，並且連至該區塊之另半段字線片段的垂直連接件係 位於該區塊的右側（例如’字線片段1 8 6及垂直連接件1 9〇)。 此外’每個垂直連接件係當作兩個相鄰區塊之每區塊中的 一字線片段。舉例而言，垂直連接件19〇連接至陣列區塊182 中的字線片段186且連接至陣列區塊184中的字線片段 188。換言之’每個垂直連接件（諸如垂直連接件19〇)係被兩 個相鄰區塊之每區塊中的一字線片段所共用。但是，如所 預期’第一及最後陣列區塊之各自的"外側"垂直連接件可 僅當做第一及最後陣列區塊中的字線片段。舉例而言，如 果區塊184係形成一記憶體陣列之複數個區塊的最後區 塊’則其外側垂直連接件（例如，垂直連接件丨94)可僅當做 第一及陣列區塊1 84内的字線片段192，並且因此未被整個 陣列之其餘區塊的兩個字線片段所共用。 藉由交錯該等字線片段（如圖所示），該等垂直連接件之 間距係個別字線片段本身之間距的兩倍。這是特別有利 的’原因係對於許多被動式元件記憶體單元陣列可達成的 字線間距顯著小於許多通道（via)結構（其可採用以形成垂 直連接件）可達成的字線間距。另外，如下文中較詳細之論 述所述’這還可減低擬在記憶體陣列下方之半導體基板中 實施的字線驅動器電路的複雜度。 其他字線層及位元線層可被實施成完全相同於圖中所示 之字線層及位元線層，並且因此將共用相同的垂直連接 件 如㊉其他有關不例性記憶體結構的描述，請參閱 109436.doc -10- 1326883
Scheuerlein提出之美國公告專利申請案第US2004-0190360 號標題為"Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array"，該專 利申請案之揭示内容以引用方式整份併入本文中。但是， 雖然許多示例性具體實施例可能係以三維記憶體陣列 (即，一種合併互相上下形成之一個以上記憶體平面 (memory plane)的單片（monolithic)半導體積體電路）為背景 予以描述，但是僅具有一單記憶體平面的本發明之其他具 體實施例也具體列入考量。 記憶體陣列180較佳係一種合併被動式元件記憶體單元 的被動式元件s己憶體陣列（passive element memory array ; ΡΕΜΑ)。在本文中，一被動式元件記憶體陣列包括複數個2 終端式δ己憶體單元，每個記憶體單元係連接於一相關聯之X 線與一相關聯之Y線之間。此一記憶體陣列可能係具有一平 面以上§己憶體單元平面的二維（平面）陣列或可能係三維（平 面）陣列。每一此類記憶體單元都具有一非線性導電率，記 憶體單元中的反方向（即，從陰極至陽極）的電流係慢於正方 向電流。施加一大於一程式化位準之從陰極至陽極的電壓 使記憶體單元的導電率變更^當記憶體單元合併一種熔絲 (fuse)技術時可使導電率減低，或當記憶體單元合併一種反 熔絲（anti-fuse)技術時可使導電率增加。被動式元件記憶體 陣列非必然是單次可程式化（即’唯寫一次）記憶體陣列。 此等被動式元件記憶體單元一般可被視為一往一方向導 引電流的電流操縱元件及能夠變更其狀態的其他組件(例 109436.doc 1326883 如，熔絲、反熔絲、電容器、電阻元件等等）。可藉由當選 擇記憶體元件時❹!電流流動或絲，㈣取記憶體:件 的程式化狀態。 現在請參考圖2，圖中繪示一記憶體陣列2〇〇的一部分。 圖中繪示出五個記憶體區塊2〇1、2〇2、2〇3、2〇4和2〇5，每 個§己憶體區塊都包括五個位元線及五個字線，然而實務 上，可實施許多更多的此類位元線及字線。但是，五個此 類位兀線及字線足以闡釋此一陣列之偏壓，以及"位元線至 字線短路"（即’ "BL-WL短路"）之影響。 記憶體區塊203包括複數個字線207、208、209、210和211 及位兀線212、213、214、215和216。字線209被描繪為所 選字線（SWL)並且以〇伏予以偏壓，而位元線214被描繪為所 選位元線（SBL)並且以1〇伏予以偏壓，用於程式化一位於該 SWL·與SBL之交點處的所選記憶體單元。該所選區塊2〇3内 的該等非所選字線207、208、210和211係以9伏之非所選字 線偏壓電壓（也稱為非所選χ線偏壓電壓Vux)予以偏壓。該 所選區塊203内的該等非所選位元線212、213、215和216係 以1伏之非所選字線偏壓電壓（也稱為非所選γ線偏壓電壓 Vub)予以偏壓》此類用於程式化一所選記憶體單元之偏壓 電壓係示例性，並且可使用其他值。如需其他有關此類型 陣列之適合偏壓位準的描述，請參閱：頒予給R〇y E. Scheuerlein之美國專利案第6,618,295號，該案之揭示内容 以引用方式併入本文中；頒予給Bendik Kleveland等人之美 國專利案第6,631，085號，該案之揭示内容以引用方式併入 109436.doc 12 1326883 本文中；及Roy E. Scheuerlein於2003年3月31日提出之美國 申請案第10/403,844號（現在公告為美國專利申請案公告第 2004-0190360 A1 號）標題為"Word Line Arrangement Having
Multi-Layer Word Line Segments for Three-Dimensional Memory Array該申請案以引用方式整份併入本文中。 該記憶體區塊204可被視為一"半選擇”區塊，原因係該所 選字線209係被區塊203和區塊204所共用，如同該等非所選 字線207、211 (係區塊203的半數非所選字線卜因為彼等字 線之偏壓完全相同於該所選區塊203，所以區塊204的所有 位元線（例如，位元線222)也是以非所選位元線位準Vub予 以偏壓（此處繪示為1伏）’藉以防止非刻意地程式化任何記 憶體單元（由於區塊204共用該所選字線2〇9)，並且用以限制 透過區塊204的非所選記憶體單元的洩漏電流。 該記憶體區塊202可被視為一"半撤銷選擇"區塊，原因係 其與該所選區塊203共用非所選字線（例如，字線2〇8和 21〇) ’但不共用該所選字線209。由於約半數非所選字線 (即，與該所選區塊203共用的該等字線）係以非所選位準 Vux予以偏壓，並且由於沒有任何字線係以一所選（即，程 式化）偏壓位準予以偏壓，所以區塊2〇2的所有位元線（例 如，位元線220)可能處於浮動狀態。非與該所選區塊共用 的其餘字線也可能處於浮動狀態。 記憶體區塊201和205可被視為一 •，撤銷選擇"區塊，原因 係其與該所選記憶體區塊203未共用任何陣列線。此類撤鎖 選擇之區塊的所有位元線和字線可能處於浮動狀態。
109436.doc 請注意，在所示之示例性PEMA中，在該所選區塊203中， 非所選位元線係以一不同於非所選字線的電壓予以偏壓。 另外，非所選位元線及非所選字線皆不是以接地予以偏 f據此，一介於一位元線與一字線之間的短路可造成此 等又〜響之位元線與字線的偏壓位準變成不明確，即使受 影響之位元線與字線決*會被選擇（例如，諸如如果被一冗 餘位元線所取代及/或被—賤字線所取代）。此等線路上的 不明確偏壓位準可造成其他記憶體單元錯誤程式化、過度 :漏或成為非可讀取。一介於一或多個位元線與一或多個 字線之間的短路甚至更可能造成非刻意的偏壓位準，其導 致含有該短路區塊故障。 但是，由於兩個相鄰區塊共用字線，所以—BL-WL短路 :僅：響含有該短路的區塊，而且還影響相鄰區塊之半部 每田又到短路影響的字線及位元線必須以其各自之非 所選偏壓位準予以偏壓時，該短路可阻礙此等受影響的陣 列線路到達其職偏壓位準，這將阻礙正確程式化及讀取 車歹圖2繪不出該所選區塊2〇3中的一短路據 此—又衫響之位兀線212和213的非所選偏壓位準及受影響 „79^線2〇7和2〇8的非所選偏壓位準不確定且在圖中標示為 ???"如圖所示，該所選區塊2〇3之—側的相鄰記憶體區塊 塑/、該所選區塊203共用字線2〇7且受該所選區塊203影 β而該所選區塊2〇3之另—側的相鄰記憶體區塊加與該 所選區塊2〇3共用字線208且受該所選區塊203影響。 現在清參考圖3，在圖中所示之陣列200中，該所選區塊 109436.doc •14- 1326883 係相鄰於含有BL-WL短路的缺陷區塊。記憶體區塊2〇2現在 係所選區塊。記憶體區塊202現在係所選區塊，記憶體區塊 201現在係一半撤銷選擇區塊，記憶體區塊203 (含有該短路） 現在係一半所選字線，以及記憶體區塊204和205兩者皆是 撤銷選擇之字線。區塊202與203之間共用的字線21〇現在係 所選字線且以0伏予以偏壓。區塊202中的位元線23〇現在係 所選位元線且以10伏予以偏壓。如上文所述，非所選位元 線212和2 13的非所選偏壓位準及字線208的非所選偏壓位 準不確定。 此共用陣列線路（例如，此處繪示為一共用字線）架構的 結果為，如果含有BL-WL短路的區塊被取代，並且如果與 含有BL-WL短路的區塊共用字線的每一鄰近區塊之半部分 也被取代，則可達成該記憶體陣列的適當運作。這是因為 一含有BL-WL短路的區塊無法被選擇或半選擇所致。 第一個構想’此一取代可能被設想而建議需要三個備用 區塊來取代一個失效區塊。但是，由於陣列中的記憶體區 塊係奇數區塊或偶數區塊（即，此處的差異係，是否與右側 或左側的相鄰區塊共用最上方的字線），所以取代一奇數區 塊或偶數記憶體區塊則可能需要總共四個備用區塊。換言 之’為了提供一包含兩側相鄰奇數區塊的偶數備用區塊， 以及提供一包含兩側相鄰偶數區塊的奇數備用區塊，則可 能需要一組四個備用區塊（例如，奇-偶-奇_偶區塊）。 記憶體區塊映射 在本發明一項態樣中，在此記憶體陣列中，僅僅使用兩 109436.doc -15- 個備用記憶體區塊就可取代一單一記憶體區塊。現在請參 考圖4，圖中繪示一記憶體陣列240，其包括一主陣列（其包 含記憶體區塊241、242、243和244)且進一步包括備用區塊 245和246。一BL-WL短路247被繪示在記憶體區塊242 (其可 被視為一"偶數"記憶體區塊）内。缺陷之偶數記憶體區塊242 内的所有字線都被映射至一偶數備用區塊245内的對應字 線。舉例而言，從區塊左侧引入缺陷區塊242中的區塊242 内之字線（即，也是與區塊242左侧之相鄰區塊241共用的字 線）被映射至偶數備用區塊245内之一對應字線（也是從區 塊左側引入該備用區塊245中的字線）。映射251描繪出此類 映射的實例》同樣地，從區塊右侧引入缺陷區塊242中的區 塊242内之字線（即，其也係與區塊242右侧之相鄰區塊243 共用的字線）被映射至備用區塊245内之一對應字線（其也 是從區塊右側引入該備用區塊中）。映射252描繪出此類映 射的實例。相鄰奇數區塊243 (在缺陷之記憶體區塊242的右 側）内之字線（其係與記憶體區塊242共用的字線）被映射至 奇數備用區塊246 (其相鄰於偶數備用區塊245且位於偶數 備用區塊245的右側）。映射253描繪出此類映射的實例。但 是，相鄰奇數記憶體區塊241 (在缺陷之記憶體區塊242的左 側）内之字線（其係與記憶體區塊242共用的字線）被摺疊且 映射至相同的奇數備用記憶體區塊246。映射254描繪出此 類映射的實例。 在此方式中，該缺陷偶數記憶體區塊内的所有字線皆被 映射至一偶數備用記憶體區塊，並且在該缺陷記憶體區塊 109436.doc -16- 1326883 之一側的一相鄰奇數記憶體區塊内的半數字線及在該缺陷 圯憶體區塊之另一側的一相鄰奇數記憶體區塊内的半數字 線都被映射至一奇數備用記憶體區塊，藉此使三個記憶體 區塊的至少部分映射至僅兩個備用記憶體區塊。 現在請參考圖5，圖中再次繪示記憶體陣列24〇，此圖中， 在奇數記憶體區塊243内有一 BL-WL短路247。缺陷之奇數 記憶體區塊243内的所有字線都被映射至奇數備用區塊246 内的對應字線。舉例而言，從區塊左側引入缺陷區塊243中 的區塊243内之字線（即，也是與區塊243左侧之相鄰區塊 242共用的字線）被映射至備用區塊246内之一對應字線 (也是從區塊左側引入該備用區塊246中的字線）。映射262 描繪出此類映射的實例》同樣地，從區塊右侧引入缺陷區 塊243中的區塊243内之字線（即，其也係與區塊243右側之 相鄰區塊244共用的字線）被映射至備用區塊246内之一對 應字線（其也是從此備用區塊右側引入該區塊中）^映射 261描繪出此類映射的實例。相鄰偶數區塊242 (在缺陷之記 憶體區塊243的左側）内之字線（其係與記憶體區塊243共 用的字線）被映射至偶數備用區塊245 (其相鄰於奇數備用 區塊246且位於奇數備用區塊246的左侧）。映射264描繪出 此類映射的實例。但是’相鄰偶數記憶體區塊244 (在缺陷 之記憶體區塊243的右側）内之字線（其係與記憶體區塊243 共用的字線）被摺疊且映射至相同的偶數備用記、憶體區塊 245。映射263描繪出此類映射的實例。 在此方式中’該缺陷奇數記憶體區塊内的所有字線皆被 109436.doc 1326883 映射至-奇數備用記憶體區塊，並且在該缺陷記憶體區塊 之-側的-相鄰偶數記憶體區塊内的半數字線及在該缺陷 記憶體區塊之另一側的一相鄰偶數記憶體區塊内的半數字 線都被映射至一單一偶數備用記憶體區塊，藉此使三個記 憶體區塊的至少部分映射至僅兩個備用記憶體區塊。 稍微一般而言，第一類型（例如’奇數或偶數）缺陷記憶 體區塊内的所有第一類型陣列線路（例如，字線）皆被映射至 第一類型備用記憶體區塊，並且第二類型之一第一相鄰記 憶體區塊（在該缺陷記憶體區塊之一側）内的半數陣列線路 (其係與該缺陷記憶體區塊共用的陣列線路）及第二類型之 一第一相鄰記憶體區塊（在該缺陷記憶體區塊之另一侧）内 的半數陣列線珞（其係與該缺陷記憶體區塊共用的陣列線 路）被映射至第二類型之一備用記憶體區塊。因此，為了取 代一單一不良區塊（其與兩側相鄰區塊共用陣列線路），需要 兩個備用區塊：一備用區塊係用以取代該不良區塊本身， 並且另一備用區塊係用以取代該等兩側相鄰區塊之各自半 部區塊。 匣組織 現在請參考圖6，記憶體陣列可以按匣（bay)為單位予以組 織。記憶體陣列270包括一第一匣271 (也標示為BAYO)、一 第二匣272 (也標示為BAY 1)及備用記憶體區塊273和274。 每匣都包括若干記憶體區塊（較佳係16個記憶體區塊），並且 較佳包括自己的感測放大器（圖中未繪示）及分頁子暫存器 (圖中未繪示）（對於一些三維記憶體陣列具體實施例，其可 109436.doc -18 - 1326883 被設置在記憶體陣列下方，並且對於一些具體實施例，其 可被設置在記憶體陣列外部h在所示之具體實施例中，一 匣内的感測放大器被連接至一對應SELB線（其橫越整個 匣）。例如，BAY 0包括一群組SElb線277 (例如，此處繪示 為16個此類SELB線）。在一既定記憶體操作期間，BAY 0内 的一群組所選位元線（例如，來自三維陣列中的一或多面記 憶體平面）分別係藉由行選擇電路（圖中未繪示）而耦合至該 群組SELB線277。在讀取操作中，用於每個SELB線的一感 測放大器接著感測對應位元線的狀態，而在程式化操作（對 於支援此作業的具體實施例）期間，可按照所要寫入的資料 模式（data pattern)，將程式化及/或禁止電壓驅動至各種 SELB線，並且此等偏壓電壓係藉由行選擇電路而耦合至對 應位元線。 不同匣具有不同且獨立之SELB線。BAY 1包括一群組
SELB線2 79 (例如，此處續·示為16個此類SELB線）〇如同B AY 〇 ’在一既定記憶體操作期間，BAY 1内的一群組所選位元 線可分別藉由行選擇電路（圖中未繪示）而耗合至該群組 SELB線279 ° 備用區塊的一項可行選擇將係在所有匣中加入備用區 塊，共用該匣的8£1^線。這將使對於每16個區塊附加2個 額外區塊，造成記憶體陣列面積增加約12 5% (即，2/16)， 並且將允許取代每個匣中的一個區塊（例如，具有一 bl_wl 短路）。替代做法為’為了減低晶粒大小之影響，可行做法 係在兩個不同匣之間共用兩個備用區塊，如圖6所示。相關 109436.doc -19· 1326883 聯於備用區塊273和274之SEL3線278兩端上的搞合電路 282、283允許將備用區塊的SELB線278連接至任一匣。取 決於此等SELB線的偏壓位準，該等耦合電路可能僅僅係 PMOS電晶體切換器，如圖所示。如果控制訊號28〇係作用 中狀態（即，在此實例中為低位準），則備用區塊的SELB線 278被分別輕合至B AY 0的SELB線277。在此情況中，控制 訊號281將維持非作用中狀態，以使備用區塊的sELB線278 隔離於SELB線279。替代做法為，如果控制訊號281係作用 中狀態，則備用區塊的SELB線278被分別耦合至BAY 1的 SELB線279。在此情況中，控制訊號280將維持非作用中狀 態’以使備用區塊的SELB線278隔離於SELB線277 » 一旦備用區塊SELB線278被連接（例如，經由pm〇s切換 器）至適當匣的SELB線，並且因此連接至該匣的感測放大 器’則區塊几餘插作變成對感測放大器和分頁子暫存写徹 底無障礙，而不需要進一步多工，並且如果可程式化，則 對程式化操作也無障礙。不需要任何複製的讀/寫電路。此 方案提供每2個匣取代一個記憶體區塊（即，每2個£允許一 固BL-WL短路）。雖然備用區塊讀取路徑包含一額外pM〇s 切換器元件（或其他柄合電路）’但是可實行謹慎的讀取及程 式化路徑模擬’以確保介於主陣列與備用區塊讀/寫操作之 的類似作用。運用此組態，記憶體陣列面積增加約6 7% (即’ 2/32 ’加上PMOS切換器的小額外面積，約5微米）。 類似之閘控或耦合考量也可應用於其他行選擇及/或行 解碼器線路’其中當一記憶體區塊被一備用區塊所取代 109436.doc -20- 1326883 時，用於備用區塊的此類行選擇線可被耦合至ΒΑγ 〇或ΒΑγ 1中類似作用之線路。舉例而言，一群組全域型行選擇 (global column select; CSG)的左右端可被分別耦合至bay 〇 的CSG線或BAY 1的CSG線。因為此類CSG線係全軌 (full-rail)訊號，所以此一耦合電路較佳包括一全傳輸閘 (即，兼具NMOS及PMOS電晶體）。在某些具體實施例中， 每匣包括10個此專CSG線，然而其他數目及類型之行選擇 訊號也列入考量》替代做法為，備用區塊可包括一分開的 全域型行選擇解碼器（其係每當啟用一備用區塊時予以啟 用），如下文中較詳細論述所述，如圖12所示。由於陣列較 佳包括交錯式位元線，其中半數位元線退出至頂部，並且 另半數位元線退出至底部，所以還提供一組下部SELB線。 如需有關有用之行選擇電路（包括前文提及之Csg線與相 關解碼器電路、SELB線及層選擇電路）的額外細節，請參閱 Luca G，Fasoli等人於2004年12月3〇曰提出之美國申請案第 11/026,470號標題為”Apparatus and Method for Hierarchical
Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders"，該申請案之揭示内容以引用方 式併入本文中。圖2至圖5特別適合1，並且圖3所示之六線 群組（標示為1/〇[15]至1/〇[〇])對應於本文所描述之SELB 線。 圖7繪示另一具體實施例之記憶體陣列3〇〇，其包括四對 匠’每g含一對備用區塊及一群組SELB線，SELB線係可藉 由PMOS切換器連接至任一相鄰匣之SELB線（如圖6所示）並 109436.doc 1326883 且此處係以2x2格予以分組。 現在請參考圖8，圖中繪示另一具體實施例之記憶體陣列 320’其中跨越介於主陣列區塊（例如，匣〇、匣丨）與備用區 塊之間的邊界來共用字線。舉例而言，備用區塊273中的字 線326係與匣〇内的最後區塊（例如，十六個區塊中的最後一 個區塊）共用，圖中將該最後區塊繪示為區塊271P且也繪示 為區塊15 (編號方式係從匣〇的最左側區塊的區塊〇到最右 側區塊的區塊15)〇具體而言，區塊273中的字線326係與區 塊271P中的字線327共用。換言之，區塊271P與記憶體區塊 273之間共用半數字線。 如上文所述’如果備用區塊274内發生一 BL-WL短路，則 無法使用此備用區塊274 ’而且也無法使用每一鄰近區塊之 半部分。兩個相鄰記憶體中的字線（係與該缺陷區塊共用之 子線）也欠到影響且無法使用。舉例而言，區塊272A中的字 線324係與缺陷備用區塊274共用。此字線可被摺疊且映射 至其他備用區塊273中的字線（如映射328所標示）。因為字線 326不疋與缺陷備用區塊274共用，所以字線326可替代字線 324。同樣地，區塊272A内的所有字線（其係與備用區塊η# 共用之字線）都被映射至備用區塊273 (其字線係與記憶體 區塊271P共用）内的對應字線。如下文所述，可提供一額外 位兀之几餘資訊’以允許備用區塊本身内的一缺陷映射至 陣列外部，如此圖所示。 但是》明確考量宜他且科杳^ 气里，、他具體實施例，其中介於主陣列區塊 與備用區塊之間不此宙生：始 . 门不，、用子線。在此等情況中，可不需要用 109436.doc •22- 1326883 於儲存缺陷位址的額外位元。 用於區塊冗餘之修整位元及控制邏輯 使用圖7所示之記憶體陣列300作為一項示例性具體實施 例，有四項可行之區塊取代，原因係每對備用區塊可取代 任一相鄰匣（但非兩個相鄰匣）中的一不良區塊《現在請參考 圖9，圖中繪示出表示此等記憶體區塊取代的方塊圖。一修 整位元組塊340被程式化以包含失效區塊之位址。由於有四 項可行之區塊取代，所以有4筆項目，每項目各7個位元。 表格1描述項目中每個位元的用途。請注意，失效位址比實 際區塊位址（BLKADD[3 :0])多一個位元。需要此位元以確保 可以復原備用區塊中含有BL-WL短路的晶粒，否則危及 BLOCK 15/BAY 0之半部分（如果短路係在備用區塊〇)中或 BLOCK 0/ΒΑΥ 1之半部分（如果短路係在備用區塊1)。 表1 位元# 名稱 用途 [6] ENABLE 啟用位元，如果為0，則項目被停用（未使用） [5] RXL_BAY 左匣或右匣故(0=左，1=右） - [4：〇] FAIL_BLKADD[4:0] 含有BL-WL短路的區塊之位址 '— FAIL_BLKADD[4:0]=11111 (-1)=>備用區塊 1 中短路 FAIL_BLKADD[4:0]=0XYXW=> 含 BLKADD[3:〇]= ΧΥΖ^之區塊中短路 FAIL_BLKADD[4:0]=10000 (16)=>備用區塊0 中短技 可用任何適合的可程式化技術來實施此類修整位元。舉 例而言，可採用電可程式化熔絲、雷射可程式化熔絲、非 揮發性可程式化記憶體單元（諸如FLASH EEPROM)、非揮 發性可程式化記憶體單元（諸如FLASH EEPROM)、被動式 元件記憶體單元（諸如反熔絲單元）或任何其他技術。此處的 109436.doc -23- 1326883 術語”修整位元”（trim bit)係便於區別可程式化記憶體的此 類位元與陣列中記憶體單元（備用區塊及主陣列區塊），並且 因此也可以使用其他此類修整位元來提供校準或其他類比 "修整”功能給不同類的數位記憶體裝置。 匹配邏輯 在匯流排341上將總數28個位元（包括四筆7位元項目）至 匹配邏輯組塊342 〇此組塊也接收在匯流排345上傳遞的一 4 位元區塊位址BLKADD[3:0] '在匯流排346上傳遞的最低有 效字線位址RAD[0]及在匯流排347上傳遞的一 8位元群組之 個別匿啟用訊號B AYE [ 7:0]’可從一用於控制記憶體陣列運 作的控制邏輯組塊（圖中未繪示）來產生所有訊號。匹配邏輯 組塊342比較彼等訊號與該等修整位元項目，以決定撤銷啟 動主陣列區塊（否則已啟用該主陣列區塊），並且替代地啟用 備用區塊。 8個輸出訊號（備用區塊啟用SPBlkEN[7:0])指示出8個匣 中的正常區塊是否應被備用區塊所取代。如果SPBLken [7:0]全部係零’則不需要進行取代。當取代半數區塊（受到 短路影響之區塊的鄰近區塊）時，需要rAD[0]訊號才能夠啟 動正確的SPBLKEN訊號。換言之，如上文所述，如果目前 的區塊位址對應於一主陣列區塊（其碰巧相鄰於一缺陷區 塊），則：如果目前的列位址對應於一與該缺陷區塊共用的 字線’則停用該主陣列區塊；但是，如果該列位址對應於 一非與該缺陷區塊共用的字線，則不停用該主陣列區塊（並 且允許在主陣列區塊中繼續進行存取）。 109436.doc •24· 用以產生SPBLKEN[7:0]訊號的邏輯有點旋繞，此歸因於 也需要啟動鄰近區塊的SPBLKEN。在下文的示例性程式碼 中，可比較區塊位址的最低有效位元與列位址的最低有效 位元，以推論是否係與一相鄰缺陷區塊共用字線。將四筆 項目中之每筆項目的七個修整位元表示為變數 ENABLE」、RXL_BAY_i及FAIL_BLKADD_i[4:0](i=0，l，2,3)， 用以產生8位元訊號SPBLKEN[7:0]的示例性邏輯可描述 為：
For i=0,l,2,3 REPL_i=0
If FAIL_BLKADD_i=BLKADD then REPL_i=l Else if 0<FAIL_BLKADD_i+l<15 and BLKADD[0]=RAD[0] and FAIL_ BLKADD_i+l=BLKADD then REPL_i=l Else if 0<FAIL_BLKADD_i-l<15 and BLKADD[0]=not(RAD[0]) and FAIL_BLKADD_i-l=BLKADD then REPL_i=l SPBLKEN[2i]=ENABLE_i and not(RXL_BAY) and REPL_i SPBLKEN[2i+l]=ENABLE_i and RXL_BAY and REPL_i 在此程式碼中，變數BLKADD代表目前記憶體作業的區 塊位址，並且參照諸如FAIL_BLKADD_ii類的多位元變 數，並且BLKADD應被視為參照至此類變數的所有5個位 元。但是，諸如BLKADD[0]之參照代表正是目前記憶體作 業的位元零。可替代地用其他同等邏輯功能來產生此類備 用區塊啟用訊號。 在匯流排343上將該SPENBLK[7:0]訊號傳遞至記憶體核 109436.doc -25· 1326883 心300 »每個各自SPENBLK[i]訊號被傳遞至該記憶體陣列 的一各自BAY[i]，並且當此類備用區塊啟用訊號係作用中 狀態（例如，高位準）時，則應停用BAY[i]中的所有主陣列區 塊。此類邏輯可被實施在所有區塊内的列解碼及/或預解碼 邏輯中。 現在請參考圖10，圖中顯示一示例性記憶體陣列組態 350,其中用於每各自對匣的各自匹配邏輯係設置在用於該 各自對匣之各自備用區塊的下方。該記憶體陣列包括八個 匣（標示為35卜352、…358)及四個備用區塊區域36卜362、 363、364。該修整位元組塊340產生四筆7位元項目，每區 塊取代使用一筆項目。此處，用於備用區塊361 (即，用以 取代匣351或352中的一區塊）的該7位元項目係標示為 TF_BLKRED_ENTRY1_TB[6:0]，並且係在匯流排 368 上傳 遞至匹配邏輯365。其他三筆項目TF_BLKRED_ ENTRY2_TB[6:0]、TF_BLKRED_ENTRY2_TB[6:0]及 TF_ BLKRED_ENTRY3_TB[6:0]被傳遞至用於匣2/匣3、匣4/匣5 及匣6/匣7的各自匹配邏輯組塊，如圖所示。 用於匣0/1E 1的匹配邏輯區塊365也接收一對匣啟用訊號 BAYE[1:0]。同樣地，其他對匣啟用訊號BAYE[3:2]、 BAYE[5:4]及BAYE[7:6]也被傳遞至用於匣2/匣3、匣4/匣5 及匣6/匣7的各自匹配邏輯組塊，如圖所示。所有四個匹配 邏輯組塊都接收該4位元區塊位址訊號BLKADD[3:0]及最 低有效列位址位元RAD[0]«每個匹配邏輯組塊產生一各自 左與右備用區塊啟用訊號SPBLKEN_L與 SPBLKEN_R。（如 109436.doc -26- 1326883 本文所述，彼等四組SPBLKEN_R訊號’一組 分別用於匣0/匣1、匣2/匣3、匣4/匣5及匣6/匣7’在本大中 也描述為SPENBLK[7:0]訊號）。舉例而言’用於匣〇/匣1的 匹配邏輯區塊365在節點366處產生一 SPBLKEN_L訊號且 在節點367處產生一 SPBLKEN_R訊號。當在節點366處的 SPBLKEN_L·訊號係作用中狀態時，貝，J停用匣〇中的所有主 陣列區塊。同樣地，當在節點367處的SPBLKEN—R訊號係 作用中狀態時，則停用匣1中的所有主陣列區塊。此類邏輯 可被實施在所有區塊内的列解碼及/或預解碼邏輯中。圖11 中繪示出用於達成此類功能的示例性電路，其中藉由適當 的左或右備用區塊啟用訊號（圖中繪示為SPBLKEN_L/R 3 82)來置換一 BLKEN訊號381(否則將啟用一區塊），以產生 實際的區塊啟用訊號383。 備用區塊 現在請參考圖12，圖中繪示一代表性備用區塊區段，諸 如備用區塊區域361 (圖1〇)，其包括兩個備用區塊4〇1和 402。位於備用區塊401、402頂部的一群組SELB線41 〇係藉 由耦合電路（諸如PMOS切換器411)而耦合至左方匣0中或 右方匣1中的SELB線。同樣地，位於備用區塊401、4〇2底 部的一群組SELB線412係以類似方式耦合至匣0或匣！中的 SELB線。SPBLKEN一L與SPBLKEN_R訊號係在各自節點366 與367上予以接收。當任—訊號係作用中狀態時，備用區塊 區域361被啟用，並且節點4〇3處的SPEN訊號係作用中狀 態，以啟用位於該等備用區塊頂部的備用全域行解碼器413 109436.doc •27- 1326883 及位於該等備用區塊底部的備用全域行解碼器414β 取決於最低有效列位址BLDADD[0]，備用區塊401被啟用 (藉由節點415處的一區塊〇啟用訊號）或備用區塊4〇2被啟用 (藉由節點416處的一區塊1啟用訊號）。一對高電壓位準偏移 器408、409在節點406與407處產生一對高電壓啟用訊號 XSPBLKEN_HV_R^ XSPBLKEN_HV_L ’ 以控制該等 PM〇s 切換器411 (其將SELB線410、412耦合至左匣或右匣如 上文所述，該等備用全域行解碼器413、414可包括高電壓 傳送閘（圖中未繪示），以將全域行解碼器（CSG)線耦合至來 自左匣或右匣的全域行解碼器（CSG)線，並且也可受控於該 等左與右高電壓位準偏移器408、409。替代做法為，該等 備用全域行解碼器413、414可能係獨立之解碼器，用於產 生在特定備用區塊區域内之該等CSG線’並且該等備用區 塊CSG線不需要耦合至左匣或右匣中的該等〇^〇線。 如下文所述，在某些三維具體實施例中，備用區塊不包 含一對應之感測放大器，或對於一些具體實施例，備用區 塊不包含一分頁子暫存器，此處所示之備用區塊控制電路 可使用佈局區域予以實施，否則該佈局區域將配置給感測 放大器及分頁子暫存器。 現在請參考圖13，圖中繪示一記憶體陣列之一具體實施 例，其中跨兩匣之間的邊界共用字線。換言之，一匣之最 後兄憶體區塊中的半數字線係與相鄰匣中的第一記憶體區 塊共用。區塊15/匣1 (也標示為區塊352P)係匣1 (本文中也 描述為H 352)中之十六個記憶體區塊中的最後—個記憶體 109436.doc -28- 1326883 區塊。右方的下-記憶體區塊係區塊_2 (也標示為區塊 353A)，其係匿2(本文中也描述為匠353)中之十六個記憶體 區塊中的第一 s己憶體區塊。圖中繪示匣〇的兩個備用區塊 4〇1、402，同樣繪示g 2的兩個備用區塊362A與36窈。 如果一 BL-WL短路420發生在位於匣之間邊界的記憶體 區塊之一中，則可以仍然取代該區塊，但是因為必須兩對 備用記憶體區塊的多個部分（即，所有四個備用區塊的多個 部分），所以使用修整位元組塊中的兩筆項目。該缺陷區塊 353A中的所有字線皆被映射至匣2/匣3的對應（例如，奇數 或偶數）備用區塊362A，此處繪示為映射421與422。相鄰區 塊353B中的字線（其係與該缺陷區塊353A共用的字線）被映 射至其他備用區塊362B。但是，其他相鄰記憶體區塊3521> 中的字線（其係與該缺陷區塊353A共用的字線）無法被映射 至備用區塊362B，原因係彼等區塊352p與362B不共用相同 的SELB線及相同的感測放大器。而是’相鄰區塊352p中的 半數字線被映射至匣0/匣1的備用區塊362B,如圖中的映射 424所示》雖然此區塊取代映射給予用以取代在匣之間邊界 發生的一缺陷區塊的能力，但是耗用四個不同匣（例如，匣 〇、匣1、匣2與匣3;或匣4、匣5、匣6與匣7)的所有備用區 塊資源，並且因此如果缺陷區塊係相鄰於一匣邊界（例如， 匣1/區塊15 ;匣2/區塊〇 ;匣5/區塊15 ;或匣6/區塊〇)的該等 四個區塊之一，則所有四個匣中僅有一個缺陷區塊可被取 代。替代做法為，在其他具體實施例中，不跨兩匣之間的 邊界共用字線，並且在每對匣内的區塊取代限制無關於另 109436.doc •29· 1326883 一對匣。因此，匣丨/區塊151的一缺陷不耗用整個等量記 憶體區（stripe)的備用區塊資源。
現在請參考圖14 ’圖中繪示出表示根據本發明某些具體 實施例之三維記憶體陣列的概要圖，該三維記憶體陣列具 有-分段式字線安排。每—字線皆是由該記憶體陣列之至 少一（且有利做法為一層以上）字線層上的一或多個字線片 段所形成L言’—第—字線係由設置在該記憶體陣 列之一字線層上的字線片段13〇與設置在另一字線層上的 字線片段132所形成。藉由一垂直連接件128來連接該等字 線片奴130、132 ’以形成該第一字線。該垂直連接件128亦 提供一連至設置在另一層（例如，在半導體基板内）的一驅動 器裝置126(或替代做法為，一驅動器電路）的連接路徑。來 自一列解碼器（圖中未繪示）的一經解碼之輸出122實質上平 仃於該等字線片段13〇、132行進，並且當選取時，耦合該
等字線片段130、132’穿過裝置126至一經解碼之偏壓線124 (其實質上垂直於該等字線片段行進）。 圖中亦繪示，藉由一垂直連接件129來連接該等字線片段 131、133,以形成一第二字線，並且該垂直連接件129提供 連至驅動器裝置127的連接路徑。來自該列解碼器的另一 ”’里解碼之輸出123耦合（當選取時）該等字線片段m , 穿過裝置126至該經解碼之偏壓線124。如需類似分段式字 線’·〇構的其他細節描述，請參閱Roy E ScheuerieinM2〇〇3 年3月31日提出之美國申請案第1〇/4〇3 844號（現在公告為 、國專利申请案公告第2004-019〇360 A1號）標題為"word 109436.doc •30-
Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array"，該申請案以引用方 式整份併入本文中。 圖15繪示三維記憶體陣列之斷面圖，該三維記憶體陣列 具有字線層，每一字線層相對應於一各自位元線層。圖中 繪示出四層字線層，標示為WL1、WL3、WL5及WL7。字 線層WL1上的字線片段對應於位元線層BL2上的位元線。同 樣地，字線層WL3、WL5及WL7上的字線片段分別對應於 位元線層BL4、BL6及BL8上的位元線。 藉由垂直連接件128來連接區塊137内的字線片段132、 133、134和135，以形成一邏輯字線。在位元線層BL8上繪 示複數個位元線144。複數個記憶體單元146被形成在每一 位元線144與該字線片段142之間。此等記憶體單元較佳係 合併一種反熔絲結構之併被動式元件記憶體單元，然而也 可以使用其他記憶體單元技術。 該字線片段132落在一記憶體區塊137内，而該字線片段 142落在一相鄰區塊136内。彼等兩個字線片段被垂直連接 至其他字線片段，以使彼等兩個字線片段在每一區塊中形 成字線，並且在彼等區塊136與137之間共用該等字線。 由於該等字線層被連接在一起且從下方引入，所以彼等 四層位元線層BL2、BL4、BL6和BL8也分別標示為LAYER 0、LAYER 1、LAYER 2和LAYER 3。在此一記憶體陣列結 構中，有各種方式可達成行解碼。舉例而言，每一行位址 可對應於一單一位元線層上的一單一位元線。但是，按必 I09436.doc 31 要間距來佈局此一列解碼器以解碼此類單獨的位元線極為 困難β結果，有用做法係針對每一行位址來選擇一群組位 元線，並且將每一所選之位元線耦合至各自感測線（例如， SELB線）’該各自感測線被耦合至一各自感測放大器。 在本發明之一些具體實施例中，當選擇在一所選記憶體 區塊中的一邏輯行時，一群組之16個位元線（例如，來自四 層中之每一層的四個位元線）被選擇且分別被耦合至—對 應SELB線。圖15中繪示出此一層選擇。對於此項示例性具 體實施例，由於該等位元線被交錯，所以半數位元線（例 如，偶數位元線）退出至記憶體區塊之頂部，並且另半數位 元線（例如，奇數位元線）退出至記憶體區塊之底部。亦可以 成對地（而個單獨地）交錯此等位元線。在其他具體實施例 中，全然不需要使該等位元線交錯。在此情況中，所有位 元線將典型地退出記憶體區塊至頂部或底部，而非退出至 頂部及底部。 當選擇區塊137中的行〇時，LAYER 〇上退出至記憶體區 塊之頂部的前四個位元線（標示為〇Τ、ιτ、2τ、3T)被輕合 至SELB[3:0]，LAYER !上退出至記憶體區塊之頂部的前四 個位元線被耦合至SELB[7:4]，LAYER2上退出至記憶體區 塊之頂部的前四個位元線被耦合至SELB[U:8]，以及 LAYER 3上退出至記憶體區塊之頂部的前四個位元線被輕 合至SELB[ 1 5:12]。（在此圖中，為了指示出此示例性解碼 與層選擇，標示每一位元線144的方式為，舉例而言，使用 π〇Τ”來代表一耦合至記憶體區塊頂部上之selb[〇]的位元 109436.doc • 32- 1326883 線’使用"2B"來代表一耦合至記憶體區塊頂部上之SELB[2] 的位元線等等）。同樣地，當選擇區塊丨37中的行1時，LAYER 0上退出至記憶體區塊之頂部的後繼四個位元線被耦合至 SELB[3:0]，LAYER 1上退出至記憶體區塊之頂部的後繼四 個位元線被耦合至SELB[7:4]，LAYER 2上退出至記憶體區 塊之頂部的後繼四個位元線被耦合至SELB[ 11:8]，以及 LAYER 3上退出至記憶體區塊之頂部的後繼四個位元線被 耦合至SELB[ 15:12]。此可藉由使用含16標頭之行解碼器 (16-headed column decoder)來達成，請參閱Luca G. Fasoli 等人於2004年12月30日提出之美國申請案第11/〇26,47〇號 標題為"Apparatus and Method for Hierarchical Decoding of
Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders"，該申請案之揭示内容以引用方式併入本 文中。此一電路可被視為一驅動四個層選擇器電路的單一 解碼器節點。每一各自層選擇器電路將一各自位元線層上 的四個相鄰位元線（即，退出記憶體區塊至區塊頂部或底部 的位元線）耦合至相關聯於該各自層選擇器電路的一群組 SELB 線。 用於驅動每一字線（例如，藉由一各自垂直連接件，諸如 垂直連接件128)的額外有用電路及佈局安排，請參閱 Christopher J. Petti等人於與本案同曰提出之美國申請案第 11/095,905 號標題為"Transistor Layout Configuration、f0r
Tight-Pitched Memory Array Lines"，該申請案之揭示内容 以引用方式併入本文中。
109436.doc •33· 1326883 現在請參考圖1 6 ’圖中繪示之方塊圖展示一記憶體陣列 440,其包括32個記憶體區塊及16個SELB線，該等16個SELB 線分組為4組群組，每一群組由四個此類SELB線所組成。 未提供備用區塊，並且因此不支援區塊冗餘。該等記憶體 區塊中的16個記憶體區塊包括一感測放大器，每一記憶體 區塊分別耦合至該等SELB線之一。舉例而言，記憶體區塊 444包括一感測放大器443 (其被耦合至SELB [0])，而記憶體 區塊445不包括感測放大器《每一記憶體區塊亦包括四個層 選擇器電路，諸如LAYER 0選擇器446、LAYER 1選擇器 447、LAYER 2選擇器448與LAYER 3選擇器449，全部皆相 關聯於記憶體區塊450。對於所有繪示之記憶體區塊，相關 聯於每一記憶體區塊的該等四個層選擇器完全相同。 現在請參考區塊444,如果選擇最左方行解碼器線，則同 時啟用一群組之四個層選擇器442,並且來自該等四層記憶 體層的四個位元線分別被耦合至該等16個SELB線中的一 各自群組之4個SELB線。因此，一各自位元線被耦合至該 等16個SELB線之每一 SELB線，並且各藉由一對應感測放大 器（諸如感測放大器443)予以感測。 在圖14及15所示的記憶體架構中，可能希望實施該等記 憶體層的僅一部分。舉例而言，雖然到現在為止已描述四 層此類記憶體層，並且描述之行選擇電路，以在一記憶體 操作期間，將一位元線耦合至該等16個3£]^8線之每一 selb 線，但是希望實施一種僅包括LAYER 〇與LAYER丨的局部 。己憶體陣列《其達成方式為，省略相關聯於LAYER 2及 109436.doc -34- 1326883 LAYER 3的遮罩及處理步驟’並且直接進行至處理在記憶 體層上的各層（例如’金屬層），原因係記憶體區塊本身内的 字線及位元線遮罩完全一樣，並且該記憶體陣列可被製造 成具大實際上實施的較少記憶體平面。但是，請再次參閱 圖16如果在LAYER 2上或LAYER 3上未實施任何位元線， 則沒有任何位元線被耦合至半數之SELB線，即，耦合至 LAYER 2選擇器電路及LAYER 3選擇器電路的 SELB[15:8]。雖然概念上有可能改變解碼，以便忽略半數 SELB線（及其所連接的感測放大器電路），但是實務上這 可能比其他解碼選擇方案更困難。 圖17繪示一項可行技術，其中用於半數記憶體區塊的層 選擇器電路被交換。如上文所述，區塊〇到區塊15包括層選 擇器電路’而區塊1 6到區塊3 1包括對於LAYER 2及LAYER 3 選擇器電路交換的LAYER 0及LAYER 1選擇器電路。對於 一些具體實施例，達成此類層選擇器交換之方式為，僅僅 將垂直連接件（即，"zias")從各自位元線交換至含16標頭之 行解碼器内的電晶體源極/汲極區。如果實施所有四層記憶 體層，則在一既定時間僅啟用一個記憶體區塊，並且所有 16個SELB線皆提供資料，而不顧及區塊與行位址，然而解 碼映射視所啟用的區塊而異。舉例而言，SELB[0]線對應於 用於區塊0到區塊15之LAYER 0上的一位元線，而SELB[0] 線對應於用於區塊16到區塊31之LAYER 2上的一位元線。 現在請參考圖18，圖中繪示相同的記憶體陣列組態460， 在此項具體實施例中，實際上實施僅前兩層記憶體層。在 109436.doc •35- 1326883 一記憶體操作期間’藉由啟用兩個不同的記憶體區塊（一記 憶體區塊係選自區塊0到區塊1 5，並且另一記憶體區塊係選 自區塊16到區塊3 1)，將一各自位元線耦合至該等丨6個selb 線之每一 SELB線。（按照4層或2層假設方案，可使用另一修 整位元來指示出裝置是否應解碼）。在記憶體區塊〇中，同 時啟用一群組之兩個層選擇器462，並且來自LAYER 0及 LAYER 1之每一層的四個位元線分別被耦合至SELB[3 :〇]及 SELB[7:4]。對於相同的行位址，在記憶體區塊16中，同時 啟用另一群組之兩個層選擇器463，並且來自LAYER 0及 LAYER 1之每一層的一不同群組之四個位元線分別被耦合 至SELB[11:8]及SELB[15:12]。因此，可達成4層或2層相容 性’而不需要對讀/寫路徑進行任何變更。而是，改變區塊 啟用解碼，以對於2層選擇方案同時啟用兩個單獨的區塊 (相關聯於相同SELB線）’而對於4層選擇方案僅啟用一個區 塊。當然，在較大型記憶體陣列中，如果提供額外的獨立 組SELB線與感測放大器，則亦可啟用額外記憶體區塊。
如果亦想要區塊冗餘，則可提供備用記憶體區塊，如上 文所述。現在請參考圖19，圖中繪示一記憶體陣列48〇，其 包括16個記憶體區塊（每一記憶體區塊含一感測放大器）以 及兩個備用區塊（不含一感測放大器）。相較於區塊〇_7，區 塊8-15的該等層選擇器電路被交換。相對於增加selb線數 量，對於記憶體區塊〇至7之每一記憶體區塊，按LAYER 0/LAYER 2/LAYER 1 /LAYER 3之順序來排列該等層選擇器 電路’並且對於此層映射，彼等區塊可稱為τγρΕ A區塊。 109436.doc • 36 · 1326883 (睛回想’依據相鄰區塊之間共用字線，彼等區塊亦可能係 父替的奇數與偶數記憶體區塊）。對於記憶體區塊8至15之 每一記憶體區塊，LAYER 2/LAYER O/LAYER 3/LAYER i 之順序來排列該等層選擇器電路，並且對於此層映射，彼 等區塊可稱為TYPE B區塊。在4層式具體實施例中，僅一 個區塊被啟用，而在2層式具體實施例中，兩個區塊被同時 啟用’以在一記憶體操作期間將一各自位元線耦合至每一 SELB 線。 彼等兩個備用區塊皆繪示為TYPE A記憶體區塊（然而，如 上文所述’一區塊可能是奇數區塊，且另一區塊可能是偶 數區塊）。此意謂著只要兩個鄰近區塊皆是TYPE a區塊，就 可以取代TYPE A區塊。換言之，區塊〇_6可被取代，但區塊 7-15無法被取代。如果彼等兩個備用區塊係區塊τγρΕ B區 塊’則僅區塊9-1 5可被取代。此項限制僅適用於2層式具體 貫施例。在4層式具體實施例中，任可記憶體區塊皆可被取 代’然而與缺陷主陣列區塊相比’一備用區塊中的層映射 可月b不同（例如，備用TYPE A區塊取代一主陣列TYPE B區 塊）。 圖20中繪示另一組態，其中一記憶體陣列5〇〇包括交替的 TYPE A與TYPE B記憶體區塊，並且進一步包括一備用 TYPE A記憶體區塊與一備用TYPE B記憶體區塊。在4層式 具體實施例中，僅一個記憶體區塊被啟用，並且在2層式具 體實施例中，一對區塊被同時啟用，如上文所述。但是此 處’該對同時啟用之記憶體區塊係相鄰區塊，如圖所示。 109436.doc -37- 1326883 再者，現在只要任何奇數/偶數個人化記憶體區塊係與TYPE A和TYPE B組態一致，就可以取代任何區塊。舉例而言， 如果區塊0係一偶數記憶體區塊且亦是一 TYPE A記憶體區 塊，則備用區塊0應亦是一偶數記憶體區塊且係一 TYPE A 記憶體區塊。同樣地，如果區塊1係一奇數記憶體區塊且亦 是一 TYPE B記憶體區塊，則備用區塊1應亦是一奇數記憶 體區塊且係一 TYPE B記憶體區塊。結果，任何type A (偶 數）記憶體區塊具有TYPE B (奇數）鄰近區塊，並且可被 TYPE A (偶數）備用區塊〇所取代，連同將每一鄰近type B (奇數）記憶體區塊之半部分映射至TYPE B (奇數）備用區塊 1。同樣地’任何TYPE B (奇數）記憶體區塊具有type A (偶 數）鄰近區塊，並且可被TYPE B (奇數）備用區取代， 連同將每一鄰近TYPE A (偶數）記憶體區塊之半部分映射 至TYPE A (偶數）備用區塊〇。 在一4層式裝置（即，所有層選擇-電路實際上耦合至實 施之記憶體層）’上文所述之映射同樣適用於此A/b層選擇 器安排。對於2層式裝置，此映射亦完全相同，但是由於同 時啟用兩個不同的區塊，所以備用區塊啟用稍微更複雜。 對於一既定記憶體作業：（1)兩個主陣列區塊可被啟用；（2) 一個主陣列區塊及一個備用區塊可被啟用（其中第二主陣 列區塊被停用）；或（3)兩個備用區塊可被啟用（且兩個主陣 列區塊被停用）。 接下來的ό張圖式提供關於若干不同狀況中之每一狀況 來啟用區塊之實例，若非有一 BL-WL短路存在或造成其中 I09436.doc •38· 1326883 一個區塊（或一附近區塊）被標記為缺陷，否則將啟用主陣列 中的一對區塊。這些圖式僅適用於2層式具體實施例。在4 層式具體實施例中，一次僅啟用一單一記憶體區塊。 現在請參考圖2 1，一陣列的一部分被繪示為具有奇數區 塊521和523’並且進一步具有偶數備用區塊526及奇數備用 區塊52 7。假設偶數區塊係TYPE A區塊，且奇數區塊係TYPE B區塊，然而這是任意的》圖中繪示出奇數區塊523中有一 短路’這使此區塊成為有缺陷。如上文所述，缺陷奇數區 塊523被映射至奇數備用區塊527，而相鄰區塊522中的字線 (其係與缺陷區塊共用的字線）及相鄰偶數區塊524内的字線 (其係與缺陷區塊共用的字線）都被映射至偶數備用區塊 526’如圖所示。 若非區塊取代，否則將啟用主陣列中的區塊522與523 (即’所選或作用中字線落在彼等區塊内）。圖中繪示出彼等 兩個區塊522與523的作用中（即，所選）字線。缺陷區塊523 始終被停用且重新映射至備用區塊527，但是如果作用中字 線不是與缺陷區塊523共用，則啟用區塊522。此處就是此 情況，並且據此，區塊522被啟用且不重新映射至一備用區 塊本文中關於圖21至26中的用詞，一 ’’作用中”字線是係 對應於一提供給裝置之位址的字線’並且如果該區塊被啟 用，則將”選取”該”作用中"字線，但是該字線可被映射至一 備用區塊。亦應明白，在某些具體實施例中（某些2層式實 施方案中），有兩個作用中字線，在兩個記憶體區塊之每一 έ己憶體區塊中的一各自字線。 109436.doc -39· 1326883 現在請參考圖22，圖中繪示相同狀況，但是作用中字線 不同。映射相同於上文所述，但是在此狀況中，由於區塊 522中的作用中字線係與缺陷區塊523共用，所以區塊522亦 被停用且作為替代地映射至偶數備用區塊526。換言之，彼 等兩個備用區塊被啟用。 現在請參考圖23，圖中繪示另一狀況。此處，作用中字 線落在區塊524與525内。缺陷區塊仍然是區塊523，所以映 射仍然如上文所述。但是，在此情況中，如果偶數區塊524 中的作用中字線係與缺陷區塊523共用，則區塊524被停用 且重新映射至偶數備用區塊526,如同此處的情況。在區塊 525中’作用中字線不是與缺陷區塊523共用，所以區塊525 被啟用且不重新映射至一備用區塊。
現在請參考圖24 ’相同陣列被繪示為具有奇數區塊521 和523，並且進一步具有偶數備用區塊526及奇數備用區塊 527。再次假設偶數區塊係τγρΕ a區塊，且奇數區塊係TYPE B區塊。圖中繪示出偶數區塊522中有一短路，這使此區塊 成為有缺陷。在此情況中’缺陷偶數區塊522被映射至偶數 備用區塊526，而相鄰奇數區塊521中的字線（其係與缺陷區 塊共用的字線）及相鄰奇數區塊523内的字線（其係與缺陷區 塊共用的字線）都被映射至奇數備用區塊527，如圖所示。 如圖所示’作用中字線再次落在區塊522與523内，若非 區塊取代，否則將啟用主陣列中的區塊522與523。缺陷區 塊522始終被停用且重新映射至備用區塊526，但是如果作 用中字線不是與缺陷區塊522共用，則仍然啟用區塊523。 109436.doc -40· 1326883 此處就是此情況，並且據此，區塊523被啟用且不重新映射 至一備用區塊。 現在請參考圖25 ’圖中繪示相同狀況，但是作用中字線 不同。映射相同於上文所述，但是在此狀況中，由於區塊 523中的作用中字線係與缺陷區塊522共用，所以區塊523亦 被停用且作為替代地映射至奇數備用區塊527。 現在請參考圖26 ’圖中繪示另一狀況。此處，作用中字 線落在區塊520與521内。缺陷區塊仍然是區塊522，所以映 射仍然如上文所述。但是，在此情況中，如果奇數區塊52 i 中的作用中字線係與缺陷區塊522共用，則區塊521被停用 且重新映射至奇數備用區塊527,如同此處的情況。在區塊 520中’作用中字線不是與缺陷區塊522共用，所以區塊520 被啟用且不重新映射至一備用區塊。 對於一些具體實施例，關於在2層式裝置中啟用一區塊之 決策可總結如下： 1 ·如果一所選（即’作用中）字線落在一缺陷區塊内，則停 用該缺陷區塊’且作為替代地重新映射至適當的備用區 塊（即，啟用該適當的備用區塊）； 2. 如果一所選字線落在相鄰於一缺陷區塊的一區塊内，但 是該所選字線係與該缺陷區塊共用，則停用該相鄰區 塊’且作為替代地重新映射至適當的備用區塊（即，啟用 該適當的備用區塊）； 3. 如果一所選字線落在相鄰於一缺陷區塊的一區塊内，但 是該所選字線不是與該缺陷區塊共用，則啟用該相鄰區 109436.doc •41 - 塊且不重新映射至一備用區塊； .如果一所選字線落在任何其他内，則啟用該區塊； 現在請參考圖27，圖中繪示一記憶體陣列550，其中實施 16個不同記憶體匣，每匣包括16個記憶體區塊。圖中繪示 兩個不同的64MByte核心（核心〇與核心丨），每一核心係藉由 C〇REE[i]訊號所啟用。每一核心包括各自匣〇到7及四對 備用區塊’每對備用區塊係置放在一各自對匣之一中且經 組態之取代一單一區塊。圖中繪示256 (即，16χ16)個邏輯 了疋址s己憶體區塊，以及丨6個備用記憶體區塊，總共272個 實際記憶體區塊。在此陣列中，至多8個區塊可被取代，然 而所有對匣不超過一個區塊（即，如果故障係相當均勻地分 散於匣中）》 接著，以此記憶體陣列550為背景來描述區塊取代邏輯之 示例性安排，其達成4層式裝置的2層相容性。現在請參考 圖28，圖中繪示示例性安排的方塊圖。與圖1〇至12所示之 安排相比’現在提供在一 2層式裝置中啟用兩個區塊。由於 一個已啟用之區塊可能係在主陣列中且一個已啟用之區塊 可能係在備用區塊區域中’所以提供兩個不同的備用啟用 訊號，一備用啟用訊號係用於偶數區塊（SPBLKENA)且一備 用啟用訊號係用於奇數區塊（SPBLKENB)。舉例而言，如果 SPBLKENA被啟動但SPBLKENB未被啟動，則偶數主陣列 區塊被停用（由於偶數備用區塊被啟用），但是主陣列中的奇 數區塊未被停用。 提供一修整位元組塊580 (很大程度上如上文所述）以包 109436.doc _42· 1326883 含失效區塊之位址。由於有8項可行之取代，所以有8筆項 目，每項目各7個位元。前文中的表格1描述項目中每個位 元的用途。每一不良區塊係以相同方式予以標示，而不顧 及裝置係實施為4層式裝置或2層式裝置。 匹配邏輯類似於上文所述之匹配邏輯，然而現在有8個匹 配邏輯例項（instance)，一匹配邏輯係用於每一對備用區 塊，並且現在每一匹配邏輯產生4個輸出訊號：其中2個輸 出訊號被驅動至備用區塊左方之匣内的記憶體區塊；以及 其中2個輸出訊號被驅動至備用區塊右方之匣内的記憶體 區塊。匹配邏輯較佳係設置在備用區塊本身的下方（例如， 在否則將用於實施一感測放大器的區域中），使得如果在其 他設計中不需要匹配邏輯，則易於移除區塊冗餘。圖31中 摘要匹配邏輯所接收的各種介面訊號。 4個備用區塊啟用輸出訊號（SPBLKENA_L、SPBLKENB_L、 SPBLKENA_R、SPBLKENB—R)指示出2個匣（左或右）中哪個 匣需要用一個或兩個備用區塊來取代正常區塊。 SPBLKENA_L/R訊號4亍進至偶數區塊，而SPBLKENB_L/R 訊號行進至奇數區塊。如果所有四個SPBLKEN訊號都是 零，則在彼等兩個匣之任一匣中不需要進行取代。如上文 所述，最低有效列位址位元RAD[0]係用於：當取代相鄰於 缺陷區塊（即，受到短路影響之區塊）的半數區塊時，能夠啟 動正確的SPBLKENA/BJL/R訊號。
用ENABLE、RXL—BAY及一筆項目的七個修整位元 FAIL_BLKADD[7:0]指示該邏輯以產生 SPBLKENA/B L/R 109436.doc •43, 1326883 可描述為： REPLA=0 REPLB=0 FBP1 =FAIL_BLKADD[4:0]+1 FBM1=FAIL_BLKADD[4:0]-1 If SMI_TWOLAYER=0 then
If FAIL_BLKADD=BLKADD then
If FAIL一BLKADD[0]=0 then REPLA=1 IfFAIL_BLKADD[0]=l thenREPLB=l
End if
If FBP1=BLKAD and RAD[0]=not(FAIL_BLKADD[0]) then If not(FAIL_BLKADD[0])=0 then REPLA=1 Ifnot(FAIL_BLKADD[0])=l thenREPLB=l
End if
If FBM1=BLKADD and RAD[0]=FAIL_BLKADD[0] then If not(FAIL_BLKADD[0])=0 then REPLA=1 Ifnot(FAIL_BLKADD[0])=l thenREPLB=l
End if
End if
If SMI_TW0LAYER=1 then
IfFAIL_BLKADD[4:l]=BLKADD[3:l] then
If FAIL_BLKADD[0]=0 then REPLA=1 IfFAIL_BLKADD[0]=l thenREPLB=l
End if
109436.doc
IfFBPl[4:l]=BLKADD[3:l] and RAD[0]=not(FAIL_BLKADD[0]) then If not(FAIL_BLKADD[0])=0 then REPLA=1 If not(FAIL_BLKADD[0])=l then REPLB=1
End if
IfFBMl[4:l]=BLKADD[3:l] and RAD[0]=FAIL_BLKADD[0] then If not(FAIL_BLKADD[0])=0 then REPLA=1 If not(FAIL_BLKADD[0])=l then REPLB=1
End if
End if
SPBLKENA_L=ENABLE and not(RXL_BAY) and REPLA SPBLKENA_R=ENABLE and RXL_BAY and REPLA SPBLKENB_L=ENABLE and not(RXL_BAY) and REPLB SPBLKENB_R=ENABLE and RXL_BAY and REPLB 在主陣列中，SPENBLKA_L/R訊號（當為高位準時）應停用 (左或右）匣中的所有偶數區塊。SPENBLKB_L/R訊號（當為 高位準時）應停用（左或右）匣中的所有奇數區塊。此邏輯可 被實施在所有區塊内的列預解碼邏輯中。圖29繪示一示例 性組態》 圖30繪示出此組態的示例性備用區塊控制電路。其經調 適以接收四個備用區塊啟用訊號，而非僅接收四個備用區 塊啟用訊號（如圖12所示）》 在一些具體實施例中，可實施一項有用的測試模式，用 以啟動所有8個備用區塊群組中的兩個備用區塊，而不需要 停用主陣列區塊。該模式係當SMI_ALLSPBLKON TMCR=1 109436.doc ·45· 1326883 時予以啟動且可單獨使用或結合一主陣列多區塊選擇模式 使用’以藉由在所有備用區塊上並行地應用相同的操作來 加速測試（例如，應力測試）。 若要啟用上述組態之任一組態中的區塊冗餘，可用失效 區塊之位址來程式化修整位元。匹配邏輯電路及備用與主 陣列區塊控制電路將負責自動重新映射失效區塊及兩個鄰 近區塊的半部分，並且啟用一個區塊（4層式實施方案）或兩 個區塊（2層式實施方案惟下列情況例外：失效區塊係在 兩個S的邊界且彼等兩個匣之間無備用區塊（即，匣17區塊 15、匣2/區塊〇、匣5/區塊15或匣6/區塊0)。在此情況中， 等量記憶體區（stripe)的左右方資源可用來修復該區塊，如 上文所述’並且據此，區塊冗餘能夠取代一等量記憶體區 内僅一單一不良區塊。 現在請參考圖32，所繪示之表格摘要適當的修整位元設 定及各種失效區塊位置的重新映射結果。此表格適用於4層 式實施方案及2層式實施方案。 在4層式裝置中達成2層相容性的另一技術係：對於半數 層選擇器電路，利用交換的相鄰行解碼器輸出。現在請參 考圖33,圖中繪示一群組之層選擇器電路，其中四個此類 層選擇器電路連接至每一行解碼器輸出。舉例而言，行解 碼器輸出651耦合至層選擇器652 (其從LAYER 〇耦合位元 線BL[3:0]至SELB[3:〇]線）、耦合至層選擇器653 (其從 LAYER 1耦合位元線BL[3:〇]至SELB[7:4]線）、耦合至層選 擇器654 (其從LAYER 〇耦合位元線BL[7:4]至SELB[n:8]線） 109436.doc •46- 1326883 及耦合至層選擇器65 5 (其從LAYER 1耦合位元線BL[7:4]至 SELB[ 15:12]線）。行解碼器輸出656耦合至層選擇器657 (其 從LAYER 2耦合位元線BL[7:4]至SELB[3:0]線）、耦合至層 選擇器658 (其從LAYER 3耦合位元線BL[7:4]至SELB[7:4] 線）、耦合至層選擇器65 9 (其從LAYER 2耦合位元線BL[3:0] 至SELB[11:8]線）及耦合至層選擇器660 (其從LAYER 3耦合 位元線BL[3:0]至 SELB[15:12]線）。 在4層式實施方案中，所有行解碼器皆被啟用，並且一次 選擇一個行解碼器輸出。在2層式實施方案中，半數行解碼 器被停用，並且一次選擇其餘半數行解碼器之一。舉例而 言，在2層式實施方案中，行解碼器輸出651耦合LAYER 0 與LAYER 1上的前八個位元線（退出至區塊的此側）至一對 應SELB線。由於還未實施LAYER 2與LAYER 3，所以行解 碼器輸出656被停用。下一行位址將選擇行解碼器661，其 耦合LAYER 0與LAYER 1上的後續八個位元線（往此方向退 出區塊的位元線）至一對應SELB線。在此組態中，每一記憶 體區塊實質上係一混合式A/B區塊，並且兩個備用區塊同樣 係相同的混合式A/B組態，然而如果如圖1所示方式共用字 線，則此類記憶體區塊仍然是奇數或偶數。再者，在此組 態中，僅一個區塊被啟用，甚至適用於2層式裝置，並且可 按參考圖10至12之描述來實施匹配邏輯及備用區塊控制邏 輯。 現在請參考圖34，在4層式裝置中達成2層相容性的另一 技術係：利用一混合式A/B區塊的不同變化。此處，圖中繪 109436.doc •47· 示相同群組之層選擇器電路，其中四個此類層選擇器電路 連接至每一行解碼器輸出，但無交越。舉例而言，行解碼 器輸出681耦合至層選擇器652 (其從LAYER 0耦合位元線 BL[3:0]至SELB[3:0]線）、耦合至層選擇器653 (其從LAYER 1耦合位元線BL[3:0]至SELB[7:4]線）、耦合至層選擇器659 (其從LAYER 2耦合位元線BL[3:0]至SELB[11:8]線）及耦合 至層選擇器660 (其從LAYER 3耦合位元線BL[3:0]至 SELB[15:12]線）。行解碼器輸出682耦合至層選擇器657 (其 從LAYER 2耦合位元線BL[7:4]至SELB[3:0]線）、耦合至層 選擇器658 (其從LAYER 3耦合位元線BL[7:4]至SELB[7:4] 線）、耦合至層選擇器654 (其從LAYER 0耦合位元線BL[7:0] 至SELB[11:8]線）及耦合至層選擇器655 (其從LAYER 1耦合 位元線BL[7:4]至 SELB[15:12]線）。 在4層式實施方案中，所有行解碼器皆被啟用，並且一次 選擇一個行解碼器輸出。但是，在2層式實施方案中，所有 行解碼器仍然皆被啟用，但現在一次選擇兩個行解碼器。 舉例而言，將同時選擇行解碼器輸出68 1與682，以耦合 LAYER 0與LAYER 1上的前八個位元線（如果交錯式位元 線，則退出區塊至頂部或底部的位元線）至一對應SELB線。 在此組態中，每一記憶體區塊實質上係一混合式A/B區塊， 並且兩個備用區塊同樣係相同的混合式A/B組態，然而如果 如圖1所示方式共用字線，則此類記憶體區塊仍然是奇數或 偶數。再者，在此組態中，僅一個區塊被啟用，甚至適用 於2層式裝置，並且可按參考圖10至I2之描述來實施匹配邏 109436.doc -48- 1326883 輯及備用區塊控制邏輯。再者，對於2層式或4層式實施方 案，由於僅一個區塊被啟用，所以在任一方案中，陣列中 驅動各種節點的阻抗（諸如驅動所選字線的阻抗）將類似。藉 由停用區塊内的一低序位行位址’就可以達成同時選擇兩 個相鄰行解碼器。 在一對相鄰記憶體匣之間共用一或多個備用區塊的觀含 不需要限定於上文所述之具體實施例。現在請參考圖35， 圖中繪示一合併階層式位元線的記憶體陣列7〇〇。一備用區 塊區域702包括一或多個備用區塊，其可被該備用區塊區域 702上方的一第一群組之主陣列區塊7〇3所共用，且可被該 備用區塊區域702下方的一第二群組之主陣列區塊7〇4所共 用。該備用區塊區域702内的一備用區塊係藉由一群組之切 換器705、706耦合至該等兩個主陣列區塊區域之一，該群 組之切換器將該備用區塊區域702中的全域位元線（例如， GBL 7071麵合至該等兩個主陣列區塊區域之一中的全域位 疋線（例如，GBL 706) »據本文描述之本發明態樣，任何使 用全域位元線的記憶體結構及架構皆可使用備用區塊予以 實施。舉例而言，此包括某些NAND記憶體結構，包括下列 美國專利申請案公告中描述之NAND記憶體結構：En-Hsing Chen等人提出之美國專利申請案公告第2〇〇4/〇145〇24 號標題為"NAND Memory Array Incorporating Capacitance
Boosting of Channel Regions in Unselected Memory Cells and Method for Operati〇n 〇f Same"，該申請案以引用方式 整份併入本文中。亦考量其他使用局域與全域位元線的記 109436.doc -49· 1:526883 憶體結構來配合備用區塊冗餘運用。 如同前文實例之建議（但僅明確提出重點），本文描述之 區塊几餘技術的態樣（其中在一對主陣列區塊共用一或多 個備用區塊）非必然需要奇數/偶數記憶體區塊結構。即使所 有主陣列S己憶體區塊皆完全一樣，仍然可有利地採用此類 共用’並且在此情況中，可以利用一單一備用記憶體區塊。
在-些具體實施射，可纟每個帛心塊區域内提供一 組以上備用區塊。舉例而言，即使需要僅單—對備用區塊 來取代-不良區塊，仍然可在成對的g之間包括兩對備用 區塊。這將允許相同E中的兩個缺陷區塊被取代，或只要 缺陷區塊位址不同’則允許左方£及右方^中的一單一缺 陷區塊被取代（原因係備用區塊中的8£18線被共用）。 雖然上文所述之具體實施例（其中—對備用區塊係被兩
個相鄰E所共用（同設置在彼等兩個相鄰&之間）對於肌B 線及其他控制線之佈線特殊有效率，但是亦考量兩個以上 匿共用一群組之備用區塊。 本文描述之關於名義上意欲作為4層式實施方案來達成2 層相容性的技術不需要限制記憶體層或平面之數量。舉例 而吕’使用本文教講授之相同或相似技術，8層式設定叶可 能具有4層相容性1樣地，可用僅—記憶體層來實施Μ 式'己憶體裝置。再者’此類技術也可能意欲在8層式設計中 2至達成2層相容性’或4層式設計中甚至達成1層或2層相 奋1± °此外’ 4層式設計中的2層相容性意謂著三 陣列，但是在一種具有僅單一記憶體平面(即，二:： I09436.doc 1326883 陣列）δ己憶體陣列中同樣適合採用本文描述之區塊冗餘技 術。 本文中所揭示之本發明態樣可單獨或組合運用。舉例而 言，各種區塊冗餘技術、局部層相同性技術及其他技術皆 可單獨運用、或組合在一起運用或連同其他技術一起運用。 在所描述之具體實施例中，對於所有潛在之記憶體層來 形成層選擇器電路。每一層選擇器電路響應一相關聯之啟 用訊號，用於將一相關聯之記憶體層上的各自陣列線耦合 至一相關聯群組之I/O匯流排線中之各自1/0匯流排線。當實 施局部數量之層時，一些層選擇器電路未被連接至一實施 之s己憶體層陣列線（例如，一位元線），但是可以在不需要變 更半導體製程順序中的任何其他遮罩情況下來製造裝置。 不過，一實施之記憶體層上的一各自陣列線被耦合至每一 各自I/O匯流排線，而不顧及是否實施第二記憶體層。此歸 因於層選擇器電路的實體安排，以及裝置按照實際實施之 記憶體層數量來控制該等層選擇器電路的可組態能力。對 於一些具體實施例’此類組態可能係藉由程式化一組態記 憶體’如上文所述。對於一些具體實施例，可藉由相關聯 於一或多層選用記憶體層之一層上的特徵之存在或不存在 來達成此類組態。 在一些具體實施例中，記憶體陣列包括若干字線及一字 線解碼器，該字線解碼器具有無關於是否實施選用之一或 多層記憶體層的組態。舉例而言，在具有字線（每一字線包 括在複數個層字線層之每一層上的一字線片段）的具體實 109436.doc . ： Λ 1326883 施例中，可配合此一字線解碼器組態予以實施。 大多數記憶體陣列被設計為具有相對高度的一致性。舉 例而言，通常所有位元線都包括相同數量之記憶體單元。 舉另一實例而言，為了使解碼電路容易且高效率，位元線、 字線、陣列區塊及甚至記憶體平面的數量經常是2的整數冪 (即，2N)。但是對於本發明之任何具體實施例，非必定需要 此類規則性或一致性。舉例而言，不同層上的字線片段可 包括不同數量的記憶體單元，記憶體陣列可包括三面記憶 體平面，第一及最後陣列區塊内的字線片段可能在記憶體 單元數量或位元線組態方面有所不同，以及對於記憶體陣 列δ十之慣常一致性的許多其他非規則變化中的任何變 化。除非在請求項中用其他方式明確列舉，否則此類慣常 規則性（甚至如本文描述之具體實施例所示）不應意謂著任 何請求項意義。 應明白，上、左、下及右等命名僅僅係記憶體陣列四側 的便利描述用詞。區塊的字線片段可被實施為水平定向的 兩組交合群組之字線片段，並且區塊的位元線可被實施為 垂直定向的兩組交合群組之位元線。可藉由位於陣列四側 之一上的一各自解碼器/驅動器電路及一各自感測電路來 伺服每一各自群組之字線或位元線。如需有用之行選擇電 路之描述，請參閱：美國專利案第6,859 41〇號”Tree Dec〇der
Structure Particularly Well Suited to Interfacing Array Lines Having Extremely SmaU Lay〇ut pitch"，該案之揭示内容以 引用方式併入本文中；以及進一步參閱“⑶G Fas〇u等人 109436.doc -52- 1326883 於2004年12月30日提出之美國申請案第11/〇26 47〇號標題 為"Apparatus and Method f0r Hierarchical Decoding 〇f
Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders"，該申請案之揭示内容以引用方式併入本 文中。
字線也可稱為列線或X線，並且位元線也可稱為行線或γ 線。字線與位元線兩者可稱為陣列線。如果字線稱為第一 類型陣列線，則位元線稱為第二類型陣列線（反之亦然^全 域陣列線（諸如全域位元線）也可稱為第一類型陣列線。”字 線"與"位το線"之間的區別可向熟悉此項技術者傳達至少 兩項不同含意。當讀取一記憶體陣列時，一些從業者假設 字線被"驅動"且位元線被"感測"。就這一點而言，通常考慮 將X線（或字線）連接至記憶體單元電晶體的閘極端子，或記 憶體單元切換元件的切換端子（若存在广通常考慮將丫線 (或位元線）連接至圮憶體單元切換端子（例如，源極/汲極端 子）。其次，記憶體組織（例如，資料匯流排寬度、於一操作 期間同時讀取的位元數量）可與考量到一組之兩個陣列線 更對齊資料"位元"（而非對齊資料"字組"）有一些關聯性。據 此本文中之X線、字線與列線之命名以及γ線、位元線及 仃線之命名係各項具體實施例之說明，而不應視為有限制 意義，而是更廣泛之意義。 -在^文中’字線（例如’包括字線片段）及位元線通常表 了正交之陣列線’並且通常沿循此技術中的共同假設：至 少在-讀取操作期間，字線被,1驅動"且位元線被••感測"。因 I09436.doc •53· 1326883 此’陣列的位元線也可蘇兔瞌而丨μ a 二車歹丨的感測線。關於使用此等 用詞的言詞表達組織，不應得出任何特定含意之結論。再 者，在本文中，"全域陣列線"_，全域字線全域位元 線）係將陣列線片段遠桩5 冰乃奴連接至一個以上記憶體區塊的陣列 線，但不應得出任何特定推斷暗示此一全域陣列線必須橫 越一整個5己憶體陣列或實質上橫越-整個積體電路。 在本文中，，，第一類型記憶體區塊"非必然意謂著任何特 定層選擇組態係所有此等第一類型記憶體區塊的共同植 態，然而這可能確實如此。同樣地，"第二類型記憶體區塊 "非必然意謂著任何牯宏思、弦z μ 7将疋層選擇組態係所有此等第二類型 記憶體區塊的共同組態’亦非必然意謂著第二類型區塊中 :任何層組態必然不同於第一類型區塊中的層組態，然而 k可月β實如此。第一與第二類型記憶體區塊可表示區塊 頂部(或底部)處的第-陣列線是否係與該區塊左或右方之 相鄰區塊共用。 中被動式元件記憶體陣列包括複數個2終端式 S己憶體早7〇 ’每個印，陪ββ - g 平母個記It體早疋係連接於—相關聯之χ線與一 相關聯之γ線之間。此-記憶體陣列可能係具有—平面以上 記憶體單元平面的二維（平面）陣列或可能係三維（平面）陣 ^每一此類記憶體單元都具有一非線性導電率，記憶體 單元中的反方向(即,從陰極至陽極)的電流係慢於正方向電 流。施加一大於—程式化位準之從陰極至陽極的電壓使記 憶體早70的導電率變更。當記憶體單元合併-種溶絲（fuse) 技術時可使導電率減低’或當記憶體單元合併-種反炫絲 109436.doc •54· 1326883 (anti-fuse)技術時可使導電率增加。被動式元件記憶體陣列 非必然是單次可程式化（即，唯寫一次）記憶體陣列。 此等被動式元件記憶體單元一般可被視為一往一方向導 引電流的電流操縱元件及能夠變更其狀態的其他組件（例 如，熔絲、反熔絲、電容器、電阻元件等等）。可藉由當選 擇記憶體元件時感測電流流動或壓降，來讀取記憶體元件 的程式化狀態。
在本文描述之本發明各項具體實施例中，許多不同記憶 體單元技術皆予以考量使用。如需適合的三維反熔絲記憶 體單元結構、組態及處理程序包括（但不限於）之描述，請參 閱：頒予給Johnson等人之美國專利案第6,034,882號標題為 "Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication";頒予給Knall等人之美國專利案 第 6,420,215 號標題為"Three-Dimensional Memory Array and Method of Fabrication";頒予給 Johnson之美國專利案 第 6,525，953 號標題為"Vertically-Stacked, Field Programmable Nonvolatile Memory and Method of Fabrication" ; Cleeves 提出之美國申請案公告第2004-0002184 A1號標題為"Three Dimensional Memory";以及Herner等人於2002年 12月 19 曰 提出之美國申請案第10/326,470號標題為"An Improved Method for Making a High Density Nonvolatile Memory”。 這些列舉之揭示内容均以提及方式整份併入本文中。 本發明經仔細考慮以有利地配合任何包羅萬象的循環技 術與記憶體陣列組態一起運用，包括傳統單層式記憶體陣 109436.doc -55· 1326883 列及多層式（即，三維）記憶體陣列，並且特別是具有極密集 X線或γ線間距需求之記憶體陣列。在某些具體實施例中， 記憶體單元可能係由半導體材料所構成，如頒予給Johnson 等人之美國專利案第6,034,882號及頒予給Zhang之美國專 利案第5,835,396號中所述。在某些具體實施例中，考量反 熔絲記憶體單元。亦可使用其他類型記憶體陣列，諸如 MR AM及有機被動元件陣列。MRAM (magnetoresistive random access memory ;磁阻隨機存取記憶體）係以磁性記憶體元件 為基礎，諸如磁性隧穿接面（magnetic tunnel junction ; MTJ)。如需MRAM技術之描述，請參閱2001年2月6日 《Digest of Technical Papers of the 2001 IEEE International
Solid-State Circuits Conference, ISSCC 2001/Session 7/Technology Directions: Advanced Technologies/7.6》中刊 載之 Peter K. Naji 等人著作"A 2556kb 3.0V ITIMTJ Nonvolatile Magnetoresistive RAM"以及《ISSCC 2001 Visual Supplement》第94-95、404-405頁。可使用某些合併 有機材料層的被動元件記憶體單元，其包括具有似二極體 特性傳導之至少一層及運用施加電場來變更傳導性的至少 一有機材料。頒予給Gudensen等人之美國專利案第 6,05 5,180號描述此類有機被動元件陣列。亦可以使用包括 諸如相變材料之材料及非晶系固體的記憶體單元。請參閱 頒予給Wolstenholme等人之美國專利案第5,751,012號及頒 予給Ovshinsky等人之美國專利案第4,646,266號，該等案以 引用方式併入本文中。在其他具體實施例中，亦可採用三
109436.doc -56- 1326883 終端式記憶體單元’而不採用二終端式記憶體單元，並且 選取多個X線（或列線）以加總來自一所選γ線（或位元線）上 之一個以上記憶體單元的電流。此類記憶體單元包括快閃 EPROM與EEPROM單元，其為此項技術所熟知。再者，亦 考量具有極密集X線及/或γ線間距需求之記憶體陣列組 態，舉例而言：諸如合併薄膜電晶體（TFT) EEPROM記憶體 單元之記憶體陣列組態，如Thomas H. Lee等人提出之美國 申請案公告第US 2002-0028541 A1號標題為"Dense Arrays and Charge Storage Devices, and Methods for Making Same" 中所述；以及合併TFT NAND記憶體陣列之記憶體陣列組 態，如Scheuerlein等人提出之美國申請案公告第仍2〇〇4_ 0125629 A1 號標題為"programmable Mem〇ry
Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and 〇peratioI1 〇f Same"中所 述’該等案以引用方式併入本文中。 各圖中的各種陣列線之定向性僅僅係為了易於說明陣列 中的兩群組交叉線。雖然字線通常正交於位元線，但是此 非必要的要求。在本文中，一積體電路記憶體陣列係一單 片（monolithic)積體電路結構，而非封裝在一起或密切接近 的一個以上積體電路裝置。 可使用一連接組塊的單一節點之術語來描述方塊圖。不 過，應明白，當内文需要時，此一 ”節點"可實際上表示一 對節點，用於傳遞-差動訊號的節點、或用於運載若干相 關訊號或用於運載複數個訊號以形成一數位字組或其他多 109436.doc •57· 1326883 位元訊號。 依據揭示内容之講授，預期熟悉此項技術者將易於能夠 實踐本發明。據信本文中提供的各項具體實施例說明，提 供了豐富的本發明見解及細節，使熟悉此項技術者能夠實 踐本發明。可疋’基於簡明清楚之目#，未繪示及描述本 文所說明之實施的所有常式功能。當然，而易見，在開 發任何此類實際實施過程中，必須進行許多實施特有的決 策，才能達成開發人員的特定目#，例如，遵循應用相關 及商業相關的約束條件，並且應明白，這些特定目標會因 實施及開發人員而異。另外，顯而易見，此一開發工作可 忐即複雜又耗時，但是對於從本發明獲益的熟悉此項技術 者而言僅僅是例行的工程設計工作。 舉例而S ’據信關於每一陣列或子陣列内的記憶體單元 數蓋、所選擇之字線與位元線預解碼器與解碼電路及位元 線感測電路的特定組態以及字組組織等決策，皆是熟悉此 項技術者在實踐本發明以開發商售產品時所面臨的典型工 程設計決策。如此項技術所熟知，實施各種列與行解碼器 電路係用於依據位址訊號及可能的其他控制訊號來選擇一 S己憶體區塊’以及該所選區塊内的一字線及位元線。可是， 據信即使實踐本發明需要僅僅例行練習工程設計工作，但 是此工程設計工作可導致額外的發明成果，如同開發高要 求的競爭產品中經常發生的狀況。 雖然一般性設想電路及實體結構，但是顯而易見，在現 代半導體設計及製造中，可用電腦可讀描述形式來體現實 109436.doc 1326883 體結構及電路’用於在後續設計、測試或製造階段中使用， 以及在製造結果之半導體積體電路中使用。據此，可依據 電腦可讀編碼及其表示（與其特定語言一致地）來閱讀針對 • 傳統電路或結構的請求項，無論是否體現在媒體中或組合 . 適當的讀取器設施，以允許相對應之電路及/或結構的製 &、測試或設計修訂。本發明經仔細考慮以包括電路、相 • 關方法或作業、製作此類電路的相關方法以及此類電路的 電腦可讀媒體編碼，全部如本文所述，並且如隨附之申請 .專利範圍中所定義。在本文中，電腦可讀媒體包括至少磁 碟、磁帶或其他磁性、光學、半導體（例如，快閃記憶體卡、 ROM) ’或電子媒體及網路、有線、無線或其他通信媒體。 電路之編碼可包括電路概要資訊、實體佈局資訊、作用模 擬資訊，及/或可包括可表示或傳達電路的任何其他編碼。 刖文詳細說明已描述本發明許多可能實施方案的僅少數 實施方案。因此，詳細說明係意郤藉由範例說明，而不是 .限制本發明。可依據本文中提出的說明來變更及修改本文 所揭示之具體實施例，而不會脫離本發明的精神及範脅。 僅下列申請專利範圍（包括所有同等項）係預計定義本發明 的範疇。再者，上文所述之具體實施例經明確考量單獨使 用及在各種組合中使用。據此’本發明的範疇非必然排除 本文中未說明之其他具體實施例、變化及改良。 【圖式簡單說明】 藉由參考附圖，熟悉此項技術者可更加明白本發明及本 發明的許多目的、特徵及優點。 109436.doc •59- 1326883 圖1输示記憶體陣列之字線層與 呈現出相鄰記憶體區塊所共用的2:1交^^俯視圖’圖中 圖2繪示具有介於相鄰記憶體區線 元件記憶體陣列之表示圖，並且圖;;用字線的被動式 陷存在之記憶«作的示例性偏壓條件^在有—陣列缺 圖3繪示具有介於相鄰記憶體區 元件記憶體陣列之表示圖，並 /、予線的被動式 一 圖中展示出在有—陣列缺 存在之記憶體操作的示例性偏壓條件。 、 圖4繪示記憶體陣列之方塊圖， ^ ώϊ ^ T呈現出缺陷記憶體區 ”鄰近區塊之部分映射至—對備用記㈣_。 圖5繪示記憶體陣列之方塊圖， ^ 固甲呈現出缺陷記憶體區 塊與鄰近區塊之部分映射至一對備用記憶體區塊。 圖6繪示記憶體陣列之方塊圖，該記憶體陣列包括設置在 兩個δ己憶體l£(mem〇rybay)之間的—對備用記憶體區塊。 圖7緣示記憶體陣列之方塊圖，該記憶體陣列包括四對備 用記憶體區塊’每對備用記憶體區塊係設置在各自的一對 記憶體匣之間。 圖轉示記憶體陣列之方塊圖’圖中呈現出當缺陷記憶體 區塊係一備用區塊時的有用映射。 圖9，·.曰不用於實把區塊冗餘之示例性控制電路的方塊圖。 圖、·0示用於實知區塊冗餘之示例性控制電路的方塊 圖，其覆蓋記憶體陣列方塊圖。 圖11繪示出示例性主陣列控制電路的方塊圖。 圖12、..a示出示例性備用區塊陣列控制電路的方塊圖。 109436.doc 圖13繪示示例性記憶體陣列之方塊圖，圖 陷記憶體區塊係相齙认 主現出备缺 圖…！ 記憶撕邊界時的有用映射》 :顯不有用的記憶體陣列組態之三維。 圖15緣示圖14所示之陣列具體實施例的斷面圖。 擇=—方塊圖，其—選 擇=:會不出不例性•列的方塊圖’《呈現出特殊的層選 其呈現出特殊的層選 圖18繪不出示例性陣列的方塊圖， 擇組態。 圖19(包括圖19A及圖19B)繪示出示例性陣列的方塊圖， 其呈現出特殊的層選擇組態。 圖20(包括圖20A及圖20B)繪示出示例性陣列的方塊圖， 其呈現出用於局部層相容裝置的特殊層選擇組態。 圖21繪示局部層記憶體陣列之方塊圖，圖中呈現出當一 特定記憶體區塊係有缺陷時之記憶體區塊之示例性映射及 啟用。 ' 圖22繪示局部層記憶體陣列之方塊圖，圖中呈現出當一 特定記憶體區塊係有缺陷時之記憶體區塊之示例性映射及 啟用》 、 圖23繪示局部層記憶體陣列之方塊圖，圖中呈現出當一 特定記憶體區塊係有缺陷時之記憶體區塊之示例性映射及 啟用。 圖24續示局部層記憶體陣列之方塊圖，圖中呈現出當〆 109436.doc 1326883 特定記憶體區塊係有缺陷時之記憶體區塊之示例性映射及 啟用。 圖25繪示局部層記憶體陣列之方塊圖，圖中呈現出當一 特定記憶體區塊係有缺陷時之記憶體區塊之示例性映射及 啟用。 圖26繪示局部層記憶體陣列之方塊圖，圖中呈現出當一 特定記憶體區塊係有缺陷時之記憶體區塊之示例性映射及 啟用。 圖27(包括圖27A及圖27B)繪示記憶體陣列之方塊圖，該 記憶體陣列具有八對備用記憶體區塊，每對備用記憶體區 塊係設置在各自的一對記憶體匣之間且由該對記憶體匣所 共用。 圖28繪示用於實施區塊冗餘之示例性控制電路的方塊 圖’其覆蓋記憶體陣列方塊圖。 圖29繪示出示例性主陣列控制電路的方塊圖。 圖30繪不出示例性備用區塊陣列控制電路的方塊圖。 圖3 1係列出輸入至一示例性控制電路之輸入訊號的表 格。 圖32(包括圖32A及圖32B)係各種缺陷記憶體區塊之修整 位元值（trim bit value)之表格。 圖33繪示有助於實施局部層相容性之層選擇方塊圖。 圖34緣示有助於實施局部層相容性之層選擇方塊圖。 圖35繪示共用之備用記憶體區塊之示例性具體實施例的 方塊圖。 109436.doc •62· 1326883 不同圖式中使用的相同參考符號標示類似或完全一樣的 項目。
【主要元件符號說明】 122, 123 經解碼之輸出 124 經解碼之偏壓線 126, 127 驅動器裝置 128, 129 垂直連接件 130, 131， 132, 133, 134， 字線片段 135, 142 144 (0T, IT, 2T, 3T...; 位元線 2B, 4B·..) 146 記憶體單元 180 記憶體陣列 182,184 記憶體區塊 183, 185 位元線 187, 188, 192 字線片段 189, 190, 194 垂直連接件 200 記憶體陣列 201，202, 203, 204, 205 記憶體區塊 206 BL-WL短路 207, 208, 209, 210, 211 字線 212, 213, 214, 215, 216， 位元線 230 240 記憶體陣列 109436.doc -63- 1326883 241，242, 243, 244 記憶體區塊 245, 246 備用區塊 247 BL-WL短路 251，252, 253, 254, 261， 262, 263, 264 映射 270 記憶體陣列 271 (BAY 0) 第一匣 271P (BLOCK 15) 最後區塊 272 (BAY 1) 第二匣 272A (BLOCK 16) 區塊 273,274 備用記憶體區塊 277, 278, 279 SELB 線 280,281 控制訊號 282,283 耦合電路 300, 320 記憶體陣列 324, 326, 327 字線 328 映射 340 修整位元組塊 341，343, 345, 346, 347， 368, 369 匯流排 342 匹配邏輯組塊 350 記憶體陣列組態 351, 352, ... 358 匣（BAY) 352 匣（BAY 1) 64- 109436.doc 1326883
352P BAY 1之最後區塊（區塊15/匣1) 353 匣（BAY 2) 353A BAY 2之第一區塊（區塊0/匣2) 361，362, 363, 364 備用區塊區域 362A, 362B 備用區塊 365 匹配邏輯 366, 367 節點 381 BLKEN訊號（啟用區塊） 382 SPBLKEN_L/R(左或右備用區 塊啟用訊號） 383 區塊啟用訊號 401, 402 備用區塊 403, 406, 407 節點 408, 409 高電壓位準偏移器 410 SELB 線
411 413, 414 415 416 PMOS切換器 備用全域行解碼器 節點（區塊0啟用訊號） 節點（區塊0啟用訊號） 420 421，422, 423, 424 440 442 443 BL-WL短路 映射 記憶體陣列 層選擇器 感測放大器 109436.doc 65- 1326883 444,445,450 記憶體區塊 446 LAYER 0選擇器 447 LAYER 1選擇器 448 LAYER 2選擇器 449 LAYER 3選擇器 460 記憶體陣列組態 462,463 層選擇器 480, 500 記憶體陣列 521,523 奇數區塊 522,524 偶數區塊 526 偶數備用區塊 527 奇數備用區塊 550 記憶體陣列 580 修整位元組塊 650,680 群組之層選擇器電路 651, 656, 681,682 行解碼器輸出 652, 653, 654,655, 657, 658, 659,660 層選擇器 661 行解碼器 700 記憶體陣列 702 備用區塊區域 703 第一群組之主陣列區塊 704 第二群組之主陣列區塊 705, 706 切換器 -66· 109436.doc 1326883 8位元群組之個別匣啟用訊號 4位元區塊位址訊號 線路 最低有效字線位址（最低有效 列位址位元）
備用區塊啟用訊號 左備用區塊啟用訊號 右備用區塊啟用訊號 偶數區塊備用啟用訊號 奇數區塊備用啟用訊號 備用區塊啟用輸出訊號 區塊BLOCK 0至7 區塊BLOCK 8至15
ΒΑΥΕ[7:0] BLKADD[3:0] Ι/0[15]-Ι/0[0] RAD[0] SPBLKEN[7:0] SPBLKEN_L SPBLKEN_R SPBLKENA SPBLKENB SPBLKENA_L, SPBLKENB_L, SPBLKENA_R, SPBLKENB_R TYPE A TYPE B TF BLKRED ENTRY1 TB備用區塊361的7位元項目 [6：〇] TF_BLKRED_ENTRY2_TB 匣 2/匣 3 的 7位元項目 [6：〇] TF BLKRED ENTRY2 TB匣4/匣5的7位元項目 [6：〇] TF BLKRED ENTRY3 TB匣6/匣7的7位元項目 [6：〇] 109436.doc -67· 1326883 XSPBLKEN_HV_R， 高電壓啟用訊號 XSPBLKEN 一 HV_L BL2, BL4, BL6, BL8 位元線層 (LAYER 0, LAYER 1, LAYER 2, LAYER 3) WL1, WL3, WL5, WL7 字線層
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1326883 -第095111304號專利申請案 中文申請專利範圍替換本(99年2月）1 十、申請專利範圍： *' 1 · 一種積體電路，包括： ： 一記憶體陣列，其具有用於 • 施）用於一第二記憶體層的— 線； 第 竹年2月π時正本| 第一記憶體層及（若有實 類型之各自複數個陣列 複數個I/O匯流排線； 複數個層選擇器電路，龙 1皆 ，、用於該第一記憶體層且用於 该第二圮憶體層，每一層選 用於 用1、擇裔電路響應一相關聯之啟 用讯唬，用於將一相關聯 °己憶體層上的各自陣列線叙 &至該等I/O匯流排線中— 排線；以及 $目K组之各自而匯流 ，路，用於選擇性啟用某些層選擇器電路，該控 制包路係可組態，並且該等登 工 同# .曰&擇态電路被安排，用以 二务各自陣軸合至每_各自職流排線，而不 有時=實施該第二記憶體層’其中-既定I/O匯流排線 有時破輕合至該篦_0幡Μ P 兮笛… 弟5己憶體層上的-陣列線，並且如果 己隐層被貫施’則該既定1/0匯流排線在其他時 又子合至該第二記憶體層上的一陣列線。 2.如請求項丨之積體電路，其中： ”亥既疋I/O匯流排線，如果該第二記憶體層沒有被實 :’則在該等其他時段㈣合至該第一記 陣列線。 ”:长項1之積體電路’其中該控制電路係藉由程式化一 、.且L記憶體予以組態。 109436-990225.DOC 1326883 4.如請求項1之積體電路，其中該控制電路係藉由相關聯於 該第二記憶體層之一層上的一特徵之存在或不存在予以 組態。 5 .如請求項1之積體電路，其中： 該第一類型之該等陣列線包括位元線； 該記憶體陣列進一步包括複數個字線，每一字線包括 在一或多層字線層之每一層上的一字線片段。 6. 如請求項5之積體電路，進一步包括一字線解碼器，其具 有無關於是否實施該第二記憶體層的組態。 7. 如請求項5之積體電路，其中該記憶體陣列包括複數個被 動式元件記憶體單元。 8. 如請求項7之積體電路，包括反熔絲記憶體單元。 9. 如請求項1之積體電路，其中該複數個層選擇器電路包 括： 一第一類型之層選擇器電路，用於將該第一記憶體層 上之複數個陣列線耦合至該等I/O匯流排線中之一第一群 組； 一第二類型之層選擇器電路，用於將該第二記憶體層 上之複數個陣列線耦合至該等I/O匯流排線中之該第一群 組； 一第三類型之層選擇器電路，用於將該第一記憶體層 上之複數個陣列線耦合至該等I/O匯流排線中之一第二群 組；以及 一第四類型之層選擇器電路，用於將該第二記憶體層 109436-990225.DOC -2- 1326883 上之複數個陣列線耦合至該等1/◦匯流排線中之該第二群 • 10.如請求項9之積體電路，其中： . 該記憶體陣列係以記憶體區塊為單位予以安排；以及 • 每一 5己憶體區塊包括響應一單一行選擇訊號的該第一 類型及第三類型之層選擇器電路，並且進一步包括響應 一單一行選擇訊號的該第二類型及第四類型之層選擇器 電路。 籲11·如請求項9之積體電路，其中： "玄第一類型之每一各自層選擇器電路及該第三類型之 每各自層選擇咨電路共用一第一群組之啟用訊號中之 一各自啟用訊號； 該第二類型之每一各自層選擇器電路及該第四類型之 每一各自層選擇器電路共用一第二群組之啟用訊號中之 -各自啟用訊號，士σ果未實施該第二記憶體層，則停用 0 該第二群組之啟用訊號。 12.如請求項11之積體電路，其中： 如果貫施该第二記憶體層，則該第一及該第二群組之 啟用訊號係響應—相關聯之位址，藉㈣於半數可能位 址，將該第一層上的複數個陣列線耦合至該第一及該第 t群組之U◦匯流排線’並且對於另半數可能位址，將該 第二層上的複數個陣列線耦合至該第一及該第二群組之 I/O匯流排線；以及 則該第二群組之啟用訊 如果未實施該第二記憶體層 109436-990225.DOC 13. 號被停用，並 ^且5亥弟—群組之啟用訊號係響應一相關聯 的複心4此對於所有可用的其餘位址，將該第一層上 線。固陣列線耦合至該第一及該第二群級之"〇匯流排 如請求項9之積體電路，其中： 二己隐體陣列係以記憶體區塊為單位予以安排；以及 母-記憶體區塊包括該第一或第二類型之任一類型的 層選擇、 。屯 旦非包括該第一及第二類型之兩種類型 的層選擇器電路。 14. 15. 如請求項9之積體電路，其中： 七忒第一類型之每—各自層選擇器電路及該第四類型之 母-各自層選擇器電路共用一第一群組之啟用訊號中之 一各自啟用訊號； /亥第二類型之每-各自層選擇器電路及該第三類型之 〃各自層選擇器電路共用一第二君"且之啟用訊號中之 一各自啟用訊號。 如請求項14之積體電路，其中： 如：實施該第二記憶體層，則選取一啟用訊號，藉此 將该第-記憶體層i的複數個陣列線耦合至言亥第一群組 之I/O匯流排線，並且將該第二記憶體層上的複數個陣列 線耦合至該第二群組之1/〇匯流排線；以及 如果未貫施該第二記憶體層，則從該第一及該第二群 組之每一群組同時選取一啟用訊號，藉此將該第一記憶 體層上的複數個陣列線耦合至該第一群組之1/〇匯流排 109436-990225.DOC -4- 1326883 線，並且將言亥第一記憶體層上的其他陣列線耗合至該第 二群組之I/O匯流排線。 16. 如請求項14之積體電路，其中： 該對同時選取之啟用訊號落在一單一記憶體區塊内。 17. 如請求項14之積體電路，其中： 該對同時選取之啟用訊號分別落在相鄰記憶體區塊 内0 1 8.如請求項14之積體電路，其中： 6亥對同時選取之啟用訊號分別落在兩個非相鄰記憶體 區塊内。 19. 如請求項1之積體電路，進一步包括： 第二複數個I/O匯流排線，其在該記憶體陣列之在該前 面提及之複數個I/O匯流排線對面的一側上； 第二複數個層選擇器電路，其用於該第一記憶體層且 用於該第二記憶體層，每一層選擇器電路係用於將二記 憶體層上的各自陣列線輕合至該第二複數個ι/〇匯流排線 之各自I/O匯流排線； 一第二控制電路，用於啟用該第二複數個層選擇器電 路中之—或多個層選擇II電路，該第二控制電路係S 態，並且該第二複數個層選擇器電路被安排，用以將一 實施之記憶體層上的-各自陣列線輕合至該第二複數個 I/O匯流排線之每一各自1/〇匯流排線，而不顧及是否實施 該第二記憶體層。 20. 如請求項9之積體電路，其中： 109436-990225.DOC 1326883 該記憶體陣列係以記憶體區塊為單位予以安排； ’ 包括該第一類型之一層選擇器電路的每一記憶體區塊 亦包括該第四類型之一相對應層選擇器電路，彼等兩個 層選擇器電路皆響應相同的啟用訊號；以及 包括該第二類型之一層選擇器電路的每一記憶體區塊 亦包括該第三類型之一相對應層選擇器電路，彼等兩個 層選擇器電路皆響應相同的啟用訊號。 21. 如請求項20之積體電路，進一步包括： 複數個行選擇電路，該等行選擇電路經組態以在實施 該第一及第二記憶體層的一記憶體陣列中，用於同時選 擇僅一啟用訊號，該所選啟用訊號係相關聯於該第一和 第四類型之層選擇器電路，或相關聯於該第二和第三類 型之層選擇器電路；並且該等行選擇電路經組態以在未 實施該第二記憶體層的一記憶體陣列中，用於同時選擇 兩個啟用訊號，一所選啟用訊號係相關聯於該第一和第 四類型之層選擇器電路，並且另一所選啟用訊號係相關 聯於該第二和第三類型之層選擇器電路。 22. 如請求項20之積體電路，其中： 一第一類型之記憶體區塊包括該第一類型及該第四類 型之層選擇器電路；以及 一第二類型之記憶體區塊包括該第二類型及該第三類 型之層選擇器電路。 23. 如請求項22之積體電路，其中該第一類型之記憶體區塊 與該第二類型之記憶體區塊交替。 109436-990225.DOC -6· 1326883 24·如請求们之積體電路，其，： 路:應擇器電路包括四個搞合電路，每一揭合， I <丁選擇訊號’每-耦合電路用於將一單一 肢層上的—陣列線耗合至該等"〇匯流排線中之-群 組之—各自I/O匯流排線； 該複數個I/O匯流排線共計16個；以及 / Ή憶體陣列包括_第三記憶體層，該第三記憶體層 係以類似於該第一記憶體層方式予以組態。 25. —種積體電路，包括： 。己隱肢陣列’其具有至少—記憶體層’每—記憶體 層包括—第一類型之各自複數個陣列線； 、、且心構件，用於依據是否實施一第二記憶體層來組態 該記憶體陣列；以及 耦合構件，用於將該記憶體陣列的複數個1/〇匯流排線 之每一各自I/O匯流排線耦合至一各自陣列線，而不顧及 是否貫施第二記憶體層，其中一既定1/0匯流排線有時被 耦合至該第一記憶體層上的一陣列線，並且如果該第二 記憶體層被實施時，則該既定1/0匯流排線在其他時段被 耦合至該第二記憶體層上的一陣列線。 26. —種在一積體電路記憶體陣列中使用之方法，該積體電 路記憶體陣列具有至少一記憶體層，每一記憶體層包括 一第一類型之各自複數個陣列線，該方法包括下列步戰. 依據是否實施一第二記憶體層來組態該記憶體陣列； 以及 109436-990225.DOC 1326883 將該記憶體陣列的複數個ι/ο匯流排線之每一各自I/t) 匯流排線耦合至一各自陣列線，而不顧及是否實施第二 記憶體層；以及 有時耦合一既定I/O匯流排線至該第一記憶體層上的— 陣列線’並且如果該第二記憶體層被實施時，則在其他 時段將該既定I/O匯流排線耦合至該第二記憶體層上的— 陣列線。 27. 如請求項26之方法，其中該組態步驟包括：感測相關聯 於該第二記憶體層之一層上的一特徵之存在或不存在。 28. 如請求項26之方法，其中該蚯態步驟包括：程式化一組 態記憶體。 2 9.如請求項2 6之方法，其中： 該既定I/O匯流排線，如果該第二記憶體層沒有被實 施，則該既定I/O匯流排線在該等其他時段被耦合至該第 一記憶體層上的一陣列線。 3 0.如請求項2 6之方法，其中： 當啟用 弟 行選擇訊號時，從該第一記憶體層分別 柄合複數個陣列線至n組之各自 且從該第二記憶體層(若有實施)分別耦合複數個陣列綠 至一第二群組之各自1/0匯流排線；以及 當啟用-第二行選擇訊號時’從該第二記憶體層(若有 實施）分別耗合複數個陣列線至該第—群組之各自^。匯 流㈣’並且從該第—記憶體層分別輕合複數個陣列絲 至该第二群組之各自I/O匯流排線。 109436-990225.DOC 1326883 31. 如請求項30之方法，進—步包括： 在實施該二記憶體層的一記憶體陣列中，單獨地啟用 。亥第一行選擇訊號與該第二行選擇訊號；以及 在僅貫施該第一記憶體層的一記憶體陣列中，同時啟 用6亥第一行選擇訊號與該第二行選擇訊號。 32. 如睛求項3丨之方法，其中該等同時啟用之第一與第二行 ‘擇sfl號係相關聯於一單一記憶體區塊。 33. 如凊求項3丨之方法，其中該等同時啟用之第—與第二行 選擇sfl號係相關聯於相鄰記憶體區塊。 34. 如請求項3丨之方法，其中該等同時啟用之第一與第二行 選擇讯號係相關聯於兩個非相鄰記憶體區塊。 3 5.如晴求項2 6之方法，其中·· 當啟用_第-選擇訊號肖，從t亥第一記憶體層分別耦 合複數個陣列線至-第一群組及一第二群組之各自ι/〇匯 流排線；以及 當啟用一第二選擇訊號時’從該第二記憶體層（若有實 施）分別耦合複數個陣列線至該第一群組及該第二群組之 各自I/O匯流排線。 109436-990225.DOC 9-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483263B (zh) * 2011-01-19 2015-05-01 Macronix Int Co Ltd 記憶裝置以及操作其之方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050195629A1 (en) 2004-03-02 2005-09-08 Leddige Michael W. Interchangeable connection arrays for double-sided memory module placement
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US7388273B2 (en) 2005-06-14 2008-06-17 International Business Machines Corporation Reprogrammable fuse structure and method
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7570523B2 (en) * 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7596050B2 (en) * 2006-07-31 2009-09-29 Sandisk 3D Llc Method for using a hierarchical bit line bias bus for block selectable memory array
US7463536B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
US7633828B2 (en) * 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
KR100827697B1 (ko) * 2006-11-10 2008-05-07 삼성전자주식회사 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조
US8065583B2 (en) 2007-07-06 2011-11-22 Micron Technology, Inc. Data storage with an outer block code and a stream-based inner code
US8051358B2 (en) 2007-07-06 2011-11-01 Micron Technology, Inc. Error recovery storage along a nand-flash string
US7933133B2 (en) * 2007-11-05 2011-04-26 Contour Semiconductor, Inc. Low cost, high-density rectifier matrix memory
US8327245B2 (en) 2007-11-21 2012-12-04 Micron Technology, Inc. Memory controller supporting rate-compatible punctured codes
US8499229B2 (en) 2007-11-21 2013-07-30 Micro Technology, Inc. Method and apparatus for reading data from flash memory
US8046542B2 (en) 2007-11-21 2011-10-25 Micron Technology, Inc. Fault-tolerant non-volatile integrated circuit memory
JP5322533B2 (ja) * 2008-08-13 2013-10-23 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US7835207B2 (en) * 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair
US7916515B2 (en) * 2009-03-10 2011-03-29 Seagate Technology Llc Non-volatile memory read/write verify
US8279650B2 (en) * 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US8050109B2 (en) 2009-08-10 2011-11-01 Sandisk 3D Llc Semiconductor memory with improved memory block switching
US8223525B2 (en) * 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
US8213243B2 (en) 2009-12-15 2012-07-03 Sandisk 3D Llc Program cycle skip
US8386895B2 (en) 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
EP2731109B1 (en) * 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
KR101180408B1 (ko) * 2011-01-28 2012-09-10 에스케이하이닉스 주식회사 반도체 집적회로 및 그 제어 방법
US8553476B2 (en) 2011-03-03 2013-10-08 Sandisk 3D Llc Three dimensional memory system with page of data across word lines
US8374051B2 (en) * 2011-03-03 2013-02-12 Sandisk 3D Llc Three dimensional memory system with column pipeline
US9053766B2 (en) 2011-03-03 2015-06-09 Sandisk 3D, Llc Three dimensional memory system with intelligent select circuit
US8699293B2 (en) 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US8793556B1 (en) 2012-05-22 2014-07-29 Pmc-Sierra, Inc. Systems and methods for reclaiming flash blocks of a flash drive
US9176812B1 (en) 2012-05-22 2015-11-03 Pmc-Sierra, Inc. Systems and methods for storing data in page stripes of a flash drive
US9183085B1 (en) 2012-05-22 2015-11-10 Pmc-Sierra, Inc. Systems and methods for adaptively selecting from among a plurality of error correction coding schemes in a flash drive for robustness and low latency
US9021336B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for redundantly storing error correction codes in a flash drive with secondary parity information spread out across each page of a group of pages
US8972824B1 (en) 2012-05-22 2015-03-03 Pmc-Sierra, Inc. Systems and methods for transparently varying error correction code strength in a flash drive
US9021333B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for recovering data from failed portions of a flash drive
US9047214B1 (en) 2012-05-22 2015-06-02 Pmc-Sierra, Inc. System and method for tolerating a failed page in a flash device
US8788910B1 (en) 2012-05-22 2014-07-22 Pmc-Sierra, Inc. Systems and methods for low latency, high reliability error correction in a flash drive
US9021337B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for adaptively selecting among different error correction coding schemes in a flash drive
US8996957B1 (en) 2012-05-22 2015-03-31 Pmc-Sierra, Inc. Systems and methods for initializing regions of a flash drive having diverse error correction coding (ECC) schemes
US8891305B2 (en) 2012-08-21 2014-11-18 Micron Technology, Inc. Apparatuses and methods involving accessing distributed sub-blocks of memory cells
US8971090B2 (en) * 2012-08-31 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9577673B2 (en) 2012-11-08 2017-02-21 Micron Technology, Inc. Error correction methods and apparatuses using first and second decoders
US9235528B2 (en) * 2012-12-21 2016-01-12 Advanced Micro Devices, Inc. Write endurance management techniques in the logic layer of a stacked memory
US9026867B1 (en) 2013-03-15 2015-05-05 Pmc-Sierra, Inc. Systems and methods for adapting to changing characteristics of multi-level cells in solid-state memory
US9081701B1 (en) 2013-03-15 2015-07-14 Pmc-Sierra, Inc. Systems and methods for decoding data for solid-state memory
US9223665B2 (en) 2013-03-15 2015-12-29 Micron Technology, Inc. Apparatuses and methods for memory testing and repair
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US9009565B1 (en) 2013-03-15 2015-04-14 Pmc-Sierra, Inc. Systems and methods for mapping for solid-state memory
US9053012B1 (en) 2013-03-15 2015-06-09 Pmc-Sierra, Inc. Systems and methods for storing data for solid-state memory
US9208018B1 (en) 2013-03-15 2015-12-08 Pmc-Sierra, Inc. Systems and methods for reclaiming memory for solid-state memory
US9001546B2 (en) * 2013-08-22 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited 3D structure for advanced SRAM design to avoid half-selected issue
JP2015097136A (ja) * 2013-11-15 2015-05-21 株式会社東芝 不揮発性半導体記憶装置、及び半導体装置
CN111446246B (zh) * 2016-03-07 2023-04-07 杭州海存信息技术有限公司 兼具数据分析功能的存储器
US10146604B2 (en) * 2016-08-23 2018-12-04 Oracle International Corporation Bad block detection and predictive analytics in NAND flash storage devices
US10347333B2 (en) * 2017-02-16 2019-07-09 Micron Technology, Inc. Efficient utilization of memory die area
CN110058953B (zh) * 2018-01-18 2023-02-28 伊姆西Ip控股有限责任公司 用于改变存储系统的类型的方法、设备和存储介质
US20210094399A1 (en) * 2019-09-30 2021-04-01 Carlos Sanchez Self-Inflating Vehicle Protector
CN113192542B (zh) * 2021-04-23 2022-07-15 长江先进存储产业创新中心有限责任公司 三维存储器及其制作方法

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5837948A (ja) 1981-08-31 1983-03-05 Toshiba Corp 積層半導体記憶装置
US4602354A (en) 1983-01-10 1986-07-22 Ncr Corporation X-and-OR memory array
US4646266A (en) 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US4868616A (en) 1986-12-11 1989-09-19 Energy Conversion Devices, Inc. Amorphous electronic matrix array for liquid crystal display
EP0395886A2 (en) 1989-04-03 1990-11-07 Olympus Optical Co., Ltd. Memory cell and multidimensinal memory device constituted by arranging the memory cells
JP2586187B2 (ja) 1990-07-16 1997-02-26 日本電気株式会社 半導体記憶装置
JP3109537B2 (ja) 1991-07-12 2000-11-20 日本電気株式会社 読み出し専用半導体記憶装置
US5715189A (en) 1993-04-13 1998-02-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having hierarchical bit line arrangement
JP3192861B2 (ja) 1994-03-14 2001-07-30 株式会社東芝 不揮発性半導体記憶装置
GB9424598D0 (en) 1994-12-06 1995-01-25 Philips Electronics Uk Ltd Semiconductor memory with non-volatile memory transistor
US5751012A (en) 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
WO1997015929A1 (en) 1995-10-25 1997-05-01 Nvx Corporation Semiconductor non-volatile memory device having a nand cell structure
KR100210846B1 (ko) 1996-06-07 1999-07-15 구본준 낸드셀 어레이
US5969380A (en) 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
JPH10149688A (ja) 1996-11-20 1998-06-02 Sony Corp 半導体不揮発性記憶装置およびそのデータプログラム方法
US6256224B1 (en) 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
NO972803D0 (no) 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US6005270A (en) 1997-11-10 1999-12-21 Sony Corporation Semiconductor nonvolatile memory device and method of production of same
US6130835A (en) 1997-12-02 2000-10-10 International Business Machines Corporation Voltage biasing for magnetic RAM with magnetic tunnel memory cells
US5991193A (en) 1997-12-02 1999-11-23 International Business Machines Corporation Voltage biasing for magnetic ram with magnetic tunnel memory cells
US5917744A (en) 1997-12-18 1999-06-29 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines
US6185121B1 (en) 1998-02-26 2001-02-06 Lucent Technologies Inc. Access structure for high density read only memory
JP4587500B2 (ja) * 1998-11-11 2010-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6385074B1 (en) 1998-11-16 2002-05-07 Matrix Semiconductor, Inc. Integrated circuit structure including three-dimensional memory array
US6128214A (en) 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
JP2001028427A (ja) 1999-07-14 2001-01-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6271587B1 (en) * 1999-09-15 2001-08-07 Robert Patti Connection arrangement for enbaling the use of identical chips in 3-dimensional stacks of chips requiring address specific to each chip
US6504246B2 (en) 1999-10-12 2003-01-07 Motorola, Inc. Integrated circuit having a balanced twist for differential signal lines
DE10010457A1 (de) 2000-03-03 2001-09-20 Infineon Technologies Ag Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6631085B2 (en) 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6856572B2 (en) 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
JP4477199B2 (ja) 2000-06-16 2010-06-09 株式会社ルネサステクノロジ 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法
JP3672803B2 (ja) 2000-07-28 2005-07-20 Ｎｅｃエレクトロニクス株式会社 不揮発性記憶装置
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6515888B2 (en) 2000-08-14 2003-02-04 Matrix Semiconductor, Inc. Low cost three-dimensional memory array
US6324093B1 (en) 2000-09-15 2001-11-27 Hewlett-Packard Company Write-once thin-film memory
US6335890B1 (en) 2000-11-01 2002-01-01 International Business Machines Corporation Segmented write line architecture for writing magnetic random access memories
DE10058047A1 (de) 2000-11-23 2002-06-13 Infineon Technologies Ag Integrierter Speicher mit einer Anordnung von nicht-flüchtigen Speicherzellen und Verfahren zur Herstellung und zum Betrieb des integrierten Speichers
US6661730B1 (en) 2000-12-22 2003-12-09 Matrix Semiconductor, Inc. Partial selection of passive element memory cell sub-arrays for write operation
US6490194B2 (en) 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
US6611453B2 (en) 2001-01-24 2003-08-26 Infineon Technologies Ag Self-aligned cross-point MRAM device with aluminum metallization layers
US6584006B2 (en) 2001-01-24 2003-06-24 Infineon Technologies North America Corp. MRAM bit line word line architecture
US6356477B1 (en) 2001-01-29 2002-03-12 Hewlett Packard Company Cross point memory array including shared devices for blocking sneak path currents
KR100375235B1 (ko) 2001-03-17 2003-03-08 삼성전자주식회사 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
US7177181B1 (en) 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
US6545898B1 (en) 2001-03-21 2003-04-08 Silicon Valley Bank Method and apparatus for writing memory arrays using external source of high programming voltage
US6522594B1 (en) 2001-03-21 2003-02-18 Matrix Semiconductor, Inc. Memory array incorporating noise detection line
US6618295B2 (en) 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
US6614685B2 (en) 2001-08-09 2003-09-02 Multi Level Memory Technology Flash memory array partitioning architectures
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6473328B1 (en) 2001-08-30 2002-10-29 Micron Technology, Inc. Three-dimensional magnetic memory array with a minimal number of access conductors therein
US6504742B1 (en) 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
US6678204B2 (en) * 2001-12-27 2004-01-13 Elpida Memory Inc. Semiconductor memory device with high-speed operation and methods of using and designing thereof
US6498747B1 (en) 2002-02-08 2002-12-24 Infineon Technologies Ag Magnetoresistive random access memory (MRAM) cross-point array with reduced parasitic effects
US6594171B1 (en) * 2002-03-07 2003-07-15 Hewlett-Packard Development Company, L.P. Memory systems and methods of making the same
US6687147B2 (en) 2002-04-02 2004-02-03 Hewlett-Packard Development Company, L.P. Cubic memory array with diagonal select lines
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6859410B2 (en) 2002-11-27 2005-02-22 Matrix Semiconductor, Inc. Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US6849905B2 (en) 2002-12-23 2005-02-01 Matrix Semiconductor, Inc. Semiconductor device with localized charge storage dielectric and method of making same
US6960794B2 (en) 2002-12-31 2005-11-01 Matrix Semiconductor, Inc. Formation of thin channels for TFT devices to ensure low variability of threshold voltages
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
EP1609154B1 (en) * 2003-03-18 2013-12-25 Kabushiki Kaisha Toshiba Phase change memory device
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6822903B2 (en) 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US20050128807A1 (en) 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7423304B2 (en) 2003-12-05 2008-09-09 Sandisck 3D Llc Optimization of critical dimensions and pitch of patterned features in and above a substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483263B (zh) * 2011-01-19 2015-05-01 Macronix Int Co Ltd 記憶裝置以及操作其之方法

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