CN101164118B - 集成电路及用于集成电路存储器阵列中的方法 - Google Patents

集成电路及用于集成电路存储器阵列中的方法 Download PDF

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Abstract

为制造具有少于全部数目的存储器平面的集成电路装置而不改变整体设计，本发明提供了具有多个存储器层的部分实施的包含解码兼容性的集成电路存储器阵列配置。具有三维存储器阵列的集成电路提供给定数目的存储器平面，但可通过省略与所省略的存储器平面相关联的掩模和处理步骤而改为制造成包含较小数目的存储器平面，而不改变用于其它存储器平面或装置的其余部分的其它制造掩模中的任一者，且不需要对所述阵列的读取或读取/写入路径作出路线设计或其它配置变化。用于选择性地启用某些层选择器电路的控制电路是可配置的，且所述层选择器电路经适当配置以将所实施的存储器层上的各自阵列线耦合到每一各自I/O总线，而不管所实施的存储器平面的数目如何。

Description

集成电路及用于集成电路存储器阵列中的方法
技术领域
本发明涉及含有存储器阵列的半导体集成电路，且明确地说涉及并入有三维存储器阵列的集成电路。 
背景技术
半导体处理技术和存储器单元技术的不断发展持续增加集成电路存储器阵列中实现的密度。举例来说，某些无源元件存储器单元阵列(例如，包含反熔丝单元的存储器单元阵列)可制造成对于特定字线互连层具有接近最小形体尺寸(F)和最小形体间隔的字线，且对于特定位线互连层还具有接近最小形体宽度和最小形体间隔的位线。此外，已制造具有一个以上存储器单元平面或层的三维存储器阵列，其在每一存储器平面上实施此4F2存储器单元。Johnson的题为“Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication”的第6,034,882号美国专利以及Zhang的题为“Three-Dimensional Read-Only Memory Array”的第5,835,396号美国专利中描述了示范性三维存储器阵列。 
发明内容
在并入有三维存储器阵列的单片式半导体集成电路中，两个或两个以上存储器平面垂直堆叠在彼此之上，且所有此类存储器平面均可设置在衬底上方。可能需要视情况制造具有少于由此类设计所提供的全部数目的存储器平面的集成电路装置。显然，可通过改变整体设计(包含改变许多或所有的半导体处理掩模)并制造具有较少存储器平面的完全不同的设计来制造这种装置，但这是一个代价较大的建议，其需要全新的设计和掩模设置。 
本发明在一些实施例中提供一种集成电路，其提供给定数目的存储器平面，但其可改为制造成包含较小数目的存储器平面。这可通过省略与被省略的存储器平面相关联的掩模和处理步骤，而不改变用于其它存储器平面或装置的其余部分的其它制造掩模中的任一者来实现。在包含用于阵列的多个I/O总线的装置中，这也可在不需要对所述阵列的读取或读取/写入路径作出路线设计或其它配置变化的情况下实现。 
在一些方面，本发明提供一种包含存储器阵列的集成电路，所述存储器阵列具有用于第一存储器层和(如果实施的话)第二存储器层的第一类型的各自多个阵列线。所述集成电路还包含多个I/O总线，以及用于第一和第二存储器层两者的多个层选择器电路，每一层选择器电路响应于相关联的启用信号，用于将相关联的存储器层上的各自阵列线耦合到相关联的一组I/O总线中的个别I/O总线。所述集成电路还包含控制电路，其用于选择性地启用某些层选择器电路。控制电路是可配置的，且层选择器电路经适当配置以将所实施的存储器层上的各自阵列线耦合到每一各自I/O总线，而不管是否实施第二存储器层，其中给定的I/O总线有时耦合到仅所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到仅所述第二存储器层上的阵列线，其中所述多个层选择器电路包括：第一类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第一组所述I/O总线；第二类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第一组所述I/O总线；第三类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第二组所述I/O总线；以及第四类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第二组所述I/O总线。 
在一些实施例中，所述给定的I/O总线当未实施第二存储器层时在此类其它时间耦合到第一存储器层上的阵列线。 
在一些实施例中，通过对配置存储器进行编程来配置控制电路。 
在一些实施例中，第一类型的阵列线可以是位线，且存储器阵列可包含多个字线，其中每一字线在一个或一个以上字线层的每一者上包含字线片段。优选地，用于集成电路的字线解码器具有与是否实施第二存储器层无关的配置。优选地，存储器阵列包含无源元件存储器单元，且可包含反熔丝存储器单元。 
存储器阵列可配置为存储器区块，且每一区块可包含用于一个或一个以上存储器层的层选择器电路。在一些实施例中，当实施所有可用的存储器层时可选择单一解码器输出，且如果实际上实施较少的存储器层，那么可选择一个以上解码器输出。举例来说，可同时选择两个此类解码器输出，且对于不同的实施例，这些解码器输出可位于同一区块中、邻近区块中，或非邻近区块中。 
在另一方面，本发明提供一种包含存储器阵列的集成电路，所述存储器阵列具有至少一个存储器层，每一存储器层包含第一类型的各自多个阵列线。所述集成电路还包含用于依据是否实施第二存储器层来配置存储器阵列的构件，和用于将存储器阵列的多个I/O总线中的每一各自一者耦合到所实施的存储器层上的各自阵列线而不管是否实施第 二存储器层的构件，其中给定的I/O总线有时耦合到仅所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到仅所述第二存储器层上的阵列线，其中所述耦合构件包括：第一类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第一组所述I/O总线；第二类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第一组所述I/O总线；第三类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第二组所述I/O总线；以及第四类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第二组所述I/O总线。 
在又一方面，本发明提供一种用于具有至少一个存储器层的集成电路存储器阵列中的方法，每一存储器层包含第一类型的各自多个阵列线。所述方法包含依据是否实施第二存储器层来配置存储器阵列，和将存储器阵列的多个I/O总线中的每一各自一者耦合到所实施的存储器层上的各自阵列线而不管是否实施第二存储器层，以及将给定的I/O总线有时耦合到仅所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到仅所述第二存储器层上的阵列线，其中当启用第一信号时，分别将来自所述第一存储器层的阵列线耦合到第一组的各自I/O总线，且分别将来自第二存储器层(如果实施的话)的阵列线耦合到第二组的各自I/O总线；且当启用第二信号时，分别将来自所述第二存储器层(如果实施的话)的阵列线耦合到所述第一组的各自I/O总线，且分别将来自所述第一存储器层的阵列线耦合到所述第二组的各自I/O总线。 
在一些实施例中，所述第一信号包括第一列选择信号，且所述第二信号包括第二列选择信号。 
所述方法可包含在实施两组存储器层的存储器阵列中个别地启用第一和第二列选择信号，和在仅实施第一组存储器层的存储器阵列中同时启用第一和第二列选择信号。 
所述同时启用的第一和第二列选择信号可与单一存储器区块相关联、与邻近存储器区块相关联，或与两个非邻近存储器区块相关联。 
在又一方面，本发明提供一种集成电路，其包括存储器阵列，其具有用于第一存储器层和，如果实施的话，第二存储器层的第一类型的各自多个阵列线；多个I/O总线；用于所述第一和第二存储器层两者的多个层选择器电路，每一层选择器电路响应于相关联的启用信号，用于将相关联的存储器层上的各自阵列线耦合到相关联的一组所述I/O总线中的各自I/O总线；以及控制电路，其用于选择性地启用某些层选择器电路，所述控制电路是可配置的，且所述层选择器电路经配置以将各自阵列线同时耦合到每一各自I/O总线，而不管是否实施所述第二存储器层，其中给定的I/O总线有时耦合到所述第一存 储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到所述第二存储器层上的阵列线，其中通过存在或缺乏与所述第二存储器层相关联的一结构来配置所述控制电路。 
在又一方面，本发明提供一种用于集成电路存储器阵列中的方法，所述集成电路存储器阵列具有至少一个存储器层，每一存储器层包含第一类型的各自多个阵列线，所述方法包括以下步骤：依据是否实施第二存储器层来配置所述存储器阵列；将所述存储器阵列的多个I/O总线中的每一各自一者耦合到各自阵列线，而不管是否实施所述第二存储器层；以及将给定的I/O总线有时耦合到所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到所述第二存储器层上的阵列线，其中所述配置步骤包括感测存在还是缺乏与所述第二存储器层相关联的一结构。 
在若干方面，本发明适于具有存储器阵列的集成电路，适于操作此类集成电路和存储器阵列的方法，且适于此类集成电路或存储器阵列的计算机可读媒体编码，所有均如本文更详细描述且如所附权利要求书中所陈述。此外，本文描述的发明概念可单独使用或以组合形式使用。 
以上是概述且因此必然含有对细节的简化、一般化和省略。因此，所属领域的技术人员将了解，以上概述仅是说明性的且不希望其以任何方式限制本发明。从下文陈述的具体实施方式中可了解如单独由权利要求书界定的本发明的其它方面、发明特征和优点。 
附图说明
所属领域的技术人员通过参看附图，可更好地理解本发明及其许多目的、特征和优点。 
图1是表现存储器阵列的字线层和位线层的俯视图，其展示由邻近存储器区块共享的2:1交错的字线。 
图2是在邻近存储器区块之间具有共享的字线的无源元件存储器阵列的表现，且其说明存在阵列缺陷时存储器操作的示范性偏压条件。 
图3是在邻近存储器区块之间具有共享的字线的无源元件存储器阵列的表现，且其说明存在阵列缺陷时存储器操作的示范性偏压条件。 
图4是展示将缺陷存储器区块和相邻区块的若干部分映射到一对备用存储器区块中的存储器阵列的方框图。 
图5是展示将缺陷存储器区块和相邻区块的若干部分映射到一对备用存储器区块中的存储器阵列的方框图。 
图6是包含设置在两个存储器隔区之间的一对备用存储器区块的存储器阵列的方框图。 
图7是包含每一者均设置在个别对的存储器隔区之间的四对备用存储器区块的存储器阵列的方框图。 
图8是展示当缺陷存储器区块为备用区块时的有用映射的存储器阵列的方框图。 
图9是用于实施区块冗余的示范性控制电路的方框图。 
图10是用于实施区块冗余的示范性控制电路的方框图，其覆盖在存储器阵列方框图上。 
图11是示范性主阵列控制电路的方框图。 
图12是示范性备用区块控制电路的方框图。 
图13是展示当缺陷存储器区块邻近于存储器隔区的边界时的有用映射的示范性存储器阵列的方框图。 
图14是有用的存储器阵列配置的三维表现。 
图15是图14中描绘的阵列的实施例的横截面图。 
图16是展示特定层选择配置的示范性阵列的方框图。 
图17是展示特定层选择配置的示范性阵列的方框图。 
图18是展示特定层选择配置的示范性阵列的方框图。 
图19(包括图19A和图19B)是展示特定层选择配置的示范性阵列的方框图。 
图20(包括图20A和图20B)是展示部分层兼容装置的特定层选择配置的示范性阵列的方框图。 
图21是展示当特定存储器区块有缺陷时存储器区块的示范性映射和启用的部分层存储器阵列的方框图。 
图22是展示当特定存储器区块有缺陷时存储器区块的示范性映射和启用的部分层存储器阵列的方框图。 
图23是展示当特定存储器区块有缺陷时存储器区块的示范性映射和启用的部分层存储器阵列的方框图。 
图24是展示当特定存储器区块有缺陷时存储器区块的示范性映射和启用的部分层存储器阵列的方框图。 
图25是展示当特定存储器区块有缺陷时存储器区块的示范性映射和启用的部分层存储器阵列的方框图。 
图26是展示当特定存储器区块有缺陷时存储器区块的示范性映射和启用的部分层存储器阵列的方框图。 
图27(包括图27A和图27B)是具有每一者均由个别对的存储器隔区共享并设置在个别对的存储器隔区之间的八对备用存储器区块的存储器阵列的方框图。 
图28是用于实施区块冗余的示范性控制电路的方框图，其覆盖在存储器阵列方框图上。 
图29是示范性主阵列控制电路的方框图。 
图30是示范性备用区块控制电路的方框图。 
图31是到达示范性控制电路的输入信号的表。 
图32(包括图32A和图32B)是各个缺陷存储器区块的修整位值(trim bit value)的表。 
图33是可用于实施部分层兼容性的层选择方框图。 
图34是可用于实施部分层兼容性的层选择方框图。 
图35是共享的备用存储器区块的示范性实施例的方框图。 
不同图中使用相同参考标号表示类似或相同项目。 
具体实施方式
图1是表现根据本发明某些实施例的三维存储器阵列的字线层和位线层的俯视图。展示存储器区块182、184分别包含多个位线183、185，且具有2:1交错的字线片段。到区块的字线片段的一半的垂直连接在区块的左侧(例如，字线片段187和垂直连接189)，且到区块的字线片段的另一半的垂直连接在区块的右侧(例如，字线片段186和垂直连接190)。另外，每一垂直连接服务两个邻近区块的每一者中的字线片段。举例来说，垂直连接190连接到阵列区块182中的字线片段186并连接到阵列区块184中的字线片段188。换句话说，每一垂直连接(例如，垂直连接190)由两个邻近区块的每一者中的字线片段共享。然而，将预期，第一和最后阵列区块的各自“外部”垂直连接可能仅服务第一和最后阵列区块中的字线片段。举例来说，如果区块184是形成存储器阵列的多个区块中的最后区块，那么其外部垂直连接(例如，垂直连接194)可能仅服务区块184内的字线片段192，且因此不与阵列的整个其余部分中一样由两个字线片段共享。 
通过如图所示交错字线片段，垂直连接的间距是个别字线片段本身的间距的两倍。这尤其有利，因为对于许多无源元件存储器单元阵列可实现的字线间距显著小于对于可能用于形成垂直连接的许多通路结构可实现的间距。此外，如下文更详细描述，这还可 减小待实施在半导体衬底中处于存储器阵列下方的字线驱动器电路的复杂性。 
其它字线层和位线层可与图示相同而实施，且因此将共享相同的垂直连接。对示范性存储器结构的额外描述可查阅Scheuerlein的第US 2004-0190360号美国公开专利申请案(现为第6,879,505号美国专利)“Word Line Arrangement Having Multi-Layer Word LineSegments for Three-Dimensional Memory Array”，其揭示内容全文以引用的方式并入本文中。然而，虽然可能在三维存储器阵列(即，并入有彼此层叠形成的一个以上存储器平面的单片式半导体集成电路)的情境下描述许多示范性实施例，但也明确地预期本发明的仅具有单一存储器平面的其它实施例。 
存储器阵列180优选地是并入有无源元件存储器单元的无源元件存储器阵列(PEMA)。如本文所使用，无源元件存储器阵列包含多个2端子存储器单元，其每一者连接在相关联的X线与相关联的Y线之间。此存储器阵列可以是二维(平面)阵列，或者可以是具有一个以上平面的存储器单元的三维阵列。每一此类存储器单元具有非线性传导性，其中反方向(即，从阴极向阳极)上的电流低于正方向上的电流。从阳极向阴极施加大于编程电平的电压会改变存储器单元的传导性。当存储器单元包含熔丝技术时传导性可减小，或者当存储器单元包含反熔丝技术时传导性可增加。无源元件存储器阵列不一定是可一次编程(即，写入一次)存储器阵列。 
此类无源元件存储器单元通常可视为具有在一方向上引导电流的电流导引元件以及能够改变其状态的另一组件(例如，熔丝、反熔丝、电容器、电阻元件等)。可通过在存储器元件被选定时感测电流流动或电压降落来读取存储器元件的编程状态。 
现参看图2，展示存储器阵列200的一部分。描绘五个存储器区块201、202、203、204和205，其每一者包含五个位线和五个字线，但实际上可实施更多的此类位线和字线。尽管如此，五个此类位线和字线足以说明此阵列的偏压以及位线-字线短路(即，“BL-WL短路”)的影响。 
存储器区块203包含字线207、208、209、210和211以及位线212、213、214、215和216。字线209描绘为选定的字线(SWL)且偏压于0伏，同时位线214描绘为选定的位线(SBL)且偏压于10伏，以用于对SWL与SBL交叉处的选定的存储器单元进行编程。选定的区块203内的未选定的字线207、208、210和211通常偏压于9伏的未选定字线偏压(也称为未选定X线偏压VUX)。选定的区块203内的未选定的位线212、213、215和216通常偏压于1伏的未选定位线偏压VUB(也称为未选定Y线偏压)。此类用于对选定的存储器单元进行编程的偏压是示范性的，且可使用其它值。此类型的阵列的适 宜的偏压电平的额外描述可参阅Roy E.Scheuerlein的第6,618,295号美国专利(其揭示内容以引用的方式并入本文中)、Bendik Kleveland等人的第6,631,085号美国专利(其揭示内容以引用的方式并入本文中)，以及Roy E.Scheuerlein的上述第6,879,505号美国专利。 
存储器区块204可称为“半选定的”区块，因为选定的字线209对于区块203和区块204是共享的，与未选定的字线207、211(区块203的未选定的字线的一半)一样。因为这些字线的偏压与选定的区块203相同，所以区块204的所有位线(例如，位线222)也偏压于未选定位线电平VUB(这里展示为1伏)，以防止对任何存储器单元进行无意编程(由于与区块204共享选定的字线209)并限制通过区块204的未选定的存储器单元的泄漏电流。 
存储器区块202可称为“半取消选定的”区块，因为其与选定的区块203共享未选定的字线(例如，字线208和210)而不是选定的字线209。由于未选定的字线的近似一半(即，与选定的区块203共享的字线)偏压于未选定电平VUX，且由于没有字线偏压于选定(即，编程)偏压电平，所以区块202的所有位线(例如，位线220)可能向左浮动。不与选定的区块共享的剩余字线(例如，字线221)也可能向左浮动。 
存储器区块201和205可能称为“取消选定的”区块，因为没有阵列线是与选定的存储器区块203共享的。此类取消选定的区块的所有位线和字线可能向左浮动。 
值得注意的是，在所示的示范性PEMA中，选定的区块203中未选定的位线偏压于与未选定的字线不同的电压。此外，未选定的位线或未选定的字线均不偏压于接地。因此，位线与字线之间的短路可能导致此类受影响的位线和字线的偏压电平变得不确定，即使从未选择受影响的位线和字线(例如，如果被冗余位线替换和/或被冗余字线替换)也如此。此类线上的不确定的偏压电平可能导致其它存储器单元误编程，或过分泄漏，或不可读取。一个或一个以上位线与一个或一个以上字线之间的短路更有可能导致非期望的偏压电平，所述非期望的偏压电平导致含有短路的区块发生故障。 
然而，由于两个邻近区块共享字线，所以BL-WL短路不仅影响含有短路的区块，而且还同样影响邻近区块的一半。每当受短路影响的字线和位线需要偏压于其各自的未选定偏压电平时，短路可能阻止此类受影响的阵列线达到其期望的偏压电平，这将阻止对阵列进行正确编程和读取。图2所示的选定的区块203中描绘了BL-WL短路206。因此，受影响的位线212和213以及受影响的字线207和208的未选定偏压电平不确定且在图中指示为“？？？”。可以看到，字线207是与在选定的区块203一侧的邻近存储器区块204 共享的并影响所述邻近存储器区块204，而字线208是与在选定的区块203另一侧的邻近存储器区块202共享的并影响所述邻近存储器区块202。 
现参看图3，展示阵列200，其中选定的区块邻近于含有BL-WL短路的缺陷区块。存储器区块202现为选定的区块。存储器区块202现为选定的区块，存储器区块201现为半取消选定的区块，存储器区块203(含有短路)现为半选定的区块，且存储器区块204和205均为取消选定的区块。在区块202与203之间共享的字线210现为选定的字线，且偏压于0伏。 
区块202中的位线230现为选定的位线，且偏压于10伏。与之前一样，位线212和213的未选定偏压电平以及字线208的未选定偏压电平不确定。 
由于这种共享阵列线(例如，这里展示为共享字线)结构的缘故，如果替换含有BL-WL短路的区块，且如果还替换与含有BL-WL短路的区块共享字线的每一相邻区块的一半，那么可能实现存储器阵列的适当操作。这是因为具有BL-WL短路的区块无法被选定或半选定。 
初看起来，可能认为这种替换暗示需要三个备用区块来替换一故障区块。然而，由于阵列中的存储器区块在奇区块与偶区块之间交替(即，这里的差异是，最上方的字线是与右侧的邻近区块还是与左侧的邻近区块共享的)，所以可能另外需要总共四个备用区块来替换一奇存储器区块或一偶存储器区块。换句话说，为了提供包含两个邻近奇区块的偶备用区块，以及为了提供包含两个邻近偶区块的奇备用区块，可能另外需要一组四个备用区块(例如，奇-偶-奇-偶区块)。 
存储器区块映射
在本发明的一方面，可通过仅使用两个备用存储器区块在此存储器阵列中替换单一存储器区块。现参看图4，描绘存储器阵列240，其包含含有存储器区块241、242、243和244的主阵列且进一步包含备用区块245和246。展示存储器区块242内的BL-WL短路247，存储器区块242可认为是“偶”存储器区块。缺陷偶存储器区块242内的所有字线映射到偶备用区块245内的相应字线。举例来说，缺陷区块242内的从区块的左侧驱动到区块242中的字线(即，所述字线还与在区块242左侧的邻近区块241共享)映射到偶备用区块245内的相应字线(所述字线还被从区块的左侧驱动到备用区块245中)。这种映射的实例描绘为映射251。类似地，缺陷区块242内的从区块的右侧驱动到区块242中的字线(即，所述字线还与在区块242右侧的邻近区块243共享)映射到备用区块245内的还被从此备用区块的右侧驱动到备用区块中的相应字线。这种映射的实例描 绘为映射252。邻近奇区块243(在缺陷存储器区块242右侧)内的与存储器区块242共享的字线映射到邻近于偶备用区块245且在偶备用区块245右侧的奇备用区块246。这种映射的实例描绘为映射253。然而，邻近奇存储器区块241(在缺陷存储器区块242左侧)内的与存储器区块242共享的字线折叠并映射到相同的奇备用存储器区块246内。这种映射的实例描绘为映射254。 
以此方式，缺陷偶存储器区块内的所有字线映射到偶备用存储器区块中，且在缺陷存储器区块的一侧的邻近奇存储器区块内的字线的一半以及在缺陷存储器区块的另一侧的邻近奇存储器区块内的字线的一半映射到奇备用存储器区块中，借此将三个存储器区块的至少若干部分仅映射到两个备用存储器区块中。 
现参看图5，再次描绘存储器阵列240，此时奇存储器区块243内具有BL-WL短路247。缺陷奇存储器区块243内的所有字线映射到奇备用区块246内的相应字线。举例来说，缺陷区块243内的从区块的左侧驱动到区块243中的字线(即，所述字线还与在区块243左侧的邻近区块242共享)映射到备用区块246内的相应字线(所述字线还被从区块的左侧驱动到备用区块246中)。这种映射的实例描绘为映射262。类似地，缺陷区块243内的从区块的右侧驱动到区块243中的字线(即，所述字线还与在区块243右侧的邻近区块244共享)映射到备用区块246内的还被从此备用区块的右侧驱动到区块中的相应字线。这种映射的实例描绘为映射261。邻近偶区块242(在缺陷存储器区块243左侧)内的与存储器区块243共享的字线映射到邻近于奇备用区块246且在奇备用区块246左侧的偶备用区块245。这种映射的实例描绘为映射264。然而，邻近偶存储器区块244(在缺陷存储器区块243右侧)内的与存储器区块243共享的字线折叠并映射到相同的偶备用存储器区块245中。这种映射的实例描绘为映射263。 
以此方式，缺陷奇存储器区块内的所有字线映射到奇备用存储器区块中，且在缺陷存储器区块的一侧的邻近偶存储器区块内的字线的一半以及在缺陷存储器区块的另一侧的邻近奇存储器区块内的字线的一半映射到单个奇备用存储器区块中，借此将三个存储器区块的至少若干部分仅映射到两个备用存储器区块中。 
稍许概括来说，第一类型的缺陷存储器区块(例如，奇或偶)内的第一类型的所有阵列线(例如，字线)映射到第一类型的备用存储器区块中，且第二类型的第一邻近存储器区块(在缺陷存储器区块的一侧)内的与缺陷存储器区块共享的阵列线的一半以及第二类型的第二邻近存储器区块(在缺陷存储器区块的另一侧)内的与缺陷存储器区块共享的阵列线的一半映射到第二类型的备用存储器区块中。因此，为了替换与两个邻近 区块共享阵列线的单一不良区块，需要两个备用区块：一个用于替换不良区块本身，且另一个用于替换两个邻近区块的各自一半。 
隔区组织
现参看图6，可以隔区来组织存储器阵列。存储器阵列270包含第一隔区271(也标记为隔区0)和第二隔区272(也标记为隔区1)，以及备用存储器区块273和274。每一隔区包含许多存储器区块(优选为16个存储器区块)，且优选地包含其自身的读出放大器(未图示)和页子寄存器(未图示)(对于一些三维存储器阵列实施例，其可设置在存储器阵列下方，且对于一些实施例，其可设置在存储器阵列外部)。在所示的实施例中，隔区内每一读出放大器连接到横穿整个隔区的相应的SELB线。举例来说，隔区0包含一组SELB线277(例如，这里展示为16个此类SELB线)。在给定的存储器操作中，隔区0内一组选定的位线(例如，来自三维阵列中的一个或一个以上存储器平面)分别通过列选择电路(未图示)耦合到所述组SELB线277。在读取操作中，每一SELB线的读出放大器接着读出相应位线的状态，而在编程操作期间(对于支持此类操作的实施例)，可根据待写入的所需数据样式将编程和/或抑制电压驱动到各个SELB线上，且此类偏压通过列选择电路耦合到相应的位线。 
不同隔区具有不同且独立的SELB线。隔区1包含一组SELB线279(例如，这里展示为16个此类SELB线)。与隔区0一样，在给定的存储器操作中，隔区1内一组选定的位线可分别通过列选择电路(未图示)耦合到所述组SELB线279。 
对于备用区块的一个可能的选择将是将其添加在每一隔区中，共享隔区的SELB线。对于每16个区块这将添加2个额外区块，从而导致存储器阵列面积增加约12.5％(即，2/16)，且将允许替换每一隔区中的一个区块(例如，具有BL-WL短路)。或者，为了减小电路小片尺寸影响，可能在两个不同隔区之间共享两个备用区块，如图6所示。与备用区块273和274相关联的SELB线278的两端上的耦合电路282、283允许将备用区块的SELB线278连接到任一隔区。依据此类SELB线的偏压电平，耦合电路可与PMOS晶体管开关一样简单，如图所示。如果控制信号280有效(即，在此实例中，为低)，那么备用区块的SELB线278分别耦合到针对隔区0的SELB线277。在此情况下，控制信号281将保持无效以使备用区块的SELB线278与SELB线279隔离。或者，如果控制信号281有效，那么备用区块的SELB线278分别耦合到针对隔区1的SELB线279。在此情况下，控制信号280将保持无效以使备用区块的SELB线278与SELB线277隔离。 
一旦备用区块SELB线278连接(例如，经由PMOS开关)到适当隔区的SELB线， 且因此连接到针对所述隔区的读出放大器，那么区块冗余操作对读出放大器和页子寄存器变得完全透明而无需进行进一步多路传输，且如果可编程，那么对编程操作也是透明的。不需要复制读取/写入电路。此方案用于每2个隔区替换一个存储器区块(即，对于每2个隔区允许一个BL-WL短路)。尽管备用区块读取路径含有额外的PMOS开关装置(或其它耦合电路)，但可执行谨慎的读取和编程路径模拟以确保主阵列与备用区块读取/写入操作之间的类似行为。利用这种配置，存储器阵列面积增加约6.7％(即，2/32，加上用于PMOS开关的较小额外面积约5um)。 
类似的选通或耦合考虑也可适用于其它列选择和/或列解码器线，其中当存储器区块被备用区块替换时，备用区块的此类列选择线可耦合到隔区0或隔区1中的类似的线。举例来说，一组全局列选择(CSG)线可在其左端和右端分别耦合到针对隔区0的CSG线或针对隔区1的CSG线。因为这些CSG线是全轨道(full-rail)信号，所以这种耦合电路优选地包含全发射栅极(即，NMOS和PMOS晶体管两者)。在某些实施例中，每一隔区包含10个此类CSG线，尽管也预期其它数目和类型的列选择信号线。或者，备用区块可包含单独的全局列选择解码器，其在启用备用区块时被启用，如下文更详细描述(例如图12所示)。还提供一组较低的SELB线，因为所述阵列优选地包含交错的位线，其中一半退出阵列到达顶部且另一半退出到底部。 
包含上述此类CSG线和相关的解码器电路、SELB线和层选择电路的有用的列电路的额外细节可参阅Luca G.Fasoli等人2004年12月30日申请的第11/026,470号美国申请案“Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays UsingMultiple Levels of Multiple-Headed Decoders”，其揭示内容以引用的方式并入本文中。图2-5尤其适当，且图3中描绘的标记为I/O[15]-I/O[0]的十六个线的群组对应于此处描述的SELB线。 
图7展示存储器阵列300的另一实施例，所述存储器阵列300包含四对隔区，所述四对隔区中的每一者具有一对备用区块和一组SELB线，所述组SELB线可通过PMOS开关连接到任一邻近隔区的SELB线，所有均如图6所示，且此处以2×2栅格分组。 
现参看图8，展示存储器阵列320的实施例，其中横过主阵列区块(例如，隔区0、隔区1)与备用区块之间的边界而共享字线。举例来说，备用区块273中的字线326是与隔区0内的最后区块(例如，十六个区块中的最后一个)共享的，所述最后区块展示为区块271P且还展示为区块15(从隔区0最左侧区块的区块0到最右侧区块的区块15编号)。更明确地说，区块273中的字线326与区块271P中的字线327共享。换句话说， 字线的一半在存储器区块271P与存储器区块273之间是共享的。 
如果备用区块274内发生BL-WL短路，那么根据上文描述，此备用区块274不可使用，且每一相邻区块的一半也不可使用。两个邻近存储器区块中的与缺陷区块的字线共享的字线也受到影响且不可使用。举例来说，区块272A中的字线324是与缺陷备用区块274共享的。此字线可折叠并映射到另一备用区块273中的字线326中(如映射328所指示)。因为字线326不是与缺陷备用存储器区块274共享的，所以字线326可代替字线324。类似地，区块272A内的与备用区块274共享的所有字线映射到备用区块273内的相应字线中，所述字线的每一者与存储器区块271P共享。如下文所述，可提供额外一位冗余信息以允许将备用区块本身内的缺陷映射到阵列外部，如此图所示。 
然而，特别地预期字线不在主阵列区块与备用区块之间共享的其它实施例。在这些情况下，可能不需要用于存储缺陷地址的额外位。 
区块冗余的修整位和控制逻辑
使用图7所示的存储器阵列300作为示范性实施例，存在四种可能的区块替换，因为每对备用区块可替换邻近隔区的任一者(但不是两者)中的不良区块。现参看图9，展示表现对此类存储器区块替换的控制的方框图。修整位340区块经编程以含有故障区块的地址。由于存在四种可能的区块替换，所以存在各7位的4个条目。表1描述条目中每一位的用途。注意，故障地址比实际区块地址(BLKADD[3:0])多一位。必需这样以确保备用区块中具有BL-WL短路的电路小片可恢复，其否则将会危及区块15/隔区0(如果短路在备用区块0中)或区块0/隔区1(如果短路在备用区块1中)的一半。 
表1 
可以任何适宜的可编程技术来实施此类修整位。举例来说，可使用电可编程熔丝、激光可编程熔丝、例如快闪EEPROM的非易失性可编程存储器单元、例如反熔丝单元的无源元件存储器单元，或任何其它技术。这里术语“修整位”便于区分来自阵列中(备 用区块和主阵列区块两者)的存储器单元的可编程存储器的这些位，且因为其它此类修整位也可用于为另外的数字存储器装置提供校准或其它类似“修整”功能。 
匹配逻辑
在总线341上将含有四个7位条目的总共28位传送到匹配逻辑区块342。此区块还接收总线345上传送的4位区块地址BLKAD[3:0]、总线346上传送的最低有效字线地址RAD[0]，和总线347上传送的一组8位的个别隔区启用信号BAYE[7:0]，其全部可由用于控制存储器阵列操作的控制逻辑区块(未图示)产生。匹配逻辑区块342将这些信号与修整位条目进行比较以决定是否使原本应为已被启用的主阵列区块无效且改为启用备用区块。 
8个输出信号(备用区块启用，SPBLKEN[7:0])指示应在8个隔区中的哪一隔区中用备用区块替换正常区块。如果SPBLKEN[7:0]全部为零，那么不需要替换。需要RAD[0]信号以能够在替换一半区块(受短路影响的区块的相邻区块)时激活正确的SPBLKEN信号。换句话说，如上所述，如果当前区块地址对应于恰巧邻近于缺陷区块的主阵列区块，那么当当前行地址对应于与缺陷区块共享的字线时禁用主阵列区块，但当行地址对应于不与缺陷区块共享的字线时不禁用主阵列区块(且允许在主阵列区块中继续访问)。 
用于产生SPBLKEN[7:0]信号的逻辑由于还有必要为相邻区块激活SPBLKEN的缘故而稍许有些复杂。在以下示范性代码中，可将区块地址的最低有效位与行地址的最低有效位进行比较以推断字线是否与邻近的缺陷区块共享。将四个条目的每一者的七个修整位称为变量ENABLE_i、RXL_BAY_i和FAIL_BLKADD_i[4:0](i＝0、1、2、3)，用于产生8位信号SPBLKEN[7:0]的示范性逻辑可描述为： 
   For i＝0，1，2，3 
   REPL_i＝0 
   If FAIL_BLKADD_i＝BLKADD then 
          REPL_i＝1 
   Else   if     0≤FAIL_BLKADD_i+1≤15   and    BLKADD[0]＝RAD[0]   and 
FAIL_BLKADD_i+1＝BLKADD_then 
          REPL_i＝1 
   Else   if     0≤FAIL_BLKADD_i-1≤15   and    BLKADD[0]＝not(RAD[0])   and 
FAIL_BLKADD_i-1＝BLKADD then 
          REPL_i＝1 
   SPBLKEN[2i]＝ENABLE_i and not(RXL_BAY)and REPL_i 
   SPBLKEN[2i+1]＝ENABLE_i and RXL_BAY and REPL_i 
在此代码中，变量BLKADD涉及当前存储器操作的区块地址，且对例如FAIL_BLKADD_i和FAIL_BLKADD_i的此类多位变量的参考应视为涉及此类变量的所有5位。然而，例如BLKADD[0]的参考仅涉及当前区块地址的位零。可以其它等效逻辑功能性代替以产生此类备用区块启用信号。 
SPENBLK[7:0]信号在总线343上传送到存储器核心300。每一个别SPENBLK[i]信号传送到存储器阵列的个别隔区[i]，且当此类备用区块启用信号有效(例如，高)时，其将禁用隔区[i]中所有的主阵列区块。此逻辑可在每个区块内实施在行解码和/或预解码逻辑中。 
现参看图10，展示示范性存储器阵列配置350，其中针对每一个别对的隔区的个别匹配逻辑位于针对所述个别对的隔区的个别备用区块下方。存储器阵列包含八个隔区(标记为351、352、...358)和四个备用区块区域361、362、363、364。修整位区块340产生四组7位条目，每一组条目用于一个区块替换。此处，针对备用区块361(即，用于替换隔区351或352中的区块)的7位条目标记为TF_BLKRED_ENTRY1_TB[6:0]，且在总线368上传送到匹配逻辑365。另外三个条目TF_BLKRED_ENTRY2_TB[6:0]、TF_BLKRED_ENTRY2TB_[6:0]和TF_BLKRED_ENTRY3_TB[6:0]传送到隔区2/隔区3、隔区4/隔区5和隔区6/隔区7的个别匹配逻辑区块，如图所示。 
隔区0/隔区1的匹配逻辑区块365还接收一对隔区启用信号BAYE[1:0]。类似地，其它对隔区启用信号BAYE[3:2]、BAYE[5:4]和BAYE[7:6]传送到隔区2/隔区3、隔区4/隔区5和隔区6/隔区7的个别匹配逻辑区块，如图所示。所有四个匹配逻辑区块接收4位区块地址信号BLKADD[3:0]和最低有效行地址位RAD[0]。每一匹配逻辑区块产生个别的左和右备用区块启用信号，SPBLKEN_L和SPBLKEN_R。(如本文所描述，这四组SPBLKEN_L和SPBLKEN_R信号，各组分别用于隔区0/隔区1、隔区2/隔区3、隔区4/隔区5和隔区6/隔区7，在本文中也描述为SPENBLK[7:0]信号)。举例来说，针对隔区0/隔区1的匹配逻辑区块365在节点366上产生SPBLKEN_L信号且在节点367上产生SPBLKEN_R信号。当节点366上的SPBLKEN_L信号有效时，禁用隔区0中所有主阵列区块。同样，当节点367上的SPBLKEN_R信号有效时，禁用隔区1中所有主阵列区块。此逻辑可在每个区块内实施在行解码和/或预解码逻辑中。图11中描绘用于实现此功能的示范性电路，其中原本会启用区块的BLKEN信号381被适当的左或右备用区块启用信号(此处展示为SPBLKEN_L/R 382)超越，以产生实际的区块启用信号383。 
备用区块
现参看图12，展示代表性备用区块区域，例如备用区块区域361(见图10)，其包含两个备用区块401和402。备用区块401、402的顶部处的一组SELB线410借助耦合电路(例如，PMOS开关411)耦合到左侧隔区0中或右侧隔区1中的SELB线。同样，备用区块401、402的底部处的一组SELB线412类似地耦合到隔区0中或隔区1中的SELB线。在个别节点366和367上接收SPBLKEN_L和SPBLKEN_R信号。当任一信号有效时，启用备用区块区域361，且节点403上的SPEN信号有效以启用备用区块顶部处的备用全局列解码器413和备用区块底部处的备用全局列解码器414。 
依据最低有效行地址BLDADD[0]，启用备用区块401(借助节点415上的区块0启用信号)，或启用备用区块402(借助节点416上的区块1启用信号)。一对高压电平移位器408、409在节点406和407上产生一对高压启用信号XSPBLKEN_HV_R和XSPBLKEN_HV_L，以控制将SELB线410、412耦合到左或右隔区的PMOS开关411。如上所述，备用全局列解码器413、414可包含高压转移栅极(transfer gate)(未图示)以将全局列解码器(CSG)线耦合到来自左隔区或右隔区的CSG线，且还可由左和右备用区块启用电平移位器408、409控制。或者，备用全局列解码器413、414可以是用于在特定备用区块区域内产生CSG线的独立解码器，且所述备用区块CSG线无需耦合到左隔区或右隔区中的CSG线。 
如下文所述，某些三维实施例中的备用区块不包含相应的读出放大器，或对于一些实施例来说不包含页子寄存器，可使用另外为读出放大器和页子寄存器分配的布局区域来实施此处展示的备用区块控制电路。 
现参看图13，描绘存储器阵列的实施例，其中横过两个隔区之间的边界而共享字线。换句话说，一个隔区的最后存储器区块中的字线的一半与邻近隔区中的第一存储器区块共享。区块15/隔区1(也标记为区块352P)是隔区1(本文也描述为隔区352)中的十六个存储器区块中的最后一个。右侧的下一存储器区块是区块0/隔区2(也标记为区块353A)，其为隔区2(本文也描述为隔区353)中的十六个存储器区块中的第一个。展示隔区0的两个备用区块401、402，如同隔区2的两个备用区块362A和362B。 
如果隔区之间的边界处的存储器区块的一者中发生BL-WL短路420，那么所述区块仍可被替换，但修整位区块中使用两个条目，因为必须使用两对备用存储器区块的若干部分(即，所有四个备用区块的若干部分)。缺陷区块353A中的所有字线映射到隔区2/隔区3的相应的(例如，奇或偶)备用区块362A，此处描绘为映射421和422。邻近区块353B中的与缺陷区块353A共享的字线映射到另一备用区块362B。然而，另一邻近 存储器区块352P中的与缺陷区块353A中的字线共享的字线无法映射到备用区块362B中，因为这些区块352P和362B不共享相同的SELB线和相同的读出放大器。事实上，邻近区块352P中的字线的一半映射到隔区0/隔区1的备用区块402，如映射424所示。虽然这种区块替换映射提供替换在隔区之间的边界上发生的缺陷区块的能力，但其消耗四个不同隔区(例如，隔区0、隔区1、隔区2和隔区3；或者隔区4、隔区5、隔区6和隔区7)的所有备用区块资源，且因此如果缺陷区块是邻近于隔区边界的四个区块之一(例如，隔区1/区块15；隔区2/区块0；隔区5/区块15；或隔区6/区块0)，那么所有四个隔区中仅可替换一个缺陷区块。或者，在其它实施例中，并不横过隔区之间的边界而共享字线，且每对隔区内的区块替换限制独立于其它对隔区。因此，隔区1/区块15中的缺陷不会消耗整个条的所有备用区块资源。 
现参看图14，展示根据本发明某些实施例表现具有分段字线配置的三维存储器阵列的示意图。每一字线由在存储器阵列的至少一个且有利地一个以上字线层上的一个或一个以上字线片段形成。举例来说，第一字线由设置在存储器阵列的一个字线层上的字线片段130以及由设置在另一字线层上的字线片段132形成。字线片段130、132通过垂直连接128连接以形成第一字线。垂直连接128还提供到达设置在另一层(例如，半导体衬底内)中的驱动器装置126(或者驱动器电路)的连接路径。来自行解码器(未图示)的经解码输出122大体上平行于字线片段130、132而横穿，且当被选择时经由装置126将字线片段130、132耦合到经解码偏压线124，所述经解码偏压线124大体上垂直于字线片段而横穿。 
还展示字线片段131、133，其通过垂直连接129连接以形成第二字线并提供到达驱动器装置127的连接路径。来自行解码器的另一经解码输出123当被选择时经由装置127将这些字线片段131、133耦合到经解码偏压线124。上述Roy E.Scheuerlein的第6,879,505号美国专利中描述了类似的分段字线结构的其它细节。 
图15是具有字线层的三维存储器阵列的横截面图，所述字线层每一者对应于各自的位线层。描绘了四个字线层，标记为WL1、WL3、WL5和WL7。层WL1上的字线片段对应于位线层BL2上的位线。类似地，层WL3、WL5和WL7上的字线片段分别对应于位线层BL4、BL6和BL8上的位线。 
区块137内的字线片段132、133、134和135通过垂直连接128连接以形成逻辑字线。展示位线层BL8上的多个位线144。多个存储器单元146形成在每一位线144与字线片段142之间。这些存储器单元优选地是并入有反熔丝结构的无源元件存储器单元， 但也可使用其它存储器单元技术。 
字线片段132落在存储器区块137内，而字线片段142落在邻近区块136内。这两个字线片段垂直连接到其它字线片段以在每一区块中形成字线，并且在这些区块136与137之间共享字线。 
四个位线层BL2、BL4、BL6和BL8也分别标记为层0、层1、层2和层3，因为字线层连接在一起并从下方进行馈入。存在多种方式可在这种存储器阵列结构中实现列解码。举例来说，每一列地址可能对应于单一位线层上的单一位线。然而，以解码这些个别位线所必要的间距来布局此类列解码器非常困难。因此，有用的是，为每一列地址选择一组位线，并将每一选定的位线耦合到个别读出线(例如，SELB线)，所述个别读出线耦合到个别读出放大器。 
在本发明一些实施例中，当在选定的存储器区块中选择逻辑列时，选择一组16个位线(例如，从四层的每一层选择四个位线)并将其分别耦合到相应的SELB线。图15中描绘一个此类层选择。由于对于此示范性实施例来说位线是交错的，所以位线的一半(例如，偶数编号的位线)退出到存储器区块的顶部，且位线的另一半(例如，奇数编号的位线)退出到存储器区块的底部。此类位线也可成对交错而不是个别交错。在其它实施例中，位线完全不需要交错。在此情况下，所有位线通常将退出存储器区块而到达顶部或底部，但不是顶部和底部两者。 
当在区块137中选择列0时，层0上的退出到存储器区块的顶部的最初四个位线(标记为0T、1T、2T、3T)耦合到SELB[3:0]，层1上的退出到存储器区块的顶部的最初四个位线耦合到SELB[7:4]，层2上的退出到存储器区块的顶部的最初四个位线耦合到SELB[11:8]，且层3上的退出到存储器区块的顶部的最初四个位线耦合到SELB[15:12]。(图中，每一位线144经标记以指示此示范性解码和层选择，其使用(例如)“0T”来表示耦合到存储器区块顶部上的SELB[0]的位线，使用“2B”来表示耦合到存储器区块底部上的SELB[2]的位线，等等。)类似地，当在区块137中选择列1时，层0上的退出到存储器区块的顶部的接下来四个位线耦合到SELB[3:0]，层1上的退出到存储器区块的顶部的接下来四个位线耦合到SELB[7:4]，层2上的退出到存储器区块的顶部的接下来四个位线耦合到SELB[11:8]，且层3上的退出到存储器区块的顶部的接下来四个位线耦合到SELB[15:12]。这可通过使用上述Luca G.Fasoli等人的“Apparatus and Method forHierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-HeadedDecoders”中详细描述的16头列解码器来实现。可将此电路视为驱动四个层选择器电路的单一解码器节点。每一个别层选择器电路将个别位线层上的四个邻近位线(即，退出 存储器区块而到达区块的顶部或底部的那些位线的邻近位线)耦合到与所述个别层选择器电路相关联的一组SELB线。 
Christopher J.Petti等人2005年3月31日申请的第11/095,905号美国申请案“Transistor Layout Configuration for Tight-Pitched Memory Array Lines”中描述了用于驱动每一字线(例如，借助个别垂直连接，例如垂直连接128)的额外的有用电路和布局配置，所述申请案的揭示内容以引用的方式并入本文中。 
现参看图16，描绘展示存储器阵列440的方框图，所述存储器阵列440包含32个存储器区块和16个SELB线(成4组四个此类SELB线)。未提供备用区块，且因此不支持区块冗余。存储器区块中的16个包含读出放大器，其每一者分别连接到SELB线中的一者。举例来说，存储器区块444包含耦合到SELB[0]的读出放大器443，而存储器区块445不包含读出放大器。每一存储器区块还包含四个层选择器电路，例如层0选择器446、层1选择器447、层2选择器448和层3选择器449，其全部与存储器区块450相关联。与每一存储器区块相关联的四个层选择器在所有描绘的存储器区块上是相同的。 
现参看区块444，如果选择最左侧列解码器，那么同时启用一组四个层选择器442，且来自四个存储器层的每一者的四个位线分别耦合到16个SELB线中的个别组的四个SELB线。因此，个别位线耦合到16个SELB线中的每一SELB线，且每一者由例如读出放大器443的相应的读出放大器读出。 
在如图14和15所示的存储器结构中，可能仅需要实施存储器层的一部分。举例来说，尽管至此已描述四个此类存储器层，且描述在存储器操作期间列选择电路将位线耦合到16个SELB线中的每一者，但可能需要实施仅包含层0和层1的部分存储器阵列。这可通过省略与层2和层3相关联的掩蔽和处理步骤并直接进行到对存储器层上方的层(例如，金属层)的处理来实现，因为对于四个存储器平面的每一者来说存储器区块本身内的字线和位线掩码相同，且可将存储器阵列制造成实际上实施较少的存储器平面。然而，再次参看图16，如果层2或层3上不实施位线，那么不会有位线耦合到SELB线的一半，即耦合到层2和层4选择器电路的SELB[15:8]。虽然概念上可能改变解码以便忽略这些SELB线的一半(以及与其连接的读出放大器电路)，但实际上这可能比其它解码选择困难得多。 
图17中展示一种可能的技术，其中互换用于存储器区块的一半的层选择器电路。区块0到区块15包含与之前一样的层选择器电路，而区块16到区块31包含与层2和层3选择器电路互换的层0和层1选择器电路。对于一些实施例，可仅通过将垂直连接(即， “zia”)从个别位线交换到16头列解码器内的晶体管源极/漏极区域来实现这种层选择器互换。如果实施所有四个存储器层，那么在给定时间仅启用一个存储器区块，且为所有16个SELB线提供与区块和列地址无关的数据，但解码映射依据启用哪一区块而变化。举例来说，对于区块0到区块15，SELB[0]线对应于层0上的位线，而对于区块16到区块31，SELB[0]线对应于层2上的位线。 
现参看图18，展示相同的存储器阵列配置460，这次对应于实际上仅实施最初两个存储器层的实施例。在存储器操作期间，通过启用两个不同的存储器区块将个别位线耦合到16个SELB线中的每一者，其中一个存储器区块选自区块0到区块15，且另一个存储器区块选自区块16到区块31。(可使用另一修整位来指示装置应根据4层还是2层假定来进行解码。)在存储器区块0中，同时启用一组两个层选择器462，且来自层0和层1的每一者的四个位线分别耦合到SELB[3:0]和SELB[7:4]。在存储器区块16中，对于相同列地址，还同时启用另一组两个层选择器463，且来自层0和层1的每一者的不同组的四个位线分别耦合到SELB[11:8]和SELB[15:12]。因此，可在不需要对读取/写入路径的任何改变的情况下实现2层或4层兼容性。事实上，对于2层选择，区块启用解码经改变以同时启用两个单独区块(与相同SELB线相关联)，而对于4层选择仅启用一个区块。当然，在较大的存储器阵列中，如果提供额外独立组的SELB线和读出放大器，那么还可启用额外的存储器区块。 
如果还需要区块冗余，那么可如上所述提供备用存储器区块。现参看图19，描绘存储器阵列480，其包含各具有读出放大器的16个存储器区块以及不具有读出放大器的两个备用区块。与区块0-7相比，针对区块8-15互换层选择器电路。相对于增加SELB线数目，对于存储器区块0到7的每一者以层0/层2/层1/层3的次序排列层选择器电路，且对于这种层映射这些区块可称为类型A区块。(回想这些区块也可基于共享邻近区块之间的字线而作为交替的奇和偶存储器区块。)对于存储器区块7到15的每一者以层2/层0/层3/层1的次序排列层选择器电路，且对于这种层映射这些区块可称为类型B区块。在4层实施例中，仅启用一个区块，而在2层实施例(如图中所描绘)中，同时启用两个区块以在存储器操作期间将个别位线耦合到每一SELB线。 
两个备用区块均展示为类型A存储器区块(但，如上所述，一个可能为奇且另一个为偶)。这暗示着只要两个相邻区块也是类型A区块就可替换类型A区块。换句话说，可替换区块0-6，但不替换区块7-15。如果两个备用区块均为类型B区块，那么仅可替换区块9-15。这一限制仅适用于2层实施例。在4层实施例中，可替换任何存储器区块， 但与缺陷主阵列区块相比在备用区块中层映射可能不同(例如，备用类型A区块替换主阵列类型B区块)。 
图20展示另一配置，其中存储器阵列500包含交替的类型A和类型B存储器区块，且进一步包含备用类型A存储器区块和备用类型B存储器区块。与之前一样，在4层实施例中，仅启用一个存储器区块，且在2层实施例中，同时启用一对区块。但此处，所述对同时启用的存储器区块是邻近的区块，如图所示。此外，现可替换任何区块，只要存储器区块的任何奇/偶体现符合类型A和类型B配置即可。举例来说，如果区块0是偶存储器区块且还是类型A存储器区块，那么备用区块0也应该是偶存储器区块且还是类型A存储器区块。类似地，如果区块1是奇存储器区块且还是类型B存储器区块，那么备用区块1也应该是奇存储器区块且还是类型B存储器区块。因此，任何类型A(偶)存储器区块均具有类型B(奇)相邻区块，且可由类型A(偶)备用区块0替换，其中每一相邻类型B(奇)存储器区块的一半映射到类型B(奇)备用区块1中。同样，任何类型B(奇)存储器区块均具有类型A(偶)相邻区块，且可由类型B(奇)备用区块1替换，其中每一相邻类型A(偶)存储器区块的一半映射到类型A(偶)备用区块0中。 
在4层装置(即，所有层选择器电路实际上均耦合到所实施的存储器层)中，上述映射对于这种A/B层选择器配置同等有效。所述映射对于2层装置也是一样的，然而，备用区块启用(和作为结果的对另外寻址的主阵列区块的禁用)由于同时启用两个不同区块而稍许较复杂。对于给定的存储器操作：(1)可启用两个主阵列区块；(2)可启用一个主阵列区块和一个备用区块(其中禁用第二主阵列区块)；或(3)可启用两个备用区块(且禁用两个主阵列区块)。 
接下来6幅图提供对于若干不同情形的每一情形启用哪些区块的实例，在所述若干不同情形中，要不是存在BL-WL短路或促使将区块中的一者(或附近区块)标记为有缺陷的其它缺陷，主阵列中的一对区块原本会被启用。这些图仅针对2层实施例描述。在4层实施例中，一次仅启用单一存储器区块。 
现参看图21，表现阵列的一部分，其具有奇区块521和523以及偶区块522和524，且进一步具有偶备用区块526和奇备用区块527。假定偶区块是类型A区块且奇区块是类型B区块，但这是任意的。描绘奇区块523中的短路，其致使此区块有缺陷。如上所述，缺陷奇区块523映射到奇备用区块527，而邻近偶区块522中的与缺陷区块共享的字线以及邻近偶区块524内的与缺陷区块共享的字线均映射到偶备用区块526，如图中 所描绘。 
要不是进行区块替换，区块522和523原本会在主阵列中被启用(即，选定的或有效的字线落在这些区块内)。展示针对区块522和523两者的有效(即，选定的)字线。缺陷区块523始终被禁用并重新映射到备用区块527，但如果有效字线不与缺陷区块523共享，那么启用区块522。此处情况就是如此，且因此，启用区块522且不将其重新映射到备用区块。如本文参看图21-26所使用，“有效”字线是对应于呈现给装置的地址的字线，且如果区块被启用那么将被“选定”，但所述字线可映射到备用区块。还应了解，在某些实施例(例如，某些2层实施方案)中，存在两个有效字线，两个存储器区块的每一者中各一个。 
现参看图22，描绘相同情形，但具有不同有效字线。映射与上文相同，但在此情形中，由于区块522中的有效字线与缺陷区块523共享，所以也禁用区块522并将其改为映射到备用偶区块526。换句话说，两个备用区块均被启用。 
现参看图23，描绘又一情形。此处，有效字线落在区块524和525内。缺陷区块仍为区块523，因此映射仍与上文相同。然而，在此情况下，如果区块524中的有效字线与缺陷区块523共享(此处情况正是如此)，那么禁用偶区块524并将其重新映射到备用偶区块526。在区块525中，有效字线不与缺陷区块523共享，且因此启用区块525且不将其重新映射到备用区块。 
现参看图24，表现相同阵列，其具有奇区块521和523以及偶区块522和524，且进一步具有偶备用区块526和奇备用区块527。再次假定偶区块是类型A区块且奇区块是类型B区块。描绘偶区块522中的短路，所述短路致使此区块有缺陷。在此情况下，缺陷偶区块522映射到偶备用区块526，而邻近奇区块521中的与缺陷区块共享的字线以及邻近奇区块523内的与缺陷区块共享的字线均映射到奇备用区块527，如图中所描绘。 
有效字线再次落在区块522和523内，如图所示，且要不是进行区块替换，区块522和523原本会在主阵列中被启用。缺陷区块522始终被禁用并重新映射到备用区块526，但如果有效字线不与缺陷区块522共享，那么仍启用区块523。此处情况就是如此，且因此，启用区块523且不将其重新映射到备用区块。 
现参看图25，描绘相同情形，但具有不同有效字线。映射与上文相同，但在此情形中，由于区块523中的有效字线与缺陷区块522共享，所以也禁用区块523并将其改为映射到备用奇区块527。 
现参看图26，描绘又一情形。此处，有效字线落在区块520和521内。缺陷区块仍为区块522，因此映射仍与上文相同。然而，在此情况下，如果区块521中的有效字线与缺陷区块522共享(此处情况正是如此)，那么禁用奇区块521并将其重新映射到备用奇区块527。在区块520中，有效字线不与缺陷区块520共享，且因此启用区块520且不将其重新映射到备用区块。 
对于一些实施例，关于在2层装置中是否启用区块的决策可概括如下： 
1.如果选定(即，有效)字线落在缺陷区块内，那么禁用缺陷区块并改为将其重新映射到适当的备用区块(即，启用适当的备用区块)； 
2.如果选定的字线落在邻近于缺陷区块的区块内但与缺陷区块共享，那么禁用邻近区块并改为将其重新映射到适当的备用区块(即，启用适当的备用区块)； 
3.如果选定的字线落在邻近于缺陷区块的区块内但不与缺陷区块共享，那么启用邻近区块且不重新映射到备用区块； 
4.如果选定的字线落在任何其它区块内，那么启用所述区块； 
现参看图27，展示存储器阵列550，其中实施16个不同存储器隔区，每一隔区包含16个存储器区块。展示两个不同的64兆字节核心，核心0和核心1，其每一者由COREE[i]信号启用。每一核心包含各自隔区0到7以及四对备用区块，每对放置在个别对的隔区之间并经配置以替换所述个别对的隔区中的一者中的单一区块。展示逻辑上可寻址的总共256(即，16×16)个存储器区块，以及16个备用存储器区块，从而获得总共272个物理存储器区块。在此阵列中可替换至多达8个区块，但对于每对隔区替换不多于一个区块(即，如果故障相对均匀地分布在隔区中)。 
接下来在此存储器阵列550的情境中描述区块替换逻辑的示范性配置，其对于另一4层装置实现2层兼容性。现参看图28，展示此示范性配置的方框图。与图10-12所示的配置相比，现准备启用2层装置中的两个区块。由于一个启用的区块可处于主阵列中且一个启用的区块可处于备用区块区域中，所以提供两个不同的备用启用信号，一个针对偶区块(SPBLKENA)且一个针对奇区块(SPBLKENB)。举例来说，如果激活SPBLKENA但未激活SPBLKENB，那么禁用偶主阵列区块(由于启用了偶备用区块)，但不禁用主阵列中的奇区块。 
提供修整位区块580(差不多与之前一样)以包含故障区块的地址。由于存在8种可能的替换，所以存在8个各7位的条目。上述表1描述条目中每一位的用途。以相同方式指示每一不良区块，而不管装置实施为4层装置还是2层装置。 
匹配逻辑类似于之前描述的匹配逻辑，但现存在此逻辑的8个实例，每一个实例针对一对备用区块，且每一者现产生4个输出信号：其中2个驱动到在备用区块左侧的隔区内的存储器区块，且其中2个驱动到在备用区块右侧的隔区内的存储器区块。匹配逻辑优选地位于备用区块本身以下(例如，在原本会用于实施读出放大器的区域中)，使得在其它设计中不需要区块冗余时将容易移除区块冗余。图31中概述通过匹配逻辑接收的各种接口信号。 
4个备用区块启用输出信号(SPBLKENA_L、SPBLKENB_L、SPBLKENA_R、SPBLKENB_R)指示我们需要在2个隔区中的哪一者(左或右)中用一个或两个备用区块替换正常区块。SPBLKENA_L/R信号行进到偶区块，而SPBLKENB_L/R信号行进到奇区块。如果所有四个SPBLKEN信号均为零，那么两个隔区中的任一者中均不需要替换。与之前一样，使用最低有效行地址位RAD[0]信号以在替换邻近于缺陷区块(即，受短路影响的区块)的一半区块时能够激活正确的SPBLKENA/B_L/R信号。 
以ENABLE、RXL_BAY和FAIL_BLKADD[7:0]来指示一个条目的七个修整位，用于产生SPBLKENA/B_L/R的逻辑可描述为： 
REPLA＝0 
REPLB＝0 
FBP1＝FAIL_BLKADD[4:0]+1 
FBM1＝FAIL_BLKADD[4:0]-1 
If SMI_TWOLAYER＝0 then 
      If FAIL_BLKADD＝BLKADD then 
              If FAIL_BLKADD[0]＝0 then REPLA＝1 
              If FAIL_BLKADD[0]＝1 then REPLB＝1 
      End if 
      If FBP1＝BLKAD and RAD[0]＝not(FAIL_BLKADD[0])then 
              If not(FAIL_BLKADD[0])＝0 then REPLA＝1 
              If not(FAIL_BLKADD[0])＝1 then REPLB＝1 
      End if 
      If FBM1＝BLKADD and RAD[0]＝FAIL_BLKADD[0]then 
              If not(FAIL_BLKADD[0])＝0 then REPLA＝1 
              If not(FAIL_BLKADD[0])＝1 then REPLB＝1 
      End if 
End if 
If SMI_TWOLAYER＝1 then 
      If FAIL_BLKADD[4:1]＝BLKADD[3:1]then 
              If FAIL_BLKADD[0]＝0 then REPLA＝1 
              If FAIL_BLKADD[0]＝1 then REPLB＝1 
      End if 
      If FBP1[4:1]＝BLKADD[3:1]and RAD[0]＝not(FAIL_BLKADD[0])then 
              If not(FAIL_BLKADD[0])＝0 then REPLA＝1 
              If not(FAIL_BLKADD[0])＝1 then REPLB＝1 
      End if 
      If FBM1[4:1]＝BLKADD[3:1]and RAD[0]＝FAIL_BLKADD[0]then 
              If not(FAIL_BLKADD[0])＝0 then REPLA＝1 
              If not(FAIL_BLKADD[0])＝1 then REPLB＝1 
      End if 
End if 
SPBLKENA_L＝ENABLE and not(RXL_BAY)and REPLA 
SPBLKENA R＝ENABLE and RXL_BAY and REPLA 
SPBLKENB_L＝ENABLE and not(RXL_BAY)and REPLB 
SPBLKENB_R＝ENABLE and RXL_BAY and REPLB 
在主阵列中，SPENBLKA_L/R信号当为高时将禁用(左或右)隔区中的所有偶区块。SPENBLKB_L/R信号当为高时将禁用(左或右)隔区中的所有奇区块。此逻辑可在每个区块内实施在行预解码器逻辑中。图29展示示范性配置。 
图30描绘用于此配置的示范性备用区块控制逻辑。其适于接收四个备用区块启用信号而不是仅两个此类信号(如图12所示)。 
在一些实施例中，可实施有用的测试模式以激活所有8个备用区块组中的两个备用区块，而不禁用主阵列区块。所述模式在SMI_ALLSPBLKON_TMCR＝1时被激活且可单独使用或结合主阵列多区块选择模式使用以通过对所有备用区块并行施加相同操作来加速测试(例如，应力测试)。 
为了启用上述配置的任一者中的区块冗余，以故障区块的地址对修整位进行编程。匹配逻辑电路以及备用与主阵列区块控制电路将对自动重新映射故障区块和相邻区块的两个半部以及启用一个区块(4层实施方案)或两个区块(2层实施方案)进行照管，其中故障区块处于其间无备用区块的2个隔区的边界处(即，隔区1/区块15、隔区2/区块0、隔区5/区块15或隔区6/区块0)的情况除外。在此情况下，条的两个资源均可用于修补区块，如上所述，且因此，区块冗余将仅能够替换条内单一的不良区块。 
现参看图32，所描绘的表概述适当的修整位设定和作为结果的针对各种故障区块位置的重新映射。此表适于4层实施方案和2层实施方案。 
用于在另一4层装置中实现2层兼容性的另一技术针对层选择器电路的一半利用互换邻近列解码器输出。现参看图33，展示一组层选择器电路，其中四个此类层选择器电路连接到每一列解码器输出。举例来说，列解码器输出651耦合到层选择器652(其将来自层0的位线BL[3:0]耦合到SELB[3:0]线)，耦合到层选择器653(其将来自层1的位线BL[3:0]耦合到SELB[7:4]线)，耦合到层选择器654(其将来自层0的位线BL[7:4]耦合到SELB[11:8]线)，且耦合到层选择器655(其将来自层1的位线BL[7:4]耦合到SELB[15:12]线)。列解码器输出656耦合到层选择器657(其将来自层2的位线BL[7:4]耦合到SELB[3:0]线)，耦合到层选择器658(其将来自层3的位线BL[7:4]耦合到SELB[7:4]线)，耦合到层选择器659(其将来自层2的位线BL[3:0]耦合到SELB[11:8]线)，且耦合到层选择器660(其将来自层3的位线BL[3:0]耦合到SELB[15:12]线)。 
在4层实施方案中，启用所有的列解码器，且单次选择一个列解码器输出。在2层实施方案中，禁用列解码器的一半，且单次选择剩余一半之一。举例来说，在2层实施方案中，列解码器输出651将层0和层1两者上的最初8个位线(退出到区块的这一侧)耦合到相应的SELB线。禁用列解码器输出656，因为甚至未实施层2和层3。下一列地址将选择列解码器661，其将层0和层1两者上的接下来8个位线(在此方向上退出区块的那些位线中的位线)耦合到相应的SELB线。在此配置中，每一存储器区块本质上是混合A/B区块，且两个备用区块同样将是相同的混合A/B配置，但如果字线如图1中所描绘是共享的，那么这些存储器区块将仍为奇或偶。此外，在此配置中，即使对于2层装置也仅启用一个区块，且可能如参看图10-12所述实施匹配逻辑和备用区块控制逻辑。 
现参看图34，用于在另一4层装置中实现2层兼容性的另一技术利用混合A/B区块的不同变化形式。此处，展示相同组的层选择器电路，其中四个此类层选择器电路连接到每一列解码器输出，但没有交叉。举例来说，列解码器输出681耦合到层选择器652(其将来自层0的位线BL[3:0]耦合到SELB[3:0]线)，耦合到层选择器653(其将来自层1的位线BL[3:0]耦合到SELB[7:4]线)，耦合到层选择器659(其将来自层2的位线BL[3:0]耦合到SELB[11:8]线)，且耦合到层选择器660(其将来自层3的位线BL[3:0]耦合到SELB[15:12]线)。列解码器输出682耦合到层选择器657(其将来自层2的位线BL[7:4]耦合到SELB[3:0]线)，耦合到层选择器658(其将来自层3的位线BL[7:4]耦合到SELB[7:4] 线)，耦合到层选择器654(其将来自层0的位线BL[7:4]耦合到SELB[11:8]线)，且耦合到层选择器655(其将来自层1的位线BL[7:4]耦合到SELB[15:12]线)。 
在4层实施方案中，启用所有的列解码器，且单次选择一个列解码器输出。然而，在2层实施方案中，仍启用所有的列解码器，但现单次选择两个列解码器。举例来说，将同时选择列解码器输出681和682以将层0和层1两者上的最初8个位线(如果为交错位线，则为退出区块到达顶部或底部的那些位线中的位线)(即，总共16个位线)耦合到相应的SELB线。 
在此配置中，每一存储器区块本质上是混合A/B区块，且两个备用区块同样将是相同的混合A/B配置，但如果字线如图1中所描绘是共享的，那么这些存储器区块将仍为奇或偶。此外，在此配置中，即使对于2层装置也仅启用一个区块，且可能如参看图10-12所述实施匹配逻辑和备用区块控制逻辑。此外，由于对于2层或4层实施方案均仅启用一个区块，所以驱动阵列中各个节点的阻抗(例如，那些驱动选定的字线的阻抗)在任一型式中将是类似的。可通过禁用区块内的低位列地址来实现同时选择两个邻近的列解码器。 
在一对邻近存储器隔区之间共享一个或一个以上备用区块的概念无需限于上述实施例。现参看图35，描绘并入有层级位线的存储器阵列700。备用区块区域702包含一个或一个以上备用区块，其可由备用区块区域702上方的第一组主阵列区块703以及由备用区块区域702下方的第二组主阵列区块704共享。备用区块区域702内的备用区块通过一组开关705、706耦合到两个主阵列区块区域中的一者，所述开关705、706将备用区块区域702中的全局位线(例如，GBL 707)耦合到主阵列区块区域中的一者中的全局位线(例如，GBL 706)。根据本文描述的本发明的各方面，可使用备用区块来实施使用全局位线的任何存储器结构和架构。这包含(例如)某些NAND存储器结构，其中包含En-Hsing Chen等人的第US 2004/0145024号美国专利申请公开案“NAND Memory ArrayIncorporating Capacitance Boosting of Channel Regions in Unselected Memory Cells andMethod for Operation of Same”中描述的那些存储器结构，所述申请案全文以引用的方式并入本文中。还预期其它使用局部和全局位线的存储器结构用于备用区块冗余。 
如以上实例所表明，但为了清楚地表达要点，本文描述的区块冗余技术的在一对主阵列区块之间共享一个或一个以上备用区块的方面不一定需要存储器区块的奇/偶结构。即使所有主阵列存储器区块均相同也可有利地使用这种共享，且在此情况下，可利用单一备用存储器区块。 
在一些实施例中，可在每一备用区块区域内提供一组以上的备用区块。举例来说， 尽管仅需要单一一对备用区块来替换不良区块，但隔区对之间可包含两对备用区块。这将允许替换同一隔区中的两个缺陷区块，或将允许替换左侧隔区和右侧隔区两者中的单一缺陷区块，只要缺陷区块地址不同即可(由于在备用区块区域中SELB线是共享的)。 
虽然上述其中一对备用区块由两个邻近隔区共享(并设置在两个邻近隔区之间)的实施例在SELB线和其它控制线的选路方面尤其有效，但还预期两个以上隔区共享一组备用区块。 
本文描述的用于对标称既定作为4层实施方案的设计实现2层兼容性的技术无需限于此类数目的存储器层或平面。举例来说，8层设计可使用此处教示的相同或类似技术而与4层兼容。同样，2层存储器装置可仅实施有一个存储器层。此外，此类技术还可扩展为甚至实现此8层设计中的2层兼容性，或者4层设计中的1层或2层兼容性。另外，虽然4层设计中的此2层兼容性暗示三维存储器阵列，但本文描述的区块冗余技术可同等适当地用于仅具有单一存储器平面的存储器阵列(即，2-D存储器阵列)中。 
本文揭示的发明方面可单独使用或组合使用。举例来说，各种区块冗余技术、部分层兼容性技术和其它技术可单独使用或组合在一起使用或与其它技术组合使用。 
在所描述的实施例中，为所有可能的存储器层形成层选择器电路。每一层选择器电路响应于相关联的启用信号，其用于将相关联的存储器层上的个别阵列线耦合到相关联的一组I/O总线中的个别I/O总线。当实施部分数目的层时，一些层选择器电路并不连接到所实施的存储器层阵列线(例如，位线)，而是可在不对半导体处理序列中的其它掩码中的任一者作出改变的情况下制造所述装置。虽然如此，但所实施的存储器层上的个别阵列线耦合到每一个别I/O总线，而不管是否实施第二存储器层。这起因于层选择器电路的物理配置，以及用于根据实施的存储器层的实际数目控制层选择器电路的装置的可配置性。对于一些实施例，此配置可通过如上所述对配置存储器进行编程来进行。对于一些实施例，此配置可通过在与任选存储器层中的一者或一者以上相关联的层上存在或缺乏一特征而实现。 
在一些实施例中，存储器阵列包含字线和字线解码器，所述字线解码器具有与是否实施任选的一个或一个以上存储器层无关的配置。举例来说，具有字线且每一字线在多个字线层(每一字线层与一个或两个位线层相关联)中每一者上包含一字线片段的实施例可以这种字线解码器配置来实施。 
大多数存储器阵列经设计而具有相对较高程度的统一性。举例来说，通常每个位线包含相同数目的存储器单元。作为另一实例，为了实现解码电路的便利和效率，位线、 字线、阵列区块以及甚至存储器平面的数目用数字表示经常是二的整数幂(即，2N)。但这种规律性或一致性当然并非对于本发明实施例的任一者均是必需的。举例来说，不同层上的字线片段可包含不同数目的存储器单元，存储器阵列可包含三个存储器平面，第一和最后的阵列区块内的字线片段在存储器单元的数目或位线配置方面可能不同，以及对存储器阵列设计的通常一致性的许多其它无规律变化形式的任一者。除非权利要求书中另外明确陈述，否则这种通常一致性(正如本文描述的实施例中所示)不应引入到任何权利要求的含义中。 
应了解，指称顶部、左侧、底部和右侧仅是对于存储器阵列的四侧的便利的描述性术语。区块的字线片段可实施为水平定向的交叉指状(inter-digitated)的两组字线片段，且区块的位线可实施为垂直定向的交叉指状的两组位线。每一个别组的字线或位线可由阵列的四侧中的一侧上的个别解码器/驱动器电路和个别读出电路服务。第6,859,410号美国专利(其揭示内容全文以引用的方式并入本文中)“Tree Decoder StructureParticularly Well Suited to Interfacing Array Lines Having Extremely Small Layout Pitch”中且另外在上述Luca G.Fasoli等人的“Apparatus and Method for Hierarchical Decoding ofDense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders”中陈述了有用的列电路。 
字线也可称为行线或X线，且位线也可称为列线或Y线。字线和位线两者均可称为阵列线。如果将字线称为第一类型的阵列线，那么可将位线称为第二类型的阵列线(或反之亦然)。例如全局位线的全局阵列线也可称为第一类型的阵列线。“字”线与“位”线之间的区别可向所属领域的技术人员传达至少两个不同涵义。当读取存储器阵列时，一些实践者假定，字线被“驱动”且位线被“读出”。在此方面，X线(或字线)通常预期连接到存储器单元晶体管的栅极端子，或存储器单元开关装置的开关端子(如果存在的话)。Y线(或位线)通常预期连接到存储器单元的开关端子(例如，源极/漏极端子)。第二，存储器组织(例如，数据总线宽度、操作期间同时读取的位的数目等)可能与观察一组两个阵列线比起数据“字”来说与数据“位”更对准具有某种关联。因此，本文中X线、字线和行线以及Y线、位线和列线的指称说明各个实施例，但不应在限制性意义而应在较一般意义上理解。 
如本文所使用，字线(例如，包含字线片段)和位线通常表示正交阵列线，且通常遵循此项技术中的一个通常假定：至少在读取操作期间字线被驱动且位线被读出。因此，阵列的位线也可称为阵列的读出线。不应通过使用这些术语而引出关于字组织的任何特 定隐含意义。此外，如本文所使用，“全局阵列线”(例如，全局字线、全局位线)是连接到一个以上存储器区块中的阵列线片段的阵列线，但不应引出表明此全局阵列线必须横穿整个存储器阵列或大体上横穿整个集成电路的任何特定推断。 
如本文所使用，“第一类型的存储器区块”不一定暗示任何特定的层选择配置对于第一类型的所有此类存储器区块均是共同的，尽管情况也可能如此。类似地，“第二类型的存储器区块”不一定暗示任何特定的层选择配置对于第二类型的所有此类存储器区块均是共同的，也不一定暗示第二类型的区块中的任何层配置必定不同于第一类型的区块的层配置，尽管情况可能如此。第一和第二类型的存储器区块可指出区块顶部(或底部)处的第一阵列线是否与区块左侧或右侧的邻近区块共享。 
如本文所使用，无源元件存储器阵列包含多个2端子存储器单元，其每一者连接在相关联的X线与相关联的Y线之间。此存储器阵列可以是二维(平面)阵列或者可以是具有一个以上存储器单元平面的三维阵列。每一此类存储器单元具有非线性传导性，其中反向方向(即，从阴极到阳极)上的电流低于正向方向上的电流。从阳极向阴极施加大于编程电平的电压会改变存储器单元的传导性。当存储器单元包含熔丝技术时传导性可减小，或者当存储器单元包含反熔丝技术时传导性可增加。无源元件存储器阵列不一定是可一次编程(即，写入一次)存储器阵列。 
此类无源元件存储器单元通常可视为具有在一方向上引导电流的电流导引元件和能够改变其状态的另一组件(例如，熔丝、反熔丝、电容器、电阻元件等)。可通过在存储器元件被选定时感测电流流动或电压降落来读取存储器元件的编程状态。 
在本文描述的本发明的各个实施例中，预期可使用许多不同的存储器单元技术。适宜的三维反熔丝存储器单元结构、配置和工艺包含(不限于)以下文献中描述的结构、配置和工艺：Johnson等人的题为“Vertically Stacked Field Programmable NonvolatileMemory and Method of Fabrication”的第6,034,882号美国专利；Knall等人的题为“Three-Dimensional Memory Array and Method of Fabrication”的第6,420,215号美国专利；Johnson的题为“Vertically-Stacked，Field Programmable Nonvolatile Memory andMethod of Fabrication”的第6,525,953号美国专利；Cleeves的题为“Three DimensionalMemory”的第2004-0002184A1号美国专利申请公开案；以及Herner等人2002年12月19日申请的题为“An Improved Method for Making a High Density Nonvolatile Memory”的第10/326,470号美国专利申请案(现并入在第6,984,561号美国专利中)。这些所枚举的揭示案的每一者全文以引用的方式并入本文中。 
本发明预期有利地用于多种存储器单元技术和存储器阵列配置中的任一者，包含传统的单层存储器阵列和多层(即，三维)存储器阵列，且尤其是那些具有极其密集的X线或Y线间距要求的存储器阵列。在某些实施例中，存储器单元可由半导体材料组成，如Johnson等人的第6,034,882号美国专利中以及Zhang的第5,835,396号美国专利中所述。在某些实施例中，预期反熔丝存储器单元。也可使用例如MRAM和有机无源元件阵列的其它类型的存储器阵列。MRAM(磁阻随机存取存储器)基于磁性存储器元件，例如磁性隧道结(MTJ)。Peter K.Naji等人发表在2001 IEEE国际固态电路会议的技术论文文摘(ISSCC 2001/会议7/技术指导：先进技术/7.6，2001年2月6日)以及ISSCC 2001视觉增刊的页94-95、404-405中的“A 256kb 3.0V 1T1MTJ Nonvolatile MagnetoresistiveRAM”中描述了MRAM技术。可使用并入有有机材料层的某些无源元件存储器单元，所述有机材料层包含至少一个具有类似二极管特性传导的层和至少一个通过施加电场而改变传导性的有机材料。Gudensen等人的第6,055,180号美国专利描述此类有机无源元件阵列。也可使用包括例如相变材料和非晶固体的材料的存储器单元。见Wolstenholme等人的第5,751,012号美国专利以及Ovshinsky等人的第4,646,266号美国专利，其两者均以引用的方式并入本文中。在其它实施例中，也可使用三端子存储器单元而不是二端子无源元件存储器单元，且选择多个X线(或行线)以将来自选定的Y线(或位线)上的一个以上存储器单元的电流相加。此类存储器单元包含快闪EPROM和EEPROM单元，其在此项技术中是众所周知的。此外，还预期具有极其密集的X线和/或Y线间距要求的其它存储器阵列配置，例如：那些并入有薄膜晶体管(TFT)EEPROM存储器单元的存储器阵列配置，如Thomas H.Lee等人的第US 2002-0028541 A1号美国专利申请公开案“Dense Arrays and Charge Storage Devices，and Methods for Making Same”中所描述；以及那些并入有TFT NAND存储器阵列的存储器阵列配置，如Scheuerlein等人的第US2004-0125629 A1号美国专利申请公开案“Programmable Memory Array StructureIncorporating Series-Connected Transistor Strings and Methods for Fabrication and Operationof Same”中所描述，所述申请案以引用的方式并入本文中。 
各图中各个阵列线的方向性仅便于容易地描述阵列中的两组交叉线。虽然字线通常垂直于位线，但并不一定需要如此。如本文所使用，集成电路存储器阵列是单片式集成电路结构，而不是封装在一起或紧密接近地封装的一个以上集成电路装置。 
可使用连接区块的单一节点的术语来描述本文的方框图。然而，应了解，当上下文需要时，此“节点”实际上可表示用于传送微分信号的一对节点，或者可表示用于运载若干相关信号或用于运载形成数字字的多个信号或其它多位信号的多个单独接线(例如， 总线)。 
基于本揭示案的教示，期望所属领域的一般技术人员将容易能够实践本发明。相信本文提供的对各个实施例的描述提供了对本发明的充分理解和细节，以使一般技术人员能够实践本发明。然而，为了清楚起见，未展示和描述本文描述的实施方案的所有常规特征。当然，应了解，在任何此类实际实施方案的开发过程中，必须作出大量视实施方案而定的决策以便实现开发者的特定目标(例如，符合应用和商业相关约束)，且这些特定目标将由于实施方案的不同以及开发者的不同而不同。此外，将了解，这种开发工作可能较复杂且耗费时间，但对于得到本揭示案的益处的所属领域的一般技术人员来说，将仍然是一项常规的工程设计任务。 
举例来说，认为关于每一阵列或子阵列内存储器单元的数目、经选择以用于字线和位线预解码器和解码器电路及位线读出电路的特定配置、以及字组织的决策全部是所属领域的技术人员在实践本发明时在开发商业可行产品的情境中所面对的工程设计决策的典型决策。如此项技术中众所周知，实施各种行和列解码器电路，以用于基于地址信号和可能的其它控制信号来选择存储器区块以及选定的区块内的字线和位线。然而，尽管认为仅需要工程设计工作的常规运用来实践本发明，但这些工程设计工作可能引起额外的发明工作，如开发要求较高的竞争性产品时经常发生的发明工作。 
虽然大体上推测了电路和物理结构，但完全认可的是，在现代半导体设计和制造过程中，物理结构和电路可以用适于在后续设计、测试或制造阶段以及在作为结果而制造的半导体集成电路中使用的计算机可读描述形式来实施。因此，可基于计算机可读编码及其表现形式、实施在媒体中还是与适宜的读取器设备组合以允许相应电路和/或结构的制造、测试或设计细化，来阅读针对传统电路或结构的权利要求(符合其特定语言)。本发明预期包含电路、相关方法或操作、制造此类电路的相关方法，以及此类电路和方法的计算机可读媒体编码，所有均如本文所描述且如所附权利要求书中所界定。如本文所使用，计算机可读媒体至少包含磁盘、磁带或其它磁性、光学、半导体(例如，快闪存储卡、ROM)或电子媒体以及网络、有线线路、无线或其它通信媒体。电路的编码可包含电路示意信息、物理布局信息、行为模拟信息，且/或可包含可用于表现或表达所述电路的任何其它编码。 
以上具体实施方式仅已描述本发明的许多可能的实施方案中的几个实施方案。为此，希望此详细描述是以说明的方式而不是限制的方式进行的。在不脱离本发明的范围和精神的情况下，可基于本文陈述的描述内容作出对本文揭示的实施例的变化和修改。仅希 望所附权利要求书(包含所有等效物)来界定本发明的范围。此外，明确地预期上述实施例单独使用以及以各种组合使用。因此，本文未描述的其它实施例、变化和改进不一定排除在本发明的范围外。 

Claims (32)

1.一种集成电路，其包括：
存储器阵列，其具有用于第一存储器层和，如果实施的话，第二存储器层的第一类型的各自多个阵列线；
多个I/O总线；
用于所述第一和第二存储器层两者的多个层选择器电路，每一层选择器电路响应于相关联的启用信号，用于将相关联的存储器层上的各自阵列线耦合到相关联的一组所述I/O总线中的各自I/O总线；以及
控制电路，其用于选择性地启用某些层选择器电路，所述控制电路是可配置的，且所述层选择器电路经配置以将各自阵列线同时耦合到每一各自I/O总线，而不管是否实施所述第二存储器层，其中给定的I/O总线有时耦合到仅所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到仅所述第二存储器层上的阵列线，
其中所述多个层选择器电路包括：
第一类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第一组所述I/O总线；
第二类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第一组所述I/O总线；
第三类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第二组所述I/O总线；以及
第四类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第二组所述I/O总线。
2.根据权利要求1所述的集成电路，其中：
给定的I/O总线当未实施所述第二存储器层时在此类其它时间耦合到所述第一存储器层上的阵列线。
3.根据权利要求1所述的集成电路，其中通过对配置存储器进行编程来配置所述控制电路。
4.根据权利要求1所述的集成电路，其中：
所述第一类型的阵列线包括位线；
所述存储器阵列进一步包括多个字线，每一字线在一个或一个以上字线层的每一者上包括字线片段。
5.根据权利要求4所述的集成电路，其进一步包括字线解码器，所述字线解码器具有与所述第二存储器层是否实施无关的配置。
6.根据权利要求1所述的集成电路，其中：
所述存储器阵列配置为存储器区块；且
每一存储器区块包含响应于单一列选择信号的所述第一类型和第三类型的层选择器电路，且进一步包含响应于单一列选择信号的所述第二类型和第四类型的层选择器电路。
7.根据权利要求1所述的集成电路，其中：
所述第一类型的每一各自层选择器电路和所述第三类型的每一各自层选择器电路共享第一组启用信号中的各自一者；
所述第二类型的每一各自层选择器电路和所述第四类型的每一各自层选择器电路共享第二组启用信号中的各自一者，所述第二组启用信号当不实施所述第二存储器层时被禁用。
8.根据权利要求7所述的集成电路，其中：
如果实施所述第二存储器层，那么所述第一和第二组启用信号响应于相关联的地址，借此针对一半所述可能的地址将所述第一层上的阵列线耦合到所述第一和第二组I/O总线两者，且针对另一半所述可能的地址将所述第二层上的阵列线耦合到所述第一和第二组I/O总线两者；且
如果不实施所述第二存储器层，那么禁用所述第二组启用信号，且所述第一组启用信号响应于相关联的地址，借此针对所有可用的剩余地址将所述第一层上的阵列线耦合到所述第一和第二组I/O总线两者。
9.根据权利要求1所述的集成电路，其中：
所述存储器阵列配置为存储器区块；且
每一存储器区块包含所述第一类型或所述第二类型但不是两者的层选择器电路。
10.根据权利要求1所述的集成电路，其中：
所述第一类型的每一各自层选择器电路和所述第四类型的每一各自层选择器电路共享第一组启用信号中的各自一者；
所述第二类型的每一各自层选择器电路和所述第三类型的每一各自层选择器电路共享第二组启用信号中的各自一者。
11.根据权利要求10所述的集成电路，其中：
如果实施所述第二存储器层，那么选择一个启用信号，借此将所述第一存储器层上的阵列线耦合到所述第一组I/O总线且将所述第二存储器层上的阵列线耦合到所述第二组I/O总线；且
如果不实施所述第二存储器层，那么同时选择来自所述第一和第二组二者中的每一者的一个启用信号，借此将所述第一存储器层上的阵列线耦合到所述第一组I/O总线且将所述第一存储器层上的其它阵列线耦合到所述第二组I/O总线。
12.根据权利要求10所述的集成电路，其中：
所述对同时选择的启用信号落在单一存储器区块内。
13.根据权利要求10所述的集成电路，其中：
所述对同时选择的启用信号分别落在邻近的存储器区块内。
14.根据权利要求10所述的集成电路，其中：
所述对同时选择的启用信号分别落在两个非邻近的存储器区块内。
15.根据权利要求1所述的集成电路，其进一步包括：
第二多个I/O总线，其在所述存储器阵列的与上述多个I/O总线相对的一侧；
用于所述第一和第二存储器层两者的第二多个层选择器电路，每一所述层选择器电路用于将存储器层上的各自阵列线耦合到所述第二多个I/O总线中的各自I/O总线；
第二控制电路，其用于启用所述第二多个层选择器电路中的一者或一者以上，所述第二控制电路是可配置的，且所述第二多个层选择器电路经配置以将所实施的存储器层上的各自阵列线耦合到所述第二多个I/O总线中的每一各自I/O总线，而不管是否实施所述第二存储器层。
16.根据权利要求1所述的集成电路，其中：
所述存储器阵列配置为存储器区块；
包含所述第一类型的层选择器电路的每一存储器区块还包含所述第四类型的相应的层选择器电路，两者响应于相同的启用信号；且
包含所述第二类型的层选择器电路的每一存储器区块还包含所述第三类型的相应的层选择器电路，两者响应于相同的启用信号。
17.根据权利要求16所述的集成电路，其进一步包括：
列选择电路，其在实施第一和第二存储器层两者的存储器阵列中经配置以用于同时选择与所述第一和第四类型的层选择器电路相关联或与所述第二和第三类型的层选择器电路相关联的仅一个启用信号，且在不实施所述第二存储器层的存储器阵列中经配置以用于同时选择两个启用信号，一个此类启用信号与所述第一和第四类型的层选择器电路相关联，且另一此类启用信号与所述第二和第三类型的层选择器电路相关联。
18.根据权利要求16所述的集成电路，其中：
第一类型的存储器区块包含所述第一类型和所述第四类型的层选择器电路；且
第二类型的存储器区块包含所述第二类型和所述第三类型的层选择器电路。
19.根据权利要求18所述的集成电路，其中所述第一类型的存储器区块与所述第二类型的存储器区块交替。
20.根据权利要求1所述的集成电路，其中：
每一阵列选择器电路包含四个耦合电路，每一耦合电路响应于单一列选择信号，每一耦合电路用于将单一存储器层上的阵列线耦合到一组所述I/O总线中的各自一者；
所述多个I/O线数目为十六；且
所述存储器阵列包括与所述第一存储器层类似配置的第三存储器层。
21.一种集成电路，其包括：
存储器阵列，其具有至少一个存储器层，每一存储器层包含第一类型的各自多个阵列线；
配置构件，其用于依据是否实施第二存储器层来配置所述存储器阵列；以及
耦合构件，其用于将所述存储器阵列的多个I/O总线中的每一各自一者耦合到各自阵列线，而不管是否实施所述第二存储器层，其中给定的I/O总线有时耦合到仅所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到仅所述第二存储器层上的阵列线，
其中所述耦合构件包括：
第一类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第一组所述I/O总线；
第二类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第一组所述I/O总线；
第三类型的层选择器电路，其用于将所述第一存储器层上的阵列线耦合到第二组所述I/O总线；以及
第四类型的层选择器电路，其用于将所述第二存储器层上的阵列线耦合到所述第二组所述I/O总线。
22.一种用于集成电路存储器阵列中的方法，所述集成电路存储器阵列具有至少一个存储器层，每一存储器层包含第一类型的各自多个阵列线，所述方法包括以下步骤：
依据是否实施第二存储器层来配置所述存储器阵列；以及
将所述存储器阵列的多个I/O总线中的每一各自一者耦合到各自阵列线，而不管是否实施所述第二存储器层；以及
将给定的I/O总线有时耦合到仅所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到仅所述第二存储器层上的阵列线，
其中：
当启用第一信号时，分别将来自所述第一存储器层的阵列线耦合到第一组的各自I/O总线，且分别将来自第二存储器层，如果实施的话，的阵列线耦合到第二组的各自I/O总线；且
当启用第二信号时，分别将来自所述第二存储器层，如果实施的话，的阵列线耦合到所述第一组的各自I/O总线，且分别将来自所述第一存储器层的阵列线耦合到所述第二组的各自I/O总线。
23.根据权利要求22所述的方法，其中所述配置步骤包括对配置存储器进行编程。
24.根据权利要求22所述的方法，其中：
给定的I/O总线当未实施所述第二存储器层时在此类其它时间耦合到所述第一存储器层上的阵列线。
25.根据权利要求22所述的方法，其中：
所述第一信号包括第一列选择信号，且所述第二信号包括第二列选择信号。
26.根据权利要求25所述的方法，其进一步包括：
在实施所述存储器层两者的存储器阵列中个别地启用所述第一和二列选择信号；以及
在仅实施所述第一存储器层的存储器阵列中同时启用所述第一和第二列选择信号。
27.根据权利要求26所述的方法，其中所述同时启用的第一和第二列选择信号与单一存储器区块相关联。
28.根据权利要求26所述的方法，其中所述同时启用的第一和第二列选择信号与邻近存储器区块相关联。
29.根据权利要求26所述的方法，其中所述同时启用的第一和第二列选择信号与两个非邻近存储器区块相关联。
30.根据权利要求22所述的方法，其中：
当启用第一选择信号时，分别将来自所述第一存储器层的阵列线耦合到第一组和第二组的各自I/O总线；且
当启用第二选择信号时，分别将来自所述第二存储器层，如果实施的话，的阵列线耦合到所述第一组和所述第二组的各自I/O总线。
31.一种集成电路，其包括：
存储器阵列，其具有用于第一存储器层和，如果实施的话，第二存储器层的第一类型的各自多个阵列线；
多个I/O总线；
用于所述第一和第二存储器层两者的多个层选择器电路，每一层选择器电路响应于相关联的启用信号，用于将相关联的存储器层上的各自阵列线耦合到相关联的一组所述I/O总线中的各自I/O总线；以及
控制电路，其用于选择性地启用某些层选择器电路，所述控制电路是可配置的，且所述层选择器电路经配置以将各自阵列线同时耦合到每一各自I/O总线，而不管是否实施所述第二存储器层，其中给定的I/O总线有时耦合到所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到所述第二存储器层上的阵列线，
其中通过存在或缺乏与所述第二存储器层相关联的一结构来配置所述控制电路。
32.一种用于集成电路存储器阵列中的方法，所述集成电路存储器阵列具有至少一个存储器层，每一存储器层包含第一类型的各自多个阵列线，所述方法包括以下步骤：
依据是否实施第二存储器层来配置所述存储器阵列；
将所述存储器阵列的多个I/O总线中的每一各自一者耦合到各自阵列线，而不管是否实施所述第二存储器层；以及
将给定的I/O总线有时耦合到所述第一存储器层上的阵列线，且当实施所述第二存储器层时在其它时间耦合到所述第二存储器层上的阵列线，
其中所述配置步骤包括感测存在还是缺乏与所述第二存储器层相关联的一结构。
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CN (1) CN101164118B (zh)
TW (1) TWI326883B (zh)
WO (1) WO2006105453A2 (zh)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050195629A1 (en) * 2004-03-02 2005-09-08 Leddige Michael W. Interchangeable connection arrays for double-sided memory module placement
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US7388273B2 (en) 2005-06-14 2008-06-17 International Business Machines Corporation Reprogrammable fuse structure and method
US7596050B2 (en) * 2006-07-31 2009-09-29 Sandisk 3D Llc Method for using a hierarchical bit line bias bus for block selectable memory array
US7570523B2 (en) * 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7633828B2 (en) * 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7463536B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
KR100827697B1 (ko) * 2006-11-10 2008-05-07 삼성전자주식회사 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조
US8051358B2 (en) 2007-07-06 2011-11-01 Micron Technology, Inc. Error recovery storage along a nand-flash string
US8065583B2 (en) 2007-07-06 2011-11-22 Micron Technology, Inc. Data storage with an outer block code and a stream-based inner code
WO2009061834A1 (en) * 2007-11-05 2009-05-14 Contour Semiconductor, Inc. Low-cost, high-density rectifier matrix memory
US8046542B2 (en) 2007-11-21 2011-10-25 Micron Technology, Inc. Fault-tolerant non-volatile integrated circuit memory
US8499229B2 (en) 2007-11-21 2013-07-30 Micro Technology, Inc. Method and apparatus for reading data from flash memory
US8327245B2 (en) 2007-11-21 2012-12-04 Micron Technology, Inc. Memory controller supporting rate-compatible punctured codes
JP5322533B2 (ja) * 2008-08-13 2013-10-23 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8130528B2 (en) * 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US7835207B2 (en) * 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair
US7916515B2 (en) * 2009-03-10 2011-03-29 Seagate Technology Llc Non-volatile memory read/write verify
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US8050109B2 (en) 2009-08-10 2011-11-01 Sandisk 3D Llc Semiconductor memory with improved memory block switching
US8223525B2 (en) * 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
US8213243B2 (en) 2009-12-15 2012-07-03 Sandisk 3D Llc Program cycle skip
US8386895B2 (en) 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
KR20140043711A (ko) * 2010-12-14 2014-04-10 쌘디스크 3디 엘엘씨 선택 디바이스들의 이중 층을 갖는 삼차원 비휘발성 저장
US8503213B2 (en) * 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
KR101180408B1 (ko) * 2011-01-28 2012-09-10 에스케이하이닉스 주식회사 반도체 집적회로 및 그 제어 방법
US9053766B2 (en) * 2011-03-03 2015-06-09 Sandisk 3D, Llc Three dimensional memory system with intelligent select circuit
US8374051B2 (en) * 2011-03-03 2013-02-12 Sandisk 3D Llc Three dimensional memory system with column pipeline
US8553476B2 (en) 2011-03-03 2013-10-08 Sandisk 3D Llc Three dimensional memory system with page of data across word lines
US8699293B2 (en) 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US8788910B1 (en) 2012-05-22 2014-07-22 Pmc-Sierra, Inc. Systems and methods for low latency, high reliability error correction in a flash drive
US9047214B1 (en) 2012-05-22 2015-06-02 Pmc-Sierra, Inc. System and method for tolerating a failed page in a flash device
US9021337B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for adaptively selecting among different error correction coding schemes in a flash drive
US8972824B1 (en) 2012-05-22 2015-03-03 Pmc-Sierra, Inc. Systems and methods for transparently varying error correction code strength in a flash drive
US8996957B1 (en) 2012-05-22 2015-03-31 Pmc-Sierra, Inc. Systems and methods for initializing regions of a flash drive having diverse error correction coding (ECC) schemes
US9176812B1 (en) 2012-05-22 2015-11-03 Pmc-Sierra, Inc. Systems and methods for storing data in page stripes of a flash drive
US9021333B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for recovering data from failed portions of a flash drive
US8793556B1 (en) 2012-05-22 2014-07-29 Pmc-Sierra, Inc. Systems and methods for reclaiming flash blocks of a flash drive
US9021336B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for redundantly storing error correction codes in a flash drive with secondary parity information spread out across each page of a group of pages
US9183085B1 (en) 2012-05-22 2015-11-10 Pmc-Sierra, Inc. Systems and methods for adaptively selecting from among a plurality of error correction coding schemes in a flash drive for robustness and low latency
US8891305B2 (en) * 2012-08-21 2014-11-18 Micron Technology, Inc. Apparatuses and methods involving accessing distributed sub-blocks of memory cells
US8971090B2 (en) * 2012-08-31 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9577673B2 (en) 2012-11-08 2017-02-21 Micron Technology, Inc. Error correction methods and apparatuses using first and second decoders
US9235528B2 (en) * 2012-12-21 2016-01-12 Advanced Micro Devices, Inc. Write endurance management techniques in the logic layer of a stacked memory
US9053012B1 (en) 2013-03-15 2015-06-09 Pmc-Sierra, Inc. Systems and methods for storing data for solid-state memory
US9223665B2 (en) 2013-03-15 2015-12-29 Micron Technology, Inc. Apparatuses and methods for memory testing and repair
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US9009565B1 (en) 2013-03-15 2015-04-14 Pmc-Sierra, Inc. Systems and methods for mapping for solid-state memory
US9208018B1 (en) 2013-03-15 2015-12-08 Pmc-Sierra, Inc. Systems and methods for reclaiming memory for solid-state memory
US9081701B1 (en) 2013-03-15 2015-07-14 Pmc-Sierra, Inc. Systems and methods for decoding data for solid-state memory
US9026867B1 (en) 2013-03-15 2015-05-05 Pmc-Sierra, Inc. Systems and methods for adapting to changing characteristics of multi-level cells in solid-state memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US9001546B2 (en) * 2013-08-22 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited 3D structure for advanced SRAM design to avoid half-selected issue
JP2015097136A (ja) * 2013-11-15 2015-05-21 株式会社東芝 不揮発性半導体記憶装置、及び半導体装置
CN111384052B (zh) * 2016-03-07 2022-09-27 杭州海存信息技术有限公司 含有三维存储阵列的分布式模式处理器
US10146604B2 (en) * 2016-08-23 2018-12-04 Oracle International Corporation Bad block detection and predictive analytics in NAND flash storage devices
US10347333B2 (en) * 2017-02-16 2019-07-09 Micron Technology, Inc. Efficient utilization of memory die area
CN110058953B (zh) * 2018-01-18 2023-02-28 伊姆西Ip控股有限责任公司 用于改变存储系统的类型的方法、设备和存储介质
US20210094399A1 (en) * 2019-09-30 2021-04-01 Carlos Sanchez Self-Inflating Vehicle Protector
US11587606B2 (en) * 2021-04-15 2023-02-21 Micron Technology, Inc. Decoding architecture for memory devices
CN113192542B (zh) * 2021-04-23 2022-07-15 长江先进存储产业创新中心有限责任公司 三维存储器及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
CN1444278A (zh) * 2002-03-07 2003-09-24 惠普公司 存储器系统和制造该存储器系统的方法
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5837948A (ja) 1981-08-31 1983-03-05 Toshiba Corp 積層半導体記憶装置
US4602354A (en) * 1983-01-10 1986-07-22 Ncr Corporation X-and-OR memory array
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US4868616A (en) * 1986-12-11 1989-09-19 Energy Conversion Devices, Inc. Amorphous electronic matrix array for liquid crystal display
EP0395886A2 (en) 1989-04-03 1990-11-07 Olympus Optical Co., Ltd. Memory cell and multidimensinal memory device constituted by arranging the memory cells
JP2586187B2 (ja) * 1990-07-16 1997-02-26 日本電気株式会社 半導体記憶装置
JP3109537B2 (ja) * 1991-07-12 2000-11-20 日本電気株式会社 読み出し専用半導体記憶装置
US5715189A (en) * 1993-04-13 1998-02-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having hierarchical bit line arrangement
JP3192861B2 (ja) * 1994-03-14 2001-07-30 株式会社東芝 不揮発性半導体記憶装置
GB9424598D0 (en) * 1994-12-06 1995-01-25 Philips Electronics Uk Ltd Semiconductor memory with non-volatile memory transistor
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
AU7475196A (en) * 1995-10-25 1997-05-15 Nvx Corporation Semiconductor non-volatile memory device having a nand cell structure
KR100210846B1 (ko) * 1996-06-07 1999-07-15 구본준 낸드셀 어레이
US5969380A (en) * 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
JPH10149688A (ja) 1996-11-20 1998-06-02 Sony Corp 半導体不揮発性記憶装置およびそのデータプログラム方法
US6256224B1 (en) * 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
NO972803D0 (no) * 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US6005270A (en) * 1997-11-10 1999-12-21 Sony Corporation Semiconductor nonvolatile memory device and method of production of same
US6130835A (en) * 1997-12-02 2000-10-10 International Business Machines Corporation Voltage biasing for magnetic RAM with magnetic tunnel memory cells
US5991193A (en) * 1997-12-02 1999-11-23 International Business Machines Corporation Voltage biasing for magnetic ram with magnetic tunnel memory cells
US5917744A (en) 1997-12-18 1999-06-29 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines
US6185121B1 (en) * 1998-02-26 2001-02-06 Lucent Technologies Inc. Access structure for high density read only memory
JP4587500B2 (ja) * 1998-11-11 2010-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法
US6385074B1 (en) * 1998-11-16 2002-05-07 Matrix Semiconductor, Inc. Integrated circuit structure including three-dimensional memory array
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6128214A (en) * 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
JP2001028427A (ja) 1999-07-14 2001-01-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6271587B1 (en) * 1999-09-15 2001-08-07 Robert Patti Connection arrangement for enbaling the use of identical chips in 3-dimensional stacks of chips requiring address specific to each chip
US6504246B2 (en) * 1999-10-12 2003-01-07 Motorola, Inc. Integrated circuit having a balanced twist for differential signal lines
DE10010457A1 (de) * 2000-03-03 2001-09-20 Infineon Technologies Ag Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
JP4477199B2 (ja) * 2000-06-16 2010-06-09 株式会社ルネサステクノロジ 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法
JP3672803B2 (ja) * 2000-07-28 2005-07-20 Ｎｅｃエレクトロニクス株式会社 不揮発性記憶装置
US6515888B2 (en) * 2000-08-14 2003-02-04 Matrix Semiconductor, Inc. Low cost three-dimensional memory array
KR100819730B1 (ko) * 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
US6324093B1 (en) * 2000-09-15 2001-11-27 Hewlett-Packard Company Write-once thin-film memory
US6335890B1 (en) * 2000-11-01 2002-01-01 International Business Machines Corporation Segmented write line architecture for writing magnetic random access memories
DE10058047A1 (de) 2000-11-23 2002-06-13 Infineon Technologies Ag Integrierter Speicher mit einer Anordnung von nicht-flüchtigen Speicherzellen und Verfahren zur Herstellung und zum Betrieb des integrierten Speichers
US6661730B1 (en) * 2000-12-22 2003-12-09 Matrix Semiconductor, Inc. Partial selection of passive element memory cell sub-arrays for write operation
US6584006B2 (en) * 2001-01-24 2003-06-24 Infineon Technologies North America Corp. MRAM bit line word line architecture
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
US6611453B2 (en) * 2001-01-24 2003-08-26 Infineon Technologies Ag Self-aligned cross-point MRAM device with aluminum metallization layers
US6356477B1 (en) * 2001-01-29 2002-03-12 Hewlett Packard Company Cross point memory array including shared devices for blocking sneak path currents
KR100375235B1 (ko) 2001-03-17 2003-03-08 삼성전자주식회사 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
US7177181B1 (en) * 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6522594B1 (en) * 2001-03-21 2003-02-18 Matrix Semiconductor, Inc. Memory array incorporating noise detection line
US6545898B1 (en) * 2001-03-21 2003-04-08 Silicon Valley Bank Method and apparatus for writing memory arrays using external source of high programming voltage
US6614685B2 (en) * 2001-08-09 2003-09-02 Multi Level Memory Technology Flash memory array partitioning architectures
US6525953B1 (en) * 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6473328B1 (en) * 2001-08-30 2002-10-29 Micron Technology, Inc. Three-dimensional magnetic memory array with a minimal number of access conductors therein
US6678204B2 (en) * 2001-12-27 2004-01-13 Elpida Memory Inc. Semiconductor memory device with high-speed operation and methods of using and designing thereof
US6498747B1 (en) * 2002-02-08 2002-12-24 Infineon Technologies Ag Magnetoresistive random access memory (MRAM) cross-point array with reduced parasitic effects
US6687147B2 (en) * 2002-04-02 2004-02-03 Hewlett-Packard Development Company, L.P. Cubic memory array with diagonal select lines
US7081377B2 (en) * 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6859410B2 (en) * 2002-11-27 2005-02-22 Matrix Semiconductor, Inc. Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US6849905B2 (en) * 2002-12-23 2005-02-01 Matrix Semiconductor, Inc. Semiconductor device with localized charge storage dielectric and method of making same
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US6960794B2 (en) * 2002-12-31 2005-11-01 Matrix Semiconductor, Inc. Formation of thin channels for TFT devices to ensure low variability of threshold voltages
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP4377816B2 (ja) * 2003-03-18 2009-12-02 株式会社東芝 相変化メモリ装置
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7423304B2 (en) * 2003-12-05 2008-09-09 Sandisck 3D Llc Optimization of critical dimensions and pitch of patterned features in and above a substrate
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
CN1444278A (zh) * 2002-03-07 2003-09-24 惠普公司 存储器系统和制造该存储器系统的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US 6504742 B1,全文.

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