KR20080005194A - 복수의 메모리층들의 부분적 구현에 디코딩 호환성을포함하는 집적회로 메모리 어레이 구성 - Google Patents

복수의 메모리층들의 부분적 구현에 디코딩 호환성을포함하는 집적회로 메모리 어레이 구성 Download PDF

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Abstract

3차원 메모리 어레이를 구비한 집적회로는 주어진 수의 메모리 플레인들을 제공하나, 다른 메모리 플레인들을 위한 혹은 디바이스의 나머지를 위한 다른 제조 마스크들의 어느 마스크든 변경함이 없이, 그리고 어레이용의 독출 혹은 독출/기입 경로에 대한 라우팅 혹은 그외 다른 구성의 변경들을 요구함이 없이, 마스크들을 생략하고 이 생략된 메모리 플레인들에 연관된 가공 단계들을 생략함으로써, 그 주어진 수보다 적은 수의 메모리 플레인들을 포함하게 제조될 수 있다. 구현된 메모리 플레인들의 수에 관계없이, 구현된 메모리층 상의 각각의 어레이 라인을 각각의 I/O 버스라인에 결합하기 위해, 어떤 층 선택 회로들을 선택적으로 활성화하기 위한 제어회로가 구성이 가능하고, 층 선택기 회로들이 적합하게 배열된다.

Description

복수의 메모리층들의 부분적 구현에 디코딩 호환성을 포함하는 집적회로 메모리 어레이 구성{Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers}
본 발명은 메모리 어레이들을 내포한 반도체 집적회로들에 관한 것으로, 특히 3차원 메모리 어레이를 탑재한 집적회로들에 관한 것이다.
반도체 가공 기술들 및 메모리 셀 기술들에 있어 진행중의 개발들은 집적회로 메모리 어레이들에 달성되는 밀도를 계속하여 증가시켜왔다. 예를 들면, 안티휴즈(antifuse) 셀을 포함한 것들과 같은 어떤 수동 소자 메모리 셀 어레이들은 최소 피처(feature) 크기(F) 및 특정 워드라인 상호접속층을 위한 최소 피처 간격에 이르는 워드라인들을 구비하고, 또한 최소 피처 폭 및 특정 비트라인 상호접속층을 위한 최소 피처 간격에 이르는 비트라인들을 구비하여 제조될 수 있다. 또한, 1이상 플레인(plane) 혹은 레벨의 메모리 셀들을 구비한 3차원 메모리 어레이들이, 각 메모리 플레인 상에 4F2 메모리 셀들을 구현하여 제조되었다. 전형적인 3차원 메모리 어레이들은 "Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication" 명칭의 Johnson의 미국특허 6,034,882 및 "Three- Dimensional Read-Only Memory Array" 명칭의 Zhang의 미국특허 5,835,396에 개시되어 있다.
<발명의 개시>
3차원 메모리 어레이를 탑재한 모노리식 반도체 집적회로에서, 2이상 메모리 플레인들은 수직으로 일렬로 적층되며, 모든 이러한 메모리 플레인들은 기판 상에 배치될 수 있다. 이러한 설계에 의해 제공되는 최대 수의 메모리 플레인들 미만을 갖는 집적회로 디바이스를 선택적으로 제조하는 것이 바람직할 수 있다. 명백히, 이러한 디바이스는 반도체 가공 마스크들의 대부분 혹은 전부를 변경하는 것을 포함하여 전체 설계를 변경하고, 몇 개의 메모리 플레인들을 갖는 완전히 다른 설계를 제조함으로써 제조될 수도 있을 것이지만, 그러나 이것은 완전히 새로운 설계와 마스크 세트를 요구하는 비용이 드는 제안이다.
본 발명은, 일부 실시예들에서, 주어진 수의 메모리 플레인들을 제공하나, 대신에 그보다 적은 수의 메모리 플레인들을 포함하게 제조될 수 있는 집적회로를 제공한다. 이것은 다른 메모리 플레인들을 위한 혹은 디바이스의 나머지를 위한 다른 제조 마스크들의 어느 마스크든 변경함이 없이, 마스크들을 생략하고 이 생략된 메모리 플레인들에 연관된 가공 단계들을 생략함으로써 달성될 수 있다. 어레이용의 복수의 I/O 버스 라인들을 포함하는 디바이스에서, 이것은 어레이용의 독출 혹은 독출/기입 경로에 대한 라우팅 혹은 그외 다른 구성의 변경들을 요구함이 없이 달성될 수 있다.
어떤 면들에서, 발명은 제1 메모리층 및, 구현되어 있다면, 제2 메모리 층을 위한 제1 유형의 각각의 복수의 어레이 라인들을 구비한 메모리 어레이를 포함하는 집적회로를 제공한다. 또한, 집적회로는 복수의 I/O 버스 라인들, 및 연관된 메모리층 상의 각각의 어레이 라인들을 연관된 한 그룹의 I/O 버스라인들의 각각의 라인들에 결합하기 위해, 각각이 연관된 활성화 신호에 응답하는 것인, 제1 메모리 층 및 제2 메모리 층 둘 다에 대한 복수의 층 선택기 회로들을 포함한다. 또한, 집적회로는 어떤 층 선택기 회로들을 선택적으로 활성화하기 위한 제어회로를 포함한다. 제2 메모리층이 구현되어 있는지에 관계없이, 구현된 메모리층 상의 각각의 어레이 라인을 각각의 I/O 버스라인에 결합하기 위해, 집적회로가 구성이 가능하고, 층 선택기 회로들이 적합하게 배열된다.
일부 실시예들에서, 주어진 I/O 버스 라인은 한 때에는 제1 메모리층 상에 어레이 라인에 결합되며, 다른 때에는 제2 메모리층 상에 -이러한 제2 메모리층이 구현되어 있다면- 어레이 라인에 결합되고, 그렇지 않다면 이러한 다른 시간들에서 제1 메모리층 상의 어레이 라인에 결합된다.
일부 실시예들에서, 제어회로들은 구성 메모리를 프로그램함으로써 구성된다. 일부 실시예들에서, 제어회로들은 제2 메모리층에 연관된 층상에 피처의 유무에 의해 구성된다.
일부 실시예들에서, 제1 유형의 어레이 라인들은 비트라인들일 수 있고, 메모리 어레이는 각 워드라인이 하나 이상의 워드라인층들의 각 층 상에 워드라인 세그먼트를 포함하는 복수의 워드라인들을 포함한다. 바람직하게, 집적회로를 위한 워드라인 디코더는 제2 메모리층이 구현되어 있는지에 무관한 구성을 갖는다. 바람 직하게, 메모리 어레이는 수동 소자 메모리 셀들을 포함하며, 안티휴즈 메모리 셀들을 포함할 수도 있다.
메모리 어레이는 메모리 블록들에 배열될 수 있고, 각 블록은 하나 이상의 메모리층들을 위한 층 선택기 회로들을 포함할 수 있다. 일부 실시예들에서, 단일 디코더 출력은 모든 가용 메모리층들이 구현되었을 때 선택될 수 있고, 1이상 디코더 출력은 몇 개의 메모리층들이 실제로 구현되어 있다면 선택될 수 있다. 예를 들면, 2개의 이러한 디코더 출력들은 동시에 선택될 수 있고, 이들은 다른 실시예들에 있어서는 동일 블록 내에, 혹은 이웃한 블록들 내에, 혹은 이웃하지 않은 블록들 내에 배치될 수 있다.
또 다른 면에서, 발명은 적어도 한 메모리층을 구비한 메모리 어레이를 포함한 집적회로를 제공하며, 각 메모리층은 제1 유형의 각각의 복수의 어레이 라인들을 포함한다. 또한, 집적회로는 제2 메모리층이 구현되어 있는지에 따라 메모리 어레이를 구성하는 수단, 메모리 어레이용의 복수의 I/O 버스라인들의 모든 각각의 버스라인들을, 제2 메모리층이 구현되어 있는지에 관계없이, 구현된 메모리층 상에 각각의 어레이 라인에 결합하기 위한 수단을 포함한다.
또 다른 면에서, 발명은 적어도 한 메모리층을 구비한 집적회로 메모리 어레이에서 사용하기 위한 방법을 제공하며, 각 메모리층은 제1 유형의 각각의 복수의 어레이 라인들을 포함한다. 방법은 제2 메모리층이 구현되어 있는지에 따라 메모리 어레이를 구성하는 단계, 및 메모리 어레이용의 복수의 I/O 버스라인들의 모든 각각의 버스라인들을, 제2 메모리층이 구현되어 있는지에 관계없이, 구현된 메모리층 상에 각각의 어레이 라인에 결합하는 단계를 포함한다.
일부 실시예들에서 방법은, 제1 선택신호가 활성화되었을 때, 제1 그룹의 각각의 I/O 버스라인들에 제1 메모리층으로부터의 어레이 라인들을 각각 결합하는 단계, 및 제2 메모리 층 -구현되어 있다면- 으로부터의 어레이 라인들을 제2 그룹의 각각의 I/O 버스라인들에 각각 결합하는 단계를 포함한다. 방법은, 제2 선택신호가 활성화되었을 때, 제2 메모리층 -구현되어 있다면- 으로부터의 어레이 라인들을 제1 그룹의 각각의 I/O 버스라인들에 각각 결합하는 단계, 및 제1 메모리 층으로부터의 어레이 라인들을 제2 그룹의 각각의 I/O 버스라인들에 각각 결합하는 단계를 포함한다.
방법은 두 그룹들의 메모리층들이 구현된 메모리 어레이 내 제1 및 제2 열 선택 신호들을 개별적으로 활성화하고, 동시에 제1 그룹의 메모리층들만이 구현된 메모리 어레이 내 제1 및 제2 열 선택 신호들을 활성화하는 단계를 포함한다.
동시에 활성화된 제1 및 제2 열 선택신호들은 단일 메모리 블록에 연관되거나, 혹은 이웃한 메모리 블록들에 연관되거나, 혹은 두 개의 이웃하지 않은 메모리 블록들에 연관될 수 있다.
몇가지 면들에서 발명은 메모리 어레이를 구비한 집적회로들, 이러한 집적회로들 및 메모리 어레이들을 동작시키기 위한 방법들, 및 이러한 집적회로들 혹은 메모리 어레이들의 컴퓨터 독출가능한 매체 엔코딩들에 적합하고 이들 모두는 여기 보다 상세히 기술된 바와 같고 첨부된 청구항들에 개시된 바와 같다. 또한, 여기에 기술된 발명의 개념들은 단독으로 혹은 조합하여 사용될 수 있다.
전술한 바는 요약이며 따라서 필요성에 의해서 간이화, 일반화 및 상세의 생략을 내포한다. 결국, 당업자들은 전술한 요약은 단지 예시적이며 어떤 식으로든 발명을 제한하려고 한 것이 아님을 알 것이다. 청구항들에 의해서만 정의되는, 본 발명의 다른 면들, 발명의 특징들, 및 이점들은, 이하 개시되는 상세한 설명으로부터 명백할 수 있다.
본 발명은 첨부한 도면을 참조함으로써 당업자들에게 더 잘 이해될 수 있고, 이의 수많은 목적들, 특징들 및 이점들이 명백하게 될 수 있다.
도 1은 인접 메모리 블록들에 의해 공유되는 2:1로 인터리빙된 워드라인들을 도시한, 메모리 어레이의 워드라인층 및 비트라인층을 나타낸 평면도이다.
도 2는 인접 메모리 블록들간에 공유된 워드라인들을 구비한 수동 소자 메모리 어레이를 나타낸 것으로, 어레이 결함이 있을 때 메모리 동작을 위한 바이어스 조건들을 도시한 것이다.
도 3은 인접 메모리 블록들간에 공유된 워드라인들을 구비한 수동 소자 메모리 어레이를 나타낸 것으로, 어레이 결함이 있을 때 메모리 동작을 위한 바이어스 조건들을 도시한 것이다.
도 4는 이웃 블록들의 결함 메모리 블록 및 부분들을 한 쌍의 예비 메모리 블록들에의 맵핑을 도시한 메모리 어레이의 블록도이다.
도 5는 이웃 블록들의 결함 메모리 블록 및 부분들을 한 쌍의 예비 메모리 블록들에의 맵핑을 도시한 메모리 어레이의 블록도이다.
도 6은 두 메모리 베이들간에 배치된 한 쌍의 예비 메모리 블록들을 포함하는 메모리 어레이의 블록도이다.
도 7은 각각의 쌍의 메모리 베이들간에 각각 배치된, 4쌍의 예비 메모리 블록들을 포함하는 메모리 어레이의 블록도이다.
도 8은 결함 메모리 블록이 예비 블록일 때 유용한 맵핑을 도시한 메모리 어레이의 블록도이다.
도 9는 블록 용장성을 구현하기 위한 제어회로의 블록도이다.
도 10은 메모리 어레이 블록도 상에 놓여지는, 블록 용장성을 구현하기 위한 제어 회로의 블록도이다.
도 11은 주 어레이 제어회로의 블록도이다.
도 12는 예비 블록 제어 회로의 블록도이다.
도 13은 결함 메모리 블록이 메모리 베이의 경계에 인접할 때 유용한 맵핑을 도시한 메모리 어레이의 블록도이다.
도 14는 유용한 메모리 어레이 구성의 3차원 표현이다.
도 15는 도 14에 도시된 어레이의 실시예의 단면도이다.
도 16은 특정한 층 선택 구성을 도시한 어레이의 블록도이다.
도 17은 특정한 층 선택 구성을 도시한 어레이의 블록도이다.
도 18은 특정한 층 선택 구성을 도시한 어레이의 블록도이다.
도 19는 도 19a 및 도 19b를 포함한 것으로, 특정한 층 선택 구성을 도시한 어레이의 블록도이다.
도 20은 도 20a 및 도 20b를 포함한 것으로, 부분적-층 호환성 디바이스를 위한 특정한 층 선택 구성을 도시한 어레이의 블록도이다.
도 21은 특정 메모리 블록이 결함이 있을 때 메모리 블록들의 맵핑 및 활성화를 도시한 부분적-층 메모리 어레이의 블록도이다.
도 22는 특정 메모리 블록이 결함이 있을 때 메모리 블록들의 맵핑 및 활성화를 도시한 부분적-층 메모리 어레이의 블록도이다.
도 23은 특정 메모리 블록이 결함이 있을 때 메모리 블록들의 맵핑 및 활성화를 도시한 부분적-층 메모리 어레이의 블록도이다.
도 24는 특정 메모리 블록이 결함이 있을 때 메모리 블록들의 맵핑 및 활성화를 도시한 부분적-층 메모리 어레이의 블록도이다.
도 25는 특정 메모리 블록이 결함이 있을 때 메모리 블록들의 맵핑 및 활성화를 도시한 부분적-층 메모리 어레이의 블록도이다.
도 26은 특정 메모리 블록이 결함이 있을 때 메모리 블록들의 맵핑 및 활성화를 도시한 부분적-층 메모리 어레이의 블록도이다.
도 27은 도 27a 및 도 27b를 포함한 것으로, 각각이 각각의 쌍의 메모리 베이들의 의해 공유되고 이들간에 배치된 것으로, 8쌍의 예비 메모리 블록들을 구비한 메모리 어레이의 블록도이다.
도 28은 메모리 어레이 블록도 상에 놓여진, 블록 용장성을 구현하기 위한 제어회로의 블록도이다.
도 29는 주 어레이 제어 회로의 블록도이다.
도 30은 예비 블록 제어 회로의 블록도이다.
도 31은 제어회로에 대한 입력신호들의 표이다.
도 32는 도 32a 및 도 32b를 포함한 것으로, 다양한 결함 메모리 블록들에 대한 트림 비트 값들의 표이다.
도 33은 부분적-층 호환성을 구현하는데 유용한 층 선택 블록도이다.
도 34는 부분적-층 호환성을 구현하는데 유용한 층 선택 블록도이다.
도 35는 공유된 예비 메모리 블록들의 실시예의 블록도이다.
서로 다른 도면들에서 동일 참조부호들의 사용은 유사 혹은 동일 아이템들을 나타낸다.
도 1은 본 발명의 어떤 실시예들에 따른 3차원 메모리 어레이의 워드라인 층 및 비트라인 층을 나타내는 평면도이다. 메모리 블록들(182, 184)은 각각 복수의 비트라인들(183, 185)을 포함하고 2:1로 인터리빙된 워드라인 세그먼트들을 구비하는 것으로 도시되었다. 한 블록을 위한 워드라인 세그먼트들 중 반에의 수직연결들은 이 블록의 좌측에 있고(예를 들면, 워드라인 세그먼트(187) 및 수직연결(189)), 이 블록을 위한 워드라인 세그먼트들 중 다른 반에의 수직연결은 이 블록의 우측에 있다(예를 들면, 워드라인 세그먼트(186) 및 수직연결(190)). 또한, 각각의 수직연결은 2개의 이웃한 블록들의 각 블록 내 한 워드라인 세그먼트에 사용된다. 예를 들면, 수직연결(190)은 어레이 블록(182) 내 워드라인 세그먼트(186)에 연결하며 어레이 블록(184) 내 워드라인 세그먼트(188)에 연결한다. 즉, 각각의 수직연결(이 를테면 수직연결(190))은 두 개의 이웃한 블록들의 각 블록 내 워드라인 세그먼트에 의해 공유된다. 그러나, 예상되는 바와 같이, 제1 어레이 블록 및 마지막 어레이 블록에 대한 각각의 "바깥쪽" 수직연결들은 제1 및 마지막 어레이 블록들 내 워드라인 세그먼트들에만 사용될 수 있다. 예를 들면, 블록(184)이 메모리 어레이를 형성하는 복수의 블록들 중 마지막 블록이라면, 이의 바깥쪽 수직연결들(예를 들면, 수직연결(194))은 블록(184) 내 워드라인 세그먼트들(192)에만 사용될 수 있고, 이에 따라 어레이의 나머지 전체에 걸쳐 2개의 워드라인 세그먼트들에 의해 공유되지 않는다.
도시된 바와 같이 워드라인을 인터리빙함으로써, 수직연결들의 피치는 개개의 워드라인 세그먼트들 자체들의 피치에 2배이다. 이것은 많은 수동 소자 메모리 셀 어레이들에 있어 달성될 수 있는 워드라인 피치가, 수직연결들을 형성하는데 채용될 수도 있을 구조들을 통해 많은 메모리 셀 어레이들에 있어 달성될 수 있는 것보다는 현저하게 작기 때문에 특히 이점이 있다. 또한, 후술하는 바와 같이, 이것은 메모리 어레이 밑에 반도체 기판 내 구현될 워드라인 드라이버 회로의 복잡성을 감소시킬 수도 있다.
다른 워드라인층들 및 비트라인층들은 도시된 것들과 동등하게 구현될 수도 있고 이에 따라 동일 수직연결들을 공유할 것이다. 전형적인 메모리 구조들의 추가의 설명은 개시된 바 전체를 여기 참조로 포함시키는 공개된 미국특허출원 US2004-0190360(현재 미국특허 6,879,505)인 Scheuerlein에 의한 "Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array"에서 볼 수 있다. 그러나, 3차원 메모리 어레이(즉, 서로의 위 및 아래에 형성된 1이상 메모리 플레인(plane)을 구비한 모노리식 반도체 집적회로) 맥락에서 많은 전형적인 실시예들이 기술될 수도 있으나, 단일의 메모리 플레인만을 구비한 본 발명의 다른 실시예들도 구체적으로 고찰된다.
메모리 어레이(180)는 바람직하게는, 수동 소자 메모리 셀들을 탑재한 수동 소자 메모리 어레이(PEMA)이다. 여기에서 사용되는 수동 소자 메모리 어레이는 복수의 2-단자 메모리 셀들을 포함하며, 그 각각은 연관된 X-라인과 연관된 Y-라인과의 사이에 접속된다. 이러한 메모리 어레이는 2차원(평면) 어레이일 수도 있고 혹은 1 플레인 이상의 메모리 셀들을 구비한 3차원 어레이일 수도 있다. 이러한 각각의 메모리 셀은 역방향(즉, 캐소드에서 애노드로) 전류가 순방향 전류보다 낮은 비선형 도전성을 갖는다. 프로그래밍 레벨보다 큰, 애노드에서 캐소드로의 전압의 인가는 메모리 셀의 도전성을 변경한다. 도전성은 메모리 셀이 휴즈 기술을 사용할 때는 감소할 수 있고, 혹은 메모리 셀이 안티-휴즈 기술을 사용할 때는 증가할 수도 있다. 수동 소자 메모리 어레이는 반드시 1회 프로그램가능(즉, 1회 기입) 메모리 어레이일 필요는 없다.
일반적으로 이러한 수동 소자 메모리 셀들은 전류 방향을 지휘하는 전류 조정(steering) 소자 및 이의 상태를 변경할 수 있는 또 다른 성분(예를 들면, 휴즈, 안티휴즈, 커패시터, 저항소자, 등)을 구비한 것으로서 볼 수 있다. 메모리 소자의 프로그래밍 상태는 메모리 소자가 선택되었을 때 전류흐름 혹은 전압강하를 감지함으로써 독출될 수 있다.
도 2를 참조하면, 메모리 어레이(200)의 부분이 도시되었다. 5개의 메모리 블록들(201, 202, 203, 204, 205)이 도시되었고, 각각은 5개의 비트라인들 및 5개의 워드라인들을 포함하나, 실제로 보다 많은 이러한 비트라인들 및 워드라인들이 구현될 수 있다. 그래도, 이러한 어레이의 바이어싱, 및 비트라인-워드라인간 단락의 영향(즉, "BL-WL 단락")을 예시하는 데에는 이러한 5개의 비트라인들 및 워드라인들만으로 충분하다.
메모리 블록(203)은 워드라인들(207, 208, 209, 210, 211) 및 비트라인들(212, 213, 214, 215, 216)을 포함한다. 선택된 워드라인(SWL)과 선택된 비트라인(SBL)의 교점에 있는 선택된 메모리 셀을 프로그래밍하기 위해서, 워드라인(209)은 선택된 워드라인(SWL)으로서 도시되었고 0볼트로 바이어스되어 있고, 비트라인(214)은 선택된 비트라인(SBL)으로서 도시되었고 10볼트로 바이어스되어 있다. 선택된 블록(203) 내 비선택된(unselected) 워드라인들(207, 208, 210, 211)은 정규로, 9볼트의 비선택된 워드라인 바이어스 전압(비선택된 X-라인 바이어스 전압(VUX)으로서도 알려진)으로 바이어스된다. 선택된 블록(203) 내 비선택된 비트라인들(212, 213, 215, 216)은 정규로, 1볼트의 비선택된 비트라인 바이어스 전압(비선택된 Y-라인 바이어스 전압(VUB)으로서도 알려진)으로 바이어스된다. 선택된 메모리 셀을 프로그래밍하기 위한 이러한 바이어스 전압들은 예시적인 것이고, 그외 다른 값들이 사용될 수도 있다. 이러한 유형의 어레이들에 적합한 바이어스 레벨들의 추가의 설명은 개시된 바를 여기 참조로 포함시키는 Roy E. Scheuerlein의 미국특 허 6,618,295, 개시된 바를 여기 참조로 포함시키는 Bendik Kleveland, 등의 미국특허 6,631,085, Roy E. Scheuerlein의 언급된 미국특허 6,879,505에서 볼 수 있다.
메모리 블록(204)은 비선택된 워드라인들(207, 211)처럼(블록(203)의 비선택된 워드라인들의 반), 선택된 워드라인(209)이 블록(203) 및 블록(204)과 공유되기 때문에 "반-선택된" 블록이라 칭할 수 있다. 이들 워드라인들의 바이어싱은 선택된 블록(203)과 동일하기 때문에, 블록(204)의 모든 비트라인들(예를 들면, 비트라인(222))은, 임의의 메모리 셀들의 의도되지 않은 프로그래밍을 방지하고(선택된 워드라인(209)이 블록(204)과 공유되기 때문에) 블록(204)의 비선택된 메모리 셀들을 통한 누설전류를 제한시키기 위해서, 여기서는 1볼트로서 도시된, 비선택된 비트라인 레벨(VUB)로 바이어스된다.
메모리 블록(202)은 비선택된 워드라인들(예를 들면, 워드라인들(208, 210))을 선택된 블록(203)과 공유하나 선택된 워드라인(209)과는 공유하지 않기 때문에 "반-비선택된(half-deselected)" 블록이라 칭할 수 있다. 비선택된 워드라인들의 대략 반(즉, 선택된 블록(203)과 공유되는 워드라인들)이 비선택된 레벨(VUX)로 바이어스되고, 어떠한 워드라인도 선택된(즉, 프로그래밍) 바이어스 레벨로 바이어스되지 않기 때문에, 블록(202)의 모든 비트라인들(예를 들면, 비트라인(220))은 부동(floating) 상태가 될 수 있다. 선택된 블록과 공유되지 않는 나머지 워드라인들(예를 들면, 워드라인(221))은 부동 상태가 될 수 있다.
메모리 블록들(201, 205)은 어떠한 어레이 라인들도 선택된 블록(203)과 공유되지 않기 때문에 "비선택된(deselected)" 블록들이라 칭할 수 있다. 이러한 비선택된(deselected) 블록들의 모든 비트라인들 및 워드라인들은 부동 상태가 될 수 있다.
중요하게는, 도시된 바와 같은 전형적인 PEMA에서, 선택된 블록(203) 내에 비선택된 비트라인들은 비선택된 워드라인들과는 다른 전압으로 바이어스된다. 또한, 비선택된 비트라인들도, 비선택된 워드라인들도 접지로 바이어스되지 않는다. 결국, 비트라인과 워드라인간에 단락은, 영향받은 비트라인 및 워드라인이 결코 선택되지 않을지라도(예를 들면, 용장성 비트라인으로 대체되고/되거나 용장성 워드라인으로 대체될지라도), 이러한 영향받은 비트라인 및 워드라인의 바이어스 레벨들을 불확정(indeterminate)이 되게 한다. 이러한 라인들 상의 불확정 바이어스 레벨들은 다른 메모리 셀들을 잘못 프로그램되게 하거나, 과도하게 누설되게 하거나, 혹은 독출불가가 되게 할 수 있다. 하나 이상의 비트라인들과 하나 이상의 워드라인들간에 단락은 훨씬 더 의도되지 않은 바이어스 레벨들을 야기할 수 있어 블록이 단락을 내포하는 장애를 초래한다.
그러나, 2개의 이웃한 블록들이 워드라인들을 공유하기 때문에, BL-WL 단락은 단락을 내포하는 블록에 영향을 미칠 뿐만 아니라, 이웃한 블록의 반에도 영향을 미친다. 단락에 의해 영향을 받은 워드라인들 및 비트라인들이 이들의 각각의 비선택 바이어스 레벨들로 바이어스될 필요가 있을 때마다, 단락은 이러한 영향받은 어레이 라인들이 이들의 의도된 바이어스 레벨들에 도달하지 못하게 할 수 있 고, 이것은 어레이의 정확한 프로그래밍 및 독출을 하지 못하게 할 것이다. BL-WL 단락(206)이, 도 2에 도시된 선택된 블록(203)에 도시되었다. 결국, 영향받은 비트라인들(212, 213) 및 영향받은 워드라인들(207, 208)에 대한 비선택 바이어스 레벨들은 불확정이고 도면에서 "???"으로 표시되었다. 알 수 있는 바와 같이, 워드라인(207)은 선택된 블록(203)의 일측에 이웃한 메모리 블록(204)과 공유되고 이에 영향을 미치며, 워드라인(208)은 선택된 블록(203)의 다른 측에 이웃한 메모리 블록(202)과 공유되고 이에 영향을 미친다.
도 3을 참조하면, 선택된 블록이, BL-WL 단락을 내포한 결함 블록에 이웃한 어레이(200)가 도시되었다. 현재 메모리 블록(202)이, 선택된 블록이다. 현재 메모리 블록(202)은 선택된 블록이고, 메모리 블록(201)은 현재 반-비선택된(half-deselected) 블록이며, 메모리 블록(203)(단락을 내포한)이 현재 반-선택된 블록이고, 메모리 블록들(204, 205) 둘 다는 비선택된(deselected) 메모리 블록들이다. 블록들(202, 203)간에 공유되는 워드라인(210)은 현재 선택된 워드라인이고 0볼트로 바이어스되어 있다.
이제 블록(202) 내 비트라인(230)이 선택된 비트라인이며, 10볼트로 바이어스된다. 전처럼 비트라인들(212, 213)의 비선택 바이어스 레벨들, 및 워드라인(208)의 비선택 바이어스 레벨은 불확정이다.
이러한 공유된 어레이 라인(예를 들면, 여기에서는 공유된 워드라인으로서 보여진) 구성의 결과로서, 메모리 어레이의 적합한 동작은 BL-WL 단락을 내포한 블록이 대체되고, 워드라인들을 BL-WL 단락을 내포하는 블록과 공유하는 각각의 이웃 한 블록의 반도 대체된다면, 달성될 수 있다. 이것은 BL-WL 단락을 가진 블록이 선택될 수 없거나 반-선택될 수 없기 때문에 일어난다.
일견하면, 이러한 대체는 장애 블록을 대체하는데 있어 3개의 공유 블록들이 요구됨을 암시하는 것으로 보여질 수 있다. 그러나, 어레이 내 메모리 블록들이 기수 블록과 우수 블록간에 번갈아 있기 때문에(즉, 여기에서 차이는 최상측 워드라인이 우측으로 이웃한 블록과 혹은 좌측으로 이웃한 블록과 공유되는지 여부이다), 기수 혹은 우수 메모리 블록을 대체하는데 있어 총 4개의 공유 블록들이 요구될 수도 있을 것이다. 즉, 두 이웃한 기수 블록들을 포함하는 우수 예비 블록을 제공하고, 두 이웃한 우수 블록들을 포함하는 기수 예비 블록을 제공하기 위해서, 일 그룹의 4개의 예비 블록들(예를 들면, 기수-우수-기수-우수 블록들)이 요구될 수도 있을 것이다.
메모리 블록 맵핑
본 발명의 일 면에서, 이 메모리 어레이에서 단지 2개의 예비 메모리 블록들을 사용함으로써 단일 메모리 블록이 대체될 수 있다. 도 4를 참조하면, 메모리 블록들(241, 242, 243, 244)을 포함하는 주 어레이를 포함하고, 예비 블록들(245, 246)을 더 포함하는 메모리 어레이(240)가 도시되었다. BL-WL 단락(247)이 메모리 블록(242)에 보여졌는데, 이는 "우수" 메모리 블록으로서 간주될 수 있다. 결함이 있는 우수 메모리 블록(242) 내 모든 워드라인들은 우수 예비 블록(245) 내 대응하는 워드라인들에 맵핑된다. 예를 들면, 블록의 좌측으로부터 블록(242)으로 구동되 는 결함 블록(242) 내 워드라인들(즉, 이 워드라인들이 블록(242)의 좌측으로 이웃한 블록(241)과 공유된다)은 우수 예비 블록(245) 내 대응하는 워드라인에 맵핑된다(이 워드라인들은 또한 블록의 좌측으로부터 예비 블록(245)으로 구동된다). 이러한 맵핑의 예가 매핑(251)으로서 도시되었다. 유사하게, 블록의 우측으로부터 블록(242)으로 구동되는 결함 블록(242) 내 워드라인들(즉, 블록(242)의 우측으로 이웃한 블록(243)과 공유되는)은 예비 블록의 우측으로부터 이러한 예비 블록으로도 구동되는 예비 블록(245) 내 대응하는 워드라인에 맵핑된다. 이러한 맵핑의 예는 맵핑(252)으로서 도시되었다. 메모리 블록(242)과 공유되는 이웃한(결함 메모리 블록(242)의 우측으로) 기수 블록(243) 내 워드라인들은 우수 예비 블록(245)의 우측으로 이웃한 기수 예비 블록(246)에 맵핑된다. 이러한 매핑의 예는 맵핑(253)으로서 도시되었다. 그러나, 메모리 블록(242)과 공유되는 이웃한(결함 메모리 블록(242)의 좌측으로) 기수 메모리 블록(241) 내 워드라인들은 폴드(fold)되어 동일 기수 예비 메모리 블록(246)에 맵핑된다. 이러한 맵핑의 예는 맵핑(254)으로서 도시되었다.
이러한 식으로, 결함이 있는 우수 메모리 블록 내 모든 워드라인들은 우수 예비 메모리 블록에 맵핑되고, 결함 메모리 블록의 일측으로 이웃한 기수 메모리 블록 내 반의 워드라인들, 및 결함 메모리 블록의 다른 측으로 이웃한 기수 메모리 블록 내 반의 워드라인들은 기수 예비 메모리 블록에 맵핑되고, 그럼으로써 적어도, 3개의 메모리 블록들의 부분들이 단지 두 개의 예비 메모리 블록들에 맵핑된다.
도 5를 참조하면, 이번에는 기수 메모리 블록(243) 내에 BL-WL 단락(247)을 갖는 메모리 어레이(240)가 도시되었다. 결함이 있는 기수 메모리 블록(243) 내 모든 워드라인은 기수 예비 블록(246) 내 대응하는 워드라인들에 맵핑된다. 예를 들면, 블록의 좌측으로부터 블록(243)으로 구동되는 결함 블록(243) 내 워드라인들(즉, 이 워드라인들은 블록(243)의 좌측으로 이웃한 블록(242)과 또한 공유된다)은 예비 블록(246) 내 대응하는 워드라인에 맵핑된다(이 워드라인들은 블록의 좌측으로부터 공유 블록(246)에 또한 구동된다). 이러한 맵핑의 예가 맵핑(262)으로서 도시되었다. 유사하게, 블록의 우측으로부터 블록(243)으로 구동되는 결함 블록(243) 내 워드라인들(즉, 블록(243)의 우측으로 이웃한 블록(244)과 또한 공유된다)은 예비 블록의 우측으로부터 블록으로 구동되는 이러한 예비 블록(246) 내 대응하는 워드라인에 맵핑된다. 이러한 맵핑의 예는 맵핑(261)으로서 도시되었다. 메모리 블록(243)과 공유되는 이웃한(결함이 있는 메모리 블록(243)의 좌측으로) 우수 블록(242) 내 워드라인들은 기수 예비 블록(246)의 좌측에 이웃한 우수 예비블록(245)에 맵핑된다. 이러한 맵핑의 예는 맵핑(264)으로서 도시되었다. 그러나, 메모리 블록(243)과 공유되는 이웃한(결함이 있는 메모리 블록(243)의 우측으로) 우수 메모리 블록(244)은 폴드되어 동일 우수 공유 메모리 블록(245)에 맵핑된다. 이러한 맵핑의 예는 맵핑(263)으로서 도시되었다.
이러한 식으로, 결함이 있는 기수 메모리 블록 내 모든 워드라인들은 기수 예비 메모리 블록에 맵핑되고, 결함 메모리 블록의 일측으로 이웃한 우수 메모리 블록 내 반의 워드라인들, 및 결함 메모리 블록의 다른 측으로 이웃한 기수 메모리 블록 내 반의 워드라인들은 단일 기수 예비 메모리 블록에 맵핑되고, 그럼으로써 적어도, 3개의 메모리 블록들의 부분들이 단지 두 개의 예비 메모리 블록들에 맵핑된다.
다소 일반화하면, 제1 유형의 결함 메모리 블록(예를 들면, 기수 혹은 우수) 내 제1 유형의 모든 어레이 라인들(예를 들면, 워드라인들)은 제1 유형의 예비 메모리 블록에 맵핑되고, 결함 메모리 블록과 공유되는 제2 유형의 제1 이웃한(결함 메모리 블록의 일측으로) 메모리 블록 내 반의 어레이 라인들, 및 결함 메모리 블록과 공유되는 제2 유형의 제2 이웃한(결함 메모리 블록의 다른 측으로) 메모리 블록 내 반의 어레이 라인들은 제2 유형의 예비 메모리 블록에 맵핑된다. 이에 따라, 어레이 라인들을 두 이웃한 블록들과 공유하는 단일 불량 블록을 대체하기 위해서, 불량 블록 자체를 대체하기 위한 하나의 블록과, 2개의 이웃한 블록들의 각각의 반들을 대체하기 위한 또 하나의 블록으로서, 2개의 예비 블록들이 필요하다.
베이 ( Bay ) 구성
도 6을 참조하면, 메모리 어레이는 베이들로 구성될 수 있다. 메모리 어레이(270)는 베이0으로서 표시된 제1 베이(271), 및 베이1로서 표시된 제2 베이(272), 및 예비 메모리 블록들(273, 274)을 포함한다. 각 베이는 다수의 메모리 블록들(바람직하게는 16개의 메모리 블록들)을 포함하고, 바람직하게는 그 자신의 감지 증폭기들(도시생략) 및 페이지 서브-레지스터(도시생략)(일부 3차원 메모리 어레이 실시예들에 있어서는 메모리 어레이 밑에 배치될 수도 있고, 어떤 실시예들 에 있어서는 메모리 어레이 외부에 배치될 수도 있다)를 포함한다. 도시된 실시예에서, 베이 내 각각의 감지 증폭기는 전체 베이를 가로지르는 대응하는 SELB 라인에 연결된다. 예를 들면, 베이0은 일 그룹의 SELB 라인들(277)(예를 들면, 여기에서는 16개의 이러한 SELB 라인들로서 도시되었음)을 포함한다. 주어진 메모리 동작 동안에, 베이 0 내의 일 그룹의 선택된 비트라인들(예를 들면, 3차원 어레이 내 하나 이상의 메모리 플레인들로부터의)은 각각 열 선택 회로(도시생략)에 의해 일 그룹의 SELB 라인들(277)에 결합된다. 독출 동작에서, 각각의 SELB 라인에 대한 감지 증폭기는 대응하는 비트라인의 상태를 감지하고, 프로그래밍 동작동안(이러한 동작을 지원하는 실시예들에 있어서)에, 프로그래밍 및/또는 금지(inhibit) 전압들은 기입될 원하는 데이터 패턴, 및 열 선택 회로에 의해 대응하는 비트라인들에 결합된 이러한 바이어스 전압들에 따라 여러 SELB 라인들에 구동될 수 있다.
서로 다른 베이들은 서로 다른, 독립적 SELB 라인들을 구비한다. 베이 1은 일 그룹의 SELB 라인들(279)(예를 들면, 여기에서는 16개의 이러한 SELB 라인들로서 도시되었음)을 포함한다. 베이 0에서와 같이, 주어진 메모리 동작 동안에, 베이 1 내의 일 그룹의 선택된 비트라인들은 열 선택 회로(도시생략)에 의해 일 그룹의 SELB 라인들(279)에 각각 결합될 수 있다.
예비 블록들에 대한 한 가능한 선택은 모든 베이에 이들을 추가하여 베이의 SELB 라인들을 공유하는 것이 될 것이다. 이것은 매 16블록들에 2개의 여분의 블록들을 추가하여 약 12.5%(즉, 2/16)의 메모리 어레이 면적 증가를 야기할 것이며, 매 베이 내 한 블록(예를 들면, BL-WL 단락을 갖는)을 대체할 수 있게 할 것이다. 대안적으로 다이 크기 영향을 감소시키기 위해서, 도 6에 도시된 바와 같이, 2개의 서로 다른 베이들간에 2개의 예비 블록들을 공유하는 것이 가능하다. 예비 블록들(273, 274)에 연관된 SELB 라인들(278)의 양 단에 회로들(282, 283)을 결합함으로써 예비 블록의 SELB 라인들(278)이 어느 한 쪽의 베이에 접속할 수 있게 된다. 이러한 SELB 라인들의 바이어스 레벨들에 따라, 결합회로들은 도면에 도시된 바와 같이, PMOS 트랜지스터 스위치만큼이나 간단할 수 있다. 제어신호(280)가 유효(active)이면(즉, 이 예에서는, 로우(low)), 예비 블록의 SELB 라인들(278)은 베이 0에 대해 SELB 라인들(277)에 각각 결합된다. 제어신호(281)는 이러한 경우에 예비 블록의 SELB 라인들(278)이 SELB 라인들(279)로부터 분리되게 비유효인 채로 있게 될 것이다. 대안적으로, 제어신호(281)가 유효이면, 예비 블록의 SELB 라인들(278)은 베이 1을 위한 SELB 라인들(279)에 각각 결합된다. 이러한 경우에 제어신호(280)는 예비 블록의 SELB 라인들(278)이 SELB 라인들(277)로부터 분리되게 비유효인 채로 있게 될 것이다.
일단 예비 블록 SELB 라인들(278)이 적합한 베이의 SELB 라인들에 연결되어(예를 들면, PMOS 스위치들을 통해서), 이에 따라 베이를 위한 감지 증폭기들에 연결되면, 블록 용장성 동작은 추가의 멀티플렉싱 없이 감지 증폭기 및 페이지 서브-레지스터에 완전히 명료하게 되고, 프로그램가능하다면, 프로그램 동작들에도 명료하게 된다. 독출/기입 회로를 전혀 이중으로 할 필요가 없다. 이러한 방책은 2베이들마다 하나의 메모리 블록을 대체하는 것을 제공한다(즉, 하나의 BL-WL 단락이 매 2 베이들마다 허용된다). 예비 블록 독출 경로가 여분의 PMOS 스위치 디바이스(혹 은 이외 다른 결합회로)를 내포할지라도, 주 어레이와 예비 블록 독출/기입 동작들간에 유사한 거동을 확실하게 하기 위해서 주의 깊은 독출 및 프로그램 경로 시뮬레이션이 수행될 수 있다. 이러한 구성에 있어서, 메모리 어레이 면적의 증가는 약 6.7%(즉, 2/32 및 이에 더하여 PMOS 스위치를 위한 약 5um의 작은 추가의 면적)이다.
유사한 게이팅(gating) 혹은 결합 고찰들이 다른 열 선택 및/또는 열 디코더 라인들에 적용할 수도 있는데, 여기서 예비 블록들을 위한 이러한 열 선택 라인들은 메모리 블록이 예비 블록에 의해 대체될 때 베이 0 혹은 베이 1 내의 유사한 라인들에 결합될 수 있다. 예를 들면, 일 그룹의 전역(global) 열 선택(CGS) 라인들은 이의 좌측 단 및 우측 단에서 베이 0용의 CSG 라인들에 혹은 베이 1용의 CSG 라인들에 각각 결합될 수 있다. 이러한 CSG 라인들은 풀-레일(full-rail) 신호들이기 때문에, 이러한 결합 회로는 바람직하게는 완전 전송 게이트(즉, 양 NMOS 및 PMOS 트랜지스터)를 포함한다. 어떤 실시예들에서, 각각의 베이는 10개의 이러한 CSG 라인들을 포함하나, 이외 다른 수 및 유형들의 열 선택 신호라인들도 참작된다. 대안적으로, 예비 블록들은 후술하는 바와 같이, 이를테면 도 12에 도시된 바와 같이, 예비 블록이 활성화될 때마다 활성화되는 별도의 전역 열 선택 디코더를 포함할 수도 있다. 반이 상측으로 어레이에서 나가고 다른 반이 하측으로 나가는 인터리브된 비트라인들을 어레이가 바람직하게 포함하기 때문에, 하측에 한 세트의 SELB 라인들이 또한 제공된다.
이러한 전술한 CSG 라인들 및 관계된 디코더 회로들을 포함한, 유용한 열 회 로, SELB 라인들 및 층 선택 회로들의 추가의 상세들은 개시된 바를 참조로 여기 포함시키는, 2004년 12월 30일에 출원된 Luca G. Fasoli 등의 "Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders" 명칭의 미국출원 11/026,470에서 볼 수 있다. 도 2-5가 특히 적합하며, 도 3에 도시된 I/O[15]-I/O[0]로 표기된 일 그룹의 16개의 라인들은 여기에서 기술된 SELB 라인들에 대응한다.
도 7은 모두 도 6에 도시된 바와 같고 여기에서는 2x2 격자로 그룹지워진 것으로서, 각 쌍이 한 쌍의 예비 블록들 및 어느 한 이웃한 베이의 SELB 라인들에 PMOS 스위치들에 의해 연결될 수 있는 일 그룹의 SELB 라인들을 구비하는 4쌍의 베이들을 포함하는 메모리 어레이(300)의 또 다른 실시예를 도시한 것이다.
도 8을 참조하면, 주 어레이 블록들(예를 들면, 베이 0, 베이 1)과 예비 블록들간 경계들에 걸쳐 워드라인들이 공유되는 메모리 어레이(320)의 실시예가 도시되었다. 예를 들면, 예비 블록(273) 내 워드라인(326)은 블록(271P)으로서 그리고 블록 15로서(맨 좌측의 블록에 대해 블록 0부터 베이 0의 맨 우측의 블록에 대해 블록 15로 숫자가 매겨졌음) 도시된 베이 0(예를 들면, 16 블록들 중 마지막) 내 마지막 블록과 공유된다. 구체적으로, 블록(273) 내 워드라인(326)은 블록(271P) 내 워드라인(327)과 공유된다. 즉, 워드라인들의 반은 메모리 블록(271P)과 메모리 블록(273)간에 공유된다.
BL-WL 단락이 예비 블록(274) 내에서 일어났다면, 위의 기술된 바로부터 이 예비 블록(274)은 사용될 수 없고, 각각의 이웃한 블록의 반도 사용될 수 없다. 결 함 블록의 워드라인들과 공유되는 2개의 이웃 메모리 블록들 내 워드라인들도 영향받아 사용될 수 없다. 예를 들면, 블록(272A) 내 워드라인(324)은 결함이 있는 예비 블록(274)과 공유된다. 이 워드라인은 폴드되어 다른 예비 블록(273) 내 워드라인(326)에 맵핑될 수 있다(맵핑(328)으로 나타낸 바와 같이). 워드라인(326)은 결함이 있는 예비 메모리 블록(274)과 공유되지 않기 때문에, 워드라인(326)은 워드라인(324)을 대체할 수 있다. 유사하게, 예비 블록(274)과 공유되는 블록(272A) 내 모든 워드라인들은 예비 블록(273) 내 대응하는 워드라인에 맵핑되고, 이 워드라인들의 각각은 메모리 블록(271P)과 공유된다. 이하 기술되는 바와 같이, 예비 블록 내 결함이, 이 도면에 도시된 바와 같이, 어레이 밖으로 맵핑될 수 있게 용장성 정보의 추가의 비트가 제공될 수도 있다.
그러나, 워드라인들이 주 어레이 블록들과 예비 블록들간에 공유되지 않는 이외 다른 실시예들이 특히 참작된다. 이러한 경우들에 있어서, 결함이 있는 어드레스를 저장하기 위한 여분의 비트는 요구되지 않을 수 있다.
블록 용장성을 위한 트림( Trim ) 비트들 및 제어 로직
전형적인 실시예로서 도 7에 도시된 메모리 어레이(300)를 사용하면, 각 쌍의 예비 블록들이 이웃한 베이들 중 어느 한 베이, 그러나 둘 다는 아닌 베이 내 불량 블록을 대체할 수 있기 때문에, 4가지 가능한 블록 대체들이 있다. 도 9를 참조하면, 이러한 메모리 블록 대체들의 제어를 나타내는 블록도가 도시되었다. 트림 비트들(340)의 블록은 장애 블록들의 어드레스들을 포함하게 프로그램된다. 4가지 가능한 블록 대체들이 있기 때문에, 각각 7비트들의 4개의 엔트리들이 있다. 표 1은 엔트리 내 각 비트의 목적들을 기술한다. 장애 어드레스는 실제 블록 어드레스보다 1비트를 더 갖는 것(BLKADD[3:0])에 유의한다. 이것은 예비 블록 내 BL-WL 단락을 가진 다이가 확실하게 복구될 수 있게 하기 위해 요구되며, 그렇게 하지 않으면 블록15/베이0의 반(단락이 예비 블록 0에 있다면) 혹은 블록0/베이1(단락이 예비 블록 1에 있다면)이 사용되지 못할 것이다.
표 1
비트# 이름 목적
[6] ENABLE 활성화 비트, 0이면 엔트리가 비활성화된다(사용되지 않는다)
[5] RXL_BAY 좌측 혹은 우측 베이에 장애(0=좌측, 1=우측)
[4:0] FAIL_BLKADD[4:0] BL-WL 단락을 가진 블록의 어드레스 FAIL_BLKADD[4:0]=11111(-)=> 예비 블록1 내 단락 FAIL_BLKADD[4:0]=0XYXW=> BLKADD[3:0]=XYZW를 가진 블록 내 단락 FAIL_BLKADD[4:0]=10000(16)=> 예비 블록0 내 단락
이러한 트림 비트들은 임의의 적합한 프로그램가능 기술에 구현될 수 있다. 예를 들면, 전기적으로 프로로그램가능한 휴즈들, 레이저 프로그램가능 휴즈들, 플래시 EEPROM과 같은 비휘발성 프로그램가능 메모리 셀들, 안티-휴즈 셀들과 같은 수동 소자 메모리 셀들, 혹은 이외 어떤 다른 기술이 채용될 수 있다. 여기에서 "트림 비트"라는 용어는 프로그램가능한 메모리의 이러한 비트들을 어레이(예비 블록들 및 주 어레이 블록들 모두) 내 메모리 셀들로부터 구별하는데 편리하며, 다른 이러한 트림 비트들이 캘리브레이션을 제공하거나 다른 디지털 메모리 디바이스에 다른 아날로그 "트리밍"기능을 제공하는데 사용될 수도 있기 때문에 편리하다.
매치( Match ) 로직
4개의 7비트 엔트리들을 포함한 28개의 전체 비트들은 버스(341)를 통해 매치 로직 블록(342)으로 전달된다. 또한, 이 블록은 버스(345)로 전달된 4비트 블록 어드레스 BLKAD[3:0], 버스(346)로 전달된 최하위 워드라인 어드레스 RAD[O], 및 버스(347)로 전달된 8비트 그룹의 개개의 베이 활성화 신호들 BAYE[7:0]을 수신하며, 이들 모두는 메모리 어레이 동작들을 제어하기 위한 제어 로직 블록(도시생략)으로부터 발생될 수 있다. 매치 로직 블록(342)은 할성화될 수도 있었을 주 어레이 블록을 비활성화하고 대신 예비 블록들을 활성화할지를 결정하기 위해 이들 신호들을 트림 비트 엔트리들과 비교한다.
8개의 출력신호들(예비 블록 활성화, SPBLKEN[7:0])은 8 베이들 중 어느 것에서 정상 블록이 예비 블록으로 대체되어야 할 것인지를 나타낸다. SPBLKEN[7:0]이 전부 제로이면, 대체는 필요하지 않다. 단락에 의해 영향을 받은 것의 이웃들인 반의 블록들을 대체할 때 올바른 SPBLKEN 신호들을 활성화하기 위해 RAD[O] 신호가 필요하다. 즉, 위에 기술된 바와 같이, 현 블록 어드레스가 결함 블록에 이웃하게 된 주 어레이 블록에 대응한다면, 주 어레이 블록은 현재 행 어드레스가 결함 블록과 공유된 워드라인에 대응할 경우 비활성화되나, 주 어레이 블록은 행 어드레스가 결함 블록과 공유되지 않는 워드라인에 대응한다면 비활성화되지 않는다(그리고 액세스가 주 어레이 블록에서 진행하게 허용된다).
SPBLKEN[7:0] 신호들을 발생하기 위한 로직은 이웃 블록들에 대한 SPBLKEN도 활성화할 필요성에 기인해서 다소 콘볼루션된다. 이하 전형적인 코드에서, 블록 어 드레스의 최하위 비트는 워드라인이 이웃한 결함 블록과 공유되는지 여부를 추론하기 위해 행 어드레스의 최하위 비트와 비교될 수 있다. 변수들로서 4개의 엔트리들 각각의 7개의 트림 비트들, ENABLE_i, RXL_BAY_i, 및 FAIL_BLKADD_i[4:0](i=0,1,2,3)을 참조하면, 8비트 신호 SPBLKEN[7:0]를 발생하는 전형적인 로직은 다음과 같이 기술될 수도 있다.
For i=0,1,2,3
REPL_i=O
If FAIL_BLKADD_i=BLKADD then
REPL_i=1
Else if 0≤FAIL_BLKADD_i+1≤15 and BLKADD[O]=RAD[O] and FAIL_BLKADD_i+1=BLKADD then REPL_i=1
Else if 0≤FAIL_BLKADD_i-1≤15 and BLKADD[0]=not(RAD[0]) and FAIL_BLKADD_i-1=BLKADD then REPL_i=1
SPBLKEN[2i]=ENABLE_i and not(RXL_BAY) and REPL_i
SPBLKEN[2i+1]=ENABLE_i and RXL_BAY and REPL_i
이 코드에서, 변수 BLKADD는 현재 메모리 동작을 위한 블록 어드레스를 지칭하며, FAIL_BLKADD_i 및 BLKADD와 같은 이러한 복수-비트 변수들의 언급들은 이러한 변수들의 모든 5비트들을 지칭하는 것으로서 간주될 것이다. 그러나, BLKADD[0]과 같은 언급은 현재 블록 어드레스의 단지 비트 제로만을 말한다. 이러한 예비 블 록 활성화 신호들을 발생하기 위한 그외 동등한 로직 기능로 대체될 수도 있다.
SPENBLK[7:0] 신호들은 버스(343)로 메모리 코어(300)에 전달된다. 각각의 SPENBLK[i] 신호는 메모리 어레이의 각각의 BAY[i]에 전달되고, 이러한 예비 블록 활성화 신호가 유효로 되었을 때(예를 들면, 하이), BAY[i] 내 모든 주 어레이 블록들을 비활성화할 것이다. 이러한 로직은 모든 블록 내에 행 디코드 및/또는 프리디코드 로직에 구현될 수 있다.
도 10을 참조하면, 각각의 쌍의 베이들을 위한 각각의 매치 로직이 각각의 쌍의 베이들을 위한 각각의 예비 블록들 밑에 놓여지는 전형적인 메모리 어레이 구성(350)이 도시되었다. 메모리 어레이는 351, 352, ... 358로 표기된 8개의 베이들, 및 4개의 예비 블록 영역들(361, 362, 363, 364)을 포함한다. 트림 비트 블록(340)은 각 블록 대체에 하나씩의 4세트들의 7비트 엔트리들을 발생한다. 여기에서, 예비 블록(361)(즉 베이(351 혹은 352) 내 블록을 대체하기 위한)을 위한 7비트 엔트리는 TF_BLKRED_ENTRY1_TB[6:O]로 표기되었고 버스(368)를 통해 매치 로직(365)에 전달된다. 다른 3개의 엔트리들, TF_BLKRED_ENTRY2_TB[6:0], TF_BLKRED_ENTRY2_TB[6:0], 및 TF_BLKRED_ENTRY3_TB[6:0]은 도시된 바와 같이, 베이 2/베이 3, 베이 4/베이 5, 및 베이 6/베이 7을 위한 각각의 매치 로직 블록들에 전달된다.
베이 0/베이 1을 위한 매치 로직 블록(365)은 한 쌍의 베이 활성화 신호들 BAYE[1:0]을 수신한다. 유사하게, 다른 쌍들의 베이 활성화 신호들 BAYE[3:2], BAYE[5:4], 및 BAYE[7:6]은, 도시된 바와 같이, 베이 2/베이 3, 베이 4/베이 5, 및 베이 6/베이 7을 위한 각각의 매치 로직 블록들에 전달된다. 모든 4개의 매치 로직 블록들은 4비트 블록 어드레스 신호 BLKADD[3:0] 및 최하위 행 어드레스 비트 RAD[0]을 수신한다. 각각의 매치 로직 블록은 각각의 좌측 및 우측 예비 블록 활성화 신호 SPBLKEN_L 및 SPBLKEN_R을 발생한다. (여기에 기술된 바와 같이, 이들 4세트들의 SPBLKEN_L 및 SPBLKEN_R 신호들, 각각 베이 0/베이 1, 베이 2/베이 3, 베이 4/베이 5, 및 베이 6/베이 7을 위한 한 세트는 SPENBLK[7:0]신호들로서 기술된다). 예를 들면, 베이 0/베이 1을 위한 매치 로직 블록(365)은 노드(366)에 SPBLKEN_L 신호를 발생하고 노드(367)에 SPBLKEN_R 신호를 발생한다. 노드(366) 상에 SPBLKEN_L 신호가 유효로 되었을 때, 베이 0 내 모든 주 어레이 블록들은 비활성화된다. 마찬가지로, 노드(367) 상에 SPBLKEN_R 신호가 유효로 되었을 때, 베이 1 내 모든 주 어레이 블록들은 비활성화된다. 이러한 로직은 모든 블록 내 행 디코드 및/또는 프리디코드 로직에 구현될 수 있다. 이러한 기능을 달성하기 위한 전형적인 회로가 도 11에 도시되었다. 이 회로에서 없었다면 블록을 활성화하였을 BLKEN 신호(381)보다는 실제 블록 활성화 신호(383)를 발생하기 위해, 여기에서는 SPBLKEN_L/R(382)로서 도시된, 적합한 좌측 혹은 우측 예비 블록 활성화 신호가 사용된다.
예비 블록들
도 12를 참조하면, 2개의 예비 블록들(401, 402)을 포함하는 예비 블록 영역(361)(도 10으로부터)과 같은 대표적인 예비 블록 부분이 도시되었다. 예비 블 록(401, 402)의 상부에 일 그룹의 SELB 라인들(410)은 PMOS 스위치들(411)과 같은 결합회로들에 의해 좌측으로 베이 0 내 SELB 라인들에 혹은 우측으로 베이 1 내 SELB 라인들에 결합된다. 마찬가지로, 예비 블록(401, 402)의 하부에 일 그룹의 SELB 라인들(412)은 유사하게 베이 0 혹은 베이 1 내 SELB 라인들에 결합된다. SPBLKEN_L 및 SPBLKEN_R 신호들은 각각의 노드들(366, 367) 상에 수신된다. 어느 한 신호가 유효로 되었을 때, 예비 블록 영역(361)이 활성화되고, 노드(403) 상에 SPEN 신호가 유효로 되어 예비 블록들의 상부에 예비 전역 열 디코더(413) 및 예비 블록들의 하부에 예비 전역 열 디코더(414)를 활성화한다.
최하위 행 어드레스 BLDADD[O]에 따라, 어느 한 예비 블록(401)이 활성화되거나(노드(415) 상의 블록 0 활성화 신호), 예비 블록(402)이 활성화된다(노드(416) 상에 블록 1 활성화 신호에 의해). 한 쌍의 하이 전압 레벨 시프터들(408, 409)은 SELB 라인들(410, 4120)을 좌측 혹은 우측의 베이에 결합하는 PMOS 스위치들(411)을 제어하기 위해 한 쌍의 하이 전압 활성화 신호들 XSPBLKEN_HV_R 및 XSPBLKEN_HV_L을 발생한다. 위에 언급된 바와 같이, 예비 전역 열 디코더들(413, 414)은 전역 하이 전역 열 디코더(CSG) 라인들을 좌측 베이 혹은 우측 베이로부터 오는 것들에 결합하기 위한 하이 전압 전송 게이트들(도시생략)을 포함할 수 있고, 또한, 좌측 및 우측 예비 블록 활성화 레벨 시프터들(408, 409)에 의해 제어될 수도 있다. 대안적으로, 예비 전역 열 디코더들(413, 414)은 특정 예비 블록 영역 내 CSG 라인들을 생성하기 위한 독립적인 디코더들일 수 있고, 이 예비 블록 CSG 라인들은 좌측 베이 혹은 우측 베이 내 CSG 라인들에 결합될 필요가 없다.
이하 기술되는 바와 같이, 어떤 3차원 실시예들에서 예비 블록들은 대응하는 감지 증폭기 혹은, 어떤 실시예들에 있어선, 페이지 서브-레지스터를 포함하지 않으며, 여기에 도시된 예비 블록 제어 회로들은 이들 실시예가 아니면 감지 증폭기 및 페이지 서브-레지스터를 위해 할당되는 레이아웃 영역을 사용하여 구현될 수 있다.
도 13을 참조하면, 워드라인이 2개의 베이들간 경계에 걸쳐 공유되는 메모리 어레이 실시예가 도시되었다. 즉, 한 베이의 마지막 메모리 블록 내 반의 워드라인들은 이웃 베이 내 제1 메모리 블록과 공유된다. 블록15/베이1(블록(352P)으로도 표기되었음)은 베이 1 내 16 메모리 블록들의 마지막이다(여기에서는 베이(352)로서 기술되었음). 우측으로 다음 메모리 블록인 블록O/베이2(블록(353A)로도 표기되었음)는 베이 2 내 16 메모리 블록들 중 첫 번째이다(베이(353)로서 기술되었음). 베이 0을 위한 두 개의 예비 블록들(401, 402)은 베이 2를 위한 2개의 예비 블록들(362A, 362B)이다.
BL-WL 단락(420)이 베이들간 경계에 메모리 블록들 중 하나에서 발생한다면, 이 블록은 여전히 대체될 수 있으나, 두 쌍들의 예비 메모리 블록들의 부분들(즉, 모든 4개의 예비 블록들의 부분들)이 사용되어야 하기 때문에 2개의 엔트리들이 트림 비트 블록에서 사용된다. 결함 블록(353A) 내 모든 워드라인들은 여기에서는 맵핑들(421, 422)로서 도시된, 베이 2/베이 3을 위한 대응하는(예를 들면, 기수 혹은 우수) 예비 블록(362A)에 맵핑된다. 결함 블록(353A)과 공유되는 이웃한 블록(353B) 내 워드라인들은 다른 예비 블록(362B)에 맵핑된다. 그러나, 결함 블 록(353A) 내 워드라인들과 공유되는 다른 이웃한 메모리 블록(352P) 내 워드라인들은 블록들(352P, 362B)이 같은 SELB 라인들 및 같은 감지 증폭기들을 공유하지 않기 때문에 예비 블록(362B)에 맵핑될 수 없다. 대신에, 이웃한 블록(352P) 내 반의 워드라인들은 맵핑(424)으로 보인 바와 같이, 베이0/베이1을 위한 예비 블록(402)에 맵핑된다. 이러한 블록 대체 맵핑이 베이들간 경계 상에서 일어나는 결함이 난 블록을 대체하는 능력을 제공하나, 4개의 서로 다른 베이들(예를 들면, 베이 0, 베이 1, 베이 2, 및 베이 3; 혹은 베이 4, 베이 5, 베이 6, 및 베이 7)을 위해 모든 예비 블록 자원들을 소비하며, 결함 블록이 베이 경계에 이웃한 4개의 블록들(예를 들면, 베이1/블록 15; 베이 2/블록 0; 베이 5/블록 15; 혹은 베이 6/블록 0) 중 하나라면 단지 하나의 결함 블록만이 모든 4개의 베이들에서 대체될 수 있다. 대안적으로, 다른 실시예들에서, 워드라인들은 베이들간 경계에 걸쳐 공유되지 않으며, 각 쌍의 베이들 내 블록 대체 제약들은 다른 쌍들의 베이들과는 무관하다. 따라서, 베이1/블록 15 내 결함은 전체 스트립의 모든 예비 블록 자원들을 소비하지 않을 것이다.
도 14를 참조하면, 본 발명의 어떤 실시예에 따라 세그먼트된 워드라인 배열을 구비한 3차원 메모리 어레이를 나타내는 개략도이다. 각각의 워드라인은 메모리 어레이의 적어도 하나, 및 이점이 있게는 1이상의 워드라인층 상에 하나 이상의 워드라인 세그먼트들에 의해 형성된다. 예를 들면, 제1 워드라인은 메모리 어레이의 한 워드라인층 상에 배치된 워드라인 세그먼트(130)에 의해서 그리고 또 다른 워드라인층 상에 배치된 워드라인 세그먼트(132)에 의해 형성된다. 워드라인 세그먼트 들(130, 132)은 수직연결(128)에 의해 연결되어 제1 워드라인을 형성한다. 또한, 수직연결(128)은 또 다른 층에 배치된(예를 들면, 반도체 기판 내에) 드라이버 디바이스(126)(혹은 대안적으로는 드라이버 회로)로의 연결을 제공한다. 행 디코더(도시생략)로부터의 디코딩된 출력(122)은 워드라인 세그먼트들(130, 132)에 실질적으로 평행하게 횡단하며, 선택되었을 때는 워드라인 세그먼트들에 실질적으로 수직하게 횡단하는 디코딩된 바이어스 라인(124)에 디바이스(126)를 통해 워드라인 세그먼트들(130, 132)을 결합한다.
제2 워드라인을 형성하고 드라이버 디바이스(127)로의 연결경로를 제공하기 위해 수직연결(129)에 의해 연결되는 워드라인 세그먼트들(131, 133)이 또한 도시되었다. 행 디코더로부터의 또 다른 디코딩된 출력(123)은, 선택되었을 때, 이들 워드라인 세그먼트들(131, 133)을 디바이스(127)를 통해 디코딩된 바이어스 라인(124)에 결합한다. 유사한 세그먼트된 워드라인 구조들의 다른 상세들은 Roy E. Scheuerlein의 전술한 미국특허 6,879,505에 기술되어 있다.
도 15는 각각이 각각의 비트라인층에 대응하는 워드라인층들을 갖는 3차원 메모리 어레이의 단면도이다. WLl, WL3, WL5, 및 WL7로 표기된 4개의 워드라인층들이 도시되었다. 층(WL1) 상에 워드라인 세그먼트들은 비트라인들을 비트라인층(BL2)에 대응한다. 유사하게, 층들(WL3, WL5, WL7) 상에 워드라인 세그먼트들은 비트라인층들(BL4, BL6, BL8) 상에 비트라인들에 각각 대응한다.
블록(137) 내의 워드라인 세그먼트들(132, 133, 134, 135)은 논리적 워드라인을 형성하기 위해 수직연결(128)에 의해 연결된다. 비트라인층(BL8) 상에 복수의 비트라인들(144)이 도시되었다. 복수의 메모리 셀들(146)이 각각의 비트라인(144)과 워드라인 세그먼트(142) 사이에 형성된다. 이러한 메모리 셀들은 바람직하게는 안티퓨즈 구조를 탑재한 수동 소자 메모리 셀들이지만 다른 메모리 셀 기술들도 사용될 수 있다.
워드라인 세그먼트(132)는 메모리 블록(137) 내에 속하고, 워드라인 세그먼트(142)는 이웃한 블록(136) 내에 속한다. 이들 2개의 워드라인 세그먼트들은 다른 워드라인 세그먼트들에 수직으로 연결되어 둘 다 각 블록 내에 워드라인을 형성하고, 이들 블록들(136, 137)간에 워드라인들을 공유한다.
4개의 비트라인층들(BL2, BL4, BL6, BL8)은 워드라인층들이 함께 연결되어 아래로부터 공급되기 때문에, 각각, 층0, 층1, 층2, 및 층3으로서 표기되었다. 이러한 메모리 어레이 구조에서 열 디코딩이 달성될 수 있는 다양한 방법들이 있다. 예를 들면, 각 열 어드레스는 단일 비트라인층 상에 단일 비트라인에 대응할 수도 있을 것이다. 그러나, 이러한 개개의 비트라인들을 디코딩하기 위해 필요한 피치를 갖고 이러한 열 디코더를 레이아웃하기는 매우 어렵다. 결국, 각 열 어드레스에 대해 일 그룹의 비트라인들을 선택하고, 각각의 선택된 비트라인을 각각의 감지 증폭기에 결합되는 각각의 감지 라인(예를 들면, SELB 라인)에 결합하는 것이 유용하다.
본 발명의 어떤 실시예들에 있어서, 선택된 메모리 블록에서 논리적 열이 선택되었을 때, 일 그룹의 16 비트라인들이 선택되고(예를 들면, 4개의 층들 각각으로부터 4개의 비트라인들) 각각 대응하는 SELB 라인에 결합된다. 한 이러한 층 선 택이 도 15에 도시되었다. 이 전형적 실시예에 있어 비트라인들은 인터리브되기 때문에, 비트라인들 중 반(예를 들면, 우수 번호의 비트라인들)이 메모리 블록의 상부로 나가고, 다른 반의 비트라인들(예를 들면, 기수 번호의 비트라인들)은 메모리 블록의 하부로 나간다. 이러한 비트라인들은 개별적이 아니라 쌍들로 인터리브될 수도 있을 것이다. 다른 실시예들에서, 비트라인들은 전혀 인터리브될 필요가 없다. 이러한 경우에, 모든 비트라인들은 통상적으로 상부 및 하부 둘 다가 아니라 어느 하나로 메모리 블록에서 나간다.
열 0이 블록(137)에서 선택되었을 때, 메모리 블록의 상부에서 나가는 층0 상의 제1의 4개의 비트라인들(0T, 1T, 2T, 3T로 표기되었음)이 SELB[3:0]에 결합되고, 메모리 블록의 상부에서 나가는 층1 상의 제1의 4개의 비트라인들은 SELB[7:4]에 결합되고, 메모리 블록의 상부에서 나가는 층2 상의 제1의 4개의 비트라인들은 SELB[11:8]에 결합되고, 메모리 블록의 상부에서 나가는 층3 상의 제1의 4개의 비트라인들은 SELB[15:12]에 결합된다. (도면에서, 각각의 비트라인(144)은 이 전형적인 디코딩 및 층 선택을 나타내기 위해 예를 들면, "0T"를 사용하여 메모리 블록의 상부 상에 SELB[0]에 결합되는 비트라인을 표현하고, "2B"를 사용하여 메모리 블록의 하부 상의 SELB[2]에 결합되는 비트라인을 표현하고, 등등을 하기 위해 표기가 되었다). 유사하게, 열 1이 블록(137)에서 선택되었을 때, 메모리 블록의 상부에서 나가는 층0 상의 다음 4개의 비트라인들이 SELB[3:0]에 결합되고, 메모리 블록의 상부에서 나가는 층1 상의 다음 4개의 비트라인들은 SELB[7:4]에 결합되고, 메모리 블록의 상부에서 나가는 층2 상의 다음 4개의 비트라인들은 SELB[11:8]에 결합되고, 메모리 블록의 상부에서 나가는 층3 상의 다음 4개의 비트라인들은 SELB[15:12]에 결합된다. 이것은 Luca G. Fasoli 등에 의한 전술한 "Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders"에 상세 기술된 바와 같이 16-헤드 열 디코더를 사용함으로써 달성될 수 있다. 이러한 회로는 4개의 층 선택기 회로들을 구동하는 단일 디코더 노드로서 간주될 수 있다. 각각의 층 선택기 회로는 각각의 비트라인층 상에 4개의 이웃한 비트라인들(즉, 블록의 상부 혹은 하부로 메모리 블록에서 나가는 비트라인들의)을 각각의 층 선택기 회로에 연관된 일 그룹의 SELB 라인들에 결합한다.
각 워드라인을 구동하기 위한 추가의 유용한 회로 및 레이아웃 배열들(예를 들면, 이를테면 수직연결(128)과 같은 각각의 수직연결에 의해)은, 개시된 바를 참조로 여기 포함시키는 2005년 3월 31일에 출원된 미국출원 11/095,905인 Christopher J. Petti, 등에 의한 "Transistor Layout Configuration for Tight-Pitched Memory Array Lines"에 기술되어 있다.
도 16을 참조하면, 4그룹들의 4개의 이러한 SELB 라인들로 32 메모리 블록들 및 16 SELB 라인들을 포함하는 메모리 어레이(440)를 도시한 블록도가 도시되었다. 어떠한 예비 블록들도 제공되지 않으며, 따라서 어떠한 블록 용장성도 지원되지 않는다. 메모리 블록들 중 16개는 감지 증폭기를 포함하고, 각각은 SELB 라인들 중 하나에 각각 연결된다. 예를 들면 메모리 블록(444)은 SELB[0]에 결합되는 감지 증폭기(443)를 포함하며, 메모리 블록(445)은 감지 증폭기를 전혀 포함하지 않는다. 또한, 각각의 메모리 블록은 4개의 층 선택기 회로들로서 이를테면 층0 선택기(446), 층1 선택기(447), 층2 선택기(448), 및 층3 선택기(449)를 포함하고, 이들 모두는 메모리 블록(450)에 연관된다. 각 메모리 블록에 연관된 4개의 층 선택기들은 모든 도시된 메모리 블록들에 걸쳐 동일하다.
블록(444)을 참조하면, 맨 좌측의 열 디코더 라인이 선택되면, 일 그룹의 4개의 층 선택기들(442)이 동시에 활성화되고, 4개의 메모리 층들의 각각으로부터 4개의 비트라인들은 16개의 SELB 라인들 중 각각의 일 그룹의 4개 라인들에 각각 결합된다. 이에 따라, 각각의 비트라인은 16개의 SELB 라인들 각각에 결합되고, 각각은 감지 증폭기(443)와 같은 대응하는 감지 증폭기에 의해 감지된다.
도 14 및 도 15에 도시된 바와 같은 메모리 구조에서, 메모리층들의 부분만을 구현하는 것이 바람직할 수도 있다. 예를 들면, 4개의 이러한 메모리층들이 지금까지 기술되었고 열 선택 회로가 메모리 동작동안 16개의 SELB 라인들 각각에 비트라인을 결합하는 것으로 기술되었을지라도, 층0 및 층1만을 포함하는 부분적 메모리 어레이를 구현하는 것이 바람직할 수도 있다. 이것은 4개의 메모리 플레인들 각각에 대한 메모리 블록 자체 내 워드라인 및 비트라인 마스크들이 동등하고, 메모리 어레이는 실제로 소수의 메모리 플레인들이 구현되어 제조될 수 있기 때문에, 층2 및 층3에 연관된 마스크들 및 가공단계들을 생략하고 메모리층들 위에 층들(예를 들면, 금속층들)에 대한 가공을 곧바로 진행함으로써 달성될 수도 있을 것이다. 그러나, 다시 도 16을 참조하면, 층2 혹은 층3 상에 구현된 비트라인들이 전혀 없다면, 어떠한 비트라인들도 반의 SELB 라인들, 즉 층2 및 층4 선택기 회로들에 결 합되는 SELB[15:8]에 결합되지 않을 것이다. 이들 SELB 라인들의 반( 및 이에 연결된 감지 증폭기 회로들)을 무시하기 위해서 디코딩을 변경하는 것이 개념적으로 가능하나, 실제로 이것은 다른 디코드 옵션들보다 훨씬 더 어려울 수 있다.
반의 메모리 블록들에 대한 층 선택기 회로들이 상호교환되는 한 가능한 기술이 도 17에 도시되었다. 블록0 내지 블록15는 전처럼 층 선택기 회로들을 포함하고, 블록16 내지 블록31은 층2 및 층3 선택기 회로들에 대해 상호교환되는 층0 및 층 1 선택기 회로들을 포함한다. 이러한 층 선택기 상호교환은, 어떤 실시예들에 있어서는, 각각의 비트라인들로부터 수직연결들(즉, "zias")을 16-헤드 열 디코더들 내 트랜지스터 소스/드레인 영역들로 단지 교환함으로써 달성될 수 있다. 모든 4개의 메모리층들이 구현된다면, 주어진 시간에 단지 하나의 메모리 블록만이 활성화되고, 어떤 블록이 활성화되는가에 따라 디코드 맵핑이 다를지라도, 모든 16개의 SELB 라인들에는 블록 및 열 어드레스에 관계없이 데이터가 제공된다. 예를 들면, SELB[0] 라인은 블록0 내지 블록15에 대한 층0 상의 비트라인에 대응하고, SELB[0] 라인은 블록16 내지 블록31에 대한 층2 상의 비트라인에 대응한다.
도 18을 참조하면, 동일한 메모리 어레이 구성(460)이 도시되었는데, 이번에는 제1의 두 개의 메모리층들만이 실제로 구현되는 실시예에 대응한다. 메모리 동작동안에 각각의 비트라인은 블록0 내지 블록15에서 선택된 것과 블록16 내지 블록31에서 선택된 것인 2개의 서로 다른 메모리 블록들을 활성화함으로써 16개의 SELB 라인들 각각에 결합된다. (또 다른 트림 비트는 4-층 혹은 2-층 가정에 따라 디바이스가 디코딩해야 할지를 지시하는데 사용될 수 있다). 메모리 블록0에서, 일 그 룹의 두 개의 층 선택기들(462)은 동시에 활성화되고, 층0 및 층1 각각으로부터 4개의 비트라인들은 SELB[3:0] 및 SELB[7:4]에 각각 결합된다. 메모리 블록(16)에서, 동일 열 어드레스에 대해, 또 다른 한 그룹의 2개의 층 선택기들(463)이 동시에 활성화되고, 층0 및 층1 각각으로부터 다른 한 그룹의 4개의 비트라인들이 SELB[11:8] 및 SELB[15:12]에 각각 결합된다. 이에 따라, 독출/기입 경로에 어떠한 변경들을 필요로 함이 없이 2층 혹은 4층 호환성이 달성될 수 있다. 대신에, 블록 활성화 디코딩은 2층 옵션에 있어서는 2개의 개별적 블록들(동일 SELB 라인들에 연관된)을 동시에 활성화하기 위해서, 4층 옵션에 있어서는 하나의 블록만을 활성화하게 변경된다. 물론, 보다 큰 메모리 어레이에서, 추가의 독립적인 세트들의 SELB 라인들 및 감지 증폭기들이 제공된다면 추가의 메모리 블록들이 활성화될 수도 있다.
블록 용장성이 요망된다면, 위에 기술된 바와 같이 예비 메모리 블록들이 제공될 수도 있다. 도 19를 참조하면, 각각 감지 증폭기를 구비한 16개의 메모리 블록들, 및 감지 증폭기를 구비하지 않은 2개의 예비 블록들을 포함하는 메모리 어레이(480)가 도시되었다. 층 선택기 회로들은 블록들 0-7과 비교해서 블록들 8-15에 대해 상호교환된다. 증가하는 SELB 라인 번호들에 관하여, 메모리 블록들 0 내지 7 각각에 대해 층0/층2/층1/층3의 순서로 층 선택기 회로들이 배열되고, 이들 블록들은 이러한 층 맵핑에 대해 유형A 블록들이라 칭할 수 있다. (이들 블록들은 이웃한 블록들간에 워드라인들의 공유에 기초하여 교번하는 기수 및 우수 메모리 블록들일 수 있는 것을 상기한다). 층 선택기 회로들은 메모리 블록들 7 내지 15 각각에 대 해 층2/층0/층3/층1의 순서로 배열되고, 이들 블록들은 이러한 층 매핑에 대해 유형B 블록들이라 칭할 수 있다. 4층 실시예에서, 단지 하나의 블록만이 활성화되고, 2층 실시예(도면에 도시된 바와 같이)에서는 메모리 동작동안 각각의 비트라인을 각각의 SELB 라인에 결합하기 위해 2개의 블록들이 동시에 활성화된다.
2개의 예비 블록들이 유형 A 메모리 블록들로서 도시되었다(위에 기술된 바와 같이, 하나는 기수이고 다른 하나는 우수일 수도 있을지라도). 이것은 두 이웃한 블록들이 유형 A 블록들인 한 유형 A 블록이 대체될 수 있음을 의미한다. 즉, 블록들 0-6은 대체될 수 있으나 블록들 7-15는 아니다. 두 예비 블록들이 유형 B 블록들이었다면, 단지 블록들 9-15만이 대체될 수도 있을 것이다. 이러한 제약은 2층 실시예에만 적용된다. 4층 실시예에서, 층 맵핑이 결함이 있는 주 어레이 블록에 비교해서 예비 블록에서 다를 수도 있을지라도(예를 들면, 예비 유형 A 블록은 주 어레이 유형 B 블록을 대체한다), 어떠한 메모리 블록이든 대체될 수 있다.
메모리 어레이(500)가 교번하는 유형 A 및 유형 B 메모리 블록들을 포함하고 또한 예비 유형 A 메모리 블록 및 예비 유형 B 블록을 포함하는 또 다른 구성이 도 20에 도시되었다. 4층 실시예에서, 단지 하나의 메모리 블록만이 활성화되며, 전처럼, 2층 실시예에서 한 쌍의 블록들이 동시에 활성화된다. 그러나, 여기에서, 한 쌍의 동시에 활성화된 메모리 블록들은 도시된 바와 같이 이웃한 블록들이다. 또한, 메모리 블록들의 임의의 기수/우수 개인화가 유형 A 및 유형 B 구성과 일관되는 한, 어떠한 블록이든 대체될 수 있다. 예를 들면, 블록0이 우수 메모리 블록이고 또한 유형 A 메모리 블록이라면, 예비 블록0은 우수 메모리 블록 및 유형 A 메 모리 블록일 것이다. 유사하게, 블록1이 기수 메모리 블록 및 유형 B 메모리 블록이면, 예비 블록1은 기수 메모리 블록 및 유형 B 메모리 블록일 것이다. 결국, 임의의 유형 A(우수) 메모리 블록은 유형 B(기수) 이웃들을 가지며, 각각의 이웃한 유형 B(기수) 메모리 블록의 반이 유형 B(기수) 예비 블록1에 맵핑되어, 유형 A(우수) 예비 블록0에 의해 대체될 수 있다. 마찬가지로, 임의의 유형 B(기수) 메모리 블록은 유형 A(우수) 이웃들을 가지며, 각각 이웃한 유형 A(우수) 메모리 블록의 반이 유형 A(우수) 예비 블록0에 맵핑되어, 유형 B(기수) 예비 블록1에 의해 대체될 수 있다.
4층 디바이스에서(즉, 실제로 구현된 메모리층들에 모든 층 선택기 회로들이 결합되는), 위에 기술된 맵핑은 이러한 A/B 층 선택기 배열에 대해 똑같이 유효하다. 맵핑은 2층 디바이스에 대해서도 동등하나, 예비 블록 활성화( 및 다른 어드레스된 주 어레이 블록의 결과적인 비활성화)는 2개의 서로 다른 블록들이 동시에 활성화되기 때문에 다소 더 복잡하다. 주어진 메모리 동작에 있어서; (1) 2개의 주 어레이 블록들이 활성화될 수 있거나; (2) 하나의 주 어레이 블록 및 하나의 예비 블록이 활성화될 수 있거나(제2 주 어레이 블록은 비활성화되며); (3) 두 예비 블록들이 활성화될 수도 있다(아울러 두 주 어레이 블록들은 비활성화된다).
다음 6개의 도면들은 BL-WL 단락이 없거나 블록들(혹은 근처 블록) 중 하나가 결함으로서 표시되게 하는 다른 결함이 없다면 주 어레이 내 한 쌍의 블록들이 활성화되었을 몇가지 서로 다른 상황들의 각각에 있어 어느 블록들이 활성화되는가의 예를 제공한다. 이들 도면들은 2층 실시예에 대해서만 기술한다. 4층 실시예에 서, 한번에 단일의 메모리 블록만이 활성화된다.
도 21을 참조하면, 기수 블록들(521, 523) 및 우수 블록들(522, 524)을 구비하며 우수 예비 블록(526) 및 기수 예비 블록(527)을 더 구비하는 어레이의 부분이 도시되었다. 우수 블록들은 유형A 블록들이고 기수 블록들은 유형 B 블록들인 것으로 가정하나, 이것은 임의이다. 기수 블록(523)을 결함이 되게 하는 단락이 이 블록에 도시되었다. 위에 기술된 바와 같이, 결함이 있는 기수 블록(523)은 기수 예비 블록(527)에 맵핑되고, 결함 블록과 공유되는 이웃 우수 블록(522) 내 워드라인들, 및 결함 블록과 공유되는 이웃 우수 블록(524) 내 워드라인들은 도면에 도시된 바와 같이 우수 예비 블록(526)에 맵핑된다.
블록들(522, 523)은 블록 대체가 없었다면 주 어레이에서 활성화되었을 것이다(즉, 선택된 혹은 유효 워드라인은 이들 블록들 내에 이른다). 두 블록(522, 523)을 위한 유효(즉, 선택된) 워드라인이 도시되었다. 결함 블록(523)은 항시 비활성화되고 예비 블록(527)에 재-맵핑되나, 블록(522)은 유효 워드라인이 결함 블록(523)과 공유되지 않는다면 활성화된다. 이것이 본 경우이고 결국 블록(522)이 활성화되고 예비 블록에 재-맵핑되지 않는다. 도 21-26에 관하여 여기에서 사용된, "유효" 워드라인은 디바이스에 제공되는 어드레스에 대응하는 워드라인이고, 블록이 활성화되면 "선택"될 것이나, 이 워드라인은 예비 블록에 맵핑될 수도 있다. 또한, 어떤 실시예들(예를 들면, 어떤 2층 구현들)에서는 2개의 유효 워드라인들로서 2개의 메모리 블록들 각각에 각각의 워드라인이 있음이 명백할 것이다.
도 22를 참조하면, 동일한 상황이 도시되었으나 서로 다른 유효 워드라인들 을 갖고 있다. 맵핑은 위에서와 동일하나, 이 상황에서는 블록(522) 내 유효 워드라인이 결함 블록(523)과 공유되기 때문에, 블록(522) 또한 비활성화되고 대신에 예비 우수 블록(526)에 맵핑된다. 즉, 두 예비 블록들이 활성화된다.
도 23을 참조하면, 또 다른 상황이 도시되었다. 여기에서, 유효 워드라인들은 블록들(524, 525) 내에 이른다. 결함 블록은 블록(523)으로서 있어, 맵핑은 위와 같다. 그러나, 이 경우에, 본 경우로서, 블록(524) 내 유효 워드라인이 결함 블록(523)과 공유된다면 우수 블록(524)은 비활성화되고 예비 우수 블록(526)에 재-맵핑된다. 블록(525)에서, 유효 워드라인은 결함 블록(523)과 공유되지 않으며, 따라서 블록(525)이 활성화되고 예비 블록에 재-맵핑되지 않는다.
도 24를 참조하면, 기수 블록들(521, 523) 및 우수 블록들(522, 524)을 구비하며 우수 예비 블록(526) 및 기수 예비 블록(527)을 더 구비하는 동일 어레이가 도시되었다. 우수 블록들은 유형 A 블록들이고 기수 블록들은 유형 B 블록들인 것으로 가정한다. 우수 블록(522)을 결함이 되게 하는 단락이 이 블록에 도시되었다. 이 경우, 결함이 있는 우수 블록(522)은 우수 예비 블록(526)에 맵핑되고, 결함 블록과 공유되는 이웃 기수 블록(521) 내 워드라인들, 및 결함 블록과 공유되는 이웃 기수 블록(523) 내 워드라인들은 도면에 도시된 바와 같이 기수 예비 블록(527)에 맵핑된다.
도시된 바와 같이, 유효 워드라인들은 블록(522, 523) 내에 이르며, 블록들(522, 523)은 블록 대체가 없었다면 주 어레이에서 활성화되었을 것이다. 결함 블록(522)은 항시 비활성화되고 예비 블록(526)에 재-맵핑되나, 블록(523)은 유효 워드라인이 결함 블록(522)과 공유되지 않는다면 여전히 활성화된다. 이것이 본 경우이며, 결국, 블록(523)이 활성화되고 예비 블록에는 재-맵핑되지 않는다.
도 25를 참조하면, 동일한 상황이 도시되었으나 서로 다른 유효 워드라인들을 갖고 있다. 맵핑은 위에서와 동일하나, 이 상황에서는 블록(523) 내 유효 워드라인이 결함이 있는 블록(522)과 공유되기 때문에, 블록(523) 또한 비활성화되고 대신에 예비 기수 블록(527)에 맵핑된다.
도 26을 참조하면, 또 다른 상황이 도시되었다. 여기에서, 유효 워드라인들은 블록들(520, 521) 내에 이른다. 결함 블록은 블록(522)으로서 있어, 맵핑은 위와 같다. 그러나, 이 경우에, 본 경우로서, 블록(521) 내 유효 워드라인이 결함 블록(522)과 공유된다면 기수 블록(521)은 비활성화되고 예비 기수 블록(527)에 재-맵핑된다. 블록(520)에서, 유효 워드라인은 결함 블록(520)과 공유되지 않으며, 따라서 블록(520)이 활성화되고 예비 블록에 재-맵핑되지 않는다.
일부 실시예들에 있어서, 2층 디바이스 내 블록을 활성화할지 여부에 관한 결정은 다음과 같이 요약될 수 있다.
1. 선택된(즉, 유효) 워드라인이 결함 블록 내에 이른다면, 결함 블록을 비활성화하고 대신에 적합한 예비 블록에 재-맵핑한다(즉, 적합한 예비 블록을 활성화한다).
2. 선택된 워드라인이 결함 블록에 이웃한 블록 내에 이르나 결함 블록과 공유되지 않는다면, 이 이웃한 블록을 비활성화하고 대신에 적합한 예비 블록에 재-맵핑한다(즉, 적합한 예비 블록을 활성화한다).
3. 선택된 워드라인이 결함 블록에 이웃한 블록 내 이르나 결함 블록과 공유되지 않는다면, 이웃한 블록을 활성화하고 예비 블록에 재-맵핑하지 않는다.
4. 선택된 워드라인이 임의의 다른 블록 내 이른다면, 이 블록을 활성화한다.
도 27을 참조하면, 각각이 16 메모리 블록들을 포함하는 서로 다른 메모리 베이들이 구현된 메모리 어레이(550)가 도시되었다. 두 개의 서로 다른 64M 바이트 코어들로서 코어0 및 코어1이 도시되었고, 그 각각은 COREE[i] 신호에 의해 활성화된다. 각각의 코어는 각각의 베이0 내지 베이7 및 4쌍들의 예비 블록들을 포함하고, 각 쌍은 사이에 놓여져 각각의 쌍의 베이들 중 한 쌍 내 단일 블록을 대체하게 구성된다. 총 272 물리적 메모리 블록들에 대해서, 16개의 예비 메모리 블록들뿐만 아니라, 총 256(즉, 16x16)개의 논리적으로 어드레스가능한 메모리 블록들이 도시되었다. 매 한 쌍의 베이들에 대해 단지 하나의 블록이지만(즉, 베이들에서 장애들이 비교적 균등하게 분포되어 있다면), 이 어레이에서 최대 8 블록들까지 대체될 수 있다.
다른 4층 디바이스에 대한 2층 호환성을 달성하는 것으로서 이 메모리 어레이(550)의 맥락에서 블록 대체 로직의 전형적인 배열을 다음에 기술한다. 도 28을 참조하면, 이러한 전형적인 배열의 블록도가 도시되었다. 도 10-12에 도시된 배열과 비교해서, 2층 디바이스에 2개의 블록들을 활성화하는 준비가 행해진다. 하나의 활성화된 블록이 주 어레이에 있을 수 있고 한 활성화된 블록이 예비 블록에 있을 수 있기 때문에, 우수 블록들을 위한 것(SPBLKENA)과 기수 블록들을 위한 것(SPBLKENB)인 2개의 서로 다른 예비 활성화 신호들이 제공된다. 예를 들면, SPBLKENA가 활성화되나 SPBLKENB는 활성화되지 않는다면, 우수 주 어레이 블록은 비활성화되나(우수 예비 블록이 활성화되기 때문에), 주 어레이 내 기수 블록은 비활성화되지 않는다.
전과 같이, 장애 블록들의 어드레스들을 포함하기 위해 트림 비트 블록(580)이 제공된다. 8 가능한 대체들이 있기 때문에, 각각 7비트의 8 엔트리들이 있다. 위에 표 1은 엔트리 내 각 비트의 목적들을 기술한다. 디바이스가 4층 디바이스로 구현되든 2층 디바이스로서 구현되든 관계없이 동일한 방식으로 각각의 불량 블록이 표시된다.
매치 로직은 전에 기술된 것과 유사하나, 지금은 각 쌍의 예비 블록들에 대해 하나씩으로 8경우의 이러한 로직이 있고, 각각은 4개의 출력신호들을 발생하는데, 2개는 예비 블록들의 좌측으로 베이 내 메모리 블록들에 구동되는 것이고, 또 2개는 예비 블록의 우측으로 베이 내 메모리 블록들에 구동된다. 바람직하게 매치 로직은 예비 블록들 자체 밑에 놓여지므로(예를 들면, 이렇게 하지 않았다면 감지 증폭기를 구현하는데 사용되었을 영역에), 다른 설계들에서 필요로 되지 않는다면 블록 용장성을 제거하기는 용이할 것이다. 매치 로직에 의해 수신되는 다양한 인터페이스 신호들이 도 31에 요약되어 있다.
4개의 예비 블록 활성화 출력신호들(SPBLKENA_L, SPBLKENB_L, SPBLKENA_R, SPBLKENB_R)은 정규 블록들을 하나 혹은 두 예비 블록들로 대체하기 위해 2베이들 중 어느 것이 필요한지를 나타낸다. SPBLKENA_L/R 신호들은 우수 블록들로 가고, SPBLKENB_L/R 신호들은 기수 블록들로 간다. 모든 4개의 SPBLKEN 신호들이 제로라면, 두 베이들 중 어느 베이에서도 대체는 필요하지 않다. 전처럼, 최하위 행 어드레스 비트 RAD[O] 신호는 결함 블록에 이웃한 반의 블록들을 대체할 때(즉, 단락에 의해 영향을 받은 블록) 올바른 SPBLKENA/B_L/R 신호를 활성화할 수 있게 하는데 사용된다.
ENABLE, RXL_BAY 및 FAIL_BLKADD[7:0]로 한 엔트리의 7개의 트림 비트들을 나타내면, SPBLKENA/B_L/R을 발생하는 로직은 다음과 같이 기술될 수 있다.
REPLA=O
REPLB=O
FBP1=FAIL_BLKADD[4:O]+1
FBM1=FAIL_BLKADD[4:O]-1
If SMI_TWOLAYER=0 then
If FAIL_BLKADD=BLKADD then
If FAIL_BLKADD[0]=0 then REPLA=1
If FAIL_BLKADD[O]=1 then REPLB=1
End if
If FBP1=BLKAD and RAD[0]=not(FAIL_BLKADD[0]) then
If not(FAIL_BLKADD[0])=0 then REPLA=1
If not(FAIL_BLKADD[0])=1 then REPLB=1
End if
If FBM1=BLKADD and RAD[0]=FAIL_BLKADD[0] then
If not(FAIL_BLKADD[0])=0 then REPLA=1
If not(FAIL_BLKADD[0])=1 then REPLB=1
End if
End if
If SMI_TWOLAYER=1 then
If FAIL_BLKADD[4:1]=BLKADD[3:1] then
If FAIL_BLKADD[0]=0 then REPLA=1
If FAIL_BLKADD[O]=l then REPLB=1
End if
If FBP1[4:l]=BLKADD[3:l] and RAD[0]=not(FAIL_BLKADD[0]) then
If not(FAIL_BLKADD[0])=0 then REPLA=1
If not(FAIL_BLKADD[0])=l then REPLB=1
End if
If FBMl[4:l]=BLKADD[3:l] and RAD[0]=FAIL_BLKADD[0] then
If not(FAIL_BLKADD[0])=0 then REPLA=1
If not(FAIL_BLKADD[0])=l then REPLB=1
End if
End if
SPBLKENA_L=ENABLE and not(RXL_BAY) and REPLA
SPBLKENA_R=ENABLE and RXL_BAY and REPLA
SPBLKENB_L=ENABLE and not(RXL_BAY) and REPLB
SPBLKENB_R=ENABLE and RXL_BAY and REPLB
주 어레이에서, SPENBLKA_L/R 신호는, 하이일 때, (좌측 혹은 우측) 베이 내 모든 우수 블록들을 비활성화할 것이다. SPENBLKB_L/R 신호는, 하이일 때, (좌측 혹은 우측) 베이 내 모든 기수 블록들을 비활성화할 것이다. 이 로직은 매 블록 내 행 프리디코더 로직에 구현될 수 있다. 전형적인 구성이 도 29에 도시되었다.
도 30은 이 구성을 위한 전형적인 예비 블록 제어 로직을 도시한 것이다. 이것은 단지 2개의 신호들(도 12에 도시된 바와 같이)이 아니라 4개의 예비 블록 활성화 신호들을 수신하게 한 것이다.
어떤 실시예들에서, 주 어레이 블록들을 비활성화함이 없이 모든 8개의 예비 블록 그룹들 내 두 예비 블록들을 활성화하기 위해 유용한 테스트 모드가 이행될 수도 있다. 이 모드는 SMI_ALLSPBLKON_TMCR=1일 때 활성화되고, 단독으로, 혹은 모든 예비 블록들에 동시에 동일 동작을 적용함으로써 테스트를 가속화하기 위해(예를 들면, 스트레스 테스트들) 주 어레이 복수 블록 선택모드와 함께 사용될 수 있다.
위의 구성들 중 어느 구성에서든 블록 용장성을 활성화하기 위해서, 장애 블록의 어드레스로 트림 비트들이 프로그램된다. 매치 로직 회로 및 주 어레이 블록 제어회로는 장애 블록이 사이에 예비 블록들이 없는 2베이들(즉, 베이1/블록15, 베 이2/블록0, 베이5/블록15, 혹은 베이6/블록0)의 경계에 있는 경우를 제외하고, 장애 블록 및 이웃 블록들의 2개의 반들을 자동으로 재-맵핑하고, 한 블록(4층 구현) 아니면 2개의 블록들(2층 구현)을 활성화하는 것을 처리할 것이다. 이 경우에, 위에 기술된 바와 같이, 블록을 수선하기 위해서 스트립의 두 자원들이 사용될 수도 있고, 결국 블록 용장성은 스트립 내 단일 불량 블록만을 대체할 수 있을 것이다.
도 32를 참조하면, 도시된 표는 적합한 트림 비트 설정들 및 다양한 장애 블록 위치들에 대한 결과적인 재-맵핑들을 요약한 것이다. 이 표는 4층 구현 및 2층 구현에 적합하다.
다른 4층 디바이스에서 2층 호환성을 달성하기 위한 또 다른 기술은 층 선택기 회로들의 반에 대해 이웃 열 디코더 출력들을 상호교환하는 것을 이용한다. 도 33을 참조하면, 각각의 열 디코더 출력에 연결된 이러한 4개의 층 선택기 회로들을 구비한 일 그룹의 층 선택기 회로들이 도시되었다. 예를 들면, 열 디코더 출력(651)은 층 선택기(652)(층0으로부터의 비트라인들 BL[3:0]을 SELB[3:0] 라인들에 결합하는)에 결합되고, 층 선택기(653)(층1으로부터의 비트라인들 BL[3:0]을 SELB[7:4] 라인들에 결합하는)에 결합되고, 층 선택기(654)(층0으로부터의 비트라인들 BL[7:4]을 SELB[11:8] 라인들에 결합하는)에 결합되고, 층 선택기(655)(층1으로부터의 비트라인들 BL[7:4]을 SELB[15:12] 라인들에 결합하는)에 결합된다. 열 디코더 출력(656)은 층 선택기(657)(층2으로부터의 비트라인들 BL[7:4]을 SELB[3:0] 라인들에 결합하는)에 결합되고, 층 선택기(658)(층3으로부터의 비트라인들 BL[7:4]을 SELB[7:4] 라인들에 결합하는)에 결합되고, 층 선택기(659)(층2으 로부터의 비트라인들 BL[3:0]을 SELB[11:8] 라인들에 결합하는)에 결합되고, 층 선택기(660)(층3으로부터의 비트라인들 BL[3:0]을 SELB[15:12] 라인들에 결합하는)에 결합된다.
4층 구현에서, 모든 열 디코더들이 활성화되고, 하나의 열 디코더 출력은 단일 시간에 선택된다. 2층 구현에서, 열 디코더들의 반이 비활성화되고, 나머지 반 중 하나가 단일 시간에 선택된다. 예를 들면, 2층 구현에서, 열 디코더 출력(651)은 층0 및 층1 상에 제1의 8개의 비트라인들(블록의 이 측으로 나가는)을 대응하는 SELB 라인에 결합한다. 열 디코더 출력(656)은 층2 및 층3이 구현되지 않았기 때문에, 비활성화된다. 다음 열 어드레스는 열 디코더(661)를 선택할 것이며, 이 열 디코더(661)는 층0 및 층1 상의 다음 8개의 비트라인들을(이 방향으로 블록에서 나가는 것들의) 대응 SELB 라인에 결합한다. 이 구성에서, 각각의 메모리 블록은 근본적으로 혼합된 A/B 블록이고, 두 예비 블록들은 마찬가지로 동일 혼합된 A/B 구성일 것이지만, 만약 워드라인들이 도 1에 도시된 바와 같이 공유된다면, 이러한 메모리 블록들은 여전히 기수 혹은 우수일 것이다. 또한, 이 구성에서, 2층 디바이스라도, 단지 하나의 블록만이 활성화되고, 매치 로직 및 예비 블록 제어 로직은 도10-12에 관련하여 기술된 바와 같이 구현될 수도 있다.
도 34를 참조하면, 다른 4층 디바이스에서 2층 호환성을 달성하기 위한 또 다른 기술은 혼합 A/B 블록의 다른 변형예를 이용한다. 여기에서는 각각의 열 디코더 출력에 연결되나 교차는 없는 4개의 이러한 층 선택기 회로들을 구비한 동일한 한 그룹의 층 선택기 회로들이 도시되었다. 예를 들면, 열 디코더 출력(681)은 층 선택기(652)(층0으로부터의 비트라인들 BL[3:0]을 SELB[3:0] 라인들에 결합하는)에 결합되고, 층 선택기(653)(층1으로부터의 비트라인들 BL[3:0]을 SELB[7:4] 라인들에 결합하는)에 결합되고, 층 선택기(659)(층2로부터의 비트라인들 BL[3:0]을 SELB[11:8] 라인들에 결합하는)에 결합되고, 층 선택기(660)(층3으로부터의 비트라인들 BL[3:0]을 SELB[15:12] 라인들에 결합하는)에 결합된다. 열 디코더 출력(682)은 층 선택기(657)(층2으로부터의 비트라인들 BL[7:4]을 SELB[3:0] 라인들에 결합하는)에 결합되고, 층 선택기(658)(층3으로부터의 비트라인들 BL[7:4]을 SELB[7:4] 라인들에 결합하는)에 결합되고, 층 선택기(654)(층0으로부터의 비트라인들 BL[7:4]을 SELB[11:8] 라인들에 결합하는)에 결합되고, 층 선택기(655)(층1으로부터의 비트라인들 BL[7:4]을 SELB[15:12] 라인들에 결합하는)에 결합된다.
4층 구현에서, 모든 열 디코더들은 활성화되고, 하나의 열 디코더 출력은 단일 시간에 선택된다. 그러나, 2층 구현에서, 모든 열 디코더들은 여전히 활성화되나, 현재는 2개의 열 디코더들이 단일 시간에 선택된다. 예를 들면, 열 디코더 출력(681, 682)은 제1의 8개의 비트라인들(인터리브된 비트라인들이라면 상부 혹은 하부로 블록에서 나가는 것들의)을 대응 SELB 라인에 두 층0 및 층1 위에(즉, 총 16개의 비트 라인들) 결합하기 위해 동시에 선택될 것이다.
이 구성에서, 각각의 메모리 블록은 근본적으로 혼합된 A/B 블록이고, 마찬가지로 두 예비 블록들은 동일한 혼합된 A/B 구성일 것이지만, 워드라인들이 도 1에 도시된 바와 같이 공유된다면 이러한 메모리 블록들은 여전히 기수 혹은 우수일 것이다. 또한, 이 구성에서, 2층 디바이스이라도, 단지 하나의 블록만이 활성화되 며, 매치 로직 및 예비 블록 제어 로직은 도 10-12에 관련하여 기술된 바와 같이 구현될 수 있다. 또한, 2층 혹은 4층 구현에 있어서 단지 하나의 블록만이 활성화되기 때문에, 선택된 워드라인을 구동하는 것들과 같은 어레이 내 여러 노드들을 구동하는 임피던스들은 어느 한 버전이나 유사할 것이다. 동시에 2개의 인접 열 디코더들을 선택하는 것은 블록들 내 하위 열 어드레스를 비활성화함으로써 달성될 수 있다.
한 쌍의 이웃한 메모리 베이들간에 하나 이상의 예비 블록들을 공유하는 개념은 위에 기술된 실시예들로 제한될 필요는 없다. 도 35를 참조하면, 계층적 비트라인들을 탑재하는 메모리 어레이(700)가 도시되었다. 예비 블록 영역(702)은 하나 이상의 예비 블록들을 포함하며, 이것은 예비 블록 영역(702) 위에 제1 그룹의 주 어레이 블록들(703)에 의해서 그리고 예비 블록 영역(702) 밑에 제2 그룹의 주 어레이 블록들(704)에 의해 공유될 수 있다. 예비 블록 영역(702) 내 예비 블록은 예비 블록영역(702) 내 전역 비트라인들(예를 들면, GBL(707))을 주 어레이 블록 영역들 중 한 영역 내 전역 비트라인들(예를 들면, GBL(706))에 결합하는 일 그룹의 스위치들(705, 706)에 의해 2개의 주 어레이 블록 영역들 중 한 영역에 결합된다. 전역 비트라인들을 사용하는 임의의 메모리 구성 및 구조는 여기에 기술된 발명의 면들에 따라 예비 블록들을 사용하여 구현될 수 있다. 이것은, 예를 들면, 개시된 바 전체를 참조로 여기 포함시키는 "NAND Memory Array Incorporating Capacitance Boosting of Channel Regions in Unselected Memory Cells and Method for Operation of Same" 명칭의 En-Hsing Chen, 등의 미국특허출원 공개 US 2004/0145024에 기술된 것들을 포함한, 어떤 NAND 메모리 구조들을 포함한다. 국부적 및 전역 비트라인들을 사용하는 이외 다른 메모리 구성들은 예비 블록 용장성을 갖고 사용하기 위해 고찰된다.
위의 예가 암시하는 바와 같이, 그러나 논지를 분명하게 하기 위해서, 하나 이상의 예비 블록들이 한 쌍의 주 어레이 블록들간에 공유되는 여기 기술된 블록 용장성 기술들의 면은 반드시 메모리 블록들의 기수/우수 구조를 필요로 하지 않는다. 이러한 공유는 모든 주 어레이 메모리 블록들이 동일할지라도 이점이 있게 채용될 수 있고, 이러한 경우에, 단일 공유 메모리 블록이 이용될 수도 있다.
일부 실시예들에서, 1세트 이상의 예비 블록들이 각 예비 블록 영역 내에 제공될 수 있다. 예를 들면, 단지 단일 쌍의 예비 블록들이 불량 블록을 대체하는데 필요로 될지라도, 2쌍의 예비 블록들은 베이 쌍들간에 포함될 수 있다. 이것은 동일 베이 내 2개의 결함 블록들이 대체될 수 있게 하거나, 결함 블록 어드레스들이 서로 다른 한(예비 블록 영역 내 SELB 라인들이 공유되기 때문에) 단일의 결함 블록이 좌측에 베이 및 우측에 베이 둘 다에서 대체될 수 있게 한다.
한 쌍의 공유 블록들이 2개의 이웃한 베이들에 의해 공유되는(또한 이들 간에 배치되는), 위에 기술된 실시예들이 SELB 라인들 및 이외의 제어라인들의 라우팅에 관하여 특히 효율적이지만, 2이상 베이들을 구비한 일 그룹의 예비 블록들을 공유하는 것도 참작된다.
명목상 4층 구현으로서 의도된 설계에 있어 2층 호환성을 달성하기 위해 여기 기술된 기술들은 이러한 수들의 메모리 층들 혹은 플레인들로 제약할 필요는 없 다. 예를 들면, 8층 설계는 여기에 교시된 동일 혹은 유사 기술들을 사용하여 호환될 수 있는 4층일 수도 있다. 마찬가지로, 2층 메모리 디바이스는 오직 1 메모리 층과 함께 구현될 수 있다. 또한, 이러한 기술들은 이러한 8층 설계에서 2층 호환성, 혹은 4층 설계에서 1층 또는 2층 호환성을 달성하기 위해 확장될 수도 있다. 또한, 4층 설계에서 이러한 2층 호환성이 3차원 메모리 어레이를 포함하나, 여기에 기술된 블록 용장성 기술들은 단지 단일의 메모리 플레인(즉, 2-D 메모리 어레이)만을 구비한 메모리 어레이에 똑같이 채용될 수 있다.
여기에 개시된 발명의 개념들은 단독으로 혹은 조합하여 사용될 수도 있다. 예를 들면, 다양한 블록 용장성 기술들, 부분적-층 호환성 기술들, 및 그외 기술들은 단독으로 혹은 함께 조합하거나 혹은 다른 기술들과 함께 사용될 수 있다.
기술된 실시예들에서, 모든 잠재적 메모리 층들을 위한 층 선택기 회로들이 형성된다. 각 층 선택기 회로는 연관된 메모리층 상에 각각의 어레이 라인들을 연관된 일 그룹의 I/O 버스 라인들의 각각의 라인들에 결합하기 위한 연관된 활성화 신호에 응답한다. 부분적 수의 층들이 구현될 때, 층 선택기 회로들 중 일부는 구현된 메모리층 어레이 라인(예를 들면, 비트라인)에 연결되지 않고 디바이스는 반도체 가공 시퀀스에서 다른 마스크들의 어느 것이든 변경없이 제조될 수 있다. 그럼에도, 구현된 메모리층 상에 각각의 어레이 라인은 제2 메모리층이 구현되는지에 관계없이 각각의 I/O 버스 라인에 결합된다. 이것은 층 선택기 회로들의 물리적 배열, 및 구현된 메모리층들의 실제 수에 따라 층 선택기 회로들의 제어하기 위한 디바이스의 구성가능성에 기인한다. 이러한 구성은, 일부 실시예들에 있어서는, 위에 기술된 바와 같이 구성 메모리의 프로그래밍에 의해 될 수 있다. 일부 실시예들에 있어서, 이러한 구성은 하나 이상의 선택적 메모리층들에 연관된 층상에 특징의 유무에 의해 달성될 수도 있다.
일부 실시예들에서, 메모리 어레이는 워드라인들 및 선택적인 하나 이상의 메모리층들이 구현되는지에 무관한 구성을 갖는 워드라인 디코더를 포함한다. 예를 들면, 각각이 복수의 워드라인층들의 각 층 상에 워드라인 세그먼트를 포함하는 워드라인들을 갖는 실시예들은(각 워드라인층은 하나 혹은 2개의 비트라인층들에 연관된다) 이러한 워드라인 디코더 구성으로 구현될 수 있다.
대부분의 메모리 어레이들이 비교적 고도의 균일성을 갖고 설계된다. 예를 들면, 통상적으로 매 비트라인은 동일 수의 메모리 셀들을 포함한다. 또 다른 예로서, 비트라인들, 워드라인들 어레이 블록들 및 심지어 메모리 플레인들의 수는 빈번히, 디코드 회로의 용이성 및 효율성을 위해서 개수가 2의 정수멱(즉, 2N)이다. 그러나, 이러한 규칙성 혹은 일관성은 확실히 본 발명의 실시예들의 어느 것에서든 요구되지 않는다. 예를 들면, 서로 다른 층들 상에 워드라인 세그먼트들은 서로 다른 개수들의 메모리 셀들을 포함할 수 있고, 메모리 어레이는 3개의 메모리 플레인들을 포함할 수 있고, 제1 및 마지막 어레이 블록 내 워드라인 세그먼트들은 메모리 셀들의 수 혹은 비트라인 구성, 및 메모리 어레이 설계의 통상적 일관성에 대한 많은 다른 변칙적 변형들의 어느 것에서 다를 수 있다. 청구항들에 다른 것이 명시적으로 인용되지 않는 한, 이러한 통상적 규칙성은, 여기에 기술된 실시예들에서 보인 바와 같은 것이라도, 임의의 청구항의 의미에 관련되지 않는다.
상부, 좌측, 하부, 및 우측의 지정들은 메모리 어레이의 4개의 변들에 대한 단순히 편리한 서술적인 용어들임을 알 것이다. 블록에 대한 워드라인 세그먼트들은 수평 방향으로 놓여진 2개의 서로 맞물린 그룹들의 워드라인 세그먼트들로서 구현될 수 있고 블록에 대한 비트라인들은 수직방향으로 놓여진 2개의 서로 맞물린 그룹들의 비트라인들로서 구현될 수 있다. 각 그룹의 워드라인들 혹은 비트라인들은 어레이의 4개의 변들 중 한 변상에 각각의 디코더/드라이버 회로 및 각각의 감지 회로에 의해 취급될 수 있다. 유용한 열 회로들은 개시된 바 전체를 여기 참조로 포함시키는 "Tree Decoder Structure Particularly Well Suited to Interfacing Array Lines Having Extremely Small Layout Pitch" 명칭의 미국특허 6,859,410, 및 Luca G. Fasoli, 등의 전술한 "Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders"에도 개시되어 있다.
워드라인들은 행 라인들 혹은 X-라인들이라고 하며, 비트라인들은 열 라인들 혹은 Y-라인들이라고 한다. 워드라인들 및 비트라인 둘 다를 어레이 라인이라고 할 수 있다. 워드라인들이 제1 유형의 어레이 라인들이라고 칭한다면, 비트라인들은 제2 유형의 어레이 라인이라 칭할 수 있다(혹은 그 반대도 그러하다). 전역 비트라인들과 같은 전역 어레이 라인들은 제1 유형의 어레이 라인들이라고도 칭할 수 있다. "워드"라인들과 "비트"라인들간의 구별은 당업자들에게 적어도 2가지 서로 다른 의미를 전할 수 있다. 메모리 어레이를 독출할 때, 당업자들은 워드라인들이 " 구동"되고 비트라인들은 "감지"된다라고 가정한다. 이에 관하여, X-라인들(혹은 워드라인들)은 통상적으로 메모리 셀 트랜지스터들의 게이트 단자, 혹은, 만약 있다면, 메모리 셀 스위치 디바이스의 스위치 단자에 접속되는 것으로 간주된다. Y-라인들(혹은 비트라인들)은 통상적으로 메모리 셀의 스위칭되는 단자(예를 들면, 소스/드레인 단자)에 접속되는 것으로서 간주된다. 두 번째로, 메모리 구성(예를 들면, 데이터 버스 폭, 동작 동안 동시에 독출되는 비트 수, 등)은 데이터 "워드들"이라기보다는 데이터 "비트들"에 더욱 정렬된 한 세트의 두 개의 어레이 라인들을 고찰하는 것에 어떤 연관성을 가질 수 있다. 결국, 여기에서 X-라인들, 워드라인들, 및 행 라인들이라는 지정, 및 Y-라인들, 비트라인들, 및 열 라인들이라는 지정은 다양한 실시예들을 예시하는 것이며 제약적 의미로 간주되지 않고 보다 일반적인 의미로 간주될 것이다.
여기에서 사용되는 워드라인들(예를 들면, 워드라인 세그먼트들을 포함하는) 및 비트라인들은 통상적으로 직교 어레이 라인들을 나타내며, 일반적으로 이 기술에서는 적어도 독출동작 동안에 워드라인들이 구동되고 비트라인들은 감지된다는 공통적인 가정이 따른다. 이에 따라, 어레이의 비트라인들은 어레이의 감지 라인들이라 칭할 수도 있다. 이러한 용어들의 사용에 의해 워드 구성에 관하여 어떠한 특별한 의미를 도출해서는 안 된다. 또한, 여기에서 사용되는, "전역 어레이 라인"(예를 들면, 전역 워드라인, 전역 비트라인)은 1이상 메모리 블록에서 어레이 라인 세그먼트들에 연결하는 어레이 라인이며, 이러한 전역 어레이 라인은 전체 메모리 어레이를 횡단해야 한다거나 실질적으로 전체 집적회로를 횡단해야 함을 암시 한다는 어떠한 특정한 추론도 도출해서는 안 된다.
여기에서 사용되는 "제1 유형의 메모리 블록들"은 임의의 특정한 층 선택 구성이 제1 유형의 모든 이러한 메모리 블록들에 대해 공통이라는 것을, 이러한 것이 실제 그렇다 할지라도, 반드시 의미할 필요는 없다. 마찬가지로, "제2 유형의 메모리 블록들"은 임의의 특정한 층 선택 구성이 제2 유형의 모든 이러한 메모리 블록들에 공통이라거나, 제2 유형의 블록 내 임의의 층 구성이 제1 유형의 블록에 대한 층 구성과는 반드시 다르다라는 것을, 이러한 것이 실제 그렇다 할지라도, 반드시 의미할 필요는 없다. 제1 및 제2 유형의 메모리 블록들은 블록의 상부(혹은 하부)에 제1 어레이 라인이 블록의 좌측 혹은 우측으로 이웃한 블록과 공유되는지를 지칭할 수도 있다.
여기에서 사용되는 수동 소자 메모리 어레이는 복수의 2단자 메모리 셀들을 포함하며, 그 각각은 연관된 X-라인과 연관된 Y-라인간에 접속된다. 이러한 메모리 어레이는 2차원(평면) 어레이일 수도 있고 혹은 1이상 평면의 메모리 셀들을 구비한 3차원 어레이일 수도 있다. 각각의 이러한 메모리 셀들은 역방향(즉 캐소드에서 애노드로) 전류가 순방향 전류보다 낮은 비선형 도전성을 갖는다. 프로그래밍 레벨보다 큰, 애노드에서 캐소드로의 전압의 인가는 메모리 셀의 도전성을 변경한다. 도전성은 메모리 셀이 휴즈 기술을 사용할 때는 감소할 수 있고, 혹은 메모리 셀이 안티-휴즈 기술을 사용할 때는 증가할 수도 있다. 수동 소자 메모리 어레이는 반드시 1회 프로그램가능(즉, 1회 기입) 메모리 어레이일 필요는 없다.
일반적으로 이러한 수동 소자 메모리 셀들은 전류 방향을 지휘하는 전류 조 정(steering) 소자 및 이의 상태를 변경할 수 있는 또 다른 성분(예를 들면, 휴즈, 안티휴즈, 커패시터, 저항소자, 등)을 구비한 것으로서 볼 수 있다. 메모리 소자의 프로그래밍 상태는 메모리 소자가 선택되었을 때 전류흐름 혹은 전압강하를 감지함으로써 독출될 수 있다.
여기에 기술된 발명의 여러 실시예들에서, 많은 서로 다른 메모리 셀 기술들은 사용을 위해 고찰된다. 적합한 3차원 안티휴즈 메모리 셀 구조들, 구성들 및 프로세스들은 제한없이, "Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication" 명칭의 Johnson 등의 미국특허 6,034,882; "Three-Dimensional Memory Array and Method of Fabrication" 명칭의 Knall 등의 미국특허 6,420,215; "Vertically-Stacked, Field Programmable Nonvolatile Memory and Method of Fabrication" 명칭의 Johnson의 미국특허 6,525,953; "Three Dimensional Memory" 명칭의 Cleeves의 미국특허 출원공개 2004-0002184 Al; 및 "An Improved Method for Making a High Density Nonvolatile Memory" 명칭의 2002년 12월 19일에 출원된 Herner 등에 의한 미국특허출원 10/326,470(현재 미국특허 6,984,561에 포함된)에 기술된 것들을 포함한다. 이들 열거된 개시들 각각은 그 전체를 참조로 여기 포함시킨다.
본 발명은 통상적인 단일-레벨 메모리 어레이들 및 복수-레벨(즉, 3차원) 메모리 어레이들, 및 특히 극히 밀집된 X-라인 혹은 Y-라인 피치 요건을 가진 것들을 포함하여, 매우 다양한 메모리 셀 기술들 및 메모리 어레이 구성들 중 어느 것에든 이점이 있는 사용을 위해 참작된다. 어떤 실시예들에서, 메모리 셀들은 Johnson 등 의 미국특허 6,034,882, 및 Zhang의 미국특허 5,835,396에 기술된 바와 같은 반도체 물질들로 구성될 수 있다. 어떤 실시예들에서, 안티휴즈 메모리 셀이 참작된다. MRAM 및 유기 수동 소자 어레이들과 같은 다른 유형들의 메모리 어레이들도 사용될 수 있다. MRAM(자기저항성 랜덤 액세스 메모리)는 자기 터널 접합(MTJ)와 같은 자기 메모리 소자들에 기초한다. MRAM 기술은 Digest of Technical Papers of the 2001 IEEE International Solid-State Circuits Conference, ISSCC 2001/Session 7/Technology Directions: Advanced Technologies/7.6, February 6, 2001 and pages 94-95, 404-405 of ISSCC 2001 Visual Supplement에 공포된, Peter K. Naji 등에 의한 "A 256kb 3.0V IT1MTJ Nonvolatile Magnetoresistive RAM"에 기술되어 있다. 다이오드 유사 특성의 전도와 전계의 인가에 의해 도전성을 변경하는 적어도 한 유기 물질을 갖는 적어도 한 층을 포함한 유기물질들의 층들을 탑재하는 어떤 수동 소자 메모리 셀들이 사용될 수도 있다. Gudensen 등의 미국특허 6,055,180는 이러한 유기 수동 소자 어레이들을 기술한다. 이러한 상변화 물질들과 같은 물질들 및 비정질 고체들을 포함하는 메모리 셀들도 사용될 수 있다. Wolstenholme 등의 미국특허 5,751,012 및 Ovshinsky 등의 미국특허 4,646,266을 참조할 수 있고, 이들 둘은 참조로 여기 포함시킨다. 다른 실시예들에서, 2단자 수동 소자 메모리 셀들이 아닌 3단자 메모리 셀들, 및 선택된 Y-라인(혹은 비트라인) 상에 1이상 메모리 셀로부터의 전류들을 합하기 위해 선택되는 복수의 X-라인들(혹은 행 라인들)이 채용될 수도 있다. 이러한 메모리 셀들은 플래시 EPROM 및 EEPROM 셀들을 포함하며, 이들은 이 기술에 공지되어 있다. 또한, 예를 들면, Thomas H. Lee, 등에 의한 "Dense Arrays and Charge Storage Devices, and Methods for Making Same", 및 미국특허출원 공개 US 2002-0028541 Al에 기술된 바와 같은 박막 트랜지스터(TFT) EEPROM 메모리 셀들을 탑재하는 것들, 및 Scheuerlein, 등에 의한 "Programmable Memory Array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same", 및 미국특허출원 공개 US 2004-0125629 Al에 기술된 바와 같이 TFT NAND 메모리 어레이들을 탑재하는 것등과 같은, 극히 밀집된 X-라인 및/또는 Y-라인 피치 요건들을 갖는 그외 다른 메모리 어레이 구성들도 참작되며, 이들 출원들은 참조로 여기 포함된다.
여러 도면들에서 여러 어레이 라인들의 방향성은 편의상 어레이 내 두 그룹들의 교차하는 라인들의 용이한 설명을 위한 것이다. 워드라인들이 통상적으로 비트라인들에 직교하나, 이러한 것은 반드시 요구되는 것은 아니다. 여기에서 사용되는 집적회로 메모리 어레이는 함께 패키지되거나 근접하여 있는 1이상 집적회로 디바이스가 아닌 모노리식 집적회로 구조이다.
여기에서 블록도들은 블록들을 연결하는 단일 노드 용어를 사용하여 기술될 수 있다. 그럼에도, 문맥에 의해 필요할 때, 이러한 "노드"는 실제로는 차분 신호를 전달하기 위한 한 쌍의 노드들을 나타내거나 몇 개의 관계된 신호들을 나르거나 디지털 워드를 형성하는 복수의 신호들 혹은 이외 다른 복수 비트 신호를 나르는 복수의 개별적 와이어들(예를 들면, 버스)을 나타낼 수 있음을 알 것이다.
이 개시의 교시된 바에 기초하여, 당업자가 본 발명을 쉽게 실시할 수 있을 것으로 예상된다. 여기에서 제공된 여러 실시예들의 설명들은 당업자가 발명을 실 시할 수 있게 본 발명의 충분한 통찰 및 상세를 제공하는 것으로 생각된다. 그럼에도, 명확성을 위해서, 여기에 기술된 구현들의 정례적 특징들 전부가 도시 및 기술된 것은 아니다. 물론, 이러한 임의의 실제적 구현의 개발에 있어서, 이를테면 애플리케이션에 및 비즈니스에 관계된 제약조건들을 준수하는 등 개발자의 특정한 목적들을 달성하기 위해 구현에 특정한 수많은 결정들이 행해져야 하고, 이들 특정의 목적들은 구현마다 그리고 개발자마다 다를 것임을 알 것이다. 또한, 이러한 개발 노력은 복잡하고 시간 소비적일 수도 있으나, 그럼에도 불구하고 이 개시의 이점을 가진 당업자들에게 있어 정례적인 엔지니어링 업무일 것임을 알 것이다.
예를 들면, 각 어레이 혹은 서브-어레이 내 메모리 셀들의 수, 워드라인 및 비트라인 프리-디코더와 디코더 회로들 및 비트라인 감지회로들, 뿐만 아니라 워드 구성에 대해 선택되는 특정한 구성에 관한 결정들은 전부가, 상업적으로 존립가능한 제품을 개발하려는 맥락에서 이 발명을 실시함에 있어 당업자가 직면한 엔지니어링 결정들에 전형인 것으로 생각된다. 이 기술에 공지된 바와 같이, 다양한 행 및 열 디코더 회로들은 어드레스 신호들 및 아마도 그외 다른 제어신호들에 기초하여, 메모리 블록, 및 선택된 블록 내 워드라인 및 비트라인을 선택하기 위해 구현된다. 그럼에도, 단순한 정례적인 엔지니어링 노력의 실시가 이 발명을 실시하는데 요구되는 것으로 생각될지라도, 이러한 엔지니어링 노력들은, 요망되는 경쟁력이 있는 제품들의 개발에서 빈번히 발생하는 바와 같이, 추가의 발명적 노력들을 유발할 수 있다.
회로들 및 물리적 구조들이 일반적으로 생각되나, 최근에 반도체 설계 및 제 조에서, 물리적 구조들 및 회로들은 후속 설계, 테스트 혹은 제조 단계들에서, 뿐만 아니라 결과적인 제조된 반도체 집적회로에서 사용에 적합한 컴퓨터 독출가능한 서술적 형태로 실현될 수 있음을 알 것이다. 따라서, 통상적 회로들 혹은 구조들에 관한 청구항들은 이의 특정 언어와 일관하여, 대응하는 회로들 및/또는 구조들의 제조, 테스트 혹은 설계 구체화를 할 수 있게 매체들로 실현되든 아니면 적합한 판독기 장치들과 조합되든, 컴퓨터 독출가능 엔코딩들 및 이의 표현을 나타낼 수 있다. 발명은 모두가 여기에 기술된 바와 같고 첨부된 청구항들에 정의된 바와 같이, 회로들, 관계된 방법들 혹은 동작, 이러한 회로들을 제작하기 위한 관계된 방법들, 및 이러한 회로들 및 방법들의 컴퓨터 독출가능 매체 엔코딩들을 포함할 것이 고찰된다. 여기에서 사용되는 컴퓨터 독출가능 매체는 적어도 디스크, 테이프, 혹은 이외 다른 자기, 광학, 반도체(예를 들면, 플래시 메모리 카드들, ROM), 혹은 전자 매체 및 네트워크, 유선, 무선 혹은 이외 통신매체를 포함한다. 회로의 엔코딩은 회로 도시 정보, 물리적 레이아웃 정보, 거동 시뮬레이션 정보를 포함할 수도 있고/있거나 회로가 표현되거나 통신될 수 있는 임의의 다른 엔코딩을 포함할 수도 있다.
전술한 상세한 설명은 본 발명의 많은 가능한 구현들 중 몇 개만을 기술하였다. 이러한 이유로, 이 상세한 설명은 예시를 위하여 의도된 것이고 제한을 위한 것이 아니다. 여기에 개시된 실시예들의 변형 및 수정들은 본 발명의 범위 및 정신 내에서, 여기 개시된 설명에 기초하여 행해질 수 있다. 이 발명의 범위를 정의하도록 의도된 것은 모든 등가물들을 포함한, 다음의 청구항들만이다. 또한, 위에 기술 된 실시예들은 여러 가지 조합들로만이 아니라 단독으로 사용되는 것이 구체적으로 고찰된다. 따라서, 여기 기술되지 않은 다른 실시예들, 변형들, 및 개선들은 발명의 범위로부터 반드시 배제되는 것은 아니다.

Claims (34)

  1. 집적회로에 있어서,
    제1 메모리층 및, 구현되어 있다면 제2 메모리층을 위한 제1 유형의 각각의 복수의 어레이 라인들을 구비한 메모리 어레이;
    복수의 I/O 버스라인들;
    각각이 연관된 활성화 신호에 응하여, 연관된 메모리층 상의 각각의 어레이 라인들을 연관된 한 그룹의 상기 I/O 버스라인들의 각각의 버스라인들에 결합하기 위한, 상기 제1 및 제2 메모리층들을 위한 복수의 층 선택기 회로들;
    어떤 층 선택기 회로들을 선택적으로 활성화하기 위한 제어회로로서, 상기 제2 메모리층이 구현되어 있는지에 관계없이, 구현된 메모리층 상의 각각의 어레이 라인을 각각의 I/O 버스라인에 결합하기 위해, 상기 제어회로가 구성이 가능하고, 상기 층 선택기 회로들이 배열된 것인, 상기 제어회로를 포함하는, 집적회로.
  2. 제1항에 있어서, 주어진 I/O 버스 라인은 한 때에는 상기 제1 메모리층 상에 어레이 라인에 결합되며, 다른 때에는 상기 제2 메모리층 상에 -이러한 제2 메모리층이 구현되어 있다면- 어레이 라인에 결합되고, 그렇지 않다면 이러한 다른 시간들에서 상기 제1 메모리층 상의 어레이 라인에 결합되는, 집적회로.
  3. 제1항에 있어서, 상기 제어회로들은 구성 메모리를 프로그래밍함으로써 구성 되는, 집적회로.
  4. 제1항에 있어서, 상기 제어회로들은 상기 제2 메모리층에 연관된 층상의 피처(feature)의 유무에 의해 구성되는, 집적회로.
  5. 제1항에 있어서, 상기 제1 유형의 어레이 라인들은 비트라인들을 포함하며;
    상기 메모리 어레이는 복수의 워드라인들을 더 포함하고, 각 워드라인은 하나 이상의 워드라인층들의 각 층 상에 워드라인 세그먼트를 포함하는, 집적회로.
  6. 제5항에 있어서, 상기 제2 메모리층이 구현되어 있는지에 무관한 구성을 갖는 워드라인 디코더를 더 포함하는, 집적회로.
  7. 제1항에 있어서, 상기 복수의 층 선택기 회로들은,
    상기 제1 메모리층 상의 어레이 라인들을 제1 그룹의 상기 I/O 버스라인들에 결합하기 위한 제1 유형의 층 선택기 회로들;
    상기 제2 메모리층 상의 어레이 라인들을 상기 제1 그룹의 상기 I/O 버스라인들에 결합하기 위한 제2 유형의 층 선택기 회로들;
    상기 제1 메모리층 상의 어레이 라인들을 제2 그룹의 상기 I/O 버스라인들에 결합하기 위한 제3 유형의 층 선택기 회로들;
    상기 제2 메모리층 상의 어레이 라인들을 상기 제2 그룹의 상기 I/O 버스라 인들에 결합하기 위한 제4 유형의 층 선택기 회로들을 포함하는, 집적회로.
  8. 제7항에 있어서, 상기 메모리 어레이는 메모리 블록들에 배열되고;
    각각의 메모리 블록들은 단일의 열 선택 신호에 응하는 제1 유형 및 제3 유형의 층 선택기 회로들을 포함하고, 단일 열 선택 신호에 응하는 제2 유형 및 제4 유형의 층 선택기 회로들을 더 포함하는, 집적회로.
  9. 제7항에 있어서, 제1 유형의 각각의 층 선택기 회로 및 제3 유형의 각각의 층 선택기 회로는 제1 그룹의 활성화 신호들의 각 신호를 공유하며;
    제2 유형의 각각의 층 선택기 회로 및 제4 유형의 각각의 층 선택기 회로는 상기 제2 메모리층이 구현되어 있지 않으면 비활성화되는 제2 그룹의 활성화 신호들의 각각의 신호를 공유하는, 집적회로.
  10. 제9항에 있어서, 상기 제2 메모리층이 구현된다면, 상기 제1 및 제2 그룹의 활성화 신호들은 연관된 어드레스에 응하며, 그럼으로써 상기 제1 층상의 어레이 라인들을 가능한 어드레스들의 반에 대해 상기 제1 및 제2 그룹들의 I/O 버스라인들에 결합하고, 상기 제2 층상의 어레이 라인들을 가능한 어드레스들의 다른 반에 대해 제1 및 제2 그룹들의 I/O 버스라인들에 결합하며;
    상기 제2 메모리층이 구현되지 않으면, 상기 제2 그룹의 활성화 신호들은 비활성화되고, 제1 그룹의 활성화 신호들은 연관된 어드레스에 응하며, 그럼으로써 상기 제1 층상의 어레이 라인들을 모든 나머지 가용 어드레스들에 대해 제1 및 제2 그룹들의 I/O 버스라인들에 결합하는, 집적회로.
  11. 제7항에 있어서, 상기 메모리 어레이는 메모리 블록들에 배열되고,
    각 메모리 블록은 제1 유형 혹은 제2 유형의, 그러나 둘 다는 아닌 층 선택기 회로들을 포함하는, 집적회로.
  12. 제7항에 있어서, 상기 제1 유형의 각각의 층 선택기 회로 및 상기 제4 유형의 각각의 층 선택기 회로는 제1 그룹의 활성화 신호들의 각각을 공유하며;
    상기 제2 유형의 각각의 층 선택기 회로 및 상기 제3 유형의 각각의 층 선택기 회로는 제2 그룹의 활성화 신호들의 각각을 공유하는, 집적회로.
  13. 제12항에 있어서, 한 활성화 신호는 상기 제2 메모리층이 구현되어 있다면 선택되며, 그럼으로써 상기 제1 메모리층 상의 어레이 라인들을 상기 제1 그룹의 I/O 버스라인들에 결합하고 상기 제2 메모리 층상의 어레이 라인들을 상기 제2 그룹의 I/O 버스라인들에 결합하며;
    상기 제1 및 제2 그룹들의 각각으로부터의 한 활성화 신호는 상기 제2 메모리층이 구현되어 있지 않으면 동시에 선택되며, 그럼으로써 상기 제1 메모리층 상의 어레이 라인들을 상기 제1 그룹의 I/O 버스라인들에 결합하고 상기 제1 메모리 층상의 다른 어레이 라인들을 상기 제2 그룹의 I/O 버스라인들에 결합하는, 집적회 로.
  14. 제12항에 있어서, 상기 한 쌍의 동시에 선택된 활성화 신호들은 단일 메모리 블록 내에 이르는, 집적회로.
  15. 제12항에 있어서, 상기 한 쌍의 동시에 선택된 활성화 신호들은 이웃한 메모리 블록 내에 각각 이르는, 집적회로.
  16. 제12항에 있어서, 상기 한 쌍의 동시에 선택된 활성화 신호들은 2개의 이웃하지 않은 메모리 블록 내에 각각 이르는, 집적회로.
  17. 제1항에 있어서, 전술한 복수의 I/O 버스라인들에 대향하는 상기 메모리 어레이 측 상에 제2 복수의 I/O 버스라인들;
    상기 제1 및 제2 메모리층들을 위한 것으로서, 각각이 메모리층 상의 각각의 어레이 라인들을 상기 제2 복수의 I/O 버스라인들의 각각의 버스라인들에 결합하기 위한 제2 복수의 층 선택기 회로들;
    상기 제2 복수의 층 선택기 회로들 중 하나 이상을 활성화하기 위한 제2 제어회로로서, 상기 제2 메모리층이 구현되어 있는지에 관계없이, 구현된 메모리층 상의 각각의 어레이 라인을 상기 제2 복수의 각각의 I/O 버스라인에 결합하기 위해, 상기 제2 제어회로가 구성이 가능하고, 상기 제2 복수의 층 선택기 회로들이 배열된 것인, 상기 제어회로를 포함하는, 집적회로.
  18. 제7항에 있어서, 상기 메모리 어레이는 메모리 블록들에 배열되고;
    상기 제1 유형의 층 선택기회로를 포함하는 각각의 메모리 블록은 상기 제4 유형의 대응하는 층 선택기 회로를 포함하며, 둘 다는 동일 활성화 신호에 응답하며;
    상기 제2 유형의 층 선택기 회로를 포함하는 각각의 메모리 블록은 상기 제3 유형의 대응하는 층 선택기 회로를 포함하고, 둘 다는 동일 활성화 신호에 응답하는 것인, 집적회로.
  19. 제18항에 있어서, 제1 및 제2 메모리층들이 구현된 메모리 어레이에, 상기 제1 및 제4 유형들의 층 선택기 회로들에 혹은 상기 제2 및 제3 유형들의 층 선택기 회로들에 연관된 단지 하나의 활성화 신호를 동시에 선택하게 구성되고, 또한 제2 메모리층이 구현되어 있지 않은 메모리 어레이에서, 상기 제1 및 제4 유형들의 층 선택기 회로들에 연관된 하나의 활성화 신호와 상기 제2 및 제3 유형들의 층 선택기 회로들에 연관된 다른 한 활성화 신호인 이들 두 활성화 신호들을 동시에 선택하게 구성된, 열 선택 회로들을 더 포함하는, 집적회로.
  20. 제18항에 있어서, 제1 유형의 메모리 블록들은 상기 제1 유형 및 상기 제4 유형의 층 선택기 회로들을 포함하고;
    제2 유형의 메모리 블록들은 상기 제2 유형 및 상기 제3 유형의 층 선택기 회로들을 포함하는, 집적회로.
  21. 제20항에 있어서, 상기 제1 유형의 메모리 블록들은 상기 제2 유형의 메모리 블록들과 교번하여 있는, 집적회로.
  22. 제1항에 있어서, 각각의 어레이 선택기 회로는 4개의 결합회로들을 포함하고, 각각의 결합회로는 단일 열 선택신호에 응답하며, 각각은 단일 메모리층 상의 어레이 라인을 일 그룹의 상기 I/O 버스라인들의 각각의 버스라인에 결합하기 위한 것이고,
    상기 복수의 I/O 라인들 개수는 16개이며; 및
    상기 메모리 어레이는 제1 메모리층과 유사하게 구성되는 제3 메모리층을 포함하는 것인, 집적회로.
  23. 제1항의 상기 집적회로를 엔코딩한 컴퓨터 독출가능 매체.
  24. 집적회로에 있어서,
    각각의 메모리 층은 제1 유형의 각각의 복수의 어레이 라인들을 포함하는 것인, 적어도 한 메모리층을 구비하는 메모리 어레이;
    제2 메모리층이 구현되어 있는지 여부에 따라 상기 메모리 어레이를 구성하 는 수단; 및
    상기 제2 메모리층이 구현되어 있는지 여부에 관계없이, 상기 메모리 어레이를 위한 복수의 I/O 버스라인들의 모든 각각의 버스라인을 구현된 메모리층 상의 각각의 어레이 라인에 결합하는 수단을 포함하는, 집적회로.
  25. 각각의 메모리층은 제1 유형의 각각의 복수의 어레이 라인들을 포함하는 것으로, 적어도 한 메모리층을 구비한 집적회로 메모리 어레이에서 사용하기 위한 방법에 있어서,
    제2 메모리층이 구현되어 있는지 여부에 따라 상기 메모리 어레이를 구성하는 단계; 및
    상기 제2 메모리층이 구현되어 있는지 여부에 관계없이 상기 메모리 어레이를 위한 복수의 I/O 버스라인들의 모든 각각의 버스라인을 구현된 메모리층 상의 각각의 어레이 라인에 결합하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 상기 구성단계는 상기 제2 메모리층에 연관된 층상에 피처(feature)의 유무를 감지하는 단계를 포함하는, 방법.
  27. 제25항에 있어서, 상기 구성단계는 구성 메모리를 프로그램하는 단계를 포함하는, 방법.
  28. 제25항에 있어서, 주어진 I/O 버스라인은 한 때에는 상기 제1 메모리층 상에 어레이 라인에 결합되며, 다른 때에는 상기 제2 메모리층 상에 -이러한 제2 메모리층이 구현되어 있다면- 어레이 라인에 결합되고, 그렇지 않다면 이러한 다른 시간들에서 상기 제1 메모리층 상의 어레이 라인에 결합되는, 방법.
  29. 제25항에 있어서, 제1 선택신호가 활성화되었을 때, 상기 제1 메모리층으로부터의 어레이 라인들을 제1 그룹의 각각의 I/O 버스라인들을 각각 결합하고, 제2 메모리층 -구현되어 있다면- 으로부터의 어레이 라인들을 제2 그룹의 각각의 I/O 버스라인들에 각각 결합하는 단계; 및
    제2 선택신호가 활성화되었을 때, 상기 제2 메모리층 -구현되어 있다면- 으로부터의 어레이 라인들을 제1 그룹의 각각의 I/O 버스라인들을 각각 결합하고, 제1 메모리층으로부터의 어레이 라인들을 제2 그룹의 각각의 I/O 버스라인들에 각각 결합하는 단계를 포함하는, 방법.
  30. 제29항에 있어서, 두 그룹들의 메모리층들이 구현된 메모리 어레이 내 제1 및 제2 열 선택신호들을 개별적으로 활성화하는 단계; 및
    제1 그룹의 메모리층들만이 구현된 메모리 어레이 내 제1 및 제2 열 선택 신호들을 동시에 활성화하는 단계를 포함하는, 방법.
  31. 제30항에 있어서, 동시에 활성화된 제1 및 제2 열 선택신호들은 단일 메모리 블록에 연관된 것인, 방법.
  32. 제30항에 있어서, 동시에 활성화된 제1 및 제2 열 선택신호들은 이웃한 메모리 블록들에 연관된 것인, 방법.
  33. 제30항에 있어서, 동시에 활성화된 제1 및 제2 열 선택신호들은 두 개의 이웃하지 않은 메모리 블록들에 연관된 것인, 방법.
  34. 제25항에 있어서, 제1 선택 신호가 활성화되었을 때, 상기 제1 메모리층으로부터의 어레이 라인들을 제1 그룹 및 제2 그룹의 각각의 I/O 버스라인들에 각각 결합하는 단계; 및
    제2 선택 신호가 활성화되었을 때, 상기 제2 메모리층으로부터의 어레이 라인들을 제1 그룹 및 제2 그룹의 각각의 I/O 버스라인들에 각각 결합하는 단계를 포함하는, 방법.
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