KR102097257B1 - 메모리 다이 영역의 효율적 이용 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 648
- 239000000758 substrate Substances 0.000 claims abstract description 99
- 238000000034 method Methods 0.000 claims abstract description 61
- 238000004891 communication Methods 0.000 claims description 25
- 230000003213 activating effect Effects 0.000 claims description 16
- 239000000463 material Substances 0.000 description 41
- 150000004770 chalcogenides Chemical class 0.000 description 18
- 238000003860 storage Methods 0.000 description 17
- 230000006870 function Effects 0.000 description 15
- 238000003491 array Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 11
- 229910052714 tellurium Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 239000000956 alloy Substances 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000012782 phase change material Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 239000011669 selenium Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052711 selenium Inorganic materials 0.000 description 4
- 229910052717 sulfur Inorganic materials 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 229910018110 Se—Te Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910005939 Ge—Sn Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910001370 Se alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910020938 Sn-Ni Inorganic materials 0.000 description 1
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- 229910002855 Sn-Pd Inorganic materials 0.000 description 1
- 229910018731 Sn—Au Inorganic materials 0.000 description 1
- 229910008937 Sn—Ni Inorganic materials 0.000 description 1
- 229910008772 Sn—Se Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910001215 Te alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- CBJZJSBVCUZYMQ-UHFFFAOYSA-N antimony germanium Chemical compound [Ge].[Sb] CBJZJSBVCUZYMQ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 but not limited to Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 235000013601 eggs Nutrition 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012768 molten material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 208000003580 polydactyly Diseases 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
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- H01L27/2463—
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
교차점 메모리 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 방법들, 시스템들 및 장치들이 설명된다. 메모리 어레이는 디코더들 및 감지 증폭기들과 같은 특정 유형들의 지원 회로부를 포함하는 기판의 각 부분 위에 가로놓이는 활성 메모리 셀들을 포함할 수 있다. 메모리 타일들의 어레이의 일측 상에는 어레이의 그 외 부분들과 상이한 구성을 갖는 어레이의 부분들일 수 있는 경계 타일들이 위치될 수 있다. 경계 타일들은 인접한 메모리 타일들의 메모리 셀들 및 경계 타일들 위에 가로놓이는 메모리 셀들 양자에 액세스하기 위한 지원 구성요소들을 포함할 수 있다. 컬럼 라인들 및 컬럼 라인 디코더들이 경계 타일의 부분으로 통합될 수 있다. 메모리 소자의 메모리 부분의 가장자리들 또는 그것들 부근의 액세스 라인들, 이를테면 로우 라인들은 절두되거나 생략될 수 있다.
Description
상호 참조
본 특허 출원은 이들 각각이 이의 양수인에게 양도되고 이들 각각이 그 전체가 본원에 참고로 통합되는 2017년 2월 16일자로 출원된 "Efficient Utilization of Memory Die Area(메모리 다이 영역의 효율적 이용)"라는 명칭의 Laurent에 의한 미국 특허 출원 15/434,395호의 우선권을 주장하는 2018년 2월 7일자로 출원된 "Efficient Utilization of Memory Die Area(메모리 다이 영역의 효율적 이용)"라는 명칭의 PCT 출원 번호 PCT/US2018/017204의 우선권을 주장한다.
본 특허 출원은 이들 각각이 이의 양수인에게 양도되고 이들 각각이 그 전체가 본원에 참고로 통합되는 2017년 2월 16일자로 출원된 "Efficient Utilization of Memory Die Area(메모리 다이 영역의 효율적 이용)"라는 명칭의 Laurent에 의한 미국 특허 출원 15/434,395호의 우선권을 주장하는 2018년 2월 7일자로 출원된 "Efficient Utilization of Memory Die Area(메모리 다이 영역의 효율적 이용)"라는 명칭의 PCT 출원 번호 PCT/US2018/017204의 우선권을 주장한다.
이하는 일반적으로 메모리 소자들에 관한 것으로 더 구체적으로는 3차원 교차점 아키텍처에 대한 다이 영역의 효율적 이용에 관한 것이다.
메모리 소자들은 컴퓨터들, 무선 통신 기기들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 기기에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 소자의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 2진 소자들은 보통 논리 "1" 또는 논리 "0"으로 표기되는 두 개의 상태를 갖는다. 그 외 다른 시스템들에서는, 세 개 이상의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 기기는 메모리 소자에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 기기는 메모리 소자에 상태를 기록 또는 프로그래밍할 수 있다.
랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 판독 전용 메모리(ROM), 플래시 메모리, 상 변화 메모리(PCM) 등을 비롯하여 다양한 유형의 메모리 소자가 존재한다. 메모리 소자들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM 및 PCM은 외부 전원이 없을 때에도 장시간 그것들의 저장된 로직 상태를 유지할 수 있다. 휘발성 메모리 소자들, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 재생되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 메모리 소자들을 개선하는 것은 그 외 다른 지표들 중에서도, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소모를 감소시키는 것 또는 제조 비용을 감소시키는 것을 포함할 수 있다.
FeRAM은 유사한 소자 아키텍처들을 휘발성 메모리로서 사용할 수 있으나 강유전 커패시터를 기억 소자로서 사용함으로 인해 비휘발성 속성들을 가질 수 있다. 그에 따라 FeRAM 소자들은 그 외 다른 비휘발성 및 휘발성 메모리 소자들에 비해 개선된 성능을 가질 수 있다. PCM 또는 칼코게나이드 물질 기반 메모리들은 비휘발성일 수 있고 그 외 다른 메모리 소자들에 비해 개선된 판독/기록 속도 및 내구성을 제공할 수 있다. 또한 PCM 또는 칼코게나이드 물질 기반 메모리들은 증가된 메모리 셀 밀도 성능을 제공할 수도 있다. 예를 들어, FeRAM, PCM 또는 칼코게나이드 물질 기반 메모리들을 이용하는 3차원 메모리 어레이들이 가능할 수 있다. 그러나, 일부 3차원 아키텍처에서, 메모리 소자의 영역들은 회로를 지원하는데 전념할 수 있고 메모리 셀들을 제외할 수 있다. 그러한 영역들은 메모리 소자의 성능을 증가시키지 않고 메모리 소자의 물리적 치수들을 증가시킬 수 있다.
메모리 소자들은 컴퓨터들, 무선 통신 기기들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 기기에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 소자의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 2진 소자들은 보통 논리 "1" 또는 논리 "0"으로 표기되는 두 개의 상태를 갖는다. 그 외 다른 시스템들에서는, 세 개 이상의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 기기는 메모리 소자에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 기기는 메모리 소자에 상태를 기록 또는 프로그래밍할 수 있다.
랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 판독 전용 메모리(ROM), 플래시 메모리, 상 변화 메모리(PCM) 등을 비롯하여 다양한 유형의 메모리 소자가 존재한다. 메모리 소자들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM 및 PCM은 외부 전원이 없을 때에도 장시간 그것들의 저장된 로직 상태를 유지할 수 있다. 휘발성 메모리 소자들, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 재생되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 메모리 소자들을 개선하는 것은 그 외 다른 지표들 중에서도, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소모를 감소시키는 것 또는 제조 비용을 감소시키는 것을 포함할 수 있다.
FeRAM은 유사한 소자 아키텍처들을 휘발성 메모리로서 사용할 수 있으나 강유전 커패시터를 기억 소자로서 사용함으로 인해 비휘발성 속성들을 가질 수 있다. 그에 따라 FeRAM 소자들은 그 외 다른 비휘발성 및 휘발성 메모리 소자들에 비해 개선된 성능을 가질 수 있다. PCM 또는 칼코게나이드 물질 기반 메모리들은 비휘발성일 수 있고 그 외 다른 메모리 소자들에 비해 개선된 판독/기록 속도 및 내구성을 제공할 수 있다. 또한 PCM 또는 칼코게나이드 물질 기반 메모리들은 증가된 메모리 셀 밀도 성능을 제공할 수도 있다. 예를 들어, FeRAM, PCM 또는 칼코게나이드 물질 기반 메모리들을 이용하는 3차원 메모리 어레이들이 가능할 수 있다. 그러나, 일부 3차원 아키텍처에서, 메모리 소자의 영역들은 회로를 지원하는데 전념할 수 있고 메모리 셀들을 제외할 수 있다. 그러한 영역들은 메모리 소자의 성능을 증가시키지 않고 메모리 소자의 물리적 치수들을 증가시킬 수 있다.
본 발명은 이하의 도면들을 참조하고 포함한다:
도 1은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자의 일례를 도시한다.
도 2는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 셀들의 3차원 어레이를 갖는 메모리 소자의 일례를 도시한다.
도 3은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 어레이의 일례를 도시한다.
도 4는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자의 일례를 도시한다.
도 5는 라인 5-5를 따라 도 4의 메모리 소자의 단면의 일례를 도시한다.
도 6은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 타일 구성들의 일례를 도시한다.
도 7은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 시간 그룹의 메모리 타일의 일례를 도시한다.
도 8은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 경계 타일 구성들의 예들을 도시한다.
도 9는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자의 일례를 도시한다.
도 10은 라인 10-10을 따라 도 9의 메모리 소자의 단면의 일례를 도시한다.
도 11은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 경계 타일 구성의 일례를 도시한다.
도 12는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분의 일례를 도시한다.
도 13은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분의 일례를 도시한다.
도 14는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분의 일례를 도시한다.
도 15는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분의 일례를 도시한다.
도 16 및 도 17은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 소자의 블록도들을 도시한다.
도 18은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 제어기를 포함하는 시스템의 블록도를 도시한다.
도 19는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 방법을 도시한다.
도 1은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자의 일례를 도시한다.
도 2는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 셀들의 3차원 어레이를 갖는 메모리 소자의 일례를 도시한다.
도 3은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 어레이의 일례를 도시한다.
도 4는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자의 일례를 도시한다.
도 5는 라인 5-5를 따라 도 4의 메모리 소자의 단면의 일례를 도시한다.
도 6은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 타일 구성들의 일례를 도시한다.
도 7은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 시간 그룹의 메모리 타일의 일례를 도시한다.
도 8은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 경계 타일 구성들의 예들을 도시한다.
도 9는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자의 일례를 도시한다.
도 10은 라인 10-10을 따라 도 9의 메모리 소자의 단면의 일례를 도시한다.
도 11은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 경계 타일 구성의 일례를 도시한다.
도 12는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분의 일례를 도시한다.
도 13은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분의 일례를 도시한다.
도 14는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분의 일례를 도시한다.
도 15는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분의 일례를 도시한다.
도 16 및 도 17은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 소자의 블록도들을 도시한다.
도 18은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 제어기를 포함하는 시스템의 블록도를 도시한다.
도 19는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 방법을 도시한다.
일부 메모리 소자는 "퀼트(quilt)" 패턴을 갖는 교차점 아키텍처를 사용하여 구축된다. 일부 예에서, 그 아키텍처는 2차원 교차점 아키텍처일 수 있다. 일부 예에서, 그 아키텍처는 3차원 교차점 아키텍처일 수 있다. 퀼트 아키텍처들 내에서 더 상세하게 후술될 바와 같이, 메모리 소자는 메모리 타일들이라고 불리우는 모듈들로 구성될 수 있다. 메모리 소자는 메모리 타일들을 어레이로 배열시킴으로써 형성될 수 있다. 각각의 메모리 타일은 그 외 다른 메모리 타일들과 유사한 구성요소들의 구성을 포함할 수 있다. 메모리 타일들은 증폭기들 및 디코더들과 같은 지원 구성요소들을 포함하는 기판 레이어 및 기판 레이어 위에 위치되는 메모리 셀들을 포함할 수 있다.
메모리 소자들이 메모리 타일들의 어레이로 어셈블되도록 구성되기 때문에, 메모리 타일에서의 메모리 셀들에는 인접한 메모리 타일에 위치되는 지원 구성요소들(예를 들어, 디코더들)을 사용하여 액세스 가능할 수 있다. 예를 들어, 퀼트 아키텍처 내 각각의 타일의 셀들에는 인접한 타일들의 기저를 이루는 디코더들에 의해 액세스될 수 있다. 따라서 소정의 셀에는 그 셀이 관계되는 타일의 풋프린트 밖에 있는 디코더들로부터 액세스될 수 있다. 그 결과, 메모리 타일들의 어레이의 가장자리 부근에 위치되는 일부 메모리 셀에는 액세스 가능하지 않을 수 있다.
메모리 타일들 위에 위치되는 메모리 셀들에 액세스 가능함을 보장하기 위해, 가장자리 부근 어레이 부분들은 상이한 아키텍처를 가질 수 있다. 이러한 부분들은 경계 타일들로서 지칭될 수 있고 메모리 타일들의 어레이의 가장자리 부근 일부 메모리 타일에 인접하여 위치될 수 있다. 예를 들어, 경계 타일들은 메모리 타일들의 어레이의 제1 측 상에 위치되고 제1 측 반대편 메모리 타일들의 어레이의 제2 측 상에 위치될 수 있다. 경계 타일들은 인접한 메모리 타일들의 메모리 셀들에 액세스하기 위한 지원 구성요소들을 포함할 수 있다. 예를 들어, 경계 타일들은 디코더들 및 증폭기들을 포함할 수 있다. 일부 예에서는, 경계 타일들이 지원 구성요소들 위에 위치되는 메모리 셀들을 포함하지 않을 수도 있다.
교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 기술들이 본원에 설명되며, 이는 경계 타일들의 영역을 감소시키고/거나 퀼트 아키텍처 메모리 소자에서의 적어도 일부 경계 타일들을 제거함으로써 레거시 구성들과 비교할 때 다이 영역의 크기를 감소시키는 것을 포함할 수 있다. 본원에서 사용될 때, 메모리 어레이 또는 회로를 포함하는 기판의 일 부분 또는 컷이 다이로서 지칭될 수 있다. 경계 타일들은 메모리 타일들의 어레이의 단지 일측 상에만 위치될 수 있다. 메모리 셀들은 경계 타일들 위에 위치될 수 있다. 경계 타일들은 인접한 메모리 타일들의 메모리 셀들 및 경계 타일들의 메모리 셀들에 액세스하기 위한 지원 구성요소들을 포함할 수 있다. 컬럼 라인들 및 컬럼 라인 디코더들이 경계 타일의 부분으로 통합될 수 있다. 메모리 소자의 메모리 부분의 가장자리들 또는 그것들 부근의 액세스 라인들, 이를테면 로우 라인들은 절두되거나 생략될 수 있다. 경계 타일들을 메모리 타일들의 어레이의 단지 일측 상에만 위치시킴으로써, 지원 구성요소들에 전념하는 영역이 감소될 수 있다. 또한, 메모리 셀들을 경계 타일들 위에 위치시킴으로써, 몇몇 경우, 메모리 소자에서 액세스 가능한 메모리 셀들의 수가 증가될 수 있다.
위에서 소개된 본 발명의 특징들은 아래에서 메모리 어레이의 상황에서 더 설명된다. 그 다음 퀼트 아키텍처에서 경계들을 제거함으로써 다이 영역을 감소시키는 것에 관한 메모리 소자들 및 메모리 부분들에 대한 구체적인 예들이 설명된다. 나아가 본 발명의 이러한 그리고 그 외 다른 특징들이 퀼트 아키텍처에서 경계들을 제거함으로써 다이 영역을 감소시키는 것에 관한 장치 도해들, 시스템 도해들 및 흐름도들에 의해 도시되고 그것들을 참조하여 설명된다.
도 1은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자(100)의 일례를 도시한다. 도 1의 실례가 되는 예에서, 메모리 소자(100)는 2차원 메모리 어레이(102)를 포함한다. 메모리 소자(100)는 전자 메모리 장치로도 지칭될 수 있다. 메모리 소자(100)는 상이한 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 도 1은 메모리 소자(100)의 다양한 구성요소 및 특징의 실례가 되는 개략도이다. 그에 따라, 메모리 소자(100)의 구성요소들 및 특징이 메모리 소자(100) 내 그것들의 실제 물리적 위치들이 아니라, 기능적 상호 관계들을 도시하도록 도시됨이 이해되어야 한다. 도 1은 또한 감지 구성요소(126)를 배열시키는 대안적인 도식으로 나타낸 옵션도 도시한다(파선 박스에). 해당 기술분야의 통상의 기술자라면 감지 구성요소가 그것의 기능적 목적들을 잃지 않고 컬럼 디코더 또는 로우 디코더 중 어느 하나와 연관될 수 있음을 이해할 것이다.
각각의 메모리 셀(105)은 논리 0 및 논리 1로 표기되는 두 개의 상태를 저장하도록 프로그램될 수 있다. 몇몇 경우, 메모리 셀(105)은 세 개 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태들을 나타내는 전하를 저장하기 위한 커패시터 또는 그 외 다른 메모리 장치 구성요소를 포함할 수 있다; 예를 들어, 충전된 그리고 충전되지 않은 커패시터가 각각 두 개의 논리 상태를 나타낼 수 있거나, 또는 칼코게나이드 물질이 예를 들어, 그것의 결정 구조 또는 그 외 다른 속성들에 따라 상이한 상태들을 나타낼 수 있다.
메모리 소자(100)는 퀼트 아키텍처를 사용하여 배열될 수 있다. 퀼트 아키텍처에서, 구성요소들의 유사한 구성들을 갖는 타일들이 어레이로 배열된다. 그러한 방식으로 구축된 메모리 소자들은 타일들을 추가 또는 제거함으로써 확장 또는 축소될 수 있다. 타일들은 메모리 소자(100)에 대한 빌딩 블록들일 수 있다. 메모리 소자를 위한 지원 회로부(도시되지 않음)가 메모리 셀들의 어레이들 밑에 타일로 위치될 수 있다. 본원에서 사용될 때, 퀼트 아키텍처는 복수의 메모리 모듈을 포함하는 메모리 어레이를 지칭할 수 있다. 예를 들어, 퀼트 아키텍처를 갖는 메모리 소자는 메모리 모듈들의 반복 패턴을 포함할 수 있다.
퀼트 아키텍처의 일부 예에서, 제1 타일 위에 위치되는 일부 메모리 셀에는 인접한 타일에 위치되는 지원 회로부(도시되지 않음)를 사용하여 액세스될 수 있다. 그 결과, 메모리 셀들의 어레이들의 가장자리들에서, 일부 메모리 셀에 액세스 가능하지 않을 수 있다. 이러한 액세스 불능 문제들을 처리하기 위해, 경계 타일들이 메모리 셀들의 어레이의 가장자리 위에 위치되어 타일들의 모든 메모리 셀이 액세스 가능함을 보장할 수 있다. 일부 예에서, 메모리 셀들은 경계 타일들 위에 위치될 수 있다.
액세스 동작들로 지칭될 수 있는 판독 및 기록과 같은 동작들은 예를 들어, 워드 라인(110) 및 디지트 라인(115)과 같은 공통 도전성 라인들의 적절한 조합을 활성화 또는 선택함으로써 메모리 셀들(105)에 관해 수행될 수 있다. 워드 라인들(110)은 액세스 라인들 또는 로우 라인들로 지칭될 수도 있고 디지트 라인들(115)은 비트 라인들 또는 컬럼 라인들로 지칭될 수도 있다. 일부 예에서, 감지 구성요소는 워드 라인들 또는 로우 라인들 중 어느 하나에 접속될 수 있다. 워드 라인들(110) 및 비트 라인들(115)은 서로 수직(또는 거의 수직)하여 어레이를 생성할 수 있다. 워드 라인들 및 비트 라인들, 또는 그것들의 유사체들에 대한 언급은 이해 또는 운용을 잃지 않고 호환 가능하다. 메모리 소자의 유형(예를 들어, FeRAM, RRAM 등)에 따라, 예를 들어, 플레이트 라인들과 같은 그 외 다른 액세스 라인들이 존재할 수 있다(도시되지 않음). 메모리 소자의 정확한 동작이 메모리 소자 및/또는 메모리 소자에 사용되는 구체적인 액세스 라인들의 유형에 기초하여 대체될 수 있음이 이해되어야 한다.
워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 도전물들로 만들어진다. 예를 들어, 워드 라인들(110) 및 디지트 라인들(115)은 금속들(이를테면 구리, 알루미늄, 금, 텅스텐 등), 금속 합금들, 그 외 다른 도전물들 등으로 만들어질 수 있다. 하나의 메모리 셀(105)에는 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화함(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가함)으로써, 그것들의 교차부에서 액세스될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)을 판독 또는 기록하는 것을 포함할 수 있다.
일부 아키텍처에서, 셀의 논리 저장 소자, 예를 들어, 커패시터는 선택 구성요소에 의해 디지트 라인과 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 구성요소에 연결될 수 있고 이를 제어할 수 있다. 예를 들어, 선택 구성요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화시키면 메모리 셀(105)의 커패시터와 그것의 대응하는 디지트 라인(115) 사이가 전기적으로 연결되거나 폐쇄된 회로가 된다. 그 다음 메모리 셀(105)을 판독 또는 기록하기 위해 디지트 라인에 액세스될 수 있다.
메모리 셀들(105)에 액세스하는 것은 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 로우 디코더(120), 감지 구성요소(125) 및 컬럼 디코더(130)는 메모리 셀들(105) 알에 구성될 수 있다. 후술될 바와 같이, 이러한 구성요소들은 어레이의 기저를 이루는 기판 영역의 부분들을 점유할 수 있다. 일부 예에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킨다; 적절한 워드 라인(110)은 후술될 바와 같이, 표적 메모리 셀(105)을 포함하는 덱과 연관된 워드 라인(110)일 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킨다. 예를 들어, 메모리 소자(100)는 실례가 되는 어레이(102)에 대해 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있으며, 이때 M 및 N은 어레이 크기에 따른다. 그에 따라, 워드 라인(110) 및 디지트 라인(115)(예를 들어, WL_2 및 DL_2)을 활성화시킴으로써, 그것들의 교차부에서 메모리 셀(105)이 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 감지 구성요소(125)에 의해 판독 또는 감지되어 메모리 셀(105)의 저장된 논리 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 메모리 구성요소는 그것의 대응하는 디지트 라인(115) 상으로 방전할 수 있다. 방전은 디지트 라인(115)의 전압을 변화시킬 수 있으며, 감지 구성요소(125)는 이를 참조 전압(도시되지 않음)과 비교하여 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 디지트 라인(115)이 참조 전압보다 더 높은 전압을 갖는다면, 감지 구성요소(125)는 메모리 셀(105)에 저장된 상태가 논리 1이었음을 결정할 수 있고 반대의 경우도 마찬가지이다.
감지 구성요소(125)는 다양한 트랜지스터 또는 증폭기를 포함하여 신호들의 차이를 검출 및 증폭할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 그 다음 검출된 메모리 셀(105)의 논리 상태가 컬럼 디코더(130)를 통해 입력/출력(135)으로서 출력될 수 있다. 감지 구성요소(125)는 메모리 소자(100)의 그 외 다른 구성요소들보다 더 낮은 전압으로 동작할 수 있다. 예를 들어, 감지 구성요소(125)는 저전압 래치이거나 그것을 포함할 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써 설정 또는 기록될 수 있다. 상술된 바와 같이, 워드 라인(110)을 활성화하는 것은 메모리 셀들(105)의 대응하는 로우를 그것들 각각의 디지트 라인들(115)에 전기적으로 연결시킨다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀(105)에 기록될 수 있다―즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력/출력(135)을 받아들일 수 있다. 강유전 메모리 셀(105)에는 강유전 커패시터 양단에 전압을 인가함으로써 기록될 수 있다. 이 프로세스는 더 상세하게 후술된다.
메모리 제어기(140)는 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125)와 같은 다양한 구성요소를 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록, 재생 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 또한 메모리 제어기(140)는 메모리 소자(100)의 동작 동안 사용되는 다양한 전압 전위를 생성 및 제어할 수 있다. 일반적으로, 본원에서 논의되는 인가 전압의 진폭, 형상 또는 지속 기간은 조정되거나 달라질 수 있고 메모리 소자(100)를 동작시키기 위한 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 소자(100) 내 하나의, 다수의 또는 모든 메모리 셀(105)에는 동시에 액세스될 수 있다; 예를 들어, 모든 메모리 셀(105), 또는 메모리 셀들(105)의 그룹이 하나의 논리 상태로 설정되는 리셋 동작 동안 메모리 소자(100)의 다수의 또는 모든 셀에 동시에 액세스될 수 있다. 메모리 소자의 정확한 동작은 메모리 소자 및/또는 메모리 소자에 사용되는 구체적인 액세스 라인들의 유형에 기초하여 대체될 수 있음이 이해되어야 한다.
도 2는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자(200)의 일례를 도시한다. 도 2의 실례가 되는 예에서, 메모리 소자(200)는 3차원 메모리 어레이(205)를 포함한다. 메모리 소자(200)는 전자 메모리 장치로도 지칭될 수 있다. 메모리 소자(200)는 도 1을 참조하여 설명된 메모리 소자(100)의 일례일 수 있다. 그에 따라, 유사한 명칭 및 부호를 갖는 구성요소들에 대한 설명은 도 2를 참조하여 완전히 설명되지 않을 수 있다. 감지 구성요소(125-a)는 도 1을 참조하여 설명된 감지 구성요소(125)의 일례일 수 있다. 입력/출력(135-a)은 도 1을 참조하여 설명된 입력/출력(135)의 일례일 수 있다. 메모리 제어기(140-a)는 도 1을 참조하여 설명된 메모리 제어기(140)의 일례일 수 있다. 도 1은 메모리 소자(100)의 다양한 구성요소 및 특징의 실례가 되는 개략도이다. 그에 따라, 메모리 소자(100)의 구성요소들 및 특징이 메모리 소자(100) 내 그것들의 실제 물리적 위치들이 아니라, 기능적 상호 관계들을 도시하도록 도시됨이 이해되어야 한다. 또한, 도 2는 감지 구성요소(126-a)를 배열시키는 대안적인 도식으로 나타낸 옵션도 도시한다(파선 박스에). 해당 기술분야의 통상의 기술자라면 감지 구성요소가 그것의 기능적 목적들을 잃지 않고 컬럼 디코더 또는 로우 디코더 중 어느 하나와 연관될 수 있음을 이해할 것이다.
메모리 소자(200)는 두 개 이상의 2차원(2D) 메모리 어레이(예를 들어, 메모리 어레이(102))가 차곡차곡 형성되는 3차원(3D) 메모리 어레이(205)를 포함할 수 있다. 그러한 구성에서, 2D 메모리 어레이는 메모리 셀들의 덱으로 지칭될 수 있다. 이는 2D 어레이들과 비교할 때 하나의 다이 또는 기판 상에 형성될 수 있는 메모리 셀들의 수를 증가시킬 수 있으며, 결국 생산 비용을 감소시키거나 메모리 소자(200)의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 도 2에 도시된 예에 따르면, 메모리 소자(200)는 메모리 셀들(105-a)의 2개의 레벨(또는 덱)을 포함하고 그에 따라 3차원 메모리 어레이인 것으로 고려될 수 있으나; 레벨들의 수가 2로 제한되지는 않는다. 각 레벨은 메모리 셀들(105-a)이 각각의 레벨에 걸쳐 서로 거의 정렬될 수 있도록 정렬 또는 위치되어, 메모리 셀 스택(210)을 형성할 수 있다. 그 외 다른 실시 예들(도시되지 않음)에서, 메모리 소자(200)는 단일 레벨 메모리, 예를 들어, 2차원 메모리 어레이일 수 있다.
도 2에 도시된 바와 같이, 메모리 셀 스택(210)에서의 두 개의 메모리 셀(105-a)은 디지트 라인(115-a)과 같은 공통 도전성 라인을 공유할 수 있다. 즉, 디지트 라인(115-a)은 상측 메모리 셀(105-a)의 하단 전극 및 하측 메모리 셀(105-a)의 상단 전극과 전자 통신할 수 있다. 상측 메모리 셀들(105-a)은 상단 덱으로 지칭될 수 있고 하측 메모리 셀들(105-a)은 하단 덱으로 지칭될 수 있다. 그 외 다른 구성들도 가능할 수 있다; 예를 들어, 제3 덱이 하측 덱과 워드 라인(110-a)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105-a)은 워드 라인(110-a) 및 디지트 라인(115-a)과 같은 두 개의 도전성 라인의 교차부에 위치될 수 있다. 이러한 교차부는 메모리 셀의 어드레스로서 지칭될 수 있다. 표적 메모리 셀(105-a)은 여자된 워드 라인(110-a) 및 디지트 라인(115-a)의 교차부에 위치되는 메모리 셀(105-a)일 수 있다; 즉, 워드 라인(110-a) 및 디지트 라인(115-a)이 여자되어 그것들의 교차부의 메모리 셀(105-a)을 판독 또는 기록할 수 있다. 동일한 워드 라인(110-a) 또는 디지트 라인(115-a)과 전자 통신하는(예를 들어, 그것에 연결되는) 그 외 다른 메모리 셀들(105)은 미표적 메모리 셀들로서 지칭될 수 있다. 또한, 메모리 셀(예를 들어, FeRAM, RRAM 등)에 따라, 그 외 다른 액세스 라인들, 예를 들어, 플레이트 라인들(도시되지 않음)이 셀의 저장 요소에 액세스하는 것에 수반될 수 있다.
메모리 셀들(105-a)에 액세스하는 것은 로우 디코더(120-a) 및 컬럼 디코더(130-a)를 통해 제어될 수 있다. 예를 들어, 메모리 소자(200)는 예시적인 어레이(205)의 상단 덱에 대해 WL_T1 내지 WL_TM으로 그리고 예시적인 어레이(205)의 하단 덱에 대해 WL_B1 내지 WL_BM으로 라벨링된 다수의 워드 라인(110-a) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115-a)을 포함할 수 있으며, 이때 M 및 N은 어레이 크기에 따른다. 그에 따라, 워드 라인(110-a) 및 디지트 라인(115-a), 예를 들어, WL_T2 및 DL_2를 활성화시킴으로써, 그것들의 교차부에서 상단 덱의 메모리 셀(105-a)이 액세스될 수 있다. 예를 들어, WL_B2 및 DL_2를 활성화시킴으로써, 그것들의 교차부에서 하단 덱의 메모리 셀(105-a)이 액세스될 수 있다. 일부 예에서, 그 외 다른 액세스 라인들 또는 분극 라인들(도시되지 않음)이 존재할 수 있다. 그에 따라, 메모리 소자의 동작들은 메모리 소자 및/또는 메모리 소자에 사용되는 구체적인 액세스/분극 라인들의 유형에 기초하여 변경될 수 있다.
도 3은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 어레이(300)의 일례를 도시한다. 메모리 어레이(300)는 도 1 및 도 2를 참조하여 설명된 메모리 어레이들(102 및 205)의 일례일 수 있다. 도 3에 도시된 바와 같이, 메모리 어레이(300)는 다수의 물질을 포함하여 메모리 셀들(105-b)을 구성한다. 각각의 메모리 셀(105-b)은 수직 방향으로(예를 들어, 기판에 수직하여) 적층되어 메모리 셀 스택들을 생성한다. 메모리 셀들(105-b)은 도 1를 참조하여 설명된 메모리 셀(105)의 예들일 수 있다. 그에 따라 메모리 어레이(300)는 3차원 또는 3D 메모리 어레이로서 지칭될 수 있다.
또한 메모리 어레이(300)는 워드 라인들(110-b) 및 비트 라인들(115-b)을 포함하며, 이들은 도 1을 참조하여 설명된 바와 같은 워드 라인(110) 및 비트 라인(115)의 예들일 수 있다. 워드 라인들(110-b)과 비트 라인들(115-b) 사이 물질들(105-b)의 예시는 도 2의 하부 데크 위에 메모리 셀(105-a)를 나타낼 수 있다. 메모리 어레이(300)는 전극(305) 요소들, 로직 저장 구성요소(310), 기판(315) 및 선택 구성요소(320)를 포함한다. 일부 예에서, 하나의 구성요소가 로직 저장 구성요소 및 선택 구성요소 양자의 역할을 할 수 있다. 전극(305-a)은 비트 라인(115-b)과 전자 통신할 수 있고 전극(305-c)은 워드 라인(110-b)과 전자 통신할 수 있다. 빈 공간으로 도시된 절연물들은 전기적으로 그리고 열적으로 절연일 수 있다. 상술한 바와 같이, PCM 기술에서, 다양한 로직 상태들은 메모리 셀들(105-b)에 로직 저장 구성요소(310)의 전기 저항을 프로그램함으로써 저장될 수 있다. 몇몇 경우, 이는 전적으로 또는 부분적으로 메모리 셀(105-b)를 통해 전류를 통과시키는 단계, 메모리 셀(105-b)에서의 로직 저장 구성요소(310)를 가열하는 단계 또는 메모리 셀(105-b)에서의 로직 저장 구성요소(310)의 믈질을 용융시키는 단계를 포함한다. 임계 전압 변조와 같은 그 외 다른 저장 메커니즘이 칼코게나이드 기반 메모리들에서 활용될 수 있다. 메모리 어레이(300)는 메모리 셀들이 지원 구성요소들을 포함하는 기판 레이어 위에 위치되도록 퀼트 아키텍처의 부분으로 포함될 수 있다.
메모리 어레이(300)는 메모리 셀 스택들의 어레이를 포함할 수 있고, 각각의 메모리 셀 스택은 다수의 메모리 셀(105-b)을 포함할 수 있다. 메모리 어레이(300)는 워드 라인들(110-b)과 같은 도전물들의 스택을 형성함으로써 만들어질 수 있으며, 이때 각각의 도전물은 그 사이의 전기 절연물들에 의해 인접한 도전물과 분리된다. 전기 절연물들은 산화 규소, 질화 규소 또는 그 외 다른 전기 절연물들과 같은 산화물들 또는 질화물들을 포함할 수 있다. 이러한 물질들은 기판(315), 이를테면 실리콘 웨이퍼 또는 임의의 그 외 다른 반도체 또는 산화물 기판 위에 형성될 수 있다. 그 후, 각각의 메모리 셀(105-b)이 워드 라인 및 비트 라인에 접속될 수 있도록 다양한 프로세스 단계가 워드 라인들(110-b)과 비트 라인들(115-b) 사이에 물질들을 형성하는데 이용될 수 있다.
선택 구성요소(320)는 전극(305-b)을 통해 로직 저장 구성요소(310)와 연결될 수 있다. 일부 예에서, 선택 구성요소(320) 및 로직 저장 구성요소(310)의 위치는 플립(flip)될 수 있다. 선택 구성요소(320), 전극(305-b) 및 로직 저장 구성요소(310)를 포함하는 스택은 전극(305-c)을 통해 워드 라인(110-b)에 그리고 전극(305-a)을 통해 비트 라인(115-b)에 연결될 수 있다. 선택 구성요소는 특정 메모리 셀 (105-b)을 선택하는데 도움을 줄 수 있거나 또는 선택된 메모리 셀(105-b)에 인접한 선택되지 않은 메모리 셀들(105-b)을 통해 표유 전류(stray current)가 흐르는 것을 방지하는 것을 도울 수 있다. 선택 구성요소는 전기적으로 비선형 구성요소(예를 들어, 비저항 구성요소) 이를테면 그 외 다른 유형들의 2 단자 선택 소자 이를테면 다이오드 중에서도, 금속-절연체-금속(MIM) 접합, 오보닉 임계 스위치(OTS, ovonic threshold switch) 또는 금속-반도체-금속(MSM) 스위치를 포함할 수 있다. 몇몇 경우, 선택 구성요소는 칼코게나이드 필름을 포함한다. 선택 구성요소는, 일부 예에서, 셀레늄(Se), 비소(As)및 게르마늄(Ge)의 합금을 포함할 수 있다.
기판 (315) 상에 물질들 또는 구성요소들을 형성하기 위해 다양한 기술이 사용될 수 있다. 이들은 예를 들어, 그 외 다른 박막 성장 기술들 중 에서도, 화학 기상 증착(CVD), 유기 금속 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터링 증착, 원자 층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 물질은 많은 기술을 사용하여 제거될 수 있으며, 이는 예를 들어, 화학적 에칭(“습식 에칭”으로도 지칭됨), 플라즈마 에칭(“건식 에칭”으로도 지칭됨), 또는 화학적-기계적 평탄화를 포함할 수 있다.
상술한 바와 같이, 도 3의 메모리 셀들(105-b)은 가변 저항을 갖는 물질을 포함할 수 있다. 가변 저항 물질들은 예를 들어, 금속 산화물들, 칼코게나이드 등을 비롯한 다양한 물질계를 지칭할 수 있다. 칼코게나이드 물질들은 원소들 황(S), 텔루륨(Te) 또는 Se 중 적어도 하나를 포함하는 물질들 또는 합금들이다. 많은 칼코게나이드 합금들이 가능하다―예를 들어, 게르마늄-안티모니(Sb)-텔루륨 합금(Ge-Sb-Te)은 칼코게나이드 물질이다. 명시적으로 열거되지 않은 그 외 다른 칼코게나이드 합금들도 이용될 수 있다.
상 변화 메모리는 칼코게나이드 물질들일 수 있는 상 변화 물질들의 결정질과 비정질 상태들 사이의 큰 저항 대비를 활용한다. 결정질 상태의 물질은 주기적인 구조로 배열된 원자들을 가질 수 있으며, 이는 상대적으로 낮은 전기 저항을 야기할 수 있다. 그에 반해, 주기적 원자 구조가 없거나 상대적으로 작은 주기적 원자 구조를 갖는 비정질 상태의 물질은 상대적으로 높은 전기 저항을 가질 수 있다. 물질의 비정질과 결정질 상태들 사이 저항 값들의 차이는 상당할 수 있다; 예를 들어, 비정질 상태의 물질은 그것의 결정질 상태에서의 물질의 저항보다 한 자릿수 이상 더 큰 저항을 가질 수 있다. 몇몇 경우, 물질은 부분적으로 비정질 그리고 부분적으로 결정질일 수 있고, 저항은 전적으로 결정질 또는 전적으로 비정질 상태에서의 물질의 저항 사이의 어떤 값을 가질 수 있다. 따라서 물질은 2진 로직 적용 분야 이외의 용도로 사용될 수 있다―즉, 물질에 저장될 수 있는 상태들의 수가 2보다 많을 수 있다.
저 저항 상태를 설정하기 위해, 메모리 셀(105-b)은 메모리 셀을 통해 전류를 통과시킴으로써 가열될 수 있다. 유한 저항을 갖는 물질을 통해 흐르는 전류에 의해 야기되는 열은 줄(Joule) 또는 오옴(Ohmic) 가열로서 지칭될 수 있다. 그에 따라 줄 가열은 전극들 또는 상 변화 물질의 전기 저항과 관련될 수 있다. 상 변화 물질을 상승된 온도(하지만 그것의 용융 온도 아래)로 가열시키는 것은 상 변화 믈질을 결정화하고 저 저항 상태를 형성시킬 수 있다. 몇몇 경우, 메모리 셀(105-b)은 줄 가열 이외의 수단, 예를 들어, 레이저를 사용함으로써 가열될 수 있다. 고 저항 상태를 설정하기 위해, 상 변화 물질은 예를 들어, 줄 가열에 의해 그것의 용융 온도 위로 가열될 수 있다. 용융된 물질의 비정질 구조는 상 변화 물질을 빠르게 냉각시키기 위해 인가된 전류를 급격하게 제거함으로써 퀀칭(quench)되거나 락킹(lock)될 수 있다.
메모리 셀들(105-b), 액세스 라인들(예를 들어, 워드 라인들(110-b) 및 비트 라인들(115-b))을 포함하는 다양한 구성요소는 구성요소들을 포함하는 다이의 영역을 효율적으로 사용하기 위해 기판(315) 위에 구성될 수 있다. 후술하는 바와 같이, 어레이의 각각의 부분은 디코더들 및/또는 그 외 다른 회로 위에 가로놓일 수 있다.
도 4는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자(400)의 일례를 도시한다. 상술한 바와 같이, 퀼트 아키텍처라는 용어는 구성요소들의 공통 구성을 갖는 복수의 메모리 타일 또는 메모리 모듈로 형성된 메모리 소자를 지칭할 수 있다. 메모리 타일들은 반복 패턴으로 배열될 수 있다. 메모리 소자(400)는 도 1을 참조하여 설명된 메모리 소자(100)의 일례일 수 있다.
메모리 소자(400)는 메모리 부분(410) 및 제어 회로 부분(415)을 포함할 수 있다. 메모리 소자(400)의 메모리 부분(410)은 메모리 셀들의 어레이 및 메모리 셀들의 어레이를 위한 지원 회로부, 예를 들어, 디코더들 및 감지 증폭기들을 포함할 수 있다. 경우에 따라, 메모리 부분(410)은 디코더들을 포함하는 메모리 소자(400)의 영역을 지칭할 수 있다. 제어 회로 부분(415)은 메모리 소자(400)와 관련된 그 외 다른 구성요소들을 포함할 수 있다. 예를 들어, 메모리 부분(410)은 메모리 제어기(140) 또는 입력/출력(135) 시스템을 포함할 수 있다. 경우에 따라, 제어 회로 부분(415)은 일부 유형의 디코더들을 포함하지 않거나 디코더들을 제외하는 메모리 소자(400)의 영역을 지칭할 수 있다. 예를 들어, 제어 회로 부분(415)은 로우 디코더들, 컬럼 디코더들, 감지 증폭기들 또는 이들의 조합들을 제외할 수 있다. 일부 예에서, 제어 회로 부분(415)은 그 외 다른 유형들의 디코더들, 예를 들어, 플레이트 라인 디코더들을 포함할 수 있다.
메모리 부분(410)은 코어 부분(420) 및 경계 부분(425)을 포함할 수 있다. 메모리 부분(410)은 기판 레이어 및 기판 레이어 위에 위치되는 메모리 셀들을 포함할 수 있다. 코어 부분(420)은 복수의 메모리 타일(430)을 사용하여 형성되는 메모리 소자(400)의 어레이를 지칭할 수 있다. 일부 예에서, 코어 부분(420)은 메모리 셀들의 어레이(예를 들어, 메모리 셀들의 어레이(510))를 포함하는 메모리 소자(400)의 영역에 대응할 수 있다.
메모리 타일들(430)은 공통 구성요소들을 갖는 메모리 모듈들일 수 있다. 코어 부분(420)에서의 각각의 메모리 타일(430)은 동일한 구성의 구성요소들을 가질 수 있다. 이러한 방식으로, 메모리 타일들(430)은 메모리 소자(400)를 어셈블하기 위한 빌딩 블록들로서 사용될 수 있다. 코어 부분(420)(그리고 더 나아가 메모리 부분(410) 및 메모리 소자(400) 전체로서)의 크기는 메모리 타일들(430)을 사용하여 가용적일 수 있다. 코어 부분(420)은 추가 메모리 타일들(430)을 추가함으로써 설계 또는 제조 동안에 확장될 수 있다. 코어 부분(420)의 크기는 메모리 타일들(430)을 제거함으로써 설계 또는 제조 동안에 감소될 수 있다.
메모리 타일들(430)은 인접한 메모리 타일들에 접속하도록 구성되어 코어 부분(420)을 형성한다. 일부 예에서, 인접한 메모리 타일들(430)에 위치되는 회로부(예를 들어, 디코더들 및 증폭기들)가 메모리 타일(430) 위에 위치되는 메모리 셀들에 액세스하도록 구성될 수 있다. 예를 들어, 메모리 타일(430-b)에서의 회로부는 메모리 타일(430-1) 위에 위치되는 메모리 셀들에 액세스하는데 사용될 수 있다. 이러한 방식으로, 메모리 타일(430)은 독립형 유닛으로서 완전하게 동작하도록 구성되지 않을 수 있다. 오히려, 메모리 타일(430)은 인접한 타일들의 회로부에 의존하여 메모리 타일(430)에 완전한 기능을 제공할 수 있다. 예를 들어, 인접한 타일들에서의 회로부가 메모리 타일 위에 위치되는 메모리 셀들에 액세스하는데 사용될 수 있다.
코어 부분(420)의 가장자리들에서, 메모리 타일(430)은 메모리 셀들에 액세스하기 위한 지원 회로부를 제공하는 인접한 타일을 갖지 않을 수 있다. 코어 부분(420)의 모서리 상에 메모리 타일(430)과 연관된 모든 메모리 셀의 기능을 보장하기 위해, 경계 부분(425)이 코어 부분(420) 주위에 배치될 수 있다. 경계 부분(425)은 복수의 제1 경계 타일(435) 및 복수의 제2 경계 타일(440)을 포함할 수 있다. 제1 경계 타일들(435)은 로우 액세스 라인들 또는 워드 라인들과 교차되는 코어 부분(420) 모서리들에 위치될 수 있다. 제2 경계 타일들(440)은 컬럼 액세스 라인들 또는 디지트 라인들과 교차되는 코어 부분(420) 모서리들에 위치될 수 있다.
메모리 소자(400)에서의 다양한 타일은 특정 상대적인 치수들을 가질 수 있다. 메모리 타일(430)은 제1 방향으로 연장되는 제1 치수(445) 및 제1 방향에 직교하는 제2 방향으로 연장되는 제2 치수(450)를 가질 수 있다. 일부 예에서, 제1 치수(445)는 제2 치수(450)와 같을 수 있다. 일부 예에서, 제1 치수(445)는 제2 치수(450)와 상이할 수 있다. 일부 예에서, 제1 치수(445)는 8 단위(unit)와 같을 수 있고, 제2 치수(450)는 8 단위와 같을 수 있다. 단위는 메모리 타일에서의 디코더들의 크기와 연관될 수 있다.
제1 경계 타일(435)은 제1 방향으로 연장되는 제1 치수(455) 및 제2 방향으로 연장되는 제2 치수(460)를 가질 수 있다. 제2 치수(460)는 제2 치수(450)와 같을 수 있다. 제1 치수(455)는 제1 치수(445)와 상이할 수 있다. 일부 예에서, 제1 경계 타일(435)의 제1 치수(455)는 메모리 타일(430)의 제1 치수(445)의 크기의 3/8이다. 그 외 다른 예들에서, 제1 치수(455)는 제1 치수(445)에 비한 임의의 상대적인 크기일 수 있다. 제1 경계 타일(435)의 치수들(455, 460)은 인접한 메모리 타일들(430) 위에 위치되는 메모리 셀들에 액세스하는데 사용되는 회로부(예를 들어, 디코더들 및 증폭기들)에 적어도 부분적으로 기초하여 결정될 수 있다. 일부 예에서, 제1 치수(455)는 제2 치수(460)와 같을 수 있다. 일부 예에서, 제1 치수(455)는 제2 치수(460)와 상이할 수 있다.
제2 경계 타일(440)은 제1 방향으로 연장되는 제1 치수(465) 및 제2 방향으로 연장되는 제2 치수(470)를 가질 수 있다. 제1 치수(465)는 제1 치수(445)와 같을 수 있다. 제2 치수(470)는 제2 치수(450) 및 제2 치수(460)와 상이할 수 있다. 일부 예에서, 제2 경계 타일(440)의 제2 치수(470)는 메모리 타일(430)의 제2 치수(450)의 크기의 1/8이다. 그 외 다른 예들에서, 제2 치수(470)는 제2 치수(450)에 비한 임의의 상대적인 크기일 수 있다. 제2 경계 타일(440)의 치수들(465, 470)은 인접한 메모리 타일들(430) 위에 위치되는 메모리 셀들에 액세스하는데 사용되는 회로부(예를 들어, 디코더들 및 증폭기들)에 적어도 부분적으로 기초하여 결정될 수 있다. 예를 들어, 제2 경계 타일(440)는 인접한 메모리 타일들(430) 위에 위치되는 메모리 셀들에 액세스하는데 도움이 되는 컬럼 라인들에 접속되는 컬럼 디코더들을 포함할 수 있다. 일부 예에서, 제1 치수(465)는 제2 치수(470)와 같을 수 있다. 일부 예에서, 제1 치수(465)는 제2 치수(470)와 상이할 수 있다.
도 5는 라인 5-5를 따라 도 4의 메모리 소자(400)의 단면도(500)의 일례를 도시한다. 단면도(500)는 메모리 소자(400)에 포함될 수 있는 다양한 레이어 및 덱을 도시한다. 메모리 소자(400)는 기판 레이어(505) 및 기판 레이어(505) 위에 위치되는 메모리 셀들의 덱들(515)을 포함할 수 있다. 일부 예에서, 기판 레이어(505)은 주변 영역으로 지칭될 수 있다.
기판 레이어(505)는 디코더들 및 증폭기들과 같은 지원 회로부를 포함하는 메모리 소자(400)의 부분을 포함할 수 있다. 기판 레이어(505)는 제어 회로 부분(415)의 부분들, 코어 부분(420의 부분들)(예를 들어, 메모리 셀들이 아닌 지원 회로부) 및 경계 부분(425)의 부분들을 포함할 수 있다. 일부 예에서, 기판 레이어(505)은 메모리 셀들(510)의 어레이 아래에 위치된다. 메모리 부분(410)의 기판 레이어는 어레이 아래 상보적인 금속-산화물-반도체(CMOS)(CuA, CMOS under array)로서 지칭될 수 있다. 코어 부분(420) 및 경계 부분(425)은 CuA로서 지칭될 수 있다.
메모리 셀들의 어레이(510)는 도 1을 참조하여 설명된 메모리 셀들(105)의 일례일 수 있다. 메모리 셀들의 어레이(510)는 메모리 셀들의 복수의 덱(515)을 포함할 수 있다. 메모리 셀들의 덱들(515)은 각각 메모리 셀들의 2차원 어레이일 수 있다. 메모리 셀들의 덱(515)은 도 1을 참조 하여 설명된 메모리 셀들의 덱들의 일례일 수 있다. 메모리 셀들의 어레이(510)는 기판 레이어(505)의 코어 부분(420) 위에 위치될 수 있다. 실례가 되는 예에서, 메모리 셀들의 어레이는 기판 레이어(505)의 경계 부분(425) 또는 제어 회로 부분(415) 위에 위치되지 아니하여 덱들(515)이 부분들(415 및 425)과 포개지지 않게 된다. 메모리 소자(400)는 메모리 셀들의 임의의 수의 덱(515)을 포함할 수 있다. 일부 예에서, 코어 부분(420) 위에 위치되는 모든 메모리 셀은 코어 부분(420) 및 경계부분(425)에 위치되는 지원 구성요소들을 사용하여 액세스 가능하다.
도 6은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 타일 구성(600)의 일례를 도시한다. 도 6은 명확성을 위해 메모리 어레이 아래 타일의 부분만을 도시한다. 메모리 타일 구성(600)은 제1 구성(605) 및 제2 구성(610)을 포함할 수 있다. 제1 구성(605) 및 제2 구성(610)은 도 4 및 도 5를 참조하여 설명된 메모리 타일들(430)의 예들일 수 있다. 메모리 소자(400)의 코어 부분(420)은 구성들(605, 610) 중 하나의 반복 패턴으로서 형성될 수 있다.
제1 구성(605) 및 제2 구성(610)은 유사한 구성요소들을 포함하지만 구성요소들의 상이한 배열들을 포함한다. 각각의 구성(605, 610)은 메모리 셀들의 제1 덱(515-1)을 위한 컬럼 라인 디코더들(615), 로우 라인 디코더들(620), 메모리 셀들의 제2 덱들(515-2)을 위한 로우 라인 디코더들(625), 제1 덱(515-1)을 위한 감지 증폭기(630), 및 제2 덱(515-b)을 위한 감지 증폭기들(635)을 포함한다. 일부 예에서, 구성(605, 610)은 메모리 셀들의 임의의 수의 메모리 덱을 위한 구성요소들을 포함할 수 있다. 메모리 타일들(430)은 구성들(605, 610)에 관하여 명시적으로 설명되지 않은 추가 회로부 및 구성요소들을 포함할 수도 있다.
컬럼 라인 디코더(615)는 컬럼 라인(예를 들어, 도 14의 컬럼 라인들(1405))에 접속될 수 있다. 컬럼 라인 디코더(615)는 다수의 덱(515)에서의 메모리 셀들에 액세스하도록 구성될 수 있다. 하나의 컬럼 라인이 메모리 셀의 다수의 덱(515)에 액세스하도록 구성될 수 있다. 컬럼 라인 디코더(615)는 메모리 타일(430)의 다양한 위치에 위치될 수 있다. 컬럼 라인 디코더(615)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 컬럼 라인 디코더(615)는 도 1를 참조하여 설명된 로우 디코더(120)의 일례일 수 있다.
로우 라인 디코더(620)는 로우 라인(도 7의 로우 라인들(705) 참조)에 접속될 수 있다. 로우 라인 디코더(620)는 하나의 덱(515)에서의 메모리 셀들에 액세스(예를 들어, 덱(515-1)에서의 메모리 셀들에 액세스)하도록 구성될 수 있다. 하나의 로우 라인은 메모리 셀들의 하나의 덱(515)과 연관될 수 있다. 로우 라인 디코더(620)는 메모리 타일(430)에서의 다양한 위치에 위치될 수 있다. 로우 라인 디코더(620)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 로우 라인 디코더(620)는 도 1을 참조하여 설명한 로우 디코더(120)의 일례일 수 있다.
로우 라인 디코더(625)는 로우 라인(도 7의 로우 라인들(710) 참조)에 접속될 수 있다. 로우 라인 디코더(625)는 하나의 덱(515)에서의 메모리 셀들에 액세스(예를 들어, 덱(515-b)에서의 메모리 셀들에 액세스)하도록 구성될 수 있다. 하나의 로우 라인은 메모리 셀들의 하나의 덱(515)과 연관될 수 있다. 로우 라인 디코더(625)는 메모리 타일(430)에서의 다양한 위치에 위치될 수 있다. 로우 라인 디코더(625)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 로우 라인 디코더(625)는 도 1을 참조하여 설명된 로우 디코더(120)의 일례일 수 있다. 로우 라인 디코더(625)는 상술한 로우 라인 디코더(620)의 일례일 수 있다.
감지 증폭기(630)는 로우 라인(도 7의 로우 라인들(705) 참조)에 접속될 수 있다. 감지 증폭기(630)는 액세스 동작 동안 로우 라인 상의 신호를 증폭시키도록 구성될 수 있다. 감지 증폭기(630)는 메모리 셀들의 하나의 덱(515)(예를 들어, 덱(515-1))과 연관될 수 있다. 감지 증폭기(630)는 메모리 타일(430)에서의 다양한 위치에 위치될 수 있다. 감지 증폭기(630)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 감지 증폭기(630)는 도 1을 참조하여 설명된 감지 구성요소(125)의 적어도 하나의 구성요소의 일례일 수 있다.
감지 증폭기(635)는 로우 라인(도 7의 로우 라인들(710) 참조)에 접속될 수 있다. 감지 증폭기(635)는 액세스 동작 동안 로우 라인 상의 신호를 증폭시키도록 구성될 수 있다. 감지 증폭기(635)는 메모리 셀들(예를 들어, 덱(515-b))의 하나의 덱(515)과 연관될 수 있다. 감지 증폭기(635)는 메모리 타일(430)에서의 다양한 위치에 위치될 수 있다. 감지 증폭기(635)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 감지 증폭기(635)는 도 1을 참조하여 설명된 감지 구성요소(125)의 적어도 하나의 구성요소의 일례일 수 있다. 감지 증폭기(635)는 상술한 감지 증폭기(630)의 일례일 수 있다. 일부 예에서, 감지 증폭기들(630 및 635)은 로우 라인들이 아니라 컬럼 라인들에 접속될 수 있다. 일부 예에서, 감지 증폭기들(630, 635)은 비트 라인들에 결합될 수 있다. 일부 예에서, 감지 증폭기들(630, 635)은 워드 라인들에 접속될 수 있다.
메모리 타일(430)의 구성(605)은 구성(605)을 갖는 메모리 타일들(430)이 반복 패턴으로 배치될 경우 메모리 셀들의 어레이 및 지원 회로부가 형성될 수 있도록 배열될 수 있다. 지원 회로부(예를 들어, 디코더들 및 증폭기들)는 메모리 타일들(430)이 나란히 위치될 때 구성요소들의 연속 패턴이 형성되도록 배열될 수 있다. 예를 들어, 구성(605)을 갖는 메모리 타일(430-2)이 구성(605)을 갖는 메모리 타일(430-1) 옆에 배치될 경우 디코더들(620), 디코더들(615), 디코더들(625), 디코더들(615) 등의 반복 패턴이 제1 방향으로 형성될 수 있다. 제1 방향에 직교하는 제2 방향으로 유사한 패턴의 디코더들이 구성(605)으로 형성될 수 있다.
메모리 타일(430)의 구성(610)은 구성(610)을 갖는 메모리 타일들(430)이 반복 패턴으로 배치될 경우 메모리 셀들의 어레이 및 지원 회로부가 형성될 수 있도록 배열될 수 있다. 구성(605)과 유사하게, 구성(610)을 갖는 메모리 타일(430-b)이 구성(610)을 갖는 메모리 타일(430-1) 옆에 배치될 경우 디코더들(620), 디코더들(615), 디코더들(625) 등의 반복 패턴이 제1 방향으로 형성될 수 있다. 그러나, 제1 방향에 직교하는 제2 방향으로는 상이한 패턴의 디코더들이 구성(610)으로 형성될 수 있다.
경우에 따라, 코어 부분(420)은 메모리 타일들(430)의 다수의 구성(600)을 포함할 수 있다. 별개의 구성들의 세트가 서로 협력하도록 구성될 수 있다. 예를 들어, 코어 부분(420)이 교번 패턴으로 배열되는 메모리 타일들(430)의 두 개의 별개의 구성을 포함할 수 있다. 그 외 다른 예들에서, 3개 이상의 구성을 사용하는 패턴들이 메모리 타일들(430)을 사용하여 형성될 수 있다.
도 7은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 액세스 라인들을 갖는 메모리 타일(700)의 일례를 도시한다. 도 7은 메모리 타일(700)의 평면도(702) 및 단면도(704) 양자를 도시한다. 평면도(702)는 명확성을 위해 기판 레이어 및 로우 라인들에서의 구성요소들만을 도시한다. 예를 들어, 메모리 타일의 부분들이 명확성을 위해 생략될 수 있다. 로우 라인들은 단지 명확성을 위해 702에서의 2차원 배열로 오프셋되어 도시된다. 단면도는 그와 관련된 몇몇 두 개의 덱 메모리 셀 및 비트 라인에 더하여 명확성을 위해 기판 레이어 및 로우 라인들에서의 구성요소들만을 도시한다. 다른 예에서, 상이한 덱들과 연관된 로우 라인들이 단면도(704)에 도시된 바와 같이 메모리 소자의 상이한 높이들에 위치될 수 있다. 그에 따라, 일부 예에서, 로우 라인들은 단면도(704)에 도시된 바와 같이 차곡차곡 포개지거나 적층될 수 있다. 일부 예에서, 메모리 타일(700)은 도 4 내지 도 6을 참조하여 설명된 메모리 타일(430)의 일례일 수 있다. 메모리 타일(700)은 도 6을 참조하여 설명된 구성(605)과 유사한 방식으로 배열될 수 있다. 메모리 타일(700)은 회로부(예를 들어, 디코더들 및 증폭기들)에 덮어씌워지는 로우 라인들(705-a, 705-b, 705-c) 및 로우 라인(710-a, 710-b)을 포함할 수 있다. 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 도 1 및 도 2를 참조하여 설명된 디지트 라인들(115)의 예들일 수 있다. 경우에 따라, 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 도 1을 참조하여 설명된 워드 라인들(110)의 예들일 수 있다. 워드 라인들 및 비트 라인들, 또는 그것들의 유사체들에 대한 언급은 이해 또는 운용을 잃지 않고 호환 가능하다.
로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 메모리 어레이에서의 메모리 셀들(510)에 접속될 수 있다. 특정 로우 라인은 메모리 셀들의 특정 덱(515)에 전용될 수 있다. 예를 들어, 로우 라인들(705-a, 705-b, 705-c)은 제1 덱(515-1)과 연관될 수 있고, 로우 라인들(710-a, 710-b)은 제2 덱(515-2)과 연관될 수 있다. 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 각각 공통 길이를 가질 수 있다. 일부 예에서, 메모리 셀들의 더 높은 덱과 연관된 로우 라인들은 공통 길이보다 더 길 수 있다. 예를 들어, 로우 라인(710-a)은 2개의 연관되지 않은 로우 디코더 사이에 고정된 거리만큼 연장될 수 있다. 로우 라인(710-a)은 메모리 셀들의 제2 덱(515-2)과 연관된다. 또한 로우 라인(710-a)은 로우 라인 디코더들(625-a 및 625-b)과 연관될 수 있어서 제2 덱(515-2)의 메모리 셀들이 로우 라인(710-a)을 통해 디코더들(625-a, 625-b)에 동작 가능하게 접속되게 된다. 로우 라인(710-a)은 제1 방향으로 로우 라인 디코더(625-a)에 인접한 로우 라인 디코더(620-a)로부터 제1 방향으로 로우 라인 디코더(625-b)에 인접한 로우 라인 디코더(620-b)까지 연장된다. 로우 라인 디코더들(620-a, 620-b)이 로우 라인(710-a)과 상이한 메모리 셀들의 덱과 연관된다는 것이 이해되어야 한다. 로우 라인 디코더(625-a) 또는 로우 라인 디코더(625-b) 또는 양자는 로우 라인(710-a)과 연관된다. 경우에 따라, 로우 라인(710-a)은 상이한 덱과 연관된 두 개의 인접한 로우 디코더(예를 들어, 로우 디코더(620-a 및 620-b)) 사이의 분할 부분에서 또는 그 부근에서 종결된다. 이는 로우 디코더들과 연관된 회로부가 로우 라인(710-a)이 더 연장되는 것을 막을 수 있기 때문에 일어날 수 있다.
경우에 따라, 로우 라인(705-a) 또는 로우 라인(705-b)은 또한 상이한 덱과 연관된 두개의 인접한 로우 디코더(예를 들어, 로우 디코더들(625-a 및 625-b)) 사이의 분할 부분에서 또는 그 부근에서 종결될 수 있다. 예를 들어, 로우 라인 디코더들(625-a과 625-b) 사이의 영역(720)이 로우 라인들(705-a 및 705-b)이 더 연장되는 것을 막을 수 있다. 일부 예에서, 메모리 셀들의 상단 덱과 연관된 로우 라인들 및 컬럼 라인들은 메모리 셀들의 하단 덱과 연관된 로우 라인들 및 컬럼 라인들보다 더 길 수 있다. 일부 예에서, 로우 라인 디코더들 사이의 영역(720)이 더 높은 덱들의 로우 라인들의 연결을 위해 사용될 수 있다. 일부 예에서, 그 외 다른 덱들의 로우 라인들(예를 들어, 로우 라인들(710-a, 710-b))에 접속되는 비아들의 벽이 이러한 공간을 점유하거 있기 때문에 영역(720)은 일부 로우 라인(예를 들어, 로우 라인(705-a, 705-b, 705-c))으로 통과할 수 없을 수 있다. 따라서 일부 예에서, 경계 부분에 위치되는 액세스 라인 또는 액세스 라인들의 서브 세트는 각각 제어 회로 부분에서 종결될 수 있거나 어레이를 위해 그 외 다르게 사용되거나 지정되는 최대 길이에 걸쳐 이어질 수 있다.
로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 메모리 타일들(700) 사이의 경계들에 걸쳐 이어질 수 있다. 예를 들어, 종단(715)은 로우 라인(705-c)이 도 7에 나타난 특정 메모리 타일(700)을 너머 연장된다는 것을 보일 수 있다. 일부 예에서, 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 기판 레이어(505) 위에 로우 라인들을 가로놓음으로써 형성될 수 있다. 일부 예에서, 추가 유형들의 로우 라인들이 메모리 소자(400)의 부분인 메모리 셀들의 별개의 덱들(515)의 수에 적어도 부분적으로 기초하여 있을 수 있다. 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 메모리 타일(700)에서의 다양한 위치에 위치될 수 있다. 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 임의의 수의 형상 및 크기일 수 있다. 도 7에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 경우에 따라, 로우 라인들의 서브 세트는 공통 길이보다 더 짧은 길이를 가질 수 있다. 예를 들어, 일부 로우 라인이 메모리 소자(400)의 메모리 부분(410)의 모서리에 도달하기 때문에 로우 라인들이 일찍 종결될 수 있다. 일부 예에서, 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 경계 타일들(435) 위에 위치될 수 있다.
단면도(704)는 로우 라인들(705-a, 705-b, 705-c)이 기판 레이어(505)로부터 로우 라인들(710-a, 710-b)과 상이한 거리에 위치될 수 있다. 일부 예에서, 로우 라인들(710-a, 710-b))은 로우 라인들(705-a, 705-b, 705-c) 위에 위치된다. 일부 예에서, 로우 라인들(710-a, 710-b)은 로우 라인들(705-a, 705-b, 705-c)의 상단 바로 위에 위치된다. 일부 예에서, 로우 라인들(710-a, 710-b)은 로우 라인들(705-a, 705-b, 705-c)로부터 오프셋될 수 있다. 컨택들(740, 745)이 기판 레이어(505)으로부터 메모리 셀들의 각각의 덱들로 연장될 수 있다. 예를 들어, 컨택(740)은 제2 덱을 위한 로우 라인 디코더들(예를 들어, 로우 라인 디코더들(625-a/b))을 제2 덱을 위한 로우 라인(예를 들어, 로우 라인들(710-a, 710-b))에 접속시킬 수 있다. 그 외 다른 예들에서, 컨택(745)은 제1 덱을 위한 로우 라인 디코더(예를 들어, 로우 라인 디코더들(620-b))을 제1 덱을 위한 로우 라인(예를 들어, 로우 라인(705-a))에 접속시킬 수 있다. 일부 예에서, 컨택들(740, 745)은 비아들일 수 있다. 몇몇 경우, 컨택들(740)은 적층된 컨택들로서 구성될 수 있다. 일부 예에서, 복수의 컨택(740)은 로우 라인들(705-a, 705-b 또는 705-c)이 통해 연장되는 것을 허용하지 않는 벽을 형성할 수 있다. 일부 예에서, 컨택들(740, 745)은 각각의 디코더들의 부분으로 간주되지 않을 수 있다. 컨택들(740, 745)의 지정과 관계없이, 메모리 셀들은 디코더들(620-a/b, 625-a/b) 및 그 외 다른 지원 회로 구성요소(750)(예를 들어, 컬럼 디코더들 또는 감지 증폭기들) 위에 또는 그보다 위에 위치될 수 있다.
일부 예에서, 플레이트 라인들(도시되지 않음) 또는 그 외 다른 액세스 라인들이 메모리 타일들(700)로 통합될 수 있다. 예를 들어, 플레이트 라인은 액세스 동작 동안 메모리 셀을 바이어싱하도록 구성될 수 있다. 그 외 다른 디코더들이 그 외 다른 액세스 라인들 또는 플레이트 라인들을 이용하기 위해 메모리 소자로 통합될 수 있다. 플레이트 라인들 또는 그 외 다른 액세스 라인들은 메모리 소자의 메모리 제어기와 전자 통신할 수 있다. 일부 예에서, 플레이트 라인들은 메모리 소자에서의 메모리 셀의 커패시터와 연관된 플레이트에 접속될 수 있다.
도 8은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 경계 타일 구성(800)의 일례를 도시한다. 도 8은 명확성을 위해 기판 레이어에서의 구성요소들만을 도시한다. 경계 타일 구성(800)은 제1 구성(805) 및 제2 구성(810)을 포함할 수 있다. 제1 구성(805)은 코어 부분(420)의 제1 측(예를 들어, 도 4에 도시된 코어 부분(420)의 좌측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 경계 타일들(435-a 및 435-3)이 제1 구성(805)을 사용하여 배열될 수 있다. 제2 구성(810)은 제1 측 반대편 코어 부분(420)의 제2 측(예를 들어, 도 4에 도시된 코어 부분(420)의 우측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 경계 타일들(435-b 및 435-4)이 제2 구성(810)을 사용하여 배열될 수 있다. 제1 구성(805) 및 제2 구성(810)은 도 4 및 도 5를 참조하여 설명된 경계 타일들(435)의 예들일 수 있다. 메모리 소자(400)의 경계 부분(425)은 구성(805, 810)의 반복 패턴으로서 형성될 수 있다.
구성들(805, 810)은 구성(605)을 사용하여 배열된 메모리 타일들(430)로 형성된 코어 부분(420)에 대응할 수 있다. 그 외 다른 예들에서, 구성들(805, 810)의 구성요소들은 구성(610) 또는 메모리 타일들(430)의 임의의 그 외 다른 구성들에 대응하도록 재배열될 수 있다.
구성들(805, 810)은 로우 라인 디코더들(620), 로우 라인 디코더들(625), 감지 증폭기들(630) 및 감지 증폭기들(635)를 포함한다. 실례가 되는 예에서, 구성들(805, 810)은 컬럼 라인 디코더들(615)을 포함하지 않는다. 메모리 셀들이 경계 타일들(435) 위에 위치되지 않기 때문에, 컬럼 라인들 또한 경계 타일들(435) 위에 위치되지 않고, 따라서 컬럼 라인 디코더들은 경계 타일들(435)의 구성들(805, 810)에 포함되지 않을 수 있다.
경계 타일 구성들(800)은 코어 부분(420)의 메모리 타일(430)에서의 디코더들의 수 보다 더 적은 디코더들의 수를 포함할 수 있다. 예를 들어, 메모리 셀들은 경계 타일들(435)의 기판 레이어 위에 위치되지 않기 때문에, 경계 타일 구성들(800)는 컬럼 디코더들을 포함하지 않는다. 그 외 다른 예들에서, 경계 타일 구성들(800)은 코어 부분(420)의 메모리 타일(430)에 존재하는 것보다 더 적은 로우 디코더(620, 625) 및 더 적은 감지 증폭기(630, 635)를 포함한다. 일부 예에서, 하나의 경계 타일 구성(800)(예를 들어, 제1 구성(805) 또는 제2 구성(810))에서의 디코더들의 수는 코어 부분(420)의 메모리 타일(430)에서의 디코더들의 수의 절반보다 더 적을 수 있다.
도 9는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자(900)의 일례를 도시한다. 메모리 소자(900)는 메모리 부분(905) 및 제어 회 부분(415)을 포함할 수 있다. 메모리 부분(905)은 코어 부분(420) 및 경계 부분(910)을 포함할 수 있다. 메모리 소자(900)의 메모리 부분(905)은 코어 부분(420)의 단지 일측 상에만 위치되는 경계 부분(910)을 포함한다. 이러한 방식으로, 메모리 부분(905)의 영역이 메모리 소자(400)의 메모리 부분(410)의 영역보다 더 적을 수 있다. 메모리 소자(900)는 도 1 및 도 4 내지 도 8을 참조하여 설명된 메모리 소자들(100 또는 400)의 일례일 수 있다. 메모리 부분(905)은 도 4 내지 도 8을 참조하여 설명된 메모리 부분(410)의 일례일 수 있다. 경계 부분(910)은 도 4 내지 도 8을 참조하여 설명된 경계 부분(425)의 일례일 수 있다.
메모리 부분(905)의 영역이 메모리 소자(400)의 메모리 부분(410)의 영역보다 더 적을 수 있다. 경계 부분(910)은 메모리 소자(400)의 경계 부분(425)와 상이한 치수들을 가질 수 있다. 경계 부분(910)의 영역은 메모리 소자(400)의 경계 부분들(425)의 조합된 총 영역보다 더 적을 수 있다. 일부 예에서, 메모리 소자(900)의 오른쪽 경계 부분은 메모리 소자(400)의 오른쪽 경계 부분보다 더 큰 영역을 가질 수 있다. 그러나, 경계 부분(910)의 총 영역은 적어도 왼쪽 경계 부분 및 오른쪽 경계 부분을 포함할 수 있는 경계 부분(425)의 총 영역보다 더 적을 수 있다.
코어 부분(420)과 경계 부분(910)의 영역 차이는 각각의 부분들의 치수들에 기초하여 이해될 수 있다. 코어 부분(420)은 다수의 메모리 타일(430)을 포함할 수 있다. 메모리 타일들(430)은 제1 치수(445) 및 제2 치수(450)를 획정할 수 있다.
경계 부분(910)은 다수의 경계 타일(915)을 포함할 수 있다. 경계 타일들(915)은 도 4, 도 5 및 도 8을 참조하여 설명된 경계 타일들(435)의 일례일 수 있다. 경계 타일(915)은 제1 방향으로 연장되는 제1 치수(920) 및 제1 방향에 직교하는 제2 방향으로 연장되는 제2 치수(460)를 포함할 수 있다. 제1 치수(920)는 제1 치수(445)와 상이할 수 있다. 일부 예에서, 제1 경계 타일(915-1)의 제1 치수(920)는 메모리 타일(430)의 제1 치수(445)의 크기의 1/2이다. 그 외 다른 예들에서, 제1 치수(920)는 제1 치수(445)에 비한 임의의 상대적인 크기일 수 있다. 제1 경계 타일(915-1)의 치수들(920, 460)은 경계 타일(915) 위에 그리고 인접한 메모리 타일들(430) 위에 위치되는 메모리 셀들에 액세스하는데 사용되는 회로부(예를 들어, 디코더들 및 증폭기들)에 적어도 부분적으로 기초하여 결정될 수 있다. 일부 예에서, 제1 치수(920)는 제2 치수(460)와 같을 수 있다. 일부 예에서, 제1 치수(920)는 제2 치수(460)와 상이할 수 있다.
일부 예에서, 제1 치수(920)는 경계 타일(915)이 경계 타일(915) 위에 위치되는 메모리 셀들에 액세스하기 위한 추가 구성요소들을 포함하기 때문에 경계 타일(435)의 제1 치수(455)보다 더 클 수 있다. 경우에 따라, 제1 치수(920)는 경계 타일(915)에서의 추가 컬럼 라인 디코더들(615)로 인해 더 클 수 있다.
메모리 부분(905)은 다수의 가장자리를 획정할 수 있다. 예를 들어, 코어 부분(420)은 가장자리들(930, 935, 940, 945)을 포함할 수 있다. 본원에서 사용될 때, 가장자리(border)는 메모리 소자(900)의 두 영역을 분리하는 선을 지칭할 수 있다. 예를 들어, 가장자리라는 용어는 메모리 소자(900)의 특정 부분이 종결하는 선을 지칭할 수 있다. 제1 가장자리(930), 제2 가장자리(935) 및 제3 가장자리(940)는 제어 회로 부분(415)과 코어 부분(420)의 교차부를 획정할 수 있다. 일부 예에서, 가장자리들(930, 935, 940)는 메모리 셀들의 어레이가 종결되거나 지원 회로부의 어레이가 종결되는 선으로서 정의될 수 있다. 제4 가장자리(945)는 경계 부분(910)과 코어 부분(420)의 교차부를 획정할 수 있다. 제4 가장자리(945)는 제1 가장자리(930) 반대편에 위치될 수 있다.
경계 부분(910)은 가장자리들(950, 955, 960, 965)을 포함할 수 있다. 제1 가장자리(950), 제2 가장자리(955) 및 제3 가장자리(960)는 제어 회로 부분(415)과 경계 부분(910)의 교차부를 획정할 수 있다. 일부 예에서, 가장자리들(950, 955, 960)은 메모리 셀들의 어레이가 종결되거나 지원 회로부의 어레이가 종결되는 선으로서 정의될 수 있다. 제4 가장자리(965)는 제4 가장자리(945)와 협력하여 코어 부분(420) 및 경계 부분(910)의 교차부를 획정할 수 있다. 제4 가장자리(965)는 제1 가장자리(950) 반대편에 위치될 수 있다. 일부 예에서, 가장자리들은 메모리 타일들(430) 및/또는 경계 부분들(910) 사이에 획정될 수 있다.
일부 예에서, 가장자리들(930, 935, 940, 945, 950, 955, 960, 965)은 디코더의 모서리와 정렬될 수 있다. 일부 예에서, 가장자리들(930, 935, 940, 945, 950, 955, 960, 965)는 디코더의 모서리를 너머 연장될 수 있다. 코어 부분(420) 및 경계 부분(910)의 또는 외측 경계들(예를 들어, 가장자리(930, 935, 940, 950)로 나타낸)의 교차부는 도 9에 도시된 것 보다 실제로 덜 정밀하게 될 수 있다. 일부 예에서, 외측 경계들은 메모리 셀들의 어레이의 모서리들과 정렬될 수 있다.
도 10은 라인 10-10을 따라 도 9의 메모리 소자(900)의 단면도(1000)의 일례를 도시한다. 단면도(1000)는 메모리 소자(900)에 포함될 수 있는 다양한 레이어 및 덱을 도시한다. 메모리 소자(900)는 기판 레이어(505) 및 기판 레이어(505) 위에 위치되는 메모리 셀들의 덱들(515)을 포함할 수 있다. 단면도(1000)는 도 5을 참조하여 설명된 단면도(500)의 일례일 수 있다.
메모리 소자(900)에서, 메모리 셀들의 어레이들(510)(또는 덱들(515))은 코어 부분(420) 및 경계 부분(910) 양자 위에 위치된다. 이러한 방식으로, 메모리 셀들의 어레이들(510)은 전체 메모리 부분(905) 위에 위치될 수 있다.
메모리 셀들의 어레이들(510)의 그러한 구성은 가장자리(930) 부근 액세스할 수 없는 메모리 셀들을 보상하도록 구성될 수 있다. 특정 메모리 타일의 기판 레이어 위에 위치되는 일부 메모리 셀은 인접하는 메모리 타일에서의 지원 회로부를 사용하여 액세스될 수 있다. 가장자리의 또는 그 부근의 메모리 타일들의 경우, 경계 타일들은 메모리 타일들(430) 위 모든 메모리 셀이 모두 완전히 액세스 가능하도록 위치될 수 있다. 메모리 소자(900)가 코어 부분(420)의 단지 일측 상에 경계 부분(910)을 포함하기 때문에, 코어 부분 위에 위치되는 일부 메모리 셀에는 액세스할 수 없을 수 있다. 일부 예에서, 메모리 타일들(430) 위 액세스 불가능한 메모리 셀들을 보상하기 위해, 메모리 셀들은 경계 부분(910) 위에 위치될 수 있다. 경계 타일들(915)은 경계 타일들 위에 위치되는 메모리 셀들과 연관된 추가 구성요소들을 포함할 수 있다.
일부 예에서, 메모리 셀들의 덱들(510)은 기판 레이어(505)의 코어 부분(420) 및 경계 부분(910)과 포개진다. 메모리 셀들의 어레이를 의미하는 것은 기판 레이어(505)의 코어 부분(420) 및 경계 부분(910) 위에 연장되거나 그것들을 부분적으로 커버할 수 있다. 예를 들어, 코어 부분(420) 및/또는 경계 부분(910)의 영역들이 그것들 바로 위에 위치되는 메모리 셀들을 가지지 않을 수 있으나, 여전히 메모리 셀들의 어레이는 그러한 영역들과 포개질 수 있다. 일부 예에서, 메모리 셀들의 어레이들은 기판 레이어(505)의 경계 부분(910)의 적어도 일 부분과 포개진다.
도 11은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 경계 타일 구성(1100)의 일례를 도시한다. 도 11은 명확성을 위해 기판 레이어에서의 구성요소들만을 도시한다. 경계 부분(910) 위에 위치되는 메모리 세들에의 액세스를 가능하게 하기 위해, 경계 타일 구성(1100)은 컬럼 라인 디코더들(615)을 포함할 수 있다. 컬럼 라인 디코더들(615)은 경계 부분 위에 위치되는 컬럼 라인들에 접속될 수 있으며, 이때 컬럼 라인들은 경계 부분(910) 위에 위치되는 메모리 셀들에 접속될 수 있다. 경계 타일 구성(1100)은 도 9 및 도 10을 참조하여 설명된 경계 타일들(915)의 일례일 수 있다. 경계 타일 구성(1100)은 도 8을 참조하여 설명된 구성(810)의 일례일 수 있다.
경계 타일 구성(1100)은 코어 부분(420)의 제1 측(예를 들어, 도 9에 도시된 코어 부분(420)의 우측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 경계 타일들(915-1 및 915-2)이 경계 타일 구성(1100)을 사용하여 배열될 수 있다. 그 외 다른 예들에서, 경계 타일 구성(1100)은 코어 부분(420)의 제2 측(예를 들어, 도 9에 도시된 코어 부분(420)의 좌측) 상에 위치되도록 구성 및 배열될 수 있다.
일부 예에서, 컬럼 디코더들(615)은 로우 디코더들(예를 들어, 로우 라인 디코더들(620, 625) 및 제어 회로 부분(415) 사이에 위치될 수 있다. 예를 들어, 컬럼 디코더들(615)은 제1 가장자리(950) 및 로우 라인 디코더들(620, 625) 사이에 위치될 수 있다. 제1 가장자리(950)는 코어 부분(420) 및 경계 부분(910)의 교차부를 획정하는 제4 가장자리(965) 반대편에 위치될 수 있다.
경계 타일 구성(1100)은 코어 부분(420)의 메모리 타일(430)에서의 디코더들의 수 보다 더 적은 디코더들의 수를 포함할 수 있다. 예를 들어, 메모리 셀들은 경계 타일들(435)의 기판 레이어 위에 위치되기 때문에, 경계 타일 구성(800)는 다수의 컬럼 디코더(615)를 포함할 수 있다. 일부 예에서, 컬럼 디코더들(615)의 수는 코어 부분(420)의 메모리 타일(430)에서의 컬럼 디코더들(615)의 수의 절반과 같다. 그 외 다른 예들에서, 경계 타일 구성(1100)은 코어 부분(420)의 메모리 타일(430)에 존재하는 것보다 더 적은 로우 디코더(620, 625) 및 더 적은 감지 증폭기(630, 635)를 포함한다. 일부 예에서, 하나의 경계 타일 구성(1100)에서의 디코더들의 수는 코어 부분(420)의 메모리 타일(430)에서의 디코더들의 수의 절반 미만일 수 있다.
도 12는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분(1200)의 일례를 도시한다. 도 12는 명확성을 위해 기판 레이어 및 로우 라인들에서의 구성요소들만을 도시한다. 예를 들어, 메모리 타일의 부분들이 명확성을 위해 생략될 수 있다. 다른 예에서, 상이한 덱들과 연관된 로우 라인들은 메모리 소자에서의 상이한 높이들에 위치될 수 있다. 그에 따라, 일부 예에서, 로우 라인들은 서로 포개지거나 차곡차곡 적층될 수 있다. 로우 라인들은 명확성을 위해 2차원 배열로 오프셋되어 도시된다. 메모리 부분(1200)은 도 9를 참조하여 설명된 메모리 부분(905)의 일례일 수 있다. 메모리 부분(1200)은 지원 구성요소들 및 메모리 타일들(430) 및 경계 타일들(915)의 액세스 라인들의 일부를 도시한다. 메모리 부분의 실례가 되는 예들에서, 메모리 타일들(430) 및 경계 타일들(915)은 각각의 타일이 어디서 시작하고 끝나는지에 대한 추가 명확성을 제공하기 위해 이격된다. 일부 예에서, 메모리 부분(1200)은 메모리 타일들(430)과 경계 타일들(915) 사이의 갭들을 포함하지 않는다.
일부 액세스 라인은 가장자리에 또는 그 부근에 있기 때문에 이러한 액세스 라인들은 절두(truncate)될 수 있다. 예를 들어, 다양한 로우 라인(705, 710)이 메모리 소자(900)의 메모리 부분(1200)과 제어 회로 부분(415) 사이의 다양한 가장자리에서 절두될 수 있다. 일부 절두된 액세스 라인은 액세스 라인(1215)으로 표시된다. 절두된 액세스 라인들은 액세스 라인들의 공통 길이보다 더 짧은 길이를 가질 수 있다. 표시된 것들 이외의 다른 액세스 라인들도 또한 절두될 수 있다. 예를 들어, 경계 타일들에 위치되는 디코더들에 접속되는 일부 액세스 라인은 코어 메모리 타이들에 위치되는 디코더들에 접속되는 액세스 라인들보다 더 짧을 수 있다. 코어 메모리 타일들에 위치되는 디코더들에 접속되는 일부 액세스 라인은 공통 길이보다 더 짧은 길이를 가질 수 있다. 이는 메모리 셀들의 어레이가 모서리에서 끝나기 때문일 수 있다. 제1 덱에 접속되는 액세스 라인들은 제2 덱에 접속되는 액세스 라인들과 상이한 길이를 가질 수 있다. 상이한 메모리 셀들의 덱들과 연관된 액세스 라인들(예를 들어, 로우 라인들)은 상이한 길이들을 가질 수 있다. 예를 들어, 더 높은 덱과 연관된 로우 라인들(710)은 하측 덱과 연관된 로우 라인(705)보다 더 길 수 있다. 일부 예에서, 가장자리 액세스 라인들은 코어 메모리 타일의 기판 레이어 위에 위치되는 메모리 셀에 접속될 수 있다. 일부 예에서, 가장자리 액세스 라인들은 가장자리 타일의 기판 레이어 위에 위치되는 메모리 셀에 접속될 수 있다. 메모리 셀들을 가장자리 액세스 라인들에 접속시킴으로써, 선택된 컬럼 영역들 내 추가 저장 용량이 제공될 수 있다.
일부 액세스 라인은 메모리 부분(1200)으로부터 제거되거나 비활성일 수 있다. 특정 메모리 셀들은 인접하는 타일들의 지원 구성요소들을 사용하여 액세스되기 때문에, 가장자리들 부근의 메모리 셀들의 특정 영역들은 액세스할 수 없을 수 있다. 특정 메모리 셀들에 액세스하기 위해 디코더가 존재하지 않는 상황들에서, 해당 디코더와 연관된 액세스 라인은 메모리 부분(1200)에 포함되지 않을 수 있거나 비활성일 수 있다. 액세스 라인들이 생략되거나, 비활성이거나 또는 메모리 부분(1200)에 포함되지 않는 일부 영역은 영역들(1210)로 표시된다. 표시된 것들 이외의 다른 영역들은 메모리 부분(1200)에 존재할 수 있다.
본원의 설명과 유사하게, 메모리 타일들(430)의 각각에서, 로우 라인들은 메모리 어레이에서의 메모리 셀들에 접속될 수 있다. 특정 로우 라인은 메모리 셀들의 특정 덱에 전용될 수 있다. 로우 라인들은 또한 각각의 덱을 위한 로우 라인 디코더들과 연관될 수 있다. 경계 타일들(915)에서, 각각의 덱을 위한 로우 디코더들은 코어 부분 메모리 타일들에서의 로우 디코더들과 연관되지 않는 어레이의 대응하는 로우 라인들과 연관될 수 있다. 그러한 구성은 본원에 상세하게 설명된 바와 같이, 증가된 수의 메모리 셀에 액세스하는 것을 가능하게 할 수 있다.
도 13은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분(1300)의 일례를 도시한다. 메모리 부분들(1300)은 제1 메모리 부분(1305) 및 제2 메모리 부분(1310)을 포함할 수 있다. 메모리 부분들(1300)은 도 9, 도 10 및 도 12를 참조하여 설명된 메모리 부분들(905 및 1200)의 예들일 수 있다.
메모리 부분들(1300)은 어느 메모리 셀들이 메모리 소자(900)에 액세스될 수 있는지를 도시한다. 일부 메모리 셀에 인접하는 타일들에 위치되는 지원 구성요소들(예를 들어, 로우 디코더들)을 사용하여 액세스되기 때문에, 가장자리들 부근의 모든 메모리 셀이 액세스 가능한 것은 아닐 수 있다. 메모리 부분(1305)은 메모리 소자(900)와 연관된 메모리 셀들의 제1 덱(515-1)에서 어느 메모리 셀들이 액세스 가능한지를 도시한다. 메모리 부분(1310)은 메모리 소자(900)와 연관된 메모리 셀들의 제2 덱(515-2)에서 어느 메모리 셀들이 액세스 가능한지를 도시한다. 더 구체적으로, 메모리 부분(1300)은 도 12에 도시된 구성요소들의 구성에 대응한다. 메모리 부분들(1300)의 회색 영역들은 액세스 가능한 메모리 셀들에 대응한다. 메모리 부분들(1300)의 흰색 영역들은 액세스 가능하지 않은 메모리 셀들에 대응한다. 일부 실시 예에서, 액세스 불가능한 메모리 셀들은 도 12를 참조하여 설명된 영역들(1210)과 대응한다. 메모리 부분들(1300)은 단지 예시를 위함이다. 메모리 셀들에 액세스 가능한 그 외 다른 구성들이 또한 가능하다. 액세스 가능한 메모리 세들의 구성들은 메모리 소자(900)의 메모리 부분(905)에서의 구성요소들의 구성들에 기초할 수 있다.
도 14는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분(1400)의 일례를 도시한다. 도 14는 명확성을 위해 기판 레이어 및 로우 라인들에서의 구성요소들만을 도시한다. 예를 들어, 메모리 타일의 부분들이 명확성을 위해 생략될 수 있다. 다른 예에서, 상이한 덱들과 연관된 로우 라인들은 메모리 소자에서의 상이한 높이들에 위치될 수 있다. 그에 따라, 일부 예에서, 로우 라인들은 서로 포개지거나 차곡차곡 적층될 수 있다. 로우 라인들은 명확성을 위해 2차원 배열로 오프셋되어 도시된다. 메모리 부분(1400)은 도 9, 도 10, 도 12 및 도 13을 참조하여 설명된 메모리 부분들(905, 1200, 1300)의 일례일 수 있다. 메모리 부분(1400)는 컬럼 라인들(1405)을 갖는 메모리 부분(905)을 도시한다. 컬럼 라인들(1405)은 도 1을 참조하여 설명된 워드 라인들(110)의 예들일 수 있다. 경우에 따라, 컬럼 라인들(1405)은 도 1을 참조하여 설명된 디지트 라인들(115)의 예들일 수도 있다. 워드 라인들 및 비트 라인들, 또는 그것들의 유사체들에 대한 언급은 이해 또는 운용을 잃지 않고 호환 가능하다. 컬럼 라인들(1405)은 메모리 셀들의 다수의 덱에 접속될 수 있다. 경우에 따라, 컬럼 라인들(1405)은 로우 라인들(705, 710) 사이에 위치될 수 있다. 예를 들어, 컬럼 라인(1405)은 로우 라인(705) 위에 위치될 수 있고 로우 라인(710)은 컬럼 라인(1405) 위에 위치될 수 있다. 컬럼 라인들(1405)은 본원에 설명된 바와 같이 메모리 타일들에서의(코어 부분 또는 경계 부분 중 어느 하나에서의) 컬럼 라인 디코더들에 접속되거나 그것들과 연관될 수 있다.
일부 예에서, 메모리 셀들의 어레이에서의 활성 메모리 셀은 로우 라인(예를 들어, 덱에 따라 로우 라인(705) 또는 로우 라인(710)) 및 컬럼 라인(1405) 양자에 접속된다. 일부 예에서, 컬럼 라인(1405)은 로우 라인(705, 710)에 수직하여 연장된다. 활성 메모리 셀은 로우 어드레스 및 컬럼 어드레스 양자를 포함하거나 메모리 제어기에 의해 액세스 가능한 메모리 셀의 일례일 수 있다.
컬럼 라인(1405)은 다수의 컬럼 라인(1405) 사이에 공통 길이를 획정할 수 있다. 일부 예에서, 컬럼 라인(1405)은 공통 길이와 상이한 길이를 가질 수 있다. 예를 들어, 컬럼 라인(1405)은 공통 길이보다 더 짧을 수도 있고 더 길 수도 있다.
도 15는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분(1500)의 일례를 도시한다. 메모리 부분(1500)은 도 9, 도 10, 도 12, 도 13 및 도 14를 참조하여 설명된 메모리 부분들(905, 1200, 1300, 1400)의 일례일 수 있다. 메모리 부분(1500)는 메모리 소자(900)와의 액세스 동작들이 어떻게 사용될 수 있는지를 보이도록 도시될 수 있다. 일부 컬럼 라인은 단지 예시를 위해 도 15에서 생략된다.
메모리 부분(1500)은 영역들(1505)로 나누어질 수 있다. 메모리 부분(1500)는 8개의 영역(영역들 0 내지 7)을 포함할 수 있다. 영역은 컬럼 라인(1405)의 집합을 포함할 수 있다. 본원에서 사용될 때, 액세스 동작들은 판독 동작들(즉, 감지 동작들) 또는 기록 동작들을 지칭할 수 있다. 8개의 영역(1505)이 도 15에 도시되지만, 그 외 다른 수의 영역이 구성될 수도 있다.
액세스 동작 동안, 메모리 제어기는 영역들 중 하나를 활성화시킬 수 있다. 예를 들어, 메모리 제어기는 영역 3을 활성화시킬 수 있다. 다수의 메모리 셀이 영역 3에서의 컬럼 라인들과 교차하는 로우 라인드을 통해 영역 3에서의 컬럼 라인들에 접속된다. 일부 예에서, 영역 내 액세스 동작들의 수는 영역 내 로우 라인들 및 컬럼 라인들의 교차부들(1510, 1515)의 수와 같다.
메모리 부분(1500)에서, 각 영역은 특정 수의 액세스 동작을 수행할 수 있다. 예를 들어, 메모리 부분(1500)의 실례가 되는 예에서, 영역 0 내지 영역 3은 각각 76개의 액세스 동작을 수행할 수 있을 수 있다. 영역 0 내지 영역 3 내 일부 셀은 셀들이 가장자리 부근에 있기 때문에 액세스 가능하지 않을 수 있다(예를 들어, 단지 디코딩된 로우 라인들이 도시되는 도 13에 도시된 바와 같이). 또한, 경계 부분의 가장자리 부근에 위치되는 것들과 같이 경계 부분 위에 위치되는 일부 셀도 액세스 가능하지 않을 수 있다. 그러나, 영역 0 내지 영역 3 내 경계 부분 위에 위치되는 그 외 다른 메모리 셀들은 이용 가능할 수 있다. 액세스 동작들의 수를 예시하기 위해, 영역 3의 상세한 설명이 제시된다. 그러한 설명이 또한 영역 0, 영역 1 및 영역 2에도 대응함이 이해되어야 한다. 영역 3 내 제일 왼쪽 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 14개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 14개의 셀에 액세스할 수 있다. 영역 3 내 중앙 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 16개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 16개의 셀에 액세스할 수 있다. 영역 3 내 제일 오른쪽 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 8개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 8개의 셀에 액세스할 수 있다. 영역 3 내 컬럼 라인들(예를 들어, 제일 왼쪽, 중앙 및 제일 오른쪽)은 총 76개의 메모리 셀에 액세스할 수 있다. 도 15는 메모리 어레이의 일 부분만을 나타낼 수 있다는 것이 이해되어야 한다. 그에 따라, 개요된 원리들은 추가 및/또는 더 큰 구현 예들을 커버하도록 확장될 수 있다.
메모리 부분(1500)에서, 영역 4 내지 영역 7은 각각 64개의 액세스 동작을 수행할 수 있을 수 있다. 실례가 되는 예에서, 영역 4 내지 영역 7은 경계 부분(910) 위에 위치되는 임의의 메모리 셀에 액세스하는 것을 포함하지 않는다. 경계 부분(910)이 코어 부분(420)의 타측 상에 위치될 경우, 영역 번호들의 넘버링 및 특성들이 상이할 수 있음이 이해되어야 한다. 예를 들어, 영역 0 내지 영역 3은 64개의 액세스 동작을 수행할 수 있을 수 있고 영역 4 내지 영역 7은 76개의 액세스 동작을 수행할 수 있을 수 있다. 영역에 의해 수행될 수 있을 수 있는 액세스 동작들의 수는 영역의 크기 및/또는 메모리 부분(1500)의 크기에 따라 달라질 수 있다. 예를 들어, 메모리 영역(1500) 이 커질수록, 영역에 의해 수행될 수 있을 수 있는 액세스 동작의 수는 증가할 수 있다. 액세스 동작들의 수를 예시하기 위해, 영역 5의 상세한 설명이 제시된다. 그러한 설명이 또한 영역 4, 영역 6 및 영역 7에도 대응함이 이해되어야 한다. 영역 5 내 제일 왼쪽 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 16개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 16개의 셀에 액세스할 수 있다. 영역 5 내 제일 오른쪽 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 16개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 16개의 셀에 액세스할 수 있다. 영역 5 내 컬럼 라인들(예를 들어, 제일 왼쪽 및 제일 오른쪽)은 총 64개의 메모리 셀에 액세스할 수 있다. 도 15는 메모리 어레이의 일 부분만을 나타낼 수 있다는 것이 이해되어야 한다. 그에 따라, 개요된 원리들은 추가 및/또는 더 큰 구현 예들을 커버하도록 확장될 수 있다.
도 16은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 어레이(1605)의 블록도(1600)를 도시한다. 메모리 어레이(1605)는 전자 메모리 장치로서 지칭될 수 있고, 도 1을 참조하여 설명된 바와 같은 메모리 제어기(140)의 구성요소의 일례일 수 있다.
메모리 어레이(1605)는 하나 이상의 메모리 셀(1610), 메모리 제어기(1615), 워드 라인(1620), 플레이트(1625) 라인, 참조 구성요소(1630), 감지 구성요소(1635), 디지트 라인(1640) 및 래치(1645)를 포함할 수 있다. 이러한 구성요소들은 서로 전자 통신할 수 있고 본원에 설명된 기능들 중 하나 이상을 수행할 수 있다. 몇몇 경우, 메모리 제어기(1615)는 바이어싱 구성요소(1650) 및 타이밍 구성요소(1655)를 포함할 수 있다.
메모리 제어기(1615)는 도 1 및 2를 참조하여 워드 라인(110), 디지트 라인(115) 및 감지 요소(125)의 예들일 수 있는 워드 라인(1620), 디지트 라인(1640) 감지 구성요소(1635) 및 플레이트 라인(1625)과 전자 통신할 수 있다. 메모리 어레이(1605)는 또한 참조 구성요소(1630) 및 래치(1645)를 포함할 수 있다. 메모리 어레이(1605)의 구성요소들은 서로 전자 통신할 수 있고 및 도 1 내지 도 15를 참?여 설명된 기능들 중 일부를 수행할 수 있다. 몇몇 경우, 참조 구성요소(1630), 감지 구성요소(1635) 및 래치(1645)는 메모리 제어기(1615)의 구성요소들일 수 있다.
일부 예에서, 디지트 라인(1640)는 감지 구성요소(1635) 및 메모리 셀들(1610)의 커패시터와 전자 통신할 수 있다. 일부 예에서, 시킬 수 있다는 강유전성 커패시터일 수 있고 메모리 셀(1610)은 강유전성 메모리 셀일 수 있다. 메모리 셀(1610)는 로직 상태(예를 들어, 제1 또는 제2 로직 상태)로 기록 가능할 수 있다. 워드 라인(1620)은 메모리 제어기(1615) 및 메모리 셀(1610)의 선택 구성요소와 전자 통신할 수 있다. 플레이트 라인(1625)은 메모리 제어기(1615) 및 메모리 셀(1610)의 커패시터와 전자 통신할 수 있다. 감지 구성요소(1635)는 메모리 제어기(1615), 디지트 라인(1640), 래치(1645) 및 참조 라인(1660)과 전자 통신할 수 있다. 참조 구성요소(1630)은 메모리 제어기(1615) 및 참조 라인(1660)과 전자 통신할 수 있다. 감지 제어 라인(1665)은 감지 구성요소(1635) 및 메모리 제어기(1615)와 전자 통신할 수 있다. 이러한 구성요소들은 또한 그 외 다른 구성요소들, 연결부들 또는 버스들을 통해 위에서 나열되지 않은 구성요소들에 더하여, 메모리 어레이(1605)의 내측 및 외측 양자의 그 외 다른 구성요소들과 전자 통신할 수 있다.
메모리 제어기(1615)는 그러한 다양한 노드에 전압을 인가함으로써 활성 워드 라인(1620), 디지트 라인(1625) 또는 디지트 라인(1640)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(1650)는 상술한 바와 같이 메모리 셀(1610)을 판독 또는 기록하기 위해 메모리 셀(1610)을 동작시키는 전압을 인가하도록 구성될 수 있다. 몇몇 경우, 메모리 제어기(1615)는 도 1을 참조하여 설명된 바와 같이, 로우 디코더, 컬럼 디코더 또는 양자를 포함할 수 있다. 이는 메모리 제어기(1615)가 하나 이상의 메모리 셀(105)을 액세스하는 것을 가능하게 할 수 있다. 바이어싱 구성요소(1650)는 또한 감지 구성요소(1635)에 대한 참조 신호를 생성하기 위해 참조 구성요소(1630)에 전압 전위를 제공할 수 있다. 또한, 바이어싱 구성요소(1650)는 감지 구성요소(1635)의 동작을 위한 전압 전위를 제공할 수 있다.
몇몇 경우, 메모리 제어기(1615)는 타이밍 구성요소(1655)를 사용하여 그것의 동작들을 수행할 수 있다. 예를 들어, 타이밍 구성요소(1655)는 본원에서 논의된 판독 및 기록과 같은 메모리 기능들을 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 비롯하여 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 몇몇 경우, 타이밍 요소(1655)는 바이어싱 구성요소(1650)의 동작들을 제어할 수 있다.
참조 구성요소(1630)는 감지 구성요소(1635)에 대한 참조 신호를 생성하기 위한 다양한 구성요소를 포함할 수 있다. 참조 구성요소(1630)는 참조 신호를 생성하도록 구성된 회로부를 포함할 수 있다. 몇몇 경우, 참조 구성요소(1630)는 그 외 다른 메모리 셀들(105)을 사용하여 구현될 수 있다. 감지 구성요소(1635)는 메모리 셀(1610)로부터의(디지트 라인(1640)을 통한) 신호를 참조 구성요소(1630)로부터의 참조 신호와 비교할 수 있다. 로직 상태를 결정할 때, 감지 요소는 그 다음 래치(1645)에 출력을 저장하며, 이때 그것은 메모리 어레이(1605)가 일 부분인 전자 기기의 동작들에 따라 사용될 수 있다. 감지 구성요소(1635)는 래치 및 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(1615)는 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별할 수 있고(이때 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속되고, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다) 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스할 수 있다. 일부 예에서, 제어 회로 부분은 로우 디코더들, 칼럼 디코더들, 감지 증폭기들 또는 이들의 조합들을 제외할 수 있다. 일부 예에서, 메모리 셀들(1610)은 PCM 또는 칼코게나이드 물질 기반 메모리 셀들을 포함할 수 있다.
도 17은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 액세스 동작 관리기(1715)의 블록도(1700)를 도시한다. 액세스 동작 관리기(1715)는 도 15, 도 16 및 도 18을 참조하여 설명된 액세스 동작 관리기(1815)의 실시 예들의 일례일 수 있다. 액세스 동작 관리기(1715)는 바이어싱 구성요소(1720), 타이밍 구성요소(1725), 메모리 셀 관리기(1730), 디코더 관리기(1735), 액세스 라인 관리기(1740) 및 부분 관리기(1745)를 포함할 수 있다. 이러한 모듈들의 각각은 직접 또는 간접적으로, 서로 통신할 수 있다(예를 들어, 하나 이상의 버스를 통해).
메모리 셀 관리기(1730)는 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별할 수 있다(이때 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속되고, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다). 디코더 관리기(1735)는 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스할 수 있다.
액세스 라인 관리기(1740)는 로우 라인들 또는 컬럼 라인들과 같은 액세스 라인들을 관리하도록 구성될 수 있다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 적어도 하나의 셀과 경계 부분의 디코더 사이에 접속되는 액세스 라인을 활성화시키는 단계를 포함한다.
부분 관리기(1745)는 메모리 소자의 다양한 부분을 관리하도록 구성될 수 있다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 기판 레이어의 코어 부분과 포개지는 메모리 셀들의 어레이의 제1 부분에 액세스하는 단계 및 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 제2 부분에 액세스하는 단계를 포함한다. 몇몇 경우, 기판 레이어의 코어 부분은 각각 구성요소들의 공통 구성을 포함하는 섹션들의 세트를 포함한다. 몇몇 경우, 기판 레이어의 경계 부분은 각각 경계 부분의 그 외 다른 섹션들과 동일한 구성의 구성요소들을 포함하는 섹션들의 세트를 포함한다(이때 경계 부분의 섹션들은 코어 부분의 섹션들과는 상이한 구성의 구성요소들을 갖는다).
도 18은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 기기(1805)를 포함하는 포함하는 시스템(1800)의 도해를 도시한다. 기기(1805)는 예를 들어, 도 1을 참조하여 상술한 바와 같은 메모리 제어기(140)의 구성요소들의 일례이거나 그것들을 포함할 수 있다. 기기(1805)는 액세스 동작 관리기(1815), 메모리 셀들(1820), 기본 입력/출력 시스템(BIOS) 구성요소(1825), 프로세서(1830), I/O 제어기(1835) 및 주변 구성요소들(1840)을 비롯하여 송수신 통신을 위한 구성요소들을 비롯한 양방향 음성 및 데이터 통신을 위한 구성요소들을 포함할 수 있다. 이러한 구성요소들은 하나 이상의 버스들(예를 들어, 버스(1810))을 통해 전자 통신할 수 있다.
메모리 셀들(1820)은 본원에 설명된 바와 같이 정보를 저장할 수 있다(즉, 로직 상태의 형태로). BIOS 구성요소(1825)는 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소일 수 있으며, 이는 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있다. 또한 BIOS 구성요소(1825)는 프로세서와 다양한 그 외 다른 구성요소, 예를 들어, 주변 구성요소들, 입력/출력 제어 구성요소 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(1825)는 판독 전용 메모리(ROM), 플래시 메모리 또는 임의의 그 외 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1830)는 지능형 하드웨어 기기(예를 들어, 범용 프로세서, 디지털 신호 처리기(DSP), 중앙 처리 장치(CPU), 마이크로 컨트롤러, 주문형 반도체(ASIC), 필드 프로그램 가능한 게이트 어레이(FPGA), 프로그램 가능한 논리 소자, 별개의 게이트 또는 트랜지스터 로직 구성요소, 별개의 하드웨어 구성요소 또는 이들의 임의의 조합)을 포함할 수 있다. 몇몇 경우, 프로세서(1830)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 그 외 다른 경우, 메모리 제어기는 프로세서(1830)로 통합될 수 있다. 프로세서(1830)는 메모리에 저장된 컴퓨터 판독 가능한 명령을 실행하여 다양한 기능(예를 들어, 퀼트 아키텍처에서의 경계들을 제거함으로써 다이 영역을 감소시키는 것을 지원하는 기능들 또는 작업들)을 수행하도록 구성될 수 있다.
I/O 제어기(1835)는 기기(1805)의 입력 및 출력 신호들을 관리할 수 있다. I/O 제어기(1835)는 또한 기기(1805)로 통합되지 않은 주변 기기들을 관리할 수 있다. 몇몇 경우, I/O 제어기(1835)은 외부 주변 기기로의 물리적 연결 또는 포트를 나타낼 수 있다. 몇몇 경우, I/O 제어기(1835)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다.
주변 구성요소들(1840)은 임의의 입력 또는 출력 기기 또는 그러한 기기들을 위한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(universal serial bus) 제어기, 직렬 또는 병렬 포트 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port)) 슬롯들과 같은 주변기기 카드 슬롯들을 포함할 수 있다.
입력(1845)은 기기(1805) 또는 그것의 구성요소들로 입력을 제공하는 기기(1805) 외부의 기기 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 그 외 다른 기기들과의 또는 그것들 사이의 인터페이스를 포함할 수 있다. 몇몇 경우, 입력(1845)은 I/O 제어기(1835)에 의해 관리될 수 있고, 주변 구성요소(1840)를 통해 기기(1805)와 상호 작용할 수 있다.
출력(1850)은 기기(1805) 또는 그것의 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 기기(1805) 외부의 기기 또는 신호를 나타낼 수 있다. 출력(1850)의 예들은 디스플레이, 오디오 스피커들, 인쇄 기기, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 몇몇 경우, 출력(1850)은 주변 구성요소(들)(1840)를 통해 기기(1805)와 인터페이싱하는 주변 요소일 수 있다. 몇몇 경우, 출력(1850)은 I/O 제어기(1835)에 의해 관리될 수 있다.
기기(1805)의 구성요소들은 그것들의 기능들을 수행하도록 설계된 회로를 포함할 수 있다. 이는 본원에서 설명된 기능들을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 도전성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들 또는 그 외 다른 활성 또는 비활성 요소들을 포함할 수 있다. 기기(1805)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 기기, 개인용 전자 기기 등일 수 있다. 또는 기기(1805)는 그러한 기기의 일 부분 또는 요소일 수 있다.
도 19는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 방법(1900)을 도시하는 흐름도를 도시한다. 방법(1900)의 동작들은 본원에 설명된 바와 같은 메모리 제어기(140) 또는 그것의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1900)의 동작들은 도 16 내지 도 18을 참조하여 설명된 액세스 동작 관리기에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(140)는 기기의 기능적 요소들을 제어하여 후술될 기능들을 수행하기 위한 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기(140)는 전용 하드웨어를 사용하여 후술될 기능들 중 일부를 수행 할 수있다.
몇몇 경우, 상기 방법은 또한 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별하는 단계를 포함할 수 있다(이때 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속되고, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다). 몇몇 경우, 상기 방법은 또한 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스하는 단계를 포함한다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 적어도 하나의 셀과 경계 부분의 디코더 사이에 접속되는 액세스 라인을 활성화시키는 단계를 포함한다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 기판 레이어의 코어 부분과 포개지는 메모리 셀들의 어레이의 제1 부분에 액세스하는 단계 및 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 제2 부분에 액세스하는 단계를 포함한다. 몇몇 경우, 기판 레이어의 코어 부분은 각각 구성요소들의 공통 구성을 포함하는 복수의 섹션을 포함한다. 몇몇 경우, 기판 레이어의 경계 부분은 각각 경계 부분의 그 외 다른 섹션들과 동일한 구성의 구성요소들을 포함하는 복수의 섹션을 포함하되, 경계 부분의 섹션들은 코어 부분의 섹션들과는 상이한 구성의 구성요소들을 갖는다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 적어도 하나의 셀에 그리고 경계 부분의 디코더에 접속되는 액세스 라인을 활성화시키는 단계를 포함하며, 액세스 라인은 코어 부분의 디코더에 접속되는 액세스 라인보다 더 짧다.
블록(1905)에서, 메모리 제어기(140)는 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별할 수 있다(이때 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속되고, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다). 블록(1905)의 동작들은 도 1 내지 도 15를 참조하여 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1905)의 동작들의 실시 예들은 도 16 내지 도 18을 참조하여 설명된 바와 같은 메모리 셀 관리기에 의해 수행될 수 있다.
블록(1910)에서, 메모리 제어기(140)는 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스할 수 있다. 블록(1910)의 동작들은 도 1 내지 도 15를 참조하여 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1910)의 동작들의 실시 예들은 도 16 내지 도 18을 참조하여 설명된 바와 같은 디코더 관리기에 의해 수행될 수 있다.
방법(1900)을 수행하기 위한 장치가 설명된다. 상기 장치는 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별하기 위한 수단 및 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스하기 위한 수단을 포함할 수 있다. 몇몇 경우, 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속된다. 몇몇 경우, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다.
방법(1900) 및 상술한 장치의 일부 예는 적어도 하나의 셀과 경계 부분의 디코더 사이에 접속되는 액세스 라인을 활성화시키기 위한 프로세스들, 피처들, 수단들 또는 명령들을 더 포함할 수 있다. 방법(1900) 및 상술한 장치의 일부 예는 기판 레이어의 코어 부분과 포개지는 메모리 셀들의 어레이의 제1 부분에 액세스하는 단계 및 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 제2 부분에 액세스하기 위한 프로세스들, 피처들, 수단들 또는 명령들을 더 포함할 수 있다.
방법(1900) 및 상술한 장치의 일부 예에서, 기판 레이어의 코어 부분은 각각 구성요소들의 공통 구성을 포함하는 복수의 섹션을 포함한다.
방법(1900) 및 상술한 장치의 일부 예에서, 기판 레이어의 경계 부분은 각각 경계 부분의 그 외 다른 섹션들과 동일한 구성의 구성요소들을 포함하는 복수의 섹션을 포함한다. 몇몇 경우, 경계 부분의 섹션들은 코어 부분의 섹션들과는 상이한 구성의 구성요소들을 갖는다.
방법(1900) 및 상술한 장치의 일부 예는 적어도 하나의 셀에 그리고 경계 부분의 디코더에 접속되는 액세스 라인을 활성화시키기 위한 프로세스들, 피처들, 수단들 또는 명령들을 더 포함할 수 있으며, 액세스 라인은 코어 부분의 디코더에 접속되는 액세스 라인보다 더 짧다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들은 재배열되거나 그 외 다르게 수정될 수 있으며, 그 외 다른 구현 예들이 가능하다는 것을 유의해야 한다. 뿐만 아니라, 상기 방법들 중 둘 이상으로부터의 피처들 또는 단계들은 조합될 수 있다.
본 명세서에서 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호들을 하나의 신호로 도시할 수 있으나; 해당 기술분야의 통상의 기술자는 신호가 신호들의 버스를 표현할 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 것이다.
본 명세서에서 사용될 때, "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지는 않는 전기 회로의 노드를 지칭한다. 그에 따라, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기들 및 저항기들로 이루어지는 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 그 외 다른 구현 예들도 또한 가능하다. "가상 접지시키는 것" 또는 "가상 접지되는"은 대략 0V에 연결됨을 의미한다.
"전자 통신"이란 용어는 구성 요소들 간의 전자 흐름을 지원하는 구성 요소들 간 관계를 지칭한다. 이는 구성요소들 간 직접 연결이 포함할 수도 있고 중간 구성요소들을 포함할 수도 있다. 전자 통신의 구성 요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있는 것(예를 들어, 가압된 회로에서)일 수 있거나 전자들 또는 신호들을 능동적으로 교환하지 않는 것일 수 있지만(예를 들어, 무전압 회로에서) 회로가 가압될 시 전자들 또는 신호들을 교환하도록 구성 및 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성 요소는 스위치의 상태 (즉, 개방 또는 폐쇄)에 관계없이 전자 통신한다.
"절연된"이라는 용어는 전자들이 현재 흐를 수 없는 구성요소들 간 관계를 지칭한다; 구성요소들은 그것들 간에 개방 회로가 있을 경우 서로 절연된다. 예를 들어, 스위치에 의해 물리적으로 연결되는 두 개의 구성요소는 스위치가 개방될 때 서로 절연될 수 있다.
본 명세서에서 사용될 때, "단락"이라는 용어는 해당 두 개의 구성요소 간 하나의 중간 중간 구성요소의 활성화를 통해 구성요소들 간에 도전 경로가 수립되는 구성요소들 간 관계를 지칭한다. 예를 들어, 제2 구성요소와 단락된 제1 구성요소는 두 개의 구성요소 간 스위치가 폐쇄될 때 제2 구성요소와 전자들을 교환할 수 있다. 그에 따라, 단락은 전자 통신하는 구성요소들(또는 선들) 간 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 소자(100)를 비롯하여 본 명세서에서 논의된 소자들은 실리콘(Si), 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소(GaAs), 질화 갈륨(GaN) 등과 같은 반도체 기판 상에 형성될 수 있다. 몇몇 경우, 기판은 반도체 웨이퍼이다. 다른 경우, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판 또는 기판의 부분 영역들의 도전성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯하여 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 그 외 다른 도핑 수단에 의해 수행될 수 있다.
칼코게나이드 물질들은 원소들 S, Se 및 Te 중 적어도 하나를 포함하는 물질들 또는 합금들일 수 있다. 본원에서 논의된 상 변화 물질들은 칼코게나이드 물질들일 수 있다. 칼코게나이드 물질들은 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)을 포함할 수 있다. 예시적인 칼코게나이드 물질들 및 합금들은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-Pt를 포함할 수 있으나, 이에 제한되지는 않는다. 본원에서 사용될 때 하이픈으로 표기된 화학 조성 표기법은 특정 화합물 또는 합금에 포함되는 원소들을 나타내고 표기된 원소들을 수반하는 모든 화학양론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 이때 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 물질들의 그 외 다른 예들은 이원 금속 산화물 물질들 또는 둘 이상의 금속, 예를 들어 전이 금속, 알칼리토 금속들 및/또는 희토류 금속들을 포함하여 혼합된 원자가 산화물을 포함할 수 있다. 실시예들은 메모리 셀들의 메모리 구성요소들과 연관된 특정 가변 저항 물질 또는 물질들로 제한되지는 않는다. 예를 들어, 가변 저항 물질들의 그 외 다른 예들이 메모리 구성요소들을 형성하는데 사용될 수 있고 다른 것들 중에서도 칼코게나이드 물질들, 거대 자기 저항 물질들 또는 폴리머 기반 물질들을 포함할 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3 단자 소자를 포함할 수 있다. 단자들은 도전체들, 예를 들어, 금속들을 통해 그 외 다른 전자 구성요소들에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-타입(즉, 대부분 캐리어가 전자)이면, FET는 n-타입 FET로 지칭될 수 있다. 채널이 p-타입(즉, 대부분 캐리어가 홀)이면, FET는 p-타입 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물로 캡핑될 수 있다. 채널 도전성은 게이트에 전압을인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각, n-타입 FET 또는 p-타입 FET에 인가하면 채널이 도통될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여, 본 명세서에 제시된 설명은 예시적인 구성들을 설명하는 것이고 구현될 수 있거나 본 청구범위의 범위 내에 있는 모든 예를 나타내지는 않는다. 본 명세서에서 사용되는 "대표적인"이라는 용어는 "예, 사례 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "그 외 다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이러한 구체적인 세부 사항들 없이도 실시될 수 있다. 일부 사례에서, 주지된 구조들 및 장치들은 설명된 예들의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 참조 라벨 다음 유사한 구성요소들을 구별하는 대시 기호 및 제2 라벨, 이를테면 문자 또는 숫자가 뒤따르는 것에 의해 구별될 수 있다. 제1 참조 라벨이 본 명세서에서 사용될 경우, 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 구성요소에 설명이 적용 가능하다.
본 명세서에서 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 표현될 수 있다.
본 명세서에서의 발명과 관련되어 설명된 다양한 예시적인 블록 및 모듈은 본 명세서에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 그 외 다른 프로그램 가능 논리 소자, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상적인 프로세서, 제어기, 마이크로 제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, 디지털 신호 프로세서(DSP) 및 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련되는 하나 이상의 마이크로 프로세서 또는 임의의 그 외 다른 그러한 구성)으로 구현될 수도 있다.
본 명세서에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 지시 또는 코드로서 저장되거나 전송될 수 있다. 그 외 다른 예들 및 구현 예들이 본 발명 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 성질에 기인하여, 상술한 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 피처들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위에서를 비롯하여 본 명세서에서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본 명세서에서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합의 언급으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 발명의 범위에서 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 본 명세서에서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전달하는 것을 가능하게 하는 임의의 매체를 비롯하여 비일시적 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 비일시적 저장 매체는 범용 또는 전용 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한 없이, 비일시적 컴퓨터 판독 가능 매체는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 수송 또는 저장하는 데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 액세스될 수 있는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 그 외 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 그 외 다른 자기 저장 장치들 또는 임의의 그 외 다른 비일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 적절하게 컴퓨터 판독 가능 매체로 칭해진다. 예를 들어, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 사용하여 웹 사이트, 서버 또는 그 외 다른 원격 소스에서 소프트웨어가 전송된다면, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선 (DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본 명세서에서 사용될 때, 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 이때 디스크들(disks)은 일반적으로 데이터를 자기적으로 재생하는 한편 디스크들(discs)은 데이터를 레이저로 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서에서의 설명은 해당 기술분야의 통상의 기술자가 본 발명을 제조 또는 사용할 수 있게 하기 위해 제공된다. 해당 기술분야의 통상의 기술자는 본 발명에 대한 다양한 변형을 쉽게 이해할 수 있을 것이고, 본 명세서에 정의된 일반적인 원리들은 본 발명의 범위에서 벗어나지 않고 그 외 다른 변형 예들에 적용될 수 있다. 따라서, 본 발명은 본 명세서에서 설명된 예들 및 설계들로 제한되지 않고, 본 명세서에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따른다.
메모리 소자들이 메모리 타일들의 어레이로 어셈블되도록 구성되기 때문에, 메모리 타일에서의 메모리 셀들에는 인접한 메모리 타일에 위치되는 지원 구성요소들(예를 들어, 디코더들)을 사용하여 액세스 가능할 수 있다. 예를 들어, 퀼트 아키텍처 내 각각의 타일의 셀들에는 인접한 타일들의 기저를 이루는 디코더들에 의해 액세스될 수 있다. 따라서 소정의 셀에는 그 셀이 관계되는 타일의 풋프린트 밖에 있는 디코더들로부터 액세스될 수 있다. 그 결과, 메모리 타일들의 어레이의 가장자리 부근에 위치되는 일부 메모리 셀에는 액세스 가능하지 않을 수 있다.
메모리 타일들 위에 위치되는 메모리 셀들에 액세스 가능함을 보장하기 위해, 가장자리 부근 어레이 부분들은 상이한 아키텍처를 가질 수 있다. 이러한 부분들은 경계 타일들로서 지칭될 수 있고 메모리 타일들의 어레이의 가장자리 부근 일부 메모리 타일에 인접하여 위치될 수 있다. 예를 들어, 경계 타일들은 메모리 타일들의 어레이의 제1 측 상에 위치되고 제1 측 반대편 메모리 타일들의 어레이의 제2 측 상에 위치될 수 있다. 경계 타일들은 인접한 메모리 타일들의 메모리 셀들에 액세스하기 위한 지원 구성요소들을 포함할 수 있다. 예를 들어, 경계 타일들은 디코더들 및 증폭기들을 포함할 수 있다. 일부 예에서는, 경계 타일들이 지원 구성요소들 위에 위치되는 메모리 셀들을 포함하지 않을 수도 있다.
교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 기술들이 본원에 설명되며, 이는 경계 타일들의 영역을 감소시키고/거나 퀼트 아키텍처 메모리 소자에서의 적어도 일부 경계 타일들을 제거함으로써 레거시 구성들과 비교할 때 다이 영역의 크기를 감소시키는 것을 포함할 수 있다. 본원에서 사용될 때, 메모리 어레이 또는 회로를 포함하는 기판의 일 부분 또는 컷이 다이로서 지칭될 수 있다. 경계 타일들은 메모리 타일들의 어레이의 단지 일측 상에만 위치될 수 있다. 메모리 셀들은 경계 타일들 위에 위치될 수 있다. 경계 타일들은 인접한 메모리 타일들의 메모리 셀들 및 경계 타일들의 메모리 셀들에 액세스하기 위한 지원 구성요소들을 포함할 수 있다. 컬럼 라인들 및 컬럼 라인 디코더들이 경계 타일의 부분으로 통합될 수 있다. 메모리 소자의 메모리 부분의 가장자리들 또는 그것들 부근의 액세스 라인들, 이를테면 로우 라인들은 절두되거나 생략될 수 있다. 경계 타일들을 메모리 타일들의 어레이의 단지 일측 상에만 위치시킴으로써, 지원 구성요소들에 전념하는 영역이 감소될 수 있다. 또한, 메모리 셀들을 경계 타일들 위에 위치시킴으로써, 몇몇 경우, 메모리 소자에서 액세스 가능한 메모리 셀들의 수가 증가될 수 있다.
위에서 소개된 본 발명의 특징들은 아래에서 메모리 어레이의 상황에서 더 설명된다. 그 다음 퀼트 아키텍처에서 경계들을 제거함으로써 다이 영역을 감소시키는 것에 관한 메모리 소자들 및 메모리 부분들에 대한 구체적인 예들이 설명된다. 나아가 본 발명의 이러한 그리고 그 외 다른 특징들이 퀼트 아키텍처에서 경계들을 제거함으로써 다이 영역을 감소시키는 것에 관한 장치 도해들, 시스템 도해들 및 흐름도들에 의해 도시되고 그것들을 참조하여 설명된다.
도 1은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자(100)의 일례를 도시한다. 도 1의 실례가 되는 예에서, 메모리 소자(100)는 2차원 메모리 어레이(102)를 포함한다. 메모리 소자(100)는 전자 메모리 장치로도 지칭될 수 있다. 메모리 소자(100)는 상이한 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 도 1은 메모리 소자(100)의 다양한 구성요소 및 특징의 실례가 되는 개략도이다. 그에 따라, 메모리 소자(100)의 구성요소들 및 특징이 메모리 소자(100) 내 그것들의 실제 물리적 위치들이 아니라, 기능적 상호 관계들을 도시하도록 도시됨이 이해되어야 한다. 도 1은 또한 감지 구성요소(126)를 배열시키는 대안적인 도식으로 나타낸 옵션도 도시한다(파선 박스에). 해당 기술분야의 통상의 기술자라면 감지 구성요소가 그것의 기능적 목적들을 잃지 않고 컬럼 디코더 또는 로우 디코더 중 어느 하나와 연관될 수 있음을 이해할 것이다.
각각의 메모리 셀(105)은 논리 0 및 논리 1로 표기되는 두 개의 상태를 저장하도록 프로그램될 수 있다. 몇몇 경우, 메모리 셀(105)은 세 개 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태들을 나타내는 전하를 저장하기 위한 커패시터 또는 그 외 다른 메모리 장치 구성요소를 포함할 수 있다; 예를 들어, 충전된 그리고 충전되지 않은 커패시터가 각각 두 개의 논리 상태를 나타낼 수 있거나, 또는 칼코게나이드 물질이 예를 들어, 그것의 결정 구조 또는 그 외 다른 속성들에 따라 상이한 상태들을 나타낼 수 있다.
메모리 소자(100)는 퀼트 아키텍처를 사용하여 배열될 수 있다. 퀼트 아키텍처에서, 구성요소들의 유사한 구성들을 갖는 타일들이 어레이로 배열된다. 그러한 방식으로 구축된 메모리 소자들은 타일들을 추가 또는 제거함으로써 확장 또는 축소될 수 있다. 타일들은 메모리 소자(100)에 대한 빌딩 블록들일 수 있다. 메모리 소자를 위한 지원 회로부(도시되지 않음)가 메모리 셀들의 어레이들 밑에 타일로 위치될 수 있다. 본원에서 사용될 때, 퀼트 아키텍처는 복수의 메모리 모듈을 포함하는 메모리 어레이를 지칭할 수 있다. 예를 들어, 퀼트 아키텍처를 갖는 메모리 소자는 메모리 모듈들의 반복 패턴을 포함할 수 있다.
퀼트 아키텍처의 일부 예에서, 제1 타일 위에 위치되는 일부 메모리 셀에는 인접한 타일에 위치되는 지원 회로부(도시되지 않음)를 사용하여 액세스될 수 있다. 그 결과, 메모리 셀들의 어레이들의 가장자리들에서, 일부 메모리 셀에 액세스 가능하지 않을 수 있다. 이러한 액세스 불능 문제들을 처리하기 위해, 경계 타일들이 메모리 셀들의 어레이의 가장자리 위에 위치되어 타일들의 모든 메모리 셀이 액세스 가능함을 보장할 수 있다. 일부 예에서, 메모리 셀들은 경계 타일들 위에 위치될 수 있다.
액세스 동작들로 지칭될 수 있는 판독 및 기록과 같은 동작들은 예를 들어, 워드 라인(110) 및 디지트 라인(115)과 같은 공통 도전성 라인들의 적절한 조합을 활성화 또는 선택함으로써 메모리 셀들(105)에 관해 수행될 수 있다. 워드 라인들(110)은 액세스 라인들 또는 로우 라인들로 지칭될 수도 있고 디지트 라인들(115)은 비트 라인들 또는 컬럼 라인들로 지칭될 수도 있다. 일부 예에서, 감지 구성요소는 워드 라인들 또는 로우 라인들 중 어느 하나에 접속될 수 있다. 워드 라인들(110) 및 비트 라인들(115)은 서로 수직(또는 거의 수직)하여 어레이를 생성할 수 있다. 워드 라인들 및 비트 라인들, 또는 그것들의 유사체들에 대한 언급은 이해 또는 운용을 잃지 않고 호환 가능하다. 메모리 소자의 유형(예를 들어, FeRAM, RRAM 등)에 따라, 예를 들어, 플레이트 라인들과 같은 그 외 다른 액세스 라인들이 존재할 수 있다(도시되지 않음). 메모리 소자의 정확한 동작이 메모리 소자 및/또는 메모리 소자에 사용되는 구체적인 액세스 라인들의 유형에 기초하여 대체될 수 있음이 이해되어야 한다.
워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 도전물들로 만들어진다. 예를 들어, 워드 라인들(110) 및 디지트 라인들(115)은 금속들(이를테면 구리, 알루미늄, 금, 텅스텐 등), 금속 합금들, 그 외 다른 도전물들 등으로 만들어질 수 있다. 하나의 메모리 셀(105)에는 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화함(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가함)으로써, 그것들의 교차부에서 액세스될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)을 판독 또는 기록하는 것을 포함할 수 있다.
일부 아키텍처에서, 셀의 논리 저장 소자, 예를 들어, 커패시터는 선택 구성요소에 의해 디지트 라인과 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 구성요소에 연결될 수 있고 이를 제어할 수 있다. 예를 들어, 선택 구성요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화시키면 메모리 셀(105)의 커패시터와 그것의 대응하는 디지트 라인(115) 사이가 전기적으로 연결되거나 폐쇄된 회로가 된다. 그 다음 메모리 셀(105)을 판독 또는 기록하기 위해 디지트 라인에 액세스될 수 있다.
메모리 셀들(105)에 액세스하는 것은 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 로우 디코더(120), 감지 구성요소(125) 및 컬럼 디코더(130)는 메모리 셀들(105) 알에 구성될 수 있다. 후술될 바와 같이, 이러한 구성요소들은 어레이의 기저를 이루는 기판 영역의 부분들을 점유할 수 있다. 일부 예에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킨다; 적절한 워드 라인(110)은 후술될 바와 같이, 표적 메모리 셀(105)을 포함하는 덱과 연관된 워드 라인(110)일 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킨다. 예를 들어, 메모리 소자(100)는 실례가 되는 어레이(102)에 대해 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있으며, 이때 M 및 N은 어레이 크기에 따른다. 그에 따라, 워드 라인(110) 및 디지트 라인(115)(예를 들어, WL_2 및 DL_2)을 활성화시킴으로써, 그것들의 교차부에서 메모리 셀(105)이 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 감지 구성요소(125)에 의해 판독 또는 감지되어 메모리 셀(105)의 저장된 논리 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 메모리 구성요소는 그것의 대응하는 디지트 라인(115) 상으로 방전할 수 있다. 방전은 디지트 라인(115)의 전압을 변화시킬 수 있으며, 감지 구성요소(125)는 이를 참조 전압(도시되지 않음)과 비교하여 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 디지트 라인(115)이 참조 전압보다 더 높은 전압을 갖는다면, 감지 구성요소(125)는 메모리 셀(105)에 저장된 상태가 논리 1이었음을 결정할 수 있고 반대의 경우도 마찬가지이다.
감지 구성요소(125)는 다양한 트랜지스터 또는 증폭기를 포함하여 신호들의 차이를 검출 및 증폭할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 그 다음 검출된 메모리 셀(105)의 논리 상태가 컬럼 디코더(130)를 통해 입력/출력(135)으로서 출력될 수 있다. 감지 구성요소(125)는 메모리 소자(100)의 그 외 다른 구성요소들보다 더 낮은 전압으로 동작할 수 있다. 예를 들어, 감지 구성요소(125)는 저전압 래치이거나 그것을 포함할 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써 설정 또는 기록될 수 있다. 상술된 바와 같이, 워드 라인(110)을 활성화하는 것은 메모리 셀들(105)의 대응하는 로우를 그것들 각각의 디지트 라인들(115)에 전기적으로 연결시킨다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀(105)에 기록될 수 있다―즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력/출력(135)을 받아들일 수 있다. 강유전 메모리 셀(105)에는 강유전 커패시터 양단에 전압을 인가함으로써 기록될 수 있다. 이 프로세스는 더 상세하게 후술된다.
메모리 제어기(140)는 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125)와 같은 다양한 구성요소를 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록, 재생 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 또한 메모리 제어기(140)는 메모리 소자(100)의 동작 동안 사용되는 다양한 전압 전위를 생성 및 제어할 수 있다. 일반적으로, 본원에서 논의되는 인가 전압의 진폭, 형상 또는 지속 기간은 조정되거나 달라질 수 있고 메모리 소자(100)를 동작시키기 위한 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 소자(100) 내 하나의, 다수의 또는 모든 메모리 셀(105)에는 동시에 액세스될 수 있다; 예를 들어, 모든 메모리 셀(105), 또는 메모리 셀들(105)의 그룹이 하나의 논리 상태로 설정되는 리셋 동작 동안 메모리 소자(100)의 다수의 또는 모든 셀에 동시에 액세스될 수 있다. 메모리 소자의 정확한 동작은 메모리 소자 및/또는 메모리 소자에 사용되는 구체적인 액세스 라인들의 유형에 기초하여 대체될 수 있음이 이해되어야 한다.
도 2는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자(200)의 일례를 도시한다. 도 2의 실례가 되는 예에서, 메모리 소자(200)는 3차원 메모리 어레이(205)를 포함한다. 메모리 소자(200)는 전자 메모리 장치로도 지칭될 수 있다. 메모리 소자(200)는 도 1을 참조하여 설명된 메모리 소자(100)의 일례일 수 있다. 그에 따라, 유사한 명칭 및 부호를 갖는 구성요소들에 대한 설명은 도 2를 참조하여 완전히 설명되지 않을 수 있다. 감지 구성요소(125-a)는 도 1을 참조하여 설명된 감지 구성요소(125)의 일례일 수 있다. 입력/출력(135-a)은 도 1을 참조하여 설명된 입력/출력(135)의 일례일 수 있다. 메모리 제어기(140-a)는 도 1을 참조하여 설명된 메모리 제어기(140)의 일례일 수 있다. 도 1은 메모리 소자(100)의 다양한 구성요소 및 특징의 실례가 되는 개략도이다. 그에 따라, 메모리 소자(100)의 구성요소들 및 특징이 메모리 소자(100) 내 그것들의 실제 물리적 위치들이 아니라, 기능적 상호 관계들을 도시하도록 도시됨이 이해되어야 한다. 또한, 도 2는 감지 구성요소(126-a)를 배열시키는 대안적인 도식으로 나타낸 옵션도 도시한다(파선 박스에). 해당 기술분야의 통상의 기술자라면 감지 구성요소가 그것의 기능적 목적들을 잃지 않고 컬럼 디코더 또는 로우 디코더 중 어느 하나와 연관될 수 있음을 이해할 것이다.
메모리 소자(200)는 두 개 이상의 2차원(2D) 메모리 어레이(예를 들어, 메모리 어레이(102))가 차곡차곡 형성되는 3차원(3D) 메모리 어레이(205)를 포함할 수 있다. 그러한 구성에서, 2D 메모리 어레이는 메모리 셀들의 덱으로 지칭될 수 있다. 이는 2D 어레이들과 비교할 때 하나의 다이 또는 기판 상에 형성될 수 있는 메모리 셀들의 수를 증가시킬 수 있으며, 결국 생산 비용을 감소시키거나 메모리 소자(200)의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 도 2에 도시된 예에 따르면, 메모리 소자(200)는 메모리 셀들(105-a)의 2개의 레벨(또는 덱)을 포함하고 그에 따라 3차원 메모리 어레이인 것으로 고려될 수 있으나; 레벨들의 수가 2로 제한되지는 않는다. 각 레벨은 메모리 셀들(105-a)이 각각의 레벨에 걸쳐 서로 거의 정렬될 수 있도록 정렬 또는 위치되어, 메모리 셀 스택(210)을 형성할 수 있다. 그 외 다른 실시 예들(도시되지 않음)에서, 메모리 소자(200)는 단일 레벨 메모리, 예를 들어, 2차원 메모리 어레이일 수 있다.
도 2에 도시된 바와 같이, 메모리 셀 스택(210)에서의 두 개의 메모리 셀(105-a)은 디지트 라인(115-a)과 같은 공통 도전성 라인을 공유할 수 있다. 즉, 디지트 라인(115-a)은 상측 메모리 셀(105-a)의 하단 전극 및 하측 메모리 셀(105-a)의 상단 전극과 전자 통신할 수 있다. 상측 메모리 셀들(105-a)은 상단 덱으로 지칭될 수 있고 하측 메모리 셀들(105-a)은 하단 덱으로 지칭될 수 있다. 그 외 다른 구성들도 가능할 수 있다; 예를 들어, 제3 덱이 하측 덱과 워드 라인(110-a)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105-a)은 워드 라인(110-a) 및 디지트 라인(115-a)과 같은 두 개의 도전성 라인의 교차부에 위치될 수 있다. 이러한 교차부는 메모리 셀의 어드레스로서 지칭될 수 있다. 표적 메모리 셀(105-a)은 여자된 워드 라인(110-a) 및 디지트 라인(115-a)의 교차부에 위치되는 메모리 셀(105-a)일 수 있다; 즉, 워드 라인(110-a) 및 디지트 라인(115-a)이 여자되어 그것들의 교차부의 메모리 셀(105-a)을 판독 또는 기록할 수 있다. 동일한 워드 라인(110-a) 또는 디지트 라인(115-a)과 전자 통신하는(예를 들어, 그것에 연결되는) 그 외 다른 메모리 셀들(105)은 미표적 메모리 셀들로서 지칭될 수 있다. 또한, 메모리 셀(예를 들어, FeRAM, RRAM 등)에 따라, 그 외 다른 액세스 라인들, 예를 들어, 플레이트 라인들(도시되지 않음)이 셀의 저장 요소에 액세스하는 것에 수반될 수 있다.
메모리 셀들(105-a)에 액세스하는 것은 로우 디코더(120-a) 및 컬럼 디코더(130-a)를 통해 제어될 수 있다. 예를 들어, 메모리 소자(200)는 예시적인 어레이(205)의 상단 덱에 대해 WL_T1 내지 WL_TM으로 그리고 예시적인 어레이(205)의 하단 덱에 대해 WL_B1 내지 WL_BM으로 라벨링된 다수의 워드 라인(110-a) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115-a)을 포함할 수 있으며, 이때 M 및 N은 어레이 크기에 따른다. 그에 따라, 워드 라인(110-a) 및 디지트 라인(115-a), 예를 들어, WL_T2 및 DL_2를 활성화시킴으로써, 그것들의 교차부에서 상단 덱의 메모리 셀(105-a)이 액세스될 수 있다. 예를 들어, WL_B2 및 DL_2를 활성화시킴으로써, 그것들의 교차부에서 하단 덱의 메모리 셀(105-a)이 액세스될 수 있다. 일부 예에서, 그 외 다른 액세스 라인들 또는 분극 라인들(도시되지 않음)이 존재할 수 있다. 그에 따라, 메모리 소자의 동작들은 메모리 소자 및/또는 메모리 소자에 사용되는 구체적인 액세스/분극 라인들의 유형에 기초하여 변경될 수 있다.
도 3은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 어레이(300)의 일례를 도시한다. 메모리 어레이(300)는 도 1 및 도 2를 참조하여 설명된 메모리 어레이들(102 및 205)의 일례일 수 있다. 도 3에 도시된 바와 같이, 메모리 어레이(300)는 다수의 물질을 포함하여 메모리 셀들(105-b)을 구성한다. 각각의 메모리 셀(105-b)은 수직 방향으로(예를 들어, 기판에 수직하여) 적층되어 메모리 셀 스택들을 생성한다. 메모리 셀들(105-b)은 도 1를 참조하여 설명된 메모리 셀(105)의 예들일 수 있다. 그에 따라 메모리 어레이(300)는 3차원 또는 3D 메모리 어레이로서 지칭될 수 있다.
또한 메모리 어레이(300)는 워드 라인들(110-b) 및 비트 라인들(115-b)을 포함하며, 이들은 도 1을 참조하여 설명된 바와 같은 워드 라인(110) 및 비트 라인(115)의 예들일 수 있다. 워드 라인들(110-b)과 비트 라인들(115-b) 사이 물질들(105-b)의 예시는 도 2의 하부 데크 위에 메모리 셀(105-a)를 나타낼 수 있다. 메모리 어레이(300)는 전극(305) 요소들, 로직 저장 구성요소(310), 기판(315) 및 선택 구성요소(320)를 포함한다. 일부 예에서, 하나의 구성요소가 로직 저장 구성요소 및 선택 구성요소 양자의 역할을 할 수 있다. 전극(305-a)은 비트 라인(115-b)과 전자 통신할 수 있고 전극(305-c)은 워드 라인(110-b)과 전자 통신할 수 있다. 빈 공간으로 도시된 절연물들은 전기적으로 그리고 열적으로 절연일 수 있다. 상술한 바와 같이, PCM 기술에서, 다양한 로직 상태들은 메모리 셀들(105-b)에 로직 저장 구성요소(310)의 전기 저항을 프로그램함으로써 저장될 수 있다. 몇몇 경우, 이는 전적으로 또는 부분적으로 메모리 셀(105-b)를 통해 전류를 통과시키는 단계, 메모리 셀(105-b)에서의 로직 저장 구성요소(310)를 가열하는 단계 또는 메모리 셀(105-b)에서의 로직 저장 구성요소(310)의 믈질을 용융시키는 단계를 포함한다. 임계 전압 변조와 같은 그 외 다른 저장 메커니즘이 칼코게나이드 기반 메모리들에서 활용될 수 있다. 메모리 어레이(300)는 메모리 셀들이 지원 구성요소들을 포함하는 기판 레이어 위에 위치되도록 퀼트 아키텍처의 부분으로 포함될 수 있다.
메모리 어레이(300)는 메모리 셀 스택들의 어레이를 포함할 수 있고, 각각의 메모리 셀 스택은 다수의 메모리 셀(105-b)을 포함할 수 있다. 메모리 어레이(300)는 워드 라인들(110-b)과 같은 도전물들의 스택을 형성함으로써 만들어질 수 있으며, 이때 각각의 도전물은 그 사이의 전기 절연물들에 의해 인접한 도전물과 분리된다. 전기 절연물들은 산화 규소, 질화 규소 또는 그 외 다른 전기 절연물들과 같은 산화물들 또는 질화물들을 포함할 수 있다. 이러한 물질들은 기판(315), 이를테면 실리콘 웨이퍼 또는 임의의 그 외 다른 반도체 또는 산화물 기판 위에 형성될 수 있다. 그 후, 각각의 메모리 셀(105-b)이 워드 라인 및 비트 라인에 접속될 수 있도록 다양한 프로세스 단계가 워드 라인들(110-b)과 비트 라인들(115-b) 사이에 물질들을 형성하는데 이용될 수 있다.
선택 구성요소(320)는 전극(305-b)을 통해 로직 저장 구성요소(310)와 연결될 수 있다. 일부 예에서, 선택 구성요소(320) 및 로직 저장 구성요소(310)의 위치는 플립(flip)될 수 있다. 선택 구성요소(320), 전극(305-b) 및 로직 저장 구성요소(310)를 포함하는 스택은 전극(305-c)을 통해 워드 라인(110-b)에 그리고 전극(305-a)을 통해 비트 라인(115-b)에 연결될 수 있다. 선택 구성요소는 특정 메모리 셀 (105-b)을 선택하는데 도움을 줄 수 있거나 또는 선택된 메모리 셀(105-b)에 인접한 선택되지 않은 메모리 셀들(105-b)을 통해 표유 전류(stray current)가 흐르는 것을 방지하는 것을 도울 수 있다. 선택 구성요소는 전기적으로 비선형 구성요소(예를 들어, 비저항 구성요소) 이를테면 그 외 다른 유형들의 2 단자 선택 소자 이를테면 다이오드 중에서도, 금속-절연체-금속(MIM) 접합, 오보닉 임계 스위치(OTS, ovonic threshold switch) 또는 금속-반도체-금속(MSM) 스위치를 포함할 수 있다. 몇몇 경우, 선택 구성요소는 칼코게나이드 필름을 포함한다. 선택 구성요소는, 일부 예에서, 셀레늄(Se), 비소(As)및 게르마늄(Ge)의 합금을 포함할 수 있다.
기판 (315) 상에 물질들 또는 구성요소들을 형성하기 위해 다양한 기술이 사용될 수 있다. 이들은 예를 들어, 그 외 다른 박막 성장 기술들 중 에서도, 화학 기상 증착(CVD), 유기 금속 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터링 증착, 원자 층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 물질은 많은 기술을 사용하여 제거될 수 있으며, 이는 예를 들어, 화학적 에칭(“습식 에칭”으로도 지칭됨), 플라즈마 에칭(“건식 에칭”으로도 지칭됨), 또는 화학적-기계적 평탄화를 포함할 수 있다.
상술한 바와 같이, 도 3의 메모리 셀들(105-b)은 가변 저항을 갖는 물질을 포함할 수 있다. 가변 저항 물질들은 예를 들어, 금속 산화물들, 칼코게나이드 등을 비롯한 다양한 물질계를 지칭할 수 있다. 칼코게나이드 물질들은 원소들 황(S), 텔루륨(Te) 또는 Se 중 적어도 하나를 포함하는 물질들 또는 합금들이다. 많은 칼코게나이드 합금들이 가능하다―예를 들어, 게르마늄-안티모니(Sb)-텔루륨 합금(Ge-Sb-Te)은 칼코게나이드 물질이다. 명시적으로 열거되지 않은 그 외 다른 칼코게나이드 합금들도 이용될 수 있다.
상 변화 메모리는 칼코게나이드 물질들일 수 있는 상 변화 물질들의 결정질과 비정질 상태들 사이의 큰 저항 대비를 활용한다. 결정질 상태의 물질은 주기적인 구조로 배열된 원자들을 가질 수 있으며, 이는 상대적으로 낮은 전기 저항을 야기할 수 있다. 그에 반해, 주기적 원자 구조가 없거나 상대적으로 작은 주기적 원자 구조를 갖는 비정질 상태의 물질은 상대적으로 높은 전기 저항을 가질 수 있다. 물질의 비정질과 결정질 상태들 사이 저항 값들의 차이는 상당할 수 있다; 예를 들어, 비정질 상태의 물질은 그것의 결정질 상태에서의 물질의 저항보다 한 자릿수 이상 더 큰 저항을 가질 수 있다. 몇몇 경우, 물질은 부분적으로 비정질 그리고 부분적으로 결정질일 수 있고, 저항은 전적으로 결정질 또는 전적으로 비정질 상태에서의 물질의 저항 사이의 어떤 값을 가질 수 있다. 따라서 물질은 2진 로직 적용 분야 이외의 용도로 사용될 수 있다―즉, 물질에 저장될 수 있는 상태들의 수가 2보다 많을 수 있다.
저 저항 상태를 설정하기 위해, 메모리 셀(105-b)은 메모리 셀을 통해 전류를 통과시킴으로써 가열될 수 있다. 유한 저항을 갖는 물질을 통해 흐르는 전류에 의해 야기되는 열은 줄(Joule) 또는 오옴(Ohmic) 가열로서 지칭될 수 있다. 그에 따라 줄 가열은 전극들 또는 상 변화 물질의 전기 저항과 관련될 수 있다. 상 변화 물질을 상승된 온도(하지만 그것의 용융 온도 아래)로 가열시키는 것은 상 변화 믈질을 결정화하고 저 저항 상태를 형성시킬 수 있다. 몇몇 경우, 메모리 셀(105-b)은 줄 가열 이외의 수단, 예를 들어, 레이저를 사용함으로써 가열될 수 있다. 고 저항 상태를 설정하기 위해, 상 변화 물질은 예를 들어, 줄 가열에 의해 그것의 용융 온도 위로 가열될 수 있다. 용융된 물질의 비정질 구조는 상 변화 물질을 빠르게 냉각시키기 위해 인가된 전류를 급격하게 제거함으로써 퀀칭(quench)되거나 락킹(lock)될 수 있다.
메모리 셀들(105-b), 액세스 라인들(예를 들어, 워드 라인들(110-b) 및 비트 라인들(115-b))을 포함하는 다양한 구성요소는 구성요소들을 포함하는 다이의 영역을 효율적으로 사용하기 위해 기판(315) 위에 구성될 수 있다. 후술하는 바와 같이, 어레이의 각각의 부분은 디코더들 및/또는 그 외 다른 회로 위에 가로놓일 수 있다.
도 4는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자(400)의 일례를 도시한다. 상술한 바와 같이, 퀼트 아키텍처라는 용어는 구성요소들의 공통 구성을 갖는 복수의 메모리 타일 또는 메모리 모듈로 형성된 메모리 소자를 지칭할 수 있다. 메모리 타일들은 반복 패턴으로 배열될 수 있다. 메모리 소자(400)는 도 1을 참조하여 설명된 메모리 소자(100)의 일례일 수 있다.
메모리 소자(400)는 메모리 부분(410) 및 제어 회로 부분(415)을 포함할 수 있다. 메모리 소자(400)의 메모리 부분(410)은 메모리 셀들의 어레이 및 메모리 셀들의 어레이를 위한 지원 회로부, 예를 들어, 디코더들 및 감지 증폭기들을 포함할 수 있다. 경우에 따라, 메모리 부분(410)은 디코더들을 포함하는 메모리 소자(400)의 영역을 지칭할 수 있다. 제어 회로 부분(415)은 메모리 소자(400)와 관련된 그 외 다른 구성요소들을 포함할 수 있다. 예를 들어, 메모리 부분(410)은 메모리 제어기(140) 또는 입력/출력(135) 시스템을 포함할 수 있다. 경우에 따라, 제어 회로 부분(415)은 일부 유형의 디코더들을 포함하지 않거나 디코더들을 제외하는 메모리 소자(400)의 영역을 지칭할 수 있다. 예를 들어, 제어 회로 부분(415)은 로우 디코더들, 컬럼 디코더들, 감지 증폭기들 또는 이들의 조합들을 제외할 수 있다. 일부 예에서, 제어 회로 부분(415)은 그 외 다른 유형들의 디코더들, 예를 들어, 플레이트 라인 디코더들을 포함할 수 있다.
메모리 부분(410)은 코어 부분(420) 및 경계 부분(425)을 포함할 수 있다. 메모리 부분(410)은 기판 레이어 및 기판 레이어 위에 위치되는 메모리 셀들을 포함할 수 있다. 코어 부분(420)은 복수의 메모리 타일(430)을 사용하여 형성되는 메모리 소자(400)의 어레이를 지칭할 수 있다. 일부 예에서, 코어 부분(420)은 메모리 셀들의 어레이(예를 들어, 메모리 셀들의 어레이(510))를 포함하는 메모리 소자(400)의 영역에 대응할 수 있다.
메모리 타일들(430)은 공통 구성요소들을 갖는 메모리 모듈들일 수 있다. 코어 부분(420)에서의 각각의 메모리 타일(430)은 동일한 구성의 구성요소들을 가질 수 있다. 이러한 방식으로, 메모리 타일들(430)은 메모리 소자(400)를 어셈블하기 위한 빌딩 블록들로서 사용될 수 있다. 코어 부분(420)(그리고 더 나아가 메모리 부분(410) 및 메모리 소자(400) 전체로서)의 크기는 메모리 타일들(430)을 사용하여 가용적일 수 있다. 코어 부분(420)은 추가 메모리 타일들(430)을 추가함으로써 설계 또는 제조 동안에 확장될 수 있다. 코어 부분(420)의 크기는 메모리 타일들(430)을 제거함으로써 설계 또는 제조 동안에 감소될 수 있다.
메모리 타일들(430)은 인접한 메모리 타일들에 접속하도록 구성되어 코어 부분(420)을 형성한다. 일부 예에서, 인접한 메모리 타일들(430)에 위치되는 회로부(예를 들어, 디코더들 및 증폭기들)가 메모리 타일(430) 위에 위치되는 메모리 셀들에 액세스하도록 구성될 수 있다. 예를 들어, 메모리 타일(430-b)에서의 회로부는 메모리 타일(430-1) 위에 위치되는 메모리 셀들에 액세스하는데 사용될 수 있다. 이러한 방식으로, 메모리 타일(430)은 독립형 유닛으로서 완전하게 동작하도록 구성되지 않을 수 있다. 오히려, 메모리 타일(430)은 인접한 타일들의 회로부에 의존하여 메모리 타일(430)에 완전한 기능을 제공할 수 있다. 예를 들어, 인접한 타일들에서의 회로부가 메모리 타일 위에 위치되는 메모리 셀들에 액세스하는데 사용될 수 있다.
코어 부분(420)의 가장자리들에서, 메모리 타일(430)은 메모리 셀들에 액세스하기 위한 지원 회로부를 제공하는 인접한 타일을 갖지 않을 수 있다. 코어 부분(420)의 모서리 상에 메모리 타일(430)과 연관된 모든 메모리 셀의 기능을 보장하기 위해, 경계 부분(425)이 코어 부분(420) 주위에 배치될 수 있다. 경계 부분(425)은 복수의 제1 경계 타일(435) 및 복수의 제2 경계 타일(440)을 포함할 수 있다. 제1 경계 타일들(435)은 로우 액세스 라인들 또는 워드 라인들과 교차되는 코어 부분(420) 모서리들에 위치될 수 있다. 제2 경계 타일들(440)은 컬럼 액세스 라인들 또는 디지트 라인들과 교차되는 코어 부분(420) 모서리들에 위치될 수 있다.
메모리 소자(400)에서의 다양한 타일은 특정 상대적인 치수들을 가질 수 있다. 메모리 타일(430)은 제1 방향으로 연장되는 제1 치수(445) 및 제1 방향에 직교하는 제2 방향으로 연장되는 제2 치수(450)를 가질 수 있다. 일부 예에서, 제1 치수(445)는 제2 치수(450)와 같을 수 있다. 일부 예에서, 제1 치수(445)는 제2 치수(450)와 상이할 수 있다. 일부 예에서, 제1 치수(445)는 8 단위(unit)와 같을 수 있고, 제2 치수(450)는 8 단위와 같을 수 있다. 단위는 메모리 타일에서의 디코더들의 크기와 연관될 수 있다.
제1 경계 타일(435)은 제1 방향으로 연장되는 제1 치수(455) 및 제2 방향으로 연장되는 제2 치수(460)를 가질 수 있다. 제2 치수(460)는 제2 치수(450)와 같을 수 있다. 제1 치수(455)는 제1 치수(445)와 상이할 수 있다. 일부 예에서, 제1 경계 타일(435)의 제1 치수(455)는 메모리 타일(430)의 제1 치수(445)의 크기의 3/8이다. 그 외 다른 예들에서, 제1 치수(455)는 제1 치수(445)에 비한 임의의 상대적인 크기일 수 있다. 제1 경계 타일(435)의 치수들(455, 460)은 인접한 메모리 타일들(430) 위에 위치되는 메모리 셀들에 액세스하는데 사용되는 회로부(예를 들어, 디코더들 및 증폭기들)에 적어도 부분적으로 기초하여 결정될 수 있다. 일부 예에서, 제1 치수(455)는 제2 치수(460)와 같을 수 있다. 일부 예에서, 제1 치수(455)는 제2 치수(460)와 상이할 수 있다.
제2 경계 타일(440)은 제1 방향으로 연장되는 제1 치수(465) 및 제2 방향으로 연장되는 제2 치수(470)를 가질 수 있다. 제1 치수(465)는 제1 치수(445)와 같을 수 있다. 제2 치수(470)는 제2 치수(450) 및 제2 치수(460)와 상이할 수 있다. 일부 예에서, 제2 경계 타일(440)의 제2 치수(470)는 메모리 타일(430)의 제2 치수(450)의 크기의 1/8이다. 그 외 다른 예들에서, 제2 치수(470)는 제2 치수(450)에 비한 임의의 상대적인 크기일 수 있다. 제2 경계 타일(440)의 치수들(465, 470)은 인접한 메모리 타일들(430) 위에 위치되는 메모리 셀들에 액세스하는데 사용되는 회로부(예를 들어, 디코더들 및 증폭기들)에 적어도 부분적으로 기초하여 결정될 수 있다. 예를 들어, 제2 경계 타일(440)는 인접한 메모리 타일들(430) 위에 위치되는 메모리 셀들에 액세스하는데 도움이 되는 컬럼 라인들에 접속되는 컬럼 디코더들을 포함할 수 있다. 일부 예에서, 제1 치수(465)는 제2 치수(470)와 같을 수 있다. 일부 예에서, 제1 치수(465)는 제2 치수(470)와 상이할 수 있다.
도 5는 라인 5-5를 따라 도 4의 메모리 소자(400)의 단면도(500)의 일례를 도시한다. 단면도(500)는 메모리 소자(400)에 포함될 수 있는 다양한 레이어 및 덱을 도시한다. 메모리 소자(400)는 기판 레이어(505) 및 기판 레이어(505) 위에 위치되는 메모리 셀들의 덱들(515)을 포함할 수 있다. 일부 예에서, 기판 레이어(505)은 주변 영역으로 지칭될 수 있다.
기판 레이어(505)는 디코더들 및 증폭기들과 같은 지원 회로부를 포함하는 메모리 소자(400)의 부분을 포함할 수 있다. 기판 레이어(505)는 제어 회로 부분(415)의 부분들, 코어 부분(420의 부분들)(예를 들어, 메모리 셀들이 아닌 지원 회로부) 및 경계 부분(425)의 부분들을 포함할 수 있다. 일부 예에서, 기판 레이어(505)은 메모리 셀들(510)의 어레이 아래에 위치된다. 메모리 부분(410)의 기판 레이어는 어레이 아래 상보적인 금속-산화물-반도체(CMOS)(CuA, CMOS under array)로서 지칭될 수 있다. 코어 부분(420) 및 경계 부분(425)은 CuA로서 지칭될 수 있다.
메모리 셀들의 어레이(510)는 도 1을 참조하여 설명된 메모리 셀들(105)의 일례일 수 있다. 메모리 셀들의 어레이(510)는 메모리 셀들의 복수의 덱(515)을 포함할 수 있다. 메모리 셀들의 덱들(515)은 각각 메모리 셀들의 2차원 어레이일 수 있다. 메모리 셀들의 덱(515)은 도 1을 참조 하여 설명된 메모리 셀들의 덱들의 일례일 수 있다. 메모리 셀들의 어레이(510)는 기판 레이어(505)의 코어 부분(420) 위에 위치될 수 있다. 실례가 되는 예에서, 메모리 셀들의 어레이는 기판 레이어(505)의 경계 부분(425) 또는 제어 회로 부분(415) 위에 위치되지 아니하여 덱들(515)이 부분들(415 및 425)과 포개지지 않게 된다. 메모리 소자(400)는 메모리 셀들의 임의의 수의 덱(515)을 포함할 수 있다. 일부 예에서, 코어 부분(420) 위에 위치되는 모든 메모리 셀은 코어 부분(420) 및 경계부분(425)에 위치되는 지원 구성요소들을 사용하여 액세스 가능하다.
도 6은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 타일 구성(600)의 일례를 도시한다. 도 6은 명확성을 위해 메모리 어레이 아래 타일의 부분만을 도시한다. 메모리 타일 구성(600)은 제1 구성(605) 및 제2 구성(610)을 포함할 수 있다. 제1 구성(605) 및 제2 구성(610)은 도 4 및 도 5를 참조하여 설명된 메모리 타일들(430)의 예들일 수 있다. 메모리 소자(400)의 코어 부분(420)은 구성들(605, 610) 중 하나의 반복 패턴으로서 형성될 수 있다.
제1 구성(605) 및 제2 구성(610)은 유사한 구성요소들을 포함하지만 구성요소들의 상이한 배열들을 포함한다. 각각의 구성(605, 610)은 메모리 셀들의 제1 덱(515-1)을 위한 컬럼 라인 디코더들(615), 로우 라인 디코더들(620), 메모리 셀들의 제2 덱들(515-2)을 위한 로우 라인 디코더들(625), 제1 덱(515-1)을 위한 감지 증폭기(630), 및 제2 덱(515-b)을 위한 감지 증폭기들(635)을 포함한다. 일부 예에서, 구성(605, 610)은 메모리 셀들의 임의의 수의 메모리 덱을 위한 구성요소들을 포함할 수 있다. 메모리 타일들(430)은 구성들(605, 610)에 관하여 명시적으로 설명되지 않은 추가 회로부 및 구성요소들을 포함할 수도 있다.
컬럼 라인 디코더(615)는 컬럼 라인(예를 들어, 도 14의 컬럼 라인들(1405))에 접속될 수 있다. 컬럼 라인 디코더(615)는 다수의 덱(515)에서의 메모리 셀들에 액세스하도록 구성될 수 있다. 하나의 컬럼 라인이 메모리 셀의 다수의 덱(515)에 액세스하도록 구성될 수 있다. 컬럼 라인 디코더(615)는 메모리 타일(430)의 다양한 위치에 위치될 수 있다. 컬럼 라인 디코더(615)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 컬럼 라인 디코더(615)는 도 1를 참조하여 설명된 로우 디코더(120)의 일례일 수 있다.
로우 라인 디코더(620)는 로우 라인(도 7의 로우 라인들(705) 참조)에 접속될 수 있다. 로우 라인 디코더(620)는 하나의 덱(515)에서의 메모리 셀들에 액세스(예를 들어, 덱(515-1)에서의 메모리 셀들에 액세스)하도록 구성될 수 있다. 하나의 로우 라인은 메모리 셀들의 하나의 덱(515)과 연관될 수 있다. 로우 라인 디코더(620)는 메모리 타일(430)에서의 다양한 위치에 위치될 수 있다. 로우 라인 디코더(620)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 로우 라인 디코더(620)는 도 1을 참조하여 설명한 로우 디코더(120)의 일례일 수 있다.
로우 라인 디코더(625)는 로우 라인(도 7의 로우 라인들(710) 참조)에 접속될 수 있다. 로우 라인 디코더(625)는 하나의 덱(515)에서의 메모리 셀들에 액세스(예를 들어, 덱(515-b)에서의 메모리 셀들에 액세스)하도록 구성될 수 있다. 하나의 로우 라인은 메모리 셀들의 하나의 덱(515)과 연관될 수 있다. 로우 라인 디코더(625)는 메모리 타일(430)에서의 다양한 위치에 위치될 수 있다. 로우 라인 디코더(625)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 로우 라인 디코더(625)는 도 1을 참조하여 설명된 로우 디코더(120)의 일례일 수 있다. 로우 라인 디코더(625)는 상술한 로우 라인 디코더(620)의 일례일 수 있다.
감지 증폭기(630)는 로우 라인(도 7의 로우 라인들(705) 참조)에 접속될 수 있다. 감지 증폭기(630)는 액세스 동작 동안 로우 라인 상의 신호를 증폭시키도록 구성될 수 있다. 감지 증폭기(630)는 메모리 셀들의 하나의 덱(515)(예를 들어, 덱(515-1))과 연관될 수 있다. 감지 증폭기(630)는 메모리 타일(430)에서의 다양한 위치에 위치될 수 있다. 감지 증폭기(630)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 감지 증폭기(630)는 도 1을 참조하여 설명된 감지 구성요소(125)의 적어도 하나의 구성요소의 일례일 수 있다.
감지 증폭기(635)는 로우 라인(도 7의 로우 라인들(710) 참조)에 접속될 수 있다. 감지 증폭기(635)는 액세스 동작 동안 로우 라인 상의 신호를 증폭시키도록 구성될 수 있다. 감지 증폭기(635)는 메모리 셀들(예를 들어, 덱(515-b))의 하나의 덱(515)과 연관될 수 있다. 감지 증폭기(635)는 메모리 타일(430)에서의 다양한 위치에 위치될 수 있다. 감지 증폭기(635)는 많은 형상 및 크기일 수 있다. 구성들(605, 610)에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 감지 증폭기(635)는 도 1을 참조하여 설명된 감지 구성요소(125)의 적어도 하나의 구성요소의 일례일 수 있다. 감지 증폭기(635)는 상술한 감지 증폭기(630)의 일례일 수 있다. 일부 예에서, 감지 증폭기들(630 및 635)은 로우 라인들이 아니라 컬럼 라인들에 접속될 수 있다. 일부 예에서, 감지 증폭기들(630, 635)은 비트 라인들에 결합될 수 있다. 일부 예에서, 감지 증폭기들(630, 635)은 워드 라인들에 접속될 수 있다.
메모리 타일(430)의 구성(605)은 구성(605)을 갖는 메모리 타일들(430)이 반복 패턴으로 배치될 경우 메모리 셀들의 어레이 및 지원 회로부가 형성될 수 있도록 배열될 수 있다. 지원 회로부(예를 들어, 디코더들 및 증폭기들)는 메모리 타일들(430)이 나란히 위치될 때 구성요소들의 연속 패턴이 형성되도록 배열될 수 있다. 예를 들어, 구성(605)을 갖는 메모리 타일(430-2)이 구성(605)을 갖는 메모리 타일(430-1) 옆에 배치될 경우 디코더들(620), 디코더들(615), 디코더들(625), 디코더들(615) 등의 반복 패턴이 제1 방향으로 형성될 수 있다. 제1 방향에 직교하는 제2 방향으로 유사한 패턴의 디코더들이 구성(605)으로 형성될 수 있다.
메모리 타일(430)의 구성(610)은 구성(610)을 갖는 메모리 타일들(430)이 반복 패턴으로 배치될 경우 메모리 셀들의 어레이 및 지원 회로부가 형성될 수 있도록 배열될 수 있다. 구성(605)과 유사하게, 구성(610)을 갖는 메모리 타일(430-b)이 구성(610)을 갖는 메모리 타일(430-1) 옆에 배치될 경우 디코더들(620), 디코더들(615), 디코더들(625) 등의 반복 패턴이 제1 방향으로 형성될 수 있다. 그러나, 제1 방향에 직교하는 제2 방향으로는 상이한 패턴의 디코더들이 구성(610)으로 형성될 수 있다.
경우에 따라, 코어 부분(420)은 메모리 타일들(430)의 다수의 구성(600)을 포함할 수 있다. 별개의 구성들의 세트가 서로 협력하도록 구성될 수 있다. 예를 들어, 코어 부분(420)이 교번 패턴으로 배열되는 메모리 타일들(430)의 두 개의 별개의 구성을 포함할 수 있다. 그 외 다른 예들에서, 3개 이상의 구성을 사용하는 패턴들이 메모리 타일들(430)을 사용하여 형성될 수 있다.
도 7은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 액세스 라인들을 갖는 메모리 타일(700)의 일례를 도시한다. 도 7은 메모리 타일(700)의 평면도(702) 및 단면도(704) 양자를 도시한다. 평면도(702)는 명확성을 위해 기판 레이어 및 로우 라인들에서의 구성요소들만을 도시한다. 예를 들어, 메모리 타일의 부분들이 명확성을 위해 생략될 수 있다. 로우 라인들은 단지 명확성을 위해 702에서의 2차원 배열로 오프셋되어 도시된다. 단면도는 그와 관련된 몇몇 두 개의 덱 메모리 셀 및 비트 라인에 더하여 명확성을 위해 기판 레이어 및 로우 라인들에서의 구성요소들만을 도시한다. 다른 예에서, 상이한 덱들과 연관된 로우 라인들이 단면도(704)에 도시된 바와 같이 메모리 소자의 상이한 높이들에 위치될 수 있다. 그에 따라, 일부 예에서, 로우 라인들은 단면도(704)에 도시된 바와 같이 차곡차곡 포개지거나 적층될 수 있다. 일부 예에서, 메모리 타일(700)은 도 4 내지 도 6을 참조하여 설명된 메모리 타일(430)의 일례일 수 있다. 메모리 타일(700)은 도 6을 참조하여 설명된 구성(605)과 유사한 방식으로 배열될 수 있다. 메모리 타일(700)은 회로부(예를 들어, 디코더들 및 증폭기들)에 덮어씌워지는 로우 라인들(705-a, 705-b, 705-c) 및 로우 라인(710-a, 710-b)을 포함할 수 있다. 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 도 1 및 도 2를 참조하여 설명된 디지트 라인들(115)의 예들일 수 있다. 경우에 따라, 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 도 1을 참조하여 설명된 워드 라인들(110)의 예들일 수 있다. 워드 라인들 및 비트 라인들, 또는 그것들의 유사체들에 대한 언급은 이해 또는 운용을 잃지 않고 호환 가능하다.
로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 메모리 어레이에서의 메모리 셀들(510)에 접속될 수 있다. 특정 로우 라인은 메모리 셀들의 특정 덱(515)에 전용될 수 있다. 예를 들어, 로우 라인들(705-a, 705-b, 705-c)은 제1 덱(515-1)과 연관될 수 있고, 로우 라인들(710-a, 710-b)은 제2 덱(515-2)과 연관될 수 있다. 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 각각 공통 길이를 가질 수 있다. 일부 예에서, 메모리 셀들의 더 높은 덱과 연관된 로우 라인들은 공통 길이보다 더 길 수 있다. 예를 들어, 로우 라인(710-a)은 2개의 연관되지 않은 로우 디코더 사이에 고정된 거리만큼 연장될 수 있다. 로우 라인(710-a)은 메모리 셀들의 제2 덱(515-2)과 연관된다. 또한 로우 라인(710-a)은 로우 라인 디코더들(625-a 및 625-b)과 연관될 수 있어서 제2 덱(515-2)의 메모리 셀들이 로우 라인(710-a)을 통해 디코더들(625-a, 625-b)에 동작 가능하게 접속되게 된다. 로우 라인(710-a)은 제1 방향으로 로우 라인 디코더(625-a)에 인접한 로우 라인 디코더(620-a)로부터 제1 방향으로 로우 라인 디코더(625-b)에 인접한 로우 라인 디코더(620-b)까지 연장된다. 로우 라인 디코더들(620-a, 620-b)이 로우 라인(710-a)과 상이한 메모리 셀들의 덱과 연관된다는 것이 이해되어야 한다. 로우 라인 디코더(625-a) 또는 로우 라인 디코더(625-b) 또는 양자는 로우 라인(710-a)과 연관된다. 경우에 따라, 로우 라인(710-a)은 상이한 덱과 연관된 두 개의 인접한 로우 디코더(예를 들어, 로우 디코더(620-a 및 620-b)) 사이의 분할 부분에서 또는 그 부근에서 종결된다. 이는 로우 디코더들과 연관된 회로부가 로우 라인(710-a)이 더 연장되는 것을 막을 수 있기 때문에 일어날 수 있다.
경우에 따라, 로우 라인(705-a) 또는 로우 라인(705-b)은 또한 상이한 덱과 연관된 두개의 인접한 로우 디코더(예를 들어, 로우 디코더들(625-a 및 625-b)) 사이의 분할 부분에서 또는 그 부근에서 종결될 수 있다. 예를 들어, 로우 라인 디코더들(625-a과 625-b) 사이의 영역(720)이 로우 라인들(705-a 및 705-b)이 더 연장되는 것을 막을 수 있다. 일부 예에서, 메모리 셀들의 상단 덱과 연관된 로우 라인들 및 컬럼 라인들은 메모리 셀들의 하단 덱과 연관된 로우 라인들 및 컬럼 라인들보다 더 길 수 있다. 일부 예에서, 로우 라인 디코더들 사이의 영역(720)이 더 높은 덱들의 로우 라인들의 연결을 위해 사용될 수 있다. 일부 예에서, 그 외 다른 덱들의 로우 라인들(예를 들어, 로우 라인들(710-a, 710-b))에 접속되는 비아들의 벽이 이러한 공간을 점유하거 있기 때문에 영역(720)은 일부 로우 라인(예를 들어, 로우 라인(705-a, 705-b, 705-c))으로 통과할 수 없을 수 있다. 따라서 일부 예에서, 경계 부분에 위치되는 액세스 라인 또는 액세스 라인들의 서브 세트는 각각 제어 회로 부분에서 종결될 수 있거나 어레이를 위해 그 외 다르게 사용되거나 지정되는 최대 길이에 걸쳐 이어질 수 있다.
로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 메모리 타일들(700) 사이의 경계들에 걸쳐 이어질 수 있다. 예를 들어, 종단(715)은 로우 라인(705-c)이 도 7에 나타난 특정 메모리 타일(700)을 너머 연장된다는 것을 보일 수 있다. 일부 예에서, 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 기판 레이어(505) 위에 로우 라인들을 가로놓음으로써 형성될 수 있다. 일부 예에서, 추가 유형들의 로우 라인들이 메모리 소자(400)의 부분인 메모리 셀들의 별개의 덱들(515)의 수에 적어도 부분적으로 기초하여 있을 수 있다. 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 메모리 타일(700)에서의 다양한 위치에 위치될 수 있다. 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 임의의 수의 형상 및 크기일 수 있다. 도 7에 도시된 위치들 및 크기들은 단지 예시적인 것이며 제한적이지 않다. 경우에 따라, 로우 라인들의 서브 세트는 공통 길이보다 더 짧은 길이를 가질 수 있다. 예를 들어, 일부 로우 라인이 메모리 소자(400)의 메모리 부분(410)의 모서리에 도달하기 때문에 로우 라인들이 일찍 종결될 수 있다. 일부 예에서, 로우 라인들(705-a, 705-b, 705-c, 710-a, 710-b)은 경계 타일들(435) 위에 위치될 수 있다.
단면도(704)는 로우 라인들(705-a, 705-b, 705-c)이 기판 레이어(505)로부터 로우 라인들(710-a, 710-b)과 상이한 거리에 위치될 수 있다. 일부 예에서, 로우 라인들(710-a, 710-b))은 로우 라인들(705-a, 705-b, 705-c) 위에 위치된다. 일부 예에서, 로우 라인들(710-a, 710-b)은 로우 라인들(705-a, 705-b, 705-c)의 상단 바로 위에 위치된다. 일부 예에서, 로우 라인들(710-a, 710-b)은 로우 라인들(705-a, 705-b, 705-c)로부터 오프셋될 수 있다. 컨택들(740, 745)이 기판 레이어(505)으로부터 메모리 셀들의 각각의 덱들로 연장될 수 있다. 예를 들어, 컨택(740)은 제2 덱을 위한 로우 라인 디코더들(예를 들어, 로우 라인 디코더들(625-a/b))을 제2 덱을 위한 로우 라인(예를 들어, 로우 라인들(710-a, 710-b))에 접속시킬 수 있다. 그 외 다른 예들에서, 컨택(745)은 제1 덱을 위한 로우 라인 디코더(예를 들어, 로우 라인 디코더들(620-b))을 제1 덱을 위한 로우 라인(예를 들어, 로우 라인(705-a))에 접속시킬 수 있다. 일부 예에서, 컨택들(740, 745)은 비아들일 수 있다. 몇몇 경우, 컨택들(740)은 적층된 컨택들로서 구성될 수 있다. 일부 예에서, 복수의 컨택(740)은 로우 라인들(705-a, 705-b 또는 705-c)이 통해 연장되는 것을 허용하지 않는 벽을 형성할 수 있다. 일부 예에서, 컨택들(740, 745)은 각각의 디코더들의 부분으로 간주되지 않을 수 있다. 컨택들(740, 745)의 지정과 관계없이, 메모리 셀들은 디코더들(620-a/b, 625-a/b) 및 그 외 다른 지원 회로 구성요소(750)(예를 들어, 컬럼 디코더들 또는 감지 증폭기들) 위에 또는 그보다 위에 위치될 수 있다.
일부 예에서, 플레이트 라인들(도시되지 않음) 또는 그 외 다른 액세스 라인들이 메모리 타일들(700)로 통합될 수 있다. 예를 들어, 플레이트 라인은 액세스 동작 동안 메모리 셀을 바이어싱하도록 구성될 수 있다. 그 외 다른 디코더들이 그 외 다른 액세스 라인들 또는 플레이트 라인들을 이용하기 위해 메모리 소자로 통합될 수 있다. 플레이트 라인들 또는 그 외 다른 액세스 라인들은 메모리 소자의 메모리 제어기와 전자 통신할 수 있다. 일부 예에서, 플레이트 라인들은 메모리 소자에서의 메모리 셀의 커패시터와 연관된 플레이트에 접속될 수 있다.
도 8은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 경계 타일 구성(800)의 일례를 도시한다. 도 8은 명확성을 위해 기판 레이어에서의 구성요소들만을 도시한다. 경계 타일 구성(800)은 제1 구성(805) 및 제2 구성(810)을 포함할 수 있다. 제1 구성(805)은 코어 부분(420)의 제1 측(예를 들어, 도 4에 도시된 코어 부분(420)의 좌측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 경계 타일들(435-a 및 435-3)이 제1 구성(805)을 사용하여 배열될 수 있다. 제2 구성(810)은 제1 측 반대편 코어 부분(420)의 제2 측(예를 들어, 도 4에 도시된 코어 부분(420)의 우측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 경계 타일들(435-b 및 435-4)이 제2 구성(810)을 사용하여 배열될 수 있다. 제1 구성(805) 및 제2 구성(810)은 도 4 및 도 5를 참조하여 설명된 경계 타일들(435)의 예들일 수 있다. 메모리 소자(400)의 경계 부분(425)은 구성(805, 810)의 반복 패턴으로서 형성될 수 있다.
구성들(805, 810)은 구성(605)을 사용하여 배열된 메모리 타일들(430)로 형성된 코어 부분(420)에 대응할 수 있다. 그 외 다른 예들에서, 구성들(805, 810)의 구성요소들은 구성(610) 또는 메모리 타일들(430)의 임의의 그 외 다른 구성들에 대응하도록 재배열될 수 있다.
구성들(805, 810)은 로우 라인 디코더들(620), 로우 라인 디코더들(625), 감지 증폭기들(630) 및 감지 증폭기들(635)를 포함한다. 실례가 되는 예에서, 구성들(805, 810)은 컬럼 라인 디코더들(615)을 포함하지 않는다. 메모리 셀들이 경계 타일들(435) 위에 위치되지 않기 때문에, 컬럼 라인들 또한 경계 타일들(435) 위에 위치되지 않고, 따라서 컬럼 라인 디코더들은 경계 타일들(435)의 구성들(805, 810)에 포함되지 않을 수 있다.
경계 타일 구성들(800)은 코어 부분(420)의 메모리 타일(430)에서의 디코더들의 수 보다 더 적은 디코더들의 수를 포함할 수 있다. 예를 들어, 메모리 셀들은 경계 타일들(435)의 기판 레이어 위에 위치되지 않기 때문에, 경계 타일 구성들(800)는 컬럼 디코더들을 포함하지 않는다. 그 외 다른 예들에서, 경계 타일 구성들(800)은 코어 부분(420)의 메모리 타일(430)에 존재하는 것보다 더 적은 로우 디코더(620, 625) 및 더 적은 감지 증폭기(630, 635)를 포함한다. 일부 예에서, 하나의 경계 타일 구성(800)(예를 들어, 제1 구성(805) 또는 제2 구성(810))에서의 디코더들의 수는 코어 부분(420)의 메모리 타일(430)에서의 디코더들의 수의 절반보다 더 적을 수 있다.
도 9는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 소자(900)의 일례를 도시한다. 메모리 소자(900)는 메모리 부분(905) 및 제어 회 부분(415)을 포함할 수 있다. 메모리 부분(905)은 코어 부분(420) 및 경계 부분(910)을 포함할 수 있다. 메모리 소자(900)의 메모리 부분(905)은 코어 부분(420)의 단지 일측 상에만 위치되는 경계 부분(910)을 포함한다. 이러한 방식으로, 메모리 부분(905)의 영역이 메모리 소자(400)의 메모리 부분(410)의 영역보다 더 적을 수 있다. 메모리 소자(900)는 도 1 및 도 4 내지 도 8을 참조하여 설명된 메모리 소자들(100 또는 400)의 일례일 수 있다. 메모리 부분(905)은 도 4 내지 도 8을 참조하여 설명된 메모리 부분(410)의 일례일 수 있다. 경계 부분(910)은 도 4 내지 도 8을 참조하여 설명된 경계 부분(425)의 일례일 수 있다.
메모리 부분(905)의 영역이 메모리 소자(400)의 메모리 부분(410)의 영역보다 더 적을 수 있다. 경계 부분(910)은 메모리 소자(400)의 경계 부분(425)와 상이한 치수들을 가질 수 있다. 경계 부분(910)의 영역은 메모리 소자(400)의 경계 부분들(425)의 조합된 총 영역보다 더 적을 수 있다. 일부 예에서, 메모리 소자(900)의 오른쪽 경계 부분은 메모리 소자(400)의 오른쪽 경계 부분보다 더 큰 영역을 가질 수 있다. 그러나, 경계 부분(910)의 총 영역은 적어도 왼쪽 경계 부분 및 오른쪽 경계 부분을 포함할 수 있는 경계 부분(425)의 총 영역보다 더 적을 수 있다.
코어 부분(420)과 경계 부분(910)의 영역 차이는 각각의 부분들의 치수들에 기초하여 이해될 수 있다. 코어 부분(420)은 다수의 메모리 타일(430)을 포함할 수 있다. 메모리 타일들(430)은 제1 치수(445) 및 제2 치수(450)를 획정할 수 있다.
경계 부분(910)은 다수의 경계 타일(915)을 포함할 수 있다. 경계 타일들(915)은 도 4, 도 5 및 도 8을 참조하여 설명된 경계 타일들(435)의 일례일 수 있다. 경계 타일(915)은 제1 방향으로 연장되는 제1 치수(920) 및 제1 방향에 직교하는 제2 방향으로 연장되는 제2 치수(460)를 포함할 수 있다. 제1 치수(920)는 제1 치수(445)와 상이할 수 있다. 일부 예에서, 제1 경계 타일(915-1)의 제1 치수(920)는 메모리 타일(430)의 제1 치수(445)의 크기의 1/2이다. 그 외 다른 예들에서, 제1 치수(920)는 제1 치수(445)에 비한 임의의 상대적인 크기일 수 있다. 제1 경계 타일(915-1)의 치수들(920, 460)은 경계 타일(915) 위에 그리고 인접한 메모리 타일들(430) 위에 위치되는 메모리 셀들에 액세스하는데 사용되는 회로부(예를 들어, 디코더들 및 증폭기들)에 적어도 부분적으로 기초하여 결정될 수 있다. 일부 예에서, 제1 치수(920)는 제2 치수(460)와 같을 수 있다. 일부 예에서, 제1 치수(920)는 제2 치수(460)와 상이할 수 있다.
일부 예에서, 제1 치수(920)는 경계 타일(915)이 경계 타일(915) 위에 위치되는 메모리 셀들에 액세스하기 위한 추가 구성요소들을 포함하기 때문에 경계 타일(435)의 제1 치수(455)보다 더 클 수 있다. 경우에 따라, 제1 치수(920)는 경계 타일(915)에서의 추가 컬럼 라인 디코더들(615)로 인해 더 클 수 있다.
메모리 부분(905)은 다수의 가장자리를 획정할 수 있다. 예를 들어, 코어 부분(420)은 가장자리들(930, 935, 940, 945)을 포함할 수 있다. 본원에서 사용될 때, 가장자리(border)는 메모리 소자(900)의 두 영역을 분리하는 선을 지칭할 수 있다. 예를 들어, 가장자리라는 용어는 메모리 소자(900)의 특정 부분이 종결하는 선을 지칭할 수 있다. 제1 가장자리(930), 제2 가장자리(935) 및 제3 가장자리(940)는 제어 회로 부분(415)과 코어 부분(420)의 교차부를 획정할 수 있다. 일부 예에서, 가장자리들(930, 935, 940)는 메모리 셀들의 어레이가 종결되거나 지원 회로부의 어레이가 종결되는 선으로서 정의될 수 있다. 제4 가장자리(945)는 경계 부분(910)과 코어 부분(420)의 교차부를 획정할 수 있다. 제4 가장자리(945)는 제1 가장자리(930) 반대편에 위치될 수 있다.
경계 부분(910)은 가장자리들(950, 955, 960, 965)을 포함할 수 있다. 제1 가장자리(950), 제2 가장자리(955) 및 제3 가장자리(960)는 제어 회로 부분(415)과 경계 부분(910)의 교차부를 획정할 수 있다. 일부 예에서, 가장자리들(950, 955, 960)은 메모리 셀들의 어레이가 종결되거나 지원 회로부의 어레이가 종결되는 선으로서 정의될 수 있다. 제4 가장자리(965)는 제4 가장자리(945)와 협력하여 코어 부분(420) 및 경계 부분(910)의 교차부를 획정할 수 있다. 제4 가장자리(965)는 제1 가장자리(950) 반대편에 위치될 수 있다. 일부 예에서, 가장자리들은 메모리 타일들(430) 및/또는 경계 부분들(910) 사이에 획정될 수 있다.
일부 예에서, 가장자리들(930, 935, 940, 945, 950, 955, 960, 965)은 디코더의 모서리와 정렬될 수 있다. 일부 예에서, 가장자리들(930, 935, 940, 945, 950, 955, 960, 965)는 디코더의 모서리를 너머 연장될 수 있다. 코어 부분(420) 및 경계 부분(910)의 또는 외측 경계들(예를 들어, 가장자리(930, 935, 940, 950)로 나타낸)의 교차부는 도 9에 도시된 것 보다 실제로 덜 정밀하게 될 수 있다. 일부 예에서, 외측 경계들은 메모리 셀들의 어레이의 모서리들과 정렬될 수 있다.
도 10은 라인 10-10을 따라 도 9의 메모리 소자(900)의 단면도(1000)의 일례를 도시한다. 단면도(1000)는 메모리 소자(900)에 포함될 수 있는 다양한 레이어 및 덱을 도시한다. 메모리 소자(900)는 기판 레이어(505) 및 기판 레이어(505) 위에 위치되는 메모리 셀들의 덱들(515)을 포함할 수 있다. 단면도(1000)는 도 5을 참조하여 설명된 단면도(500)의 일례일 수 있다.
메모리 소자(900)에서, 메모리 셀들의 어레이들(510)(또는 덱들(515))은 코어 부분(420) 및 경계 부분(910) 양자 위에 위치된다. 이러한 방식으로, 메모리 셀들의 어레이들(510)은 전체 메모리 부분(905) 위에 위치될 수 있다.
메모리 셀들의 어레이들(510)의 그러한 구성은 가장자리(930) 부근 액세스할 수 없는 메모리 셀들을 보상하도록 구성될 수 있다. 특정 메모리 타일의 기판 레이어 위에 위치되는 일부 메모리 셀은 인접하는 메모리 타일에서의 지원 회로부를 사용하여 액세스될 수 있다. 가장자리의 또는 그 부근의 메모리 타일들의 경우, 경계 타일들은 메모리 타일들(430) 위 모든 메모리 셀이 모두 완전히 액세스 가능하도록 위치될 수 있다. 메모리 소자(900)가 코어 부분(420)의 단지 일측 상에 경계 부분(910)을 포함하기 때문에, 코어 부분 위에 위치되는 일부 메모리 셀에는 액세스할 수 없을 수 있다. 일부 예에서, 메모리 타일들(430) 위 액세스 불가능한 메모리 셀들을 보상하기 위해, 메모리 셀들은 경계 부분(910) 위에 위치될 수 있다. 경계 타일들(915)은 경계 타일들 위에 위치되는 메모리 셀들과 연관된 추가 구성요소들을 포함할 수 있다.
일부 예에서, 메모리 셀들의 덱들(510)은 기판 레이어(505)의 코어 부분(420) 및 경계 부분(910)과 포개진다. 메모리 셀들의 어레이를 의미하는 것은 기판 레이어(505)의 코어 부분(420) 및 경계 부분(910) 위에 연장되거나 그것들을 부분적으로 커버할 수 있다. 예를 들어, 코어 부분(420) 및/또는 경계 부분(910)의 영역들이 그것들 바로 위에 위치되는 메모리 셀들을 가지지 않을 수 있으나, 여전히 메모리 셀들의 어레이는 그러한 영역들과 포개질 수 있다. 일부 예에서, 메모리 셀들의 어레이들은 기판 레이어(505)의 경계 부분(910)의 적어도 일 부분과 포개진다.
도 11은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 경계 타일 구성(1100)의 일례를 도시한다. 도 11은 명확성을 위해 기판 레이어에서의 구성요소들만을 도시한다. 경계 부분(910) 위에 위치되는 메모리 세들에의 액세스를 가능하게 하기 위해, 경계 타일 구성(1100)은 컬럼 라인 디코더들(615)을 포함할 수 있다. 컬럼 라인 디코더들(615)은 경계 부분 위에 위치되는 컬럼 라인들에 접속될 수 있으며, 이때 컬럼 라인들은 경계 부분(910) 위에 위치되는 메모리 셀들에 접속될 수 있다. 경계 타일 구성(1100)은 도 9 및 도 10을 참조하여 설명된 경계 타일들(915)의 일례일 수 있다. 경계 타일 구성(1100)은 도 8을 참조하여 설명된 구성(810)의 일례일 수 있다.
경계 타일 구성(1100)은 코어 부분(420)의 제1 측(예를 들어, 도 9에 도시된 코어 부분(420)의 우측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 경계 타일들(915-1 및 915-2)이 경계 타일 구성(1100)을 사용하여 배열될 수 있다. 그 외 다른 예들에서, 경계 타일 구성(1100)은 코어 부분(420)의 제2 측(예를 들어, 도 9에 도시된 코어 부분(420)의 좌측) 상에 위치되도록 구성 및 배열될 수 있다.
일부 예에서, 컬럼 디코더들(615)은 로우 디코더들(예를 들어, 로우 라인 디코더들(620, 625) 및 제어 회로 부분(415) 사이에 위치될 수 있다. 예를 들어, 컬럼 디코더들(615)은 제1 가장자리(950) 및 로우 라인 디코더들(620, 625) 사이에 위치될 수 있다. 제1 가장자리(950)는 코어 부분(420) 및 경계 부분(910)의 교차부를 획정하는 제4 가장자리(965) 반대편에 위치될 수 있다.
경계 타일 구성(1100)은 코어 부분(420)의 메모리 타일(430)에서의 디코더들의 수 보다 더 적은 디코더들의 수를 포함할 수 있다. 예를 들어, 메모리 셀들은 경계 타일들(435)의 기판 레이어 위에 위치되기 때문에, 경계 타일 구성(800)는 다수의 컬럼 디코더(615)를 포함할 수 있다. 일부 예에서, 컬럼 디코더들(615)의 수는 코어 부분(420)의 메모리 타일(430)에서의 컬럼 디코더들(615)의 수의 절반과 같다. 그 외 다른 예들에서, 경계 타일 구성(1100)은 코어 부분(420)의 메모리 타일(430)에 존재하는 것보다 더 적은 로우 디코더(620, 625) 및 더 적은 감지 증폭기(630, 635)를 포함한다. 일부 예에서, 하나의 경계 타일 구성(1100)에서의 디코더들의 수는 코어 부분(420)의 메모리 타일(430)에서의 디코더들의 수의 절반 미만일 수 있다.
도 12는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분(1200)의 일례를 도시한다. 도 12는 명확성을 위해 기판 레이어 및 로우 라인들에서의 구성요소들만을 도시한다. 예를 들어, 메모리 타일의 부분들이 명확성을 위해 생략될 수 있다. 다른 예에서, 상이한 덱들과 연관된 로우 라인들은 메모리 소자에서의 상이한 높이들에 위치될 수 있다. 그에 따라, 일부 예에서, 로우 라인들은 서로 포개지거나 차곡차곡 적층될 수 있다. 로우 라인들은 명확성을 위해 2차원 배열로 오프셋되어 도시된다. 메모리 부분(1200)은 도 9를 참조하여 설명된 메모리 부분(905)의 일례일 수 있다. 메모리 부분(1200)은 지원 구성요소들 및 메모리 타일들(430) 및 경계 타일들(915)의 액세스 라인들의 일부를 도시한다. 메모리 부분의 실례가 되는 예들에서, 메모리 타일들(430) 및 경계 타일들(915)은 각각의 타일이 어디서 시작하고 끝나는지에 대한 추가 명확성을 제공하기 위해 이격된다. 일부 예에서, 메모리 부분(1200)은 메모리 타일들(430)과 경계 타일들(915) 사이의 갭들을 포함하지 않는다.
일부 액세스 라인은 가장자리에 또는 그 부근에 있기 때문에 이러한 액세스 라인들은 절두(truncate)될 수 있다. 예를 들어, 다양한 로우 라인(705, 710)이 메모리 소자(900)의 메모리 부분(1200)과 제어 회로 부분(415) 사이의 다양한 가장자리에서 절두될 수 있다. 일부 절두된 액세스 라인은 액세스 라인(1215)으로 표시된다. 절두된 액세스 라인들은 액세스 라인들의 공통 길이보다 더 짧은 길이를 가질 수 있다. 표시된 것들 이외의 다른 액세스 라인들도 또한 절두될 수 있다. 예를 들어, 경계 타일들에 위치되는 디코더들에 접속되는 일부 액세스 라인은 코어 메모리 타이들에 위치되는 디코더들에 접속되는 액세스 라인들보다 더 짧을 수 있다. 코어 메모리 타일들에 위치되는 디코더들에 접속되는 일부 액세스 라인은 공통 길이보다 더 짧은 길이를 가질 수 있다. 이는 메모리 셀들의 어레이가 모서리에서 끝나기 때문일 수 있다. 제1 덱에 접속되는 액세스 라인들은 제2 덱에 접속되는 액세스 라인들과 상이한 길이를 가질 수 있다. 상이한 메모리 셀들의 덱들과 연관된 액세스 라인들(예를 들어, 로우 라인들)은 상이한 길이들을 가질 수 있다. 예를 들어, 더 높은 덱과 연관된 로우 라인들(710)은 하측 덱과 연관된 로우 라인(705)보다 더 길 수 있다. 일부 예에서, 가장자리 액세스 라인들은 코어 메모리 타일의 기판 레이어 위에 위치되는 메모리 셀에 접속될 수 있다. 일부 예에서, 가장자리 액세스 라인들은 가장자리 타일의 기판 레이어 위에 위치되는 메모리 셀에 접속될 수 있다. 메모리 셀들을 가장자리 액세스 라인들에 접속시킴으로써, 선택된 컬럼 영역들 내 추가 저장 용량이 제공될 수 있다.
일부 액세스 라인은 메모리 부분(1200)으로부터 제거되거나 비활성일 수 있다. 특정 메모리 셀들은 인접하는 타일들의 지원 구성요소들을 사용하여 액세스되기 때문에, 가장자리들 부근의 메모리 셀들의 특정 영역들은 액세스할 수 없을 수 있다. 특정 메모리 셀들에 액세스하기 위해 디코더가 존재하지 않는 상황들에서, 해당 디코더와 연관된 액세스 라인은 메모리 부분(1200)에 포함되지 않을 수 있거나 비활성일 수 있다. 액세스 라인들이 생략되거나, 비활성이거나 또는 메모리 부분(1200)에 포함되지 않는 일부 영역은 영역들(1210)로 표시된다. 표시된 것들 이외의 다른 영역들은 메모리 부분(1200)에 존재할 수 있다.
본원의 설명과 유사하게, 메모리 타일들(430)의 각각에서, 로우 라인들은 메모리 어레이에서의 메모리 셀들에 접속될 수 있다. 특정 로우 라인은 메모리 셀들의 특정 덱에 전용될 수 있다. 로우 라인들은 또한 각각의 덱을 위한 로우 라인 디코더들과 연관될 수 있다. 경계 타일들(915)에서, 각각의 덱을 위한 로우 디코더들은 코어 부분 메모리 타일들에서의 로우 디코더들과 연관되지 않는 어레이의 대응하는 로우 라인들과 연관될 수 있다. 그러한 구성은 본원에 상세하게 설명된 바와 같이, 증가된 수의 메모리 셀에 액세스하는 것을 가능하게 할 수 있다.
도 13은 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분(1300)의 일례를 도시한다. 메모리 부분들(1300)은 제1 메모리 부분(1305) 및 제2 메모리 부분(1310)을 포함할 수 있다. 메모리 부분들(1300)은 도 9, 도 10 및 도 12를 참조하여 설명된 메모리 부분들(905 및 1200)의 예들일 수 있다.
메모리 부분들(1300)은 어느 메모리 셀들이 메모리 소자(900)에 액세스될 수 있는지를 도시한다. 일부 메모리 셀에 인접하는 타일들에 위치되는 지원 구성요소들(예를 들어, 로우 디코더들)을 사용하여 액세스되기 때문에, 가장자리들 부근의 모든 메모리 셀이 액세스 가능한 것은 아닐 수 있다. 메모리 부분(1305)은 메모리 소자(900)와 연관된 메모리 셀들의 제1 덱(515-1)에서 어느 메모리 셀들이 액세스 가능한지를 도시한다. 메모리 부분(1310)은 메모리 소자(900)와 연관된 메모리 셀들의 제2 덱(515-2)에서 어느 메모리 셀들이 액세스 가능한지를 도시한다. 더 구체적으로, 메모리 부분(1300)은 도 12에 도시된 구성요소들의 구성에 대응한다. 메모리 부분들(1300)의 회색 영역들은 액세스 가능한 메모리 셀들에 대응한다. 메모리 부분들(1300)의 흰색 영역들은 액세스 가능하지 않은 메모리 셀들에 대응한다. 일부 실시 예에서, 액세스 불가능한 메모리 셀들은 도 12를 참조하여 설명된 영역들(1210)과 대응한다. 메모리 부분들(1300)은 단지 예시를 위함이다. 메모리 셀들에 액세스 가능한 그 외 다른 구성들이 또한 가능하다. 액세스 가능한 메모리 세들의 구성들은 메모리 소자(900)의 메모리 부분(905)에서의 구성요소들의 구성들에 기초할 수 있다.
도 14는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분(1400)의 일례를 도시한다. 도 14는 명확성을 위해 기판 레이어 및 로우 라인들에서의 구성요소들만을 도시한다. 예를 들어, 메모리 타일의 부분들이 명확성을 위해 생략될 수 있다. 다른 예에서, 상이한 덱들과 연관된 로우 라인들은 메모리 소자에서의 상이한 높이들에 위치될 수 있다. 그에 따라, 일부 예에서, 로우 라인들은 서로 포개지거나 차곡차곡 적층될 수 있다. 로우 라인들은 명확성을 위해 2차원 배열로 오프셋되어 도시된다. 메모리 부분(1400)은 도 9, 도 10, 도 12 및 도 13을 참조하여 설명된 메모리 부분들(905, 1200, 1300)의 일례일 수 있다. 메모리 부분(1400)는 컬럼 라인들(1405)을 갖는 메모리 부분(905)을 도시한다. 컬럼 라인들(1405)은 도 1을 참조하여 설명된 워드 라인들(110)의 예들일 수 있다. 경우에 따라, 컬럼 라인들(1405)은 도 1을 참조하여 설명된 디지트 라인들(115)의 예들일 수도 있다. 워드 라인들 및 비트 라인들, 또는 그것들의 유사체들에 대한 언급은 이해 또는 운용을 잃지 않고 호환 가능하다. 컬럼 라인들(1405)은 메모리 셀들의 다수의 덱에 접속될 수 있다. 경우에 따라, 컬럼 라인들(1405)은 로우 라인들(705, 710) 사이에 위치될 수 있다. 예를 들어, 컬럼 라인(1405)은 로우 라인(705) 위에 위치될 수 있고 로우 라인(710)은 컬럼 라인(1405) 위에 위치될 수 있다. 컬럼 라인들(1405)은 본원에 설명된 바와 같이 메모리 타일들에서의(코어 부분 또는 경계 부분 중 어느 하나에서의) 컬럼 라인 디코더들에 접속되거나 그것들과 연관될 수 있다.
일부 예에서, 메모리 셀들의 어레이에서의 활성 메모리 셀은 로우 라인(예를 들어, 덱에 따라 로우 라인(705) 또는 로우 라인(710)) 및 컬럼 라인(1405) 양자에 접속된다. 일부 예에서, 컬럼 라인(1405)은 로우 라인(705, 710)에 수직하여 연장된다. 활성 메모리 셀은 로우 어드레스 및 컬럼 어드레스 양자를 포함하거나 메모리 제어기에 의해 액세스 가능한 메모리 셀의 일례일 수 있다.
컬럼 라인(1405)은 다수의 컬럼 라인(1405) 사이에 공통 길이를 획정할 수 있다. 일부 예에서, 컬럼 라인(1405)은 공통 길이와 상이한 길이를 가질 수 있다. 예를 들어, 컬럼 라인(1405)은 공통 길이보다 더 짧을 수도 있고 더 길 수도 있다.
도 15는 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 부분(1500)의 일례를 도시한다. 메모리 부분(1500)은 도 9, 도 10, 도 12, 도 13 및 도 14를 참조하여 설명된 메모리 부분들(905, 1200, 1300, 1400)의 일례일 수 있다. 메모리 부분(1500)는 메모리 소자(900)와의 액세스 동작들이 어떻게 사용될 수 있는지를 보이도록 도시될 수 있다. 일부 컬럼 라인은 단지 예시를 위해 도 15에서 생략된다.
메모리 부분(1500)은 영역들(1505)로 나누어질 수 있다. 메모리 부분(1500)는 8개의 영역(영역들 0 내지 7)을 포함할 수 있다. 영역은 컬럼 라인(1405)의 집합을 포함할 수 있다. 본원에서 사용될 때, 액세스 동작들은 판독 동작들(즉, 감지 동작들) 또는 기록 동작들을 지칭할 수 있다. 8개의 영역(1505)이 도 15에 도시되지만, 그 외 다른 수의 영역이 구성될 수도 있다.
액세스 동작 동안, 메모리 제어기는 영역들 중 하나를 활성화시킬 수 있다. 예를 들어, 메모리 제어기는 영역 3을 활성화시킬 수 있다. 다수의 메모리 셀이 영역 3에서의 컬럼 라인들과 교차하는 로우 라인드을 통해 영역 3에서의 컬럼 라인들에 접속된다. 일부 예에서, 영역 내 액세스 동작들의 수는 영역 내 로우 라인들 및 컬럼 라인들의 교차부들(1510, 1515)의 수와 같다.
메모리 부분(1500)에서, 각 영역은 특정 수의 액세스 동작을 수행할 수 있다. 예를 들어, 메모리 부분(1500)의 실례가 되는 예에서, 영역 0 내지 영역 3은 각각 76개의 액세스 동작을 수행할 수 있을 수 있다. 영역 0 내지 영역 3 내 일부 셀은 셀들이 가장자리 부근에 있기 때문에 액세스 가능하지 않을 수 있다(예를 들어, 단지 디코딩된 로우 라인들이 도시되는 도 13에 도시된 바와 같이). 또한, 경계 부분의 가장자리 부근에 위치되는 것들과 같이 경계 부분 위에 위치되는 일부 셀도 액세스 가능하지 않을 수 있다. 그러나, 영역 0 내지 영역 3 내 경계 부분 위에 위치되는 그 외 다른 메모리 셀들은 이용 가능할 수 있다. 액세스 동작들의 수를 예시하기 위해, 영역 3의 상세한 설명이 제시된다. 그러한 설명이 또한 영역 0, 영역 1 및 영역 2에도 대응함이 이해되어야 한다. 영역 3 내 제일 왼쪽 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 14개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 14개의 셀에 액세스할 수 있다. 영역 3 내 중앙 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 16개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 16개의 셀에 액세스할 수 있다. 영역 3 내 제일 오른쪽 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 8개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 8개의 셀에 액세스할 수 있다. 영역 3 내 컬럼 라인들(예를 들어, 제일 왼쪽, 중앙 및 제일 오른쪽)은 총 76개의 메모리 셀에 액세스할 수 있다. 도 15는 메모리 어레이의 일 부분만을 나타낼 수 있다는 것이 이해되어야 한다. 그에 따라, 개요된 원리들은 추가 및/또는 더 큰 구현 예들을 커버하도록 확장될 수 있다.
메모리 부분(1500)에서, 영역 4 내지 영역 7은 각각 64개의 액세스 동작을 수행할 수 있을 수 있다. 실례가 되는 예에서, 영역 4 내지 영역 7은 경계 부분(910) 위에 위치되는 임의의 메모리 셀에 액세스하는 것을 포함하지 않는다. 경계 부분(910)이 코어 부분(420)의 타측 상에 위치될 경우, 영역 번호들의 넘버링 및 특성들이 상이할 수 있음이 이해되어야 한다. 예를 들어, 영역 0 내지 영역 3은 64개의 액세스 동작을 수행할 수 있을 수 있고 영역 4 내지 영역 7은 76개의 액세스 동작을 수행할 수 있을 수 있다. 영역에 의해 수행될 수 있을 수 있는 액세스 동작들의 수는 영역의 크기 및/또는 메모리 부분(1500)의 크기에 따라 달라질 수 있다. 예를 들어, 메모리 영역(1500) 이 커질수록, 영역에 의해 수행될 수 있을 수 있는 액세스 동작의 수는 증가할 수 있다. 액세스 동작들의 수를 예시하기 위해, 영역 5의 상세한 설명이 제시된다. 그러한 설명이 또한 영역 4, 영역 6 및 영역 7에도 대응함이 이해되어야 한다. 영역 5 내 제일 왼쪽 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 16개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 16개의 셀에 액세스할 수 있다. 영역 5 내 제일 오른쪽 컬럼 라인은 제1 덱을 위한 교차 로우 라인들을 통해 제1 덱 상의 16개의 셀에 액세스할 수 있고 제2 덱을 위한 교차 로우 라인들을 통해 제2 덱 상의 16개의 셀에 액세스할 수 있다. 영역 5 내 컬럼 라인들(예를 들어, 제일 왼쪽 및 제일 오른쪽)은 총 64개의 메모리 셀에 액세스할 수 있다. 도 15는 메모리 어레이의 일 부분만을 나타낼 수 있다는 것이 이해되어야 한다. 그에 따라, 개요된 원리들은 추가 및/또는 더 큰 구현 예들을 커버하도록 확장될 수 있다.
도 16은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 메모리 어레이(1605)의 블록도(1600)를 도시한다. 메모리 어레이(1605)는 전자 메모리 장치로서 지칭될 수 있고, 도 1을 참조하여 설명된 바와 같은 메모리 제어기(140)의 구성요소의 일례일 수 있다.
메모리 어레이(1605)는 하나 이상의 메모리 셀(1610), 메모리 제어기(1615), 워드 라인(1620), 플레이트(1625) 라인, 참조 구성요소(1630), 감지 구성요소(1635), 디지트 라인(1640) 및 래치(1645)를 포함할 수 있다. 이러한 구성요소들은 서로 전자 통신할 수 있고 본원에 설명된 기능들 중 하나 이상을 수행할 수 있다. 몇몇 경우, 메모리 제어기(1615)는 바이어싱 구성요소(1650) 및 타이밍 구성요소(1655)를 포함할 수 있다.
메모리 제어기(1615)는 도 1 및 2를 참조하여 워드 라인(110), 디지트 라인(115) 및 감지 요소(125)의 예들일 수 있는 워드 라인(1620), 디지트 라인(1640) 감지 구성요소(1635) 및 플레이트 라인(1625)과 전자 통신할 수 있다. 메모리 어레이(1605)는 또한 참조 구성요소(1630) 및 래치(1645)를 포함할 수 있다. 메모리 어레이(1605)의 구성요소들은 서로 전자 통신할 수 있고 및 도 1 내지 도 15를 참?여 설명된 기능들 중 일부를 수행할 수 있다. 몇몇 경우, 참조 구성요소(1630), 감지 구성요소(1635) 및 래치(1645)는 메모리 제어기(1615)의 구성요소들일 수 있다.
일부 예에서, 디지트 라인(1640)는 감지 구성요소(1635) 및 메모리 셀들(1610)의 커패시터와 전자 통신할 수 있다. 일부 예에서, 시킬 수 있다는 강유전성 커패시터일 수 있고 메모리 셀(1610)은 강유전성 메모리 셀일 수 있다. 메모리 셀(1610)는 로직 상태(예를 들어, 제1 또는 제2 로직 상태)로 기록 가능할 수 있다. 워드 라인(1620)은 메모리 제어기(1615) 및 메모리 셀(1610)의 선택 구성요소와 전자 통신할 수 있다. 플레이트 라인(1625)은 메모리 제어기(1615) 및 메모리 셀(1610)의 커패시터와 전자 통신할 수 있다. 감지 구성요소(1635)는 메모리 제어기(1615), 디지트 라인(1640), 래치(1645) 및 참조 라인(1660)과 전자 통신할 수 있다. 참조 구성요소(1630)은 메모리 제어기(1615) 및 참조 라인(1660)과 전자 통신할 수 있다. 감지 제어 라인(1665)은 감지 구성요소(1635) 및 메모리 제어기(1615)와 전자 통신할 수 있다. 이러한 구성요소들은 또한 그 외 다른 구성요소들, 연결부들 또는 버스들을 통해 위에서 나열되지 않은 구성요소들에 더하여, 메모리 어레이(1605)의 내측 및 외측 양자의 그 외 다른 구성요소들과 전자 통신할 수 있다.
메모리 제어기(1615)는 그러한 다양한 노드에 전압을 인가함으로써 활성 워드 라인(1620), 디지트 라인(1625) 또는 디지트 라인(1640)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(1650)는 상술한 바와 같이 메모리 셀(1610)을 판독 또는 기록하기 위해 메모리 셀(1610)을 동작시키는 전압을 인가하도록 구성될 수 있다. 몇몇 경우, 메모리 제어기(1615)는 도 1을 참조하여 설명된 바와 같이, 로우 디코더, 컬럼 디코더 또는 양자를 포함할 수 있다. 이는 메모리 제어기(1615)가 하나 이상의 메모리 셀(105)을 액세스하는 것을 가능하게 할 수 있다. 바이어싱 구성요소(1650)는 또한 감지 구성요소(1635)에 대한 참조 신호를 생성하기 위해 참조 구성요소(1630)에 전압 전위를 제공할 수 있다. 또한, 바이어싱 구성요소(1650)는 감지 구성요소(1635)의 동작을 위한 전압 전위를 제공할 수 있다.
몇몇 경우, 메모리 제어기(1615)는 타이밍 구성요소(1655)를 사용하여 그것의 동작들을 수행할 수 있다. 예를 들어, 타이밍 구성요소(1655)는 본원에서 논의된 판독 및 기록과 같은 메모리 기능들을 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 비롯하여 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 몇몇 경우, 타이밍 요소(1655)는 바이어싱 구성요소(1650)의 동작들을 제어할 수 있다.
참조 구성요소(1630)는 감지 구성요소(1635)에 대한 참조 신호를 생성하기 위한 다양한 구성요소를 포함할 수 있다. 참조 구성요소(1630)는 참조 신호를 생성하도록 구성된 회로부를 포함할 수 있다. 몇몇 경우, 참조 구성요소(1630)는 그 외 다른 메모리 셀들(105)을 사용하여 구현될 수 있다. 감지 구성요소(1635)는 메모리 셀(1610)로부터의(디지트 라인(1640)을 통한) 신호를 참조 구성요소(1630)로부터의 참조 신호와 비교할 수 있다. 로직 상태를 결정할 때, 감지 요소는 그 다음 래치(1645)에 출력을 저장하며, 이때 그것은 메모리 어레이(1605)가 일 부분인 전자 기기의 동작들에 따라 사용될 수 있다. 감지 구성요소(1635)는 래치 및 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(1615)는 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별할 수 있고(이때 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속되고, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다) 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스할 수 있다. 일부 예에서, 제어 회로 부분은 로우 디코더들, 칼럼 디코더들, 감지 증폭기들 또는 이들의 조합들을 제외할 수 있다. 일부 예에서, 메모리 셀들(1610)은 PCM 또는 칼코게나이드 물질 기반 메모리 셀들을 포함할 수 있다.
도 17은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 액세스 동작 관리기(1715)의 블록도(1700)를 도시한다. 액세스 동작 관리기(1715)는 도 15, 도 16 및 도 18을 참조하여 설명된 액세스 동작 관리기(1815)의 실시 예들의 일례일 수 있다. 액세스 동작 관리기(1715)는 바이어싱 구성요소(1720), 타이밍 구성요소(1725), 메모리 셀 관리기(1730), 디코더 관리기(1735), 액세스 라인 관리기(1740) 및 부분 관리기(1745)를 포함할 수 있다. 이러한 모듈들의 각각은 직접 또는 간접적으로, 서로 통신할 수 있다(예를 들어, 하나 이상의 버스를 통해).
메모리 셀 관리기(1730)는 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별할 수 있다(이때 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속되고, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다). 디코더 관리기(1735)는 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스할 수 있다.
액세스 라인 관리기(1740)는 로우 라인들 또는 컬럼 라인들과 같은 액세스 라인들을 관리하도록 구성될 수 있다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 적어도 하나의 셀과 경계 부분의 디코더 사이에 접속되는 액세스 라인을 활성화시키는 단계를 포함한다.
부분 관리기(1745)는 메모리 소자의 다양한 부분을 관리하도록 구성될 수 있다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 기판 레이어의 코어 부분과 포개지는 메모리 셀들의 어레이의 제1 부분에 액세스하는 단계 및 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 제2 부분에 액세스하는 단계를 포함한다. 몇몇 경우, 기판 레이어의 코어 부분은 각각 구성요소들의 공통 구성을 포함하는 섹션들의 세트를 포함한다. 몇몇 경우, 기판 레이어의 경계 부분은 각각 경계 부분의 그 외 다른 섹션들과 동일한 구성의 구성요소들을 포함하는 섹션들의 세트를 포함한다(이때 경계 부분의 섹션들은 코어 부분의 섹션들과는 상이한 구성의 구성요소들을 갖는다).
도 18은 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 기기(1805)를 포함하는 포함하는 시스템(1800)의 도해를 도시한다. 기기(1805)는 예를 들어, 도 1을 참조하여 상술한 바와 같은 메모리 제어기(140)의 구성요소들의 일례이거나 그것들을 포함할 수 있다. 기기(1805)는 액세스 동작 관리기(1815), 메모리 셀들(1820), 기본 입력/출력 시스템(BIOS) 구성요소(1825), 프로세서(1830), I/O 제어기(1835) 및 주변 구성요소들(1840)을 비롯하여 송수신 통신을 위한 구성요소들을 비롯한 양방향 음성 및 데이터 통신을 위한 구성요소들을 포함할 수 있다. 이러한 구성요소들은 하나 이상의 버스들(예를 들어, 버스(1810))을 통해 전자 통신할 수 있다.
메모리 셀들(1820)은 본원에 설명된 바와 같이 정보를 저장할 수 있다(즉, 로직 상태의 형태로). BIOS 구성요소(1825)는 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소일 수 있으며, 이는 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있다. 또한 BIOS 구성요소(1825)는 프로세서와 다양한 그 외 다른 구성요소, 예를 들어, 주변 구성요소들, 입력/출력 제어 구성요소 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(1825)는 판독 전용 메모리(ROM), 플래시 메모리 또는 임의의 그 외 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1830)는 지능형 하드웨어 기기(예를 들어, 범용 프로세서, 디지털 신호 처리기(DSP), 중앙 처리 장치(CPU), 마이크로 컨트롤러, 주문형 반도체(ASIC), 필드 프로그램 가능한 게이트 어레이(FPGA), 프로그램 가능한 논리 소자, 별개의 게이트 또는 트랜지스터 로직 구성요소, 별개의 하드웨어 구성요소 또는 이들의 임의의 조합)을 포함할 수 있다. 몇몇 경우, 프로세서(1830)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 그 외 다른 경우, 메모리 제어기는 프로세서(1830)로 통합될 수 있다. 프로세서(1830)는 메모리에 저장된 컴퓨터 판독 가능한 명령을 실행하여 다양한 기능(예를 들어, 퀼트 아키텍처에서의 경계들을 제거함으로써 다이 영역을 감소시키는 것을 지원하는 기능들 또는 작업들)을 수행하도록 구성될 수 있다.
I/O 제어기(1835)는 기기(1805)의 입력 및 출력 신호들을 관리할 수 있다. I/O 제어기(1835)는 또한 기기(1805)로 통합되지 않은 주변 기기들을 관리할 수 있다. 몇몇 경우, I/O 제어기(1835)은 외부 주변 기기로의 물리적 연결 또는 포트를 나타낼 수 있다. 몇몇 경우, I/O 제어기(1835)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다.
주변 구성요소들(1840)은 임의의 입력 또는 출력 기기 또는 그러한 기기들을 위한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(universal serial bus) 제어기, 직렬 또는 병렬 포트 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port)) 슬롯들과 같은 주변기기 카드 슬롯들을 포함할 수 있다.
입력(1845)은 기기(1805) 또는 그것의 구성요소들로 입력을 제공하는 기기(1805) 외부의 기기 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 그 외 다른 기기들과의 또는 그것들 사이의 인터페이스를 포함할 수 있다. 몇몇 경우, 입력(1845)은 I/O 제어기(1835)에 의해 관리될 수 있고, 주변 구성요소(1840)를 통해 기기(1805)와 상호 작용할 수 있다.
출력(1850)은 기기(1805) 또는 그것의 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 기기(1805) 외부의 기기 또는 신호를 나타낼 수 있다. 출력(1850)의 예들은 디스플레이, 오디오 스피커들, 인쇄 기기, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 몇몇 경우, 출력(1850)은 주변 구성요소(들)(1840)를 통해 기기(1805)와 인터페이싱하는 주변 요소일 수 있다. 몇몇 경우, 출력(1850)은 I/O 제어기(1835)에 의해 관리될 수 있다.
기기(1805)의 구성요소들은 그것들의 기능들을 수행하도록 설계된 회로를 포함할 수 있다. 이는 본원에서 설명된 기능들을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 도전성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들 또는 그 외 다른 활성 또는 비활성 요소들을 포함할 수 있다. 기기(1805)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 기기, 개인용 전자 기기 등일 수 있다. 또는 기기(1805)는 그러한 기기의 일 부분 또는 요소일 수 있다.
도 19는 본 발명의 실시 예들에 따른 교차점 아키텍처에 대한 다이 영역의 효율적 이용을 지원하는 방법(1900)을 도시하는 흐름도를 도시한다. 방법(1900)의 동작들은 본원에 설명된 바와 같은 메모리 제어기(140) 또는 그것의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1900)의 동작들은 도 16 내지 도 18을 참조하여 설명된 액세스 동작 관리기에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(140)는 기기의 기능적 요소들을 제어하여 후술될 기능들을 수행하기 위한 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기(140)는 전용 하드웨어를 사용하여 후술될 기능들 중 일부를 수행 할 수있다.
몇몇 경우, 상기 방법은 또한 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별하는 단계를 포함할 수 있다(이때 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속되고, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다). 몇몇 경우, 상기 방법은 또한 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스하는 단계를 포함한다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 적어도 하나의 셀과 경계 부분의 디코더 사이에 접속되는 액세스 라인을 활성화시키는 단계를 포함한다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 기판 레이어의 코어 부분과 포개지는 메모리 셀들의 어레이의 제1 부분에 액세스하는 단계 및 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 제2 부분에 액세스하는 단계를 포함한다. 몇몇 경우, 기판 레이어의 코어 부분은 각각 구성요소들의 공통 구성을 포함하는 복수의 섹션을 포함한다. 몇몇 경우, 기판 레이어의 경계 부분은 각각 경계 부분의 그 외 다른 섹션들과 동일한 구성의 구성요소들을 포함하는 복수의 섹션을 포함하되, 경계 부분의 섹션들은 코어 부분의 섹션들과는 상이한 구성의 구성요소들을 갖는다. 몇몇 경우, 적어도 하나의 셀에 액세스하는 단계는: 적어도 하나의 셀에 그리고 경계 부분의 디코더에 접속되는 액세스 라인을 활성화시키는 단계를 포함하며, 액세스 라인은 코어 부분의 디코더에 접속되는 액세스 라인보다 더 짧다.
블록(1905)에서, 메모리 제어기(140)는 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별할 수 있다(이때 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속되고, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다). 블록(1905)의 동작들은 도 1 내지 도 15를 참조하여 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1905)의 동작들의 실시 예들은 도 16 내지 도 18을 참조하여 설명된 바와 같은 메모리 셀 관리기에 의해 수행될 수 있다.
블록(1910)에서, 메모리 제어기(140)는 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스할 수 있다. 블록(1910)의 동작들은 도 1 내지 도 15를 참조하여 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1910)의 동작들의 실시 예들은 도 16 내지 도 18을 참조하여 설명된 바와 같은 디코더 관리기에 의해 수행될 수 있다.
방법(1900)을 수행하기 위한 장치가 설명된다. 상기 장치는 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별하기 위한 수단 및 경계 부분의 디코더를 사용하여 적어도 하나의 셀에 액세스하기 위한 수단을 포함할 수 있다. 몇몇 경우, 어레이는 액세스 라인들을 통해 코어 부분 및 경계 부분의 디코더들에 접속된다. 몇몇 경우, 기판 레이어는 디코더들을 제외하고 제어 회로 부분을 포함한다.
방법(1900) 및 상술한 장치의 일부 예는 적어도 하나의 셀과 경계 부분의 디코더 사이에 접속되는 액세스 라인을 활성화시키기 위한 프로세스들, 피처들, 수단들 또는 명령들을 더 포함할 수 있다. 방법(1900) 및 상술한 장치의 일부 예는 기판 레이어의 코어 부분과 포개지는 메모리 셀들의 어레이의 제1 부분에 액세스하는 단계 및 기판 레이어의 경계 부분과 포개지는 메모리 셀들의 어레이의 제2 부분에 액세스하기 위한 프로세스들, 피처들, 수단들 또는 명령들을 더 포함할 수 있다.
방법(1900) 및 상술한 장치의 일부 예에서, 기판 레이어의 코어 부분은 각각 구성요소들의 공통 구성을 포함하는 복수의 섹션을 포함한다.
방법(1900) 및 상술한 장치의 일부 예에서, 기판 레이어의 경계 부분은 각각 경계 부분의 그 외 다른 섹션들과 동일한 구성의 구성요소들을 포함하는 복수의 섹션을 포함한다. 몇몇 경우, 경계 부분의 섹션들은 코어 부분의 섹션들과는 상이한 구성의 구성요소들을 갖는다.
방법(1900) 및 상술한 장치의 일부 예는 적어도 하나의 셀에 그리고 경계 부분의 디코더에 접속되는 액세스 라인을 활성화시키기 위한 프로세스들, 피처들, 수단들 또는 명령들을 더 포함할 수 있으며, 액세스 라인은 코어 부분의 디코더에 접속되는 액세스 라인보다 더 짧다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들은 재배열되거나 그 외 다르게 수정될 수 있으며, 그 외 다른 구현 예들이 가능하다는 것을 유의해야 한다. 뿐만 아니라, 상기 방법들 중 둘 이상으로부터의 피처들 또는 단계들은 조합될 수 있다.
본 명세서에서 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호들을 하나의 신호로 도시할 수 있으나; 해당 기술분야의 통상의 기술자는 신호가 신호들의 버스를 표현할 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 것이다.
본 명세서에서 사용될 때, "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지는 않는 전기 회로의 노드를 지칭한다. 그에 따라, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기들 및 저항기들로 이루어지는 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 그 외 다른 구현 예들도 또한 가능하다. "가상 접지시키는 것" 또는 "가상 접지되는"은 대략 0V에 연결됨을 의미한다.
"전자 통신"이란 용어는 구성 요소들 간의 전자 흐름을 지원하는 구성 요소들 간 관계를 지칭한다. 이는 구성요소들 간 직접 연결이 포함할 수도 있고 중간 구성요소들을 포함할 수도 있다. 전자 통신의 구성 요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있는 것(예를 들어, 가압된 회로에서)일 수 있거나 전자들 또는 신호들을 능동적으로 교환하지 않는 것일 수 있지만(예를 들어, 무전압 회로에서) 회로가 가압될 시 전자들 또는 신호들을 교환하도록 구성 및 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성 요소는 스위치의 상태 (즉, 개방 또는 폐쇄)에 관계없이 전자 통신한다.
"절연된"이라는 용어는 전자들이 현재 흐를 수 없는 구성요소들 간 관계를 지칭한다; 구성요소들은 그것들 간에 개방 회로가 있을 경우 서로 절연된다. 예를 들어, 스위치에 의해 물리적으로 연결되는 두 개의 구성요소는 스위치가 개방될 때 서로 절연될 수 있다.
본 명세서에서 사용될 때, "단락"이라는 용어는 해당 두 개의 구성요소 간 하나의 중간 중간 구성요소의 활성화를 통해 구성요소들 간에 도전 경로가 수립되는 구성요소들 간 관계를 지칭한다. 예를 들어, 제2 구성요소와 단락된 제1 구성요소는 두 개의 구성요소 간 스위치가 폐쇄될 때 제2 구성요소와 전자들을 교환할 수 있다. 그에 따라, 단락은 전자 통신하는 구성요소들(또는 선들) 간 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 소자(100)를 비롯하여 본 명세서에서 논의된 소자들은 실리콘(Si), 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소(GaAs), 질화 갈륨(GaN) 등과 같은 반도체 기판 상에 형성될 수 있다. 몇몇 경우, 기판은 반도체 웨이퍼이다. 다른 경우, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판 또는 기판의 부분 영역들의 도전성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯하여 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 그 외 다른 도핑 수단에 의해 수행될 수 있다.
칼코게나이드 물질들은 원소들 S, Se 및 Te 중 적어도 하나를 포함하는 물질들 또는 합금들일 수 있다. 본원에서 논의된 상 변화 물질들은 칼코게나이드 물질들일 수 있다. 칼코게나이드 물질들은 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)을 포함할 수 있다. 예시적인 칼코게나이드 물질들 및 합금들은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-Pt를 포함할 수 있으나, 이에 제한되지는 않는다. 본원에서 사용될 때 하이픈으로 표기된 화학 조성 표기법은 특정 화합물 또는 합금에 포함되는 원소들을 나타내고 표기된 원소들을 수반하는 모든 화학양론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 이때 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 물질들의 그 외 다른 예들은 이원 금속 산화물 물질들 또는 둘 이상의 금속, 예를 들어 전이 금속, 알칼리토 금속들 및/또는 희토류 금속들을 포함하여 혼합된 원자가 산화물을 포함할 수 있다. 실시예들은 메모리 셀들의 메모리 구성요소들과 연관된 특정 가변 저항 물질 또는 물질들로 제한되지는 않는다. 예를 들어, 가변 저항 물질들의 그 외 다른 예들이 메모리 구성요소들을 형성하는데 사용될 수 있고 다른 것들 중에서도 칼코게나이드 물질들, 거대 자기 저항 물질들 또는 폴리머 기반 물질들을 포함할 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3 단자 소자를 포함할 수 있다. 단자들은 도전체들, 예를 들어, 금속들을 통해 그 외 다른 전자 구성요소들에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-타입(즉, 대부분 캐리어가 전자)이면, FET는 n-타입 FET로 지칭될 수 있다. 채널이 p-타입(즉, 대부분 캐리어가 홀)이면, FET는 p-타입 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물로 캡핑될 수 있다. 채널 도전성은 게이트에 전압을인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각, n-타입 FET 또는 p-타입 FET에 인가하면 채널이 도통될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여, 본 명세서에 제시된 설명은 예시적인 구성들을 설명하는 것이고 구현될 수 있거나 본 청구범위의 범위 내에 있는 모든 예를 나타내지는 않는다. 본 명세서에서 사용되는 "대표적인"이라는 용어는 "예, 사례 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "그 외 다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이러한 구체적인 세부 사항들 없이도 실시될 수 있다. 일부 사례에서, 주지된 구조들 및 장치들은 설명된 예들의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 참조 라벨 다음 유사한 구성요소들을 구별하는 대시 기호 및 제2 라벨, 이를테면 문자 또는 숫자가 뒤따르는 것에 의해 구별될 수 있다. 제1 참조 라벨이 본 명세서에서 사용될 경우, 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 구성요소에 설명이 적용 가능하다.
본 명세서에서 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 표현될 수 있다.
본 명세서에서의 발명과 관련되어 설명된 다양한 예시적인 블록 및 모듈은 본 명세서에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 그 외 다른 프로그램 가능 논리 소자, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상적인 프로세서, 제어기, 마이크로 제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, 디지털 신호 프로세서(DSP) 및 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련되는 하나 이상의 마이크로 프로세서 또는 임의의 그 외 다른 그러한 구성)으로 구현될 수도 있다.
본 명세서에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 지시 또는 코드로서 저장되거나 전송될 수 있다. 그 외 다른 예들 및 구현 예들이 본 발명 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 성질에 기인하여, 상술한 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 피처들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위에서를 비롯하여 본 명세서에서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본 명세서에서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합의 언급으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 발명의 범위에서 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 본 명세서에서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전달하는 것을 가능하게 하는 임의의 매체를 비롯하여 비일시적 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 비일시적 저장 매체는 범용 또는 전용 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한 없이, 비일시적 컴퓨터 판독 가능 매체는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 수송 또는 저장하는 데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 액세스될 수 있는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 그 외 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 그 외 다른 자기 저장 장치들 또는 임의의 그 외 다른 비일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 적절하게 컴퓨터 판독 가능 매체로 칭해진다. 예를 들어, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 사용하여 웹 사이트, 서버 또는 그 외 다른 원격 소스에서 소프트웨어가 전송된다면, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선 (DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본 명세서에서 사용될 때, 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 이때 디스크들(disks)은 일반적으로 데이터를 자기적으로 재생하는 한편 디스크들(discs)은 데이터를 레이저로 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서에서의 설명은 해당 기술분야의 통상의 기술자가 본 발명을 제조 또는 사용할 수 있게 하기 위해 제공된다. 해당 기술분야의 통상의 기술자는 본 발명에 대한 다양한 변형을 쉽게 이해할 수 있을 것이고, 본 명세서에 정의된 일반적인 원리들은 본 발명의 범위에서 벗어나지 않고 그 외 다른 변형 예들에 적용될 수 있다. 따라서, 본 발명은 본 명세서에서 설명된 예들 및 설계들로 제한되지 않고, 본 명세서에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따른다.
Claims (35)
- 전자 메모리 소자로서,
코어 부분, 경계 부분 및 제어 회로 부분을 포함하는 기판 레이어로서, 상기 코어 부분은 제1 구성을 갖는 제1 복수의 디코더를 포함하고, 상기 경계 부분은 상기 제1 구성과 상이한 제2 구성을 갖는 제2 복수의 디코더를 포함하며, 상기 제어 회로 부분은 디코더들을 제외하는, 상기 기판 레이어; 및
상기 기판 레이어의 상기 코어 부분 및 상기 경계 부분의 적어도 일 부분이 포개지는 메모리 셀들의 어레이로서, 상기 어레이의 메모리 셀들은 복수의 액세스 라인을 통해 상기 제1 복수의 디코더 및 상기 제2 복수의 디코더와 접속되는, 상기 메모리 셀들의 어레이를 포함하는, 전자 메모리 소자. - 청구항 1에 있어서,
상기 제2 복수의 디코더는 복수의 컬럼 디코더를 포함하는, 전자 메모리 소자. - 청구항 2에 있어서,
상기 경계 부분과 포개지는 상기 어레이의 메모리 셀들은 상기 복수의 컬럼 디코더를 사용하여 액세스 가능한, 전자 메모리 소자. - 청구항 2에 있어서,
상기 제2 복수의 디코더는 복수의 로우 디코더를 포함하는, 전자 메모리 소자. - 청구항 1에 있어서,
상기 제1 복수의 디코더의 적어도 하나의 디코더가 상기 경계 부분과 포개지는 상기 메모리 셀들의 어레이의 메모리 셀과 접속되는, 전자 메모리 소자. - 청구항 1에 있어서,
상기 제2 복수의 디코더의 적어도 하나의 디코더가 상기 경계 부분과 포개지는 상기 어레이의 메모리 셀과 접속되는, 전자 메모리 소자. - 청구항 1에 있어서,
상기 기판 레이어의 상기 코어 부분은 복수의 섹션을 포함하되, 각각의 섹션은 공통된 구성의 부품을 포함하는, 전자 메모리 소자. - 청구항 7에 있어서,
상기 경계 부분은 복수의 섹션을 포함하고, 각각의 섹션은 상기 경계 부분의 다른 섹션들과 동일한 구성을 갖는 부품을 포함하되, 상기 경계 부분의 섹션들은 상기 코어 부분의 섹션들과는 상이한 구성의 부품을 갖는, 전자 메모리 소자. - 청구항 8에 있어서,
상기 코어 부분의 각각의 섹션은 제1 방향으로 제1 치수 및 상기 제1 방향에 직교하는 제2 방향으로 제2 치수로 획정되고;
상기 경계 부분의 각각의 섹션은 상기 제1 방향으로 제3 치수 및 상기 제2 방향으로 제4 치수로 획정되되, 상기 제3 치수는 상기 제1 치수보다 더 적고 상기 제4 치수는 상기 제2 치수와 동일한, 전자 메모리 소자. - 청구항 8에 있어서,
상기 경계 부분의 적어도 하나의 섹션은 상기 코어 부분의 적어도 하나의 섹션에 포함되는 제2 수의 디코더보다 더 적은 제1 수의 디코더를 포함하는, 전자 메모리 소자. - 청구항 10에 있어서,
상기 제1 수의 디코더는 상기 제2 수의 디코더의 절반보다 더 적은, 전자 메모리 소자. - 청구항 1에 있어서,
상기 메모리 셀들의 어레이는 메모리 셀들의 적어도 두 개의 덱, 상기 코어 부분 및 상기 경계 부분 위에 위치되는 메모리 셀들의 제1 덱 및 상기 메모리 셀들의 제1 덱 위에 위치되는 메모리 셀들의 제2 덱을 포함하는, 전자 메모리 소자. - 청구항 1에 있어서,
상기 코어 부분 및 상기 경계 부분은 어레이 아래 CMOS(CuA, CMOS under array)를 포함하는, 전자 메모리 소자. - 청구항 1에 있어서,
상기 제어 회로 부분은 로우 디코더들 및 컬럼 디코더들을 제외하는, 전자 메모리 소자. - 전자 메모리 소자로서,
코어 부분, 경계 부분 및 제어 회로 부분을 포함하는 기판 레이어로서, 상기 코어 부분은 제1 구성을 갖는 제1 복수의 디코더를 포함하고, 상기 경계 부분은 상기 제1 구성과 상이한 제2 구성을 갖는 제2 복수의 디코더를 포함하며, 상기 제어 회로 부분은 디코더들을 제외하되, 상기 코어 부분은 제1 가장자리 및 상기 제1 가장자리 반대편에 위치되는 제2 가장자리를 포함하며, 상기 제1 가장자리는 상기 코어 부분과 상기 제어 회로 부분 사이에 제1 경계를 획정하고 상기 제2 가장자리는 상기 코어 부분과 상기 경계 부분 사이에 제2 경계를 획정하는, 상기 기판 레이어; 및
상기 기판 레이어의 상기 코어 부분 위에 위치되는 메모리 셀들의 제1 서브 세트 및 상기 기판 레이어의 상기 경계 부분 위에 위치되는 메모리 셀들의 제2 서브 세트를 포함하는 메모리 셀들의 어레이로서, 복수의 액세스 라인을 통해 상기 메모리 셀들의 제1 서브 세트는 상기 제1 복수의 디코더와 접속되고 상기 메모리 셀들의 제2 서브 세트는 상기 제2 복수의 디코더와 접속되는, 상기 메모리 셀들의 어레이를 포함하는, 전자 메모리 소자. - 청구항 15에 있어서,
상기 코어 부분은 상기 코어 부분과 상기 제어 회로 부분 사이에 제3 경계를 획정하는 제3 가장자리를 더 포함하고, 상기 제3 가장자리는 상기 제1 경계와 상기 제2 경계 사이에 위치하며;
상기 소자는 상기 제3 가장자리 반대편에 위치되는 제4 가장자리를 더 포함하며, 상기 제4 가장자리는 상기 제1 경계와 상기 제2 경계 사이에 위치하며, 상기 제4 가장자리는 상기 코어 부분과 상기 제어 회로 부분 사이에 제4 경계를 획정하는, 전자 메모리 소자. - 청구항 15에 있어서,
상기 코어 부분의 상기 제2 가장자리에 의해 획정되는 상기 제2 경계에 걸쳐 연장되는 액세스 라인들의 서브 세트를 더 포함하되, 상기 액세스 라인들의 서브 세트는 상기 메모리 셀들의 제2 서브 세트와 접속되는, 전자 메모리 소자. - 청구항 15에 있어서,
상기 제2 복수의 디코더의 적어도 하나가 상기 메모리 셀들의 제2 서브 세트의 메모리 셀에 액세스하도록 구성되는, 전자 메모리 소자. - 청구항 15에 있어서,
상기 제1 복수의 디코더의 적어도 하나가 상기 메모리 셀들의 제2 서브 세트의 메모리 셀에 액세스하도록 구성되는, 전자 메모리 소자. - 청구항 15에 있어서,
상기 기판 레이어의 상기 코어 부분은 복수의 섹션을 포함하되, 각각의 섹션은 공통된 구성의 부품을 포함하는, 전자 메모리 소자. - 청구항 15에 있어서,
상기 경계 부분은 상기 코어 부분의 상기 제2 가장자리와 협력하여 상기 경계 부분과 상기 코어 부분 사이에 상기 제2 가장자리를 획정하는 제1 경계 가장자리 및 상기 제1 경계 가장자리 반대편에 위치되는 제2 경계 가장자리를 포함하며, 상기 제2 경계 가장자리는 상기 경계 부분과 상기 제어 회로 부분 사이에 제3 경계를 획정하는, 전자 메모리 소자. - 청구항 21에 있어서,
상기 제2 경계 가장자리와 상기 제2 복수의 디코더의 각각의 로우 디코더 사이에 위치되는 복수의 컬럼 디코더를 더 포함하는, 전자 메모리 소자. - 청구항 15에 있어서,
액세스 라인들의 제1 서브 세트는 상기 제1 가장자리로 종결되고 액세스 라인들의 제2 서브 세트의 제2 길이보다 더 짧은 제1 길이를 획정하는, 전자 메모리 소자. - 청구항 15에 있어서,
액세스 라인들의 제3 서브 세트가 상기 경계 부분에 위치되며, 상기 액세스 라인들의 제3 서브 세트의 각각의 액세스 라인은 상기 제어 회로 부분으로 종결되는, 전자 메모리 소자. - 청구항 15에 있어서,
상기 메모리 셀들의 어레이에서의 활성 메모리 셀이 제1 액세스 라인 및 상기 제1 액세스 라인에 수직하여 연장되는 제2 액세스 라인에 접속되는, 전자 메모리 소자. - 전자 메모리 소자로서,
코어 부분, 경계 부분 및 제어 회로 부분을 포함하는 기판 레이어로서, 상기 코어 부분은 제1 구성을 갖는 제1 복수의 디코더를 포함하고, 상기 경계 부분은 상기 제1 구성과 상이한 제2 구성을 갖는 제2 복수의 디코더를 포함하고 상기 경계 부분은 복수의 컬럼 디코더를 포함하며, 상기 제어 회로 부분은 디코더들을 제외하는, 상기 기판 레이어; 및
상기 기판 레이어의 적어도 상기 코어 부분 위에 위치되는 메모리 셀들의 어레이로서, 상기 메모리 셀들의 어레이의 메모리 셀들은 복수의 액세스 라인을 통해 상기 제1 복수의 디코더 및 상기 제2 복수의 디코더와 접속되는, 상기 메모리 셀들의 어레이를 포함하는, 전자 메모리 소자. - 청구항 26에 있어서,
상기 복수의 컬럼 디코더는 상기 경계 부분 위에 위치되는 메모리 셀들에 액세스하는 것을 돕도록 구성되는, 전자 메모리 소자. - 청구항 27에 있어서,
상기 기판 레이어의 상기 경계 부분 위에 위치되는 상기 메모리 셀들의 어레이의 서브 세트를 더 포함하되, 상기 복수의 컬럼 디코더가 상기 경계 부분 위에 위치되는 상기 메모리 셀들의 어레이의 상기 서브 세트에 접속되는, 전자 메모리 소자. - 전자 메모리 소자로서,
코어 부분, 경계 부분 및 제어 회로 부분을 포함하는 기판 레이어로서, 상기 코어 부분은 제1 구성을 갖는 제1 복수의 디코더를 포함하고, 상기 경계 부분은 상기 제1 구성과 상이한 제2 구성을 갖는 제2 복수의 디코더를 포함하며, 상기 제어 회로 부분은 디코더들을 제외하는, 상기 기판 레이어;
상기 기판 레이어의 상기 코어 부분 및 상기 경계 부분의 적어도 일 부분이 포개지는 메모리 셀들의 어레이로서, 상기 어레이의 메모리 셀들은 복수의 액세스 라인을 통해 상기 제1 복수의 디코더 및 상기 제2 복수의 디코더와 접속되는, 상기 메모리 셀들의 어레이;
상기 기판 레이어 및 상기 메모리 셀들의 어레이와 전자 통신하는 제어기로서,
액세스 동작 동안 액세스할 상기 메모리 셀들의 어레이의 영역을 식별하도록;
상기 메모리 셀들의 어레이의 식별된 상기 영역이 상기 기판 레이어의 상기 경계 부분 위에 위치되는 메모리 셀들을 포함함을 결정하도록; 그리고
상기 제1 복수의 디코더 또는 상기 제2 복수의 디코더를 사용하여 상기 결정에 적어도 부분적으로 기초하여 식별된 상기 영역의 부분이고 상기 기판 레이어의 상기 경계 부분 위에 위치되는 상기 메모리 셀들에 관한 상기 액세스 동작을 실행하도록 동작 가능한, 상기 제어기를 포함하는, 전자 메모리 소자. - 방법으로서,
메모리 셀들의 어레이의 적어도 하나의 셀을 식별하는 단계로서, 기판 레이어가 코어 부분, 경계 부분 및 제어 회로 부분을 포함하며, 상기 메모리 셀들의 어레이가 상기 코어 부분 및 상기 기판 레이어의 상기 경계 부분의 적어도 일 부분과 포개지며, 상기 어레이는 액세스 라인들을 통해 코어 부분 및 상기 경계 부분의 디코더들에 접속되고, 상기 기판 레이어는 디코더들을 제외하고 상기 제어 회로 부분을 포함하고, 상기 기판 레이어의 상기 경계 부분은 복수의 섹션을 포함하고, 각각의 섹션은 상기 경계 부분의 다른 섹션과 동일한 구성의 부품을 포함하되, 상기 경계 부분의 섹션들은 상기 코어 부분의 섹션들과는 상이한 구성의 부품을 갖는, 상기 적어도 하나의 셀을 식별하는 단계; 및
상기 경계 부분의 디코더를 사용하여 상기 적어도 하나의 셀에 액세스하는 단계를 포함하는, 방법. - 청구항 30에 있어서,
상기 적어도 하나의 셀에 액세스하는 단계는: 상기 적어도 하나의 셀과 상기 경계 부분의 디코더 사이에 접속되는 액세스 라인을 활성화시키는 단계를 포함하는, 방법. - 청구항 30에 있어서,
상기 적어도 하나의 셀에 액세스하는 단계는: 상기 기판 레이어의 상기 코어 부분과 포개지는 상기 메모리 셀들의 어레이의 제1 부분에 액세스하는 단계 및 상기 기판 레이어의 상기 경계 부분과 포개지는 상기 메모리 셀들의 어레이의 제2 부분에 액세스하는 단계를 포함하는, 방법. - 청구항 30에 있어서,
상기 기판 레이어의 상기 코어 부분은 복수의 섹션을 포함하되, 각각의 섹션은 공통된 구성의 부품을 포함하는, 방법. - 청구항 30에 있어서,
상기 적어도 하나의 셀에 액세스하는 단계는: 상기 적어도 하나의 셀에 그리고 상기 경계 부분의 상기 디코더에 접속되는 액세스 라인을 활성화시키는 단계를 포함하며, 상기 액세스 라인은 상기 코어 부분의 디코더에 접속되는 액세스 라인보다 더 짧은, 방법. - 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/434,395 US10347333B2 (en) | 2017-02-16 | 2017-02-16 | Efficient utilization of memory die area |
| US15/434,395 | 2017-02-16 | ||
| PCT/US2018/017204 WO2018151987A1 (en) | 2017-02-16 | 2018-02-07 | Efficient utilization of memory die area |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190108174A KR20190108174A (ko) | 2019-09-23 |
| KR102097257B1 true KR102097257B1 (ko) | 2020-04-06 |
Family
ID=63105396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020197026300A KR102097257B1 (ko) | 2017-02-16 | 2018-02-07 | 메모리 다이 영역의 효율적 이용 |
Country Status (8)
| Country | Link |
|---|---|
| US (4) | US10347333B2 (ko) |
| EP (1) | EP3583627A4 (ko) |
| JP (2) | JP6905067B2 (ko) |
| KR (1) | KR102097257B1 (ko) |
| CN (1) | CN110291641B (ko) |
| SG (1) | SG11201907437UA (ko) |
| TW (1) | TWI663606B (ko) |
| WO (1) | WO2018151987A1 (ko) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
| US10347333B2 (en) * | 2017-02-16 | 2019-07-09 | Micron Technology, Inc. | Efficient utilization of memory die area |
| US9792958B1 (en) | 2017-02-16 | 2017-10-17 | Micron Technology, Inc. | Active boundary quilt architecture memory |
| US10943668B2 (en) * | 2017-03-24 | 2021-03-09 | Sony Semiconductor Solutions Corporation | Storage device for storing data using a resistive random access storage element |
| US11211403B2 (en) | 2017-11-27 | 2021-12-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory device having a vertical structure and a memory system including the same |
| KR102462503B1 (ko) * | 2017-11-27 | 2022-11-02 | 삼성전자주식회사 | 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 |
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- 2018-02-07 JP JP2019543777A patent/JP6905067B2/ja active Active
- 2018-02-07 KR KR1020197026300A patent/KR102097257B1/ko active IP Right Grant
- 2018-02-07 WO PCT/US2018/017204 patent/WO2018151987A1/en unknown
- 2018-02-07 CN CN201880011856.5A patent/CN110291641B/zh active Active
- 2018-02-07 EP EP18754065.3A patent/EP3583627A4/en active Pending
- 2018-02-13 TW TW107105123A patent/TWI663606B/zh active
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| SG11201907437UA (en) | 2019-09-27 |
| JP2020514939A (ja) | 2020-05-21 |
| US20180233197A1 (en) | 2018-08-16 |
| US20210183441A1 (en) | 2021-06-17 |
| EP3583627A1 (en) | 2019-12-25 |
| US10510407B2 (en) | 2019-12-17 |
| EP3583627A4 (en) | 2020-12-09 |
| JP6905067B2 (ja) | 2021-07-21 |
| KR20190108174A (ko) | 2019-09-23 |
| CN110291641A (zh) | 2019-09-27 |
| US20190267083A1 (en) | 2019-08-29 |
| JP2021122054A (ja) | 2021-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |