JP2021122054A - メモリダイ領域の有効利用 - Google Patents

Abstract

【課題】クロスポイントメモリアーキテクチャに対するダイ領域の有効利用を支持する方法、システム及び装置を提供する。【解決手段】メモリアレイは、デコーダ及びセンスアンプ等の幾つかの種類の支持回路を含む基板の各部分に重なる活性化メモリセル５１０を含む。アレイの他の部分とは異なる構成を有するアレイの部分である境界タイル９１５−１は、メモリタイルのアレイの片側に位置付けられる。境界タイルは、隣接するメモリタイル４３０−２のメモリセルと、境界タイルの上にあるメモリセルとの両方にアクセスするための支持コンポーネントを含む。列線及び列線デコーダは、境界タイルの一部として統合される。行線等のアクセス線は、メモリデバイスのメモリ部分の境界線又は該境界線近くで打ち切られるか或いは省かれる。【選択図】図１０

Description

［クロスリファレンス］
特許のための本出願は、２０１７年２月１６日に出願の“Ｅｆｆｉｃｉｅｎｔ Ｕｔｉｌｉｚａｔｉｏｎ ｏｆ Ｍｅｍｏｒｙ Ｄｉｅ Ａｒｅａ”という名称であるＬａｕｒｅｎｔによる米国特許出願番号１５／４３４，３９５の優先権を主張する２０１８年２月７日に出願の“Ｅｆｆｉｃｉｅｎｔ Ｕｔｉｌｉｚａｔｉｏｎ ｏｆ Ｍｅｍｏｒｙ Ｄｉｅ Ａｒｅａ”という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０１７２０４の優先権を主張し、該出願の各々は本願の譲受人に与えられ、該出願の各々はその全体が参照により本明細書に組み込まれる。

以下は、一般的にメモリデバイスに関し、より具体的には、３次元クロスポイントアーキテクチャに対するダイ領域の有効利用に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス内の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス内に状態を書き込み得、又はプログラムし得る。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭ及びＰＣＭは、外部電源が存在しなくても長時間、蓄積されたそれらの論理状態を維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。メモリデバイスを改善することは、メトリックの中でもとりわけ、メモリセルの密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費を削減すること、又は製造コストを削減することを含み得る。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、したがって、その他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。ＰＣＭ又はカルコゲニド材料ベースのメモリは、不揮発性であり得、他のメモリデバイスと比較して改善された読み出し／書き込み速度と耐久性とを提供し得る。ＰＣＭ又はカルコゲニド材料ベースのメモリは、増加したメモリセルの密度の性能をも提供し得る。例えば、ＦｅＲＡＭ、ＰＣＭ、又はカルコゲニド材料ベースのメモリを用いる３次元メモリアレイが可能であり得る。しかしながら、幾つかの３次元アーキテクチャでは、メモリデバイスの地域は、支持回路に専用であり得、メモリセルを除外し得る。こうした領域は、メモリデバイスの容量を増加させることなく、メモリデバイスの物理的寸法を増加させ得る。

本明細書の開示は、以下の図を参照し、以下の図を含む。

本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリデバイスの一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリセルの３次元アレイを有するメモリデバイスの一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリアレイの一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリデバイスの一例を説明する。 線５−５に沿った図４のメモリデバイスの断面の一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリタイル構成の一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリタイルのグループのメモリタイルの一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持する境界タイル構成の例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリデバイスの一例を説明する。 線１０−１０に沿った図９のメモリデバイスの断面の一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持する境界タイル構成の一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリ部分の一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリ部分の一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリ部分の一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリ部分の一例を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するデバイスのブロック図を示す。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するデバイスのブロック図を示す。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリコントローラを含むシステムのブロック図を説明する。 本開示の実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持する方法を説明する。

幾つかのメモリデバイスは、“キルト”パターンを有するクロスポイントアーキテクチャを使用して構築される。幾つかの例では、該アーキテクチャは２次元クロスポイントアーキテクチャであり得る。幾つかの例では、該アーキテクチャは３次元クロスポイントアーキテクチャであり得る。以下でより詳細に説明されるように、キルトアーキテクチャ内において、メモリデバイスは、メモリタイルと呼ばれるモジュールで構成され得る。メモリデバイスは、アレイ内にメモリタイルを配置することによって形成され得る。各メモリタイルは、他のメモリタイルと同様の、コンポーネントの構成を含み得る。メモリタイルは、アンプ及びデコーダ等の支持コンポーネントを含む基板層と、該基板層の上方に位置付けられたメモリセルとを含み得る。

メモリデバイスは、メモリタイルのアレイ内に組み立てられるように構成されるので、メモリタイル内のメモリセルは、隣接するメモリタイル内に位置付けられた支持コンポーネント（例えば、デコーダ）を使用してアクセス可能であり得る。実例として、キルトアーキテクチャ内の各タイルのセルは、隣接のタイルの下にあるデコーダによってアクセスされ得る。そのため、所定のセルは、該セルが当事者であるタイルのフットプリントの外側にあるデコーダからアクセスされ得る。その結果、メモリタイルのアレイの境界線近くに位置付けられた幾つかのメモリセルはアクセス可能ではないことがある。

メモリタイルの上方に位置付けられたメモリセルがアクセス可能にされることを確保するために、境界線近くのアレイの部分は、異なるアーキテクチャを有し得る。これらの部分は、境界タイルと称され得、メモリタイルのアレイの境界線近くの幾つかのメモリタイルに隣接して位置付けられ得る。例えば、境界タイルは、メモリタイルのアレイの第１の側の上に位置付けられ得、該第１の側に対向する、メモリタイルのアレイの第２の側の上に位置付けられ得る。境界タイルは、隣接するメモリタイルのメモリセルにアクセスするための支持コンポーネントを含み得る。例えば、境界タイルは、デコーダ及びアンプを含み得る。幾つかの例では、境界タイルは、支持コンポーネントの上方に位置付けられたメモリセルを含まなくてもよい。

境界タイルの領域を削減すること、及び／又はキルトアーキテクチャのメモリデバイス内の少なくとも幾つかの境界タイルを取り除くことによって、レガシーの構成と比較してダイ領域のサイズを削減することを含み得る、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持する技術が本明細書に説明される。本明細書で使用されるように、メモリアレイ又は回路を含む基板の一部又は切片はダイと称され得る。境界タイルは、メモリタイルのアレイの片側のみの上に位置付けられ得る。メモリセルは、境界タイルの上方に位置付けられ得る。境界タイルは、隣接するメモリタイルのメモリセルと、境界タイルのメモリセルとの両方にアクセスするための支持コンポーネントを含み得る。列線及び列線デコーダは、境界タイルの一部として統合され得る。行線等のアクセス線は、メモリデバイスのメモリ部分の境界線で、又は該境界線近くで打ち切られ得、又は省かれ得る。メモリタイルのアレイの片側のみの上に境界タイルを位置付けることによって、支持コンポーネントに専用の領域が削減され得る。また、境界タイルの上方にメモリセルを位置付けることによって、幾つかの場合、メモリデバイス内のアクセス可能なメモリセルの数が増加し得る。

上で紹介した開示の機構は、メモリアレイの文脈で以下で更に説明される。キルトアーキテクチャ内の境界を除去することによってダイ領域を削減することに関連するメモリデバイス及びメモリ部分に対する特定の例がその後説明される。開示のこれら及びその他の機構は、キルトアーキテクチャ内の境界を除去することによってダイ領域を削減することに関連する装置図、システム図、及びフローチャートによって更に説明され、それらを参照しながら更に説明される。

図１は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリデバイス１００の一例を説明する。図１の説明される例では、メモリデバイス１００は２次元メモリアレイ１０２を含む。メモリデバイス１００は電子メモリ装置とも称され得る。メモリデバイス１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。図１は、メモリデバイス１００の様々なコンポーネント及び機構の説明される概略的表現である。そのようなものだとして、メモリデバイス１００のコンポーネント及び機構は、メモリデバイス１００内のそれらの実際の物理的位置ではなく、機能的な相互関係を説明するために示されると評価すべきである。図１は、（破線のボックス内に）センスコンポーネント１２６を配置する代替的な概略的選択肢をも示す。センスコンポーネントは、その機能的目的を失うことなく列デコーダ又は行デコーダの何れかと関連付けられ得ると、当業者は評価するであろう。

各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサ又はその他のメモリ蓄積コンポーネントを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得、又はカルコゲニド材料は、例えば、その結晶構造又はその他の特質に依存して、異なる状態を表し得る。

メモリデバイス１００は、キルトアーキテクチャを使用して配置され得る。キルトアーキテクチャでは、コンポーネントの同様の構成を有するタイルがアレイ内に配置される。こうした方法で構築されたメモリデバイスは、タイルを追加又は削減することによって拡張又は収縮され得る。タイルは、メモリデバイス１００に対する構築ブロックであり得る。メモリデバイスに対する支持回路（図示せず）は、タイル内のメモリセルのアレイの下に位置付けられ得る。本明細書で使用されるように、キルトアーキテクチャは、複数のメモリモジュールを含むメモリアレイを指し得る。例えば、キルトアーキテクチャを有するメモリデバイスは、メモリモジュールの繰り返しのパターンを含み得る。

キルトアーキテクチャの幾つかの例では、第１のタイルの上方に位置付けられた幾つかのメモリセルは、隣接するタイル内に位置付けられた支持回路（図示せず）を使用してアクセスされ得る。その結果、メモリセルのアレイの境界線において、幾つかのメモリセルはアクセス可能ではないことがある。これらのアクセス不可能の問題に対処するために、タイルの全てのメモリセルがアクセス可能にされることを確保するために、メモリセルのアレイの境界線を越えて境界タイルが位置付けられ得る。幾つかの例では、メモリセルは、境界タイルの上方に位置付けられ得る。

アクセス動作と称され得る、読み出し及び書き込み等の動作は、例えば、ワード線１１０及びデジット線１１５等の共通の導電線の適切な組み合わせを活性化又は選択することによって、メモリセル１０５上で実施され得る。ワード線１１０は、アクセス線又は行線とも称され得、デジット線１１５は、ビット線又は列線とも称され得る。幾つかの例では、センスコンポーネントは、ワード線又は行線の何れかに結合され得る。ワード線１１０及びビット線１１５は、アレイを創出するように相互に直角（又はほぼ直角）であり得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に置き換え可能である。メモリデバイスの種類（例えば、ＦｅＲＡＭ、ＲＲＡＭ等）に依存して、例えば、プレート線等のその他のアクセス線が存在し得る（図示せず）。メモリデバイスの種類及び／又はメモリデバイス内で使用される具体的なアクセス線に基づいて、メモリデバイスの正確な動作は変更されると評価されるべきである。

ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、又はその他の導電性材料等で作られてもよい。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。

幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、トランジスタのゲートにワード線１１０が接続され得る。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。

メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。行デコーダ１２０、センスコンポーネント１２５、及び列デコーダ１３０は、メモリセル１０５の下に構成され得る。以下で論じるように、これらのコンポーネントは、アレイの下にある基板地域の部分を占有し得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化し、該適切なワード線１１０は、以下で論じられるように、対象メモリセル１０５を含むデッキと関連付けられたワード線１１０であり得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリデバイス１００は、説明されるアレイ１０２に対してＷＬ＿１〜ＷＬ＿Ｍとラベルが付された多数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された多数のデジット線１１５とを含み得、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿２を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。

アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積された論理状態を判定するために、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５のメモリコンポーネントは、その対応するデジット線１１５上に放電し得る。放電は、デジット線１１５の電圧に変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５内の蓄積状態が論理１であったと判定し得、逆もまた同様である。

センスコンポーネント１２５は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、入力／出力１３５として、列デコーダ１３０を通じてその後出力され得る。センスコンポーネント１２５は、メモリデバイス１００のその他のコンポーネントよりも低電圧で動作し得る。例えば、センスコンポーネント１２５は、低電圧ラッチであり得、又は低電圧ラッチを含み得る。

メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、メモリセル１０５内に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。

メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作中に使用される様々な電位を生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は、調節又は変更され得、メモリデバイス１００の動作中の様々な動作に対して異なり得る。更に、メモリデバイス１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリデバイス１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。メモリデバイスの正確な動作は、メモリデバイスの種類及び／又はメモリデバイス内に使用される具体的なアクセス線に基づいて変更され得ると評価すべきである。

図２は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持する例示的なメモリデバイス２００を説明する。図２の説明される例では、メモリデバイス２００は３次元メモリアレイ２０５を含む。メモリデバイス２００は電子メモリ装置とも称され得る。メモリデバイス２００は、図１を参照しながら説明したメモリデバイス１００の一例であり得る。そのようなものだとして、同様の呼称及び符号付けを有するコンポーネントの説明は、図２を参照しながら完全には説明されないことがある。センスコンポーネント１２５−ａは、図１を参照しながら説明したセンスコンポーネント１２５の一例であり得る。入力／出力１３５−ａは、図１を参照しながら説明した入力／出力１３５の一例であり得る。メモリコントローラ１４０−ａは、図１を参照しながら説明したメモリコントローラ１４０の一例であり得る。図１は、メモリデバイス１００の様々なコンポーネント及び機構の説明される概略的表現である。そのようなものだとして、メモリデバイス１００のコンポーネント及び機構は、メモリデバイス１００内の実際のそれらの物理的位置ではなく、機能的な相互の関係を説明するために示されると評価すべきである。また、図２は、（破線のボックス内に）センスコンポーネント１２６−ａを配置する代替的な概略的選択肢を示す。センスコンポーネントは、その機能的目的を失うことなく、列デコーダ又は行デコーダの何れかと関連付けられ得ると、当業者は評価するであろう。

メモリデバイス２００は、２つ以上の２次元（２Ｄ）メモリアレイ（例えば、メモリアレイ１０２）が相互の上部の上に形成された３次元（３Ｄ）メモリアレイ２０５を含み得る。こうした構成では、２Ｄメモリアレイは、メモリセルのデッキと称され得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に形成され得るメモリセルの数を増加させ得、続いて、メモリデバイス２００の生産コストを削減し得、若しくはメモリデバイス２００の性能を増加させ得、又はそれら両方であり得る。図２に描写した例に従えば、メモリデバイス２００は、メモリセル１０５−ａの２つのレベル（又はデッキ）を含み、それ故、３次元メモリアレイとみなされ得るが、レベルの数は２つに限定されない。各レベルは、メモリセル１０５−ａが各レベルに渡って相互にほぼ整列され得、メモリセルスタック２１０を形成するように、整列され得、又は位置付けられ得る。他の実施形態（図示せず）では、メモリデバイス２００は、単一レベルのメモリ、例えば、２次元メモリアレイであり得る。

図２に示すように、メモリセルスタック２１０内の２つのメモリセル１０５−ａは、デジット線１１５−ａ等の共通導電線を共有し得る。すなわち、デジット線１１５−ａは、上部メモリセル１０５−ａの底部電極、及び下部メモリセル１０５−ａの最上部電極と電子通信し得る。上部メモリセル１０５−ａは最上部デッキと称され得、下部メモリセル１０５−ａは底部デッキと称され得る。他の構成が可能であり得、例えば、第３のデッキは、下部デッキとワード線１１０−ａを共有し得る。一般的に、１つのメモリセル１０５−ａは、ワード線１１０−ａ及びデジット線１１５−ａ等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象メモリセル１０５−ａは、通電されたワード線１１０−ａ及びデジット線１１５−ａの交点に設置されたメモリセル１０５−ａであり得、すなわち、ワード線１１０−ａ及びデジット線１１５−ａは、それらの交点のメモリセル１０５−ａを読み出す又は書き込むために通電され得る。同じワード線１１０−ａ又はデジット線１１５−ａと電子通信する（例えば、接続された）他のメモリセル１０５は、非対象のメモリセルと称され得る。また、メモリセル（例えば、ＦｅＲＡＭ、ＲＲＡＭ等）に依存して、他のアクセス線、例えば、プレート線（図示せず）は、セルの蓄積素子にアクセスすることに関与し得る。

メモリセル１０５−ａへのアクセスは、行デコーダ１２０−ａ及び列デコーダ１３０−ａを通じて制御され得る。例えば、メモリデバイス２００は、説明されるアレイ２０５の最上部デッキに対してＷＬ＿Ｔ１〜ＷＬ＿ＴＭとラベルが付され、説明されるアレイ２０５の底部デッキに対してＷＬ＿Ｂ１〜ＷＬ＿ＢＭとラベルが付された多数のワード線１１０−ａと、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された多数のデジット線１１５−ａとを含み得、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０−ａ及びデジット線１１５−ａ、例えば、ＷＬ＿Ｔ２及びＤＬ＿２を活性化することによって、それらの交点における最上部デッキのメモリセル１０５−ａがアクセスされ得る。例えば、ＷＬ＿Ｂ２及びＤＬ＿２を活性化することによって、それらの交点における底部デッキのメモリセル１０５−ａがアクセスされ得る。幾つかの例では、他のアクセス線又は極性線（図示せず）が存在し得る。そのようなものだとして、メモリデバイスの動作は、メモリデバイスの種類及び／又はメモリデバイス内に使用される具体的なアクセス線／極性線に基づいて変更され得る。

図３は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリアレイ３００の一例を説明する。メモリアレイ３００は、図１及び図２を参照しながら説明したメモリアレイ１０２及び２０５の一例であり得る。図３に描写するように、メモリアレイ３００は、メモリセル１０５−ｂを建築するための多数の材料を含む。各メモリセル１０５−ｂは、メモリセルスタックを創出するために、垂直方向に（例えば、基板に直角に）積み重ねられる。メモリセル１０５−ｂは、図１を参照しながら説明したようなメモリセル１０５の例示であり得る。メモリアレイ３００は、それ故、３次元又は３Ｄメモリアレイと称され得る。

メモリアレイ３００は、図１を参照しながら説明したようなワード線１１０及びビット線１１５の例示であり得るワード線１１０−ｂ及びビット線１１５−ｂをも含む。ワード線１１０−ｂとビット線１１５−ｂとの間の材料１０５−ｂの例証は、図２の下部デッキ上のメモリセル１０５−ａを表し得る。メモリアレイ３００は、電極３０５素子、論理蓄積コンポーネント３１０、基板３１５、及び選択コンポーネント３２０を含む。幾つかの例では、単一のコンポーネントは、論理蓄積コンポーネント及び選択コンポーネントの両方としての機能を果たし得る。電極３０５−ａは、ビット線１１５−ｂと電子通信し得、電極３０５−ｃはワード線１１０−ｂと電子通信し得る。空白として描写された絶縁材料は、電気的及び熱的の両方で絶縁し得る。上で説明したように、ＰＣＭ技術では、メモリセル１０５−ｂ内の論理蓄積コンポーネント３１０の電気抵抗をプログラムすることによって様々な論理状態が蓄積され得る。幾つかの場合、これは、メモリセル１０５−ｂに電流を流すこと、メモリセル１０５−ｂ内の論理蓄積コンポーネント３１０を加熱すること、又はメモリセル１０５−ｂ内の論理蓄積コンポーネント３１０の材料を全体的又は部分的に融解することを含む。閾値電圧の変調等、他の蓄積メカニズムがカルコゲニドベースのメモリで活用され得る。メモリアレイ３００は、支持コンポーネントを含む基板層の上方にメモリセルが位置付けられるように、キルトアーキテクチャの一部として含まれ得る。

メモリアレイ３００は、メモリセルスタックのアレイを含み得、各メモリセルスタックは、多数のメモリセル１０５−ｂを含み得る。メモリアレイ３００は、各導電性材料がその間の電気的絶縁材料によって隣接の導電性材料から分離される、ワード線１１０−ｂ等の導電性材料のスタックを形成することによって作られ得る。電気的絶縁材料は、シリコン酸化物、シリコン窒化物等の酸化物若しくは窒化物材料、又はその他の電気的絶縁材料を含み得る。これらの材料は、シリコンウエハ等の基板３１５、又は任意のその他の半導体若しくは酸化物の基板の上方に形成され得る。続いて、各メモリセル１０５−ｂがワード線及びビット線に結合され得るように、ワード線１１０−ｂとビット線１１５−ｂとの間に材料を形成するために、様々な処理ステップが利用され得る。

選択コンポーネント３２０は、電極３０５−ｂを通じて論理蓄積コンポーネント３１０と接続され得る。幾つかの例では、選択コンポーネント３２０及び論理蓄積コンポーネント３１０の位置付けは、反転させられ得る。選択コンポーネント３２０、電極３０５−ｂ、及び論理蓄積コンポーネント３１０を含むスタックは、電極３０５−ｃを通じてワード線１１０−ｂに、及び電極３０５−ａを通じてビット線１１５−ｂに接続され得る。選択コンポーネントは、特定のメモリセル１０５−ｂを選択するのを助力し得、又は選択されたメモリセル１０５−ｂに隣接の非選択のメモリセル１０５−ｂを通じて迷走電流が流れることを防止するのを助け得る。選択コンポーネントは、ダイオード等の２端子選択デバイスの種類の中でもとりわけ、金属−絶縁体−金属（ＭＩＭ）接合、オボニック閾値スイッチ（ＯＴＳ）、又は金属−半導体−金属（ＭＳＭ）スイッチ等の電気的に非線形のコンポーネント（例えば、非オームコンポーネント）を含み得る。幾つかの場合、選択コンポーネントは、カルコゲニド膜を含む。選択コンポーネントは、幾つかの例では、セレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）の合金を含み得る。

基板３１５上に材料又はコンポーネントを形成するために様々な技術が使用され得る。これらは、例えば、薄膜成長技術の中でもとりわけ、化学気相成長（ＣＶＤ）、有機金属気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、又は分子線エピタキシー（ＭＢＥ）を含み得る。材料は、例えば、化学エッチング（“ウェットエッチング”とも称される）、プラズマエッチング（“ドライエッチング”とも称される）、又は化学機械平坦化を含み得る複数の技術を使用して除去され得る。

上で論じたように、図３のメモリセル１０５−ｂは、可変抵抗を有する材料を含み得る。可変抵抗材料は、例えば、金属酸化物及びカルコゲニド等を含む様々な材料のシステムを指し得る。カルコゲニド材料は、硫黄（Ｓ）、テルル（Ｔｅ）、又はＳｅの元素の内の少なくとも１つを含む材料又は合金である。多くのカルコゲニド合金が可能であり得、例えば、ゲルマニウム−アンチモン（Ｓｂ）−テルル合金（Ｇｅ−Ｓｂ−Ｔｅ）はカルコゲニド材料である。本明細書に明確には列挙されないその他のカルコゲニド合金も用いられ得る。

相変化メモリは、カルコゲニド材料であり得る相変化材料内の結晶状態とアモルファス状態との間の大きな抵抗の差異を活用する。結晶状態の材料は、相対的に低電気抵抗をもたらし得る周期的な構造で配置された原子を有し得る。対照的に、周期的な原子構造が全くない又は該原子構造を相対的に僅かに有するアモルファス状態の材料は、相対的に高電気抵抗を有し得る。材料のアモルファス状態と結晶状態との間の抵抗値の差は著しくてもよく、例えば、アモルファス状態の材料は、その結晶状態の材料の抵抗よりも１桁以上大きな抵抗を有し得る。幾つかの場合、材料は、部分的にアモルファスであり得、且つ部分的に結晶であり得、抵抗は、全体的に結晶状態の材料の抵抗又は全体的にアモルファス状態の材料の抵抗の間のある値のものであり得る。そのため、材料は、バイナリな論理の利用以外に使用され得、すなわち、材料内に蓄積される可能な状態の数は３つ以上であり得る。

低抵抗状態にセットするために、メモリセル１０５−ｂは、メモリセルに電流を流すことによって加熱され得る。有限抵抗を有する材料に流れる電流により生じる加熱は、ジュール又はオーム加熱と称され得る。ジュール加熱は、それ故、電極又は相変化材料の電気抵抗に関連し得る。相変化材料を高温（ただし、その融解温度よりも低い）まで加熱することは、相変化材料が結晶化し、低抵抗状態を形成することをもたらし得る。幾つかの場合、メモリセル１０５−ｂは、ジュール加熱以外の手段によって、例えば、レーザを使用することによって加熱され得る。高抵抗状態にセットするために、相変化材料は、例えば、ジュール加熱によって、その融解温度よりも上に加熱され得る。融解した材料のアモルファス構造は、相変化材料を急速に冷却するために、印加した電流を突然除去することによって、急冷され得、又は固定され得る。メモリセル１０５−ｂ、アクセス線（例えば、ワード線１１０−ｂ及びビット線１１５−ｂ）を含む様々なコンポーネントは、該コンポーネントを含むダイの領域を効率的に使用するために、基板３１５に渡って構成され得る。以下で説明するように、アレイの各部分は、デコーダ及び／又はその他の回路を積層し得る。

図４は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリデバイス４００の一例を説明する。上で論じたように、用語、キルトアーキテクチャは、コンポーネントの共通の構成を有する複数のメモリタイル又はメモリモジュールで形成されるメモリデバイスを指し得る。メモリタイルは、繰り返しのパターンで配置され得る。メモリデバイス４００は、図１を参照しながら説明したメモリデバイス１００の一例であり得る。

メモリデバイス４００は、メモリ部分４１０及び制御回路部分４１５を含み得る。メモリデバイス４００のメモリ部分４１０は、メモリセルのアレイと、メモリセルのアレイのための支持回路、例えば、デコーダ及びセンスアンプとを含み得る。幾つかの実例では、メモリ部分４１０は、デコーダを含むメモリデバイス４００の領域を指し得る。制御回路部分４１５は、メモリデバイス４００に関連するその他のコンポーネントを含み得る。例えば、メモリ部分４１０は、メモリコントローラ１４０又は入力／出力１３５システムを含み得る。幾つかの実例では、制御回路部分４１５は、幾つかの種類のデコーダを含まない、又はデコーダを除外するメモリデバイス４００の領域を指し得る。例えば、制御回路部分４１５は、行デコーダ、列デコーダ、センスアンプ、又はそれらの組み合わせを除外し得る。幾つかの例では、制御回路部分４１５は、その他の種類のデコーダ、例えば、プレート線デコーダを含み得る。

メモリ部分４１０は、コア部分４２０及び境界部分４２５を含み得る。メモリ部分４１０は、基板層と、基板層の上方に位置付けられたメモリセルとを含み得る。コア部分４２０は、複数のメモリタイル４３０を使用して形成されたメモリデバイス４００のアレイを指し得る。幾つかの例では、コア部分４２０は、メモリセルのアレイ（例えば、メモリセル５１０のアレイ）を含むメモリデバイス４００の領域に対応し得る。

メモリタイル４３０は、共通のコンポーネントを有するメモリモジュールであり得る。コア部分４２０内の各メモリタイル４３０は、コンポーネントの同一の構成を有し得る。この方法では、メモリタイル４３０は、メモリデバイス４００を組み立てるための構築ブロックとして使用され得る。コア部分４２０（及び更に言うと、メモリ部分４１０及び全体としてのメモリデバイス４００）のサイズは、メモリタイル４３０を使用して自由自在であり得る。コア部分４２０は、追加のメモリタイル４３０を追加することによって、設計又は製造中に拡大し得る。コア部分４２０のサイズは、メモリタイル４３０を除去することによって、設計又は製造中に削減し得る。

メモリタイル４３０は、コア部分４２０を形成するために、隣接するメモリタイルに結合するように構成され得る。幾つかの例では、隣接するメモリタイル４３０内に位置付けられた回路（例えば、デコーダ及びアンプ）は、メモリタイル４３０の上方に位置付けられたメモリセルにアクセスするように構成され得る。例えば、メモリタイル４３０−２内の回路は、メモリタイル４３０−１の上方に位置付けられたメモリセルにアクセスするために使用され得る。この方法では、メモリタイル４３０は、スタンドアローンのユニットとして完全に動作可能であるように構成されなくてもよい。むしろ、メモリタイル４３０は、メモリタイル４３０に完全な機能を提供するために、隣接するタイルの回路に依拠し得る。例えば、隣接するタイル内の回路は、該メモリタイルの上方に位置付けられたメモリセルにアクセスするために使用され得る。

コア部分４２０の境界線において、メモリタイル４３０は、メモリセルにアクセスするための追加の回路を提供するための隣接するタイルを有しなくてもよい。コア部分４２０の端の上のメモリタイル４３０と関連付けられた全てのメモリセルの機能を確保するために、コア部分４２０の周囲に境界部分４２５が配備され得る。境界部分４２５は、複数の第１の境界タイル４３５と、複数の第２の境界タイル４４０とを含み得る。第１の境界タイル４３５は、行アクセス線又はワード線が交差するコア部分４２０の端に位置付けられ得る。第２の境界タイル４４０は、列アクセス線又はデジット線が交差するコア部分４２０の端に位置付けられ得る。

メモリデバイス４００内の様々なタイルは、幾つかの相対寸法を有し得る。メモリタイル４３０は、第１の方向に拡張する第１の寸法４４５と、第１の方向に直交する第２の方向に拡張する第２の寸法４５０とを有し得る。幾つかの例では、第１の寸法４４５は、第２の寸法４５０に等しくてもよい。幾つかの例では、第１の寸法４４５は、第２の寸法４５０とは異なってもよい。幾つかの例では、第１の寸法４４５は８単位に等しくてもよく、第２の寸法４５０は８単位に等しくてもよい。単位は、メモリタイル内のデコーダのサイズと関連付けられ得る。

第１の境界タイル４３５は、第１の方向に拡張する第１の寸法４５５と、第２の方向に拡張する第２の寸法４６０とを有し得る。第２の寸法４６０は、第２の寸法４５０に等しくてもよい。第１の寸法４５５は、第１の寸法４４５とは異なってもよい。幾つかの例では、第１の境界タイル４３５の第１の寸法４５５は、メモリタイル４３０の第１の寸法４４５の８分の３のサイズである。他の例では、第１の寸法４５５は、第１の寸法４４５と比較した任意の相対サイズであり得る。第１の境界タイル４３５の寸法４５５、４６０は、隣接するメモリタイル４３０の上方に位置付けられたメモリセルにアクセスするために使用される回路（例えば、デコーダ及びアンプ）に少なくとも部分的に基づいて決定され得る。幾つかの例では、第１の寸法４５５は、第２の寸法４６０に等しくてもよい。幾つかの例では、第１の寸法４５５は、第２の寸法４６０とは異なってもよい。

第２の境界タイル４４０は、第１の方向に拡張する第１の寸法４６５と、第２の方向に拡張する第２の寸法４７０とを有し得る。第１の寸法４６５は、第１の寸法４４５に等しくてもよい。第２の寸法４７０は、第２の寸法４５０及び第２の寸法４６０とは異なってもよい。幾つかの例では、第２の境界タイル４４０の第２の寸法４７０は、メモリタイル４３０の第２の寸法４５０の８分の１のサイズである。他の例では、第２の寸法４７０は、第２の寸法４５０と比較した任意の相対サイズであり得る。第２の境界タイル４４０の寸法４６５、４７０は、隣接するメモリタイル４３０の上方に位置付けられたメモリセルにアクセスするために使用される回路（例えば、デコーダ及びアンプ）に少なくとも部分的に基づいて決定され得る。例えば、第２の境界タイル４４０は、隣接するメモリタイル４３０の上方に位置付けられたメモリセルへのアクセスを助力するために列線に結合された列デコーダを含み得る。幾つかの例では、第１の寸法４６５は第２の寸法４７０に等しくてもよい。幾つかの例では、第１の寸法４６５は第２の寸法４７０とは異なってもよい。

図５は、線５−５に沿った図４のメモリデバイス４００の断面図５００の一例を説明する。断面図５００は、メモリデバイス４００内に含まれ得る様々な層及びデッキを示す。メモリデバイス４００は、基板層５０５と、基板層５０５の上方に位置付けられたメモリセルのデッキ５１５とを含み得る。幾つかの例では、基板層５０５は、周辺地域と称され得る。

基板層５０５は、デコーダ及びアンプ等の支持回路を含むメモリデバイス４００の一部を含み得る。基板層５０５は、制御回路部分４１５の一部、コア部分４２０の一部（例えば、メモリセルではなく支持回路）、及び境界部分４２５の一部を含み得る。幾つかの例では、基板層５０５は、メモリセル５１０のアレイの下方に位置付けられる。メモリ部分４１０の基板層は、相補型金属−酸化物−半導体（ＣＭＯＳ）アンダーアレイ（ＣｕＡ）と称され得る。コア部分４２０及び境界部分４２５はＣｕＡと称され得る。

メモリセル５１０のアレイは、図１を参照しながら説明したメモリセル１０５の一例であり得る。メモリセル５１０のアレイは、メモリセルの複数のデッキ５１５を含み得る。メモリセルのデッキ５１５は各々、メモリセルの２次元アレイであり得る。メモリセルのデッキ５１５は、図１を参照しながら説明したメモリセルのデッキの一例であり得る。メモリセル５１０のアレイは、基板層５０５のコア部分４２０に渡って位置付けられ得る。説明される例では、メモリセルのアレイは、デッキ５１５が部分４１５、４２５に重ならないように、基板層５０５の境界部分４２５又は制御回路部分４１５に渡って位置付けられない。メモリデバイス４００は、メモリセルの任意の数のデッキ５１５を含み得る。幾つかの例では、コア部分４２０の上方に位置付けられたメモリセルの全ては、コア部分４２０及び境界部分４２５内に位置付けられた支持コンポーネントを使用してアクセス可能である。

図６は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリタイル構成６００の一例を説明する。図６は、明確にする目的で、メモリアレイの下のタイルの一部のみを説明する。メモリタイル構成６００は、第１の構成６０５及び第２の構成６１０を含み得る。第１の構成６０５及び第２の構成６１０は、図４及び図５を参照しながら説明したメモリタイル４３０の例示であり得る。メモリデバイス４００のコア部分４２０は、構成６０５、６１０の内の１つの繰り返しのパターンとして形成され得る。

第１の構成６０５及び第２の構成６１０は、コンポーネントの異なる配置ではあるが同様のコンポーネントを含む。各構成６０５、６１０は、列線デコーダ６１５、メモリセルの第１のデッキ５１５−１に対する行線デコーダ６２０、メモリセルの第２のデッキ５１５−２に対する行線デコーダ６２５、第１のデッキ５１５−１に対するセンスアンプ６３０、及び第２のデッキ５１５−２に対するセンスアンプ６３５を含む。幾つかの例では、構成６０５、６１０は、メモリセルの任意の数のメモリデッキに対するコンポーネントを含み得る。メモリタイル４３０は、構成６０５、６１０に関して明確には説明されない追加の回路及びコンポーネントを含み得る。

列線デコーダ６１５は、列線（図１４の列線１４０５を参照）に結合され得る。列線デコーダ６１５は、多数のデッキ５１５内のメモリセルにアクセスするように構成され得る。単一の列線は、メモリセルの多数のデッキ５１５にアクセスするように構成され得る。列線デコーダ６１５は、メモリタイル４３０内の様々な位置に位置付けられ得る。列線デコーダ６１５は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。列線デコーダ６１５は、図１を参照しながら説明した行デコーダ１２０の一例であり得る。

行線デコーダ６２０は、行線（図７の行線７０５を参照）に結合され得る。行線デコーダ６２０は、単一のデッキ５１５内のメモリセルにアクセス（例えば、デッキ５１５−１内のメモリセルにアクセス）するように構成され得る。単一の行線は、メモリセルの単一のデッキ５１５と関連付けられ得る。行線デコーダ６２０は、メモリタイル４３０内の様々な位置に位置付けられ得る。行線デコーダ６２０は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。行線デコーダ６２０は、図１を参照しながら説明した行デコーダ１２０の一例であり得る。

行線デコーダ６２５は、行線（図７の行線７１０を参照）に結合され得る。行線デコーダ６２５は、単一のデッキ５１５内のメモリセルにアクセス（例えば、デッキ５１５−２内のメモリセルにアクセス）するように構成され得る。単一の行線は、メモリセルの単一のデッキ５１５と関連付けられ得る。行線デコーダ６２５は、メモリタイル４３０内の様々な位置に位置付けられ得る。行線デコーダ６２５は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。行線デコーダ６２５は、図１を参照しながら説明した行デコーダ１２０の一例であり得る。行線デコーダ６２５は、上で説明した行線デコーダ６２０の一例であり得る。

センスアンプ６３０は、行線（図７の行線７０５を参照）に結合され得る。センスアンプ６３０は、アクセス動作中に行線上の信号を増幅するように構成され得る。センスアンプ６３０は、メモリセルの単一のデッキ５１５（例えば、デッキ５１５−１）と関連付けられ得る。センスアンプ６３０は、メモリタイル４３０内の様々な位置に位置付けられ得る。センスアンプ６３０は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。センスアンプ６３０は、図１を参照しながら説明したセンスコンポーネント１２５の内の少なくとも１つのコンポーネントの一例であり得る。

センスアンプ６３５は、行線（図７の行線７１０を参照）に結合され得る。センスアンプ６３５は、アクセス動作中に行線上の信号を増幅するように構成され得る。センスアンプ６３５は、メモリセルの単一のデッキ５１５（例えば、デッキ５１５−２）と関連付けられ得る。センスアンプ６３５は、メモリタイル４３０内の様々な位置に位置付けられ得る。センスアンプ６３５は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。センスアンプ６３５は、図１を参照しながら説明したセンスコンポーネント１２５の内の少なくとも１つのコンポーネントの一例であり得る。センスアンプ６３５は、上で説明したセンスアンプ６３０の一例であり得る。幾つかの例では、センスアンプ６３０及び６３５は、行線よりもむしろ列線に結合され得る。幾つかの例では、センスアンプ６３０、６３５はビット線に結合され得る。幾つかの例では、センスアンプ６３０、６３５はワード線に結合され得る。

メモリタイル４３０の構成６０５は、構成６０５を有するメモリタイル４３０が繰り返しのパターンで設置される場合に、メモリセルのアレイ及び支持回路が形成され得るように配置され得る。支持回路（例えば、デコーダ及びアンプ）は、メモリタイル４３０が相互に接して位置付けられる場合に、コンポーネントの連続的なパターンが形成されるように配置され得る。例えば、構成６０５を有するメモリタイル４３０−２が構成６０５を有するメモリタイル４３０−１に接して設置される場合、デコーダ６２０、デコーダ６１５、デコーダ６２５、デコーダ６１５等の繰り返しのパターンは、第１の方向に形成され得る。第１の方向に直交する第２の方向に、構成６０５によってデコーダの同様のパターンが形成され得る。

メモリタイル４３０の構成６１０は、構成６１０を有するメモリタイル４３０が繰り返しのパターンで設置される場合に、メモリセルのアレイ及び支持回路が形成され得るように配置され得る。構成６０５と同様に、構成６１０を有するメモリタイル４３０−２が構成６１０を有するメモリタイル４３０−１に接して設置される場合、デコーダ６２０、デコーダ６１５、デコーダ６２５等の繰り返しのパターンは、第１の方向に形成され得る。しかしながら、第１の方向に直交する第２の方向には、構成６１０によってデコーダの異なるパターンが形成され得る。

幾つかの実例では、コア部分４２０は、メモリタイル４３０の多数の構成６００を含み得る。別個の構成のセットは、相互に協働するように構成され得る。例えば、コア部分４２０は、交互のパターンで配置されたメモリタイル４３０の２つの別個の構成を含み得る。他の例では、３つ以上の構成を使用するパターンは、メモリタイル４３０を使用して形成され得る。

図７は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持する、アクセス線を有するメモリタイル７００の一例を説明する。図７は、メモリタイル７００のトップダウン図７０２及び断面図７０４の両方を描写する。トップダウン図７０２は、明確にするために、基板層内のコンポーネントと行線とのみを説明する。例えば、メモリタイルの一部は明確にするために省略され得る。行線は、明確にする目的のみのために、７０２内に２次元配置でずれて示されている。断面図は、僅か２つのデッキのメモリセルと、それらと関連付けられたビット線とに加えて、明確にするために、基板層内のコンポーネントと行線とのみを説明する。別の例では、異なるデッキと関連付けられた行線は、断面図７０４に描写されるように、メモリデバイス内に異なる高さで位置付けられ得る。そのようなものだとして、幾つかの例では、行線は、断面図７０４に描写されるように、別の行線に重なり得、又は別の行線に重ねられて積み重ねられ得る。幾つかの例では、メモリタイル７００は、図４〜図６を参照しながら説明したメモリタイル４３０の一例であり得る。メモリタイル７００は、図６を参照しながら説明した構成６０５と同様の方法で配置され得る。メモリタイル７００は、回路（例えば、デコーダ及びアンプ）の上にある行線７０５−ａ、行線７０５−ｂ、７０５−ｃ、及び行線７１０−ａ、７１０−ｂを含み得る。行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは、図１及び図２を参照しながら説明したデジット線１１５の例示であり得る。幾つかの実例では、行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは、図１を参照しながら説明したワード線１１０の例示であり得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に置き換え可能である。

行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは、メモリアレイ内のメモリセル５１０に結合され得る。特定の行線は、メモリセルの特定のデッキ５１５に専用であり得る。例えば、行線７０５−ａ、７０５−ｂ、７０５−ｃは第１のデッキ５１５−１と関連付けられ得、行線７１０−ａ、７１０−ｂは第２のデッキ５１５−２と関連付けられ得る。行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは各々、共通の長さを有し得る。幾つかの例では、メモリセルのより高いデッキと関連付けられた行線は、共通の長さよりも長くてもよい。例えば、行線７１０−ａは、関連付けられていない２つの行デコーダの間の固定の距離を拡張し得る。行線７１０−ａは、メモリセルの第２のデッキ５１５−２と関連付けられる。行線７１０−ａはまた、第２のデッキ５１５−２のメモリセルが行線７１０−ａを介してデコーダ６２５−ａ、６２５−ｂに動作可能に結合されるように、行線デコーダ６２５−ａ及び６２５−ｂと関連付けられ得る。行線７１０−ａは、第１の方向の行線デコーダ６２５−ａに隣接の行線デコーダ６２０−ａから、第１の方向の行線デコーダ６２５−ｂに隣接の行線デコーダ６２０−ｂまで拡張する。行線デコーダ６２０−ａ、６２０−ｂは、行線７１０−ａとは異なる、メモリセルのデッキと関連付けられると評価されるべきである。行線デコーダ６２５−ａ若しくは行線デコーダ６２５−ｂ、又はそれら両方は、行線７１０−ａと関連付けられる。幾つかの実例では、行線７１０−ａは、異なるデッキと関連付けられた隣接する２つの行デコーダ（例えば、行デコーダ６２０−ａ及び６２０−ｂ）の間の障壁で、又は該障壁の近くで終端する。行デコーダと関連付けられた回路は、行線７１０−ａが更に拡張するのを防止し得るので、このことが生じ得る。

幾つかの実例では、行線７０５−ａ又は行線７０５−ｂはまた、異なるデッキと関連付けられた隣接する２つの行デコーダ（例えば、行デコーダ６２５−ａ及び６２５−ｂ）の間の障壁で、又は該障壁の近くで終端する。例えば、行線デコーダ６２５−ａと６２５−ｂとの間の領域７２０は、行線７０５−ａ及び７０５−ｂが更に拡張するのを防止し得る。幾つかの例では、メモリセルの上部デッキと関連付けられた行線及び列線は、メモリセルの下部デッキと関連付けられた行線及び列線よりも長くてもよい。幾つかの例では、行線デコーダ間の領域７２０は、より高いデッキの行線の接続のために使用され得る。幾つかの例では、領域７２０は、他のデッキの行線（例えば、行線７１０−ａ、７１０−ｂ）に結合されたビアの壁がこの空間を占有しているので、幾つかの行線（例えば、行線７０５−ａ、７０５−ｂ、７０５−ｃ）にとって横断不可能であり得る。そのため、幾つかの例では、境界部分内に位置付けられたアクセス線又はアクセス線のサブセットは、制御回路部分において各々終端し得、又はさもなければアレイに使用される、若しくはアレイに指定された最大長に及び得る。

行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは、メモリタイル７００間の境界に及び得る。例えば、端部７１５は、図７に表す特定のメモリタイル７００を越えて行線７０５−ｃが拡張することを示し得る。幾つかの例では、行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは、基板層５０５に渡って行線を上に置くことによって形成され得る。幾つかの例では、メモリデバイス４００の一部であるメモリセルの別個のデッキ５１５の数に少なくとも部分的に基づいて、追加の種類の行線があり得る。行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは、メモリタイル７００内の様々な位置に位置付けられ得る。行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは、任意の数の形状及びサイズであり得る。図７に示した位置及びサイズは、説明目的のみであり、限定ではない。幾つかの実例では、行線のサブセットは、共通の長さよりも短い長さを有し得る。例えば、メモリデバイス４００のメモリ部分４１０の端に行線が達するので、幾つかの行線は早期に終端され得る。幾つかの例では、行線７０５−ａ、７０５−ｂ、７０５−ｃ、７１０−ａ、７１０−ｂは、境界タイル４３５に渡って位置付けられ得る。

断面図７０４は、行線７１０−ａ、７１０−ｂとは異なる、基板層５０５からの距離で、行線７０５−ａ、７０５−ｂ、７０５−ｃが位置付けられ得ることを説明する。幾つかの例では、行線７１０−ａ、７１０−ｂは、行線７０５−ａ、７０５−ｂ、７０５−ｃに渡って位置付けられる。幾つかの例では、行線７１０−ａ、７１０−ｂは、行線７０５−ａ、７０５−ｂ、７０５−ｃの最上部に渡って直接位置付けられる。幾つかの例では、行線７１０−ａ、７１０−ｂは、行線７０５−ａ、７０５−ｂ、７０５−ｃからずれ得る。コンタクト７４０、７４５は、基板層５０５からメモリセルのそれらの個別のデッキまで拡張し得る。例えば、コンタクト７４０は、第２のデッキに対する行線デコーダ（例えば、行線デコーダ６２５−ａ／ｂ）を第２のデッキに対する行線（例えば、行線７１０−ａ、７１０−ｂ）に結合し得る。他の例では、コンタクト７４５は、第１のデッキに対する行線デコーダ（例えば、行線デコーダ６２０−ｂ）を第１のデッキに対する行線（例えば、行線７０５−ａ）に結合し得る。幾つかの例では、コンタクト７４０、７４５はビアであり得る。幾つかの場合、コンタクト７４０は、積み重ねられたコンタクトとして構成され得る。幾つかの例では、複数のコンタクト７４０は、行線７０５−ａ、７０５−ｂ、又は７０５−ｃが拡張することを可能にしない壁を形成し得る。幾つかの例では、コンタクト７４０、７４５は、それらの個別のデコーダの一部とみなされなくてもよい。コンタクト７４０、７４５の指定に関わらず、デコーダ６２０−ａ／ｂ、６２５−ａ／ｂ及びその他の支持回路コンポーネント７５０（例えば、列デコーダ又はセンスアンプ）に渡って、又はそれらの上方にメモリセルは位置付けられ得ると評価すべきである。

幾つかの例では、プレート線（図示せず）又はその他のアクセス線がメモリタイル７００に統合され得る。例えば、プレート線は、アクセス動作中にメモリセルをバイアスするように構成され得る。その他のアクセス線又はプレート線を利用するために、その他のデコーダがメモリデバイスに組み込まれ得る。プレート線又はその他のアクセス線は、メモリデバイスのメモリコントローラと電子通信し得る。幾つかの例では、プレート線は、メモリデバイス内のメモリセルのコンデンサと関連付けられたプレートに結合され得る。

図８は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持する境界タイル構成８００の一例を説明する。図８は、明確のために、基板層内のコンポーネントのみを説明する。境界タイル構成８００は、第１の構成８０５及び第２の構成８１０を含み得る。第１の構成８０５は、コア部分４２０の第１の側（例えば、図４に示したコア部分４２０の左側）の上に位置付けられるように構成及び配置され得る。例えば、境界タイル４３５−１及び４３５−３は、第１の構成８０５を使用して配置され得る。第２の構成８１０は、第１の側に対向するコア部分４２０の第２の側（例えば、図４に示したコア部分４２０の右側）の上に位置付けられるように構成及び配置され得る。例えば、境界タイル４３５−２及び４３５−４は、第２の構成８１０を使用して配置され得る。第１の構成８０５及び第２の構成８１０は、図４及び図５を参照しながら説明した境界タイル４３５の例示であり得る。メモリデバイス４００の境界部分４２５は、構成８０５、８１０の繰り返しのパターンとして形成され得る。

構成８０５、８１０は、構成６０５を使用して配置されたメモリタイル４３０で形成されるコア部分４２０に対応し得る。他の例では、構成８０５、８１０のコンポーネントは、メモリタイル４３０の構成６１０又は任意のその他の構成に対応するように再配置され得る。

構成８０５、８１０は、行線デコーダ６２０、行線デコーダ６２５、センスアンプ６３０、及びセンスアンプ６３５を含む。説明する例では、構成８０５、８１０は列線デコーダ６１５を含まない。メモリセルは境界タイル４３５の上方に位置付けられないので、列線も境界タイル４３５の上方に位置付けられず、それ故、列線デコーダは、境界タイル４３５の構成８０５、８１０内に含まれなくてもよい。

境界タイル構成８００は、コア部分４２０のメモリタイル４３０内のデコーダの数よりも少ない数のデコーダを含み得る。例えば、メモリセルは、境界タイル４３５の基板層の上方に位置付けられないので、境界タイル構成８００は列デコーダを含まない。他の例では、境界タイル構成８００は、コア部分４２０のメモリタイル４３０内に存在するよりも、少ない行デコーダ６２０、６２５と少ないセンスセンスアンプ６３０、６３５とを含む。幾つかの例では、単一の境界タイル構成８００（例えば、第１の構成８０５又は第２の構成８１０）内のデコーダの数は、コア部分４２０のメモリタイル４３０内のデコーダの数の半分未満であり得る。

図９は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリデバイス９００の一例を説明する。メモリデバイス９００は、メモリ部分９０５と制御回路部分４１５とを含み得る。メモリ部分９０５は、コア部分４２０と境界部分９１０とを含み得る。メモリデバイス９００のメモリ部分９０５は、コア部分４２０の片側のみの上に位置付けられた境界部分９１０を含む。この方法では、メモリ部分９０５の面積は、メモリデバイス４００のメモリ部分４１０の面積よりも少なくてもよい。メモリデバイス９００は、図１及び図４〜図８を参照しながら説明したメモリデバイス１００又は４００の一例であり得る。メモリ部分９０５は、図４〜図８を参照しながら説明したメモリ部分４１０の一例であり得る。境界部分９１０は、図４〜図８を参照しながら説明した境界部分４２５の一例であり得る。

メモリ部分９０５の面積は、メモリデバイス４００のメモリ部分４１０の面積よりも少なくてもよい。境界部分９１０は、メモリデバイス４００の境界部分４２５とは異なる寸法を有し得る。境界部分９１０の面積は、メモリデバイス４００の境界部分４２５の合計総面積よりも少なくてもよい。幾つかの例では、メモリデバイス９００の右の境界部分は、メモリデバイス４００の右の境界部分よりも大きな面積を有し得る。しかしながら、境界部分９１０の総面積は、少なくとも左の境界部分と右の境界部分とを含み得る境界部分４２５の総面積よりも少なくてもよい。

コア部分４２０と境界部分９１０との面積の差は、個別の部分の寸法に基づいて評価され得る。コア部分４２０は、複数のメモリタイル４３０を含み得る。メモリタイル４３０は、第１の寸法４４５及び第２の寸法４５０を画定し得る。

境界部分９１０は、複数の境界タイル９１５を含み得る。境界タイル９１５は、図４、図５、及び図８を参照しながら説明した境界タイル４３５の一例であり得る。境界タイル９１５は、第１の方向に拡張する第１の寸法９２０と、第１の方向に直交する第２の方向に拡張する第２の寸法４６０とを含み得る。第１の寸法９２０は、第１の寸法４４５とは異なり得る。幾つかの例では、第１の境界タイル９１５−１の第１の寸法９２０は、メモリタイル４３０の第１の寸法４４５の半分のサイズである。他の例では、第１の寸法９２０は、第１の寸法４４５と比較した任意の相対サイズであり得る。第１の境界タイル９１５−１の寸法９２０、４６０は、隣接するメモリタイル４３０の上方、及び境界タイル９１５の上方に位置付けられたメモリセルにアクセスするために使用される回路（例えば、デコーダ及びアンプ）に少なくとも部分的に基づいて決定され得る。幾つかの例では、第１の寸法９２０は、第２の寸法４６０に等しくてもよい。幾つかの例では、第１の寸法９２０は、第２の寸法４６０とは異なり得る。

幾つかの例では、境界タイル９１５は、境界タイル９１５の上方に位置付けられたメモリセルにアクセスするための追加のコンポーネントを含むので、第１の寸法９２０は境界タイル４３５の第１の寸法４５５よりも大きくてもよい。幾つかの実例では、境界タイル９１５内の追加の列線デコーダ６１５が原因で、第１の寸法９２０はより大きくてもよい。

メモリ部分９０５は、複数の境界線を画定し得る。例えば、コア部分４２０は、境界線９３０、９３５、９４０、９４５を含み得る。本明細書で使用されるように、境界線は、メモリデバイス９００の２つの領域を分離する線を指し得る。例えば、用語、境界線は、メモリデバイス９００の特定部分が終端する線を指し得る。第１の境界線９３０、第２の境界線９３５、及び第３の境界線９４０は、制御回路部分４１５とのコア部分４２０の交線を画定し得る。幾つかの例では、境界線９３０、９３５、９４０は、メモリセルのアレイが終端する、又は支持回路のアレイが終端する線として画定され得る。第４の境界線９４５は、境界部分９１０とのコア部分４２０の交線を画定し得る。第４の境界線９４５は、第１の境界線９３０に対向して位置付けられ得る。

境界部分９１０は、境界線９５０、９５５、９６０、９６５を含み得る。第１の境界線９５０、第２の境界線９５５、及び第３の境界線９６０は、制御回路部分４１５との境界部分９１０の交線を画定し得る。幾つかの例では、境界線９５０、９５５、９６０は、メモリセルのアレイが終端する、又は支持回路のアレイが終端する線として画定され得る。第４の境界線９６５は、コア部分４２０と境界部分９１０との交線を画定するように第４の境界線９４５と協働し得る。第４の境界線９６５は、第１の境界線９５０に対向して位置付けられ得る。幾つかの例では、境界線は、メモリタイル４３０及び／又は境界タイル９１０の間を画定し得る。

幾つかの例では、境界線９３０、９３５、９４０、９４５、９５０、９５５、９６０、９６５は、デコーダの端と整列され得る。幾つかの例では、境界線９３０、９３５、９４０、９４５、９５０、９５５、９６０、９６５は、デコーダの端を越えて拡張し得る。コア部分４２０と境界部分９１０又は（例えば、境界線９３０、９３５、９４０、９５０により表されるような）外部境界との交線は、図９に描写されるものよりも実際には不正確であり得る。幾つかの例では、外部境界は、メモリセルのアレイの端と整列され得る。

図１０は、線１０−１０に沿った図９のメモリデバイス９００の断面図１０００の一例を説明する。断面図１０００は、メモリデバイス９００内に含まれ得る様々な層及びデッキを示す。メモリデバイス９００は、基板層５０５と、基板層５０５の上方に位置付けられたメモリセルのデッキ５１５とを含み得る。断面図１０００は、図５を参照しながら説明した断面図５００の一例であり得る。

メモリデバイス９００では、メモリセル５１０のアレイ（又はデッキ５１５）は、コア部分４２０及び境界部分９１０の両方に渡って位置付けられる。この方法では、メモリセル５１０のアレイは、メモリ部分９０５の全体に渡って位置付けられ得る。

メモリセル５１０のアレイのこうした構成は、境界線９３０近くのアクセス不可能なメモリセルを補償するように構成され得る。特定のメモリタイルの基板層の上方に位置付けられた幾つかのメモリセルは、隣接するメモリタイル内の支持回路を使用してアクセスされ得る。境界線近く又は境界線におけるメモリタイルに対しては、境界タイルは、メモリタイル４３０の上方の全てのメモリセルが全て完全にアクセス可能であるように位置付けられ得る。メモリデバイス９００は、コア部分４２０の片側のみの上に境界部分９１０を含むので、コア部分に渡って位置付けられた幾つかのメモリセルはアクセス可能ではないことがある。幾つかの例では、メモリタイル４３０の上方のアクセス不可能なメモリセルを補償するために、境界部分９１０の上方にメモリセルは位置付けられ得る。境界タイル９１５は、境界タイルの上方に位置付けられたメモリセルと関連付けられた追加のコンポーネントを含み得る。

幾つかの例では、メモリセル５１０のデッキは、基板層５０５のコア部分４２０及び境界部分９１０に重なる。メモリセルのアレイの有意性は、基板層５０５のコア部分４２０及び境界部分９１０に渡って拡張し得、又は部分的に被覆し得る。例えば、コア部分４２０及び／又は境界部分９１０の地域は、それらの上方に直接位置付けられたメモリセルを有しなくてもよいが、依然として、メモリセルのアレイはそれらの地域に重なり得る。幾つかの例では、メモリセルのアレイは、基板層５０５の境界部分９１０の少なくとも一部において重なる。

図１１は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持する境界タイル構成１１００の一例を説明する。図１１は、明確のために、基板層内のコンポーネントのみを説明する。境界部分９１０の上方に位置付けられたメモリセルへのアクセスを容易にするために、境界タイル構成１１００は列線デコーダ６１５を含み得る。列線デコーダ６１５は、境界部分の上方に位置付けられた列線に結合され得、列線は、境界部分９１０の上方に位置付けられたメモリセルに結合され得る。境界タイル構成１１００は、図９及び図１０を参照しながら説明した境界タイル９１５の一例であり得る。境界タイル構成１１００は、図８を参照しながら説明した構成８１０の一例であり得る。

境界タイル構成１１１０は、コア部分４２０の第１の側（例えば、図９に示したコア部分４２０の右側）の上に位置付けられるように構成及び配置され得る。例えば、境界タイル９１５−１及び９１５−２は、境界タイル構成１１００を使用して配置され得る。他の例では、境界タイル構成１１００は、コア部分４２０の第２の側（例えば、図９に示したコア部分４２０の左側）の上に位置付けられるように構成及び配置され得る。

幾つかの例では、列デコーダ６１５は、行デコーダ（例えば、行線デコーダ６２０、６２５）と制御回路部分４１５との間に位置付けられ得る。例えば、列デコーダ６１５は、第１の境界線９５０と行線デコーダ６２０、６２５との間に位置付けられ得る。第１の境界線９５０は、コア部分４２０と境界部分９１０との交線を画定する第４の境界線９６５と対向して位置付けられ得る。

境界タイル構成１１００は、コア部分４２０のメモリタイル４３０内のデコーダの数よりも少ない数のデコーダを含み得る。例えば、メモリセルは、境界タイル４３５の基板層の上方に位置付けられるので、境界タイル構成８００は、複数の列デコーダ６１５を含み得る。幾つかの例では、列デコーダ６１５の数は、コア部分４２０のメモリタイル４３０内の列デコーダ６１５の数の半分に等しい。他の例では、境界タイル構成１１００は、コア部分４２０のメモリタイル４３０内に存在するよりも、少ない行デコーダ６２０、６２５と少ないセンスアンプ６３０、６３５とを含む。幾つかの例では、単一の境界タイル構成１１００内のデコーダの数は、コア部分４２０のメモリタイル４３０内のデコーダの数の半分未満であり得る。

図１２は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリ部分１２００の一例を説明する。図１２は、明確のために、基板層内のコンポーネントと行線とのみを説明する。例えば、メモリタイルの一部は、明確にするために省略され得る。別の例では、異なるデッキと関連付けられた行線は、メモリデバイス内に異なる高さで位置付けられ得る。そのようなものだとして、幾つかの例では、行線は、重なり得、又は相互に重ねられて積み重ねられ得る。行線は、明確にする目的のみのために、２次元配置内にずれて示されている。メモリ部分１２００は、図９を参照しながら説明したメモリ部分９０５の一例であり得る。メモリ部分１２００は、メモリタイル４３０及び境界タイル９１５の支持コンポーネントとアクセス線の幾つかとを示す。メモリ部分の説明される例では、メモリタイル４３０及び境界タイル９１５は、各タイルが開始及び終了する場所について付加的な明確性を提供するために離隔されている。幾つかの例では、メモリ部分１２００は、メモリタイル４３０と境界タイル９１５との間に間隙を含まない。

幾つかのアクセス線は、これらのアクセス線が境界線近く又は境界線にあるので、打ち切られ得る。例えば、様々な行線７０５、７１０は、メモリデバイス９００のメモリ部分１２００と制御回路部分４１５との間の様々な境界線において打ち切られ得る。打ち切られた幾つかのアクセス線は、アクセス線１２１５として指し示されている。打ち切られたアクセス線は、アクセス線の共通の長さよりも短い長さを有し得る。指し示されたアクセス線以外のその他のアクセス線も打ち切られ得る。例えば、境界線のタイル内に設置されたデコーダに結合された幾つかのアクセス線は、コアのメモリタイル内に設置されたデコーダに結合されたアクセス線よりも短くてもよい。コアのメモリタイル内に設置されたデコーダに結合された幾つかのアクセス線は、共通の長さよりも短い長さを有し得る。このことは、メモリセルのアレイが端で終了するためであり得る。第１のデッキに結合されたアクセス線は、第２のデッキに結合されたアクセス線とは異なる長さを有し得る。メモリセルの異なるデッキと関連付けられたアクセス線（例えば、行線）は、異なる長さを有し得る。例えば、より高いデッキと関連付けられた行線７１０は、より低いデッキと関連付けられた行線７０５よりも長くてもよい。幾つかの例では、境界線のアクセス線は、コアのメモリタイルの基板層の上方に位置付けられたメモリセルに結合され得る。幾つかの例では、境界線のアクセス線は、境界線のタイルの基板層の上方に位置付けられたメモリセルに結合され得る。境界線のアクセス線にメモリセルを結合することによって、選択された列地域内の追加の蓄積容量が提供され得る。

幾つかのアクセス線は、メモリ部分１２００から除去され得、又は不活性化され得る。幾つかのメモリセルは、隣接するタイル内の支持コンポーネントを使用してアクセスされるので、境界線近くのメモリセルの幾つかの領域はアクセス可能でなくてもよい。幾つかのメモリセルにアクセスするためのデコーダが存在しないシチュエーションでは、該デコーダと関連付けられたアクセス線は、メモリ部分１２００内に含まれなくてもよく、又は不活性化されてもよい。アクセス線が省略され、不活性化され、又はメモリ部分１２００内に含まれない幾つかの領域は、領域１２１０として指し示されている。指し示された領域以外のその他の領域は、メモリ部分１２００内に存在し得る。

本明細書の説明と同様に、メモリタイル４３０の各々では、行線は、メモリアレイ内のメモリセルに結合され得る。特定の行線は、メモリセルの特定のデッキに専用であり得る。行線はまた、それらの個別のデッキに対する行線デコーダと関連付けられ得る。境界タイル９１５内では、デッキ毎の行デコーダは、コア部分のメモリタイル内の行デコーダと関連付けられないアレイの対応する行線と関連付けられ得る。こうした構成は、本明細書に詳述するように、増加した数のメモリセルにアクセスすることを可能にし得る。

図１３は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリ部分１３００の一例を説明する。メモリ部分１３００は、第１のメモリ部分１３０５及び第２のメモリ部分１３１０を含み得る。メモリ部分１３００は、図９、図１０、及び図１２を参照しながら説明したメモリ部分９０５及び１２００の例示であり得る。

メモリ部分１３００は、メモリデバイス９００内で何れのメモリセルがアクセスされ得るかを説明する。幾つかのメモリセルは、隣接するタイル内に位置付けられた支持コンポーネント（例えば、行デコーダ）を使用してアクセスされるので、全てのメモリセルが境界線近くでアクセス可能であるとは限られなくてもよい。メモリ部分１３０５は、メモリデバイス９００と関連付けられたメモリセルの第１のデッキ５１５−１内で何れのメモリセルがアクセス可能であるかを説明する。メモリ部分１３１０は、メモリデバイス９００と関連付けられたメモリセルの第２のデッキ５１５−２内で何れのメモリセルがアクセス可能であるかを説明する。より具体的には、メモリ部分１３００は、図１２に示したコンポーネントの構成に対応する。メモリ部分１３００の灰色の領域は、アクセス可能なメモリセルに対応する。メモリ部分１３００の白色の領域は、アクセス可能ではないメモリセルに対応する。幾つかの実施形態では、アクセス不可能なメモリセルは、図１２を参照しながら説明した領域１２１０に対応する。メモリ部分１３００は、単に説明目的のものである。アクセス可能なメモリセルのその他の構成も可能である。アクセス可能なメモリセルの構成は、メモリデバイス９００のメモリ部分９０５内のコンポーネントの構成に基づき得る。

図１４は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリ部分１４００の一例を説明する。図１４は、明確にするために、基板層内のコンポーネントと行線とのみを説明する。例えば、メモリタイルの一部は、明確にするために省略され得る。別の例では、異なるデッキと関連付けられた行線は、メモリデバイス内の異なる高さで位置付けられ得る。そのようなものだとして、幾つかの例では、行線は、相互に重なり得、又は相互に重ねられ得る。行線は、明確にする目的のみのために、２次元配置でずれて示されている。メモリ部分１４００は、図９、図１０、図１２、及び図１３を参照しながら説明したメモリ部分９０５、１２００、１３００の一例であり得る。メモリ部分１４００は、列線１４０５と共にメモリ部分９０５を示す。列線１４０５は、図１を参照しながら説明したワード線１１０の例示であり得る。幾つかの実例では、列線１４０５は、図１を参照しながら説明したデジット線１１５の例示であり得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に置き換え可能である。列線１４０５は、メモリセルの多数のデッキに結合され得る。幾つかの実例では、列線１４０５は、行線７０５、７１０間に位置付けられ得る。例えば、列線１４０５は行線７０５の上方に位置付けられ得、行線７１０は列線１４０５の上方に位置付けられ得る。列線１４０５は、本明細書で説明したように、メモリタイル内の（コア部分又は境界線の部分内の）列線デコーダに結合され得、又は該列線デコーダと関連付けられ得る。

幾つかの例では、メモリセルのアレイ内の活性化メモリセルは、行線（例えば、デッキに依存して行線７０５又は行線７１０）と列線１４０５との両方に結合される。列線１４０５は、幾つかの例では、行線７０５，７１０に直角に拡張する。活性化メモリセルは、行アドレス及び列アドレスの両方を含む、又はメモリコントローラによりアクセス可能であるメモリセルの一例であり得る。

列線１４０５は、多数の列線１４０５間の共通の長さを画定し得る。幾つかの例では、列線１４０５は、共通の長さとは異なる長さを有し得る。例えば、列線１４０５は、共通の長さよりも短くてもよく、又は長くてもよい。

図１５は、クロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリ部分１５００の一例を説明する。メモリ部分１５０５は、図９、図１０、図１２、図１３、及び図１４を参照しながら説明したメモリ部分９０５、１２００、１３００、１４００の一例であり得る。メモリ部分１５００は、メモリデバイス９００を用いてアクセス動作がどのように使用され得るかを説明し得る。幾つかの列線は、説明の目的のみのために図１５では省略されている。

メモリ部分１５００は地域１５０５に分解され得る。メモリ部分１５００は、８つの地域（地域０〜７）を含み得る。地域は、列線１４０５の一群を含み得る。本明細書で使用されるように、アクセス動作は、読み出し動作（すなわち、センス動作）又は書き込み動作を指し得る。８つの地域１５０５が図１５に示されているが、地域のその他の数が構成されてもよい。

アクセス動作中、メモリコントローラは、地域の内の１つを活性化し得る。例えば、メモリコントローラは地域３（３）を活性化し得る。複数のメモリセルは、地域３（３）内の列線と交差する行線を介して、地域３（３）内の列線に結合される。幾つかの例では、地域内のアクセス動作の数は、該地域内の行線及び列線の交点１５１０、１５１５の数に等しい。

メモリ部分１５００において、各地域は、ある一定数のアクセス動作を実施することが可能である。例えば、メモリ部分１５００の説明される例では、地域０〜地域３は、各々、７６個のアクセス動作を実施すること可能であり得る。地域０〜３内の幾つかのセルは、（例えば、デコードされた行線のみが描写された図１３に示すように）該セルが境界線近くにあるのでアクセス可能ではないことがある。また、境界部分の境界線近くに位置付けられたセル等、境界部分の上方に位置付けられた幾つかのセルはアクセス可能ではないことがある。しかしながら、境界部分の上方に位置付けられたその他のメモリセルは、地域０〜３内で利用可能である。アクセス動作の数を説明するために、地域３の詳細な説明が提示されている。こうした説明は地域０、１、及び２にも対応すると評価すべきである。地域３内の最も左の列線は、第１のデッキに対する交差する行線を介して、第１のデッキ上の１４個のセルにアクセスすることが可能であり、第２のデッキに対する交差する行線を介して、第２のデッキ上の１４個のセルにアクセスすることが可能である。地域３内の中央の列線は、第１のデッキに対する交差する行線を介して、第１のデッキ上の１６個のセルにアクセスすることが可能であり、第２のデッキに対する交差する行線を介して、第２のデッキ上の１６個のセルにアクセスすることが可能である。地域３の最も右の列線は、第１のデッキに対する交差する行線を介して、第１のデッキ上の８つのセルにアクセスすることが可能であり、第２のデッキに対する交差する行線を介して、第２のデッキ上の８つのセルにアクセスすることが可能である。合計で、地域３内の列線（例えば、最も左、中央、及び最も右）は、７６個のメモリセルにアクセスすることが可能である。図１５はメモリアレイの一部のみを表し得ると評価すべきである。そのようなものだとして、概説された原理は、追加の及び／又はより大きな実装をカバーするために拡大され得る。

メモリ部分１５００において、地域４〜地域７は、６４個のアクセス動作を実施することが各々可能であり得る。説明される例では、地域４〜７は、境界部分９１０に渡って位置付けられた何れかのメモリセルにアクセスすることを含まない。境界部分９１０がコア部分４２０の他の側の上に位置付けられた場合、地域番号の番号付け及び特徴は異なり得ると評価すべきである。例えば、地域０〜３は、６４個のアクセス動作を実施することが可能であり得、地域４〜７は、７６個のアクセス動作を実施することが可能であり得る。地域により実施可能なアクセス動作の数は、該地域のサイズ及び／又はメモリ部分１５００のサイズに依存して変化し得る。例えば、メモリ部分１５００がより大きくなると、地域により実施可能なアクセス動作の数は増加し得る。アクセス動作の数を説明するために、地域５の詳細な説明が提示されている。こうした説明は地域４、６、及び７にも対応すると評価すべきである。地域５内の最も左の列線は、第１のデッキに対する交差する行線を介して第１のデッキ上の１６個のセルにアクセスすることが可能であり、第２のデッキに対する交差する行線を介して第２のデッキ上の１６個のセルにアクセスすることが可能である。地域５内の最も右の列線は、第１のデッキに対する交差する行線を介して第１のデッキ上の１６個のセルにアクセスすることが可能であり、第２のデッキに対する交差する行線を介して第２のデッキ上の１６個のセルにアクセスすることが可能である。合計で、地域５内の列線（例えば、最も左及び最も右）は、６４個のメモリセルにアクセス可能である。図１５はメモリアレイの一部のみを表し得ると評価すべきである。そのようなものだとして、概説された原理は、追加の及び／又はより大きな実装をカバーするために拡大され得る。

図１６は、本開示の様々な実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するメモリアレイ１６０５のブロック図１６００を示す。メモリアレイ１６０５は、電子メモリ装置と称され得、図１を参照しながら説明したようなメモリコントローラ１４０のコンポーネントの一例であり得る。

メモリアレイ１６０５は、１つ以上のメモリセル１６１０、メモリコントローラ１６１５、ワード線１６２０、プレート線１６２５、リファレンスコンポーネント１６３０、センスコンポーネント１６３５、デジット線１６４０、及びラッチ１６４５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書に説明した機能の内の１つ以上を実施し得る。幾つかの場合、メモリコントローラ１６１５は、バイアスコンポーネント１６５０及びタイミングコンポーネント１６５５を含み得る。

メモリコントローラ１６１５は、図１及び図２を参照しながら説明したワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の例示であり得るワード線１６２０、デジット線１６４０、センスコンポーネント１６３５、及びプレート線１６２５と電子通信し得る。メモリアレイ１６０５は、リファレンスコンポーネント１６３０及びラッチ１６４５をも含み得る。メモリアレイ１６０５のコンポーネントは、相互に電子通信し得、図１〜図１５を参照しながら説明した機能の内の幾つかの側面を実施し得る。幾つかの場合、リファレンスコンポーネント１６３０、センスコンポーネント１６３５、及びラッチ１６４５は、メモリコントローラ１６１５のコンポーネントであり得る。

幾つかの例では、デジット線１６４０は、センスコンポーネント１６３５及びメモリセル１６１０のコンデンサと電子通信する。幾つかの例では、コンデンサは強誘電体コンデンサであり得、メモリセル１６１０は強誘電体メモリセルであり得る。メモリセル１６１０は、論理状態（例えば、第１又は第２の論理状態）で書き込み可能であり得る。ワード線１６２０は、メモリコントローラ１６１５及びメモリセル１６１０の選択コンポーネントと電子通信し得る。プレート線１６２５は、メモリコントローラ１６１５及びメモリセル１６１０のコンデンサのプレートと電子通信し得る。センスコンポーネント１６３５は、メモリコントローラ１６１５、デジット線１６４０、ラッチ１６４５、及びリファレンス線１６６０と電子通信し得る。リファレンスコンポーネント１６３０は、メモリコントローラ１６１５及びリファレンス線１６６０と電子通信し得る。センス制御線１６６５は、センスコンポーネント１６３５及びメモリコントローラ１６１５と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続、又はバスを介して、上で列挙されていないコンポーネントに加えて、メモリアレイ１６０５の内側及び外側の両方のその他のコンポーネントとも電子通信し得る。

メモリコントローラ１６１５は、ワード線１６２０、プレート線１６２５、又はデジット線１９４０を、それらの様々なノードに電圧を印加することによって活性化するように構成され得る、例えば、バイアスコンポーネント１６５０は、上で説明したようにメモリセル１６１０を読み出す又は書き込むために、メモリセル１６１０を動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１６１５は、図１を参照しながら説明したような行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１６１５が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント１６５０はまた、センスコンポーネント１６３５に対するリファレンス信号を生成するために、リファレンスコンポーネント１６３０に電位を提供し得る。また、バイアスコンポーネント１６５０は、センスコンポーネント１６３５の動作のための電位を提供し得る。

幾つかの場合、メモリコントローラ１６１５は、その動作をタイミングコンポーネント１６５５を使用して実施し得る。例えば、タイミングコンポーネント１６５５は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント１６５５はバイアスコンポーネント１６５０の動作を制御し得る。

リファレンスコンポーネント１６３０は、センスコンポーネント１６３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント１６３０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント１６３０は、他のメモリセル１０５を使用して実装され得る。センスコンポーネント１６３５は、（デジット線１６４０を通じた）メモリセル１６１０からの信号を、リファレンスコンポーネント１６３０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ１６４５内にその後蓄積し得、該出力は、メモリアレイ１６０５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント１６３５は、ラッチ及びメモリセルと電子通信するセンスアンプを含み得る。

メモリコントローラ１６１５は、基板層の境界部分に重なるメモリセルのアレイの少なくとも１つのセルを識別し得、該アレイは、アクセス線を介してコア部分及び境界部分のデコーダに結合され、基板層は、デコーダを除外し、境界部分のデコーダを使用して少なくとも１つのセルにアクセスする制御回路部分を含む。幾つかの例では、制御回路部分は、行デコーダ、列デコーダ、センスアンプ、又はそれらの組み合わせを除外し得る。幾つかの例では、メモリセル１６１０は、ＰＣＭ又はカルコゲニド材料ベースのメモリセルを含み得る。

図１７は、本開示の様々な実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するアクセス動作マネージャ１７１５のブロック図１７００を示す。アクセス動作マネージャ１７１５は、図１５、図１６、及び図１８を参照しながら説明したアクセス動作マネージャ１８１５の実施形態の一例であり得る。アクセス動作マネージャ１７１５は、バイアスコンポーネント１７２０、タイミングコンポーネント１７２５、メモリセルマネージャ１７３０、デコーダマネージャ１７３５、アクセス線マネージャ１７４０、及び部分マネージャ１７４５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。

メモリセルマネージャ１７３０は、基板層の境界部分に重なるメモリセルのアレイの少なくとも１つのセルを識別し得、該アレイは、コア部分及び境界部分のデコーダとアクセス線を介して結合され、基板層は、デコーダを除外する制御回路部分を含む。デコーダマネージャ１７３５は、境界部分のデコーダを使用して少なくとも１つのセルにアクセスし得る。

アクセス線マネージャ１７４０は、行線又は列線等のアクセス線を管理するように構成され得る。幾つかの場合、少なくとも１つのセルにアクセスすることは、少なくとも１つのセルと境界部分のデコーダとの間に結合されたアクセス線を活性化することを含む。

部分マネージャ１７４５は、メモリデバイスの様々な部分を管理するように構成され得る。幾つかの場合、少なくとも１つのセルにアクセスすることは、基板層のコア部分に重なるメモリセルのアレイの第１の部分にアクセスすることと、基板層の境界部分に重なるメモリセルのアレイの第２の部分にアクセスすることとを含む。幾つかの場合、基板層のコア部分は、コンポーネントの共通の構成を各々含む区域のセットを含む。幾つかの場合、基板層の境界部分は、境界部分の他の区域と同じ、コンポーネントの構成を各々含む区域のセットを含み、境界部分の区域は、コア部分の区域とは異なる、コンポーネントの構成を有する。

図１８は、本開示の様々な実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持するデバイス１８０５を含むシステム１８００の図を示す。デバイス１８０５は、例えば、図１を参照しながら上で説明したようなメモリコントローラ１４０のコンポーネントの一例であり得、又は該コンポーネントを含み得る。デバイス１８０５は、通信を送受信するためのコンポーネントを含む双方向の音声及びデータ通信のためのコンポーネントを含み得、アクセス動作マネージャ１８１５、メモリセル１８２０、ベーシックインプット／アウトプットシステム（ＢＩＯＳ）コンポーネント１８２５、プロセッサ１８３０、Ｉ／Ｏコントローラ１８３５、及び周辺コンポーネント１８４０を含む。これらのコンポーネントは、１つ以上のバス（例えば、バス１８１０）を介して電子通信し得る。

メモリセル１８２０は、本明細書で説明するような情報を（すなわち、論理状態の形式で）蓄積し得る。ＢＩＯＳコンポーネン１８２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１８２５は、プロセッサと様々な他のコンポーネント、例えば、周辺コンポーネント、入力／出力制御コンポーネント等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１８２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。

プロセッサ１８３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、中央処理装置（ＣＰＵ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理コンポーネント、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ１８３０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラは、プロセッサ１８３０に統合され得る。プロセッサ１８３０は、様々な機能（例えば、キルトアーキテクチャ内の境界を除去することによってダイ領域を削減することを支持する機能又はタスク）を実施するために、メモリ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。

Ｉ／Ｏコントローラ１８３５は、デバイス１８０５に対する入力信号及び出力信号を管理し得る。Ｉ／Ｏコントローラ１８３５は、デバイス１８０５に統合されない周辺装置をも管理し得る。幾つかの場合、Ｉ／Ｏコントローラ１８３５は、外部周辺装置への物理的接続又はポートを表し得る。幾つかの場合、Ｉ／Ｏコントローラ１８３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）等のオペレーティングシステム、又は別の周知のオペレーティングシステムを利用し得る。

周辺コンポーネント１８４０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入力１８４５は、デバイス１８０５又はそのコンポーネントへの入力を提供する、デバイス１８０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１８４５は、Ｉ／Ｏコントローラ１８３５により管理され得、周辺コンポーネント１８４０を介してデバイス１８０５と相互作用し得る。

出力１８５０は、デバイス１８０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス１８０５の外にあるデバイス又は信号を表し得る。出力１８５０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力１８５０は、周辺コンポーネント１８４０を介してデバイス１８０５とインタフェースで連結する周辺装置であり得る。幾つかの場合、出力１８５０は、Ｉ／Ｏコントローラ１８３５により管理され得る。

デバイス１８０５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書に説明される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。デバイス１８０５は、コンピュータ、サーバ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話、ウェアラブル電子デバイス、又はパーソナル電子デバイス等であり得る。又は、デバイス１８０５は、そうしたデバイスの一部又は素子であり得る。

図１９は、本開示の様々な実施形態に従ったクロスポイントアーキテクチャに対するダイ領域の有効利用を支持する方法１９００を説明するフローチャートを示す。方法１９００の動作は、本明細書に説明されるように、メモリコントローラ１４０又はそのコンポーネントによって実装され得る。例えば、方法１９００の動作は、図１６〜図１８を参照しながら説明したようなアクセス動作マネージャにより実施され得る。幾つかの例では、メモリコントローラ１４０は、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下で説明される機能の内の幾つかを専用のハードウェアを使用して実施し得る。

幾つかの場合、方法は、基板層の境界部分に重なるメモリセルのアレイの少なくとも１つのセルを識別することであって、該アレイは、アクセス線を介してコア部分及び境界部分のデコーダに結合され、基板層は、デコーダを除外する制御回路部分を含むことをも含み得る。幾つかの場合、方法は、境界部分のデコーダを使用して少なくとも１つのセルにアクセスすることをも含み得る。幾つかの場合、少なくとも１つのセルにアクセスすることは、少なくとも１つのセルと境界部分のデコーダとの間に結合されたアクセス線を活性化することを含む。幾つかの場合、少なくとも１つのセルにアクセスすることは、基板層のコア部分に重なるメモリセルのアレイの第１の部分にアクセスすることと、基板層の境界部分に重なるメモリセルのアレイの第２の部分的にアクセスすることとを含む。幾つかの場合、基板層のコア部分は、コンポーネントの共通の構成を各々含む複数の区域を含む。幾つかの場合、基板層の境界部分は、境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含み、境界部分の区域は、コア部分の区域とは異なる、コンポーネントの構成を有する。幾つかの場合、少なくとも１つのセルにアクセスすることは、少なくとも１つのセルに、及び境界部分のデコーダに結合されたアクセス線であって、コア部分のデコーダに結合されたアクセス線よりも短いアクセス線を活性化することを含む。

ブロック１９０５において、メモリコントローラ１４０は、基板層の境界部分に重なるメモリセルのアレイの少なくとも１つのセルを識別し得、該アレイは、アクセス線を介してコア部分及び境界部分のデコーダに結合され、基板層は、デコーダを除外する制御回路部分を含む。ブロック１９０５の動作は、図１〜図１５を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１９０５の動作の実施形態は、図１６〜図１８を参照しながら説明したようにメモリセルマネージャによって実施され得る。

ブロック１９１０において、メモリコントローラ１４０は、境界部分のデコーダを使用して少なくとも１つのセルにアクセスし得る。ブロック１９１０の動作は、図１〜図１５を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック１９１０の動作の実施形態は、図１６〜図１８を参照しながら説明したようにデコーダマネージャによって実施され得る。

方法１９００を実施するための装置が説明される。装置は、基板層の境界部分に重なるメモリセルのアレイの少なくとも１つのセルを識別するための手段と、境界部分のデコーダを使用して少なくとも１つのセルにアクセスするための手段とを含み得る。幾つかの場合、アレイは、アクセス線を介してコア部分及び境界部分のデコーダに結合される。幾つかの場合、基板層は、デコーダを除外する制御回路部分を含む。

上で説明した方法１９００及び装置の幾つかの例では、少なくとも１つのセルと境界部分のデコーダとの間に結合されたアクセス線を活性化するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１９００及び装置の幾つかの例は、基板層のコア部分に重なるメモリセルのアレイの第１の部分にアクセスすることと、基板層の境界部分に重なるメモリセルのアレイの第２の部分にアクセスすることとのための処理、機構、手段、又は命令を更に含み得る。

上で説明した方法１９００及び装置の幾つかの例では、基板層のコア部分は、コンポーネントの共通の構成を各々含む複数の区域を含む。

上で説明した方法１９００及び装置の幾つかの例では、基板層の境界部分は、境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含む。幾つかの場合、境界部分の区域は、コア部分の区域とは異なる、コンポーネントの構成を有する。

上で説明した方法１９００及び装置の幾つかの例は、少なくとも１つのセルに、及び境界部分のデコーダに結合されたアクセス線であって、コア部分のデコーダに結合されたアクセス線よりも短いアクセス線を活性化するための処理、機構、手段、又は命令を更に含み得る。

上で説明した方法は、可能的実装を説明すること、動作及びステップは、再配置又は、さもなければ変更され得ること、及びその他の実装が可能であることに留意すべきである。更に、２つ以上の方法からの機構又はステップは組み合わせられ得る。

本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。

本明細書で使用されるように、用語“仮想接地（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する（virtual grounding）”又は“仮想接地される（virtually grounded）”は約０Ｖに接続されることを意味する。

用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は仲介コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。

用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。

本明細書で使用されるように、用語“短絡”は、当該２つのコンポーネント間の単一の仲介コンポーネントの活性化を介して、コンポーネント間に導電経路を確立するコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉鎖された場合に第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（又は線）間の電荷の流れを可能にする動的動作であり得る。

メモリデバイス１００を含む本明細書で論じられるデバイスは、シリコン（Ｓｉ）、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ地域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。

カルコゲニド材料は、Ｓ、Ｓｅ、及びＴｅの元素の内の少なくとも１つを含む材料又は合金であり得る。本明細書で論じられる相変化材料は、カルコゲニド材料であり得る。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含み得る。例示的なカルコゲニド材料及び合金は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、又はＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、それらに限定されない。本明細書で使用されるように、ハイフンで結んだ化学組成の表記法は、特定の化合物又は合金内に含まれる元素を指し示し、指し示された元素を伴う全ての化学量論を表すことを意図する。例えば、Ｇｅ−Ｔｅは、ｘ及びｙが任意の正の整数であり得るＧｅｘＴｅｙを含み得る。可変抵抗材料のその他の例は、２つ以上の金属、例えば、遷移金属、アルカリ土類金属、及び／又は希土類金属を含む二元金属酸化物材料又は混合原子価酸化物を含み得る。実施形態は、メモリセルのメモリコンポーネントと関連付けられる特定の１つ以上の可変抵抗材料に限定されない。例えば、可変抵抗材料の他の例は、メモリコンポーネントを形成するために使用され得、とりわけ、カルコゲニド材料、超巨大磁気抵抗材料、又はポリマーベースの材料を含み得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子コンポーネントに接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“模範的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する文字又は数字等の第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。

本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書に説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるように、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される模範的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるように、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲に含まれる。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (20)

1. 第１の構成を有する第１の複数のデコーダを含むコア部分、
   前記第１の構成とは異なる第２の構成を有する第２の複数のデコーダを含む境界部分、及び、
   デコーダを除外した制御回路部分
   を含み、
   前記コア部分は、
   前記コア部分と前記制御回路部分との間の第１の境界を画定する第１の境界線、及び、
   前記第１の境界線に対向して位置付けられ、前記コア部分と前記境界部分との間の第２の境界を画定する第２の境界線
   を含む、基板層と、
   前記第１の境界線において終端し、アクセス線の第２のサブセットの第２の長さとは異なる第１の長さを画定するアクセス線の第１のサブセットと、
   前記基板層の前記コア部分に渡って位置付けられたメモリセルの第１のサブセット、及び、前記基板層の前記境界部分に渡って位置付けられたメモリセルの第２のサブセットを含むメモリセルのアレイであって、メモリセルの前記第１のサブセットは前記第１の複数のデコーダと結合され、メモリセルの前記第２のサブセットは複数のアクセス線を介して前記第２の複数のデコーダと結合される、前記アレイと
   を含む、装置。
2. 前記コア部分は、前記コア部分と前記制御回路部分との間の第３の境界を画定する第３の境界線を更に含み、
   前記装置は、前記第３の境界線に対向して位置付けられた第４の境界線であって、前記コア部分と前記制御回路部分との間の第４の境界を画定する前記第４の境界線を更に含む、
   請求項１に記載の装置。
3. 前記コア部分の前記第２の境界線により画定される前記第２の境界を越えて拡張するアクセス線のサブセットであって、メモリセルの前記第２のサブセットと結合される、アクセス線の前記サブセット
   を更に含む、請求項１に記載の装置。
4. 前記第２の複数のデコーダの内の少なくとも１つは、メモリセルの前記第２のサブセットのメモリセルにアクセスするように構成される、
   請求項１に記載の装置。
5. 前記第１の複数のデコーダの内の少なくとも１つは、メモリセルの前記第２のサブセットのメモリセルにアクセスするように構成される、
   請求項１に記載の装置。
6. 前記基板層の前記コア部分は、コンポーネントの共通の構成を各々含む複数の区域を含む、
   請求項１に記載の装置。
7. 前記境界部分は、前記境界部分と前記コア部分との間の前記第２の境界を画定するために前記コア部分の前記第２の境界線と協働する第１の境界の境界線と、前記第１の境界の境界線に対向して位置付けられ、前記境界部分と前記制御回路部分との間の第３の境界を画定する第２の境界の境界線とを含む、
   請求項１に記載の装置。
8. 前記第２の複数のデコーダの各行デコーダと前記第２の境界の境界線との間に位置付けられた複数の列デコーダ
   を更に含む、請求項７に記載の装置。
9. アクセス線の第３のサブセットであって、前記境界部分内に位置付けられ、アクセス線の前記第３のサブセットの各アクセス線は、前記制御回路部分において終端するアクセス線の前記第３のサブセット
   を更に含む、請求項１に記載の装置。
10. 第１のアクセス線と、前記第１のアクセス線に直角に拡張する第２のアクセス線とに結合される、メモリセルの前記アレイ内の活性化メモリセル
    を更に含む、請求項１に記載の装置。
11. 第１の構成を有する第１の複数のデコーダを含むコア部分、及び、
    前記第１の構成とは異なる第２の構成を有する第２の複数のデコーダを含む境界部分
    を含み、
    前記コア部分は、
    前記コア部分の第１の境界を画定する第１の境界線、及び、
    前記第１の境界線に対向して位置付けられ、前記コア部分と前記境界部分との間の第２の境界を画定する第２の境界線
    を含む、基板層と、
    前記基板層の前記コア部分に渡って位置付けられたメモリセルの第１のサブセット、及び、前記基板層の前記境界部分に渡って位置付けられたメモリセルの第２のサブセットを含むメモリセルのアレイであって、メモリセルの前記第１のサブセットは前記第１の複数のデコーダと結合され、メモリセルの前記第２のサブセットは複数のアクセス線を介して前記第２の複数のデコーダと結合される、前記アレイと
    を含み、
    メモリセルの前記アレイは、前記コア部分及び前記境界部分に渡って位置付けられたメモリセルの第１のデッキと、メモリセルの前記第１のデッキに渡って位置付けられたメモリセルの第２のデッキとを含み、
    メモリセルの前記第１のデッキにアクセス可能である前記第２の複数のデコーダの第１の部分は、メモリセルの前記第２のデッキにはアクセス不可能である、
    装置。
12. 前記第２の複数のデコーダの第２の部分は、メモリセルの前記第２のデッキにアクセス可能であって、メモリセルの前記第１のデッキにはアクセス不可能である、
    請求項１１に記載の装置。
13. 第１の構成を有する第１の複数のデコーダを含むコア部分、及び、
    前記第１の構成とは異なる第２の構成を有する第２の複数のデコーダを含む境界部分
    を含み、
    前記コア部分は、
    前記コア部分の第１の境界を画定する第１の境界線、及び、
    前記第１の境界線に対向して位置付けられ、前記コア部分と前記境界部分との間の第２の境界を画定する第２の境界線
    を含む、基板層と、
    前記基板層の前記コア部分に渡って位置付けられたメモリセルの第１のサブセット、及び、前記基板層の前記境界部分に渡って位置付けられたメモリセルの第２のサブセットを含むメモリセルのアレイであって、メモリセルの前記第１のサブセットは前記第１の複数のデコーダと結合され、メモリセルの前記第２のサブセットは複数のアクセス線を介して前記第２の複数のデコーダと結合される、前記アレイと
    を含み、
    前記複数のアクセス線は、前記コア部分に渡って位置付けられ、
    前記コア部分は、繰り返しのパターンで配置される複数の地域であって、前記複数の地域の各地域が前記複数のアクセス線の対応するアクセス線と結合される、前記複数の地域を含む、
    装置。
14. 前記境界部分は、前記複数の地域のうちの少なくとも１つの地域を含む、請求項１３に記載の装置。
15. 少なくとも前記複数のアクセス線のサブセットは、前記境界部分に渡って位置付けられ、
    前記複数の地域のうちの前記少なくとも１つの地域は、前記サブセットのアクセス線と結合される、
    請求項１４に記載の装置。
16. 前記第２の複数のデコーダは、複数の列デコーダを含み、前記複数の列デコーダは、前記境界部分に重なるメモリセルの前記アレイと関連付けられる、
    請求項１３に記載の装置。
17. 前記第１の複数のデコーダの内の少なくとも１つのデコーダは、前記境界部分に重なるメモリセルの前記アレイのメモリセルと結合される、
    請求項１３に記載の装置。
18. 前記第２の複数のデコーダの内の少なくとも１つのデコーダは、前記境界部分に重なる前記アレイのメモリセルに結合される、
    請求項１３に記載の装置。
19. メモリセルの前記アレイは、メモリセルの少なくとも２つのデッキであって、前記コア部分及び前記境界部分に渡って位置付けられたメモリセルの第１のデッキと、メモリセルの前記第１のデッキに渡って位置付けられたメモリセルの第２のデッキとを含む、
    請求項１３に記載の装置。
20. 前記基板層は、行デコーダ及び列デコーダを除外する制御回路部分を更に含む、
    請求項１３に記載の装置。

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