WO2016047254A1 - メモリセルユニットアレイ - Google Patents

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memory cell
wiring
cell unit
layer
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晴彦 寺田
北川　真
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    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • the present disclosure relates to a memory cell unit array, specifically, a memory cell unit array including a plurality of nonvolatile memory cells.
  • a so-called cross-point type memory cell unit composed of a plurality of nonvolatile memory cells is well known.
  • This cross-point memory cell unit A plurality of first wirings (bit lines) extending in a first direction; A plurality of second wirings (word lines) that are spaced apart from the first wiring in the vertical direction and extend in a second direction different from the first wiring; and A non-volatile memory cell disposed in a region where the first wiring and the second wiring overlap, and connected to the first wiring and the second wiring; It is composed of Then, writing of information in the nonvolatile memory cell is performed depending on the direction of the voltage applied between the first wiring and the second wiring or the direction of the current flowing between the first wiring and the second wiring. Erasing is performed.
  • the memory cell unit disclosed in Japanese Patent Application Laid-Open No. 2009-223971 has two column system controls immediately below a plurality of nonvolatile memory cells constituting the memory cell unit.
  • a circuit and two row-related control circuits are provided, and the two column-related control circuits and the two row-related control circuits are arranged in a checkerboard shape.
  • a minimum processing dimension “F” as an index generally used for expressing the degree of integration of a semiconductor device.
  • the memory cell configuration having the highest density is such that the bit line pitch is 2F, the word line pitch is 2F, and the area occupied by one memory cell is 4F 2. is there.
  • the control circuit In order to connect the control circuit to the bit line and the word line, it is necessary to form a contact hole.
  • As a constraint (design rule) for improving the manufacturing yield in the manufacturing process of a semiconductor device it is often necessary to make the width of the wiring around the contact hole wider than the minimum processing dimension “F”.
  • FIG. 49 in order to connect all the bit lines and the control circuit, as shown in a schematic layout diagram in FIG. 49, for example, in the case of odd-numbered bit lines on the plane, FIG. A contact hole is provided at the upper end, and a contact hole is provided at the lower end of FIG. 49 in the even-numbered bit lines on the plane. The same applies to the word lines. For odd-numbered word lines, contact holes are provided at the left end of FIG. 49, and for even-numbered word lines, FIG. A contact hole is provided at the right end.
  • FIG. 51A is a schematic partial cross-sectional view taken along arrows BB and CC in FIG. 50A.
  • the column system control circuit 101A when the column system control circuit 101A is connected to a bit line, the column system control circuit 101A has an odd number of bit lines 115 arranged on the plane.
  • a contact hole 111 is provided at one end of the control circuit 101A, and the odd-numbered bit lines 115 are connected to the column control circuit 101A via the contact hole 111.
  • the even-numbered bit lines 116 on the plane it is necessary to provide a contact hole 112 at the other end of the column control circuit 101A.
  • the column control circuit 101A is connected to the even-numbered bit lines 116 through contact holes 112 and 113. Unless the contact holes 111 and 112 are arranged in this way, the highest density arrangement cannot be achieved for the reasons described above.
  • the contact hole 112 and the contact hole 113 must be connected by a wiring 114 formed on an interlayer insulating layer covering the column control circuits 101A and 101B and the row control circuits 102A and 102B.
  • the wiring 114 is disposed above the row control circuit 102B via an interlayer insulating layer.
  • an object of the present disclosure is to provide a memory cell unit array in which cross-point type memory cell units are arranged in a two-dimensional matrix having a configuration and structure that enables the highest density arrangement of nonvolatile memory cells. There is to do.
  • a memory cell unit array of the present disclosure is provided.
  • a plurality of first wires extending in a first direction;
  • a plurality of second wirings spaced apart from the first wirings in the vertical direction and extending in a second direction different from the first wirings; and
  • a non-volatile memory cell disposed in a region where the first wiring and the second wiring overlap, and connected to the first wiring and the second wiring; are arranged in a two-dimensional matrix in the first direction and the second direction,
  • Each memory cell unit includes a control circuit that controls the operation of the memory cell unit below the memory cell unit.
  • the control circuit includes: a first control circuit that controls an operation of the nonvolatile memory cell that constitutes the memory cell unit via the first wiring; and a nonvolatile memory cell that constitutes the memory cell unit via the second wiring.
  • a second control circuit for controlling the operation of The second wiring constituting the memory cell unit is connected to the second control circuit constituting the memory cell unit, A part of the first wiring constituting the memory cell unit is connected to the first control circuit constituting the memory cell unit, The remaining part of the first wiring constituting the memory cell unit is connected to the first control circuit constituting the adjacent memory cell unit adjacent in the first direction.
  • the memory cell unit array of the present disclosure a part of the first wiring configuring the memory cell unit is connected to the first control circuit configuring the memory cell unit, and the first wiring configuring the memory cell unit Since the remainder of the wiring is connected to the first control circuit constituting the adjacent memory cell unit adjacent in the first direction, the memory having a configuration and structure that enables the highest density arrangement of the nonvolatile memory cells
  • a memory cell unit array in which cell units are arranged in a two-dimensional matrix can be provided. Note that the effects described in the present specification are merely examples and are not limited, and may have additional effects.
  • FIG. 1 is a plan view schematically showing a part of the memory cell unit array according to the first embodiment, and shows a part of the first wiring.
  • FIG. 2 is a plan view schematically showing a part of the memory cell unit array of Example 1, and showing a part of the second wiring.
  • FIG. 3A is a perspective view schematically showing the nonvolatile memory cell in the first embodiment, and FIGS. 3B and 3C are equivalent circuit diagrams of the nonvolatile memory cell in the first embodiment.
  • FIG. 4 is a perspective view conceptually showing the nonvolatile memory cell in Example 1.
  • FIG. 5 is a plan view schematically showing a part of the memory cell unit array of Example 1, and showing a part of the first wiring.
  • FIG. 6 is a schematic partial cross-sectional view of the memory cell unit array according to the first embodiment cut along a virtual vertical plane parallel to the first direction.
  • FIG. 7 is a schematic partial cross-sectional view of the memory cell unit array of Example 1 cut along another virtual vertical plane parallel to the first direction.
  • FIG. 8 is a schematic partial cross-sectional view of the memory cell unit array of Example 1 cut along another virtual vertical plane parallel to the first direction.
  • FIG. 9 is a schematic partial cross-sectional view of the memory cell unit array of Example 1 cut along another virtual vertical plane parallel to the first direction.
  • 10A and 10B are schematic partial plan views of the memory cell unit array according to the first embodiment viewed along arrows 10A and 10B in FIG.
  • FIG. 11A and 11B are schematic partial plan views of the memory cell unit array according to the first embodiment viewed along arrows 11A and 11B in FIG. 12A and 12B are schematic partial cross-sectional views when the memory cell unit array of Example 1 is cut along a virtual vertical plane parallel to the second direction.
  • 13A and 13B are schematic partial plan views of the memory cell unit array according to the first embodiment viewed along arrows 13A and 13B in FIGS. 12A and 12B.
  • 14A and 14B are schematic partial plan views of the memory cell unit array according to the first embodiment viewed along arrows 14A and 14B in FIGS. 12A and 12B.
  • FIG. 15 is a schematic partial plan view of the memory cell unit array according to the first embodiment viewed along an arrow 15 in FIGS.
  • FIG. 16 is a schematic partial cross-sectional view of a modification of the memory cell unit array of Embodiment 1 cut along a virtual vertical plane parallel to the first direction.
  • 17A and 17B are schematic partial plan views as viewed along arrows 17A and 17B in FIG. 16 in a modification of the memory cell unit array according to the first embodiment.
  • 18A and 18B are schematic partial plan views as viewed along arrows 18A and 18B in FIG. 16 in a modification of the memory cell unit array of the first embodiment.
  • FIG. 19 is a perspective view schematically showing a nonvolatile memory cell in the second embodiment.
  • FIG. 20 is a conceptual partial cross-sectional view for explaining the components of the memory cell unit array of the second embodiment.
  • 21A and 21B are schematic partial plan views of the memory cell unit array according to the second embodiment viewed along arrows 21A and 21B in FIG. 22A and 22B are schematic partial plan views of the memory cell unit array according to the second embodiment when viewed along arrows 22A and 22B in FIG. 23A and 23B are schematic partial plan views of the memory cell unit array according to the second embodiment, viewed along arrows 23A and 23B in FIG. 24A and 24B are schematic partial plan views of the memory cell unit array according to the second embodiment as viewed along arrows 24A and 24B in FIG. 25A and 25B are schematic partial plan views of the memory cell unit array according to the second embodiment, viewed along arrows 25A and 25B in FIG. FIG.
  • FIG. 26 is a schematic partial plan view of the memory cell unit array according to the second embodiment viewed along an arrow 26 in FIG.
  • FIG. 27 is a conceptual partial cross-sectional view for explaining components of the memory cell unit array of the second embodiment.
  • 28A and 28B are schematic partial plan views of the memory cell unit array according to the second embodiment when viewed along arrows 28A and 28B in FIG.
  • FIGS. 29A and 29B are schematic partial plan views of the memory cell unit array according to the second embodiment viewed along arrows 29A and 29B in FIG.
  • 30A and 30B are schematic partial plan views of the memory cell unit array according to the second embodiment as viewed along arrows 30A and 30B in FIG.
  • FIG. 31A and 31B are schematic partial plan views of the memory cell unit array according to the second embodiment viewed along arrows 31A and 31B in FIG. 32A and 3B are schematic partial plan views of the memory cell unit array according to the second embodiment as viewed along arrows 32A and 32B in FIG.
  • FIG. 33 is a perspective view schematically showing the nonvolatile memory cell in the third embodiment.
  • FIG. 34 is a conceptual partial cross-sectional view for explaining the components of the memory cell unit array of the third embodiment.
  • FIG. 35 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along an arrow 35 in FIG.
  • FIG. 36 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along the arrow 36 in FIG.
  • FIG. 37 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along the arrow 37 in FIG.
  • FIG. 38 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along the arrow 38 in FIG.
  • FIG. 39 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along the arrow 39 in FIG.
  • FIG. 40 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along the arrow 40 in FIG.
  • FIG. 41 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along the arrow 41 in FIG.
  • FIG. 42 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along the arrow 42 in FIG.
  • FIG. 43 is a schematic partial plan view of the memory cell unit array according to the third embodiment viewed along the arrow 43 in FIG.
  • FIG. 44 is a perspective view schematically showing a nonvolatile memory cell in Example 4.
  • FIG. 45 is a diagram for explaining a modification of the arrangement of the memory cell units in the fifth embodiment.
  • FIG. 46 is a diagram for explaining a modification of the arrangement of the memory cell units in the fifth embodiment.
  • FIG. 47 is a diagram for explaining a modification of the arrangement of the memory cell units in the fifth embodiment.
  • FIG. 48 is a diagram for explaining a modification of the arrangement of the memory cell units in the fifth embodiment.
  • FIG. 49 is a diagram schematically showing the arrangement of bit lines, word lines, and contact holes in a conventional cross-point type memory cell unit.
  • 50A and 50B are diagrams schematically showing the arrangement of control circuits, contact holes, and the like in the cross-point type memory cell unit disclosed in Japanese Patent Application Laid-Open No. 2009-223971.
  • 51A is a diagram schematically showing the arrangement of the first wiring (bit line) in the cross-point type memory cell unit disclosed in Japanese Patent Laid-Open No. 2009-223971 shown in FIGS. 50A and 50B.
  • 51C is a schematic partial cross-sectional view taken along arrows BB and CC in FIG. 50A.
  • the first wiring connected to the first control circuit constituting the memory cell unit and the first control circuit constituting the adjacent memory cell unit can be alternately arranged.
  • the control circuit is covered with an interlayer insulation layer,
  • the first control circuit and the first wiring are connected via a first contact hole formed in the interlayer insulating layer,
  • the second control circuit and the second wiring can be connected through a second contact hole formed in the interlayer insulating layer.
  • the control circuit is covered with an interlayer insulation layer,
  • the first control circuit and the first wiring are connected via the first control wiring and the first contact hole formed in the interlayer insulating layer,
  • the second control circuit and the second wiring are connected via the second control wiring and the second contact hole formed in the interlayer insulating layer,
  • the first control circuit and the second control wiring do not overlap in the vertical direction,
  • the second control circuit and the first control wiring can be configured not to overlap each other in the vertical direction.
  • the first contact hole in one memory cell unit and the first contact hole in the memory cell unit adjacent to the one memory cell unit in the first direction are parallel to the second direction.
  • the positions of the projected images of the first contact holes can be arranged at equal intervals along the second direction.
  • the second wiring may be connected to the second control circuit at the end.
  • the first wiring belonging to one memory cell unit is common to the first wiring belonging to the memory cell unit adjacent to the one memory cell unit along the first direction, and is approximately at the center of the first wiring. In the section, the first wiring is connected to the first control circuit.
  • the memory cell units are arranged in a line along the second direction, and are mutually aligned along the first direction. It can be set as the form which has shifted
  • the memory cell units are arranged in one row along the second direction, and 1 ⁇ 2 of the length of the memory cell unit along the second direction along the first direction.
  • a half of the first wiring constituting the memory cell unit is connected to the first control circuit constituting the memory cell unit, and The other half of the first wiring constituting the memory cell unit may be connected to the first control circuit constituting the adjacent memory cell unit adjacent in the first direction.
  • the memory cell units may be arranged based on a stretcher bond pattern in a brick floor pattern.
  • a half of the first wiring constituting the memory cell unit is connected to the first control circuit constituting the memory cell unit, and the remaining half of the first wiring constituting the memory cell unit.
  • the first control circuit is composed of two circuits, a 1-1 control circuit and a 1-2 control circuit
  • the second control circuit is composed of two circuits, a 2-1 control circuit and a 2-2 control circuit
  • the 1-1 control circuit is disposed along the first side of the control circuit extending in parallel with the second direction
  • the 1-2 control circuit extends in parallel with the second direction and is disposed along the third side of the control circuit facing the first side.
  • the 2-1 control circuit is disposed along the second side of the control circuit extending in parallel with the first direction
  • the 2-2 control circuit may be arranged along the fourth side of the control circuit that extends in parallel with the first direction and faces the second side.
  • the 2-1 control circuit occupies all of the second side and is arranged to occupy a part of the first side and a part of the third side.
  • the 2-2 control circuit occupies all of the fourth side, and is arranged to occupy a part of the first side and a part of the third side,
  • the 1-1 control circuit is arranged to occupy a part of the first side,
  • the 1-2 control circuit may be arranged to occupy a part of the third side. Further, in these cases, the 1-1 control circuit is controlled with respect to the center of the control circuit.
  • the area occupied by the circuit and the area occupied by the 1-2 control circuit are arranged in point symmetry (two-fold symmetry), and the area occupied by the 2-1 control circuit and the second 2-
  • the configuration occupied by the two control circuits is point-symmetric (two-fold symmetry), or the first-first control circuit passes through the center of the control circuit and is parallel to the second direction.
  • the occupied area and the area occupied by the 1-2 control circuit are arranged in line symmetry, and the area occupied by the 2-1 control circuit with respect to an axis passing through the center of the control circuit and parallel to the first direction
  • the area occupied by the 2-2 and the area occupied by the 2-2 control circuit should be arranged symmetrically. Can.
  • the ratio of (length along the second direction of the first control circuit) / (length along the second direction of the entire control circuit) is 1/3 to 2/3, preferably 1/2. It can be illustrated.
  • the length along the second direction of the first control circuit in one memory cell unit is L 1
  • the length along the second direction of the first control circuit in the adjacent memory cell unit adjacent to the one memory cell unit Length (specifically, the length along the second direction of the portion of the first control circuit constituting the adjacent memory cell unit connected to the remaining portion of the first wiring constituting one memory cell unit. Is L 1 ′
  • the length of the entire control circuit along the second direction is L 0 .
  • L 0 L 1 + L 1 ' Is preferable, but in some cases, L 0 > L 1 + L 1 ' It may be.
  • the second control circuit is composed of two circuits, a 2-1 control circuit and a 2-2 control circuit,
  • the 2-1 control circuit is disposed along the second side of the control circuit extending in parallel with the first direction
  • the 2-2 control circuit extends in parallel with the first direction and is disposed along the fourth side of the control circuit facing the second side.
  • the first control circuit may be arranged from the first side of the control circuit extending in parallel to the second direction to the third side of the control circuit facing the first side.
  • the first control circuit is composed of two circuits, a 1-1 control circuit and a 1-2 control circuit
  • the second control circuit is arranged from the second side of the control circuit extending in parallel to the first direction to the fourth side of the control circuit facing the second side
  • the 1-1 control circuit is disposed along the first side of the control circuit extending in parallel with the second direction
  • the 1-2 control circuit may be configured to extend in parallel with the first direction and to be disposed along the third side of the control circuit facing the first side.
  • the nonvolatile memory cells can be formed in a multilayered form of N layers (where N ⁇ 2). .
  • the first wiring is formed in the first wiring layer of the N layer
  • the second wiring is formed in the second wiring layer of the N layer
  • a non-volatile memory cell may be formed between the first wiring layer and the second wiring layer, or alternatively
  • the first wiring is formed in the (N / 2 + 1) layer (where N is an even number of 2 or more) first wiring layer
  • the second wiring is formed in the (N / 2) second wiring layer.
  • a non-volatile memory cell may be formed between the first wiring layer and the second wiring layer, or alternatively The first wiring is formed in the first wiring layer of (N / 2) layer (where N is an even number of 2 or more), and the second wiring is formed in the second wiring layer of (N / 2 + 1) layer.
  • a non-volatile memory cell may be formed between the first wiring layer and the second wiring layer, or alternatively The first wiring is formed in the first wiring layer of the ⁇ (N + 1) / 2 ⁇ layer (where N is an odd number of 3 or more), and the second wiring is the second of the ⁇ (N + 1) / 2 ⁇ layer. Formed in the wiring layer, A non-volatile memory cell may be formed between the first wiring layer and the second wiring layer.
  • the nonvolatile memory cell includes a nonvolatile memory element.
  • a nonvolatile memory element for example, (A) Phase change type nonvolatile memory element (Phase Change RAM, PCRAM) (B) Tunneling magnetoresistive effect element (C) which is MRAM (Magnetic Random Access Memory) using TMR (Tunnel Magnetoresistance) effect, information is written and erased by reversing the magnetization of the storage layer by spin torque.
  • a spin-injection type magnetoresistive effect element (D) applying a magnetic reversal by spin injection and a ferroelectric-type nonvolatile semiconductor memory element (FeRAM, Ferroelectric Random Access Memory) using a ferroelectric material (E)
  • An interelectrode substance layer is provided between the electrodes, and includes an oxidation-reduction reaction active substance that can be an electrode reaction inhibition layer depending on the voltage application state between the electrodes, and depending on the voltage application state between the electrodes
  • a non-volatile memory device (F) carbon nanotube in which an electrode reaction inhibition layer is formed or disappeared along an interface region between an electrode and an interelectrode material layer, or the area of the electrode reaction inhibition layer is increased or decreased
  • Memory elements carbon nanotubes, which constitute memory elements themselves, and wirings and electrodes in various nonvolatile memory cells (various nonvolatile memory elements) composed of carbon nanotubes)
  • G Organic thin film memory element (using an organic material for the organic compound layer for storing information) Can be mentioned.
  • a phase change nonvolatile memory element has a structure in which a resistance change layer functioning as a memory portion is disposed between two electrodes.
  • a resistance change layer information is stored by changing an electric resistance value (hereinafter, sometimes simply referred to as “resistance value”).
  • the phase change type (resistance change type) nonvolatile memory element is, for example, (A) Form having a resistance change layer made of an ion conductor containing a metal (b) Form having a resistance change layer having a laminated structure of a high resistance layer and an ion source layer (ion supply source layer) (C) Form having a resistance change layer made of a chalcogenide material (d) Form having a resistance change layer made of a material having an electric field induced giant resistance change effect (CER effect: Colossal Electro-Resistance effect) (E) It can be configured to have a variable resistance layer made of a material having a giant magnetoresistance change effect (CMR effect: Colossal Magneto-Resistance effect).
  • A Form having a resistance change layer made of an ion conductor containing a metal
  • C Form having a resistance change layer having a laminated structure of a high resistance layer and an ion source layer (ion supply source layer)
  • C Form
  • phase change type memory element that operates as a memory element by utilizing the fact that the electric resistance of the phase change material constituting the variable resistance layer differs by several orders of magnitude between an amorphous state and a crystalline state, and PMC (Programmable metallization) Cell)
  • G ReRAM (Resistance Random Access Memory) in which a metal oxide is sandwiched between two electrodes and a pulse voltage is applied to the electrodes.
  • variable resistance layer is made of an ion conductor containing a metal
  • the variable resistance layer is at least one selected from the group consisting of copper (Cu), silver (Ag), and zinc (Zn).
  • Conductive or semiconductive containing an element (atom) and at least one element (chalcogen) (atom) selected from the group consisting of tellurium (Te), sulfur (S) and selenium (Se) (For example, a thin film made of GeSbTe, GeTe, GeSe, GeS, SiGeTe, SiGeSbTe).
  • a laminated structure of these thin films and a thin film made of, for example, Ag, Ag alloy, Cu, Cu alloy, Zn, Zn alloy may be adopted, or the whole of these thin films or in the film thickness direction may be adopted.
  • a film (rare earth oxide thin film) or an oxide film of Hf, Ta, W, or the like may be formed.
  • the ion source layer includes at least one metal element as a cationizable element, and further an anionizable element.
  • the metal element As a structure containing at least one element (chalcogen) (atom) selected from the group consisting of tellurium (Te), sulfur (S) and selenium (Se).
  • the metal element and the chalcogen are combined to form a metal chalcogenide layer (chalcogenide-based material layer).
  • the metal chalcogenide layer mainly has an amorphous structure and serves as an ion supply source.
  • the ion source layer is formed to have a resistance value lower than that of the high resistance layer in the initial state or the erased state.
  • the metal element constituting the metal chalcogenide layer is present in the metal state in the ion source layer containing the chalcogen described above so that it is reduced on the electrode during the write operation to form a metal state conduction path (filament).
  • the element is a chemically stable element, and examples of such a metal element include copper (Cu), aluminum (Al), germanium (Ge), and zinc (Zn).
  • 4A, 5A, and 6A group transition metals namely, Ti (titanium), Zr (zirconium), Hf (hafnium), V (vanadium), Nb (niobium), Ta (tantalum), Cr (chromium), Mo ( Molybdenum) and W (tungsten).
  • Ti titanium
  • Zr zirconium
  • Hf hafnium
  • V vanadium
  • Nb niobium
  • Ta tantalum
  • Cr chromium
  • Mo Molybdenum
  • W tungsten
  • constituent material of the ion source layer include ZrTeAl, TiTeAl, CrTeAl, WTeAl, TaTeAl, and CuTe.
  • CuZrTeAl to which Cu is added to ZrTeAl, CuZrTeAlGe to which Ge is added, and CuZrTeAlSiGe to which Si is further added as an additive element can be exemplified.
  • ZrTeMg using Mg instead of Al can also be mentioned.
  • the same additive element can be used.
  • a specific constituent material of the ion source layer for example, TaTeAlGe can be cited.
  • Te tellurium
  • S sulfur
  • Se selenium
  • I iodine
  • Specific examples of the constituent material of the ion source layer include ZrSAl, ZrSeAl, and ZrIAl. be able to.
  • the Te / ion source layer (including the metal element M) can be obtained by configuring the metal element constituting the metal chalcogenide layer from a metal element (M) that easily reacts with tellurium (Te) contained in the high resistance layer.
  • a stabilized structure of M ⁇ Te / ion source layer can be obtained by heat treatment after film formation.
  • the metal element (M) that easily reacts with tellurium (Te) include aluminum (Al) and magnesium (Mg).
  • silicon (Si) is an additive element that can be expected to improve retention characteristics at the same time.
  • silicon (Si) is preferably added to the ion source layer together with zirconium (Zr).
  • Zr zirconium
  • the content of silicon (Si) in the ion source layer is 10 to 10%. It is preferably within the range of about 45 atomic%.
  • the high resistance layer When a predetermined voltage is applied to the nonvolatile memory element, the high resistance layer has a low resistance value due to diffusion of at least one metal element as a cationizable element into the high resistance layer.
  • the high resistance layer has a function as a barrier in electrical conduction.
  • the high resistance layer Shows a high resistance value.
  • the high resistance layer includes, for example, a layer made of a compound mainly composed of tellurium (Te) that behaves as an anion component. Specific examples of such a compound include AlTe, MgTe, and ZnTe.
  • the content of aluminum (Al) is preferably 20 atomic% or more and 60 atomic% or less.
  • the high resistance layer may include an oxide such as aluminum oxide (AlO x ).
  • the initial resistance value of the high resistance layer is preferably 1 M ⁇ or more, and the resistance value in the low resistance state is preferably several hundred k ⁇ or less. That is, the nonvolatile memory element stores information and the like by changing the resistance value of the high resistance layer. In order to read out the resistance state of the miniaturized nonvolatile memory element at high speed, it is preferable to reduce the resistance value in the low resistance state as much as possible.
  • the high resistance layer can be formed not only in a single layer configuration but also in a multilayer configuration. In this case, the lower layer containing the most tellurium as an anion component is in contact with the high resistance layer side electrode, and the upper layer is other than tellurium. Elements as anion components are included.
  • the high resistance layer include SiN, SiO 2 , Gd 2 O 3, and materials containing fluorine (for example, MgF 2 , AlF 3 , CaF 2 , LiF).
  • the high resistance layer contains the largest amount of tellurium (Te) as an anion component
  • the metal element diffused in the high resistance layer is stabilized when the resistance of the high resistance layer is lowered, and the low resistance state is obtained. It becomes easy to hold.
  • tellurium (Te) has a weaker bonding force with a metal element than an oxide or silicon compound, and the metal element diffused in the high resistance layer easily moves to the ion source layer, so that the erasing characteristics are improved. That is, the retention characteristic of the write data in the low resistance state is improved, and the voltage can be lowered when erasing data. Furthermore, it is possible to reduce the variation in resistance value in the erased state with respect to many write / erase operations.
  • the chalcogenide compound has a chalcogenide compound whose absolute value increases in the order of tellurium ⁇ selenium ⁇ sulfur ⁇ oxygen. Therefore, the lower the oxygen in the high resistance layer, the lower the electronegativity chalcogenide is used. The improvement effect is higher.
  • Examples of the material constituting the electrode include W (tungsten), WN (tungsten nitride), Cu (copper), Al (aluminum), Mo (molybdenum), Au (gold), Pt (platinum), Ti (titanium), Examples thereof include TiN (titanium nitride), TiW (titanium / tungsten), Mo (molybdenum), Ta (tantalum), and silicide.
  • the electrode is made of a material that may cause ion conduction in an electric field such as copper (Cu)
  • the surface of the electrode is made of tungsten (W), tungsten nitride (WN), titanium nitride ( You may coat
  • the material constituting the electrode is a material that is more difficult to ionize than Al (aluminum), for example, Cr (chromium), W (tungsten), Co (Cobalt), Si (Silicon), Au (Gold), Pd (Palladium), Mo (Molybdenum), Ir (Iridium), Ti (Titanium), etc.
  • a nitride film can be mentioned.
  • the conductive material layer (or wiring) a known conductive material including a conductive material similar to that of the electrode can be used.
  • the electrode and the conductive material layer (or wiring) can be formed by, for example, a PVD method or a CVD method exemplified by a sputtering method.
  • a voltage in the “positive direction” for example, the high resistance layer has a negative potential and the ion source layer side has a positive potential
  • Add a pulse As a result, the metal element contained in the ion source layer is ionized and diffused into the high resistance layer, and is combined with electrons on the electrode and deposited, or remains in the high resistance layer to form an impurity level. .
  • a conductive path containing a metal element is formed in the information storage layer, more specifically in the high resistance layer, and the resistance of the information storage layer is lowered (information storage state).
  • the information storage layer is kept in a low resistance state. As a result, information is written and held.
  • PROM Programmable Read Only Memory
  • information storage is completed only by this information storage process.
  • a rewriting process is necessary for application to a storage device that can rewrite information multiple times, that is, a RAM (Random Access Memory) or an EEPROM.
  • a voltage pulse of “negative direction” for example, the high resistance layer is positive potential and the ion source layer side is negative potential
  • the metal element deposited on the electrode is ionized and dissolved in the ion source layer.
  • the conduction path containing the metal element disappears, and the resistance of the high resistance layer becomes high (initial state or erased state).
  • the information storage layer is kept in a high resistance state.
  • the written information is erased.
  • a voltage in the “positive direction” for example, a negative potential is applied to the high resistance layer and a positive potential is applied to the ion source layer side
  • the high resistance state is associated with information “0” and the low resistance state is associated with information “1”
  • the information is changed from “0” to “1” in the information writing process, and “1” in the information erasing process. Change from 0 to “0”.
  • the operation for setting the low resistance state and the operation for setting the high resistance state correspond to the write operation and the erase operation, respectively.
  • the erase operation and the write operation may correspond to the opposite resistance state. .
  • variable resistance layer is composed of a chalcogenide-based material
  • examples of the chalcogenide-based material include compounds of metals such as GeSbTe, ZnSe, and GaSnTe, and Se and Te.
  • variable resistance layer is made of a material having an electric field induced giant resistance change effect (CER effect)
  • CER effect a ternary perovskite transition metal oxide (PrCaMnO 3 or SrTiO 3 )
  • PrCaMnO 3 or SrTiO 3 ternary perovskite transition metal oxide
  • Binary transition metal oxides (CiO, NiO, CuO, TiO 2 , Fe 3 O 4 ) can also be mentioned.
  • the resistance change The layer is composed of a chalcogenide-based material.
  • a pulsed large current eg, 200 microamperes, 20 nanoseconds
  • the phase change material constituting the resistance change layer becomes an amorphous state, resulting in high resistance.
  • ReRAM is composed of a multi-component metal oxide composed of a plurality of metal elements such as perovskite-type metal oxides and oxygen, or a binary metal oxide composed of one kind of metal element and oxygen. And can be a unipolar (nonpolar) type, a bipolar type, a filament type (fuse / antifuse type), or an interface type.
  • the non-volatile memory element can be composed of a so-called non-volatile magnetic memory element having a magnetoresistive effect.
  • a nonvolatile memory element include a tunnel magnetoresistive effect element (MRAM) of a current magnetic field inversion method, and a spin injection type magnetoresistive effect element (magnetism inversion by spin injection) ( Spin RAM).
  • MRAM tunnel magnetoresistive effect element
  • Spin RAM spin injection type magnetoresistive effect element
  • the latter includes an in-plane magnetization method and a perpendicular magnetization method.
  • a storage layer (also called a recording layer, a magnetization inversion layer or a free layer) for storing information, an intermediate layer, and a fixed layer (magnetization)
  • a laminated structure having a TMR (Tunnel Magnetoresistance) effect or a GMR (Giant Magnetoresistance) effect can be formed by a reference layer, a fixed layer, or a magnetization fixed layer.
  • spin polarization current a write current
  • the magnetization of the storage layer is reversed by the torque, and the magnetization direction of the storage layer, the magnetization direction of the fixed layer, and the magnetization direction of the storage layer are arranged in parallel.
  • the magnetization of the storage layer is reversed by the spin torque that acts when electrons flow from the storage layer to the fixed layer.
  • the direction and the magnetization direction of the fixed layer are antiparallel.
  • a stacked structure having a TMR effect or a GMR effect (double spin filter structure) may be formed by a plurality of fixed layers, intermediate layers, storage layers, intermediate layers, and a plurality of fixed layers. it can.
  • the laminated structure having the TMR effect is constituted by the fixed layer, the intermediate layer, and the storage layer.
  • the non-layer functioning as a tunnel insulating film is provided between the fixed layer made of a magnetic material and the storage layer made of a magnetic material.
  • ferromagnetic materials such as nickel (Ni), iron (Fe), cobalt (Co), and alloys of these ferromagnetic materials (for example, Co-Fe, Co-Fe-B, Co-Fe) -Ni, Fe-Pt, Ni-Fe, etc.), or alloys in which gadolinium (Gd) is added to these alloys, and non-magnetic elements (for example, tantalum, boron, chromium, platinum, silicon, carbon) , Nitrogen and the like (eg, Co—Fe—B), oxides containing at least one of Co, Fe, and Ni (eg, ferrite: Fe—MnO), half-metallic ferromagnetic materials a group of intermetallic compounds called (Heusler alloys: NiMnSb, Co 2 MnGe, Co 2 MnSi, Co 2 CrAl etc.), oxides (e.g., (La, Sr) MnO 3 , Cr
  • a heavy rare earth such as terbium (Tb), dysprosium (Dy), holmium (Ho) or the like may be added to the alloy.
  • An alloy containing may be laminated.
  • the crystallinity of the memory layer and the fixed layer is essentially arbitrary, and may be polycrystalline, single crystal, or amorphous.
  • the storage layer can have a single layer structure, a stacked structure in which a plurality of different ferromagnetic material layers described above are stacked, or a stacked structure in which a ferromagnetic material layer and a nonmagnetic material layer are stacked. It can also be configured.
  • the fixed layer examples include the above-described material (ferromagnetic material) constituting the storage layer.
  • the fixed layer is a laminate of a Co layer and a Pt layer, or a Co layer and a Pd layer. Laminated body, Co layer and Ni layer laminated body, Co layer and Tb layer laminated body, Co—Pt alloy layer, Co—Pd alloy layer, Co—Ni alloy layer, Co—Fe alloy layer, Co -Tb alloy layer, Co layer, Fe layer, or Co-Fe-B alloy layer, or alternatively, these materials include Ag, Cu, Au, Al, Si, Bi, Ta , B, C, O, N, Pd, Pt, Zr, Hf, Ir, W, Mo, Nb and other nonmagnetic elements are added to adjust the magnetic properties, and the crystal structure, crystallinity, and stability of the material
  • the fixed layer is preferably a Co—Fe—B alloy layer.
  • the magnetization direction of the fixed layer is a reference for information
  • the magnetization direction should not be changed by storing (recording) or reading information, but it does not necessarily have to be fixed in a specific direction and is more stable than the storage layer. What is necessary is just to make it the structure and structure which change a magnetization direction harder than a memory
  • the fixed layer may be a structure composed of a plurality of fixed layers, and such a structure is called a laminated ferri structure.
  • the laminated ferrimagnetic structure is a laminated structure having antiferromagnetic coupling, that is, a structure in which interlayer exchange coupling between two magnetic material layers becomes antiferromagnetic, and synthetic antiferromagnetic coupling (SAF: SynthetictheAntiferromagnet) Also called a structure in which the interlayer exchange coupling between two magnetic material layers becomes antiferromagnetic or ferromagnetic depending on the thickness of the nonmagnetic layer, for example, S. S. Parkin et. Al, Physical Review Letters, 7 May, pp 2304-2307 (1990).
  • Examples of the material constituting the nonmagnetic layer include ruthenium (Ru) and alloys thereof, or, alternatively, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr, Examples include Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, and alloys thereof.
  • Ru ruthenium
  • alloys thereof or, alternatively, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr
  • Examples include Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, and alloys thereof.
  • the fixed layer may have a magnetostatic coupling structure, and an antiferromagnetic layer may be disposed adjacent to the fixed layer.
  • the magnetostatic coupling structure is a structure in which antiferromagnetic coupling is obtained in two magnetic material layers by a leakage magnetic field from the end face of the magnetic material layer.
  • materials constituting the antiferromagnetic layer include iron-manganese alloys, nickel-manganese alloys, platinum-manganese alloys, platinum-chromium-manganese alloys, iridium-manganese alloys, rhodium-manganese alloys, and cobalt oxidation. Products, nickel oxide, and iron oxide (Fe 2 O 3 ).
  • the intermediate layer is preferably made of a nonmagnetic film. That is, in the spin-injection magnetoresistive effect element, it is preferable that the intermediate layer in the case of forming the laminated structure having the TMR effect is made of a nonmagnetic film made of an insulating material.
  • magnesium oxide (MgO), magnesium nitride, magnesium fluoride, aluminum oxide (AlO x ), aluminum nitride (AlN), silicon oxide can be used as the material constituting the non-magnetic film made of an insulating material.
  • Examples thereof include various insulating materials such as N—O, BN, and ZnS, dielectric materials, and semiconductor materials.
  • examples of the material constituting the non-magnetic film constituting the laminated structure having the GMR effect include conductive materials such as Cu, Ru, Cr, Au, Ag, Pt, Ta, and alloys thereof. If it has high conductivity (resistivity is several hundred ⁇ ⁇ cm or less), any non-metallic material may be used. However, a material that does not easily cause an interface reaction with the memory layer or the fixed layer can be appropriately selected. desirable.
  • the intermediate layer made of an insulating material can be obtained, for example, by oxidizing or nitriding a metal film formed by a sputtering method. More specifically, when aluminum oxide (AlO x ) or magnesium oxide (MgO) is used as an insulating material constituting the intermediate layer, for example, aluminum or magnesium formed by sputtering is oxidized in the air.
  • AlO x aluminum oxide
  • MgO magnesium oxide
  • Method plasma oxidation of aluminum or magnesium formed by sputtering method, method of oxidizing aluminum or magnesium formed by sputtering method with IPC plasma, aluminum or magnesium formed by sputtering method in oxygen
  • Method of natural oxidation method of oxidizing aluminum or magnesium formed by sputtering method with oxygen radical, method of irradiating ultraviolet rays when aluminum or magnesium formed by sputtering method is naturally oxidized in oxygen, aluminum It can be exemplified a method of forming the magnesium by reactive sputtering, a method for forming an aluminum oxide (AlO X) or magnesium oxide (MgO) by a sputtering method.
  • the various layers described above are, for example, chemical vapor typified by physical vapor deposition method (PVD method) exemplified by sputtering method, ion beam deposition method, vacuum evaporation method, and ALD (Atomic Layer Deposition) method. It can be formed by a vapor deposition method (CVD method).
  • the patterning of these layers can be performed by a reactive ion etching method (RIE method) or an ion milling method (ion beam etching method).
  • RIE method reactive ion etching method
  • ion beam etching method ion beam etching method
  • the first wiring (or the second wiring) may be connected to the fixed layer through the antiferromagnetic material layer.
  • the first wiring passes through the fixed layer.
  • the second wiring passes through the fixed layer.
  • a base layer made of Ta, Cr, Ru, Ti, or the like is formed between the first wiring (or the second wiring) and the antiferromagnetic material layer in order to improve the crystallinity of the antiferromagnetic material layer. May be.
  • a cap layer is formed between the memory layer and the wiring in order to prevent mutual diffusion of atoms constituting the wiring and the connection portion and atoms constituting the memory layer, to reduce contact resistance, and to prevent oxidation of the memory layer. It is preferable.
  • the cap layer include a Ta layer, a Ru layer, a Pt layer, a Ti layer, a W layer, a MgO layer, and a laminated structure of a Ru film / Ta film.
  • the three-dimensional shape of the laminated structure is a cylindrical shape (cylindrical shape), which ensures easy processing and uniformity of the direction of the easy axis of magnetization in the memory layer.
  • the present invention is not limited to this, but it is not limited to this, but includes a triangular prism, a quadrangular prism, a hexagonal prism, an octagonal prism, etc. (including those in which a side or a side edge is rounded), an elliptical prism, etc. It can also be.
  • the magnetization direction in the storage layer is changed to the first direction.
  • the direction or the second direction (the direction opposite to the first direction)
  • information is written in the storage layer.
  • An underlayer made of Ta, Cr, Ru, Ti, or the like may be formed between the laminated structure and the wiring in order to improve the crystallinity of the magnetic layer in contact with the wiring of the laminated structure.
  • the redox active material layer includes nickel (Ni), cobalt (Co), chromium ( Cr), titanium (Ti), tantalum (Ta), iron (Fe), aluminum (Al), vanadium (V), tungsten oxide (WO 3 ) reductant (H x WO 3 ) and vanadium (V) oxidation It is composed of at least one of the group consisting of things.
  • the interelectrode material layer includes at least one of chalcogenide-based materials such as sulfur (S), selenium (Se), and tellurium (Te), germanium (Ge), silicon (Si), antimony (Sb), and indium.
  • chalcogenide-based materials such as sulfur (S), selenium (Se), and tellurium (Te), germanium (Ge), silicon (Si), antimony (Sb), and indium.
  • An amorphous thin film containing at least one of (In) is used as a base material.
  • the first wiring and the second wiring are copper (Cu), aluminum (Al), gold (Au), platinum (Pt), titanium (Ti), molybdenum (Mo), tantalum (Ta), tungsten (W). It has a single layer structure such as TiN, TiW, WN, silicide, etc., or it has a layered structure such as a base layer made of Cr, Ti, etc., and a Cu layer, Au layer, Pt layer, etc. formed thereon. It may be. Furthermore, it can also be composed of a single layer of Ta or the like or a laminated structure with Cu, Ti or the like. These wirings can be formed by, for example, a PVD method exemplified by a sputtering method.
  • the first wiring and the second wiring are formed on the interlayer insulating layer, and as a material constituting the interlayer insulating layer, silicon oxide (SiO 2 ), silicon nitride (SiN), SiON, SOG, NSG, BPSG, PSG, BSG, or LTO can be exemplified, and can be formed based on a CVD method or a PVD method exemplified by a sputtering method.
  • the material constituting the contact hole include polysilicon doped with impurities, refractory metal such as tungsten, Ti, Pt, Pd, Cu, TiW, TiNW, WSi 2 and MoSi 2 and metal silicide.
  • the nonvolatile memory cell is formed between the first wiring and the second wiring, but between the first wiring and the nonvolatile memory cell, or alternatively, between the second wiring and the nonvolatile memory cell.
  • a selection element for controlling a current flowing through the nonvolatile memory cell is provided.
  • examples of the selection element include elements having nonlinear current-voltage characteristics, such as bidirectional diodes and varistors.
  • the control circuit a well-known circuit formed on a silicon semiconductor substrate can be exemplified.
  • the control circuit includes, for example, various decoders and sense amplifiers.
  • Example 1 relates to a memory cell unit array of the present disclosure.
  • a schematic plan view of a part of the memory cell unit array of Embodiment 1 is shown in FIGS.
  • FIG. 1 shows a part of the first wiring
  • FIG. 2 shows a part of the second wiring.
  • a nonvolatile memory cell is schematically shown in the perspective view of FIG. 3A, and equivalent circuit diagrams of the nonvolatile memory cell are shown in FIGS. 3B and 3C.
  • FIG. 4 is a perspective view conceptually showing the nonvolatile memory cell, and is a plan view schematically showing a part of the memory cell unit array, and showing a plan view showing a part of the first wiring. As shown in FIG.
  • FIGS. 6, 7, 8, and 9 schematic partial cross-sectional views when the memory cell unit array is cut along a virtual vertical plane parallel to the first direction are shown in FIGS. 6, 7, 8, and 9, and an arrow 10A in FIG. 10A, FIG. 10B, FIG. 11A, and FIG. 11B are schematic partial plan views viewed along the arrows 10B, 11A, and 11B.
  • 12A and 12B are schematic partial cross-sectional views when the memory cell unit array is cut at another virtual vertical plane parallel to the second direction.
  • FIGS. A schematic partial plan view taken along the arrows 13A, 13B, 14A, 14B, and 15 of 12B is shown in FIGS. 13A, 13B, 14A, 14B, and 15.
  • FIG. 13A, 13B, 14A, 14B, and 15 are schematic partial plan views of the region “A” in FIG. It is.
  • the memory cell unit array of Example 1 is A plurality of first wires 31 extending in the first direction; A plurality of second wires 41 that are spaced apart from the first wires 31 in the vertical direction and extend in a second direction different from the first wires 31; and A non-volatile memory cell 20 disposed in a region where the first wiring 31 and the second wiring 41 overlap, and connected to the first wiring 31 and the second wiring 41; Are arranged in a two-dimensional matrix in the first direction and the second direction, Each memory cell unit 10 includes a control circuit that controls the operation of the memory cell unit 10 below the memory cell unit 10.
  • the control circuit configures the memory cell unit 10 via the first control circuit that controls the operation of the nonvolatile memory cell 20 that configures the memory cell unit 10 via the first wiring 31 and the second wiring 41.
  • a second control circuit that controls the operation of the non-volatile memory cell 20
  • the second wiring 41 constituting the memory cell unit 10 is connected to the second control circuit constituting the memory cell unit 10.
  • the projection image of the control circuit may be located within the projection image of the memory cell unit 10, or the control circuit
  • the projection image and the projection image of the memory cell unit 10 may overlap, or a part of the projection image of the control circuit may be located in the projection image of the memory cell unit 10 (that is, the control circuit and the memory It may be slightly deviated from the cell unit 10 in the vertical direction).
  • a part of the first wiring 31 constituting the memory cell unit 10 is connected to the first control circuit constituting the memory cell unit 10, and the first wiring 31 constituting the memory cell unit 10 is connected. The remaining portion is connected to a first control circuit constituting the adjacent memory cell unit 10 adjacent in the first direction.
  • the wirings 31 are alternately arranged.
  • the memory cell unit 10 m, n and the memory cell unit 10 m + 1, n are connected to the first-second control circuit 50B constituting the memory cell unit 10 m + 1, n.
  • the first wiring 31B (shown by a dotted line) and the first wiring 31A (shown by a thin solid line) connected to the first-first control circuit 50A constituting the adjacent memory cell unit 10 m, n are alternately arranged. Is arranged.
  • control circuit is covered with interlayer insulating layers 71, 72, 73, 74, and the first control circuit and the first wirings 31A, 31B are connected to the first contact holes 32A, 32A formed in the interlayer insulating layer. 32B (subscripts are omitted in some cases), and the second control circuit and the second wiring 41 are connected to second contact holes 42A and 42B (in some cases, formed in the interlayer insulating layer). The subscript is omitted). Then, the first contact hole in one memory cell unit 10 and the first contact hole in the memory cell unit 10 adjacent to the one memory cell unit 10 in the first direction are parallel to the second direction.
  • the positions of the projected images of the first contact holes are equally spaced along the second direction (for example, “A” in white circles and “B” in white squares in FIG. 5). See first contact hole 32A and first contact hole 32B).
  • the contact hole is illustrated as being located outside the control circuit, but in actuality, it is provided in the control circuit.
  • the second wiring 41 is connected to the second control circuit at the end. Note that one end of the odd-numbered second wiring 41 on the plane is connected to a 2-1 control circuit 60A which will be described later, and one end of the even-numbered second wiring 41 on the plane is connected to a second 2-th circuit which will be described later. 2 is connected to the control circuit 60B.
  • the memory cell units 10 are arranged in a line along the second direction, and are shifted from each other along the first direction. Specifically, the memory cell units 10 are arranged in one row along the second direction, and the length of the memory cell unit 10 along the second direction is 1 along the first direction. The positions are shifted from each other by / 2. Alternatively, the memory cell unit 10 is arranged based on a stretcher bond pattern in a brick floor pattern.
  • half of the first wiring 31 constituting the memory cell unit 10 is connected to the first control circuit constituting the memory cell unit 10.
  • the remaining half of the first wiring 31 is connected to a first control circuit constituting the adjacent memory cell unit 10 adjacent in the first direction.
  • the first control circuit is composed of two circuits, a 1-1 control circuit 50A and a 1-2 control circuit 50B.
  • the second control circuit is composed of two circuits, a 2-1 control circuit 60A and a 2-2 control circuit 60B.
  • the first-first control circuit 50A is disposed along the first side 10a of the control circuit extending in parallel with the second direction
  • the 1-2 control circuit 50B extends in parallel with the second direction and is disposed along the third side 10c of the control circuit facing the first side 10a.
  • the 2-1 control circuit 60A is disposed along the second side 10b of the control circuit extending in parallel with the first direction
  • the 2-2 control circuit 60B extends in parallel with the first direction and is disposed along the fourth side 10d of the control circuit facing the second side 10b.
  • the 2-1 control circuit 60A occupies all of the second side 10b and is arranged to occupy a part of the first side 10a and a part of the third side 10c.
  • the 2-2 control circuit 60B is arranged so as to occupy all of the fourth side 10d and occupy a part of the first side 10a and a part of the third side 10c.
  • the first-first control circuit 50A is arranged so as to occupy a part of the first side 10a.
  • the 1-2 control circuit 50B is arranged so as to occupy a part of the third side 10c.
  • the area occupied by the 1-1 control circuit 50A and the area occupied by the 1-2 control circuit 50B are arranged point-symmetrically with respect to the center of the control circuit.
  • the area occupied by the 2-1 control circuit 60A and the area occupied by the 2-2 control circuit 60B are arranged point-symmetrically with respect to the center of the circuit.
  • the area occupied by the 1-1 control circuit 50A and the area occupied by the 1-2 control circuit 50B are arranged symmetrically with respect to an axis passing through the center of the control circuit and parallel to the second direction.
  • the region occupied by the 2-1 control circuit 60A and the region occupied by the 2-2 control circuit 60B are axisymmetric with respect to an axis passing through the center of the control circuit and parallel to the first direction. Has been placed.
  • L 0 L 1 + L 1 '
  • L 1 L 1 ' Is satisfied.
  • the second wiring 41 is formed in (N / 2 + 1) second wiring layers (two second wiring layers 40 1 and 40 2 ), and the first wiring layer, the second wiring layer, A nonvolatile memory cell 20 is formed between the two.
  • the nonvolatile memory cell 20 is formed between the first wiring 31 and the second wiring 41 1, and is formed between the first wiring 31 and the second wiring 41 2. ing.
  • the first wiring 41 1 and the second wiring 41 2 are independently driven separately. Information is written, read and erased independently from each other in the two nonvolatile memory cells 20 sandwiched between the two first wirings 31.
  • the nonvolatile memory cell 20 includes a phase change nonvolatile memory element, specifically, a resistance change nonvolatile memory element, and more specifically, the resistance change layer is a high resistance layer. It consists of a laminated structure of ion source layers.
  • the nonvolatile memory cell 20 includes a nonvolatile memory element 21 and a selection element 22 having a nonlinear current-voltage characteristic such as a bidirectional diode.
  • the selection element 22 is provided between the first wiring 31 and the nonvolatile memory element 21 or between the second wiring 41 and the nonvolatile memory element 21, and flows through the nonvolatile memory element 21. Control the current.
  • the high resistance layer is made of aluminum oxide (AlO x ), and the ion source layer is made of a copper-tellurium (Cu—Te) alloy film.
  • the first wiring 31 and the second wiring 41 are made of copper (Cu)
  • the contact holes are made of tungsten (W)
  • the interlayer insulating layer is made of SiO 2 .
  • a control circuit having a known configuration and structure is formed on the silicon semiconductor substrate 70 based on a known method.
  • the portion of the silicon semiconductor substrate 70 between the memory cell units is provided with, for example, a power supply line and various signal lines, and a drive circuit for driving the memory cell unit is provided around the memory cell unit array. Although these are provided as peripheral circuits in FIG.
  • FIG. 6, FIG. 7, FIG. 8, FIG. 9, which is a schematic partial cross-sectional view of the memory cell unit of Example 1 cut along a virtual vertical plane parallel to the first direction, parallel to the second direction 12A and 12B are schematic partial cross-sectional views when the memory cell unit array of Example 1 is cut at another virtual vertical plane
  • FIGS. 10A and 10B are schematic partial plan views. 11A, 11B, 13A, 13B, 14A, 14B, and 15, the memory cell unit array of Example 1 will be further described.
  • FIG. 6 is indicated by “ ⁇ ” in FIG.
  • FIG. 7 is a schematic partial cross-sectional view of the memory cell unit cut along a vertical virtual plane including the first wiring 31B shown in FIG. 7, and FIG.
  • FIG. 7 shows a vertical including the first wiring 31A indicated by “ ⁇ ” in FIG.
  • FIG. 8 is a schematic partial cross-sectional view of the memory cell unit cut along a vertical virtual plane including the first wiring 31B indicated by “ ⁇ ” in FIG. 5, and
  • FIG. 10 is a schematic partial cross-sectional view of the memory cell unit cut along a vertical virtual plane including a first wiring 31A indicated by “ ⁇ ”.
  • the first contact hole 32B 1 extends upward in the interlayer insulating layer 71 from the first-second control circuit 50B.
  • the second contact holes 42A 11 and 42A 12 extend upward in the interlayer insulating layer 71 from the 2-1 control circuit 60A.
  • the first contact hole 32B 2 extends upward in the interlayer insulating layer 72 from the first contact hole 32B 1 .
  • the second contact hole 42A 11, 42 12 interlayer insulating layer 72 from the second contact holes 42A 21, 42 22 extending upwardly.
  • the second contact holes 42A 11 and 42A 12 extend upward in the interlayer insulating layer 71 from the 2-1 control circuit 60A.
  • the first contact hole 32B 2 extends upward in the interlayer insulating layer 72 from the first contact hole 32B 1 .
  • the second contact hole 42A 11, 42 12 interlayer insulating layer 72 from the second contact holes 42
  • the first contact hole 32B 3 extends upward in the interlayer insulating layer 73 from the first contact hole 32B 2 .
  • the second wiring 41 1 extends in the second direction from the second contact hole 42A 22 to the interlayer insulating layer 72, and from the second contact hole 42A 21 to the inside of the interlayer insulating layer 73.
  • the second contact hole 42A 31 extends upward.
  • the first contact hole 32B 3 from the upper interlayer insulating layer 73 first wiring 31 extends in the first direction.
  • the second contact hole 42A 41 extends upward from the second contact hole 42A 31 in the interlayer insulating layer 74.
  • the upper interlayer insulating layer 74 from the second contact hole 42A 41 second wiring 41 1 extends in a second direction.
  • one first wiring 31 is a set of first contact holes 32B 1 , 32B 2 , 32B 3 extending upward from the 1-2 control circuit 50B. To the first-second control circuit 50B. However, it is not limited to such a configuration.
  • FIG. 16 is a schematic partial cross-sectional view of a modification of the memory cell unit array of the first embodiment cut along a virtual vertical plane parallel to the first direction.
  • FIG. 17A, FIG. 17B, FIG. 18A, and FIG. 18B show schematic partial plan views taken along arrows 17A, 17B, 18A, and 18B of FIG.
  • FIG. 16 is a schematic partial cross-sectional view similar to FIG. 6, and these schematic partial plan views are schematic partial planes of a region “A” in FIG. 16.
  • FIG. 17A the first contact hole 32B 1 extends upward in the interlayer insulating layer 71 from the first-second control circuit 50B.
  • the first contact hole 32B 2 extends upward in the interlayer insulating layer 72 from the first control wiring 33
  • the first contact hole 32B 2 extends from the first contact hole 32B 2 to the interlayer.
  • the first contact hole 32B 3 extends upward in the insulating layer 73.
  • the first wiring 31B extends from the first contact hole 32B 3 on the interlayer insulating layer 73 in the first direction.
  • the first wirings 31 ⁇ / b> B are separated from each other but are electrically connected by the first control wiring 33.
  • a part of the first wiring configuring the memory cell unit is connected to the first control circuit configuring the memory cell unit. Since the remaining part of the wiring is connected to the first control circuit constituting the adjacent memory cell unit adjacent in the first direction, the plurality of nonvolatile memory cells and the control circuit are arranged vertically. Therefore, it is possible to provide a memory cell unit array in which cross-point type memory cell units having a configuration and structure having a high area efficiency are arranged in a two-dimensional matrix, enabling the highest density arrangement of nonvolatile memory cells. And the production yield can be improved.
  • control wiring since no wiring (control wiring) is basically provided immediately above the control circuit, there are problems such as generation of parasitic capacitance due to wiring, generation of noise in the wiring, and interference between the wiring and the control circuit. It is possible to provide a highly reliable memory cell unit array.
  • Example 2 is a modification of Example 1.
  • a perspective view schematically showing a nonvolatile memory cell in the second embodiment is shown in FIG. 19, and conceptual partial cross-sectional views for explaining components of the memory cell unit array in the second embodiment are shown in FIGS. Shown in Further, in the memory cell unit array of the second embodiment, the arrow 21A, the arrow 21B, the arrow 22A, the arrow 22B, the arrow 23A, the arrow 23B, the arrow 24A, the arrow 24B, the arrow 25A, the arrow 25B, the arrow 26, FIG.
  • a nonvolatile memory cell 20 is formed between the first wiring layer and the second wiring layer. Then, the second wirings 41 1 , 41 2 , 41 3 , 41 4 are independently driven separately.
  • the first wirings 31 1 , 31 2 , 31 3 and 31 4 are simultaneously driven in the same manner, but may be driven independently.
  • First wirings 31 1, 31 2, 31 3, 31 4 of the first control circuit 50A, connection to 50B are as follows.
  • the control circuit is covered with interlayer insulating layers 71, 72, 73, 74, and the first control circuits 50A, 50B and the first wiring 31 are formed in the first control wiring 33 and the interlayer insulating layer.
  • the second control circuits 60A, 60B and the second wiring 41 are connected to each other through the second control wiring 43 and the second insulating layer formed in the interlayer insulating layer. They are connected via contact holes 42A and 42B.
  • the first control circuits 50A and 50B and the second control wiring 43 do not overlap in the vertical direction, and the second control circuits 60A and 60B and the first control wiring 33 do not overlap in the vertical direction.
  • first contact holes 32A and 32B in one memory cell unit 10 and the first contact holes 32A and 32B in the memory cell unit 10 adjacent to the one memory cell unit 10 in the first direction are When projected onto a virtual vertical plane parallel to the first direction, the positions of the projected images of the first contact holes 32A and 32B are located at equal intervals along the second direction.
  • the first contact hole 32B 1 extends upward in the interlayer insulating layer 71 from the first-second control circuit 50B, and as shown in FIG. 21B, the first contact hole 32B 1 extends from the interlayer insulating layer 71.
  • the first control wiring 33 extends toward the adjacent memory cell unit.
  • the first contact hole 32B 2 extends upward in the interlayer insulating layer 72 from above the first control wiring 33.
  • the first contact hole 32B 2 extends from the first contact hole 32B 2 to the interlayer.
  • the first contact hole 32B 3 extends upward in the insulating layer 73, and as shown in FIG.
  • the first contact hole 32B 4 extends upward in the interlayer insulating layer 74 from the first contact hole 32B 3 . It is shown as the upper interlayer insulating layer 74 from the first contact hole 32B 4 first wiring 31 1 extending in the first direction.
  • an interlayer insulating layer 75 from the first wiring 31 1 on the first contact hole 32B 5 extends upward, as shown in FIG. 23B, the interlayer insulating from the first contact hole 32B 5 extending the layer 76 to the first contact hole 32B 6 is upward, as shown in FIG. 24A, on the first contact hole 32B 6 interlayer insulating layer 76 from the first wiring 31 2 extending in the first direction.
  • the first wiring 31 in the interlayer insulating layer 77 over 2 first contact hole 32B 7 extends upwardly, as shown in FIG. 24B, the interlayer insulating from the first contact hole 32B 7 extending through the layer 78 first contact hole 32B 8 is upward, as shown in FIG. 25A, the upper interlayer insulating layer 78 from the first contact hole 32B 8 is first wiring 31 3 extending in the first direction.
  • a first contact hole 32B 9 extends upwardly from above the first wiring 31 3 in the interlayer insulating layer 79, and as shown in FIG. 25B, the interlayer insulation is formed from the first contact hole 32B 9.
  • extending the layer 80 first contact hole 32B 10 is upwardly, as shown in FIG. 26, an interlayer insulating layer 80 above the first contact hole 32B 10 first wiring 31 4 is extending in the first direction.
  • the first wirings 31 1 , 31 2 , 31 3 , and 31 4 are electrically connected by the first control wiring 33 although they are separated from each other.
  • the connection of the second wirings 41 1 , 41 2 , 41 3 , 41 4 to the second control circuits 60A, 60B is as follows. That is, as shown in FIG. 28A, the second contact holes 42A 11 and 42A 12 extend upward in the interlayer insulating layer 71 from the 2-1 control circuit 60B, and the second contact holes 42A 13 and 42A 14 not shown. Extends upward. Then, as shown in FIG. 28B, the second contact hole 42A 13 on the interlayer insulating layer 71 (not shown), extending the first control line 43 3 to the region for forming the second contact hole 42A 23. As shown in FIG. 28A, the second contact holes 42A 11 and 42A 12 extend upward in the interlayer insulating layer 71 from the 2-1 control circuit 60B, and the second contact holes 42A 13 and 42A 14 not shown. Extends upward. Then, as shown in FIG. 28B, the second contact hole 42A 13 on the interlayer insulating layer 71 (not shown), extending the first control line 43
  • the second contact holes 42A 21 , 42A 22 , 42A 23 and the second contact hole 42A 24 extend upward in the interlayer insulating layer 72, and are not shown as shown in FIG. 29A.
  • the first control wires 43 3 and 43 4 are connected to the 2-1 control circuit 60B.
  • the second contact holes 42A 31 , 42A 32 , 42A 33 , 42A 34 extend upward in the interlayer insulating layer 73.
  • the second wiring 41 1 extends in the second direction from the second contact hole 42A 34 onto the interlayer insulating layer 73.
  • the second contact holes 42A 41 , 42A 42 , 42A 43 extend upward in the interlayer insulating layer 74, and as shown in FIG. 30A, the second contact holes 42A 41 , 42A 42 , From 42A 43 , second contact holes 42A 51 , 42A 52 , 42A 53 extend upward in the interlayer insulating layer 75, and as shown in FIG. 30B, the second contact holes 42A 51 , 42A 52 , 42A 53 extend from the second contact hole 42A 53 onto the interlayer insulating layer 75.
  • the wiring 41 2 extends in the second direction.
  • the second contact holes 42A 61 and 42A 62 extend upward in the interlayer insulating layer 76, and as shown in FIG. 31A, the second contact holes 42A 61 and 42A 62 The contact holes 42A 71 and 42A 72 extend upward in the interlayer insulating layer 77. As shown in FIG. 31B, the second wiring 41 3 extends in the second direction from the second contact hole 42A 72 onto the interlayer insulating layer 77. It extends to.
  • the second contact hole 42A 81 extends upward in the interlayer insulating layer 78, and as shown in FIG. 32A, the second contact hole 42A 91 extends from the second contact hole 42A 81 to the interlayer.
  • the second wiring 41 4 extends in the second direction from the second contact hole 42A 91 onto the interlayer insulating layer 79, as shown in FIG. 32B.
  • the configuration and structure of the memory cell unit array of the second embodiment can be the same as the configuration and structure of the memory cell unit array described in the first embodiment. To do.
  • Example 3 is also a modification of Example 1.
  • FIG. 33 is a perspective view schematically showing the nonvolatile memory cell in the third embodiment
  • FIG. 34 is a conceptual partial cross-sectional view for explaining the components of the memory cell unit array in the third embodiment.
  • a schematic part viewed along the arrow 35, the arrow 36, the arrow 37, the arrow 38, the arrow 39, the arrow 40, the arrow 41, the arrow 42, and the arrow 43 in FIG. 35, 36, 37, 38, 39, 40, 41, 42, and 43 are shown as plan views.
  • the first wiring 31 is formed in the (N / 2 + 1) layer (where N is an even number of 2 or more) first wiring layer
  • the second wiring 41 is formed in the (N / 2) second wiring layer
  • the nonvolatile memory cell 20 is formed between the first wiring layer and the second wiring layer.
  • N 8.
  • the first wirings 31 1 , 31 2 , 31 3 , 31 4 , and 3 15 are formed in five first wiring layers, and the second wirings 41 1 , 41 2 , 41 3 , and 41 4 are The non-volatile memory cell 20 is formed between the first wiring layer and the second wiring layer. Then, the second wirings 41 1 , 41 2 , 41 3 , 41 4 are independently driven separately. The first wirings 31 1 , 31 3 , and 31 5 are simultaneously driven in the same manner. On the other hand, the first wirings 31 2 and 31 4 are simultaneously driven in the same manner. The first wirings 31 1 , 31 3 , and 31 5 and the first wirings 31 2 and 31 4 are driven separately. Note that the first wirings 31 1 , 31 2 , 31 3 , 31 4 and 31 5 may be driven separately.
  • the connection of the first wirings 31 1 , 31 2 , 31 3 , 31 4 , and 31 5 to the first control circuits 50A and 50B is as follows.
  • the connection of the second wirings 41 1 , 41 2 , 41 3 , 41 4 to the second control circuits 60A, 60B can be the same as described in the second embodiment.
  • the first contact hole 32B extends upward in the interlayer insulating layer from the 1-2 control circuit 50B, and the first control wiring extends toward the adjacent memory cell unit on the interlayer insulating layer.
  • the first contact holes 32B 11 , 32B 12 , 32B 13 , 32B 14 extend upward in the interlayer insulating layer 72 from above the first control wiring (not shown).
  • the first wirings 31 1-1 and 31 1-3 extend in the first direction from the first contact holes 32B 11 and 32B 13 .
  • the first contact holes 32B 21 , 32B 22 , 32B 23 , 32B 24 extend upward in the interlayer insulating layer 73 from the first contact holes 32B 11 , 32B 12 , 32B 13 , 32B 14.
  • the first contact holes 32B 31 , 32B 32 , 32B 33 , 32B 34 extend upward in the interlayer insulating layer 74 from the first contact holes 32B 21 , 32B 22 , 32B 23 , 32B 24
  • the first wirings 31 2-1 and 31 2-3 extend from the first contact holes 32B 32 and 32B 34 in the first direction.
  • the first contact holes 32B 31 , 32B 32 , 32B 33 , 32B 34 extend upward in the interlayer insulating layer 75 from the first contact holes 32B 21 , 32B 22 , 32B 23 , 32B 24.
  • the first contact holes 32B 41 , 32B 42 , 32B 43 , 32B 44 extend upward from the first contact holes 32B 31 , 32B 32 , 32B 33 , 32B 34 in the interlayer insulating layer 76,
  • the first wirings 31 3-1 and 31 3-3 extend from the first contact holes 32B 41 and 32B 43 in the first direction.
  • the first contact holes 32B 51 , 32B 52 , 32B 53 , 32B 54 extend upward in the interlayer insulating layer 77 from the first contact holes 32B 41 , 32B 42 , 32B 43 , 32B 44.
  • the first contact holes 32B 61 , 32B 62 , 32B 63 , 32B 64 extend upward in the interlayer insulating layer 78 from the first contact holes 32B 51 , 32B 52 , 32B 53 , 32B 54 .
  • the first contact hole 32B 62, 32B 64 the first wiring 31 4-1, 31 4-3 extending in the first direction.
  • first contact holes 32B 71 and 32B 73 extend upward from the first contact holes 32B 61 and 32B 63 in the interlayer insulating layer 79, and as shown in FIG. 32B 71, 32B extend an interlayer insulating layer 80 from the 73 first contact hole 32B 81, 32B 83 is upward, as shown in FIG. 43, on the interlayer insulating layer 80, the first contact hole 32B 81, 32B 83
  • the first wirings 31 5-1 and 31 5-3 extend in the first direction.
  • the configuration and structure of the memory cell unit array of the third embodiment can be the same as the configuration and structure of the memory cell unit array described in the first embodiment. To do.
  • Example 4 is also a modification of Example 1.
  • a nonvolatile memory cell in Example 4 is schematically shown in a perspective view of FIG.
  • the first wiring 31 is formed in a ⁇ (N + 1) / 2 ⁇ layer (where N is an odd number equal to or greater than 3)
  • the second wiring 41 is ⁇ A (N + 1) / 2 ⁇ layer is formed in the second wiring layer, and a nonvolatile memory cell is formed between the first wiring layer and the second wiring layer.
  • N 7.
  • the first wiring 31 is formed in the four first wiring layers
  • the second wiring 41 is formed in the four second wiring layers.
  • the first wiring layer and the second wiring layer are arranged in the vertical direction.
  • a total of seven nonvolatile memory cells 20 are formed between the wiring layers.
  • Each second wiring is independently driven separately.
  • the odd-numbered first wirings in the vertical direction are simultaneously driven in the same manner, while the even-numbered first wirings in the vertical direction are simultaneously driven in the same manner. That is, the odd-numbered first wirings in the vertical direction and the even-numbered first wirings in the vertical direction are driven separately. All of the odd-numbered and even-numbered first wirings in the vertical direction may be driven separately.
  • connection of the first wiring 31 to the first control circuits 50A and 50B and the connection of the second wiring 41 to the second control circuits 60A and 60B are the same as described in the second and third embodiments. Can do. Except for the points described above, the configuration and structure of the memory cell unit array of the fourth embodiment can be the same as the configuration and structure of the memory cell unit array described in the first embodiment. To do.
  • the fifth embodiment is a modification of the first to fourth embodiments, and is a modification related to the planar shape and arrangement of the first control circuit and the second control circuit.
  • 45 and 46 in each example of the memory cell unit, two memory cell units are displayed side by side in the first direction.
  • 47 and 48 a large number of memory cell units are displayed side by side in the first direction and the second direction.
  • the second control circuit is composed of two circuits, a 2-1 control circuit 60A and a 2-2 control circuit 60B.
  • the 2-1 control circuit 60A is disposed along the second side 10b of the control circuit extending in parallel with the first direction
  • the 2-2 control circuit 60B extends in parallel with the first direction and is disposed along the fourth side 10d of the control circuit facing the second side 10b.
  • the first control circuit 50 is arranged from the first side 10a of the control circuit extending in parallel to the second direction to the third side 10c of the control circuit facing the first side 10a.
  • the first control circuit is composed of two circuits, a 1-1 control circuit 50A and a first control circuit 50B.
  • the second control circuit 60 is arranged from the second side 10b of the control circuit extending in parallel with the first direction to the fourth side 10d of the control circuit facing the second side 10b.
  • the first-control circuit 50A is disposed along the first side 10a of the control circuit extending in parallel with the second direction
  • the first-second control circuit 50B extends in parallel with the first direction and is disposed along the third side 10c of the control circuit facing the first side 10a.
  • the length along the second direction of the first control circuit in a certain memory cell unit and the memory cell unit are adjacent to each other.
  • the length of the first control circuit in the memory cell unit along the second direction is different.
  • each of the 1-1 control circuit and the 1-2 control circuit is divided into two, and the divided area 51 and the memory cell are divided.
  • a region 52 between the unit and the memory cell unit is continuous in the first direction.
  • the area occupied by the control circuit 50B is arranged point-symmetrically, and the area occupied by the 2-1 control circuit 60A and the area occupied by the 2-2 control circuit 60B are point-symmetric with respect to the center of the control circuit.
  • the area occupied by the 1-1 control circuit 50A and the area occupied by the 1-2 control circuit 50B with respect to an axis line that is disposed and passes through the center of the control circuit and is parallel to the second direction are lines
  • An area occupied by the area occupied by the occupied by the 2-1 control circuit 60A and an area occupied by the 2-2 control circuit 60B with respect to an axis parallel to the first direction passing through the center of the control circuit. Are arranged in line symmetry.
  • the first and second control circuits 50A occupy the first and second control circuits 50A with respect to an axis passing through the center of the control circuit and parallel to the second direction.
  • the area occupied by the 1-2 control circuit 50B is arranged in line symmetry, and the area occupied by the 2-1 control circuit 60A occupies an axis passing through the center of the control circuit and parallel to the first direction.
  • the area and the area occupied by the 2-2 control circuit 60B are arranged in line symmetry.
  • the area occupied by the 1-1 control circuit 50A and the area occupied by the 1-2 control circuit 50B with respect to the center of the control circuit.
  • the area occupied by the 2-1 control circuit 60A and the area occupied by the 2-2 control circuit 60B are arranged point-symmetrically with respect to the center of the control circuit.
  • the first contact hole in one memory cell unit and the first contact in the memory cell unit adjacent to this one memory cell unit in the first direction are located at equal intervals along the second direction.
  • some of the first contact holes in one memory cell unit 10 are positioned at equal intervals along the second direction. Not done.
  • the memory cell unit array of the present disclosure has been described based on the preferred embodiments, the memory cell unit array of the present disclosure is not limited to these embodiments.
  • the arrangement of the first control circuit and the second control circuit and the configuration and structure of the memory cell unit array described in the embodiments are examples, and the configuration and structure of the nonvolatile memory cells are also examples, and may be appropriately changed. it can.
  • the planar shape of the first control circuit and the second control circuit, the first wiring and the second wiring, the planar shape of the first control wiring and the second control wiring, the routing, etc. are also examples, and may be changed as appropriate. Can do.
  • the structure of the memory cell unit array even if the positions occupied by the first wiring and the second wiring are exchanged, that is, even if the first wiring and the second wiring are exchanged, an equivalent memory cell is obtained. A unit array can be obtained.
  • Memory cell unit array >> A plurality of first wires extending in a first direction; A plurality of second wirings spaced apart from the first wirings in the vertical direction and extending in a second direction different from the first wirings; and A non-volatile memory cell disposed in a region where the first wiring and the second wiring overlap, and connected to the first wiring and the second wiring; Are arranged in a two-dimensional matrix in the first direction and the second direction, Each memory cell unit includes a control circuit that controls the operation of the memory cell unit below the memory cell unit.
  • the control circuit includes: a first control circuit that controls an operation of the nonvolatile memory cell that constitutes the memory cell unit via the first wiring; and a nonvolatile memory cell that constitutes the memory cell unit via the second wiring.
  • Comprising a second control circuit for controlling the operation of The second wiring constituting the memory cell unit is connected to the second control circuit constituting the memory cell unit, A part of the first wiring constituting the memory cell unit is connected to the first control circuit constituting the memory cell unit, The remaining part of the first wiring constituting the memory cell unit is a memory cell unit array connected to the first control circuit constituting the adjacent memory cell unit adjacent in the first direction.
  • a first wiring connected to the first control circuit configuring the memory cell unit, and a first wiring connected to the first control circuit configuring the adjacent memory cell unit; Are the memory cell unit arrays according to [A01] arranged alternately.
  • the control circuit is covered with an interlayer insulating layer, The first control circuit and the first wiring are connected via a first contact hole formed in the interlayer insulating layer, The memory cell unit array according to [A01] or [A02], in which the second control circuit and the second wiring are connected via a second contact hole formed in the interlayer insulating layer.
  • the control circuit is covered with an interlayer insulating layer, The first control circuit and the first wiring are connected via the first control wiring and the first contact hole formed in the interlayer insulating layer, The second control circuit and the second wiring are connected via the second control wiring and the second contact hole formed in the interlayer insulating layer, The first control circuit and the second control wiring do not overlap in the vertical direction, The memory cell unit array according to [A03], in which the second control circuit and the first control wiring do not overlap in the vertical direction. [A05] A virtual vertical plane parallel to the second direction between the first contact hole in one memory cell unit and the first contact hole in the memory cell unit adjacent to the one memory cell unit in the first direction.
  • [A06] The memory cell unit array according to any one of [A01] to [A05], wherein the second wiring is connected to the second control circuit at an end.
  • the memory cell units are arranged in one row along the second direction, and any one of [A01] to [A06] arranged so as to be shifted from each other along the first direction.
  • the memory cell units are arranged in one row along the second direction, and are mutually along the first direction by 1 ⁇ 2 of the length of the memory cell unit along the second direction.
  • [A07] The memory cell unit array according to [A07], which is arranged in a shifted manner.
  • Half of the first wiring constituting the memory cell unit is connected to the first control circuit constituting the memory cell unit;
  • the other half of the first wiring constituting the memory cell unit is the memory cell unit array according to [A08], which is connected to the first control circuit constituting the adjacent memory cell unit adjacent in the first direction.
  • [A10] The memory cell unit array according to any one of [A01] to [A06], wherein the memory cell units are arranged based on a stretcher bond pattern in a brick floor pattern.
  • the first control circuit is composed of two circuits of a 1-1 control circuit and a 1-2 control circuit
  • the second control circuit is composed of two circuits, a 2-1 control circuit and a 2-2 control circuit
  • the 1-1 control circuit is disposed along the first side of the control circuit extending in parallel with the second direction
  • the 1-2 control circuit extends in parallel with the second direction and is disposed along the third side of the control circuit facing the first side.
  • the 2-1 control circuit is disposed along the second side of the control circuit extending in parallel with the first direction
  • the 2-2 control circuit extends in parallel with the first direction, and is disposed along the fourth side of the control circuit facing the second side, any one of [A01] to [A11]
  • the 2-1 control circuit occupies all of the second side and is arranged to occupy a part of the first side and a part of the third side.
  • the 2-2 control circuit occupies all of the fourth side, and is arranged to occupy a part of the first side and a part of the third side,
  • the 1-1 control circuit is arranged to occupy a part of the first side,
  • the second control circuit is composed of two circuits, a 2-1 control circuit and a 2-2 control circuit,
  • the 2-1 control circuit is disposed along the second side of the control circuit extending in parallel with the first direction,
  • the 2-2 control circuit extends in parallel with the first direction and is disposed along the fourth side of the control circuit facing the second side.
  • the first control circuit is arranged from the first side of the control circuit extending in parallel to the second direction to the third side of the control circuit opposite to the first side [A01] to [A11].
  • the memory cell unit array according to any one of the above. [A15]
  • the first control circuit is composed of two circuits, a 1-1 control circuit and a 1-2 control circuit,
  • the second control circuit is arranged from the second side of the control circuit extending in parallel to the first direction to the fourth side of the control circuit facing the second side,
  • the 1-1 control circuit is disposed along the first side of the control circuit extending in parallel with the second direction,
  • the first-second control circuit extends in parallel with the first direction and is arranged along the third side of the control circuit facing the first side, any one of [A01] to [A11]
  • the area occupied by the 2-1 control circuit and the area occupied by the 2-2 control circuit are arranged point-symmetrically with respect to the center of the control circuit, and any one of [A12] to [A14]
  • An area occupied by the area occupied by the 2-1 control circuit and an area occupied by the 2-2 control circuit are arranged symmetrically with respect to an axis passing through the center of the control circuit and parallel to the first direction.
  • the ratio of [A20] (length along the second direction of the first control circuit) / (length along the second direction of the entire control circuit) is 1/3 to 2/3 [A01 ] To [A19].
  • the memory cell unit array according to any one of [A19].
  • the ratio of [A21] (length along the second direction of the first control circuit) / (length along the second direction of the entire control circuit) is 1 ⁇ 2.
  • Memory cell unit array. [A22]
  • the length along the second direction of the first control circuit in one memory cell unit is L 1 , and the length is in the second direction of the first control circuit in the adjacent memory cell unit adjacent to the one memory cell unit.
  • the first wiring is formed in the (N / 2 + 1) layer first wiring layer (where N is an even number equal to or greater than 2), and the second wiring is the (N / 2) layer second wiring. Formed in layers, The memory cell unit array according to [A23], wherein a nonvolatile memory cell is formed between the first wiring layer and the second wiring layer.
  • the first wiring is formed in the (N / 2) layer (where N is an even number of 2 or more) first wiring layer, and the second wiring is the (N / 2 + 1) layer second wiring. Formed in layers, The memory cell unit array according to [A23], wherein a nonvolatile memory cell is formed between the first wiring layer and the second wiring layer.
  • the first wiring is formed in the first wiring layer of ⁇ (N + 1) / 2 ⁇ layers (where N is an odd number of 3 or more), and the second wiring is the ⁇ (N + 1) / 2 ⁇ layer.
  • the nonvolatile memory cell includes a nonvolatile memory element and a selection element.
  • the memory cell unit array according to any one of [A01] to [A27], wherein the nonvolatile memory element is a phase change nonvolatile memory element.

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Abstract

メモリセルユニットアレイは、第１の配線３１、第２の配線、及び、不揮発性メモリセルから構成されたメモリセルユニット１０が、第１の方向及び第２の方向に２次元マトリクス状に配置されており、各メモリセルユニットは、その下方に制御回路を備えており、制御回路は第１制御回路５０及び第２制御回路６０から構成されており、第２の配線は第２制御回路６０に接続されており、メモリセルユニットを構成する第１の配線３１の一部は、このメモリセルユニットを構成する第１制御回路５０に接続されており、第１の配線３１の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路５０に接続されている。

Description

メモリセルユニットアレイ
　本開示は、メモリセルユニットアレイ、具体的には、複数の不揮発性メモリセルから構成されたメモリセルユニットアレイに関する。
　複数の不揮発性メモリセルから構成された、所謂クロスポイント型のメモリセルユニットが周知である。このクロスポイント型のメモリセルユニットは、
　第１の方向に延びる複数の第１の配線（ビット線）、
　第１の配線と上下方向に離間して配置され、第１の配線と異なる第２の方向に延びる複数の第２の配線（ワード線）、及び、
　第１の配線と第２の配線とが重複する領域に配置され、第１の配線及び第２の配線に接続された不揮発性メモリセル、
から構成されている。そして、第１の配線と第２の配線との間に印加する電圧の向き、あるいは、第１の配線と第２の配線との間に流す電流の向きによって、不揮発性メモリセルにおける情報の書込み、消去が行われる。
　このようなクロスポイント型のメモリセルユニットにおいてチップ面積を削減するために、特開２００９－２２３９７１に開示されたメモリセルユニットは、構成する複数の不揮発性メモリセルの直下に、２つのカラム系制御回路及び２つのロウ系制御回路を備えており、２つのカラム系制御回路及び２つのロウ系制御回路はチェッカーボード状に配置されている。
　ところで、半導体装置の集積度を表現するのに一般的に用いられる指標として、最小加工寸法「Ｆ」がある。クロスポイント型のメモリセルユニットにおいて、最も高密度とされるメモリセルの構成は、ビット線のピッチを２Ｆ、ワード線のピッチを２Ｆとし、１つのメモリセルの占める面積を４Ｆ2とするものである。制御回路とビット線、ワード線とを接続するためには、コンタクトホールを形成する必要がある。半導体装置の製造プロセスにおいて製造歩留りを向上させるための制約（デザインルール）として、コンタクトホールの周囲において配線の幅を最小加工寸法「Ｆ」よりも広くしなければならない場合が多い。従って、或るビット線の端部にコンタクトホールを配置すると、このビット線に隣接するビット線の同じ側の端部にはコンタクトホールを配置することができない。何故ならば、コンタクトホールを配置するために幅の広くなったビット線と、隣接するビット線との間隔が、最小加工寸法「Ｆ」を下回るからである。従って、全てのビット線と制御回路とを接続するには、図４９に模式的な配置図を示すように、例えば、平面上、奇数番目に配置されたビット線にあっては、図４９の上側の端部にコンタクトホールを設け、平面上、偶数番目に配置されたビット線にあっては、図４９の下側の端部にコンタクトホールを設ける。ワード線についても同様であり、奇数番目に配置されたワード線にあっては、図４９の左側の端部にコンタクトホールを設け、偶数番目に配置されたワード線にあっては、図４９の右側の端部にコンタクトホールを設ける。
特開２００９－２２３９７１
　上記の特許公開公報に開示されたクロスポイント型のメモリセルユニットにおける制御回路、コンタクトホール等の配置を模式的に図５０Ａ及び図５０Ｂに示し、第１の配線（ビット線）の配置を模式的に図５１Ａに示し、図５０Ａの矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図を図５１Ｂ及び図５１Ｃに示す。このメモリセルユニットにあっては、例えばカラム系制御回路１０１Ａとビット線とを接続する場合、カラム系制御回路１０１Ａにおいて、平面上、奇数番目に配置されたビット線１１５にあっては、カラム系制御回路１０１Ａの一方の端部にコンタクトホール１１１を設け、奇数番目に配置されたビット線１１５とカラム系制御回路１０１Ａとをコンタクトホール１１１を介して接続する。一方、平面上、偶数番目に配置されたビット線１１６にあっては、カラム系制御回路１０１Ａの他方の端部にコンタクトホール１１２を設ける必要がある。そして、カラム系制御回路１０１Ａと偶数番目に配置されたビット線１１６とを、コンタクトホール１１２，１１３を介して接続する。コンタクトホール１１１，１１２をこのように配置にしないと、上述した理由により、最も高密度の配置を達成することができない。そして、コンタクトホール１１２とコンタクトホール１１３とを、カラム系制御回路１０１Ａ，１０１Ｂ及びロウ系制御回路１０２Ａ，１０２Ｂを覆う層間絶縁層上に形成された配線１１４で接続しなければならない。配線１１４は、ロウ系制御回路１０２Ｂの上方に、層間絶縁層を介して配設されている。それ故、配線１１４に起因した寄生容量の発生、配線１１４におけるノイズ発生、配線１１４とロウ系制御回路１０２Ｂとの間の干渉といった問題が生じ易い。図示しないが、カラム系制御回路１０１Ｂと奇数番目に配置されたビット線とを接続する配線でも同様の問題が生じるし、ワード線とロウ系制御回路１０２Ａ，１０２Ｂとを接続する配線でも同様の問題が生じる。
　従って、本開示の目的は、不揮発性メモリセルの最も高密度の配置を可能とする構成、構造を有する、クロスポイント型のメモリセルユニットが２次元マトリクス状に配置されたメモリセルユニットアレイを提供することにある。
　上記の目的を達成するための本開示のメモリセルユニットアレイは、
　第１の方向に延びる複数の第１の配線、
　第１の配線と上下方向に離間して配置され、第１の配線と異なる第２の方向に延びる複数の第２の配線、及び、
　第１の配線と第２の配線とが重複する領域に配置され、第１の配線及び第２の配線に接続された不揮発性メモリセル、
から構成されたメモリセルユニットが、第１の方向及び第２の方向に２次元マトリクス状に配置されており、
　各メモリセルユニットは、メモリセルユニットの下方に、メモリセルユニットの動作を制御する制御回路を備えており、
　制御回路は、第１の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第１制御回路、及び、第２の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第２制御回路から構成されており、
　メモリセルユニットを構成する第２の配線は、該メモリセルユニットを構成する第２制御回路に接続されており、
　メモリセルユニットを構成する第１の配線の一部は、該メモリセルユニットを構成する第１制御回路に接続されており、
　メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている。
　本開示のメモリセルユニットアレイにおいて、メモリセルユニットを構成する第１の配線の一部は、このメモリセルユニットを構成する第１制御回路に接続されており、メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されているので、不揮発性メモリセルの最も高密度の配置を可能とする構成、構造を有するメモリセルユニットが２次元マトリクス状に配置されたメモリセルユニットアレイを提供することができる。尚、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また、付加的な効果があってもよい。
図１は、実施例１のメモリセルユニットアレイの一部分を模式的に示す平面図であり、第１の配線の一部を示す。 図２は、実施例１のメモリセルユニットアレイの一部分を模式的に示す平面図であり、第２の配線の一部を示す。 図３Ａは、実施例１における不揮発性メモリセルを模式的に示す斜視図であり、図３Ｂ及び図３Ｃは、実施例１における不揮発性メモリセルの等価回路図である。 図４は、実施例１における不揮発性メモリセルを概念的に示す斜視図である。 図５は、実施例１のメモリセルユニットアレイの一部分を模式的に示す平面図であり、第１の配線の一部を示す。 図６は、第１の方向と平行な仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。 図７は、第１の方向と平行な別の仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。 図８は、第１の方向と平行な別の仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。 図９は、第１の方向と平行な別の仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。 図１０Ａ及び図１０Ｂは、実施例１のメモリセルユニットアレイにおいて、図６の矢印１０Ａ及び矢印１０Ｂに沿って眺めた模式的な部分的平面図である。 図１１Ａ及び図１１Ｂは、実施例１のメモリセルユニットアレイにおいて、図６の矢印１１Ａ及び矢印１１Ｂに沿って眺めた模式的な部分的平面図である。 図１２Ａ及び図１２Ｂは、第２の方向と平行な仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。 図１３Ａ及び図１３Ｂは、実施例１のメモリセルユニットアレイにおいて、図１２Ａ及び図１２Ｂの矢印１３Ａ及び矢印１３Ｂに沿って眺めた模式的な部分的平面図である。 図１４Ａ及び図１４Ｂは、実施例１のメモリセルユニットアレイにおいて、図１２Ａ及び図１２Ｂの矢印１４Ａ及び矢印１４Ｂに沿って眺めた模式的な部分的平面図である。 図１５は、実施例１のメモリセルユニットアレイにおいて、図１２Ａ及び図１２Ｂの矢印１５に沿って眺めた模式的な部分的平面図である。 図１６は、第１の方向と平行な仮想垂直面で実施例１のメモリセルユニットアレイの変形例を切断したときの、模式的な一部断面図である。 図１７Ａ及び図１７Ｂは、実施例１のメモリセルユニットアレイの変形例において、図１６の矢印１７Ａ及び矢印１７Ｂに沿って眺めた模式的な部分的平面図である。 図１８Ａ及び図１８Ｂは、実施例１のメモリセルユニットアレイの変形例において、図１６の矢印１８Ａ及び矢印１８Ｂに沿って眺めた模式的な部分的平面図である。 図１９は、実施例２における不揮発性メモリセルを模式的に示す斜視図である。 図２０は、実施例２のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図である。 図２１Ａ及び図２１Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２１Ａ及び矢印２１Ｂに沿って眺めた模式的な部分的平面図である。 図２２Ａ及び図２２Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２２Ａ及び矢印２２Ｂに沿って眺めた模式的な部分的平面図である。 図２３Ａ及び図２３Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２３Ａ及び矢印２３Ｂに沿って眺めた模式的な部分的平面図である。 図２４Ａ及び図２４Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２４Ａ及び矢印２４Ｂに沿って眺めた模式的な部分的平面図である。 図２５Ａ及び図２５Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２５Ａ及び矢印２５Ｂに沿って眺めた模式的な部分的平面図である。 図２６は、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２６に沿って眺めた模式的な部分的平面図である。 図２７は、実施例２のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図である。 図２８Ａ及び図２８Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印２８Ａ及び矢印２８Ｂに沿って眺めた模式的な部分的平面図である。 図２９Ａ及び図２９Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印２９Ａ及び矢印２９Ｂに沿って眺めた模式的な部分的平面図である。 図３０Ａ及び図３０Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印３０Ａ及び矢印３０Ｂに沿って眺めた模式的な部分的平面図である。 図３１Ａ及び図３１Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印３１Ａ及び矢印３１Ｂに沿って眺めた模式的な部分的平面図である。 図３２Ａ及び図３Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印３２Ａ及び矢印３２Ｂに沿って眺めた模式的な部分的平面図である。 図３３は、実施例３における不揮発性メモリセルを模式的に示す斜視図である。 図３４は、実施例３のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図である。 図３５は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３５に沿って眺めた模式的な部分的平面図である。 図３６は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３６に沿って眺めた模式的な部分的平面図である。 図３７は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３７に沿って眺めた模式的な部分的平面図である。 図３８は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３８に沿って眺めた模式的な部分的平面図である。 図３９は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３９に沿って眺めた模式的な部分的平面図である。 図４０は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印４０に沿って眺めた模式的な部分的平面図である。 図４１は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印４１に沿って眺めた模式的な部分的平面図である。 図４２は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印４２に沿って眺めた模式的な部分的平面図である。 図４３は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印４３に沿って眺めた模式的な部分的平面図である。 図４４は、実施例４における不揮発性メモリセルを模式的に示す斜視図である。 図４５は、実施例５におけるメモリセルユニットの配置の変形例を説明する図である。 図４６は、実施例５におけるメモリセルユニットの配置の変形例を説明する図である。 図４７は、実施例５におけるメモリセルユニットの配置の変形例を説明する図である。 図４８は、実施例５におけるメモリセルユニットの配置の変形例を説明する図である。 図４９は、従来のクロスポイント型のメモリセルユニットにおけるビット線、ワード線、コンタクトホールの配置を模式的に示す図である。 図５０Ａ及び図５０Ｂは、特開２００９－２２３９７１に開示されたクロスポイント型のメモリセルユニットにおける制御回路、コンタクトホール等の配置を模式的に示す図である。 図５１Ａは、図５０Ａ、図５０Ｂに示した特開２００９－２２３９７１に開示されたクロスポイント型のメモリセルユニットにおける第１の配線（ビット線）の配置を模式的に示す図であり、図５１Ｂ及び図５１Ｃは、図５０Ａの矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図である。
　以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示のメモリセルユニットアレイ、全般に関する説明
２．実施例１（本開示のメモリセルユニットアレイ）
３．実施例２（実施例１の変形）
４．実施例３（実施例１の別の変形）
５．実施例４（実施例１の更に別の変形）
６．実施例５（制御回路の配置の変形例）
７．その他
〈本開示のメモリセルユニットアレイ、全般に関する説明〉
　本開示のメモリセルユニットアレイにあっては、各メモリセルユニットにおいて、該メモリセルユニットを構成する第１制御回路に接続された第１の配線と、隣接メモリセルユニットを構成する第１制御回路に接続された第１の配線とは、交互に配置されている形態とすることができる。
　上記の好ましい形態を含む本開示のメモリセルユニットアレイにおいて、
　制御回路は層間絶縁層によって被覆されており、
　第１制御回路と第１の配線とは、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
　第２制御回路と第２の配線とは、層間絶縁層に形成された第２コンタクトホールを介して接続されている形態とすることができる。あるいは又、
　制御回路は層間絶縁層によって被覆されており、
　第１制御回路と第１の配線とは、第１制御配線、及び、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
　第２制御回路と第２の配線とは、第２制御配線、及び、層間絶縁層に形成された第２コンタクトホールを介して接続されており、
　第１制御回路と第２制御配線とは、上下方向に重なっておらず、
　第２制御回路と第１制御配線とは、上下方向に重なっていない形態とすることができる。そして、これらの場合、一のメモリセルユニットにおける第１コンタクトホールと、第１の方向において該一のメモリセルユニットに隣接するメモリセルユニットにおける第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する形態とすることができる。
　以上に説明した各種の好ましい形態を含む本開示のメモリセルユニットアレイにおいて、第２の配線は、端部において第２制御回路に接続されている形態とすることができる。
　平面上、奇数番目の第２の配線の一端は、後述する第２制御回路の一方に接続され、平面上、偶数番目の第２の配線の一端は、後述する第２制御回路の他方に接続される。一のメモリセルユニットに属する第１の配線は、第１の方向に沿ってこの一のメモリセルユニットに隣接するメモリセルユニットに属する第１の配線と共通であり、第１の配線の概ね中央部において、第１の配線は第１制御回路に接続されている。
　更には、以上に説明した各種の好ましい形態を含む本開示のメモリセルユニットアレイにおいて、メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って相互にずれて配置されている形態とすることができる。そして、この場合、メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って、第２の方向に沿ったメモリセルユニットの長さの１／２だけ相互にずれて配置されている構成とすることができ、更には、メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている構成とすることができる。
　あるいは又、以上に説明した各種の好ましい形態を含む本開示のメモリセルユニットアレイにおいて、メモリセルユニットは、レンガ敷き・パターンにおけるストレッチャーボンド・パターンに基づき配置されている構成とすることができる。そして、この場合、メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている構成とすることができる。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、
　第１制御回路は、第１－１制御回路及び第１－２制御回路の２つの回路から構成されており、
　第２制御回路は、第２－１制御回路及び第２－２制御回路の２つの回路から構成されており、
　第１－１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
　第１－２制御回路は、第２の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されており、
　第２－１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
　第２－２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されている形態とすることができる。そして、この場合、
　第２－１制御回路は、第２の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
　第２－２制御回路は、第４の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
　第１－１制御回路は、第１の辺の一部を占めるように配置されており、
　第１－２制御回路は、第３の辺の一部を占めるように配置されている構成とすることができ、更には、これらの場合、制御回路の中心に対して、第１－１制御回路が占める領域と第１－２制御回路が占める領域とは点対称（２回対称）に配置されており、制御回路の中心に対して、第２－１制御回路が占める領域と第２－２制御回路が占める領域とは点対称（２回対称）に配置されている構成、あるいは、制御回路の中心を通り、第２の方向に平行な軸線に対して、第１－１制御回路が占める領域と第１－２制御回路が占める領域とは線対称に配置されており、制御回路の中心を通り、第１の方向に平行な軸線に対して、第２－１制御回路が占める領域が占める領域と第２－２制御回路が占める領域とは線対称に配置されている構成とすることができる。（第１制御回路の第２の方向に沿った長さ）／（制御回路全体の第２の方向に沿った長さ）の割合として、１／３乃至２／３、好ましくは１／２を例示することができる。尚、一のメモリセルユニットにおける第１制御回路の第２の方向に沿った長さをＬ1、一のメモリセルユニットに隣接した隣接メモリセルユニットにおける第１制御回路の第２の方向に沿った長さ（具体的には、一のメモリセルユニットを構成する第１の配線の残部に接続された、隣接メモリセルユニットを構成する第１制御回路の部分の第２の方向に沿った長さ）をＬ1’、制御回路全体の第２の方向に沿った長さをＬ0としたとき、
Ｌ0＝Ｌ1＋Ｌ1’
を満足することが好ましいが、場合によっては、
Ｌ0＞Ｌ1＋Ｌ1’
であってもよい。
　あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、
　第２制御回路は、第２－１制御回路及び第２－２制御回路の２つの回路から構成されており、
　第２－１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
　第２－２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されており、
　第１制御回路は、第２の方向に平行に延びる制御回路の第１の辺から、第１の辺と対向する制御回路の第３の辺に亙り配置されている構成とすることができる。
　あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、
　第１制御回路は、第１－１制御回路及び第１－２制御回路の２つの回路から構成されており、
　第２制御回路は、第１の方向に平行に延びる制御回路の第２の辺から、第２の辺と対向する制御回路の第４の辺に亙り配置されており、
　第１－１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
　第１－２制御回路は、第１の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されている構成とすることができる。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、不揮発性メモリセルはＮ層（但し、Ｎ≧２）の多層化されている形態とすることができる。そして、この場合、
　第１の配線はＮ層の第１配線層に形成されており、第２の配線はＮ層の第２配線層に形成されており、
　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている構成とすることができ、あるいは又、
　第１の配線は（Ｎ／２＋１）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２）層の第２配線層に形成されており、
　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている構成とすることができ、あるいは又、
　第１の配線は（Ｎ／２）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２＋１）層の第２配線層に形成されており、
　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている構成とすることができ、あるいは又、
　第１の配線は｛（Ｎ＋１）／２｝層（但し、Ｎは３以上の奇数）の第１配線層に形成されており、第２の配線は｛（Ｎ＋１）／２｝層の第２配線層に形成されており、
　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている構成とすることができる。
　以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、不揮発性メモリセルは不揮発性メモリ素子を含むが、不揮発性メモリ素子として、例えば、
（Ａ）相変化型の不揮発性メモリ素子（Phase Change RAM，ＰＣＲＡＭ）
（Ｂ）ＴＭＲ（Tunnel Magnetoresistance）効果を用いたＭＲＡＭ（Magnetic Random Access Memory）であるトンネル磁気抵抗効果素子
（Ｃ）スピントルクによって記憶層の磁化が反転することで、情報の書込み、消去を行う、即ち、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子
（Ｄ）強誘電体材料を用いた強誘電体型不揮発性半導体メモリ素子（ＦｅＲＡＭ，Ferroelectric Random Access Memory）
（Ｅ）電極間に電極間物質層が設けられ、電極間への電圧の印加状態に依って電極反応阻害層となり得る酸化還元反応活性物質を含み、電極間への電圧の印加状態に応じて、電極と電極間物質層との間の界面領域に沿って電極反応阻害層が形成され、若しくは、消滅され、又は、電極反応阻害層の面積が増減される不揮発性メモリ素子
（Ｆ）カーボンナノチューブメモリ素子（カーボンナノチューブ、それ自体によってメモリ素子が構成されるものや、各種不揮発性メモリセル（各種不揮発性メモリ素子）における配線や電極をカーボンナノチューブから構成するもの）
（Ｇ）有機薄膜メモリ素子（情報を記憶する有機化合物層に有機材料を用いるもの）
を挙げることができる。これらの不揮発性メモリ素子の構成、構造は、周知の構成、構造とすることができる。
　相変化型の不揮発性メモリ素子は、２つの電極間にメモリ部として機能する抵抗変化層を配置した構造を有する。ここで、抵抗変化層にあっては、電気抵抗値（以下、単に『抵抗値』と呼ぶ場合がある）が変化することで情報を記憶する。そして、この場合、相変化型（抵抗変化型）の不揮発性メモリ素子は、例えば、
（ａ）金属を含むイオン伝導体から成る抵抗変化層を有している形態
（ｂ）高抵抗層とイオン源層（イオン供給源層）の積層構造から成る抵抗変化層を有している形態
（ｃ）カルコゲナイド系材料から成る抵抗変化層を有している形態
（ｄ）電界誘起巨大抵抗変化効果（ＣＥＲ効果：Colossal Electro-Resistance 効果）を有する材料から成る抵抗変化層を有している形態
（ｅ）巨大磁気抵抗変化効果（ＣＭＲ効果：Colossal Magneto-Resistance 効果）を有する材料から成る抵抗変化層を有している形態
とすることができるし、また、
（ｆ）抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させる相変化型メモリ素子（ＰＲＡＭ）や、ＰＭＣ（Programmable metallization Cell）
（ｇ）金属酸化物を２つの電極で挟み、電極にパルス電圧を印加するＲｅＲＡＭ（Resistance Random Access Memory）
を挙げることができる。
　抵抗変化層を金属を含むイオン伝導体から構成する場合、具体的には、抵抗変化層を、銅（Ｃｕ）、銀（Ａｇ）及び亜鉛（Ｚｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜）から構成することができる。尚、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造を採用してもよいし、あるいは又、これらの薄膜の全体あるいは膜厚方向の一部分に、希土類元素のうち、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ及びＹから成る群から選択された少なくとも１種類の希土類元素の酸化物から成る膜（希土類酸化物薄膜）や、Ｈｆ、Ｔａ、Ｗ等の酸化膜が形成された構成とすることもできる。あるいは又、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アンチモン（Ｓｂ）及びインジウム（Ｉｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅＧｄから成るアモルファス薄膜）から構成することができる。
　抵抗変化層が高抵抗層とイオン源層の積層構造から成る場合、具体的には、イオン源層は、陽イオン化可能な元素として少なくとも１種の金属元素を含み、更に、陰イオン化可能な元素としてのテルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種の元素（カルコゲン）（原子）を含む構成とすることができる。金属元素とカルコゲンとは結合して金属カルコゲナイド層（カルコゲナイド系材料層）を形成する。金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たす。ここで、イオン源層は、初期状態又は消去状態の高抵抗層よりも、その抵抗値が低く形成される。
　金属カルコゲナイド層を構成する金属元素は、書込み動作時に電極上で還元されて金属状態の伝導パス（フィラメント）を形成するように、上述したカルコゲンが含まれるイオン源層中において金属状態で存在することが可能な、化学的に安定な元素であることが好ましく、このような金属元素として、銅（Ｃｕ）、アルミニウム（Ａｌ）、ゲルマニウム（Ｇｅ）、亜鉛（Ｚｎ）や、例えば、周期律表上の４Ａ、５Ａ、６Ａ族の遷移金属、即ち、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、及び、Ｗ（タングステン）を挙げることができ、これら元素の１種あるいは２種以上を用いることができる。また、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）等をイオン源層への添加元素としてもよい。
　イオン源層の具体的な構成材料として、例えば、ＺｒＴｅＡｌ、ＴｉＴｅＡｌ、ＣｒＴｅＡｌ、ＷＴｅＡｌ、ＴａＴｅＡｌ、ＣｕＴｅを挙げることができる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ、更には、Ｇｅを添加したＣｕＺｒＴｅＡｌＧｅ、更に、Ｓｉを添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅを挙げることもできる。あるいは又、Ａｌの代わりに、Ｍｇを用いたＺｒＴｅＭｇを挙げることもできる。金属カルコゲナイド層を構成する金属元素として、ジルコニウム（Ｚｒ）の代わりにチタン（Ｔｉ）やタンタル（Ｔａ）等の他の遷移金属元素を選択した場合でも、同様の添加元素を用いることが可能であり、イオン源層の具体的な構成材料として、例えば、ＴａＴｅＡｌＧｅ等を挙げることもできる。更には、テルル（Ｔｅ）以外にも、硫黄（Ｓ）、セレン（Ｓｅ）、ヨウ素（Ｉ）を用いてもよく、イオン源層の具体的な構成材料として、ＺｒＳＡｌ、ＺｒＳｅＡｌ、ＺｒＩＡｌ等を挙げることができる。
　あるいは又、金属カルコゲナイド層を構成する金属元素を、高抵抗層に含まれるテルル（Ｔｅ）と反応し易い金属元素（Ｍ）から構成することで、Ｔｅ／イオン源層（金属元素Ｍを含む）といった積層構造としたとき、成膜後の加熱処理により、Ｍ・Ｔｅ／イオン源層という安定化した構造を得ることができる。ここで、テルル（Ｔｅ）と反応し易い金属元素（Ｍ）として、例えば、アルミニウム（Ａｌ）やマグネシウム（Ｍｇ）を挙げることができる。
　尚、イオン源層には、抵抗変化層を形成する際の高温熱処理時の膜剥がれを抑制するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、例えば、イオン源層にジルコニウム（Ｚｒ）と共に添加することが好ましい。但し、シリコン（Ｓｉ）添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性が得られないので、イオン源層中のシリコン（Ｓｉ）の含有量は１０～４５原子％程度の範囲内であることが好ましい。
　高抵抗層は、不揮発性メモリ素子に所定の電圧を印加したとき、陽イオン化可能な元素として少なくとも１種の金属元素が高抵抗層に拡散することでその抵抗値が低くなる。そして、高抵抗層は、電気伝導におけるバリアとしての機能を有し、初期化状態又は消去状態において電極と導電材料層（あるいは配線）との間に所定の電圧を印加したとき、イオン源層よりも高い抵抗値を示す。高抵抗層は、前述したように、例えば、陰イオン成分として挙動するテルル（Ｔｅ）を主成分とする化合物から成る層を含む。このような化合物として、具体的には、例えば、ＡｌＴｅ、ＭｇＴｅ、ＺｎＴｅ等を挙げることができる。テルル（Ｔｅ）を含有する化合物の組成にあっては、例えば、ＡｌＴｅではアルミニウム（Ａｌ）の含有量は２０原子％以上６０原子％以下であることが好ましい。あるいは又、高抵抗層はアルミニウム酸化物（ＡｌＯX）等の酸化物を含んでもよい。また、高抵抗層の初期抵抗値は１ＭΩ以上であることが好ましいし、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。即ち、不揮発性メモリ素子は、この高抵抗層の抵抗値を変化させることで情報等を記憶する。微細化した不揮発性メモリ素子の抵抗状態を高速に読み出すためには、出来る限り低抵抗状態における抵抗値を低くすることが好ましい。しかしながら、２０μＡ乃至５０μＡ、２Ｖの条件で情報（データ）等を書き込んだ場合の抵抗値は４０ｋΩ乃至１００ｋΩであるので、不揮発性メモリ素子の初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記の抵抗値が適当と考えられる。尚、高抵抗層は、単層構成だけでなく、多層構成とすることもでき、この場合、陰イオン成分としてテルルを最も多く含む下層が高抵抗層側電極に接し、上層にはテルル以外の陰イオン成分としての元素が含まれる。あるいは又、高抵抗層として、ＳｉＮ、ＳｉＯ2、Ｇｄ2Ｏ3を挙げることもできるし、フッ素を含む材料（例えば、ＭｇＦ2、ＡｌＦ3、ＣａＦ2、ＬｉＦ）を挙げることもできる。
　ここで、高抵抗層に陰イオン成分としてテルル（Ｔｅ）が最も多く含まれているとすれば、高抵抗層の低抵抗化時に高抵抗層に拡散した金属元素が安定化し、低抵抗状態を保持し易くなる。一方、テルル（Ｔｅ）は酸化物やシリコン化合物に比べて金属元素との結合力が弱く、高抵抗層中に拡散した金属元素がイオン源層へ移動し易いため、消去特性が向上する。即ち、低抵抗状態における書込みデータの保持特性が向上すると共に、データ消去時の低電圧化が可能となる。更に、多数回の書込み・消去動作に対して、消去状態における抵抗値のばらつきを低減することが可能となる。尚、電気陰性度は、一般に、カルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、高抵抗層中に酸素が少ないほど、且つ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高い。
　電極を構成する材料として、例えば、Ｗ （タングステン）、ＷＮ（窒化タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ （モリブデン）、Ａｕ（金）、Ｐｔ（白金）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴｉＷ（チタン・タングステン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）あるいはシリサイド等を挙げることができる。尚、電極が、銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料によって構成されている場合には、電極の表面を、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散し難い材料で被覆してもよい。また、イオン源層にＡｌ（アルミニウム）が含まれている場合には、電極を構成する材料として、Ａｌ（アルミニウム）よりもイオン化し難い材料、例えば、Ｃｒ（クロム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｓｉ（ケイ素）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｍｏ（モリブデン）、Ｉｒ（イリジウム）、Ｔｉ（チタン）等の少なくとも１種を含んだ金属膜や、これらの酸化膜又は窒化膜を挙げることができる。導電材料層（あるいは配線）は、電極と同様の導電材料を含む公知の導電材料を用いることができる。あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。更には、Ｔａ等の単層あるいはＣｕ、Ｔｉ等との積層構造から構成することもできる。電極、導電材料層（あるいは配線）は、例えば、スパッタリング法に例示されるＰＶＤ法、ＣＶＤ法にて形成することができる。
　情報を記憶する（書き込む）際には、初期状態（高抵抗状態）の不揮発性メモリ素子に対して「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧パルスを加える。その結果、イオン源層に含まれた金属元素がイオン化して高抵抗層中に拡散し、電極上で電子と結合して析出し、あるいは又、高抵抗層中に留まり不純物準位を形成する。これによって、情報記憶層内に、より具体的には高抵抗層内に、金属元素を含む伝導パスが形成され、情報記憶層の抵抗が低くなる（情報記憶状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は低抵抗状態に保持される。これにより情報が書き込まれ、保持される。一度だけ書込みが可能な記憶装置、所謂、ＰＲＯＭ（Programmable Read Only Memory ）に用いる場合には、この情報記憶過程のみで情報の記憶（記録）は完結する。一方、情報の複数回の書換えが可能な記憶装置、即ち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ等への応用には書換え過程が必要である。情報を書き換える際には、低抵抗状態の不揮発性メモリ素子に対して「負方向」（例えば、高抵抗層を正電位、イオン源層側を負電位）の電圧パルスを加える。その結果、電極上に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、高抵抗層の抵抗が高い状態となる（初期状態又は消去状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は高抵抗状態に保持される。こうして、書き込まれた情報が消去される。このような過程を繰り返すことにより、不揮発性メモリ素子への情報の書込みと書き込まれた情報の消去を繰り返し行うことができる。不揮発性メモリ素子に記憶された情報の読出しにあっては、例えば、「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧を加えるが、その値は、情報を記憶する（書き込む）際に加える電圧の値よりも低い。例えば、高抵抗状態を「０」の情報に、低抵抗状態を「１」の情報に、それぞれ対応させると、情報書込み過程で「０」から「１」に変え、情報消去過程で「１」から「０」に変える。尚、低抵抗状態とする動作及び高抵抗状態とする動作を、それぞれ、書込み動作及び消去動作に対応させたが、これとは逆の抵抗状態に、消去動作及び書込み動作を対応させてもよい。
　抵抗変化層をカルコゲナイド系材料から構成する場合、カルコゲナイド系材料として、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の、金属とＳｅやＴｅとの化合物を挙げることができる。
　また、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料から抵抗変化層を構成する場合、係る材料として、３元系ペロブスカイト型遷移金属酸化物（ＰｒＣａＭｎＯ3やＳｒＴｉＯ3）を挙げることができるし、２元系遷移金属酸化物（ＣｉＯ、ＮｉＯ、ＣｕＯ、ＴｉＯ2、Ｆｅ3Ｏ4）を挙げることもできる。
　また、相変化型の不揮発性メモリ素子の抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させるためには、抵抗変化層をカルコゲナイド系材料から構成する。そして、抵抗変化層に短時間、パルス状の大電流（例えば、２００マイクロアンペア，２０ナノ秒）を流した後、急冷すると、抵抗変化層を構成する相変化材料はアモルファス状態となり、高抵抗を示す。一方、抵抗変化層に比較的長時間、パルス状の小電流（例えば、１００マイクロアンペア，１００ナノ秒）を流した後、徐冷すると、抵抗変化層を構成する相変化材料は結晶状態となり、低抵抗を示す。
　また、ＲｅＲＡＭは、ペロブスカイト型金属酸化物等の複数の金属元素と酸素から構成された多元系金属酸化物から成り、あるいは又、１種類の金属元素と酸素から構成された２元系金属酸化物から成り、ユニポーラ（ノンポーラ）型、バイポーラ型とすることができるし、フィラメント型（ヒューズ・アンチヒューズ型）、界面型とすることもできる。
　あるいは又、不揮発性メモリ素子は、所謂、磁気抵抗効果を有する不揮発性磁気メモリ素子から構成することができる。このような不揮発性メモリ素子として、具体的には、電流磁場反転方式のトンネル磁気抵抗効果素子（ＭＲＡＭ）を挙げることができるし、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子（スピンＲＡＭ）を挙げることもできる。後者においては、面内磁化方式及び垂直磁化方式が含まれる。
　面内磁化方式及び垂直磁化方式のスピン注入型磁気抵抗効果素子にあっては、情報を記憶する記憶層（記録層、磁化反転層あるいは自由層とも呼ばれる）、中間層、及び、固定層（磁化参照層、固着層あるいは磁化固定層とも呼ばれる）によって、ＴＭＲ（Tunnel Magnetoresistance）効果あるいはＧＭＲ（Giant Magnetoresistance，巨大磁気抵抗）効果を有する積層構造体が構成されている構造とすることができる。反平行の磁化状態で、書込み電流（以下、『スピン偏極電流』と呼ぶ場合がある）を記憶層から固定層へ流すと、電子が固定層から記憶層へ注入されることで作用するスピントルクにより記憶層の磁化が反転し、記憶層の磁化方向と固定層の磁化方向と記憶層の磁化方向が平行配列となる。一方、平行の磁化状態で、スピン偏極電流を固定層から記憶層へ流すと、電子が記憶層から固定層へ流れることで作用するスピントルクによって記憶層の磁化が反転し、記憶層の磁化方向と固定層の磁化方向が反平行配列となる。あるいは又、複数の固定層、中間層、記憶層、中間層、複数の固定層によって、ＴＭＲ効果あるいはＧＭＲ効果を有する積層構造体が構成されている構造（ダブル・スピンフィルター構造）とすることもできる。このような構造にあっては、記憶層の上下に位置する２つの中間層の磁気抵抗の変化に差を付けておく必要がある。固定層、中間層及び記憶層によって、ＴＭＲ効果を有する積層構造体が構成されるとは、磁性材料から成る固定層と、磁性材料から成る記憶層との間に、トンネル絶縁膜として機能する非磁性体膜から成る中間層が挟まれた構造を指す。係る中間層は、記憶層と固定層との間の磁気的結合を切ると共に、トンネル電流を流すための役割を担う。
　記憶層を構成する材料として、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）といった強磁性材料、これらの強磁性材料の合金（例えば、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｃｏ－Ｆｅ－Ｎｉ、Ｆｅ－Ｐｔ、Ｎｉ－Ｆｅ等）、あるいは、これらの合金にガドリニウム（Ｇｄ）が添加された合金、これらの合金に非磁性元素（例えば、タンタル、ホウ素、クロム、白金、シリコン、炭素、窒素等）を混ぜた合金（例えば、Ｃｏ－Ｆｅ－Ｂ等）、Ｃｏ、Ｆｅ、Ｎｉの内の１種類以上を含む酸化物（例えば、フェライト：Ｆｅ－ＭｎＯ等）、ハーフメタリック強磁性材料と呼ばれる一群の金属間化合物（ホイスラー合金：ＮｉＭｎＳｂ、Ｃｏ2ＭｎＧｅ、Ｃｏ2ＭｎＳｉ、Ｃｏ2ＣｒＡｌ等）、酸化物（例えば、（Ｌａ，Ｓｒ）ＭｎＯ3、ＣｒＯ2、Ｆｅ3Ｏ4等）を挙げることができる。更には、垂直磁化型において、垂直磁気異方性を一層増加させるために、係る合金にテルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）等の重希土類を添加してもよいし、これらを含む合金を積層してもよい。記憶層や固定層の結晶性は、本質的に任意であり、多結晶であってもよいし、単結晶であってもよいし、非晶質であってもよい。また、記憶層は、単層構成とすることもできるし、上述した複数の異なる強磁性材料層を積層した積層構成とすることもできるし、強磁性材料層と非磁性材料層を積層した積層構成とすることもできる。
　固定層を構成する材料として、上記の記憶層を構成する材料（強磁性材料）を挙げることができるし、あるいは又、固定層は、Ｃｏ層とＰｔ層との積層体、Ｃｏ層とＰｄ層との積層体、Ｃｏ層とＮｉ層との積層体、Ｃｏ層とＴｂ層との積層体、Ｃｏ－Ｐｔ合金層、Ｃｏ－Ｐｄ合金層、Ｃｏ－Ｎｉ合金層、Ｃｏ－Ｆｅ合金層、Ｃｏ－Ｔｂ合金層、Ｃｏ層、Ｆｅ層、又は、Ｃｏ－Ｆｅ－Ｂ合金層から成る構成とすることができ、あるいは又、これらの材料に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加して磁気特性を調整したり、結晶構造や結晶性や物質の安定性等の各種物性を調整してもよく、更には、好ましくは、固定層はＣｏ－Ｆｅ－Ｂ合金層から成る構成とすることができる。固定層の磁化方向は情報の基準であるので、情報の記憶（記録）や読出しによって磁化方向が変化してはならないが、必ずしも特定の方向に固定されている必要はなく、記憶層よりも保磁力を大きくするか、膜厚を厚くするか、あるいは、磁気ダンピング定数を大きくして、記憶層よりも磁化方向が変化し難い構成、構造とすればよい。
　固定層を、複数の固定層から成る構造とすることもでき、係る構造は、積層フェリ構造と呼ばれる。積層フェリ構造は、反強磁性的結合を有する積層構造であり、即ち、２つの磁性材料層の層間交換結合が反強磁性的になる構造であり、合成反強磁性結合（ＳＡＦ：Synthetic Antiferromagnet）とも呼ばれ、非磁性層の厚さによって、２つの磁性材料層の層間交換結合が、反強磁性的あるいは強磁性的になる構造を指し、例えば、 S. S. Parkin et. al, Physical Review Letters, 7 May, pp 2304-2307 (1990) に報告されている。非磁性層を構成する材料として、ルテニウム（Ｒｕ）やその合金を挙げることができるし、あるいは又、Ｏｓ、Ｒｅ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｂｉ、Ｓｉ、Ｂ、Ｃ、Ｃｒ、Ｔａ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｎｂや、これらの合金を挙げることができる。
　あるいは又、固定層は静磁結合構造を有する構成とすることができるし、固定層に隣接して反強磁性体層を配置してもよい。ここで、静磁結合構造とは、２つの磁性材料層において、磁性材料層の端面からの漏洩磁界によって反強磁性的結合が得られる構造である。反強磁性体層を構成する材料として、具体的には、鉄－マンガン合金、ニッケル－マンガン合金、白金－マンガン合金、白金－クロム－マンガン合金、イリジウム－マンガン合金、ロジウム－マンガン合金、コバルト酸化物、ニッケル酸化物、鉄酸化物（Ｆｅ2Ｏ3）を挙げることができる。
　中間層は非磁性体膜から成ることが好ましい。即ち、スピン注入型磁気抵抗効果素子において、ＴＭＲ効果を有する積層構造体を構成する場合の中間層は、絶縁材料から成る非磁性体膜から構成されることが好ましい。ここで、絶縁材料から成る非磁性体膜を構成する材料として、マグネシウム酸化物（ＭｇＯ）、マグネシウム窒化物、マグネシウムフッ化物、アルミニウム酸化物（ＡｌＯX）、アルミニウム窒化物（ＡｌＮ）、シリコン酸化物（ＳｉＯX）、シリコン窒化物（ＳｉＮ）、ＴｉＯ2、Ｃｒ2Ｏ3、Ｇｅ、ＮｉＯ、ＣｄＯX、ＨｆＯ2、Ｔａ2Ｏ5、Ｂｉ2Ｏ3、ＣａＦ、ＳｒＴｉＯ3、ＡｌＬａＯ3、Ａｌ－Ｎ－Ｏ、ＢＮ、ＺｎＳ等の各種絶縁材料、誘電体材料、半導体材料を挙げることができる。一方、ＧＭＲ効果を有する積層構造体を構成する非磁性体膜を構成する材料として、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｐｔ、Ｔａ等、あるいは、これらの合金といった導電性材料を挙げることができるし、導電性が高ければ（抵抗率が数百μΩ・ｃｍ以下）、任意の非金属材料としてもよいが、記憶層や固定層と界面反応を起こし難い材料を、適宜、選択することが望ましい。
　絶縁材料から成る中間層は、例えば、スパッタリング法にて形成された金属膜を酸化若しくは窒化することにより得ることができる。より具体的には、中間層を構成する絶縁材料としてアルミニウム酸化物（ＡｌＯX）、マグネシウム酸化物（ＭｇＯ）を用いる場合、例えば、スパッタリング法にて形成されたアルミニウムやマグネシウムを大気中で酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをプラズマ酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをＩＰＣプラズマで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素ラジカルで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化させるときに紫外線を照射する方法、アルミニウムやマグネシウムを反応性スパッタリング法にて成膜する方法、アルミニウム酸化物（ＡｌＯX）やマグネシウム酸化物（ＭｇＯ）をスパッタリング法にて成膜する方法を例示することができる。
　以上に説明した種々の層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に例示される物理的気相成長法（ＰＶＤ法）、ＡＬＤ（Atomic Layer Deposition）法に代表される化学的気相成長法（ＣＶＤ法）にて形成することができる。また、これらの層のパターニングは、反応性イオンエッチング法（ＲＩＥ法）やイオンミリング法（イオンビームエッチング法）にて行うことができる。種々の層を真空装置内で連続的に形成することが好ましく、その後、パターニングを行うことが好ましい。
　固定層と第１の配線（あるいは第２の配線）の電気的な接続状態として、第１の配線（あるいは第２の配線）が、直接、固定層に接続されている形態を挙げることができるし、あるいは又、第１の配線（あるいは第２の配線）が、反強磁性体層を介して固定層に接続されている形態を挙げることができる。固定層が第１の配線に接続されている場合、第１の配線から固定層を介して、また、固定層が第２の配線に接続されている場合、第２の配線から固定層を介して、スピン偏極電流を記憶層内に注入することにより、記憶層における磁化の方向が規定され、記憶層に情報が書き込まれる。第１の配線（あるいは第２の配線）と反強磁性体層との間には、反強磁性体層の結晶性向上のために、Ｔａ、Ｃｒ、Ｒｕ、Ｔｉ等から成る下地層を形成してもよい。
　記憶層と配線との間には、配線や接続部を構成する原子と記憶層を構成する原子の相互拡散の防止、接触抵抗の低減、記憶層の酸化防止のために、キャップ層を形成することが好ましい。キャップ層として、Ｔａ層、Ｒｕ層、Ｐｔ層、Ｔｉ層、Ｗ層、ＭｇＯ層、Ｒｕ膜／Ｔａ膜の積層構造を挙げることができる。
　垂直磁化方式のスピン注入型磁気抵抗効果素子において、積層構造体の立体形状は、円柱形（円筒形）であることが、加工の容易さ、記憶層における磁化容易軸の方向の均一性を確保するといった観点から望ましいが、これに限定するものではなく、三角柱、四角柱、六角柱、八角柱等（これらにあっては側辺あるいは側稜が丸みを帯びているものを含む）、楕円柱とすることもできる。第１の配線から第２の配線へと、あるいは又、第２の配線から第１の配線へと、スピン偏極電流を積層構造体に流すことによって、記憶層における磁化の方向を第１の方向あるいは第２の方向（第１の方向とは反対の方向）とすることで、記憶層に情報が書き込まれる。積層構造体と配線との間には、積層構造体の配線と接する磁性層の結晶性向上のために、Ｔａ、Ｃｒ、Ｒｕ、Ｔｉ等から成る下地層を形成してもよい。
　電極間物質層が設けられ、電極反応阻害層が形成・消滅され、又は、面積が増減される不揮発性メモリ素子において、酸化還元活性物質層は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、酸化タングステン（ＷＯ3）の還元体（ＨxＷＯ3）及びバナジウム（Ｖ）の酸化物から成る群のうちの少なくとも１種から構成されている。また、電極間物質層は、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）といったカルコゲナイド系材料の内の少なくとも１種と、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アンチモン（Ｓｂ）及びインジウム（Ｉｎ）のうちの少なくとも１種とを含んで成るアモルファス薄膜を母材としている。
　第１の配線や第２の配線は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ＴｉＮ、ＴｉＷ、ＷＮ、シリサイド等の単層構造から成り、あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。更には、Ｔａ等の単層あるいはＣｕ、Ｔｉ等との積層構造から構成することもできる。これらの配線は、例えば、スパッタリング法に例示されるＰＶＤ法にて形成することができる。
　第１の配線、第２の配線は、層間絶縁層上に形成されているが、層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができ、ＣＶＤ法や、スパッタリング法に例示されるＰＶＤ法に基づき形成することができる。コンタクトホールを構成する材料として、不純物がドーピングされたポリシリコンや、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドを挙げることができ、ＣＶＤ法や、スパッタリング法に例示されるＰＶＤ法に基づき形成することができる。不揮発性メモリセルは第１の配線と第２の配線との間に形成されているが、第１の配線と不揮発性メモリセルとの間、あるいは又、第２の配線と不揮発性メモリセルとの間には、あるいは又、不揮発性メモリセルを流れる電流の制御のための選択素子が設けられている。ここで、選択素子として、双方向ダイオードやバリスタ等の非線形の電流－電圧特性を有する素子を挙げることができる。制御回路として、シリコン半導体基板に形成された周知の回路を挙げることができる。制御回路には、例えば、各種デコーダやセンスアンプ等が含まれる。
　実施例１は、本開示のメモリセルユニットアレイに関する。実施例１のメモリセルユニットアレイの一部分の模式的な平面図を図１及び図２に示す。尚、図１には第１の配線の一部を示し、図２には第２の配線の一部を示す。また、不揮発性メモリセルを模式的に図３Ａの斜視図に示し、不揮発性メモリセルの等価回路図を図３Ｂ及び図３Ｃに示す。更には、不揮発性メモリセルを概念的に示す斜視図を図４に示し、メモリセルユニットアレイの一部分を模式的に示す平面図であって、第１の配線の一部を示す平面図を図５に示す。更には、第１の方向と平行な仮想垂直面でメモリセルユニットアレイを切断したときの模式的な一部断面図を図６、図７、図８、図９に示し、図６の矢印１０Ａ、矢印１０Ｂ、矢印１１Ａ、矢印１１Ｂに沿って眺めた模式的な部分的平面図を図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂに示す。また、第２の方向と平行な別の仮想垂直面でメモリセルユニットアレイを切断したときの模式的な一部断面図を図１２Ａ及び図１２Ｂに示し、メモリセルユニットアレイにおいて、図１２Ａ及び図１２Ｂの矢印１３Ａ、矢印１３Ｂ、矢印１４Ａ、矢印１４Ｂ、矢印１５に沿って眺めた模式的な部分的平面図を、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５に示す。尚、模式的な部分的平面図において、メモリセルユニットの境界を一点鎖線で示し、これらの模式的な部分的平面図は、図８の領域「Ａ」の部分の模式的な部分的平面図である。
　実施例１のメモリセルユニットアレイは、
　第１の方向に延びる複数の第１の配線３１、
　第１の配線３１と上下方向に離間して配置され、第１の配線３１と異なる第２の方向に延びる複数の第２の配線４１、及び、
　第１の配線３１と第２の配線４１とが重複する領域に配置され、第１の配線３１及び第２の配線４１に接続された不揮発性メモリセル２０、
から構成されたメモリセルユニット１０が、第１の方向及び第２の方向に２次元マトリクス状に配置されており、
　各メモリセルユニット１０は、メモリセルユニット１０の下方に、メモリセルユニット１０の動作を制御する制御回路を備えており、
　制御回路は、第１の配線３１を介してメモリセルユニット１０を構成する不揮発性メモリセル２０の動作を制御する第１制御回路、及び、第２の配線４１を介してメモリセルユニット１０を構成する不揮発性メモリセル２０の動作を制御する第２制御回路から構成されており、
　メモリセルユニット１０を構成する第２の配線４１は、このメモリセルユニット１０を構成する第２制御回路に接続されている。
　尚、制御回路は、メモリセルユニット１０の下方に配置されているが、具体的には、制御回路の射影像がメモリセルユニット１０の射影像内に位置していてもよいし、制御回路の射影像とメモリセルユニット１０の射影像とが重なっていてもよいし、制御回路の射影像の一部がメモリセルユニット１０の射影像内に位置していてもよい（即ち、制御回路とメモリセルユニット１０とは、上下方向において、若干ずれていてもよい）。
　そして、メモリセルユニット１０を構成する第１の配線３１の一部は、このメモリセルユニット１０を構成する第１制御回路に接続されており、メモリセルユニット１０を構成する第１の配線３１の残部は、第１の方向に隣接した隣接メモリセルユニット１０を構成する第１制御回路に接続されている。
　そして、各メモリセルユニット１０において、このメモリセルユニット１０を構成する第１制御回路に接続された第１の配線３１と、隣接メモリセルユニット１０を構成する第１制御回路に接続された第１の配線３１とは、交互に配置されている。例えば、図５に示すように、メモリセルユニット１０m,nとメモリセルユニット１０m+1,nに関して、メモリセルユニット１０m+1,nを構成する第１－２制御回路５０Ｂに接続された第１の配線３１Ｂ（点線で示す）と、隣接メモリセルユニット１０m,nを構成する第１－１制御回路５０Ａに接続された第１の配線３１Ａ（細い実線で示す）とは、交互に配置されている。
　更には、制御回路は層間絶縁層７１，７２，７３，７４によって被覆されており、第１制御回路と第１の配線３１Ａ，３１Ｂとは、層間絶縁層に形成された第１コンタクトホール３２Ａ，３２Ｂ（場合によっては、添字を省略）を介して接続されており、第２制御回路と第２の配線４１とは、層間絶縁層に形成された第２コンタクトホール４２Ａ，４２Ｂ（場合によっては、添字を省略）を介して接続されている。そして、一のメモリセルユニット１０における第１コンタクトホールと、第１の方向においてこの一のメモリセルユニット１０に隣接するメモリセルユニット１０における第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する（例えば、図５の白丸印の「Ａ」及び白四角印の「Ｂ」で示す第１コンタクトホール３２Ａ及び第１コンタクトホール３２Ｂを参照）。尚、図１、図２、図５、図１６において、コンタクトホールを制御回路の外側に位置するように図示しているが、実際には、制御回路内に設けられている。
　また、第２の配線４１は、端部において第２制御回路に接続されている。尚、平面上、奇数番目の第２の配線４１の一端は、後述する第２－１制御回路６０Ａに接続され、平面上、偶数番目の第２の配線４１の一端は、後述する第２－２制御回路６０Ｂに接続される。
　ここで、メモリセルユニット１０は、第２の方向に沿って１列に配置されており、第１の方向に沿って相互にずれて配置されている。具体的には、メモリセルユニット１０は、第２の方向に沿って１列に配置されており、第１の方向に沿って、第２の方向に沿ったメモリセルユニット１０の長さの１／２だけ相互にずれて配置されている。あるいは又、メモリセルユニット１０は、レンガ敷き・パターンにおけるストレッチャーボンド・パターンに基づき配置されている。
　そして、実施例１にあっては、メモリセルユニット１０を構成する第１の配線３１の半分は、このメモリセルユニット１０を構成する第１制御回路に接続されており、メモリセルユニット１０を構成する第１の配線３１の残りの半分は、第１の方向に隣接した隣接メモリセルユニット１０を構成する第１制御回路に接続されている。
　実施例１のメモリセルユニットアレイにおいて、
　第１制御回路は、第１－１制御回路５０Ａ及び第１－２制御回路５０Ｂの２つの回路から構成されており、
　第２制御回路は、第２－１制御回路６０Ａ及び第２－２制御回路６０Ｂの２つの回路から構成されており、
　第１－１制御回路５０Ａは、第２の方向に平行に延びる制御回路の第１の辺１０ａに沿って配置されており、
　第１－２制御回路５０Ｂは、第２の方向に平行に延び、第１の辺１０ａと対向する制御回路の第３の辺１０ｃに沿って配置されており、
　第２－１制御回路６０Ａは、第１の方向に平行に延びる制御回路の第２の辺１０ｂに沿って配置されており、
　第２－２制御回路６０Ｂは、第１の方向に平行に延び、第２の辺１０ｂと対向する制御回路の第４の辺１０ｄに沿って配置されている。そして、この場合、
　第２－１制御回路６０Ａは、第２の辺１０ｂの全てを占め、且つ、第１の辺１０ａの一部及び第３の辺１０ｃの一部を占めるように配置されており、
　第２－２制御回路６０Ｂは、第４の辺１０ｄの全てを占め、且つ、第１の辺１０ａの一部及び第３の辺１０ｃの一部を占めるように配置されており、
　第１－１制御回路５０Ａは、第１の辺１０ａの一部を占めるように配置されており、
　第１－２制御回路５０Ｂは、第３の辺１０ｃの一部を占めるように配置されている。尚、実施例１にあっては、制御回路の中心に対して、第１－１制御回路５０Ａが占める領域と第１－２制御回路５０Ｂが占める領域とは点対称に配置されており、制御回路の中心に対して、第２－１制御回路６０Ａが占める領域と第２－２制御回路６０Ｂが占める領域とは点対称に配置されている。しかも、制御回路の中心を通り、第２の方向に平行な軸線に対して、第１－１制御回路５０Ａが占める領域と第１－２制御回路５０Ｂが占める領域とは線対称に配置されており、制御回路の中心を通り、第１の方向に平行な軸線に対して、第２－１制御回路６０Ａが占める領域が占める領域と第２－２制御回路６０Ｂが占める領域とは線対称に配置されている。尚、実施例１にあっては、
Ｌ0＝Ｌ1＋Ｌ1’
を満足し、且つ、
Ｌ1＝Ｌ1’
を満足している。
　実施例１にあっては、不揮発性メモリセル２０はＮ層（但し、Ｎ≧２）の多層化されている。具体的には、不揮発性メモリセル２０は２層（＝Ｎ）であり、第１の配線３１は（Ｎ／２）層の第１配線層（１層の第１配線層３０）に形成されており、第２の配線４１は（Ｎ／２＋１）層の第２配線層（２層の第２配線層４０1，４０2）に形成されており、第１配線層と第２配線層との間に不揮発性メモリセル２０が形成されている。即ち、不揮発性メモリセル２０は、第１の配線３１と第２の配線４１1との間に形成されており、また、第１の配線３１と第２の配線４１2との間に形成されている。第１の配線４１1及び第２の配線４１2は、独立して、別々に駆動される。そして、２つの第１の配線３１を挟んで設けられた２つの不揮発性メモリセル２０は、独立して、情報の書き込み、読み出し、消去が行われる。
　実施例１の不揮発性メモリセル２０は、相変化型の不揮発性メモリ素子、具体的には、抵抗変化型の不揮発性メモリ素子から成り、より具体的には、抵抗変化層は高抵抗層とイオン源層の積層構造から成る。また、実施例１において、不揮発性メモリセル２０は、不揮発性メモリ素子２１、及び、双方向ダイオード等の非線形の電流－電圧特性を有する選択素子２２から構成されている。選択素子２２は、第１の配線３１と不揮発性メモリ素子２１との間、あるいは又、第２の配線４１と不揮発性メモリ素子２１との間に設けられており、不揮発性メモリ素子２１を流れる電流を制御する。例えば、第１の配線３１から第２の配線４１へと電流Ｉsetが流れるとき、不揮発性メモリ素子２１には情報が書き込まれる。また、第１の配線３１から第２の配線４１へと微小電流を流し、不揮発性メモリ素子２１の電気抵抗値を測定することで、不揮発性メモリ素子２１に記憶された情報の読み出しを行うことができる。更には、第２の配線４１から第１の配線３１へと電流Ｉresetが流れるとき、不揮発性メモリ素子２１の情報は消去される。電流Ｉset，Ｉreset等を流す方向は逆であってもよい。
　具体的には、高抵抗層はアルミニウム酸化物（ＡｌＯX）から成り、イオン源層は、銅－テルル（Ｃｕ－Ｔｅ）合金膜から成る。また、第１の配線３１、第２の配線４１は銅（Ｃｕ）から成り、コンタクトホールはタングステン（Ｗ）から成り、層間絶縁層はＳｉＯ2から成る。周知の構成、構造を有する制御回路は、シリコン半導体基板７０に、周知の方法に基づき形成されている。メモリセルユニットとメモリセルユニットの間のシリコン半導体基板７０の部分には、例えば、電源線や各種の信号線が設けられているし、メモリセルユニットを駆動する駆動回路がメモリセルユニットアレイの周辺に周辺回路として設けられているが、これらの図示は省略した。
　第１の方向と平行な仮想垂直面で実施例１のメモリセルユニットを切断したときの模式的な一部断面図である図６、図７、図８、図９、第２の方向と平行な別の仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの模式的な一部断面図である図１２Ａ及び図１２Ｂ、模式的な部分的平面図である図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５を参照して、実施例１のメモリセルユニットアレイを更に説明するが、図６は、図５の「α」で示す第１の配線３１Ｂを含む垂直仮想平面でメモリセルユニットを切断したときの模式的な一部断面図であり、図７は、図５の「β」で示す第１の配線３１Ａを含む垂直仮想平面でメモリセルユニットを切断したときの模式的な一部断面図であり、図８は、図５の「γ」で示す第１の配線３１Ｂを含む垂直仮想平面でメモリセルユニットを切断したときの模式的な一部断面図であり、図９は、図５の「δ」で示す第１の配線３１Ａを含む垂直仮想平面でメモリセルユニットを切断したときの模式的な一部断面図である。
　図１０Ａに示すように、第１－２制御回路５０Ｂから層間絶縁層７１内を第１コンタクトホール３２Ｂ1が上方に延びる。また、図１３Ａに示すように、第２－１制御回路６０Ａから層間絶縁層７１内を第２コンタクトホール４２Ａ11，４２Ａ12が上方に延びる。更に、図１０Ｂに示すように、第１コンタクトホール３２Ｂ1から層間絶縁層７２内を第１コンタクトホール３２Ｂ2が上方に延びる。また、図１３Ｂに示すように、第２コンタクトホール４２Ａ11，４２12から層間絶縁層７２内を第２コンタクトホール４２Ａ21，４２22が上方に延びる。更に、図１１Ａに示すように、第１コンタクトホール３２Ｂ2から層間絶縁層７３内を第１コンタクトホール３２Ｂ3が上方に延びる。また、図１４Ａに示すように、第２コンタクトホール４２Ａ22から層間絶縁層７２上を第２の配線４１1が第２の方向に延びるし、第２コンタクトホール４２Ａ21から層間絶縁層７３内を第２コンタクトホール４２Ａ31が上方に延びる。更に、図１１Ｂに示すように、第１コンタクトホール３２Ｂ3から層間絶縁層７３上を第１の配線３１が第１の方向に延びる。また、図１４Ｂに示すように、第２コンタクトホール４２Ａ31から層間絶縁層７４内を第２コンタクトホール４２Ａ41が上方に延びる。そして、図１５に示すように、第２コンタクトホール４２Ａ41から層間絶縁層７４上を第２の配線４１1が第２の方向に延びる。
　以上に説明した実施例１のメモリセルユニットアレイにおいて、１本の第１の配線３１は、第１－２制御回路５０Ｂから上方に延びる１組の第１コンタクトホール３２Ｂ1，３２Ｂ2，３２Ｂ3を介して、第１－２制御回路５０Ｂに接続されている。但し、このような構成に限定されるものではない。
　第１の方向と平行な仮想垂直面で実施例１のメモリセルユニットアレイの変形例を切断したときの、模式的な一部断面図を図１６に示し、実施例１のメモリセルユニットアレイの変形例において、図１６の矢印１７Ａ、矢印１７Ｂ、矢印１８Ａ、矢印１８Ｂに沿って眺めた模式的な部分的平面図を図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂに示す。尚、図１６は、図６と同様の模式的な一部断面図であり、また、これらの模式的な部分的平面図は、図１６の領域「Ａ」の部分の模式的な部分的平面図である。この実施例１のメモリセルユニットアレイの変形例にあっては、図１７Ａに示すように、第１－２制御回路５０Ｂから層間絶縁層７１内を第１コンタクトホール３２Ｂ1が上方に延び、図１７Ｂに示すように、第１コンタクトホール３２Ｂ1から層間絶縁層７１上を、第１制御配線３３が隣接するメモリセルユニットに向かって延びる。そして、図１７Ｂに示すように、第１制御配線３３上から層間絶縁層７２内を第１コンタクトホール３２Ｂ2が上方に延び、更に、図１８Ａに示すように、第１コンタクトホール３２Ｂ2から層間絶縁層７３内を第１コンタクトホール３２Ｂ3が上方に延び、図１８Ｂに示すように、第１コンタクトホール３２Ｂ3から層間絶縁層７３上を第１の配線３１Ｂが第１の方向に延びる。尚、第１の配線３１Ｂは、相互に分離されているが、第１制御配線３３によって電気的に接続されている。
　実施例１のメモリセルユニットアレイにおいて、メモリセルユニットを構成する第１の配線の一部は、このメモリセルユニットを構成する第１制御回路に接続されており、メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されているので、しかも、複数の不揮発性メモリセルと制御回路とが上下に配置されているので、不揮発性メモリセルの最も高密度の配置を可能とし、高い面積効率を有する構成、構造の、クロスポイント型のメモリセルユニットが２次元マトリクス状に配置されたメモリセルユニットアレイを提供することができるし、製造歩留りの向上を図ることができる。しかも、制御回路の直上には、基本的に配線（制御配線）が設けられていないので、配線に起因した寄生容量の発生、配線におけるノイズ発生、配線と制御回路との間の干渉といった問題が生じることがなく、信頼性の高いメモリセルユニットアレイを提供することができる。
　実施例２は、実施例１の変形である。実施例２における不揮発性メモリセルを模式的に示す斜視図を図１９に示し、実施例２のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図を図２０、図２７に示す。また、また、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２１Ａ、矢印２１Ｂ、矢印２２Ａ、矢印２２Ｂ、矢印２３Ａ、矢印２３Ｂ、矢印２４Ａ、矢印２４Ｂ、矢印２５Ａ、矢印２５Ｂ、矢印２６、図２７の矢印２８Ａ、矢印２８Ｂ、矢印２９Ａ、矢印２９Ｂ、矢印３０Ａ、矢印３０Ｂ、矢印３１Ａ、矢印３１Ｂ、矢印３２Ａ、矢印３２Ｂに沿って眺めた模式的な部分的平面図を、図２１Ａ、図２１Ｂ、図２２Ａ、図２２Ｂ、図２３Ａ、図２３Ｂ、図２４Ａ、図２４Ｂ、図２５Ａ、図２５Ｂ、図２６、図２８Ａ、図２８Ｂ、図２９Ａ、図２９Ｂ、図３０Ａ、図３０Ｂ、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂに示す。
　実施例２のメモリセルユニットアレイにおいて、第１の配線３１1，３１2，３１3，３１4はＮ層（但し、Ｎは２以上の偶数であり、具体的には、実施例２にあっては、Ｎ＝４）の第１配線層に形成されており、第２の配線４１1，４１2，４１3，４１4はＮ層（＝４）の第２配線層に形成されており、第１配線層と第２配線層との間に不揮発性メモリセル２０が形成されている。そして、第２の配線４１1，４１2，４１3，４１4は、独立して、別々に駆動される。一方、第１の配線３１1，３１2，３１3，３１4は、同時に、同じように駆動されるが、独立して、別々に駆動してもよい。
　第１の配線３１1，３１2，３１3，３１4の第１制御回路５０Ａ，５０Ｂへの接続は、以下のとおりである。
　尚、制御回路は層間絶縁層７１，７２，７３，７４によって被覆されており、第１制御回路５０Ａ，５０Ｂと第１の配線３１とは、第１制御配線３３、及び、層間絶縁層に形成された第１コンタクトホール３２Ａ，３２Ｂを介して接続されており、第２制御回路６０Ａ，６０Ｂと第２の配線４１とは、第２制御配線４３、及び、層間絶縁層に形成された第２コンタクトホール４２Ａ，４２Ｂを介して接続されている。そして、第１制御回路５０Ａ，５０Ｂと第２制御配線４３とは、上下方向に重なっておらず、第２制御回路６０Ａ，６０Ｂと第１制御配線３３とは、上下方向に重なっていない。また、一のメモリセルユニット１０における第１コンタクトホール３２Ａ，３２Ｂと、第１の方向においてこの一のメモリセルユニット１０に隣接するメモリセルユニット１０における第１コンタクトホール３２Ａ，３２Ｂとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホール３２Ａ，３２Ｂの射影像の位置は第２の方向に沿って等間隔に位置する。
　図２１Ａに示すように、第１－２制御回路５０Ｂから層間絶縁層７１内を第１コンタクトホール３２Ｂ1が上方に延び、図２１Ｂに示すように、第１コンタクトホール３２Ｂ1から層間絶縁層７１上を、第１制御配線３３が隣接するメモリセルユニットに向かって延びる。そして、図２１Ｂに示すように、第１制御配線３３上から層間絶縁層７２内を第１コンタクトホール３２Ｂ2が上方に延び、更に、図２２Ａに示すように、第１コンタクトホール３２Ｂ2から層間絶縁層７３内を第１コンタクトホール３２Ｂ3が上方に延び、図２２Ｂに示すように、第１コンタクトホール３２Ｂ3から層間絶縁層７４内を第１コンタクトホール３２Ｂ4が上方に延び、図２３Ａに示すように、第１コンタクトホール３２Ｂ4から層間絶縁層７４上を第１の配線３１1が第１の方向に延びる。
　更に、図２３Ａに示すように、第１の配線３１1上から層間絶縁層７５内を第１コンタクトホール３２Ｂ5が上方に延び、図２３Ｂに示すように、第１コンタクトホール３２Ｂ5から層間絶縁層７６内を第１コンタクトホール３２Ｂ6が上方に延び、図２４Ａに示すように、第１コンタクトホール３２Ｂ6から層間絶縁層７６上を第１の配線３１2が第１の方向に延びる。
　更に、図２４Ａに示すように、第１の配線３１2上から層間絶縁層７７内を第１コンタクトホール３２Ｂ7が上方に延び、図２４Ｂに示すように、第１コンタクトホール３２Ｂ7から層間絶縁層７８内を第１コンタクトホール３２Ｂ8が上方に延び、図２５Ａに示すように、第１コンタクトホール３２Ｂ8から層間絶縁層７８上を第１の配線３１3が第１の方向に延びる。
　更に、図２５Ａに示すように、第１の配線３１3上から層間絶縁層７９内を第１コンタクトホール３２Ｂ9が上方に延び、図２５Ｂに示すように、第１コンタクトホール３２Ｂ9から層間絶縁層８０内を第１コンタクトホール３２Ｂ10が上方に延び、図２６に示すように、第１コンタクトホール３２Ｂ10から層間絶縁層８０上を第１の配線３１4が第１の方向に延びる。尚、第１の配線３１1，３１2，３１3，３１4は、それぞれが相互に分離されているが、第１制御配線３３によって電気的に接続されている。
　また、第２の配線４１1，４１2，４１3，４１4の第２制御回路６０Ａ，６０Ｂへの接続は、以下のとおりである。即ち、図２８Ａに示すように、第２－１制御回路６０Ｂから層間絶縁層７１内を第２コンタクトホール４２Ａ11，４２Ａ12が上方に延び、また、図示しない第２コンタクトホール４２Ａ13，４２Ａ14が上方に延びる。そして、図２８Ｂに示すように、図示しない第２コンタクトホール４２Ａ13から層間絶縁層７１上を、第１制御配線４３3が第２コンタクトホール４２Ａ23を形成すべき領域まで延びる。そして、図２８Ｂに示すように、第２コンタクトホール４２Ａ21，４２Ａ22，４２Ａ23、図示しない第２コンタクトホール４２Ａ24が層間絶縁層７２内を上方に延び、図２９Ａに示すように、図示しない第２コンタクトホール４２Ａ24から層間絶縁層７２上を、第１制御配線４３4が第２コンタクトホール４２Ａ34を形成すべき領域まで延びる。尚、第１制御配線４３3，４３4は、第２－１制御回路６０Ｂに接続されている。更には、図２９Ａに示すように、第２コンタクトホール４２Ａ31，４２Ａ32，４２Ａ33，４２Ａ34が層間絶縁層７３内を上方に延びる。そして、図２９Ｂに示すように、第２コンタクトホール４２Ａ34から層間絶縁層７３上を、第２の配線４１1が第２の方向に延びる。
　更には、図２９Ｂに示すように、第２コンタクトホール４２Ａ41，４２Ａ42，４２Ａ43が層間絶縁層７４内を上方に延び、図３０Ａに示すように、第２コンタクトホール４２Ａ41，４２Ａ42，４２Ａ43から、第２コンタクトホール４２Ａ51，４２Ａ52，４２Ａ53が層間絶縁層７５内を上方に延び、図３０Ｂに示すように、第２コンタクトホール４２Ａ53から層間絶縁層７５上を、第２の配線４１2が第２の方向に延びる。
　更には、図３０Ｂに示すように、第２コンタクトホール４２Ａ61，４２Ａ62が層間絶縁層７６内を上方に延び、図３１Ａに示すように、第２コンタクトホール４２Ａ61，４２Ａ62から、第２コンタクトホール４２Ａ71，４２Ａ72が層間絶縁層７７内を上方に延び、図３１Ｂに示すように、第２コンタクトホール４２Ａ72から層間絶縁層７７上を、第２の配線４１3が第２の方向に延びる。
　更には、図３１Ｂに示すように、第２コンタクトホール４２Ａ81が層間絶縁層７８内を上方に延び、図３２Ａに示すように、第２コンタクトホール４２Ａ81から、第２コンタクトホール４２Ａ91が層間絶縁層７９内を上方に延び、図３２Ｂに示すように、第２コンタクトホール４２Ａ91から層間絶縁層７９上を、第２の配線４１4が第２の方向に延びる。
　以上に説明した点を除き、実施例２のメモリセルユニットアレイの構成、構造は，実施例１において説明したメモリセルユニットアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例３も実施例１の変形である。実施例３における不揮発性メモリセルを模式的に示す斜視図を図３３に示し、実施例３のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図を図３４に示す。また、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３５、矢印３６、矢印３７、矢印３８、矢印３９、矢印４０、矢印４１、矢印４２、矢印４３に沿って眺めた模式的な部分的平面図を、図３５、図３６、図３７、図３８、図３９、図４０、図４１、図４２、図４３に示す。
　実施例３のメモリセルユニットアレイにあっては、第１の配線３１は（Ｎ／２＋１）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線４１は（Ｎ／２）層の第２配線層に形成されており、第１配線層と第２配線層との間に不揮発性メモリセル２０が形成されている。ここで、実施例３にあっては、Ｎ＝８とした。
　即ち、第１の配線３１1，３１2，３１3，３１4，３１5は５層の第１配線層に形成されており、第２の配線４１1，４１2，４１3，４１4は４層の第２配線層に形成されており、第１配線層と第２配線層との間に不揮発性メモリセル２０が形成されている。そして、第２の配線４１1，４１2，４１3，４１4は、独立して、別々に駆動される。また、第１の配線３１1，３１3，３１5は、同時に、同じように駆動される。一方、第１の配線３１2，３１4は、同時に、同じように駆動される。第１の配線３１1，３１3，３１5と、第１の配線３１2，３１4とは、別々に駆動される。尚、第１の配線３１1，３１2，３１3，３１4，３１5を、別々に駆動してもよい。
　第１の配線３１1，３１2，３１3，３１4，３１5の第１制御回路５０Ａ，５０Ｂへの接続は、以下のとおりである。尚、図面においては、４本の第１の配線３１を１群としており、便宜上、第１の配線３１n-1，３１n-2，３１n-3，３１n-4（但し、ｎ＝１，２，３，４）で示す。第２の配線４１1，４１2，４１3，４１4の第２制御回路６０Ａ，６０Ｂへの接続は、実施例２において説明したと同様とすることができる。
　図示しないが、例えば、第１－２制御回路５０Ｂから層間絶縁層内を第１コンタクトホール３２Ｂが上方に延び、層間絶縁層上を、第１制御配線が隣接するメモリセルユニットに向かって延びる。
　そして、図３５に示すように、第１制御配線（図示せず）の上から層間絶縁層７２内を第１コンタクトホール３２Ｂ11，３２Ｂ12，３２Ｂ13，３２Ｂ14が上方に延び、更に、層間絶縁層７２上において、第１コンタクトホール３２Ｂ11，３２Ｂ13から、第１の配線３１1-1，３１1-3が第１の方向に延びる。
　更に、図３５に示すように、第１コンタクトホール３２Ｂ11，３２Ｂ12，３２Ｂ13，３２Ｂ14から層間絶縁層７３内を第１コンタクトホール３２Ｂ21，３２Ｂ22，３２Ｂ23，３２Ｂ24が上方に延び、図３６に示すように、第１コンタクトホール３２Ｂ21，３２Ｂ22，３２Ｂ23，３２Ｂ24から層間絶縁層７４内を第１コンタクトホール３２Ｂ31，３２Ｂ32，３２Ｂ33，３２Ｂ34が上方に延び、図３７に示すように、層間絶縁層７４上において、第１コンタクトホール３２Ｂ32，３２Ｂ34から、第１の配線３１2-1，３１2-3が第１の方向に延びる。
　更に、図３７に示すように、第１コンタクトホール３２Ｂ21，３２Ｂ22，３２Ｂ23，３２Ｂ24から層間絶縁層７５内を第１コンタクトホール３２Ｂ31，３２Ｂ32，３２Ｂ33，３２Ｂ34が上方に延び、図３８に示すように、第１コンタクトホール３２Ｂ31，３２Ｂ32，３２Ｂ33，３２Ｂ34から層間絶縁層７６内を第１コンタクトホール３２Ｂ41，３２Ｂ42，３２Ｂ43，３２Ｂ44が上方に延び、図３９に示すように、層間絶縁層７６上において、第１コンタクトホール３２Ｂ41，３２Ｂ43から、第１の配線３１3-1，３１3-3が第１の方向に延びる。
　更に、図３９に示すように、第１コンタクトホール３２Ｂ41，３２Ｂ42，３２Ｂ43，３２Ｂ44から層間絶縁層７７内を第１コンタクトホール３２Ｂ51，３２Ｂ52，３２Ｂ53，３２Ｂ54が上方に延び、図４０に示すように、第１コンタクトホール３２Ｂ51，３２Ｂ52，３２Ｂ53，３２Ｂ54から層間絶縁層７８内を第１コンタクトホール３２Ｂ61，３２Ｂ62，３２Ｂ63，３２Ｂ64が上方に延び、図４１に示すように、層間絶縁層７８上において、第１コンタクトホール３２Ｂ62，３２Ｂ64から、第１の配線３１4-1，３１4-3が第１の方向に延びる。
　更に、図４１に示すように、第１コンタクトホール３２Ｂ61，３２Ｂ63から層間絶縁層７９内を第１コンタクトホール３２Ｂ71，３２Ｂ73が上方に延び、図４２に示すように、第１コンタクトホール３２Ｂ71，３２Ｂ73から層間絶縁層８０内を第１コンタクトホール３２Ｂ81，３２Ｂ83が上方に延び、図４３に示すように、層間絶縁層８０上において、第１コンタクトホール３２Ｂ81，３２Ｂ83から、第１の配線３１5-1，３１5-3が第１の方向に延びる。
　以上に説明した点を除き、実施例３のメモリセルユニットアレイの構成、構造は，実施例１において説明したメモリセルユニットアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例４も実施例１の変形である。実施例４における不揮発性メモリセルを模式的に図４４の斜視図に示す。実施例４にあっては、第１の配線３１は｛（Ｎ＋１）／２｝層（但し、Ｎは３以上の奇数）の第１配線層に形成されており、第２の配線４１は｛（Ｎ＋１）／２｝層の第２配線層に形成されており、第１配線層と第２配線層との間に不揮発性メモリセルが形成されている。ここで、実施例４にあっては、Ｎ＝７とした。
　即ち、第１の配線３１は４層の第１配線層に形成されており、第２の配線４１は４層の第２配線層に形成されており、上下方向、第１配線層と第２配線層との間に、合計、７個の不揮発性メモリセル２０が形成されている。そして、各第２の配線は、独立して、別々に駆動される。また、上下方向、奇数番目の第１の配線は、同時に、同じように駆動される一方、上下方向、偶数番目の第１の配線は、同時に、同じように駆動される。即ち、上下方向、奇数番目の第１の配線と、上下方向、偶数番目の第１の配線とは、別々に駆動される。上下方向、奇数番目及び偶数番目の第１の配線の全てを、別々に駆動してもよい。
　第１の配線３１の第１制御回路５０Ａ，５０Ｂへの接続、第２の配線４１の第２制御回路６０Ａ，６０Ｂへの接続は、実施例２、実施例３において説明したと同様とすることができる。以上に説明した点を除き、実施例４のメモリセルユニットアレイの構成、構造は，実施例１において説明したメモリセルユニットアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例５は、実施例１～実施例４の変形であり、第１制御回路及び第２制御回路の平面形状や配置に関する変形である。図４５及び図４６にあっては、メモリセルユニットのそれぞれの例において、２つのメモリセルユニットを第１の方向に並べて表示している。また、図４７、図４８には、多数のメモリセルユニットを、第１の方向及び第２の方向に並べて表示している。
　図４５の（Ａ）に示すメモリセルユニットアレイの例にあっては、
　第２制御回路は、第２－１制御回路６０Ａ及び第２－２制御回路６０Ｂの２つの回路から構成されており、
　第２－１制御回路６０Ａは、第１の方向に平行に延びる制御回路の第２の辺１０ｂに沿って配置されており、
　第２－２制御回路６０Ｂは、第１の方向に平行に延び、第２の辺１０ｂと対向する制御回路の第４の辺１０ｄに沿って配置されており、
　第１制御回路５０は、第２の方向に平行に延びる制御回路の第１の辺１０ａから、第１の辺１０ａと対向する制御回路の第３の辺１０ｃに亙り配置されている。
　図４５の（Ｂ）に示すメモリセルユニットアレイの例にあっては、
　第１制御回路は、第１－１制御回路５０Ａ及び第１－制御回路５０Ｂの２つの回路から構成されており、
　第２制御回路６０は、第１の方向に平行に延びる制御回路の第２の辺１０ｂから、第２の辺１０ｂと対向する制御回路の第４の辺１０ｄに亙り配置されており、
　第１－制御回路５０Ａは、第２の方向に平行に延びる制御回路の第１の辺１０ａに沿って配置されており、
　第１－２制御回路５０Ｂは、第１の方向に平行に延び、第１の辺１０ａと対向する制御回路の第３の辺１０ｃに沿って配置されている。
　あるいは又、図４５の（Ｃ）に示すメモリセルユニットアレイの例にあっては、或るメモリセルユニットにおける第１制御回路の第２の方向に沿った長さと、このメモリセルユニットに隣接するメモリセルユニットにおける第１制御回路の第２の方向に沿った長さとが異なっている。図４５の（Ｄ）に示すメモリセルユニットアレイの例にあっては、第１－１制御回路、第１－２制御回路のそれぞれは２分割されており、分割された領域５１と、メモリセルユニットとメモリセルユニットとの間の領域５２とが第１の方向に連続している。このような配置を採用することで、例えば電源線や各種の信号線が配置し易くなる。図４５の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示した例にあっては、制御回路の中心に対して、第１－１制御回路５０Ａが占める領域と第１－２制御回路５０Ｂが占める領域とは点対称に配置されており、制御回路の中心に対して、第２－１制御回路６０Ａが占める領域と第２－２制御回路６０Ｂが占める領域とは点対称に配置されており、且つ、制御回路の中心を通り、第２の方向に平行な軸線に対して、第１－１制御回路５０Ａが占める領域と第１－２制御回路５０Ｂが占める領域とは線対称に配置されており、制御回路の中心を通り、第１の方向に平行な軸線に対して、第２－１制御回路６０Ａが占める領域が占める領域と第２－２制御回路６０Ｂが占める領域とは線対称に配置されている。
　図４６の（Ａ）に示すメモリセルユニットアレイの例にあっては、制御回路の中心を通り、第２の方向に平行な軸線に対して、第１－１制御回路５０Ａが占める領域と第１－２制御回路５０Ｂが占める領域とは線対称に配置されており、制御回路の中心を通り、第１の方向に平行な軸線に対して、第２－１制御回路６０Ａが占める領域が占める領域と第２－２制御回路６０Ｂが占める領域とは線対称に配置されている。また、図４６の（Ｂ）に示すメモリセルユニットアレイの例にあっては、制御回路の中心に対して、第１－１制御回路５０Ａが占める領域と第１－２制御回路５０Ｂが占める領域とは点対称に配置されており、制御回路の中心に対して、第２－１制御回路６０Ａが占める領域と第２－２制御回路６０Ｂが占める領域とは点対称に配置されている。
　図４７、図４８に示すメモリセルユニットアレイの例にあっては、メモリセルユニットＡ、メモリセルユニットＢ、メモリセルユニットＣ、メモリセルユニットＤにおいて、第１－１制御回路５０Ａ及び第１－２制御回路５０Ｂの平面形状及び配置位置が異なっている。
　但し、以上に説明した実施例５のメモリセルユニットアレイにあっても、一のメモリセルユニットにおける第１コンタクトホールと、第１の方向においてこの一のメモリセルユニットに隣接するメモリセルユニットにおける第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する。尚、図４５の（Ｄ）に示した例では、一のメモリセルユニット１０における第１コンタクトホールにあっては、一部の第１コンタクトホールは、第２の方向に沿って等間隔に位置していない。
　以上、本開示のメモリセルユニットアレイを好ましい実施例に基づき説明したが、本開示のメモリセルユニットアレイはこれらの実施例に限定されるものではない。実施例において説明した第１制御回路、第２制御回路の配置、メモリセルユニットアレイの構成、構造は例示であるし、不揮発性メモリセルの構成、構造も例示であり、適宜、変更することができる。また、第１制御回路、第２制御回路の平面形状、第１の配線や第２の配線、第１制御配線、第２制御配線の平面形状、引き回し等も例示であり、適宜、変更することができる。更には、メモリセルユニットアレイの構造において、第１の配線と第２の配線の占める位置を交換しても、即ち、第１の配線と第２の配線とを入れ替えても、等価のメモリセルユニットアレイを得ることができる。
　尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《メモリセルユニットアレイ》
　第１の方向に延びる複数の第１の配線、
　第１の配線と上下方向に離間して配置され、第１の配線と異なる第２の方向に延びる複数の第２の配線、及び、
　第１の配線と第２の配線とが重複する領域に配置され、第１の配線及び第２の配線に接続された不揮発性メモリセル、
から構成されたメモリセルユニットが、第１の方向及び第２の方向に２次元マトリクス状に配置されており、
　各メモリセルユニットは、メモリセルユニットの下方に、メモリセルユニットの動作を制御する制御回路を備えており、
　制御回路は、第１の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第１制御回路、及び、第２の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第２制御回路から構成されており、
　メモリセルユニットを構成する第２の配線は、該メモリセルユニットを構成する第２制御回路に接続されており、
　メモリセルユニットを構成する第１の配線の一部は、該メモリセルユニットを構成する第１制御回路に接続されており、
　メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されているメモリセルユニットアレイ。
［Ａ０２］各メモリセルユニットにおいて、該メモリセルユニットを構成する第１制御回路に接続された第１の配線と、隣接メモリセルユニットを構成する第１制御回路に接続された第１の配線とは、交互に配置されている［Ａ０１］に記載のメモリセルユニットアレイ。
［Ａ０３］制御回路は層間絶縁層によって被覆されており、
　第１制御回路と第１の配線とは、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
　第２制御回路と第２の配線とは、層間絶縁層に形成された第２コンタクトホールを介して接続されている［Ａ０１］又は［Ａ０２］に記載のメモリセルユニットアレイ。
［Ａ０４］制御回路は層間絶縁層によって被覆されており、
　第１制御回路と第１の配線とは、第１制御配線、及び、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
　第２制御回路と第２の配線とは、第２制御配線、及び、層間絶縁層に形成された第２コンタクトホールを介して接続されており、
　第１制御回路と第２制御配線とは、上下方向に重なっておらず、
　第２制御回路と第１制御配線とは、上下方向に重なっていない［Ａ０３］に記載のメモリセルユニットアレイ。
［Ａ０５］一のメモリセルユニットにおける第１コンタクトホールと、第１の方向において該一のメモリセルユニットに隣接するメモリセルユニットにおける第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する［Ａ０３］又は［Ａ０４］に記載のメモリセルユニット。
［Ａ０６］第２の配線は、端部において第２制御回路に接続されている［Ａ０１］乃至［Ａ０５］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ０７］メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って相互にずれて配置されている［Ａ０１］乃至［Ａ０６］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ０８］メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って、第２の方向に沿ったメモリセルユニットの長さの１／２だけ相互にずれて配置されている［Ａ０７］に記載のメモリセルユニットアレイ。
［Ａ０９］メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、
　メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている［Ａ０８］に記載のメモリセルユニットアレイ。
［Ａ１０］メモリセルユニットは、レンガ敷き・パターンにおけるストレッチャーボンド・パターンに基づき配置されている［Ａ０１］乃至［Ａ０６］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１１］メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、
　メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている［Ａ１０］に記載のメモリセルユニットアレイ。
［Ａ１２］第１制御回路は、第１－１制御回路及び第１－２制御回路の２つの回路から構成されており、
　第２制御回路は、第２－１制御回路及び第２－２制御回路の２つの回路から構成されており、
　第１－１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
　第１－２制御回路は、第２の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されており、
　第２－１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
　第２－２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されている［Ａ０１］乃至［Ａ１１］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１３］第２－１制御回路は、第２の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
　第２－２制御回路は、第４の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
　第１－１制御回路は、第１の辺の一部を占めるように配置されており、
　第１－２制御回路は、第３の辺の一部を占めるように配置されている［Ａ１２］に記載のメモリセルユニットアレイ。
［Ａ１４］第２制御回路は、第２－１制御回路及び第２－２制御回路の２つの回路から構成されており、
　第２－１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
　第２－２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されており、
　第１制御回路は、第２の方向に平行に延びる制御回路の第１の辺から、第１の辺と対向する制御回路の第３の辺に亙り配置されている［Ａ０１］乃至［Ａ１１］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１５］第１制御回路は、第１－１制御回路及び第１－２制御回路の２つの回路から構成されており、
　第２制御回路は、第１の方向に平行に延びる制御回路の第２の辺から、第２の辺と対向する制御回路の第４の辺に亙り配置されており、
　第１－１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
　第１－２制御回路は、第１の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されている［Ａ０１］乃至［Ａ１１］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１６］制御回路の中心に対して、第１－１制御回路が占める領域と第１－２制御回路が占める領域とは点対称に配置されている［Ａ１２］、［Ａ１３］及び［Ａ１５］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１７］制御回路の中心を通り、第２の方向に平行な軸線に対して、第１－１制御回路が占める領域と第１－２制御回路が占める領域とは線対称に配置されている［Ａ１２］、［Ａ１３］、［Ａ１５］及び［Ａ１６］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１８］制御回路の中心に対して、第２－１制御回路が占める領域と第２－２制御回路が占める領域とは点対称に配置されている［Ａ１２］乃至［Ａ１４］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１９］制御回路の中心を通り、第１の方向に平行な軸線に対して、第２－１制御回路が占める領域が占める領域と第２－２制御回路が占める領域とは線対称に配置されている［Ａ１２］乃至［Ａ１４］及び［Ａ１８］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ２０］（第１制御回路の第２の方向に沿った長さ）／（制御回路全体の第２の方向に沿った長さ）の割合は、１／３乃至２／３である［Ａ０１］乃至［Ａ１９］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ２１］（第１制御回路の第２の方向に沿った長さ）／（制御回路全体の第２の方向に沿った長さ）の割合は、１／２である［Ａ２０］に記載のメモリセルユニットアレイ。
［Ａ２２］一のメモリセルユニットにおける第１制御回路の第２の方向に沿った長さをＬ1、一のメモリセルユニットに隣接した隣接メモリセルユニットにおける第１制御回路の第２の方向に沿った長さをＬ1’、制御回路全体の第２の方向に沿った長さをＬ0としたとき、
Ｌ0＝Ｌ1＋Ｌ1’
を満足する［Ａ０１］乃至［Ａ２１］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ２３］不揮発性メモリセルはＮ層（但し、Ｎ≧２）の多層化されている［Ａ０１］乃至［Ａ２２］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ２４］第１の配線はＮ層の第１配線層に形成されており、第２の配線はＮ層の第２配線層に形成されており、
　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている［Ａ２３］に記載のメモリセルユニットアレイ。
［Ａ２５］第１の配線は（Ｎ／２＋１）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２）層の第２配線層に形成されており、
　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている［Ａ２３］に記載のメモリセルユニットアレイ。
［Ａ２６］第１の配線は（Ｎ／２）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２＋１）層の第２配線層に形成されており、
　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている［Ａ２３］に記載のメモリセルユニットアレイ。
［Ａ２７］第１の配線は｛（Ｎ＋１）／２｝層（但し、Ｎは３以上の奇数）の第１配線層に形成されており、第２の配線は｛（Ｎ＋１）／２｝層の第２配線層に形成されており、
　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている［Ａ２３］に記載のメモリセルユニットアレイ。
［Ａ２８］不揮発性メモリセルは、不揮発性メモリ素子及び選択素子から成り、
　不揮発性メモリ素子は、相変化型の不揮発性メモリ素子から成る［Ａ０１］乃至［Ａ２７］のいずれか１項に記載のメモリセルユニットアレイ。
１０・・・メモリセルユニット、１０ａ・・・制御回路の第１の辺、１０ｂ・・・制御回路の第２の辺、１０ｃ・・・制御回路の第３の辺、１０ｄ・・・制御回路の第４の辺、２０・・・不揮発性メモリセル、２１・・・不揮発性メモリ素子、２２・・・選択素子、３０・・・第１配線層、３１，３１Ａ，３２Ｂ・・・第１の配線、３２Ａ，３２Ｂ・・・第１コンタクトホール、３３・・・第１制御配線、４０・・・第２配線層、４１・・・第２の配線、４２Ａ，４２Ｂ・・・第２コンタクトホール、４３・・・第２制御配線、５０・・・第１制御回路、５０Ａ・・・第１－１制御回路、５０Ｂ・・・第１－２制御回路、５１・・・第１－１制御回路、第１－２制御回路の分割された領域、５２・・・メモリセルユニットとメモリセルユニットとの間の領域、６０・・・第２制御回路、６０Ａ・・・第２－１制御回路、６０Ｂ・・・第２－２制御回路、７０・・・シリコン半導体基板、７１，７２，７３，７４・・・層間絶縁層

Claims (20)

  1. 　第１の方向に延びる複数の第１の配線、
    　第１の配線と上下方向に離間して配置され、第１の配線と異なる第２の方向に延びる複数の第２の配線、及び、
    　第１の配線と第２の配線とが重複する領域に配置され、第１の配線及び第２の配線に接続された不揮発性メモリセル、
    から構成されたメモリセルユニットが、第１の方向及び第２の方向に２次元マトリクス状に配置されており、
    　各メモリセルユニットは、メモリセルユニットの下方に、メモリセルユニットの動作を制御する制御回路を備えており、
    　制御回路は、第１の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第１制御回路、及び、第２の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第２制御回路から構成されており、
    　メモリセルユニットを構成する第２の配線は、該メモリセルユニットを構成する第２制御回路に接続されており、
    　メモリセルユニットを構成する第１の配線の一部は、該メモリセルユニットを構成する第１制御回路に接続されており、
    　メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されているメモリセルユニットアレイ。
  2. 　各メモリセルユニットにおいて、該メモリセルユニットを構成する第１制御回路に接続された第１の配線と、隣接メモリセルユニットを構成する第１制御回路に接続された第１の配線とは、交互に配置されている請求項１に記載のメモリセルユニットアレイ。
  3. 　制御回路は層間絶縁層によって被覆されており、
    　第１制御回路と第１の配線とは、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
    　第２制御回路と第２の配線とは、層間絶縁層に形成された第２コンタクトホールを介して接続されている請求項１に記載のメモリセルユニットアレイ。
  4. 　制御回路は層間絶縁層によって被覆されており、
    　第１制御回路と第１の配線とは、第１制御配線、及び、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
    　第２制御回路と第２の配線とは、第２制御配線、及び、層間絶縁層に形成された第２コンタクトホールを介して接続されており、
    　第１制御回路と第２制御配線とは、上下方向に重なっておらず、
    　第２制御回路と第１制御配線とは、上下方向に重なっていない請求項３に記載のメモリセルユニットアレイ。
  5. 　一のメモリセルユニットにおける第１コンタクトホールと、第１の方向において該一のメモリセルユニットに隣接するメモリセルユニットにおける第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する請求項３に記載のメモリセルユニット。
  6. 　第２の配線は、端部において第２制御回路に接続されている請求項１に記載のメモリセルユニットアレイ。
  7. 　メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って相互にずれて配置されている請求項１に記載のメモリセルユニットアレイ。
  8. 　メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って、第２の方向に沿ったメモリセルユニットの長さの１／２だけ相互にずれて配置されている請求項７に記載のメモリセルユニットアレイ。
  9. 　メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、
    　メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている請求項８に記載のメモリセルユニットアレイ。
  10. 　メモリセルユニットは、レンガ敷き・パターンにおけるストレッチャーボンド・パターンに基づき配置されている請求項１に記載のメモリセルユニットアレイ。
  11. 　メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、
    　メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている請求項１０に記載のメモリセルユニットアレイ。
  12. 　第１制御回路は、第１－１制御回路及び第１－２制御回路の２つの回路から構成されており、
    　第２制御回路は、第２－１制御回路及び第２－２制御回路の２つの回路から構成されており、
    　第１－１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
    　第１－２制御回路は、第２の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されており、
    　第２－１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
    　第２－２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されている請求項１に記載のメモリセルユニットアレイ。
  13. 　第２－１制御回路は、第２の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
    　第２－２制御回路は、第４の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
    　第１－１制御回路は、第１の辺の一部を占めるように配置されており、
    　第１－２制御回路は、第３の辺の一部を占めるように配置されている請求項１２に記載のメモリセルユニットアレイ。
  14. 　第２制御回路は、第２－１制御回路及び第２－２制御回路の２つの回路から構成されており、
    　第２－１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
    　第２－２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されており、
    　第１制御回路は、第２の方向に平行に延びる制御回路の第１の辺から、第１の辺と対向する制御回路の第３の辺に亙り配置されている請求項１に記載のメモリセルユニットアレイ。
  15. 　第１制御回路は、第１－１制御回路及び第１－２制御回路の２つの回路から構成されており、
    　第２制御回路は、第１の方向に平行に延びる制御回路の第２の辺から、第２の辺と対向する制御回路の第４の辺に亙り配置されており、
    　第１－１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
    　第１－２制御回路は、第１の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されている請求項１に記載のメモリセルユニットアレイ。
  16. 　不揮発性メモリセルはＮ層（但し、Ｎ≧２）の多層化されている請求項１に記載のメモリセルユニットアレイ。
  17. 　第１の配線はＮ層の第１配線層に形成されており、第２の配線はＮ層の第２配線層に形成されており、
    　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている請求項１６に記載のメモリセルユニットアレイ。
  18. 　第１の配線は（Ｎ／２＋１）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２）層の第２配線層に形成されており、
    　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている請求項１６に記載のメモリセルユニットアレイ。
  19. 　第１の配線は（Ｎ／２）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２＋１）層の第２配線層に形成されており、
    　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている請求項１６に記載のメモリセルユニットアレイ。
  20. 　第１の配線は｛（Ｎ＋１）／２｝層（但し、Ｎは３以上の奇数）の第１配線層に形成されており、第２の配線は｛（Ｎ＋１）／２｝層の第２配線層に形成されており、
    　第１配線層と第２配線層との間に不揮発性メモリセルが形成されている請求項１６に記載のメモリセルユニットアレイ。
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