CN106688097A - 存储单元部件阵列 - Google Patents

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Abstract

在根据本发明的存储单元部件阵列中，包括第一配线31、第二配线和非易失性存储单元的存储单元部件10在第一方向和第二方向上以二维矩阵形式布置，每个存储单元部件中在其下方设置有控制电路，控制电路由第一控制电路50和第二控制电路60构成，第二配线连接到第二控制电路60，构成存储单元部件的第一配线31中的一部分连接到构成相同存储单元部件的第一控制电路50，第一配线31中的其余配线连接到构成在第一方向上相邻的相邻存储单元部件的第一控制电路50。

Description

存储单元部件阵列
技术领域
本公开涉及存储单元部件阵列，更特别地涉及包括多个非易失性存储单元的存储单元部件阵列。
背景技术
由多个非易失性存储单元构成的所谓交叉点存储单元部件是公知的。交叉点存储单元部件包括：
在第一方向延伸上的多根第一配线(位线)，
在上下方向上与第一配线分开设置并且与第一配线不同地在第二方向上延伸的多根第二配线(字线)，以及
非易失性存储单元，设置在第一配线和第二配线彼此重叠的区域中并且连接到第一配线和第二配线。基于在第一配线和第二配线之间施加的电压的方向或者在第一配线和第二配线之间流动的电流的方向，将信息写入非易失性存储单元以及从非易失性存储单元擦除信息。
为了减少在这种交叉点存储单元部件中的芯片面积，如日本专利申请特许公开No.2009-223971中公开的存储单元部件包括直接在构成它的多个非易失性存储单元下面的两个列相关的控制电路和两个行相关的控制电路。这两个列相关的控制电路和两个行相关的控制电路以棋盘形式布置。
顺便提及，一般用于表示半导体装置的集成度的指示是最小特征尺寸“F”。可以在交叉点存储单元部件中提供最高密度的存储单元的配置是其中位线的节距为2F、字线的节距为2F以及单个存储单元的占用面积是4F2的配置。有必要形成接触孔，以将控制电路连接到位线和字线。由于用于提高半导体装置的制造过程中的制造成品率的约束(设计规则)，常常有必要在接触孔周围将配线之间的宽度设置为大于最小特征尺寸“F”。当在某根位线的端部处形成接触孔时，不能在与这根位线相邻的位线的相同侧的端部处形成另一接触孔。这是因为为了在其中形成接触孔而被加宽的位线与相邻位线之间的距离将小于最小特征尺寸“F”。因此，为了将所有位线连接到控制电路，例如采用如在图49中示意性示出的布置。在这种布置中，奇数编号的位线的接触孔如在平面中观察到的那样，被设置在位线的在图49的上侧的端部处。另一方面，偶数编号的位线的接触孔如在平面中观察到的那样，被设置在位线的在图49的下侧的端部处。这同样适用于字线。具体而言，奇数编号的字线的接触孔被设置在字线的在图49的左侧的端部处，并且，偶数编号的字线的接触孔被设置在字线的在图49的右侧的端部处。
引用列表
专利文献
专利文献1：日本专利申请特许公开No.2009-223971
发明内容
技术问题
图50A和图50B示意性地示出了在以上未经审查的专利申请公开中公开的交叉点存储单元部件中的控制电路、接触孔等的布置。图51A示意性地示出了第一配线(位线)的布置。图51B和图51C是沿着图50A的箭头标记B-B和箭头标记C-C截取的其示意性局部截面图。对于这种存储单元部件，将考虑其中列相关的控制电路101A连接到位线的例子。在列相关的控制电路101A中，关于奇数编号的位线115，如平面中观察到的，列相关的控制电路101A的一个端部设置有接触孔111。奇数编号的位线115和列相关的控制电路101A经由接触孔111彼此连接。另一方面，关于偶数编号的位线116，如在平面中观察到的，接触孔112必须被设置在列相关的控制电路101A的另一个端部处。列相关的控制电路101A和偶数编号的位线116经由接触孔112、113彼此连接。如果接触孔111、112没有以这种方式布置，则由于以上提到的原因不能提供最高密度的布置。接触孔112和接触孔113必须经由配线114彼此连接，其中配线114形成在覆盖列相关的控制电路101A、101B和行相关的控制电路102A、102B的层间绝缘层上。配线114经由层间绝缘层设置在行相关的控制电路102B的上方。因此，有可能出现由配线114引起的寄生电容发生、配线114中的噪声发生以及配线114与行相关的控制电路102B之间的干扰的问题。尽管未在附图中示出，但是类似的问题也发生在将列相关的控制电路101B和奇数编号的位线彼此连接的配线中。此外，类似的问题也出现在将字线和行相关的控制电路102A、102B彼此连接的配线中。
因此，本公开的一个目的是提供一种存储单元部件阵列，其中交叉点存储单元部件以二维矩阵形式布置，该存储单元部件阵列具有可以提供非易失性存储单元的最高密度布置的配置和结构。
对问题的解决方案
根据本公开的用于实现以上提到的目的的存储单元部件阵列包括：
存储单元部件，在第一方向和第二方向上以二维矩阵形式布置，每个存储单元部件包括：
多根第一配线，在第一方向上延伸，
多根第二配线，在上下方向上与第一配线分开地设置并且与第一配线不同地在第二方向上延伸，以及
非易失性存储单元，设置在第一配线和第二配线彼此重叠的区域中并且连接到第一配线和第二配线，其中，
存储单元部件中的每个，在该存储单元部件下面包括控制该存储单元部件的操作的控制电路，
控制电路包括：
第一控制电路，其经由第一配线控制构成存储单元部件的非易失性存储单元的操作，以及
第二控制电路，其经由第二配线控制构成存储单元部件的非易失性存储单元的操作，
构成存储单元部件的第二配线连接到构成该存储单元部件的第二控制电路，
构成存储单元部件的第一配线中的一些连接到构成该存储单元部件的第一控制电路，以及
构成存储单元部件的第一配线中的其他配线连接到构成在第一方向上与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
发明的有益效果
在根据本公开的存储单元部件阵列中，构成存储单元部件的第一配线中的一些连接到构成该存储单元部件的第一控制电路，以及构成存储单元部件的第一配线中的其它配线连接到构成在第一方向上与该存储单元部件相邻的相邻存储单元部件的第一控制电路。因此，可以提供一种存储单元部件阵列，其中交叉点存储单元部件以二维矩阵形式布置，其具有可以提供非易失性存储单元的最高密度布置的配置和结构。应当指出，本文描述的效果仅仅是例子而不是限制性的，并且可以提供附加的效果。
附图说明
图1是示意性地示出根据例子1的存储单元部件阵列的一部分以及第一配线中的一些的平视图。
图2是示意性地示出根据例子1的存储单元部件阵列的一部分的平视图，并且示出第二配线中的一些。
图3A是示意性地示出例子1中的非易失性存储单元的透视图，并且3B和图3C是例子1中的非易失性存储单元的等效电路图。
图4是概念性地示出例子1中的非易失性存储单元的透视图。
图5是示意性地示出根据例子1的存储单元部件阵列的一部分的平视图，并且示出第一配线中的一些。
图6是根据例子1的存储单元部件阵列在其被沿着平行于第一方向的虚拟垂直平面切割时的示意性局部截面图。
图7是根据例子1的存储单元部件阵列在其被沿着平行于第一方向的另一虚拟垂直平面切割时的示意性局部截面图。
图8是根据例子1的存储单元部件阵列在其被沿着平行于第一方向的另一虚拟垂直平面切割时的示意性局部截面图。
图9是根据例子1的存储单元部件阵列在其被沿着平行于第一方向的另一虚拟垂直平面切割时的示意性局部截面图。
图10A和图10B是根据例子1的存储单元部件阵列在被沿着图6的箭头标记10A和箭头标记10B观察时的示意性局部平视图。
图11A和图11B是根据例子1的存储单元部件阵列在被沿着图6的箭头标记11A和箭头标记11B观察时的示意性局部平视图。
图12A和图12B是根据例子1的存储单元部件阵列在其被沿着平行于第二方向的虚拟垂直平面切割时的示意性局部截面图。
图13A和图13B是根据例子1的存储单元部件阵列在被沿着图12A和图12B的箭头标记13A和箭头标记13B观察时的示意性局部平视图。
图14A和图14B是根据例子1的存储单元部件阵列在被沿着图12A和图12B的箭头标记14A和箭头标记14B观察时的示意性局部平视图。
图15是根据例子1的存储单元部件阵列在被沿着图12A和图12B的箭头标记15观察时的示意性局部平视图。
图16是根据例子1的存储单元部件阵列的修改例在其被沿着平行于第一方向的虚拟垂直平面切割时的示意性局部截面图。
图17A和图17B是根据例子1的存储单元部件阵列的修改例在其被沿着图16的箭头标记17A和箭头标记17B观察时的示意性局部平视图。
图18A和图18B是根据例子1的存储单元部件阵列的修改例在被沿着图16的箭头标记18A和箭头标记18B观察时的示意性局部平视图。
图19是示意性地示出例子2中的非易失性存储单元的透视图。
图20是用于描述根据例子2的存储单元部件阵列的组件的概念性局部截面图。
图21A和图21B是根据例子2的存储单元部件阵列在被沿着图20的箭头标记21A和箭头标记21B观察时的示意性局部平视图。
图22A和图22B是根据例子2的存储单元部件阵列在被沿着图20的箭头标记22A和箭头标记22B观察时的示意性局部平视图。
图23A和图23B是根据例子2的存储单元部件阵列在被沿着图20的箭头标记23A和箭头标记23B观察时的示意性局部平视图。
图24A和图24B是根据例子2的存储单元部件阵列在被沿着图20的箭头标记24A和箭头标记24B观察时的示意性局部平视图。
图25A和图25B是根据例子2的存储单元部件阵列在被沿着图20的箭头标记25A和箭头标记25B观察时的示意性局部平视图。
图26是根据例子2的存储单元部件阵列在被沿着图20的箭头标记26观察时的示意性局部平视图。
图27是用于描述根据例子2的存储单元部件阵列的组件的概念性局部截面图。
图28A和图28B是根据例子2的存储单元部件阵列在被沿着图27的箭头标记28A和箭头标记28B观察时的示意性局部平视图。
图29A和图29B是根据例子2的存储单元部件阵列在被沿着图27的箭头标记29A和箭头标记29B观察时的示意性局部平视图。
图30A和图30B是根据例子2的存储单元部件阵列在被沿着图27的箭头标记30A和箭头标记30B观察时的示意性局部平视图。
图31A和图31B是根据例子2的存储单元部件阵列在被沿着图27的箭头标记31A和箭头标记31B观察时的示意性局部平视图。
图32A和图3B是根据例子2的存储单元部件阵列在被沿着图27的箭头标记32A和箭头标记32B观察时的示意性局部平视图。
图33是示意性地示出例子3中的非易失性存储单元的透视图。
图34是用于描述根据例子3的存储单元部件阵列的组件的概念性局部截面图。
图35是根据例子3的存储单元部件阵列在被沿着图34的箭头标记35观察时的示意性局部平视图。
图36是根据例子3的存储单元部件阵列在被沿着图34的箭头标记36观察时的示意性局部平视图。
图37是根据例子3的存储单元部件阵列在被沿着图34的箭头标记37观察时的示意性局部平视图。
图38是根据例子3的存储单元部件阵列在被沿着图34的箭头标记38观察时的示意性局部平视图。
图39是根据例子3的存储单元部件阵列在被沿着图34的箭头标记39观察时的示意性局部平视图。
图40是根据例子3的存储单元部件阵列在被沿着图34的箭头标记40观察时的示意性局部平视图。
图41是根据例子3的存储单元部件阵列在被沿着图34的箭头标记41观察时的示意性局部平视图。
图42是根据例子3的存储单元部件阵列在被沿着图34的箭头标记42观察时的示意性局部平视图。
图43是根据例子3的存储单元部件阵列在被沿着图34的箭头标记43观察时的示意性局部平视图。
图44是示意性地示出例子4中的非易失性存储单元的透视图。
图45是描述例子5的存储单元部件的布置的修改例的图。
图46是描述例子5的存储单元部件的布置的修改例的图。
图47是描述例子5的存储单元部件的布置的修改例的图。
图48是描述例子5的存储单元部件的布置的修改例的图。
图49是示意性地示出常规的交叉点存储单元部件中的位线、字线、接触孔的布置的视图。
图50A和图50B是示意性地示出如日本专利申请特许公开No.2009-223971中公开的交叉点存储单元部件中的控制电路、接触孔等的布置的视图。
图51A是示意性地示出如在图50A和图50B中示出的日本专利申请特许公开No.2009-223971中公开的交叉点型存储单元部件中的第一配线(位线)的布置的视图，以及51B和图51C是沿着图50A的箭头标记B-B和箭头标记C-C截取的示意性局部截面图。
具体实施方式
在下文中，尽管将参照附图基于例子描述本公开，但是本公开不限于那些例子，并且那些例子中的各种数值和材料是例子。应当指出，将按照以下次序对其进行描述。
1.根据本公开的存储单元部件阵列，概述
2.例子1(根据本公开的存储单元部件阵列)
3.例子2(例子1的修改)
4.例子3(例子1的另一修改)
5.例子4(例子1的再一修改)
6.例子5(控制电路的布置的修改例)
7.其它
<根据本公开的存储单元部件阵列，概述>
在根据本公开的存储单元部件阵列中，可以采用这样的实施例，其中在存储单元部件中的每个中，交替地设置连接到构成存储单元部件的第一控制电路的第一配线以及连接到构成相邻存储单元部件的第一控制电路的第一配线。
在包括以上提到的有利实施例的根据本公开的存储单元部件阵列中，可以采用这样的实施例，其中
控制电路被层间绝缘层覆盖，
第一控制电路和第一配线经由在层间绝缘层中形成的第一接触孔彼此连接，以及
第二控制电路和第二配线经由在层间绝缘层中形成的第二接触孔彼此连接。
可替代地，
控制电路被层间绝缘层覆盖，
第一控制电路和第一配线经由第一控制配线和在层间绝缘层中形成的第一接触孔彼此连接，
第二控制电路和第二配线经由第二控制配线和在层间绝缘层中形成的第二接触孔彼此连接，
第一控制电路和第二控制配线在上下方向上彼此不重叠，以及
第二控制电路和第一控制配线在上下方向上彼此不重叠。在这些情况下，当存储单元部件中的一个中的第一接触孔和与该存储单元部件在第一方向相邻的存储单元部件中的第一接触孔被投影在平行于第二方向的虚拟垂直平面中时，第一接触孔的投影像的位置沿着第二方向以等间隔定位。
在包括以上描述的各种有利实施例的根据本公开的存储单元部件阵列中，可以采用这样的实施例，其中第二配线在其端部处连接到第二控制电路。
如平面中观察到的，奇数编号的第二配线的一端连接到第二控制电路中的一个(将稍后描述)，并且如平面中观察到的，偶数编号的第二配线的一端连接到第二控制电路中的另一个(将稍后描述)。属于存储单元部件之一的第一配线对于属于沿第一方向与该存储单元部件相邻的存储单元部件的第一配线是公共的。第一配线在第一配线的恰当的中心部分连接到第一控制电路。
此外，在包括以上描述的各种有利实施例的根据本公开的存储单元部件阵列中，可以采用这样的实施例，其中存储单元部件沿第二方向布置成一排并且沿第一方向布置成彼此偏移。在这种情况下，可以采用这样的配置，其中存储单元部件沿第二方向布置成一排并且沿第一方向布置成彼此偏移存储单元部件沿第二方向的长度的1/2。此外，可以采用这样的配置，其中构成存储单元部件的第一配线的一半连接到构成该存储单元部件的第一控制电路，以及构成存储单元部件的第一配线的另一半连接到构成在第一方向与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
可替代地，在包括以上描述的各种有利实施例的根据本公开的存储单元部件阵列中，可以采用这样的配置，其中存储单元部件以砌砖图案中的错缝接合图案布置。在这种情况下，可以采用这样的配置，其中构成存储单元部件的第一配线的一半连接到构成该存储单元部件的第一控制电路，以及构成存储单元部件的第一配线的另一半连接到构成在第一方向与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
此外，在包括以上提到的各种有利的实施例和配置的根据本公开内容的存储单元部件阵列中，可以采用这样的实施例，其中
第一控制电路包括两个电路：第1-1控制电路和第1-2控制电路，
第二控制电路包括两个电路：第2-1控制电路和第2-2控制电路，
第1-1控制电路沿平行于第二方向延伸的第一边设置，
第1-2控制电路平行于第二方向延伸并且沿控制电路的与第一边相对的第三边设置，
第2-1控制电路沿控制电路的平行于第一方向延伸的第二边设置，以及
第2-2控制电路平行于第一方向延伸并且沿控制电路的与第二边相对的第四边设置。在这种情况下，可以采用这样的配置，其中
第2-1控制电路被设置成占据整个第二边并且占据第一边的一部分和第三边的一部分，
第2-2控制电路被设置成占据整个第四边并且占据第一边的一部分和第三边的一部分，
第1-1控制电路被设置成占据第一边的一部分，以及
第1-2控制电路被设置成占据第三边的一部分。此外，在这些情况下，可以采用这样的配置，其中由第1-1控制电路占据的区域和由第1-2控制电路占据的区域被布置为关于控制电路的中心点对称(2重对称)，以及由第2-1控制电路占据的区域和由第2-2控制电路占据的区域被设置成关于控制电路的中心点对称(2重对称)，或者采用这样的配置，其中由第1-1控制电路占据的区域和由第1-2控制电路占据的区域被布置为关于平行于第二方向的轴线对称，其中轴穿过控制电路的中心，以及由第2-1控制电路占据的区域和由第2-2控制电路占据的区域被布置为关于平行于第一方向的轴线对称，其中轴穿过控制电路的中心。(第一控制电路沿第二方向的长度)/(控制电路沿第二方向的整个长度)之比的例子可以包括1/3至2/3，有利地为1/2。应当指出，假设在一个存储单元部件中第一控制电路沿第二方向的长度为L1，则在与这个存储单元部件相邻的相邻存储单元部件中第一控制电路沿第二方向的长度(具体而言，第一控制电路沿第二方向的、构成相邻存储单元部件的部分的长度，其中第一控制电路连接到构成该一个存储单元部件的第一配线中的其它配线)为L1'，并且控制电路沿第二方向的整个长度为L0，有利地满足L0＝L1+L1'。但是，在一些情况下，L0>L1+L1'可以是可能的。
可替代地，在包括以上提到的各种有利实施例和配置的根据本公开的存储单元部件阵列中，可以采用这样的配置，其中
第二控制电路包括两个电路：第2-1控制电路和第2-2控制电路，
第2-1控制电路沿控制电路的平行于第一方向延伸的第二边设置，
第2-2控制电路平行于第一方向延伸并且沿控制电路的第四边设置，其中第四边与第二边相对，以及
第一控制电路被设置成从控制电路的平行于第二方向延伸的第一边延伸到控制电路的与第一边相对的第三边。
可替代地，在包括以上提到的各种有利实施例和配置的根据公开的存储单元部件阵列中，可以采用这样的配置，其中
第一控制电路包括两个电路：第1-1控制电路和第1-2控制电路，
第二控制电路被设置成从控制电路的平行于第一方向延伸的第二边延伸到控制电路的与第二边相对的第四边，
第1-1控制电路沿控制电路的平行于第二方向延伸的第一边设置，以及
第1-2控制电路平行于第一方向延伸并且沿控制电路的与第一边相对的第三边设置。
此外，在包括以上提到的各种有利实施例和配置的根据本公开的存储单元部件阵列中，可以采用这样的实施例，其中非易失性存储单元是多层的，具有N层(其中N≥2)。在这种情况下，可以采用这样的配置，其中
第一配线形成在N层的第一配线层中，第二配线形成在N层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
可替代地，可以采用这样的配置，其中：
第一配线形成在(N/2+1)层(其中N是等于2或更大的偶数)的第一配线层中，第二配线形成在(N/2)层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
可替代地，可以采用这样的配置，其中：
第一配线形成在(N/2)层(其中N是等于2或更大的偶数)的第一配线层中，第二配线形成在(N/2+1)层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
可替代地，可以采用这样的配置，其中：
第一配线形成在{(N+1)/2}层(其中N是等于3或更大的奇数)的第一配线层中，第二配线形成在{(N+1)/2}层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
在包括以上提到的各种有利实施例和配置的根据本公开的存储单元部件阵列中，非易失性存储单元包括非易失性存储设备。非易失性存储设备的例子可以包括
(A)相变非易失性存储设备(相变RAM、PCRAM)，
(B)隧道磁阻效应设备，其是利用TMR(隧道磁阻)效应的MRAM(磁随机存取存储器)，
(C)自旋转移力矩磁阻效应设备，其通过使用由于自旋力矩造成的储存层的磁化反转(即，由于自旋转移力矩造成的磁化反转的施加)来写入和擦除信息，
(D)使用铁电材料的铁电非易失性半导体存储设备(FeRAM、铁电随机存取存储器)，
(E)非易失性存储设备，其包括在电极之间的电极间材料层，并且包含可以以取决于施加在电极之间的电压的施加状态的方式作为电极反应抑制层的氧化还原活性物质，使得，以取决于施加在电极之间的电压的施加状态的方式，沿电极和电极间材料层之间的界面区域形成电极反应抑制层，其面积被消除或增加和减小，
(F)碳纳米管存储设备(由碳纳米管本身构成或者包括由碳纳米管构成的各种非易失性存储单元(各种非易失性存储设备)中的配线和电极的存储设备)，以及
(G)有机薄膜存储设备(使用有机材料用于储存信息的有机化合物层)。非易失性存储设备的这些配置和结构可以是公知的配置和结构。
相变非易失性存储设备具有其中用作电阻变化层的存储部件设置在两个电极之间的结构。这里，在电阻变化层中，通过使用电气电阻值(在下文中，有时简称为“电阻值”)的变化来储存信息。在这种情况下，相变(电阻变化)非易失性存储设备可以具有，例如，
(a)其包括由包括金属的离子导体形成的电阻变化层的实施例，
(b)其包括由高电阻层和离子源层(离子供给源层)的层叠结构形成的电阻变化层的实施例，
(c)其包括由基于硫族化物材料形成的电阻变化层的实施例，
(d)其包括由具有巨电阻效应(CER效应)的材料形成的电阻变化层的实施例，或者
(e)其包括由具有巨磁阻效应(CMR效应)的材料形成的电阻变化层的实施例。另外，例如，可以存在(f)相变存储设备(PRAM)或PMC(可编程金属化部件)，其通过使用构成电阻变化层的相变材料在非晶态和结晶态之间具有差别若干位数的电阻的事实而作为存储设备操作，以及
(g)ReRAM(电阻随机存取存储器)，其中金属氧化物被两个电极夹在中间并且在电极上施加脉冲电压。
当电阻变化层由包括金属的离子导体构成时，具体而言，电阻变化层可以由包含选自铜(Cu)、银(Ag)和锌(Zn)的组的至少一种元素(原子)和选自碲(Te)、硫(S)和硒(Se)的组的至少一种元素(硫族元素)(原子)的导电或半导电薄膜(例如，由GeSbTe、GeTe、GeSe、GeS、SiGeTe、SiGeSbTe形成的薄膜)构成。应当指出，可以采用这种薄膜和由例如Ag、Ag合金、Cu、Cu合金、Zn或Zn合金形成的薄膜的层叠结构，或者也可以采用这样一种配置，其中由选自稀土元素La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Yb和Y的组中的至少一种稀土元素的氧化物形成的膜(稀土氧化物薄膜)或者诸如Hf、Ta和W的氧化物膜形成在该薄膜的整体上或者在该薄膜在薄膜厚度方向的一部分上。可替代地，电阻变化层可以由包含选自锗(Ge)、硅(Si)、碲(Sb)和铟(In)的组中的至少一种元素(原子)以及选自碲(Te)、硫(S)和硒(Se)的组中的至少一种元素(硫族元素)(原子)的导电或半导电薄膜(例如，由GeSbTeGd形成的非晶薄膜)构成。
当电阻变化层由高电阻层和离子源层的层叠结构形成时，具体而言，它可以具有这样的配置，其中离子源层包括至少一种金属元素作为可以被正离子化的元素，并且还包括选自碲(Te)、硫(S)和硒(Se)的组中的至少一种元素(硫族元素)(原子)作为被负离子化的元素。金属元素和硫族元素被耦合，以形成金属硫族化物层(基于硫族化物的材料层)。金属硫族化物层主要具有非晶结构并且用作离子供给源。这里，离子源层形成为在初始状态或擦除状态下具有低于高电阻层的电阻值。
构成金属硫族化物层的金属元素有利地是化学稳定的元素，其可以以金属状态存在于上述包含硫族元素的离子源层中，使得其在写入操作期间在电极上脱氧并以金属状态形成导电路径(细丝)。这种金属元素的例子可以包括铜(Cu)、铝(Al)、锗(Ge)和锌(Zn)，以及例如元素周期表中的4A、5A和6A族的过渡金属，即，Ti(钛)、Zr(锆)、Hf(铪)、V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)以及W(钨)。可以使用这些元素中的一种或两种或更多。另外，Al(铝)、Cu(铜)、Ge(锗)、Si(硅)等可以是添加到离子源层的添加元素。
离子源层的构成材料的具体例子可以包括ZrTeAl、TiTeAl、CrTeAl、WTeAl、TaTeAl和CuTe。另外，这种例子还可以包括通过作为添加元素将Cu添加到ZrTeAl而获得的CuZrTeAl，通过进一步将Ge添加到CuZrTeAl获得的CuZrTeAlGe和通过进一步将Si添加到CuZrTeAlGe获得的CuZrTeAlSiGe。可替代地，这种例子还可包括通过用Mg取代Al获得的ZrTeMg。而且，如果代替锆(Zr)选择另一过渡金属元素，诸如钛(Ti)和钽(Ta)，作为构成金属硫族化物层的金属元素，则可以使用类似的添加元素。离子源层的构成材料的具体例子还可以包括TaTeAlGe。此外，除了碲(Te)之外，可以使用硫(S)、硒(Se)或碘(I)。离子源层的构成材料的具体例子可以包括ZrSAI、ZrSeAl和ZrIAl。
可替代地，当构成金属硫族化物层的金属元素由容易与高电阻层和层叠结构中包含的碲(Te)反应的金属元素(M)构成时，即，使用Te/离子源层(包括金属元素M)时，由于膜沉积后的热处理，可以获得稳定的结构，即，M-Te/离子源层。这里，容易与碲(Te)反应的金属元素(M)的例子可以包括铝(Al)和镁(Mg)。
应当指出，出于例如防止膜在用于形成电阻变化层的高温热处理期间剥离的目的，可以将其它元素添加到离子源层。例如，硅(Si)是也能够改善保持特性的添加元素，并因此例如与锆(Zr)一起被有利地添加到离子源层中。应当指出，如果添加的硅(Si)太少，则不能预期防止膜剥落的效果，而如果太多，则不能获得有利的存储器操作特性。离子源层的硅(Si)含量有利地在大约10原子％～45原子％的范围内。
当预定电压被施加在非易失性存储设备上时，至少一种金属元素作为可被正离子化的元素在高电阻层中扩散，并且高电阻层的电阻值降低。高电阻层具有作为电传导中的势垒的功能。当在初始化状态或擦除状态下，预定电压被施加在电极和导电材料层(或多根配线)之间时，高电阻层具有高于离子源层的电阻值的电阻值。高电阻层包括由具有碲(Te)作为主要成分的化合物形成的层，例如，如上所述，其起到负离子成分的作用。具体而言，这种化合物的例子可以包括AlTe、MgTe和ZnTe。关于包含碲(Te)的化合物的组成，AlTe中的铝(Al)的含量有利地为例如20原子％或更多、60原子％或更少。可替代地，高电阻层可以包含氧化物，诸如氧化铝(AlOx)。另外，高电阻层的初始电阻值有利地为1MΩ或更多，并且低电阻状态的电阻值有利地为数百kΩ或更少。换言之，非易失性存储设备通过改变该高电阻层的电阻值来储存信息等。为了以高速读出小型化的非易失性存储设备的电阻状态，有利的是尽可能多地降低在低电阻状态下的电阻值。但是，当在20μA～50μA、2V的条件下写入信息(数据)等时，电阻值为40kΩ～100kΩ。因此，前提是非易失性存储设备的初始电阻值高于这个值。此外，考虑到对应于一位数的电阻分开范围，以上提到的电阻值被认为是恰当的。应当指出，高电阻层不仅可以具有单层配置，而且可以具有多层配置，在这种情况下，包含碲作为主要的负离子成分的下层与在高电阻层侧的电极保持接触，并且上层包含除碲以外的作为负离子成分的元素。可替代地，高电阻层的例子还可以包括SiN、SiO2、Gd2O3和包含氟的材料(例如，MgF2、AlF3、CaF2、LiF)。
这里，如果高电阻层包含碲(Te)作为主要的负离子成分，则当高电阻层的电阻降低时，在高电阻层中扩散的金属元素稳定，变得容易保持低电阻状态。另一方面，碲(Te)具有与金属元素的耦合力，其小于氧化物或硅化合物的耦合力，并且在高电阻层中扩散的金属元素容易移动到离子源层。因此，改善了擦除特性。换言之，改善了在低电阻状态下写入数据的保持特性，并且变得可以在擦除数据时降低电压。此外，关于多次写入/擦除操作，可以减少擦除状态下的电阻值的变化。应当指出，关于电负性，对于硫族化合物，绝对值一般以碲<硒<硫<氧的顺序增加。因此，随着在高电阻层中存在更少的氧并且使用具有更低电负性的硫族化物，改善的效果更高。
电极的构成材料的例子可以包括W(钨)、WN(氮化钨)、Cu(铜)、Al(铝)、Mo(钼)、Au(金)、Pt(铂)、Ti(钛)、TiN(氮化钛)、TiW(钛-钨)、Mo(钼)、Ta(钽)和硅化物。应当指出，电极由诸如铜(Cu)的材料构成，其中由于电场而可能发生离子导电，电极的表面可以覆盖有诸如钨(W)、氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)的材料，其中几乎不发生离子导电和热泳。另外，当离子源层包含Al(铝)时，电极的构成材料的例子可以包括与Al(铝)相比更难以离子化的材料，例如，包含Cr(铬)、W(钨)、Co(钴)、Si(硅)、Au(金)、Pd(钯)、Mo(钼)、Ir(铱)和Ti(钛)中至少一种的金属膜，及其氧化物膜或氮化物膜。包括与电极类似的导电材料的公知的导电材料可以被用于导电材料层(或配线)。可替代地，其可以包括由Cr、Ti等形成的基底层和在其上形成的Cu层、Au层、Pt层等的层叠结构。此外，它也可以由Ta等的单层或Cu、Ti等的层叠结构构成。电极和导电材料层(或配线)可以通过例如包括溅射的PVD法或CVD法形成。
为了储存(写入)信息，将在“正方向”上的电压脉冲(例如，将高电阻层设置为具有负电势，而将离子源层设置为具有正电势)施加在处于初始状态(高电阻状态)的非易失性存储设备上。结果，包含在离子源层中的金属元素被离子化、在高电阻层中扩散、与电子耦合并沉淀在电极上，或者保持在高电阻层中并形成杂质状态。由此，包括金属元素的导电路径形成在信息储存层中，更具体而言，形成在高电阻层中，信息储存层的电阻降低(信息储存状态)。此后，即使当取消在非易失性存储设备上施加电压时，信息储存层也仍保持在低电阻状态。以这种方式，信息被写入和保持。为了使用一次写入储存装置，即，所谓的PROM(可编程只读存储器)，仅通过这个信息储存过程完成信息的储存(记录)。另一方面，为了使用能够多次重写信息的储存装置(即，例如RAM(随机存取存储器)或EEPROM)，要求重写过程。为了重写信息，将在“负方向”上的电压脉冲(例如，将高电阻层设置为具有正电势，而将离子源层设置为具有负电势)施加在处于低电阻状态的非易失性存储设备上。结果，沉淀在电极上的金属元素被离子化并溶解在离子源层中。由此，包括金属元素的导电路径消失，并且获得其中高电阻层的电阻为高的状态(初始状态或擦除状态)。之后，即使当取消在非易失性存储设备上施加电压时，信息储存层也仍保持在高电阻状态。以这种方式，写入的信息被擦除。通过重复这种过程，可以重复在非易失性存储设备中写入信息和擦除写入的信息。为了读出储存在非易失性存储设备中的信息，施加在例如“正方向”上的电压(例如，高电阻层被设置为具有负电势，而离子源层被设置为具有正电势)。但是，该值低于在储存(写入)信息时施加的电压的值。例如，当高电阻状态被设置为对应于信息“0”并且低电阻状态被设置为对应于信息“1”时，在信息写入过程中，“0”改变为“1”，而在信息擦除过程中，“1”改变为“0”。应当指出，虽然提供低电阻状态的操作和提供高电阻状态的操作被分别设置为对应于写入操作和擦除操作，但是擦除操作和写入操作可以被设置为对应于相反的电阻状态。
当电阻变化层由基于硫族化物的材料构成时，基于硫族化物的材料的例子可以包括金属和Se或Te的化合物，诸如GeSbTe、ZnSe和GaSnTe。
另外，当电阻变化层由具有巨电阻效应(CER效应)的材料构成时，这种材料的例子可以包括基于3元素的钙钛矿型过渡金属氧化物(PrCaMnO3或SrTiO3)和基于2元素的过渡金属氧化物(CiO、NiO、CuO、TiO2、Fe3O4)。
另外，为了通过使用构成相变非易失性存储设备的电阻变化层的相变材料在非晶状态和结晶状态之间具有差别若干位数的电阻的事实而将其作为存储设备来操作，电阻变化层由基于硫族化物的材料构成。脉冲的大电流(例如，200微安，20纳秒)被允许在短时间内流过电阻变化层。之后，执行快速冷却，并且使构成电阻变化层的相变材料达到非晶状态并呈现高电阻。另一方面，允许脉冲的小电流(例如，100微安，100纳秒)在相对长的时间内流过电阻变化层。之后，执行缓慢冷却，并且使构成电阻变化层的相变材料达到结晶状态并呈现低电阻。
另外，ReRAM由基于多元素的金属氧化物形成，其中基于多元素的金属氧化物由多种金属元素和氧构成，诸如钙钛矿型金属氧化物，或者由基于2元素的金属氧化物形成，其中基于2元素的金属氧化物由一种金属元素和氧构成。ReRAM可以是单极(非极性)型或双极型，或者也可以是灯丝型(熔丝-反熔丝型)或接口型。
可替代地，非易失性存储设备可以由具有所谓磁阻效应的非易失性磁存储设备构成。具体而言，这种非易失性存储设备的例子可以包括使用电流/磁场反转方法的隧道磁阻效应设备(MRAM)。这种非易失性存储设备的例子还可以包括由于自旋转移力矩而施加磁化反转的自旋转移力矩磁阻效应设备(自旋-RAM)。后者包括平面内磁化方法和垂直磁化方法。
在利用平面内磁化方法和垂直磁化方法的自旋转移力矩磁阻效应设备中，可以采用这样的结构，其中用于储存信息的储存层(也被称为记录层、磁化反转层或无磁化层)、中间层和固定(fixation)层(也被称为磁化参考层、磁化固着(fixed)层或磁化固定层)构成具有TMR(隧道磁阻)效应或GMR(巨磁电阻)效应的层叠结构。当允许写入电流(下文中，有时被称为“自旋极化电流”)以反平行磁化状态从储存层流向固定层时，储存层的磁化由于自旋力矩而反转，其中自旋力矩在电子从固定层植入储存层时起作用，并且储存层的磁化方向、固定层的磁化方向和储存层的磁化方向变得平行。另一方面，当允许自旋极化电流在平行磁化状态下从固定层流向储存层时，储存层的磁化由于自旋力矩而反转，其中自旋力矩在电子从储存层植入固定层时起作用，并且储存层的磁化方向和固定层的磁化方向变得反平行。可替代地，也可以采用这样的结构(双自旋过滤结构)，其中多个固定层、中间层、储存层、中间层和多个固定层构成具有TMR效应或GMR效应的层叠结构。对于这种结构，有必要预先将位于储存层上面和下面的两个中间层的磁阻的变化设置为彼此不同。短语“固定层、中间层和储存层构成具有TMR效应的层叠结构”是指这样的结构，其中由用作隧道绝缘膜的非磁性膜形成的中间层夹在由磁性材料形成的固定层和由磁性材料形成的储存层之间。这种中间层用来阻碍储存层和固定层之间的磁耦合，并允许隧道电流流动。
储存层的构成材料的例子可以包括：诸如镍(Ni)、铁(Fe)和钴(Co)的铁磁材料，这种铁磁材料的合金(例如，Co-Fe、Co-Fe-B、Co-Fe-Ni、Fe-Pt、Ni-Fe)，通过向其合金添加钆(Gd)而获得的合金，通过向在其合金中混入非磁性元素(例如，钽、硼、铬、铂、硅、碳、氮)获得的合金(例如，Co-Fe-B)，包括Co、Fe和Ni中的一种或多种的氧化物(例如，铁氧体：Fe-MnO)，被称为半金属铁磁材料的一组金属间化合物(Heusler合金：NiMnSb、Co2MnGe、Co2MnSi，Co2CrAl等)，以及氧化物(例如，(La,Sr)MnO3、CrO2、Fe3O4)。此外，关于垂直磁化型，为了进一步增大垂直磁各向异性，可以向这种合金添加重稀土元素，诸如铽(Tb)、镝(Dy)和钬(Ho)或者包含它们的合金可以被层叠。储存层和固定层可以基本上具有任何结晶度。它可以是多晶的、单晶的或非结晶的。另外，储存层还可以具有单层配置、层叠上述多个不同的铁磁材料层的层叠配置，或者层叠铁磁材料层和非磁性材料层的层叠配置。
固定层的构成材料的例子可以包括以上提到的储存层的构成材料(铁磁材料)。或者，固定层可以由Co层和Pt层的层叠、Co层和Pd层的层叠、Co层和Ni层的层叠、Co层和Ni层的层叠、Co层和Tb层的层叠、Co-Pt合金层、Co-Pd合金层、Co-Ni合金层、Co-Fe合金层、Co-Tb合金层、Co层、Fe层或Co-Fe-B合金层形成。或者，通过向这些材料添加诸如Ag、Cu、Au、Al、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Hf、Ir、W、Mo和Nb的非磁性元素，磁特性可以被调节，或者各种物理性质(诸如晶体结构、结晶度和物质稳定性)可以被调节。此外，有利地，固定层可以由Co-Fe-B合金层形成。固定层的磁化方向是信息的参考。因此，磁化方向不会由于储存(记录)或读取信息而改变。但是，它不一定需要固着在特定方向上。与储存层相比通过增加矫顽力、增加膜厚度或增加磁阻尼常数，仅需要提供配置和结构，使得磁化方向与储存层的磁化方向相比更难以改变。
固定层还可以具有由多个固定层形成的结构。这种结构被称为层叠亚铁磁结构。层叠亚铁磁结构是具有反铁磁耦合的层叠结构，即，其中两个磁性材料层之间的层间交换耦合变成反铁磁性的结构。它也被称为合成反铁磁耦合(SAF：SyntheticAntiferromagnet)。它是指这样的结构，其中两个磁性材料层之间的层间交换耦合以取决于非磁性层的方式变为反铁磁性或铁磁性的，并且已经在例如Physical Review Letters的第2304-2307页由S.S.Parkin等人报导(1990年5月7日)。非磁性层的构成材料的例子可以包括钌(Ru)及其合金，并且还可以包括Os、Re、Ir、Au、Ag、Cu、Al、Bi、Si、B、C、Cr、Ta、Pd、Pt、Zr、Hf、W、Mo和Nb及其合金。
可替代地，固定层可以具有静磁耦合结构，并且反铁磁层可邻近固定层设置。这里，静磁耦合结构是由于从两个磁性材料层的端表面泄漏的磁场而能够获得反铁磁耦合的结构。具体而言，反铁磁层的构成材料的例子可以包括铁-锰合金、镍-锰合金、铂-锰合金、铂-铬-锰合金、铱-锰合金、铑-锰合金、氧化钴、氧化镍和氧化铁(Fe2O3)。
中间层有利地由非磁性膜形成。即，在自旋转移力矩磁阻效应设备中，构成具有TMR效应的层叠结构的中间层有利地由绝缘材料形成的非磁性膜构成。这里，由绝缘材料形成的非磁性膜的构成材料的例子可以包括各种绝缘材料、介电材料和半导体材料，诸如氧化镁(MgO)、氮化镁、氟化镁、氧化铝(AlOX)、氮化铝(AlN)、氧化硅(SiOX)、氮化硅(SiN)、TiO2、Cr2O3、Ge、NiO、CdOX、HfO2、Ta2O5、Bi2O3、CaF、SrTiO3、AlLaO3、Al-N-O、BN和ZnS。另一方面，构成具有GMR效应的层叠结构的非磁性膜的构成材料的例子可以包括诸如Cu、Ru、Cr、Au、Ag、Pt、Ta及其合金的导电材料。如果电导率高(电阻率为几百μΩcm或更小)，则可以采用任意非金属材料。希望恰当地选择其中几乎不发生与储存层和固定层的界面反应的材料。
由绝缘材料形成的中间层可以通过例如通过溅射形成的金属膜的氧化或氮化来获得。更具体而言，当使用氧化铝(AlOX)或氧化镁(MgO)作为构成中间层的绝缘材料时，可以存在例如在大气中氧化通过溅射形成的铝或镁的方法、在等离子体中氧化通过溅射形成的铝或镁的方法、在IPC等离子体中氧化通过溅射形成的铝或镁的方法，在氧中自然氧化通过溅射形成的铝或镁的方法、利用氧自由基氧化通过溅射形成的铝或镁的方法、在通过溅射形成的铝或镁在氧中遭受自然氧化时发射紫外线的方法、通过反应性溅射沉积铝或镁的膜的方法，以及通过溅射沉积氧化铝(AlOX)或氧化镁(MgO)的方法。
以上提到的各种层可以通过物理气相沉积法(PVD法)(例如溅射、离子束沉积法或真空气相沉积法)或通过由ALD(原子层沉积)法代表的化学气相沉积法(CVD法)形成。另外，以上提到的层的构图(patterning)可以通过反应离子蚀刻法(RIE法)或离子铣削法(离子束蚀刻法)执行。有利的是在真空装置中连续形成各种层。有利的是在这之后执行构图。
作为固定层和第一配线(或第二配线)之间的电连接状态，可以存在例如其中第一配线(或第二配线)直接连接到固定层的实施例或者其中第一配线(或第二配线)经由反铁磁性层连接到固定层的实施例。通过在固定层连接到第一配线时将自旋极化电流从第一配线经由固定层注入储存层，或者在固定层连接到第二配线时将自旋极化电流从第二配线经由固定层注入储存层，储存层中的磁化方向被限定。以这种方式，将信息写入储存层。为了改善反铁磁性层的结晶性，可以在第一配线(或第二配线)和反铁磁性层之间形成由Ta、Cr、Ru、Ti等形成的基底层。
有利的是在储存层和配线之间形成罩盖层，以便防止构成配线和连接部分的原子以及构成储存层的原子相互扩散，从而降低接触电阻，以及防止储存层的氧化。罩盖层的例子可以包括Ta层、Ru层、Pt层、Ti层、W层、MgO层和Ru膜/Ta膜的层叠结构。
在使用垂直磁化方法的自旋转移力矩磁阻效应设备中，从容易加工的角度和出于确保储存层中的易磁化轴的方向均匀性的目的，希望层叠结构的立体形状为柱状(圆柱状)。但是，其不限于此。例如，也可以采用三角柱、四棱柱、六棱柱或八棱柱(包括具有圆形侧面或侧边缘的那些)或椭圆柱。通过允许自旋极化电流从第一配线到第二配线或从第二配线到第一配线流过层叠结构，信息通过将储存层中的磁化方向设置为第一方向或第二方向(与第一方向相反的方向)被写入储存层中。由Ta、Cr、Ru、Ti等形成的基底层可以形成在层叠结构和配线之间，以便提高达到与配线接触的层叠结构的磁性层的结晶性。
在其中设置有电极间材料层或形成/消除电极反应抑制层或者其面积增大/减小的非易失性存储设备中，氧化还原活性物质层由一组镍(Ni)、钴(Co)、铬(Cr)、钛(Ti)、钽(Ta)、铁(Fe)、铝(Al)、钒(V)、氧化坞(WO3)的还原剂(HXWO3)和钒(V)的氧化物当中至少一种构成。另外，电极间材料层包括作为基底材料的非晶薄膜，非晶薄膜包含至少一种基于硫族化物的材料(诸如硫(S)、硒(Se)和碲(Te))以及锗(Ge)、硅(Si)、锑(Sb)和铟(In)中的至少一种。
第一配线和第二配线可以由铜(Cu)、铝(Al)、金(Au)、铂(Pt)、钛(Ti)、钼(Mo)、钽(Ta)、钨(W)、TiN、TiW、WN、硅化物等的单层结构形成。可替代地，第一配线和第二配线可以具有由Cr、Ti等形成的基底层和在其上形成的Cu层、Au层、Pt层等的层叠结构。此外，它也可以由Ta等的单层或Cu、Ti等的层叠结构构成。这些配线可以通过例如包括溅射的PVD法形成。
第一配线、第二配线在层间绝缘层上形成。层间绝缘层的构成材料的例子可以包括氧化硅(SiO2)、氮化硅(SiN)、SiON、SOG、NSG、BPSG、PSG、BSG和LTO。例如，层间绝缘层可以通过CVD法或包括溅射的PVD法形成。接触孔的构成材料的例子可以包括掺杂有杂质的多晶硅、钨、具有高熔点的金属(诸如Ti、Pt、Pd、Cu、TiW、TiNW、WSi2和MoSi2)和金属硅化物。例如，接触孔可以通过CVD法或包括溅射的PVD法形成。非易失性存储单元形成在第一配线和第二配线之间。用于控制流过非易失性存储单元的电流的选择设备设置在第一配线和非易失性存储单元之间或者在第二配线和非易失性存储单元之间。这里，选择设备的例子可以包括具有非线性电流-电压特性的设备，诸如双向二极管和变阻器。控制电路的例子可以包括在硅半导体衬底上形成的公知的电路。控制电路包括例如各种解码器和感测放大器。
例子1
例子1涉及根据本公开的存储单元部件阵列。图1和图2示出了根据例子1的存储单元部件阵列的一部分的示意性平视图。应当指出，图1示出了第一配线中的一些，图2示出了第二配线中的一些。另外，图3A的透视图示意性地示出非易失性存储单元。图3B和图3C示出了非易失性存储单元的等效电路图。此外，图4示出了概念性地示出非易失性存储单元的透视图。图5示出了示意性地示出存储单元部件阵列的一部分的平视图，其是示出第一配线中的一些的平视图。此外，图6、图7、图8和图9示出了存储单元部件阵列在其被沿平行于第一方向的虚拟垂直平面切割时的示意性局部截面图。图10A、图10B、图11A和11B示出了在沿图6A的箭头标记10A、箭头标记10B、箭头标记11A和箭头标记11B观察时其示意性局部平视图。另外，图12A和图12B示出了存储单元部件阵列在其沿平行于第二方向的另一虚拟垂直平面切割时的示意性局部截面图。图13A、图13B，图14A和图14B和图15示出了存储单元部件阵列在被沿图12A和图12B中每一个的箭头标记13A、箭头标记13B、箭头标记14A、箭头标记14B和箭头标记15观察时的示意性局部平视图。应当指出，在示意性局部平视图中，存储单元部件的边界由长短划线表示，并且这些示意性局部平视图是图8的区域“A”的一部分的示意性局部平视图。
关于根据例子1的存储单元部件阵列，
存储单元部件10在第一方向和第二方向以二维矩阵形式布置，存储单元部件10均包括：
在第一方向延伸的多根第一配线31，
在上下方向上与第一配线31分开设置并且与第一配线31不同地在第二方向延伸的多根第二配线41，以及
设置在其中第一配线31和第二配线41彼此重叠的区域中并且连接到第一配线31和第二配线41的非易失性存储单元20。
存储单元部件10中的每个在存储单元部件10下面包括控制存储单元部件10的操作的控制电路。
控制电路包括经由第一配线31控制构成存储单元部件10的非易失性存储单元20的操作的第一控制电路，以及经由第二配线41控制构成存储单元部件10的非易失性存储单元20的操作的第二控制电路。
构成存储单元部件10的第二配线41连接到构成这个存储单元部件10的第二控制电路。
控制电路设置在存储单元部件10下面。应当指出，具体而言，控制电路的投影像可以定位在存储单元部件10的投影像中，控制电路的投影像和存储单元部件10的投影像可以彼此重叠，或者控制电路的投影像的一部分可以定位在存储单元部件10的投影像中(即，控制电路和存储单元部件10可以在上下方向上彼此稍微偏移)。
构成存储单元部件10的第一配线31中的一些连接到构成该存储单元部件10的第一控制电路，以及构成存储单元部件10的第一配线31中的其它配线连接到构成在第一方向与该存储单元部件10相邻的相邻存储单元部件10的第一控制电路。
在存储单元部件10中的每个中，连接到构成该存储单元部件10的第一控制电路的第一配线31和连接到构成相邻存储单元部件10的第一控制电路的第一配线31交替设置。例如，如图5中所示，关于存储单元部件10m,n和存储单元部件10m+1,n，连接到构成存储单元部件10m+1,n的第1-2控制电路50B的第一配线31B(由虚线示出)和连接到构成相邻存储单元部件10m,n的第1-1控制电路50A的第一配线31A(由细实线示出)交替设置。
此外，控制电路被层间绝缘层71、72、73、74覆盖。第一控制电路和第一配线31A、31B经由在层间绝缘层中形成的第一接触孔32A、32B彼此连接(在一些情况下，省略下标)。第二控制电路和第二配线41经由在层间绝缘层42A、42B中形成的第二接触孔彼此连接(在一些情况下，将省略下标)。当一个存储单元部件10中的第一接触孔和在第一方向与这个存储单元部件10相邻的存储单元部件10中的第一接触孔被投影在平行于第二方向的虚拟垂直平面中时，第一接触孔的投影像的位置沿第二方向以等间隔定位(例如，参见由图5的白色圆圈符号“A”和白色方形符号“B”所示的第一接触孔32A和第一接触孔32B)。应当指出，虽然接触孔在图1、图2、图5和图16中定位在控制电路的外部，但是它们实际上设置在控制电路内。
另外，第二配线41在其端部处连接到第二控制电路。应当指出，如平面中观察到的，奇数编号的第二配线41的一端连接到第2-1控制电路60A(将稍后描述)，并且如平面中观察到的，偶数编号的第二配线41的一端连接到第2-2控制电路60B(将稍后描述)。
这里，存储单元部件10沿第二方向布置成一排，并且沿第一方向布置成彼此偏移。具体而言，存储单元部件10沿第二方向布置成一排，并且沿第一方向布置成彼此偏移存储单元部件10沿第二方向的长度的1/2。可替代地，存储单元部件10以砌砖图案中的错缝接合图案布置。
在例子1中，构成存储单元部件10的第一配线31的一半连接到构成该存储单元部件10的第一控制电路。构成存储单元部件10的第一配线31的另一半连接到构成在第一方向与该存储单元部件10相邻的相邻存储单元部件10的第一控制电路。
在根据例子1的存储单元部件阵列中，
第一控制电路包括两个电路：第1-1控制电路50A和第1-2控制电路50B。
第二控制电路包括两个电路：第2-1控制电路60A和第2-2控制电路60B。
第1-1控制电路50A沿控制电路的平行于第二方向延伸的第一边10a设置。
第1-2控制电路50B平行于第二方向延伸并且沿控制电路的与第一边10a相对的第三边10c设置。
第2-1控制电路60A沿控制电路的平行于第一方向延伸的第二边10b设置。
第2-2控制电路60B平行于第一方向延伸并且沿控制电路的与第二边10b相对的第四边10d设置。在这种情况下，
第2-1控制电路60A被设置成占据整个第二边10b并且占据第一边10a的一部分和第三边10c的一部分。
第2-2控制电路60B被设置成占据整个第四边10d并且占据第一边10a的一部分和第三边10c的一部分。
第1-1控制电路50A被设置成占据第一边10a的一部分。
第1-2控制电路50B被设置成占据第三边10c的一部分。应当指出，在例子1中，由第1-1控制电路50A占据的区域和由第1-2控制电路50B占据的区域被布置成关于控制电路的中心点对称。由第2-1控制电路60A占据的区域和由第2-2控制电路60B占据的区域被布置成关于控制电路的中心点对称。此外，由第1-1控制电路50A占据的区域和由第1-2控制电路50B占据的区域被布置成关于平行于第二方向的轴线对称，该轴通过控制电路的中心。由第2-1控制电路60A占据的区域和由第2-2控制电路60B占据的区域被布置成关于平行于第一方向的轴线对称，该轴通过控制电路的中心。应当指出，在例子1中，
满足L0＝L1+L1’，并且满足L1＝L1’。
在例子1中，非易失性存储单元20是多层的，具有N层(其中N≥2)。具体而言，非易失性存储单元20具有两层(＝N)。第一配线31形成在第一配线层中，第一配线层是(N/2)层(一层，第一配线层30)。第二配线41形成在第二配线层中，第二配线层是(N/2+1)层(两层，第二配线层401、402)。非易失性存储单元20形成在第一配线层和第二配线层之间。即，非易失性存储单元20中的一个形成在第一配线31和第二配线411之间。另外，非易失性存储单元20中的另一个形成在第一配线31和第二配线412之间。第二配线411和第二配线412被独立地且分别地驱动。在夹着两个第一配线31设置的两个非易失性存储单元20中独立地执行信息的写入、读取和擦除。
根据例子1的非易失性存储单元20由相变非易失性存储设备(具体而言，电阻变化非易失性存储设备)形成。更具体而言，电阻变化层由高电阻层和离子源层的层叠结构形成。另外，在例子1中，非易失性存储单元20包括非易失性存储设备21和每个都具有非线性电流-电压特性的选择设备22(诸如双向二极管)。选择设备22设置在第一配线31与非易失性存储设备21之间或者在第二配线41与非易失性存储设备21之间。选择设备22控制流过非易失性存储设备21的电流。例如，当电流Iset从第一配线31向第二配线41流动时，信息被写入非易失性存储设备21。另外，通过使微小电流从第一配线31向第二配线41流动并且测量非易失性存储设备21的电阻值，可以读出储存在非易失性存储设备21中的信息。此外，当电流Ireset从第二配线41向第一配线31流动时，非易失性存储设备21的信息被擦除。电流Iset、Ireset等流动的方向可以是相反的。
具体而言，高电阻层由氧化铝(AlOX)形成，并且离子源层由铜-碲(Cu-Te)合金膜形成。另外，第一配线31和第二配线41由铜(Cu)形成，接触孔由钨(W)形成，并且层间绝缘层由SiO2形成。基于公知的方法，在硅半导体衬底70中形成具有公知的配置和结构的控制电路。虽然，例如，电源线和各种信号线设置在存储单元部件和存储单元部件之间的硅半导体衬底70的一部分中，以及驱动存储单元部件的驱动电路作为外围电路设置在存储单元部件阵列的外围中，但是省略其例示。
将参照更多的图进一步描述根据例子1的存储单元部件阵列，其中图6、图7、图8和图9是根据例子1的存储单元部件在其被沿平行于第一方向的虚拟垂直平面切割时的示意性局部截面图，图12A和图12B是根据例子1的存储单元部件阵列在其被沿平行于第二方向的另一虚拟垂直平面切割时的示意性局部截面图，以及图10A、图10B、图11A、图11B、图13A、图13B、图14A、图14B和图15是其示意性局部平视图。图6是存储单元部件在其被沿着包括由图5的“α”指示的第一配线31B的垂直虚拟平面切割时的示意性局部截面图。图7是存储单元部件在其被沿着包括由图5的“β”指示的第一配线31A的垂直虚拟平面切割时的示意性局部截面图。图8是存储单元部件在其被沿着包括由图5的“γ”指示的第一配线31B的垂直虚拟平面切割时的示意性局部截面图。图9是存储单元部件在其被沿着包括由图5的“δ”指示的第一配线31A的垂直虚拟平面切割时的示意性局部截面图。
如图10A中所示，第一接触孔32B1从第1-2控制电路50B通过层间绝缘层71向上延伸。另外，如图13A中所示，第二接触孔42A11、42A12从第2-1控制电路60A通过层间绝缘层71向上延伸。此外，如图10B中所示，第一接触孔32B2从第一接触孔32B1通过层间绝缘层72向上延伸。另外，如图13B中所示，第二接触孔42A21、4222从第二接触孔42A11、4212通过层间绝缘层72向上延伸。此外，如图11A中所示，第一接触孔32B3从第一接触孔32B2通过层间绝缘层73向上延伸。另外，如图14A中所示，第二配线411在层间绝缘层72上从第二接触孔42A22以第二方向延伸，以及第二接触孔42A31从第二接触孔42A21通过层间绝缘层73向上延伸。此外，如图11B中所示，第一配线31在层间绝缘层73上从第一接触孔32B3以第一方向延伸。另外，如图14B中所示，第二接触孔42A41从第二接触孔42A31通过层间绝缘层74向上延伸。如图15中所示，第二配线411在层间绝缘层74上从第二接触孔42A41以第二方向延伸。
在以上提到的根据例子1的存储单元部件阵列中，将一根第一配线31经由从第1-2控制电路50B向上延伸的一组第一接触孔32B1、32B2、32B3连接到第1-2控制电路50B。应当指出，其不限于这种配置。
图16示出了根据例子1的存储单元部件阵列的修改例在其被沿平行于第一方向的虚拟垂直平面切割时的示意性局部截面图。图17A、17B、图18A和图18B示出了根据例子1的存储单元部件阵列的修改例在沿图16A的箭头标记17A、箭头标记17B、箭头标记18A和箭头标记18B观察时的示意性局部平视图。应当指出，图16是类似于图6的示意性局部截面图，另外，这些示意性局部平视图是图16的区域“A”的一部分的示意性局部平视图。在根据例子1的存储单元部件阵列的这个修改例中，第一接触孔32B1如图17A中所示从第1-2控制电路50B通过层间绝缘层71向上延伸，以及第一控制配线33如图17B中所示在层间绝缘层71上从第一接触孔32B1朝相邻的存储单元部件延伸。如图17B中所示，第一接触孔32B2从第一控制配线33通过层间绝缘层72向上延伸。此外，如图18A中所示，第一接触孔32B3从第一接触孔32B2通过层间绝缘层73向上延伸。如图18B中所示，第一配线31B在层间绝缘层73上从第一接触孔32B3以第一方向延伸。应当指出，第一配线31B彼此分离，但是通过第一控制配线33彼此电连接。
在根据例子1的存储单元部件阵列中，构成存储单元部件的第一配线中的一些连接到构成这个存储单元部件的第一控制电路，并且构成存储单元部件的第一配线中的其它配线连接到构成在第一方向与该存储单元部件相邻的相邻存储单元部件的第一控制电路。此外，多个非易失性存储单元和控制电路在上下方向上彼此重叠。因此，可以提供非易失性存储单元的最高密度布置。可以提供其中交叉点存储单元部件以二维矩阵形式布置的存储单元部件阵列，其具有高面积效率的配置和结构。因此，可以改善制造成品率。此外，配线(控制配线)基本上不直接设置在控制电路上。因此，可以提供具有高可靠性的存储单元部件阵列，而不存在由配线引起的寄生电容的发生、配线中噪声的发生以及配线与控制电路之间的干扰的问题。
例子2
例子2是例子1的修改。图19示出了示意性地示出例子2中的非易失性存储单元的透视图。图20和图27示出了用于描述根据例子2的存储单元部件阵列的组件的概念性局部截面图。另外，图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A和图32B示出了根据例子2的存储单元部件阵列在其被沿着图20A的箭头标记21A、箭头标记21B、箭头标记22A、箭头标记22B、箭头标记23A、箭头标记23B、箭头标记24A、箭头标记24B、箭头标记25A、箭头标记25B和箭头标记26以及图27A的箭头标记28A、箭头标记28B、箭头标记29A、箭头标记29B、箭头标记30A、箭头标记30B、箭头标记31A、箭头标记31B、箭头标记32A和箭头标记32B观察时的示意性局部平视图。
在根据例子2的存储单元部件阵列中，第一配线311、312、313、314形成在N层的第一配线层中(其中N是等于2或更大的偶数，具体而言，在例子2中，N＝4)，并且第二配线411、412、413、414形成在N层(＝4)的第二配线层中。非易失性存储单元20形成在第一配线层和第二配线层之间。第二配线411、412、413、414被独立且分别地驱动。另一方面，虽然第一配线311、312、313、314同时被类似地驱动，但是它们可以被独立地且分别地驱动。
第一配线311、312、313、314到第一控制电路50A、50B的连接如下。
应当指出，控制电路被层间绝缘层71、72、73、74覆盖，并且第一控制电路50A、50B和第一配线31经由第一控制配线33和在层间绝缘层中形成的第一接触孔32A、32B而彼此连接。第二控制电路60A、60B和第二配线41经由第二控制配线43和在层间绝缘层中形成的第二接触孔42A、42B而彼此连接。第一控制电路50A、50B和第二控制配线43在上下方向不彼此重叠，并且第二控制电路60A、60B和第一控制配线33在上下方向不彼此重叠。另外，当一个存储单元部件10中的第一接触孔32A、32B与在第一方向与该存储单元部件10相邻的存储单元部件10中的第一接触孔32A、32B被投影在平行于第二方向的虚拟垂直平面中时，第一接触孔32A、32B的投影像的位置沿第二方向以等间隔定位。
如图21A中所示，第一接触孔32B1从第1-2控制电路50B通过层间绝缘层71向上延伸。如图21B中所示，第一控制配线33在层间绝缘层71上从第一接触孔32B1朝相邻的存储单元部件延伸。如图21B中所示，第一接触孔32B2从第一控制配线33通过层间绝缘层72向上延伸。此外，如图22A中所示，第一接触孔32B3从第一接触孔32B2通过层间绝缘层73向上延伸。如图22B中所示，第一接触孔32B4从第一接触孔32B3通过层间绝缘层74向上延伸。如图23A中所示，第一配线311在层间绝缘层74上从第一接触孔32B4以第一方向延伸。
此外，如图23A中所示，第一接触孔32B5从第一配线311通过层间绝缘层75向上延伸。如图23B中所示，第一接触孔32B6从第一接触孔32B5通过层间绝缘层76向上延伸。如图24A中所示，第一配线312在层间绝缘层76上从第一接触孔32B6以第一方向延伸。
此外，如图24A中所示，第一接触孔32B7从第一配线312通过层间绝缘层77向上延伸。如图24B中所示，第一接触孔32B8从第一接触孔32B7通过层间绝缘层78向上延伸。如图25A中所示，第一配线313在层间绝缘层78上从第一接触孔32B8以第一方向延伸。
此外，如图25A中所示，第一接触孔32B9从第一配线313通过层间绝缘层79向上延伸。如图25B中所示，第一接触孔32B10从第一接触孔32B9通过层间绝缘层80向上延伸。如图26中所示，第一配线314在层间绝缘层80上从第一接触孔32B10以第一方向延伸。应当指出，虽然第一配线311、312、313、314彼此分开，但它们通过第一控制配线33彼此电连接。
另外，第二配线411、412、413、414的第二控制电路60A、60B的连接如下。换言之，如图28A中所示，第二接触孔42A11、42A12从第2-1控制电路60B通过层间绝缘层71向上延伸。另外，第二接触孔42A13、42A14(未示出)向上延伸。如图28B中所示，第一控制配线433在层间绝缘层71上从第二接触孔42A13(未示出)向上延伸到应当形成第二接触孔42A23的区域。如图28B中所示，第二接触孔42A21、42A22、42A23，第二接触孔42A24(未示出)通过层间绝缘层72向上延伸。如图29A中所示，第一控制配线434在层间绝缘层72上从第二接触孔42A24(未示出)向上延伸到应当形成第二接触孔42A34的区域。应当指出，第一控制配线433、434连接到第2-1控制电路60B。此外，如图29A中所示，第二接触孔42A31、42A32、42A33、42A34通过层间绝缘层73向上延伸。如图29B中所示，第二配线411在层间绝缘层73上从第二接触孔42A34以第二方向延伸。
此外，如图29B中所示，第二接触孔42A41、42A42、42A43通过层间绝缘层74向上延伸。如图30A中所示，第二接触孔42A51、42A52、42A53从第二接触孔42A41、42A42、42A43通过层间绝缘层75向上延伸。如图30B所示，第二配线412在层间绝缘层75上从第二接触孔42A53以第二方向延伸。
此外，如图30B中所示，第二接触孔42A61、42A62通过层间绝缘层76向上延伸。如图31A中所示，第二接触孔42A71、42A72从第二接触孔42A61、42A62通过层间绝缘层77向上延伸。如图31B中所示，第二配线413在层间绝缘层77上从第二接触孔42A72以第二方向延伸。
此外，如图31B中所示，第二接触孔42A81通过层间绝缘层78向上延伸。如图32A中所示，第二接触孔42A91从第二接触孔42A81通过层间绝缘层79向上延伸。如图32B中所示，第二配线414在层间绝缘层79上从第二接触孔42A91以第二方向延伸。
除了以上提到的点之外，根据例子2的存储单元部件阵列的配置和结构可以类似于例子1中描述的存储单元部件阵列的配置和结构，因此将省略其详细描述。
例子3
例子3也是例子1的修改。图33示出了示意性地示出例子3中的非易失性存储单元的透视图。图34示出了用于描述根据例子3的存储单元部件阵列的组件的概念性局部截面图。另外，图35、图36、图37、图38、图39、图40、图41、图42和图43示出了根据例子3的存储单元部件阵列在其被沿图34的箭头标记35、箭头标记36、箭头标记37、箭头标记38、箭头标记39、箭头标记40、箭头标记41、箭头标记42和箭头标记43观察时的示意性局部平视图。
在根据例子3的存储单元部件阵列中，第一配线31形成在(N/2+1)层(其中N是等于2或更大的偶数)的第一配线层中。第二配线41形成在(N/2)层的第二配线层中，以及非易失性存储单元20形成在第二配线层和第一配线层中的每一个之间。这里，在例子3中，设置N＝8。
即，第一配线311、312、313、314、315形成在五层的第一配线层中，并且第二配线411、412、413、414形成在四层的第二配线层中。非易失性存储单元20形成在第一配线层和第二配线层之间。第二配线411、412、413、414被独立且分别地驱动。另外，第一配线311、313、315同时被类似地驱动。另一方面，第一配线312、314同时被类似地驱动。第一配线311、313、315和第一配线312、314被分别地驱动。应当指出，第一配线311、312、313、314、315可以被分别地驱动。
第一配线311、312、313、314、315到第一控制电路50A、50B的连接如下。应当指出，在图中，为了方便起见，四根第一配线31被设置为一组，并且将被示为第一配线31n-1、31n-2、31n-3、31n-4(其中n＝1，2，3，4)。第二配线411、412、413、414到第二控制电路60A、60B的连接可以与例子2中描述的类似。
虽然在图中未示出，但是第一接触孔32B从例如第1-2控制电路50B通过层间绝缘层向上延伸，并且第一控制配线在层间绝缘层上朝相邻存储单元部件延伸。
如图35中所示，第一接触孔32B11、32B12、32B13、32B14从第一控制配线(未示出)通过层间绝缘层72向上延伸。此外，第一配线311-1、311-3在层间绝缘层72上从第一接触孔32B11、32B13以第一方向延伸。
此外，如图35中所示，第一接触孔32B21、32B22、32B23、32B24从第一接触孔32B11、32B12、32B13、32B14通过层间绝缘层73向上延伸。如图36中所示，第一接触孔32B31、32B32、32B33、32B34从第一接触孔32B21、32B22、32B23、32B24通过层间绝缘层74向上延伸。如图37中所示，第一配线312-1、312-3在层间绝缘层74上从第一接触孔32B32、32B34以第一方向延伸。
此外，如图37中所示，第一接触孔32B31、32B32、32B33、32B34从第一接触孔32B21、32B22、32B23、32B24通过层间绝缘层75向上延伸。如图38中所示，第一接触孔32B41、32B42、32B43、32B44从第一接触孔32B31、32B32、32B33、32B34通过层间绝缘层76向上延伸。如图39中所示，第一配线313-1、313-3在层间绝缘层76上从第一接触孔32B41、32B43以第一方向延伸。
此外，如图39中所示，第一接触孔32B51、32B52、32B53、32B54从第一接触孔32B41、32B42、32B43、32B44通过层间绝缘层77向上延伸。如图40所示，第一接触孔32B61、32B61、32B62、32B63、32B64从第一接触孔32B51、32B52、32B53、32B54通过层间绝缘层78向上延伸。如图41中所示，第一配线314-1、314-3在层间绝缘层78上从第一接触孔32B62、32B64以第一方向延伸。
此外，如图41中所示，第一接触孔32B71、32B73从第一接触孔32B61、32B63通过层间绝缘层79向上延伸。如图42中所示，第一接触孔32B81、32B83从第一接触孔32B71、32B73通过层间绝缘层80向上延伸。如图43中所示，第一配线315-1、315-3在层间绝缘层80上从第一接触孔32B81、32B83以第一方向延伸。
除了以上提到的点之外，根据例子3的存储单元部件阵列的配置和结构可以类似于例子1中所描述的存储单元部件阵列的配置和结构，因此将省略其详细描述。
例子4
例子4也是例子1的修改。图44的透视图示意性地示出了例子4中的非易失性存储单元。在例子4中，第一配线31形成在{(N+1)/2}层(其中N是等于3或更大的奇数)的第一配线层中，第二配线41形成在{(N+1)/2}层的第二配线层中，以及非易失性存储单元形成在第一配线层和第二配线层之间。这里，在例子4中，设置N＝7。
换言之，第一配线31形成在四层的第一配线层中，第二配线41形成在四层的第二配线层中。总共七个非易失性存储单元20形成在上下方向上的第一配线层和第二配线层之间。第二配线被独立且分别地驱动。另外，在上下方向上的奇数编号的第一配线同时被类似地驱动，同时在上下方向上的偶数编号的第一配线同时被类似地驱动。换言之，在上下方向上的奇数编号的第一配线与在上下方向上的偶数编号的第一配线可以被分别地驱动。在上下方向上所有奇数和偶数编号的第一配线可以被分别地驱动。
第一配线31到第一控制电路50A、50B的连接以及第二配线41到第二控制电路60A、60B的连接可以与在例子2或例子3中描述的类似。除了以上提到的点，根据例子4的存储单元部件阵列的配置和结构可以类似于例子1中所描述的存储单元部件阵列的配置和结构，因此将省略其详细描述。
例子5
例子5是例子1至例子4的修改。例子5是关于第一控制电路和第二控制电路的平面形状和布置的修改。在图45和图46中，在存储单元部件的每个例子中示出了在第一方向布置的两个存储单元部件。另外，在图47和图48中，示出了在第一方向和第二方向布置的多个存储单元部件。
在图45的(A)中所示的存储单元部件阵列的例子中，
第二控制电路包括两个电路：第2-1控制电路60A和第2-2控制电路60B。
第2-1控制电路60A沿控制电路的平行于第一方向延伸的第二边10b设置。
第2-2控制电路60B平行于第一方向延伸并且沿控制电路的与第二边10b相对的第四边10d设置。
第一控制电路50被设置成从控制电路的平行于第二方向延伸的第一边10a向控制电路的与第一边10a相对的第三边10c延伸。
在图45的(B)中所示的存储单元部件阵列的例子中，
第一控制电路包括两个电路：第1-1控制电路50A和第1-2控制电路50B。
第二控制电路60被设置为从控制电路的平行于第一方向延伸的第二边10b向控制电路的与第二边10b相对的第四边10d延伸。
第1-1控制电路50A沿控制电路的平行于第二方向延伸的第一边10a设置。
第1-2控制电路50B平行于第一方向延伸并且沿控制电路的与第一边10a相对的第三边10c设置。
可替代地，在图45的(C)中所示的存储单元部件阵列的例子中，某个存储单元部件中第一控制电路沿第二方向的的长度和与该存储单元部件相邻的存储单元部件中第一控制电路沿第二方向的长度彼此不同。在图45的(D)所示的存储单元部件阵列的例子中，第1-1控制电路和第1-2控制电路中的每一个被分成两部分。存储单元部件和存储单元部件之间的分割区域51和区域52在第一方向彼此连续。这种布置使得例如容易设置电源线和各种信号线。在图45的(A)、(B)、(C)和(D)中所示的例子中，由第1-1控制电路50A占据的区域和由第1-2控制电路50B占据的区域被布置成关于控制电路的中心点对称，由第2-1控制电路60A占据的区域和由第2-2控制电路60B占据的区域被布置成关于控制电路的中心点对称。同时，由第1-1控制电路50A占据的区域和由第1-2控制电路50B占据的区域被布置成关于平行于第二方向的轴线对称，该轴通过控制电路的中心。另外，由第2-1控制电路60A占据的区域和由第2-2控制电路60B占据的区域被布置成关于平行于第一方向的轴线对称，该轴通过控制电路的中心。
在图46的(A)中所示的存储单元部件阵列的例子中，由第1-1控制电路50A占据的区域和由第1-2控制电路50B占据的区域被布置成关于平行于第二方向的轴线对称，该轴通过控制电路的中心。由第2-1控制电路60A占据的区域和由第2-2控制电路60B占据的区域被布置成关于平行于第一方向的轴线对称，该轴通过控制电路的中心。另外，在图46的(B)中所示的存储单元部件阵列的例子中，由第1-1控制电路50A占据的区域和由第1-2控制电路50B占据的区域被布置成关于控制电路的中心点对称，并且由第2-1控制电路60A和由第2-2控制电路60B占据的区域被布置成关于控制电路的中心点对称。
在图47和图48中所示的存储单元部件阵列的例子中，第1-1控制电路50A和第1-2控制电路50B的平面形状和布置位置在存储单元部件A、存储单元部件B、存储单元部件C与存储单元部件D之间是不同的。
应当指出，同样对于以上提到的根据例子5的存储单元部件阵列，当一个存储单元部件中的第一接触孔和在第一方向与这个存储单元部件相邻的存储单元部件中的第一接触孔被投影在平行于第二方向的虚拟垂直平面中时，第一接触孔的投影像的位置沿第二方向以等间隔定位。应当指出，在图45的(D)中所示的例子中，在一个存储单元部件10的第一接触孔中，一些第一接触孔没有沿第二方向以等间隔定位。
以上已经基于有利的例子描述了根据本公开的存储单元部件阵列。但是，根据本公开的存储单元部件阵列不限于这些例子。已经在那些例子中描述的第一控制电路和第二控制电路的布置、存储单元部件阵列的配置和结构是例子。非易失性存储单元的配置和结构也是例子。它们可以恰当地改变。另外，第一控制电路和第二控制电路的平面形状、第一配线和第二配线、第一控制配线和第二控制配线等的平面形状和布线是例子。它们可以适当地改变。此外，即使在存储单元部件阵列的结构中第一配线和第二配线的位置彼此交换，即，第一配线被第二配线取代，也可以获得等效的存储单元部件阵列。
应当指出，本公开还可以采取以下配置。
[A01]<<存储单元部件阵列>>
一种存储单元部件阵列，包括：
存储单元部件，在第一方向和第二方向上以二维矩阵形式布置，存储单元部件均包括：
多根第一配线，在第一方向上延伸，
多根第二配线，在上下方向上与第一配线分开地设置并且与第一配线不同地在第二方向上延伸，以及
非易失性存储单元，设置在第一配线和第二配线彼此重叠的区域中并且连接到第一配线和第二配线，其中，
每个存储单元部件在该存储单元部件下方包括控制该存储单元部件的操作的控制电路，
控制电路包括：
第一控制电路，其经由第一配线控制构成存储单元部件的非易失性存储单元的操作，以及
第二控制电路，其经由第二配线控制构成存储单元部件的非易失性存储单元的操作，
构成存储单元部件的第二配线连接到构成该存储单元部件的第二控制电路，
构成存储单元部件的第一配线中的一些连接到构成该存储单元部件的第一控制电路，以及
构成存储单元部件的第一配线中的其它配线连接到构成在第一方向上与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
[A02]根据[A01]所述的存储单元部件阵列，其中
在每个存储单元部件中，连接到构成该存储单元部件的第一控制电路的第一配线和连接到构成相邻存储单元部件的第一控制电路的第一配线被交替设置。
[A03]根据[A01]或[A02]所述的存储单元部件阵列，其中
控制电路被层间绝缘层覆盖，
第一控制电路和第一配线经由在层间绝缘层中形成的第一接触孔彼此连接，以及
第二控制电路和第二配线经由在层间绝缘层中形成的第二接触孔彼此连接。
[A04]根据[A03]所述的存储单元部件阵列，其中
控制电路被层间绝缘层覆盖，
第一控制电路和第一配线经由第一控制配线和在层间绝缘层中形成的第一接触孔彼此连接，
第二控制电路和第二配线经由第二控制配线和在层间绝缘层中形成的第二接触孔彼此连接，
第一控制电路和第二控制配线在上下方向上彼此不重叠，以及
第二控制电路和第一控制配线在上下方向上彼此不重叠。
[A05]根据[A03]或[A04]所述的存储单元部件，其中
当一个存储单元部件中的第一接触孔和在第一方向上与这个存储单元部件相邻的存储单元部件中的第一接触孔被投影在平行于第二方向的虚拟垂直平面中时，第一接触孔的投影像的位置沿第二方向以等间隔定位。
[A06]根据[A01]至[A05]中任一项所述的存储单元部件阵列，其中
第二配线在其端部处连接到第二控制电路。
[A07]根据[A01]至[A06]中任一项所述的存储单元部件阵列，其中
存储单元部件沿第二方向布置成一排，并且沿第一方向布置成彼此偏移。
[A08]根据[A07]所述的存储单元部件阵列，其中
存储单元部件沿第二方向布置成一排，并且沿第一方向布置成彼此偏移存储单元部件沿第二方向的长度的1/2。
[A09]根据[A08]所述的存储单元部件阵列，其中
构成存储单元部件的第一配线中的一半连接到构成该存储单元部件的第一控制电路，以及
构成存储单元部件的第一配线中的另一半连接到构成在第一方向上与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
[A10]根据[A01]至[A06]中任一项所述的存储单元部件阵列，其中
存储单元部件以砌砖图案中的错缝接合图案布置。
[A11]根据[A10]所述的存储单元部件阵列，其中
构成存储单元部件的第一配线中的一半连接到构成该存储单元部件的第一控制电路，以及
构成存储单元部件的第一配线中的另一半连接到构成在第一方向上与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
[A12]根据[A01]至[A11]中任一项所述的存储单元部件阵列，其中
第一控制电路包括两个电路：第1-1控制电路和第1-2控制电路，
第二控制电路包括两个电路：第2-1控制电路和第2-2控制电路，
第1-1控制电路沿控制电路的平行于第二方向延伸的第一边设置，
第1-2控制电路平行于第二方向延伸并且沿控制电路的与第一边相对的第三边设置，
第2-1控制电路沿控制电路的平行于第一方向延伸的第二边设置，以及
第2-2控制电路平行于第一方向延伸并且沿控制电路的与第二边相对的第四边设置。
[A13]根据[A12]所述的存储单元部件阵列，其中
第2-1控制电路被设置成占据整个第二边并且占据第一边的一部分和第三边的一部分，
第2-2控制电路被设置成占据整个第四边并且占据第一边的一部分和第三边的一部分，
第1-1控制电路被设置成占据第一边的一部分，以及
第1-2控制电路被设置成占据第三边的一部分。
[A14]根据[A01]至[A11]中任一项所述的存储单元部件阵列，其中
第二控制电路包括两个电路：第2-1控制电路和第2-2控制电路，
第2-1控制电路沿控制电路的平行于第一方向延伸的第二边设置，
第2-2控制电路平行于第一方向延伸并且沿控制电路的与第二边相对的第四边设置，以及
第一控制电路被设置成从控制电路的平行于第二方向延伸的第一边向控制电路的与第一边相对的第三边延伸。
[A15]根据[A01]至[A11]中任一项所述的存储单元部件阵列，其中
第一控制电路包括两个电路：第1-1控制电路和第1-2控制电路，
第二控制电路被设置成从控制电路的平行于第一方向延伸的第二边向控制电路的与第二边相对的第四边延伸，
第1-1控制电路沿控制电路的平行于第二方向延伸的第一边设置，以及
第1-2控制电路平行于第一方向延伸并且沿控制电路的与第一边相对的第三边设置。
[A16]根据[A12]、[A13]和[A15]中任一项所述的存储单元部件阵列，其中
由第1-1控制电路占据的区域和由第1-2控制电路占据的区域被布置成关于控制电路的中心点对称。
[A17]根据[A12]、[A13]、[A15]和[A16]中任一项所述的存储单元部件阵列，其中
由第1-1控制电路占据的区域和由第1-2控制电路占据的区域被布置成关于平行于第二方向的轴线对称，该轴通过控制电路的中心。
[A18]根据[A12]至[A14]中任一项所述的存储单元部件阵列，其中
由第2-1控制电路占据的区域和由第2-2控制电路占据的区域被布置成关于控制电路的中心点对称。
[A19]根据[A12]至[A14]和[A18]中任一项所述的存储单元部件阵列，其中
由第2-1控制电路占据的区域和由第2-2控制电路占据的区域被布置成关于平行于第一方向的轴线对称，该轴通过控制电路的中心。
[A20]根据[A01]至[A19]中任一项所述的存储单元部件阵列，其中
(第一控制电路沿第二方向的长度)/(控制电路沿第二方向的整个长度)之比为1/3至2/3。
[A21]根据[A20]所述的存储单元部件阵列，其中
(第一控制电路沿第二方向的长度)/(控制电路沿第二方向的整个长度)之比为1/2。
[A22]根据[A01]至[A21]中任一项所述的存储单元部件阵列，其中
假设一个存储单元部件中的第一控制电路沿第二方向的长度为L1，与这一个存储单元部件相邻的相邻存储单元部件中的第一控制电路沿第二方向的长度为L1'，以及控制电路沿第二方向的整个长度为L0，则满足L0＝L1+L1'。
[A23]根据[A01]至[A22]中任一项所述的存储单元部件阵列，其中
非易失性存储单元是多层的，具有N层(其中N≥2)。
[A24]根据[A23]所述的存储单元部件阵列，其中
第一配线形成在N层的第一配线层中，
第二配线形成在N层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
[A25]根据[A23]所述的存储单元部件阵列，其中
第一配线形成在(N/2+1)层(其中N是等于2或更大的偶数)的第一配线层中，
第二配线形成在(N/2)层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
[A26]根据[A23]所述的存储单元部件阵列，其中
第一配线形成在(N/2)层(其中N是等于2或更大的偶数)的第一配线层中，
第二配线形成在(N/2+1)层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
[A27]根据[A23]所述的存储单元部件阵列，
第一配线形成在{(N+1)/2}层(其中N是等于3或更大的奇数)的第一配线层中，
第二配线形成在{(N+1)/2}层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
[A28]根据[A01]至[A27]中任一项所述的存储单元部件阵列，其中
非易失性存储单元包括非易失性存储设备和选择设备，以及
非易失性存储设备包括相变非易失性存储设备。
附图标记列表
10...存储单元部件，
10a...控制电路的第一边，
10b...控制电路的第二边，
10c...控制电路的第三边，
10d...控制电路的第四边，
20...非易失性存储单元，
21...非易失性存储设备，
22...选择设备，
30...第一配线层，
31、31A、32B...第一配线，
32A、32B...第一接触孔，
33...第一控制配线，
40...第二配线层，
41...第二配线，
42A、42B...第二接触孔，
43...第二控制配线，
50...第一控制电路，
50A...第1-1控制电路，
50B...第1-2控制电路，
51...第1-1控制电路、第1-2控制电路的分割区域，
52...存储单元部件和存储单元部件之间的区域，
60...第二控制电路，
60A...第2-1控制电路，
60B...第2-2控制电路，
70...硅半导体衬底，
71、72、73、74...层间绝缘层

Claims (20)

1.一种存储单元部件阵列，包括：
存储单元部件，在第一方向和第二方向上以二维矩阵形式布置，存储单元部件均包括：
多根第一配线，在第一方向上延伸，
多根第二配线，在上下方向上与第一配线分开地设置并且与第一配线不同地在第二方向上延伸，以及
非易失性存储单元，设置在第一配线和第二配线彼此重叠的区域中并且连接到第一配线和第二配线，其中，
每个存储单元部件在该存储单元部件下方包括控制该存储单元部件的操作的控制电路，
所述控制电路包括：
第一控制电路，经由第一配线控制构成该存储单元部件的非易失性存储单元的操作，以及
第二控制电路，经由第二配线控制构成该存储单元部件的非易失性存储单元的操作，
构成存储单元部件的第二配线连接到构成该存储单元部件的第二控制电路，
构成存储单元部件的第一配线中的一些第一配线连接到构成该存储单元部件的第一控制电路，以及
构成存储单元部件的第一配线中的其它第一配线连接到构成在第一方向上与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
2.如权利要求1所述的存储单元部件阵列，其中，
在每个存储单元部件中，连接到构成该存储单元部件的第一控制电路的第一配线和连接到构成所述相邻存储单元部件的第一控制电路的第一配线被交替设置。
3.如权利要求1所述的存储单元部件阵列，其中，
所述控制电路被层间绝缘层覆盖，
第一控制电路和第一配线经由在所述层间绝缘层中形成的第一接触孔彼此连接，以及
第二控制电路和第二配线经由在所述层间绝缘层中形成的第二接触孔彼此连接。
4.如权利要求3所述的存储单元部件阵列，其中，
所述控制电路被层间绝缘层覆盖，
第一控制电路和第一配线经由第一控制配线和在所述层间绝缘层中形成的第一接触孔彼此连接，
第二控制电路和第二配线经由第二控制配线和在所述层间绝缘层中形成的第二接触孔彼此连接，
第一控制电路和第二控制配线在上下方向上彼此不重叠，以及
第二控制电路和第一控制配线在上下方向上彼此不重叠。
5.如权利要求3所述的存储单元部件，其中，
当一个存储单元部件中的第一接触孔和在第一方向上与所述一个存储单元部件相邻的存储单元部件中的第一接触孔被投影在平行于第二方向的虚拟垂直平面中时，第一接触孔的投影像的位置沿第二方向以等间隔定位。
6.如权利要求1所述的存储单元部件阵列，其中，
第二配线在其端部处连接到第二控制电路。
7.如权利要求1所述的存储单元部件阵列，其中，
存储单元部件沿第二方向布置成一排，并且沿第一方向布置成彼此偏移。
8.如权利要求7所述的存储单元部件阵列，其中，
存储单元部件沿第二方向布置成一排，并且沿第一方向布置成彼此偏移存储单元部件沿第二方向的长度的1/2。
9.如权利要求8所述的存储单元部件阵列，其中，
构成存储单元部件的第一配线中的一半连接到构成该存储单元部件的第一控制电路，以及
构成存储单元部件的第一配线中的另一半连接到构成在第一方向上与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
10.如权利要求1所述的存储单元部件阵列，其中，
存储单元部件以砌砖图案中的错缝接合图案布置。
11.如权利要求10所述的存储单元部件阵列，其中，
构成存储单元部件的第一配线中的一半连接到构成该存储单元部件的第一控制电路，以及
构成存储单元部件的第一配线中的另一半连接到构成在第一方向上与该存储单元部件相邻的相邻存储单元部件的第一控制电路。
12.如权利要求1所述的存储单元部件阵列，其中，
第一控制电路包括两个电路：第1-1控制电路和第1-2控制电路，第二控制电路包括两个电路：第2-1控制电路和第2-2控制电路，第1-1控制电路沿控制电路的平行于第二方向延伸的第一边设置，第1-2控制电路平行于第二方向延伸并且沿控制电路的与第一边相对的第三边设置，
第2-1控制电路沿控制电路的平行于第一方向延伸的第二边设置，以及
第2-2控制电路平行于第一方向延伸并且沿控制电路的与第二边相对的第四边设置。
13.如权利要求12所述的存储单元部件阵列，其中，
第2-1控制电路被设置成占据整个第二边并且占据第一边的一部分和第三边的一部分，
第2-2控制电路被设置成占据整个第四边并且占据第一边的一部分和第三边的一部分，
第1-1控制电路被设置成占据第一边的一部分，以及
第1-2控制电路被设置成占据第三边的一部分。
14.如权利要求1所述的存储单元部件阵列，其中，
第二控制电路包括两个电路：第2-1控制电路和第2-2控制电路，
第2-1控制电路沿控制电路的平行于第一方向延伸的第二边设置，
第2-2控制电路平行于第一方向延伸并且沿控制电路的与第二边相对的第四边设置，以及
第一控制电路被设置成从控制电路的平行于第二方向延伸的第一边向控制电路的与第一边相对的第三边延伸。
15.如权利要求1所述的存储单元部件阵列，其中，
第一控制电路包括两个电路：第1-1控制电路和第1-2控制电路，第二控制电路被设置成从控制电路的平行于第一方向延伸的第二边向控制电路的与第二边相对的第四边延伸，
第1-1控制电路沿控制电路的平行于第二方向延伸的第一边设置，以及
第1-2控制电路平行于第一方向延伸并且沿控制电路的与第一边相对的第三边设置。
16.如权利要求1所述的存储单元部件阵列，其中，
非易失性存储单元是多层的，具有N层(其中N≥2)。
17.如权利要求16所述的存储单元部件阵列，其中，
第一配线形成在N层的第一配线层中，
第二配线形成在N层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
18.如权利要求16所述的存储单元部件阵列，其中，
第一配线形成在(N/2+1)层的第一配线层中(其中N是等于2或更大的偶数)，
第二配线形成在(N/2)层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
19.如权利要求16所述的存储单元部件阵列，其中，
第一配线形成在(N/2)层的第一配线层中(其中N是等于2或更大的偶数)，
第二配线形成在(N/2+1)层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
20.如权利要求16所述的存储单元部件阵列，其中，
第一配线形成在{(N+1)/2}层的第一配线层中(其中N是等于3或更大的奇数)，
第二配线形成在{(N+1)/2}层的第二配线层中，以及
非易失性存储单元形成在第一配线层和第二配线层之间。
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