CN110896126B - 磁存储装置 - Google Patents

磁存储装置 Download PDF

Info

Publication number
CN110896126B
CN110896126B CN201910094358.8A CN201910094358A CN110896126B CN 110896126 B CN110896126 B CN 110896126B CN 201910094358 A CN201910094358 A CN 201910094358A CN 110896126 B CN110896126 B CN 110896126B
Authority
CN
China
Prior art keywords
wiring
memory cell
magnetic
layer
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910094358.8A
Other languages
English (en)
Other versions
CN110896126A (zh
Inventor
玖村芳典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN110896126A publication Critical patent/CN110896126A/zh
Application granted granted Critical
Publication of CN110896126B publication Critical patent/CN110896126B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

实施方式的磁存储装置具备：第1配线；第2配线，设置在所述第1配线的上层侧；第3配线，设置在所述第2配线的上层侧；第1存储器单元，设置在所述第1配线与所述第2配线之间，包含含有磁性层的第1积层构造；第2存储器单元，设置在所述第2配线与所述第3配线之间，包含含有磁性层的第2积层构造；及光反射层，设置在所述第1配线的上层侧且所述第3配线的下层侧，具有较光透过率高的光反射率。

Description

磁存储装置
关联申请案
本申请案享有以日本专利申请案2018-171462号(申请日：2018年9月13日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式主要涉及一种磁存储装置。
背景技术
提出有如下磁存储装置(半导体集成电路装置)，其在半导体基板上设置有磁阻效应元件(magnetoresistive element)及具有选择磁阻效应元件的开关功能的元件。
在上述磁存储装置中，为了提高集成度，也提出有对包含磁阻效应元件及具有开关功能的元件的存储器单元进行积层(stack)。
然而，先前并不能说对存储器单元进行积层时的构造已充分实现最佳化。
发明内容
实施方式提供实现对存储器单元进行积层时的构造的最佳化的磁存储装置。
实施方式的磁存储装置具备：第1配线；第2配线，设置在所述第1配线的上层侧；第3配线，设置在所述第2配线的上层侧；第1存储器单元，设置在所述第1配线与所述第2配线之间，包含含有磁性层的第1积层构造；第2存储器单元，设置在所述第2配线与所述第3配线之间，包含含有磁性层的第2积层构造；及光反射层，设置在所述第1配线的上层侧且所述第3配线的下层侧，具有较光透过率高的光反射率。
附图说明
图1是示意性表示第1实施方式中所使用的磁存储装置的概略构成的俯视图。
图2是示意性表示第1实施方式中所使用的磁存储装置的概略构成的截面图。
图3A是示意性表示第1积层构造及第2积层构造的基本的第1构成例的截面图。
图3B是示意性表示第1积层构造及第2积层构造的基本的第2构成例的截面图。
图4是示意性表示第1实施方式的磁存储装置的第1构成例的截面图。
图5涉及第1实施方式的第1构成例，且是表示形成第2存储器单元膜之后的热处理的图。
图6涉及第1实施方式的第2构成例，且是表示形成第2存储器单元膜之后的热处理的图。
图7涉及第1实施方式，且是表示卤素灯的分光放射率特性的图。
图8涉及第1实施方式，且是表示各种材料的反射率特性的图。
图9是示意性表示第2实施方式的磁存储装置的构成的截面图。
图10涉及第2实施方式，且是表示形成第2存储器单元膜之后的热处理的图。
图11A是示意性表示第3实施方式的磁存储装置的第1构成例的截面图。
图11B是示意性表示第3实施方式的磁存储装置的第2构成例的截面图。
图12涉及第3实施方式，且是表示形成第2存储器单元膜之后的热处理的图。
图13是示意性表示第4实施方式的磁存储装置的第1构成例的截面图。
图14涉及第4实施方式，且是表示形成第2存储器单元膜之后的热处理的图。
图15是示意性表示第4实施方式的磁存储装置的第2构成例的截面图。
图16是示意性表示第4实施方式的磁存储装置的第2构成例的截面图。
图17是示意性表示第4实施方式的磁存储装置的第2构成例的变更例的截面图。
图18涉及第5实施方式，且是表示形成第2存储器单元膜之后的热处理的图。
具体实施方式
以下，参照图式对实施方式进行说明。
(实施方式1)
图1是示意性表示本实施方式中所使用的磁存储装置(半导体集成电路装置)的概略构成的俯视图。图2是示意性表示本实施方式中所使用的磁存储装置(半导体集成电路装置)的概略构成的截面图。
如图1及图2所示，在包含半导体基板等的基底区域10上，设置有第1配线(interconnect)11、第2配线12、第3配线13、第1存储器单元21、第2存储器单元22。另外，如图1及图2图示，在未设置第1配线11、第2配线12、第3配线13、第1存储器单元21及第2存储器单元22的区域设置有绝缘区域。
第2配线12设置在第1配线11的上层侧，第3配线13设置在第2配线12的上层侧。第1配线11及第3配线13在第1方向延伸，第2配线12在与第1方向正交的第2方向延伸。第1存储器单元21设置在第1配线11与第2配线12之间，第2存储器单元22设置在第2配线12与第3配线13之间。另外，图式上，将第1方向示为X方向，将第2方向示为Y方向，将与第1方向及第2方向正交的第3方向示为Z方向。
第1存储器单元21包含：第1积层构造(stacked structure)21a，包含磁性层；及第1选择器21b，与第1积层构造21a连接。同样，第2存储器单元22包含：第2积层构造22a，包含磁性层；及第2选择器22b，与第2积层构造22a连接。另外，图1及图2中，第1积层构造21a相对于第1选择器21b设置在下层侧，但第1积层构造21a也可相对于第1选择器21b设置在上层侧。同样，图1及图2中，第2积层构造22a相对于第2选择器22b设置在下层侧，但第2积层构造22a也可相对于第2选择器22b设置在上层侧。
图3A是示意性表示第1积层构造21a及第2积层构造22a的基本的第1构成例的截面图。
第1积层构造21a及第2积层构造22a均作为具有垂直磁化(perpendicularmagnetization)的STT(spin transfer torque，自旋转移力矩)型的磁阻效应元件发挥功能，包含：第1磁性层211，具有可变的磁化方向；第2磁性层212，具有固定的磁化方向；及非磁性层(nonmagnetic layer)213，设置在第1磁性层211与第2磁性层212之间。可变的磁化方向是指磁化方向相对于特定的写入电流发生变化。固定的磁化方向是指磁化方向不相对于特定的写入电流发生变化。
第1磁性层211作为磁阻效应元件的存储层(storage layer)发挥功能。第1磁性层211至少含有铁(Fe)及硼(B)。第1磁性层211除铁(Fe)及硼(B)以外，还可进而含有钴(Co)。
第2磁性层212作为磁阻效应元件的参照层(reference layer)发挥功能。第2磁性层212包含第1子磁性层212a及第2子磁性层212b。第1子磁性层212a至少含有铁(Fe)及硼(B)。第1子磁性层211除铁(Fe)及硼(B)以外，还可进而含有钴(Co)。第2子磁性层212b含有从钴(Co)、铂(Pt)、镍(Ni)及钯(Pd)中选择的至少1种元素。
非磁性层213作为磁阻效应元件的隧道势垒层发挥功能。非磁性层213含有镁(Mg)及氧(O)。
另外，积层构造(第1积层构造21a、第2积层构造22a)中也可进而包含第3磁性层(偏移抵消层)，该第3磁性层(偏移抵消层)用以抵消从第2磁性层(参照层)212施加至第1磁性层(存储层)211的磁化。
此外，图3A所示的例中，积层构造(第1积层构造21a、第2积层构造22a)的积层顺序为第1磁性层211、非磁性层213及第2磁性层212的顺序，但也可如图3B所示为第2磁性层212、非磁性层213及第1磁性层211的顺序。
图1及图2所示的第1选择器21b用以选择第1积层构造21a，第2选择器22b用以选择第2积层构造22a。第1选择器21b及第2选择器22b均作为2端子间开关发挥功能。例如，在对2端子间施加的电压小于阈电压的情况下，2端子间开关元件为高电阻状态(例如，电性非导通状态)。在对2端子间施加的电压大于阈电压的情况下，2端子间开关元件为低电阻状态(例如电性导通状态)。2端子间开关元件也可在双向上具有上述功能。
上述开关元件也可包含选自由Te、Se及S所组成的群中的至少1种硫族元素。或，也可包含含有这些硫族元素的化合物即硫属化物。此外，上述开关元件也可包含选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P及Sb所组成的群中的至少1种元素。
在具有上述构成的磁存储装置的制造中，下层侧的第1存储器单元21较上层侧的第2存储器单元22经过更多的热处理。即，第1积层构造21a较第2积层构造22a经过更多的热处理。因此，有第1存储器单元21(第1积层构造21a)的特性恶化，或在第1存储器单元21(第1积层构造21a)与第2存储器单元22(第2积层构造22a)之间产生特性差的情况。当产生此种特性恶化或特性差时，难以获得具有所期望的性能的磁存储装置。
本实施方式中，为了减少上述问题而提出以下所示的构成。
图4是示意性表示本实施方式的第1构成例的截面图。
如图4所示，存储器单元区域1000设置在周边电路区域(由晶体管及配线等形成)2000上。
在存储器单元区域1000设置有光反射层31a。光反射层31a包含设置在第1配线11与第3配线13之间的部分。即，光反射层31a设置在第1配线11的上层侧且第3配线13的下层侧。本构成例中，光反射层31a设置在第1配线11的上层侧且第2存储器单元22的下层侧。光反射层31a的上表面优选设置在较第1存储器单元21更上层侧。此外，本构成例中，在光反射层31a与第3配线13之间设置有层间绝缘膜32。光反射层31a具有较光透过率高的光反射率，由铝氧化物形成。具体而言，相对于后述的卤素灯的光具有较光透过率高的光反射率。
如上述般，通过设置光反射层31a，在对上层侧的第2存储器单元22进行热处理时，可减少向下层侧的第1存储器单元21的热处理的影响。
图5是表示形成第2存储器单元膜22f之后的热处理的图。更具体而言为表示形成第2积层构造膜之后的热处理的图。热处理中使用卤素灯退火。例如，以400℃进行30秒左右的卤素灯退火。灯光40的一部分被第2存储器单元膜22f吸收而对第2存储器单元膜22f进行热处理。透过第2存储器单元膜22f的灯光40的大部分在光反射层31反射，因此灯光40几乎到达不了第1存储器单元21。因此，可大幅抑制第1存储器单元21被加热。
接下来，对本实施方式的第2构成例进行说明。另外，由于基本事项与第1构成例相同，因此省略第1构成例中说明的事项的说明。
图6是表示形成第2存储器单元膜22f之后的热处理的图。更具体而言为表示形成第2积层构造膜之后的热处理的图。本构成例中，在层间绝缘膜32及第2配线12上形成光反射层31b，且在光反射层31b上形成第2存储器单元膜22f。光反射层31b相对于卤素灯的光具有较光透过率高的光反射率。光反射层31b由铝(Al)或铜(Cu)形成。灯光40的一部分被第2存储器单元膜22f吸收而对第2存储器单元膜22f进行加热。透过第2存储器单元膜22f的灯光40的大部分在光反射层31b的表面反射，因此灯光40几乎到达不了第1存储器单元21。因此，可大幅抑制对第1存储器单元21进行加热。
图7是表示卤素灯的分光放射率(spectral emissivity)特性的图。图8是表示各种材料的反射率特性的图。如从图7及图8所明白般，上述铝氧化物(Al2O3)、铝(Al)及铜(Cu)在卤素灯的分光放射率的峰值波长(1μm)具有较高的反射率。
如以上所述，本实施方式中，在第1配线11的上层侧且第3配线13的下层侧设置光反射层31a或31b，由此可抑制对第1存储器单元21(尤其是第1积层构造21a)进行加热，从而可获得具有优异性能的磁存储装置。
(实施方式2)
其次，对第2实施方式进行说明。另外，由于基本事项与第1实施方式相同，因此省略第1实施方式中说明的事项的说明。
图9是示意性表示第2实施方式的磁存储装置(半导体集成电路装置)的构成的截面图。
本实施方式中，在第2配线12的上层侧且第3配线13的下层侧设置有光吸收层33。图示的例中，光吸收层33设置在第2存储器单元22的上层侧。光吸收层33具有较光透过率高的光吸收率。具体而言，光吸收层33相对于卤素灯的光具有较光透过率高的光吸收率。光吸收层33由硅氮化物(SiN)或硅碳化物(SiC)形成。
如上所述，通过设置光吸收层33，在对上层侧的第2存储器单元22进行热处理时，可减少向下层侧的第1存储器单元21的热处理的影响。
图10是表示形成第2存储器单元膜22f之后的热处理的图。更具体而言为表示形成第2积层构造膜之后的热处理的图。热处理中使用卤素灯退火。灯光40的大部分被光吸收层33吸收，通过在光吸收层33产生的热对第2存储器单元膜22f进行热处理。灯光40的大部分被光吸收层33吸收，因此灯光40几乎到达不了第1存储器单元21。因此，可大幅抑制对第1存储器单元21进行加热。
如以上所述，本实施方式中，在第2配线12的上层侧且第3配线13的下层侧设置光吸收层33，由此可抑制对第1存储器单元21(尤其是第1积层构造21a)进行加热，从而可获得具有优异性能的磁存储装置。
(实施方式3)
其次，对第3实施方式进行说明。另外，由于基本事项与第1实施方式相同，因此省略第1实施方式中说明的事项的说明。
图11A及图11B是示意性表示第3实施方式的磁存储装置(半导体集成电路装置)的第1构成例及第2构成例的截面图。
本实施方式中，在第1配线11的上层侧且第3配线13的下层侧设置有空隙34。如图11A及图11B所示，形成空隙34的位置会根据空隙34的埋入特性而变化。
如上所述，通过设置空隙34，在对上层侧的第2存储器单元22进行热处理时，可减少向下层侧的第1存储器单元21的热处理的影响。
图12是表示形成第2存储器单元膜22f之后的热处理的图。更具体而言为表示形成第2积层构造膜之后的热处理的图。热处理中使用卤素灯退火。通过灯光40对第2存储器单元膜22f进行加热而对第2存储器单元膜22f进行热处理。另一方面，由于在第2存储器单元膜22f的下层侧设置有空隙34，因此在第2存储器单元膜22f产生的热难以传导至第1存储器单元21。因此，可大幅抑制对第1存储器单元21进行加热。
如以上所述，本实施方式中，通过设置空隙34可抑制对第1存储器单元21(尤其是第1积层构造21a)进行加热，从而可获得具有优异性能的磁存储装置。
(实施方式4)
其次，对第4实施方式进行说明。另外，由于基本事项与第1实施方式相同，因此省略第1实施方式中说明的事项的说明。
图13是示意性表示第4实施方式的磁存储装置(半导体集成电路装置)的第1构成例的截面图。
本实施方式中，第2配线12具有较第1配线11低的热传导率。此外，第2配线12优选具有较第3配线13低的热传导率。作为第2配线12的材料，可使用钛(Ti)或镍铬合金。
如上所述，通过以低热传导率材料形成第2配线12，在对上层侧的第2存储器单元22进行热处理时，可减少向下层侧的第1存储器单元21的热处理的影响。
图14是表示形成第2存储器单元膜22f之后的热处理的图。更具体而言为表示形成第2积层构造膜之后的热处理的图。热处理中使用卤素灯退火。通过灯光40对第2存储器单元膜22f进行加热而对第2存储器单元膜22f进行热处理。由于在第1存储器单元21与第2存储器单元膜22f之间设置有由低热传导率材料形成的第2配线12，因此在第2存储器单元膜22f产生的热难以传导至第1存储器单元21。因此，可大幅抑制对第1存储器单元21进行加热。
其次，对本实施方式的第2构成例进行说明。另外，由于基本事项与第1构成例相同，因此省略第1构成例中说明的事项的说明。
图15及图16是示意性表示第4实施方式的磁存储装置的第2构成例的截面图。图15所示的截面的方向与图16所示的截面的方向相互垂直。本构成例中，通过第1导电部分12a、第2导电部分12b、及第1导电部分12a与第2导电部分12b之间的绝缘部分12c构成第2配线12。如图16所示，在第2配线12的端部，第1导电部分12a与第2导电部分12b通过导电性连接部分35连接。因此，即便在第1导电部分12a与第2导电部分12b之间介存有绝缘部分12c，第2配线12也实质上作为配线发挥功能。本构成例中，通过绝缘部分12c抑制热传导，因此可大幅抑制对第1存储器单元21进行加热。
图17是示意性表示第2构成例的变更例的截面图。本变更例中，通过绝缘膜12c将配线间完全分离。该情况下，通过使绝缘膜12c更厚，可进一步抑制热传导。
如以上所述，本实施方式中，通过设置包含低热传导率材料的第2配线12，可抑制对第1存储器单元21(尤其是第1积层构造21a)进行加热，从而可获得具有优异性能的磁存储装置。
(实施方式5)
其次，对第5实施方式进行说明。另外，由于基本事项与第1～第4实施方式相同，因此省略第1～第4实施方式中说明的事项的说明。
上述第1～第4实施方式中，作为灯退火使用卤素灯退火，但本实施方式中，作为灯退火使用闪光灯退火。
图18是表示形成第2存储器单元膜22f之后的热处理的图。更具体而言为表示形成第2积层构造膜之后的热处理的图。在形成第2存储器单元膜22f之后，通过闪光灯光进行热处理。
在第1～第4实施方式中所述的热处理中，通过使用闪光灯退火在极短时间完成热处理，由此可进一步抑制向下层侧的热的传递。其结果，可抑制对第1存储器单元21(尤其是第1积层构造21a)进行加热，从而可获得具有优异性能的磁存储装置。
此外，上述各实施方式中，对应用2端子间开关元件作为选择器的情况进行了说明，但也可应用3端子间开关元件即场效应晶体管、例如MOS(metal oxide semiconductor，金属氧化物半导体)晶体管或FIN(鳍)型晶体管等作为选择器。此外，也可应用具有2端子型二极管功能的元件。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示者，并未意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且可在不脱离发明主旨的范围进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围。

Claims (3)

1.一种磁存储装置，具备：
第1配线；
第2配线，设置在所述第1配线的上层侧；
第3配线，设置在所述第2配线的上层侧；
第1存储器单元，设置在所述第1配线与所述第2配线之间，包含含有磁性层的第1积层构造；
第2存储器单元，设置在所述第2配线与所述第3配线之间，包含含有磁性层的第2积层构造；及
光反射层，设置在所述第1配线的上层侧且所述第3配线的下层侧，和对于为了将所述第2存储器单元所包含的所述磁性层进行热处理而照射至所述磁性层的光的光透过率相比，具有较高的光反射率；
所述第1积层构造及所述第2积层构造分别包含：第1磁性层，具有可变的磁化方向；第2磁性层，具有固定的磁化方向；及非磁性层，设置在所述第1磁性层与所述第2磁性层之间。
2.根据权利要求1所述的磁存储装置，其中所述光反射层由铝氧化物、铝或铜形成。
3.根据权利要求1所述的磁存储装置，其中所述第1存储器单元进而包含与所述第1积层构造连接的第1开关元件，
所述第2存储器单元进而包含与所述第2积层构造连接的第2开关元件。
CN201910094358.8A 2018-09-13 2019-01-30 磁存储装置 Active CN110896126B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-171462 2018-09-13
JP2018171462A JP2020043289A (ja) 2018-09-13 2018-09-13 磁気記憶装置

Publications (2)

Publication Number Publication Date
CN110896126A CN110896126A (zh) 2020-03-20
CN110896126B true CN110896126B (zh) 2024-04-09

Family

ID=69773301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910094358.8A Active CN110896126B (zh) 2018-09-13 2019-01-30 磁存储装置

Country Status (4)

Country Link
US (2) US20200091228A1 (zh)
JP (1) JP2020043289A (zh)
CN (1) CN110896126B (zh)
TW (1) TWI701660B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022034758A1 (zh) * 2020-08-11 2022-02-17

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005078693A (ja) * 2003-08-29 2005-03-24 Sony Corp 磁気メモリ装置及びその実装構造
WO2006100779A1 (ja) * 2005-03-24 2006-09-28 Fujitsu Limited 磁気メモリ装置及びその製造方法
JP2011100790A (ja) * 2009-11-04 2011-05-19 Nippon Hoso Kyokai <Nhk> 磁気抵抗効果素子構造体、磁気ランダムアクセスメモリ、および、空間光変調器
CN106688097A (zh) * 2014-09-22 2017-05-17 索尼半导体解决方案公司 存储单元部件阵列

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7189583B2 (en) * 2003-07-02 2007-03-13 Micron Technology, Inc. Method for production of MRAM elements
US6906941B2 (en) * 2003-07-22 2005-06-14 Hewlett-Packard Development Company, L.P. Magnetic memory structure
US8120949B2 (en) * 2006-04-27 2012-02-21 Avalanche Technology, Inc. Low-cost non-volatile flash-RAM memory
US10388863B2 (en) * 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
KR101598833B1 (ko) * 2009-12-21 2016-03-03 삼성전자주식회사 자기 메모리 소자 및 그 동작방법
TW201419534A (zh) * 2012-11-12 2014-05-16 Nat Applied Res Laboratories 記憶體元件及其製作方法
US20160260773A1 (en) * 2015-03-04 2016-09-08 Kabushiki Kaisha Toshiba Magnetoresistive element, method of manufacturing magnetoresistive element, and memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005078693A (ja) * 2003-08-29 2005-03-24 Sony Corp 磁気メモリ装置及びその実装構造
WO2006100779A1 (ja) * 2005-03-24 2006-09-28 Fujitsu Limited 磁気メモリ装置及びその製造方法
JP2011100790A (ja) * 2009-11-04 2011-05-19 Nippon Hoso Kyokai <Nhk> 磁気抵抗効果素子構造体、磁気ランダムアクセスメモリ、および、空間光変調器
CN106688097A (zh) * 2014-09-22 2017-05-17 索尼半导体解决方案公司 存储单元部件阵列

Also Published As

Publication number Publication date
CN110896126A (zh) 2020-03-20
JP2020043289A (ja) 2020-03-19
US20220302206A1 (en) 2022-09-22
TWI701660B (zh) 2020-08-11
US20200091228A1 (en) 2020-03-19
TW202011393A (zh) 2020-03-16

Similar Documents

Publication Publication Date Title
US8493772B2 (en) Phase change memory structures and methods
TWI325174B (en) I-shaped phase change memory cell
CN108269915B (zh) 一种形成磁阻器件的方法以及磁阻器件
TWI330887B (en) Phase-change memory device and method of manufacturing same
US8097537B2 (en) Phase change memory cell structures and methods
CN102543734B (zh) 带有存储功能的mos器件及其形成方法
US20140113428A1 (en) Method for Integrating MnOz Based Resistive Memory with Copper Interconnection Back-End Process
CN110911549B (zh) 磁性存储装置
JP6832818B2 (ja) 磁気記憶装置
US20140264670A1 (en) Cell design for embedded thermally-assisted mram
US20210288248A1 (en) Method for forming semiconductor structure
CN110896126B (zh) 磁存储装置
TW201117367A (en) Semiconductor memory device and manufacturing method thereof
El-Hinnawy et al. Experimental demonstration of AlN heat spreaders for the monolithic integration of inline phase-change switches
US20080186762A1 (en) Phase-change memory element
KR102698283B1 (ko) 반도체 디바이스 및 반도체 디바이스의 제조 방법
JP2020155459A (ja) 磁気記憶装置及びその製造方法
JP2008166807A (ja) 相変化メモリ素子とその製造方法及び動作方法
CN112786644A (zh) 存储器器件
JP2023066387A (ja) 半導体装置及びその製造方法
US20230189667A1 (en) Multi-level programming of phase change memory device
KR101595488B1 (ko) 반도체 소자 및 그 형성 방법
US20070291533A1 (en) Phase change memory device and fabrication method thereof
KR20180022852A (ko) 필라멘트 전도 경로를 가진 수직 자기 메모리
US20240274722A1 (en) Semiconductor device including oxide semiconductor and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant