KR20180022852A - 필라멘트 전도 경로를 가진 수직 자기 메모리 - Google Patents
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Abstract
실시예는 장치를 포함하고, 이 장치는 기판 상의 제1 및 제2 전극들; 고정 층과 자유 층 사이의 유전체 층을 포함하는, 제1 및 제2 전극들 사이의 수직 자기 터널 접합(pMTJ); 및 제1 및 제2 금속 층들과 직접 접촉하는 추가적인 유전체 층을 포함하고; (a) 제1 금속 층은 활성 금속을 포함하고, 제2 금속은 불활성 금속을 포함하며, (b) 제2 금속 층은 자유 층과 직접 접촉한다. 다른 실시예들이 본 명세서에 설명된다.
Description
본 발명의 실시예는 반도체 디바이스들, 특히 자기 메모리의 분야에 관한 것이다.
미국 특허 출원 공보 제2015/0091110호에 기술된 바와 같이, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 칩 상에 증가된 수의 메모리 디바이스들의 통합을 가능하게 하여, 용량이 증가된 제품들의 제조에 도움이 된다. 하지만, 점점 더 많은 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
스핀 토크 디바이스들의 작동은 스핀 전달 토크(spin transfer torque)(STT)의 현상을 기반으로 한다. 전류가 고정 자성 층이라 불리는 자화 층을 통과하면, 자화 층으로부터 출력된 전류는 스핀 분극화될 것이다. 각 전자의 통과에 의해, 그의 스핀(각운동량)은 자유 자성 층으로 불리는 다음 자성 층에서 자화에 전달되고, 그 자화에 작은 변화를 유발할 것이다. 이는, 사실상, 자화의 토크-유발 세차운동(torque-causing precession of magnetization)이다. 전자들의 반사로 인해, 연관된 고정 자성 층의 자화에도 토크가 가해진다. 결국, 전류가 특정 임계치(자성 재료 및 그의 환경에 의해 유발된 댐핑(damping)의 함수임)를 초과할 경우, 자유 자성 층의 자화는 전형적으로 약 1-10 나노초에서 전류의 펄스에 의해 스위칭될 것이다. 고정 자성 층의 자화는 연관된 전류가 지오메트리 또는 인접한 반 강자성 층에 기인하여 그 임계치 아래에 있기 때문에 변하지 않고 유지될 수 있다.
스핀 전달 토크는 자기 랜덤 액세스 메모리에서 능동 요소들을 플립(flip)하는데 사용될 수 있다. 스핀 전달 토크 메모리(STTM)는 능동 요소들을 플립하기 위해 자기장을 사용하는 종래의 자기 랜덤 액세스 메모리(MRAM)에 비해 전력 소비가 낮고 확장성이 우수한 장점들을 갖는다.
본 발명의 실시예들의 특징들 및 장점들이 첨부된 청구항들, 하나 이상의 예시적 실시예의 하기 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다. 적절한 것으로 간주되는 경우, 도면들 사이에서 대응하거나 유사한 요소들을 지시하기 위해 참조 라벨들이 반복된다.
도 1a는 MTJ 디바이스의 자유 층에서 자기 방향을 스위칭하기 위해 필요한 전류(정규화된 전류) 대 콘택트 크기를 예시하는 그래프이다. 도 1b는 MTJ 디바이스 내의 자유 층에 관여된 제1 콘택트 스트립을 도시하는 사시도이다. 도 1c는 MTJ 디바이스 내의 자유 층에 관여된 도 1b의 콘택트보다 작은 콘택트를 도시하는 사시도이다.
도 2a 및 도 2b는 본 발명의 실시예들에서의 MTJ 스택들을 포함한다.
도 3은 본 발명의 실시예에서의 필라멘트 전극을 포함한다.
도 4는 본 발명의 실시예가 포함되는 메모리 셀을 포함하는 시스템을 포함한다.
도 1a는 MTJ 디바이스의 자유 층에서 자기 방향을 스위칭하기 위해 필요한 전류(정규화된 전류) 대 콘택트 크기를 예시하는 그래프이다. 도 1b는 MTJ 디바이스 내의 자유 층에 관여된 제1 콘택트 스트립을 도시하는 사시도이다. 도 1c는 MTJ 디바이스 내의 자유 층에 관여된 도 1b의 콘택트보다 작은 콘택트를 도시하는 사시도이다.
도 2a 및 도 2b는 본 발명의 실시예들에서의 MTJ 스택들을 포함한다.
도 3은 본 발명의 실시예에서의 필라멘트 전극을 포함한다.
도 4는 본 발명의 실시예가 포함되는 메모리 셀을 포함하는 시스템을 포함한다.
유사한 구조체들에 유사한 접미사 참조 명칭들이 제공될 수 있는 도면들을 이제 참조할 것이다. 다양한 실시예들의 구조체들을 좀 더 명백하게 보여주기 위해서, 본 명세서에 포함된 도면들은 반도체/회로 구조체들의 도식적 표현들이다. 그러므로, 예를 들어 현미경 사진에서, 제조된 집적 회로 구조체들의 실제 외관은 다르게 보일 수 있으나, 여전히 예시된 실시예들의 청구된 구조체들을 통합한다. 더욱이, 도면들은 예시된 실시예들을 이해하는 데 유용한 구조체들만을 도시할 수 있다. 도면들의 명료함을 유지하기 위해 본 기술분야에 알려진 추가적인 구조체들은 포함되지 않을 수 있다. 예를 들어, 반도체 디바이스의 모든 층이 반드시 도시되어 있는 것은 아니다. "실시예", "다양한 실시예들" 등은 특정한 피처들, 구조체들 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 특정한 피처들, 구조체들 또는 특성들을 포함하지는 않는다. 일부 실시예들은 다른 실시예들에 대해 기술된 피처들의 일부 또는 전부를 가질 수 있거나 또는 어느 것도 갖지 않을 수 있다. "제1", "제2", "제3" 등은 공통 객체를 설명하고 유사한 객체들의 다른 인스턴스들이 참조되고 있음을 나타낸다. 그러한 형용사들은 기술된 객체들이 시간적, 공간적, 순위적 또는 임의의 다른 방식 중 어느 하나로 주어진 시퀀스에 있어야만 한다는 것을 의미하지는 않는다. "접속된"은 요소들이 서로 직접 물리적 또는 전기적 접촉하고 있음을 나타낼 수 있고, "결합된"은 요소들이 서로 함께 동작하거나 상호 작용함을 나타낼 수 있지만 이들이 직접 물리적 또는 전기적 접촉하고 있을 수도 있고 그렇지 않을 수도 있다.
전술한 바와 같이, STTM은 종래의 MRAM에 비해 저전력 소모 및 양호한 확장성을 갖는다. 그러나 적극적으로 스케일링된 STTM은 STTM이 하나의 메모리 상태에서 다른 메모리 상태로 스위칭해야 하는 전류의 양에 관한 문제들을 가질 수 있다. 예를 들어, 메모리 셀(예를 들어, 하나의 트랜지스터 및 하나의 저항기를 갖는 셀) 내의 트랜지스터는 셀을 스위칭하는데 이용 가능한 전류의 양을 제어한다. 전류가 충분하지 않으면 셀은 메모리 상태들을 스위칭하지 않을 것이다. 적극적으로 스케일링된 트랜지스터는 이러한 필요한 스위칭 전류를 공급하기가 어려울 수 있다. 따라서, 본 출원인은 이 문제를 발견하고, 적극적으로 스케일링된 STTM의 메모리 상태들을 여전히 스위칭할 수 있는 낮은 스위칭 전류(즉, 낮은 전류 밀도(Jc))를 이용하는 방법을 결정하였다.
낮은 Jc는 STTM들에서 실현 가능한다. 출원인은 박막 내의 모든 자기 요소들(예를 들어, MTJ의 자유 층)이 하나의 자기 상태로부터 다른 자기 상태로 동시에 스위칭하여, 프로세스에서 메모리 셀의 저항을 변화시키는 협력 프로세스를 통해 STTM 스위치를 결정하였다. 충분한 전류가 셀을 통과하면, 셀은 스위칭할 것이지만 Jc 아래의 셀은 그 원래 상태로 유지된다.
출원인이 미국 특허 출원 공보 제2014/0167191호에 언급한 바와 같이, 작은 콘택트들의 사용은 로컬 Jc가 콘택트 바로 아래의 STTM을 통과하도록 허용한다. 이것이 협력 프로세스이기 때문에, 콘택트 바로 아래의 자화 방향은 STTM의 나머지를 새로운 상태로 강제함으로써 불충분한 전류의 문제를 극복한다.
보다 구체적으로, MTJ 디바이스의 자유 층에서 자기 방향을 스위칭하기 위해 일부 실시예들에서는 약 1-3M amps/cm2의 전류 밀도가 필요할 수 있다. 자유 층의 크기를 줄임으로써 총 전류를 줄일 수 있다. 또한, 필요한 전류 밀도가 층의 부분에서만 발생하더라도 자유 층은 스위칭될 수 있다. 도 1b 및 도 1c는 MTJ 디바이스 내의 자유 층에 대한 콘택트를 도시한다. 도 1c의 콘택트는 도 1b의 콘택트보다 좁다. 도 1a의 그래프는 콘택트 폭의 함수로서 자유 층의 상태를 스위칭하는 데 필요한 정규화된 총 전류를 보여준다. 도시된 바와 같이, 디바이스에 대한 방향을 스위칭하는데 필요한 전류는 더 좁은 콘택트를 사용함으로써 감소될 수 있다.
도 2a-b 및 도 3에 도시된 바와 같이, 본 명세서에 설명된 실시예들은 자유 층의 부분에 대해 Jc를 초과하는 고도로 집중된 전류를 전달하는 STTM들 상에 작은 콘택트들을 형성하고, 결국 자유 층의 다른 부분들(콘택트에 의해 접촉되지 않음)이 메모리 상태들을 플립하게 하는 방법을 다룬다. 보다 구체적으로, 본 명세서에 설명된 실시예들은 저항성 랜덤 액세스 메모리(RRAM) 요소들이 상술한 집중된 Jc를 제공하는데 사용될 수 있는 방법을 다룬다.
RRAM은 "형성" 이벤트에 의해 버진 절연 상태(virgin insulating state)에서 낮은 저항성 상태로 일회성 이벤트로 스위칭하는 재료들의 클래스에 의존한다. 형성 이벤트에서, 디바이스는 국부화된 필라멘트가 유전체에 형성되는 "소프트 브레이크다운(soft breakdown)"을 통과한다. 이 필라멘트는 필라멘트를 통한 전류를 션트하여 낮은 저항 상태를 형성한다. 도 3은, 예를 들어 5nm 미만의 마이너 베이스 폭(minor base width)(317)과, 예를 들어, 5 내지 20nm 범위의 메이저 베이스(major base)(314)를 갖는 사다리꼴 필라멘트(323)를 도시한다. 벽들(320, 321)은, 이들이 스택(300)의 층(304)(불활성 전극 층(304))으로 이동하고 층(302)(활성 전극 층(302))으로부터 멀어질 때 안쪽으로 경사져있다. 이는, 전류가 부분(317)을 향해 진행함에 따라 "필라멘트 전극"의 전류(도 2b의 222 참조)를 집중시킨다.
종래의 RRAM에서, RRAM은 상태를 스위칭하기 위해 상이한 극성들의 전압들을 인가함으로써 낮은 저항성 상태에서 높은 저항성 상태로 또한 높은 저항성 상태에서 낮은 저항성 상태로 스위칭한다. 따라서, 종래의 RRAM은 메모리로서의 역할을 할 수 있다. 그러나 낮은 저항 상태로 영구적으로 스위칭하거나, 높은 저항 범위로 스위칭하기 위해 전원(전압들이 결합되는)의 전압 범위를 초과하는 전압들을 요구하는 재료들이 존재한다. 예를 들어, 실시예들을 위한 필라멘트들은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 및/또는 은(Ag)과 같은 그런 재료들의 예들을 포함할 수 있다. 이들 재료로 제조된 필라멘트들은 유전체(예를 들어, SiO2) 층(303)에 내장될 수 있다. 따라서, 이러한 재료로 형성된 필라멘트는 전류가 집중되는 작은 베이스(317)를 향하는 전류를 션트하는 "프로그램 가능 퓨즈"로서의 역할을 할 수 있고, 마이너 베이스(317) 및 금속 층(304)에 결합된 자유 층의 전체 극성을 플립하는 작용을 할 수 있다. 도 2a-b는 개념을 설명하기 위해 지금 논의된다.
도 2a는 자유 층(205), 유전체(206) 및 고정 층(207)을 포함하는 자기 터널 접합(MTJ)(210) 및 전극들(201, 208)을 갖는 스택(200)을 포함한다. MTJ(210)와 전극(201) 사이에는 "필라멘트 전극" 층(209)(도 3의 309 참조)이 있다. 전극 층은 필라멘트가 아직 RRAM "형성" 단계를 거치지 않은 층이기 때문에 전극 "층"으로 간주된다. 따라서, 본 명세서에 사용된 바와 같이, 전극 층은 형성 이벤트 시에(금속 소스와 장벽 층들 사이에 위치하는 유전체 층을 나타낼 수 있도록 구성되는 경우에), 필라멘트를 포함하거나 또는 필라멘트를 포함하도록 구성될 수 있다. 전극 층(209)은 금속 층(202), 유전체 층(203) 및 금속 층(204)을 포함한다. 금속 층(202)은 Cu, Hf, Ti, Ru, Al 및/또는 Ag와 같은 활성 금속을 갖는 "금속 소스"로 간주될 수 있다. 금속 층(204)은 탄탈(Ta), 백금(Pt) 및 팔라듐(Pd)과 같은 불활성 금속을 갖는 "금속 장벽"으로 간주될 수 있다. 프로그램 가능 퓨즈(209)는 STTM 셀의 자유 층(205) 바로 위에 위치한다.
실시예에서, 제1 금속 층(202)은 Cu, Hf, Ti, Ru, Al 및/또는 Ag 중 적어도 하나를 포함하고, 제2 금속 층(204)은 Ta, Pt 및 Pd 중 적어도 하나를 포함하고, 유전체 층(203)은 실리콘, 산소, (SiO2) 및/또는 일부 다른 비전도성 유전체 또는 산화물 중 적어도 하나를 포함한다. 실시예에서, 유전체 층(206)은 마그네슘(Mg) 및 산소(O)(예를 들어, MgO2)를 포함하고, 고정 및 자유 층들(207, 205) 각각은 코발트(Co), 철(Fe) 및 붕소(B)(예를 들어, Co20Fe60B20와 같은 CoFeB 조합들)를 포함한다.
도 2b에서, "형성 전압"의 인가시에, 유전체(203)는 파괴되고 STTM 셀(210)의 최상부로 연장되는 필라멘트(223)(측벽들(220, 221)을 구비함)를 형성하여, STTM으로 흐르는 전류를 국부화하는 매우 좁은 전도 경로를 생성한다. 필라멘트는 유전체(예를 들어, 산화물) 층(203) 내에 형성되고, 금속 필라멘트(223)를 형성하기 위한 금속의 소스는 소스 전극(예컨대, 도 2a의 층(202))(202)이다. STTM 자유 층(205) 바로 위의 국부 전류 밀도 Jc가 크게 증가하게 하여 스위칭할 자유 층(205)의 나머지를 국부적으로 스위칭하고 구동하는 것이 이런 국부화(localization)이다.
따라서, 도 2a 및 도 2b는 기판(도시되지 않음) 상의 제1 및 제2 전극들(201, 202) 및 수직 pMTJ(210)를 포함하는 실시예를 개시한다. 메모리 셀(210)은 MTJ 또는 pMTJ일 수 있다. 수직 STTM은 메모리 요소로서 pMTJ를 사용한다. 재료 스택(200)은 더 큰 복잡성으로 제조될 수 있다(즉, 본 기술분야의 통상의 기술자에게 공지된 불필요한 세부 사항을 추가함이 없이 도면들을 명료하게 하기 위해 어떠한 층도 도시되지 않음). 예를 들어, 반 강자성 층은 또한 하부 전극(208)과 고정 자성 층(207) 사이에 포함될 수 있다. 추가적으로, 전극들(201, 208) 자체는 상이한 특성들을 갖는 다수의 재료 층을 포함할 수 있다. 재료 스택(200)은 그 가장 기본적인 형태가 면내 시스템(in-plane system)일 수 있으며, 여기서 자성 층들의 스핀들은 층들 자체와 동일한 평면 내에 있다(즉, 즉, pMTJ가 아닌 MTJ로서 기능한다).
그러나 층 또는 계면 공학에 의해, 재료 스택은 수직 스핀 시스템을 제공하도록 제조될 수 있다. 일례에서, 자유 자성 층(예를 들어, CoFeB로 구성된 자유 자성 층)(205)은 면내 STTM 디바이스들에 사용되는 종래의 두께로부터 얇게 된다. 얇은 정도는, 유전체 층(206) 내의 산소와 상호 작용하는(예를 들어, 마그네슘 산화물(MgO) 층과 상호 작용하는) 자유 자성 층(205) 내의 철/코발트(Fe/Co)로부터 획득된 수직 컴포넌트가 자유 CoFeB 층(205)의 면내 컴포넌트에 비해 우세하도록 충분할 수 있다. 이 예는 자유 층의 하나의 계면(즉, CoFeB-MgO 계면)에 결합하는 단일 층 시스템에 기초한 수직 시스템을 제공한다. MgO 층(206)으로부터의 산소에 의한 CoFeB 층(205) 내의 표면 철/코발트 원자들(Fe/Co)의 산화도는 수직-우세 스핀 상태(perpendicular-dominated spin state)들을 갖기 위한 자유 층(205)의 강도(안정성)를 제공한다. 고정 자성 층(207)의 두께는 또한, 자유 자성 층의 두께와 동일한 방식으로 자화 방향을 결정한다. 다른 팩터들도 자화의 방향을 결정할 수 있다. 예를 들어, 표면 이방성(강자성 층의 인접 층들 또는 다층 구성에 종속함) 및/또는 결정 이방성(결정들의 FCC, BCC 또는 L10-타입과 같은 결정 격자 구조 변형 및 스트레스에 종속하고, 여기서 L10은 수직 자화를 나타내는 결정 족(crystal class)의 한 타입임)과 같은 팩터들은 또한 자화의 방향을 결정할 수 있다.
다시 도 2a-b와 관련하여, pMTJ(210)는 제1 및 제2 전극들(201, 208) 사이에 존재하고 고정 층(207)과 자유 층(205) 사이에 유전체 층(206)을 포함한다. 스택(200)은 또한 pMTJ(210)와 제1 전극(201) 사이에 제3 전극 층(209)을 포함한다. 층(209)은 제1 및 제2 금속 층들(202, 204) 사이에 추가적인 유전체 층(203)을 포함한다. 실시예에서, 고정 층(207)은 Co 및 Pt의 교호 층들을 포함할 수 있다. 실시예에서, 유전체 층(203)은 제1 및 제2 금속 층들(202, 204)과 직접 접촉한다.
도 2b에서, 유전체 층(203)은 제1 및 제2 금속 층들(202, 204)과 직접 접촉하는 전도 경로(필라멘트(223)), 및 제1 금속 층(202), 제2 금속 층(204) 및 전도 경로(223)의 각각과 직접 접촉하는 제1 및 제2 비전도성 절연 부분들(211, 212)을 포함한다. 전도 경로/퓨즈(223)는 제1 폭(214)을 갖는 제1 계면을 따라 제1 금속 층(202)과 계면을 이루고 폭(214)보다 작은 제2 폭(217)을 갖는 제2 계면을 따라 제2 금속 층(204)과 계면을 이룬다. 도 2b는 사다리꼴 경로(223)를 도시하지만, 다른 실시예들은 이에 제한되지 않고, 예를 들어 본질적으로 모래시계(쌍곡면) 또는 원통형인 단면 형상들을 포함할 수 있다. 층(203)은 제3 폭(폭들(213, 214, 215)을 구성함)(도 3의 313, 314, 315을 또한 참조)을 갖는 제3 계면을 따라 제1 금속 층(202)과 계면을 이루고, 제4 폭(폭들(216, 217, 218)을 구성함)(도 3의 316, 217, 318을 또한 참조)을 갖는 제4 계면을 따라 제2 금속 층과 계면을 이루고, 폭(214)은 제3 폭보다 작고 폭(217)은 제4 폭보다 작다. 실시예에서, 폭(217)은 5nm 이하이고, 폭(214)은 적어도 5nm이다.
실시예에서, 제2 금속 층(204)은 pMTJ와 직접 접촉한다. 실시예에서, 제2 금속 층(204)은 자유 층(205)과 직접 접촉한다. 실시예에서, 제1 금속 층(202)은 제1 전극(201)과 직접 접촉한다.
실시예에서, 경로(223)(도 3의 323을 또한 참조)는 전도 경로의 양 측의(on either side of the conduction path) 유전체 하위층(203)(도 3의 303을 또한 참조)의 부분들(211, 212)(도 3의 311, 312를 또한 참조)보다 낮은 전기 저항을 갖는다. 실시예에서, 전도 경로(223)는 제1 및 제2 금속 층들 중 하나의 주위에 집중된 산소 공핍들(219)을 포함한다(예를 들어, 폭(217)에서의 계면 근처의 더 낮은 농도와는 대조적으로 폭(214)에서의 계면 근처의 더 큰 농도를 참조).
Jc 임계치를 만족시키기 위해 집중된 전류(222)를 제공하는 본 명세서에 설명된 실시예들은 자유 층의 수직 이방성/강도를 감소시키는 것과 같은 스위칭 전류를 감소시키는 다른 해결책들(이는 또한 메모리 셀의 안정성을 감소시킴으로써 메모리 상태 유지를 감소시키고 메모리를 보다 휘발성으로 만듬)에 비해 이점들을 제공한다. 안정성의 감소를 막기 위한 시도들은, 셀이 낮은 전류 밀도들에서 스위칭되도록 자유 층의 댐핑을 감소시키는 것(안정성과 무관함)을 포함한다. 그러나 그렇게 하는 것은 고정 및 자유 층들에 사용되는 재료들을 제한할 수 있고, 예를 들어, CoFeB/MgO/CoFeB 시스템과 같은 바람직한 자유 층/유전체 층/고정 층을 배제할 수 있다(즉, 상업적으로 실행 가능한 메모리 셀들에 제공될 수 있는 댐핑의 양을 효과적으로 제한하는 바람직하지 않은 재료 제한들이 있다). 또한, 5nm 미만의 그러한 작은 콘택트(폭(217) 참조)를 접속하는 능력은, 그러한 작은 5nm 폭이 상업적으로 가장 실용적인 리소그래피의 한계(예를 들어, 22 CD)를 초과하는 것을 고려하면 (집중된 퓨즈를 생성하기 위해 리소그래피에 의존하지 않는) 실시예의 이점이다. 실시예의 다른 이점은, 퓨즈/전도 경로가 반도체 제조 설비(팹(fab))에서 또는 그들이 팹을 떠난 후에 메모리 셀들을 구매하는 고객의 로케일(locale)에서 전극 층(209)에 형성될 수 있다는 것이다. 전도 경로(223)는 전도 경로가 횡단하는 층(203)에서 유전체(SiO2)보다 적은 산소를 갖는(즉, 더 많은 산소 공핍들을 갖는) 위치로서 식별될 수 있다(이는 도 2b의 요소(219)로 도시됨). 실시예는, 트랜지스터들이 Jc를 자유 층의 더 큰 부분을 가로지르지 않고 집중된 위치에서만 제공하는 것이 요구되는 경우에 이들이 적극적으로 스케일링될 수 있기 때문에 적극적인 스케일링을 가능하게 한다.
실시예에서, 스택(200)은 실리콘(Si), SiGe 등을 포함할 수 있는 기판 상에 위치될 수 있다. 기판은 반도체 온 인슐레이터(semiconductor on insulator)(SOI) 기판을 포함할 수 있다. 절연체는 SiO2 등을 포함할 수 있다. 실시예에서, 기판은 100nm의 높이 또는 두께를 갖는다. 본 명세서에서 사용된 "두께" 또는 "높이"는 도 2a의 수직 방향에 있고, "폭"은 도 2a의 수평 방향에 있을 것이다. 또한, 전극(201)은 전극(208)의 "최상부" 상에 있다.
스택(200)의 실시예에서, 층(201)은 3 내지 30nm 두께일 수 있고, 층(202)은 3 내지 20nm 두께일 수 있고 Cu, Hf, Ti, Ru, Al 및/또는 Ag(예를 들어, Cu, CuTe, CuGeTe, Ag, AgS, 및/또는 Ag 합금들)을 포함할 수 있고, 층(203)은 3 내지 20nm 두께일 수 있고 비전도성 유전체(예를 들어, SiOx 및/또는 AlOx)를 포함할 수 있고, 층(204)은 3 내지 20nm 두께일 수 있고 Ta, Pt 및 Pd(예를 들어, TiN, TiAlN, TaAlN, 및/또는 TaN)를 포함할 수 있다.
본 명세서에 개시된 다양한 실시예들은 pMTJ 및 MTJ를 다루었다. 임의의 그러한 pMTJ 또는 MTJ는 MTJ/pMTJ 스택의 한 부분 또는 노드(예를 들어, 도 2b의 상부 전극(201))를 비트 라인에 결합하고 MTJ/pMTJ 스택의 다른 노드(예를 들어, 도 2b의 하부 전극(208))를 선택 트랜지스터와 같은 스위칭 디바이스의 소스 또는 드레인 노드에 결합함으로써 메모리 셀에서 사용될 수 있다. 선택 트랜지스터의 소스 및 드레인 노드 중 다른 하나는 메모리 셀의 소스 라인에 결합될 수 있다. 선택 트랜지스터의 게이트는 워드 라인에 결합될 수 있다. 이러한 메모리 셀은 메모리 상태들을 저장하기 위해 MTJ/pMTJ의 TMR을 이용할 수 있다. 본 명세서에 제공된 실시예들은 트랜지스터들 및 pMTJ 셀을 적극적으로 스케일링하면서 Jc를 만족시키는 집중된 전류를 제공한다. 이러한 실시예들은 이후에, 예를 들어 22nm CD 아래로 스케일링될 수 있는 더 작고 보다 전력 효율적인 메모리 셀들을 제공한다. STT 메모리 셀은 감지 증폭기에 결합될 수 있다. 복수의 STT 메모리 비트 셀은 서로 동작 가능하게 접속되어 메모리 어레이를 형성할 수 있으며, 메모리 어레이는 비휘발성 메모리 디바이스에 통합될 수 있다. 선택 트랜지스터는 MTJ/pMTJ 스택의 상부 전극 또는 하부 전극에 접속될 수 있음을 이해해야 한다.
도 4는 상술한 실시예들 중 임의의 것을 포함할 수 있는 시스템을 포함한다. 도 4는 본 발명의 실시예에 따른 시스템 실시예(1000)의 블록도를 포함한다. 시스템(1000)은 수백 또는 수천 개의 상술한 메모리 셀을 포함할 수 있고, 시스템(1000)의 메모리 기능에 중요할 수 있다. 시스템(1000)은, 예를 들어 셀룰러 폰, 스마트폰, 태블릿, Ultrabook®, 노트북, 랩톱, 개인 휴대 단말기 및 모바일 프로세서 기반 플랫폼과 같은 모바일 컴퓨팅 노드를 포함할 수 있다. 이러한 메모리 셀들의 안정성 및 전력 효율은 메모리 셀들이 대량으로 배치될 때 누적되며, 그러한 컴퓨팅 노드들에 상당한 성능 이점들(예를 들어, 더 긴 배터리 수명, 더 넓은 동작 온도 범위에서 더 긴 메모리 상태 저장)을 제공한다.
제1 처리 요소(1070) 및 제2 처리 요소(1080)를 포함하는 멀티프로세서 시스템(1000)이 도시된다. 2개의 처리 요소(1070 및 1080)가 도시되었지만, 시스템(1000)의 실시예는 단지 하나의 그러한 처리 요소를 포함할 수도 있다는 것을 이해해야 한다. 시스템(1000)은 포인트 투 포인트 인터커넥트 시스템(point-to-point interconnect system)으로서 예시되는데, 여기서 제1 처리 요소(1070) 및 제2 처리 요소(1080)는 포인트 투 포인트 인터커넥트(1050)를 통해 결합된다. 예시된 인터커넥트들 중 어느 하나 또는 모두가 포인트 투 포인트 인터커넥트가 아니라 멀티 드롭 버스로서 구현될 수 있다는 것을 이해해야 한다. 도시된 바와 같이, 각각의 처리 요소들(1070 및 1080)은 제1 및 제2 프로세서 코어들(즉, 프로세서 코어들(1074a 및 1074b)과 프로세서 코어들(1084a 및 1084b))을 포함하는 멀티코어 프로세서들일 수 있다. 그와 같은 코어들(1074, 1074b, 1084a, 1084b)은 명령어 코드를 실행하도록 구성될 수 있다.
각 처리 요소(1070, 1080)는 본 명세서에 설명된 pMTJ들 및/또는 MTJ들을 포함할 수 있는 적어도 하나의 공유 캐시 또는 메모리 유닛을 포함할 수 있다. 공유 캐시는 코어들(1074a, 1074b 및 1084a, 1084b)과 같은 프로세서의 하나 이상의 컴포넌트에 의해 각각 이용되는 데이터(예를 들어, 명령어들)를 저장할 수 있다. 예를 들어, 공유 캐시는 프로세서의 컴포넌트들에 의한 더 빠른 액세스를 위해 메모리(1032, 1034)에 저장된 데이터를 로컬로 캐시할 수 있다. 하나 이상의 실시예에서, 공유 캐시는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시, 마지막 레벨 캐시(LLC), 및/또는 이들의 조합들을 포함할 수 있다.
단지 2개의 처리 요소(1070, 1080)가 도시되었지만, 본 발명의 범위는 이것에만 제한되지 않는다는 것을 이해해야 한다. 다른 실시예들에서는, 하나 이상의 추가적인 처리 요소가 주어진 프로세서에 존재할 수 있다. 대안적으로, 처리 요소들(1070, 1080) 중 하나 이상은 가속기 또는 필드 프로그래머블 게이트 어레이와 같은 프로세서 이외의 요소일 수 있다. 예를 들어, 추가적인 처리 요소(들)는 제1 프로세서(1070)와 동일한 추가적인 프로세서(들), 제1 프로세서(1070)에 이종이거나 비대칭인 추가적인 프로세서(들), 가속기들(예를 들어, 그래픽 가속기들 또는 디지털 신호 처리(DSP) 유닛들), 필드 프로그래머블 게이트 어레이들, 또는 임의의 다른 처리 요소를 포함할 수 있다. 아키텍처 특성, 마이크로아키텍처 특성, 열 특성, 전력 소비 특성, 및 그와 유사한 것을 포함하는 다양한 가치 척도들의 관점에서 처리 요소들(1070, 1080) 간에는 다양한 차이들이 있을 수 있다. 이러한 차이들은 처리 요소들(1070, 1080) 사이의 비대칭성 및 이종성으로서 그들 자신을 효과적으로 드러낼 수 있다. 적어도 하나의 실시예에서, 다양한 처리 요소들(1070, 1080)은 동일한 다이 패키지 내에 상주할 수 있다.
제1 처리 요소(1070)는 메모리 제어기 로직(MC)(1072) 및 포인트 투 포인트(P-P) 인터페이스들(1076 및 1078)을 더 포함할 수 있다. 유사하게, 제2 처리 요소(1080)는 MC(1082) 및 P-P 인터페이스들(1086 및 1088)을 포함할 수 있다. MC들(1072 및 1082)은 프로세서들을 각각의 메모리들, 즉 각각의 프로세서들에 로컬로 부착된 메인 메모리의 부분들일 수 있는 메모리(1032) 및 메모리(1034)에 결합한다. 메모리(1032, 1024)는 본 명세서에 설명된 MTJ들/pMTJ들을 포함할 수 있다. MC 로직(1072 및 1082)이 처리 요소들(1070, 1080) 내에 통합된 것으로 예시되었지만, 대안적인 실시예들에서 MC 로직은 내부에 집적되기보다는 처리 요소들(1070, 1080) 외부에 있는 이산 로직일 수 있다.
제1 처리 요소(1070) 및 제2 처리 요소(1080)는 제각기 P-P 인터페이스들(1076, 1086)을 통해 P-P 인터커넥트들(1062, 10104)을 경유해서 I/O 서브시스템(1090)에 결합될 수 있다. 도시된 바와 같이, I/O 서브시스템(1090)은 P-P 인터페이스들(1094 및 1098)을 포함한다. 또한, I/O 서브시스템(1090)은 I/O 서브시스템(1090)을 고성능 그래픽 엔진(1038)과 결합하는 인터페이스(1092)를 포함한다. 일 실시예에서, 버스는 그래픽 엔진(1038)을 I/O 서브시스템(1090)에 결합하는데 사용될 수 있다. 대안적으로, 포인트 투 포인트 인터커넥트(1039)는 이들 컴포넌트들을 결합할 수 있다.
결국, I/O 서브시스템(1090)은 인터페이스(1096)를 통해 제1 버스(10110)에 결합될 수 있다. 일 실시예에서, 제1 버스(10110)는 PCI(Peripheral Component Interconnect) 버스, 또는 PCI 익스프레스(Express) 버스 또는 다른 3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다.
도시된 바와 같이, 다양한 I/O 디바이스들(1014, 1024)은, 제1 버스(10110)를 제2 버스(1020)에 결합할 수 있는 버스 브리지(1018)와 함께 제1 버스(10110)에 결합될 수 있다. 일 실시예에서, 제2 버스(1020)는 로우 핀 카운트(LPC) 버스일 수 있다. 일 실시예에서, 예를 들어 키보드/마우스(1022), 통신 디바이스(들)(1026)(컴퓨터 네트워크와 차례로 통신할 수 있음), 및 디스크 드라이브 또는 코드(1030)를 포함할 수 있는 다른 대용량 저장 디바이스와 같은 데이터 저장 유닛(1028)을 포함하는 다양한 디바이스들이 제2 버스(1020)에 결합될 수 있다. 코드(1030)는 위에 설명된 방법들 중 하나 이상의 방법의 실시예들을 수행하기 위한 명령어들을 포함할 수 있다. 또한, 오디오 I/O(1024)가 제2 버스(1020)에 결합될 수 있다.
다른 실시예들이 고려되는 것에 유의한다. 예를 들어, 도시된 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 그와 같은 통신 토폴로지를 구현할 수 있다. 또한, 도 4의 요소들은 대안적으로 도 4에 도시된 것보다 많거나 적은 집적된 칩들을 사용하여 분할될 수 있다. 예를 들어, 필드 프로그래머블 게이트 어레이는 본 명세서에 설명된 MTJ들을 포함하는 프로세서 요소 및 메모리를 갖는 단일 웨이퍼를 공유할 수 있다.
본 명세서에서 사용되는 바와 같이, "자유(free)" 자성 층은 계산 변수를 저장하는 자성 층이다. "고정(fixed)" 자성 층은 고정된 자화(자유 자성 층보다 자기적으로 더 단단한)를 갖는 자성 층이다. 터널링 유전체(예를 들어, MgO) 또는 터널링 산화물과 같은 터널링 장벽은 자유 층과 고정 자성 층 사이에 위치한 것이다. 고정 자성 층은 연관 회로에 대한 입력들 및 출력들을 생성하도록 패터닝될 수 있다. 자화는 입력 전극들을 통해 전류를 통과시키는 동안 스핀 전달 토크 효과에 의해 기입될 수 있다. 자화는 출력 전극들에 전압을 인가하는 동안 TMR 효과를 통해 판독될 수 있다. 실시예에서, 유전체 층(예를 들어, 유전체 층들(105, 107))의 역할은 큰 자기 저항 비를 유발하는 것이다. 자기 저항은, 2개의 강자성 층이 AP 자화를 가질 때의 저항들과 평행 자화를 갖는 상태의 저항 간의 차이의 비이다.
본 명세서에 기술된, pMTJ들과 같은 MTJ들은 본질적으로 저항기로서 기능하며, 여기서 MTJ를 통한 전기 경로의 저항은 자유 자성 층(들)(실시예들은 하나 이상의 자유 층을 가질 수 있음) 및 고정 자성 층들 내의 자화의 방향 또는 배향에 따라 "고" 또는 "저" 두 가지 저항 상태로 존재할 수 있다. 자유 자성 층에서 스핀 방향이 아래로 있는(소수) 경우 고 저항 상태가 존재하며, 여기서 결합된 자유 자성 층(들) 및 우세한(즉, 가장 안정한) 고정 자성 층에서의 자화 방향은 서로 실질적으로 반대이거나 AP이다. 결합된 자유 자성 층(들)에서 스핀 방향이 위로 있는(대다수) 경우 저 저항 상태가 존재하며, 여기서 결합된 자유 자성 층(들) 및 우세한 고정 자성 층(예를 들어, 가장 두꺼운 Pt 층 또는 더 많은 수의 Pt 층들)에서의 자화 방향은 서로 실질적으로 정렬되거나 P이다. MTJ의 저항 상태와 관련하여 "고" 및 "저"라는 용어는 서로 관련된 것을 이해해야 한다. 다시 말해, 고 저항 상태는 단지 저 저항 상태보다 검출 가능한 더 높은 저항이며, 그 역도 성립한다. 따라서, 검출 가능한 저항의 차이로 인해, 저 저항 상태 및 고 저항 상태는 상이한 정보 비트들(즉, "0" 또는 "1")을 나타낼 수 있다.
결합된 자유 자성 층들에서의 자화 방향은 스핀-분극된 전류를 사용하여 STT를 통해 스위칭될 수 있다. 전류는 일반적으로 분극되지 않는다(예를 들어, 약 50% 스핀-업 및 약 50% 스핀-다운 전자들로 구성됨). 스핀 분극된 전류는 스핀-업 또는 스핀-다운 중 어느 하나의 더 많은 수의 전자들을 갖는 전류이며, 고정 자성 층들을 통해 전류를 통과시킴으로써 생성될 수 있다. 고정 자성 층으로부터의 스핀 분극된 전류의 전자들은 터널링 장벽 또는 유전체 층들을 관통하고(tunnel through) 그 스핀 각운동량을 자유 자성 층으로 전달하며, 여기서 자유 자성 층은 자신의 자기 방향을 AP로부터 우세한 고정 자성 층의 자기 방향 또는 P로 배향시킬 것이다. 자유 자성 층은 전류를 반전시킴으로써 자신의 원래의 배향으로 돌아올 수 있다.
따라서, pMTJ는 자신의 자화 상태에 의해 단일 비트의 정보("0" 또는 "1")를 저장할 수 있다. MTJ에 저장된 정보는 pMTJ를 통해 전류를 구동함으로써 감지된다. 자유 자성 층(들)은 자신의 자기 배향들을 유지하기 위한 전력을 필요로 하지 않는다. 이와 같이, 디바이스에 대한 전력이 제거될 때 MTJ의 상태가 보존된다. 그러므로, 스택(100)으로 구성된 STT 메모리 비트 셀은 실시예에서 비휘발성이다.
본 명세서에서 언급된 다양한 실시예들은 반도체 기판을 포함한다. 그러한 기판은 벌크 반도체 재료일 수 있으며, 이것은 웨이퍼의 일부이다. 실시예에서, 반도체 기판은 웨이퍼로부터 개별화된(singulated) 칩의 일부로서 벌크 반도체 재료이다. 실시예에서, 반도체 기판은 반도체 온 인슐레이터(SOI) 기판과 같은 절연체 위에 형성되는 반도체 재료이다. 실시예에서, 반도체 기판은 벌크 반도체 재료 위로 연장되는 핀과 같은 현저한 구조체이다.
하기 예들은 추가 실시예들에 관한 것이다.
예 1은 장치를 포함하며, 이 장치는, 기판 상의 제1 및 제2 전극들; 고정 층과 자유 층 사이의 유전체 층을 포함하는, 제1 및 제2 전극들 사이의 수직 자기 터널 접합(pMTJ); 및 제1 및 제2 금속 층들 사이의 추가적인 유전체 층을 포함하는, pMTJ와 제1 전극 사이의 제3 전극 층을 포함하고; 제1 금속 층은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru) 및 알루미늄 중 적어도 하나를 포함하고, 제2 금속 층은 탄탈(Ta), 백금(Pt), 팔라듐 (Pd) 중 적어도 하나를 포함하고, 추가적인 유전체 층은 실리콘, 산소, 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru) 및 알루미늄 중 적어도 하나를 포함한다.
예 1의 다른 버전은 장치를 포함하며, 이 장치는, 기판 상의 제1 및 제2 전극들; 고정 층과 자유 층 사이의 유전체 층을 포함하는, 제1 및 제2 전극들 사이의 수직 자기 터널 접합(pMTJ); 및 제1 및 제2 금속 층들 사이의 추가적인 유전체 층을 포함하는, pMTJ와 제1 전극 사이의 제3 전극 층을 포함하고; 제1 금속 층은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 제2 금속 층은 탄탈(Ta), 백금(Pt), 팔라듐(Pd) 및 Ti 중 적어도 하나를 포함하는 제2 금속을 포함하고, 추가적인 유전체 층은 유전체 및 제1 금속을 포함한다.
예 1의 다른 버전은 장치를 포함하며, 이 장치는, 기판 상의 제1 및 제2 전극들; 고정 층과 자유 층 사이의 유전체 층을 포함하는, 제1 및 제2 전극들 사이의 수직 자기 터널 접합(pMTJ); 및 제1 및 제2 금속 층들 사이의 추가적인 유전체 층을 포함하는, pMTJ와 제1 전극 사이의 제3 전극 층을 포함하고; 제1 금속 층은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 제2 금속 층은 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 백금(Pt), 팔라듐(Pd) 및 Ti 중 적어도 하나를 포함하는 제2 금속을 포함하고, 추가적인 유전체 층은 유전체 및 제1 금속을 포함한다.
예 2에서, 예 1의 주제는, 추가적인 유전체 층이 제1 및 제2 금속 층들과 직접 접촉하는 것을 선택적으로 포함할 수 있다.
예 3에서, 예들 1 내지 2의 주제는, 유전체 층이 마그네슘(Mg) 및 산소(O)를 포함하고, 고정 층이 코발트(Co), 철(Fe), 붕소(B), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 호이슬러 합금(Heusler alloy) 중 적어도 하나를 포함하고, 자유 층이 Co, Fe, B, Pd, Pt, Ni, 및 호이슬러 합금 중 적어도 하나를 포함하는 것을 선택적으로 포함할 수 있다.
호이슬러 합금은 호이슬러 위상(Heusler phase)을 기반으로 하는 강자성 금속 합금이다. 호이슬러 위상들은 특정 조성물 및 면심 입방 결정 구조(face-centered cubic crystal structure)를 갖는 금속간 화합물들(intermetallics)이다. 이들은 인접한 자성 이온들 사이의 이중 교환 메커니즘의 결과로 강자성이다. 실시예에서, 후자는 망간 이온들이며, 이는 입방 구조의 몸체 중심들에 위치하며 합금의 자기 모멘트의 대부분을 운반한다.
예 4에서, 예들 1 내지 3의 주제는, 추가적인 유전체 층이 (a) 제1 및 제2 금속 층들과 직접 접촉하는 전도 경로, 및 (b) 제1 금속 층, 제2 금속 층 및 전도 경로 각각에 직접 접촉하는 제1 및 제2 비전도성 절연 부분들을 포함하는 것을 선택적으로 포함할 수 있다.
예 5에서, 예들 1 내지 4의 주제는, (a) 전도 경로가 제1 폭을 갖는 제1 계면을 따라 제1 금속 층과 계면을 이루고 제2 폭을 갖는 제2 계면을 따라 제2 금속 층과 계면을 이루고, (b) 제2 폭이 제1 폭보다 작은 것을 선택적으로 포함할 수 있다.
예 6에서, 예들 1 내지 5의 주제는, (a) 추가적인 유전체 층이 제3 폭을 갖는 제3 계면을 따라 제1 금속 층과 계면을 이루고 제4 폭을 갖는 제4 계면을 따라 제2 금속 층과 계면을 이루고, (b) 제1 폭이 제3 폭보다 작고 제2 폭이 제4 폭보다 작은 것을 선택적으로 포함할 수 있다.
예 7에서, 예들 1 내지 6의 주제는, 기판이 형성되는 추가적인 평면에 직각인 평면에서 취해진 전도 경로의 단면이 사다리꼴인 것을 선택적으로 포함할 수 있다.
예 8에서, 예들 1 내지 7의 주제는, 제2 금속 층이 pMTJ와 직접 접촉하는 것을 선택적으로 포함할 수 있다.
예 9에서, 예들 1 내지 8의 주제는, 제1 금속 층이 제1 전극과 직접 접촉하는 것을 선택적으로 포함할 수 있다.
예 10에서, 예들 1 내지 9의 주제는, 제2 폭이 5nm 이하인 것을 선택적으로 포함할 수 있다.
예 11에서, 예들 1 내지 10의 주제는, 제2 금속 층이 자유 층과 직접 접촉하는 것을 선택적으로 포함할 수 있다.
예 12에서, 예들 1 내지 11의 주제는, 전도 경로가 전도 경로의 양 측의 유전체 하위층의 부분들보다 낮은 전기 저항을 갖는 것을 선택적으로 포함할 수 있다.
예 13에서, 예들 1 내지 12의 주제는, 전도 경로가 제1 농도 레벨에서 제1 및 제2 금속 층들 중 하나 주위에 집중되고 제1 농도 레벨보다 낮은 제2 농도 레벨에서 제1 및 제2 금속 층들 중 다른 하나 주위에 집중되는 산소 공핍들을 포함하는 것을 선택적으로 포함할 수 있다.
예 14에서, 예들 1 내지 13의 주제는, 전도 경로가, (a) 자유 층 및 제1 전극과 접촉하는 필라멘트를 포함하고, (b) 추가적인 유전체 층의 절연 부분들 내에 형성된 경로를 통해 제1 금속 층으로부터 제2 금속 층으로 전류를 전달하는 것을 선택적으로 포함할 수 있다.
예 15에서, 예들 1 내지 예 14의 주제는 시스템을 선택적으로 포함할 수 있으며, 이 시스템은 프로세서; 예들 1 내지 14 중 어느 하나에 따른 장치를 포함하는, 프로세서에 결합된 메모리; 및 시스템 외부의 컴퓨팅 노드와 통신하는, 프로세서에 결합된 통신 모듈을 포함한다.
통신 모듈은, 예를 들어 도 4의 요소(1026), 무선 라디오 인터페이스, 안테나들, OFDM 모듈 등을 포함할 수 있다.
예 16에서, 예들 1 내지 14의 주제는, pMTJ를 포함하는 비휘발성 메모리를 포함하는 모바일 컴퓨팅 노드를 선택적으로 포함할 수 있다. 이러한 노드는 사물 인터넷에 포함된 스마트폰 또는 웨어러블 디바이스를 포함할 수 있다.
예 17은 장치를 포함하며, 이 장치는, 기판 상의 제1 및 제2 전극들; 고정 층과 자유 층 사이의 유전체 층을 포함하는, 제1 및 제2 전극들 사이의 자기 터널 접합(MTJ); 및 제1 및 제2 금속 층들과 직접 접촉하는 추가적인 유전체 층을 포함하고; (a) 제1 금속 층은 활성 금속을 포함하고, 제2 금속은 불활성 금속을 포함하며, (b) 제2 금속 층은 자유 층과 직접 접촉한다.
예 17에 도시된 바와 같이, 실시예들은 pMTJ 대신에 또는 그에 추가하여 MTJ를 포함할 수 있다. 예를 들어, 도 2a는 요소(210)를 pMTJ 요소(210)인 것으로 논의했지만, 다른 실시예들에서는 Jc 목적들을 위해 층(209)을 여전히 이용하는 MTJ일 수 있다.
예 18에서, 예 17의 주제는, 추가적인 유전체 층이 (a) 제1 및 제2 금속 층들과 직접 접촉하는 전도 경로, 및 (b) 제1 금속 층, 제2 금속 층 및 전도 경로 각각에 직접 접촉하는 제1 및 제2 비전도성 절연 부분들을 포함하는 것을 선택적으로 포함할 수 있다.
예 19에서, 예들 17-18의 주제는, 제1 금속 층이 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru) 및 알루미늄(Al) 중 적어도 하나를 포함하고, 제2 금속 층이 탄탈(Ta), 백금(Pt) 및 팔라듐(Pd) 중 적어도 하나를 포함하고, 추가적인 유전체 층이 실리콘, 산소 및 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru) 및 알루미늄(Al) 중 적어도 하나를 포함하는 것을 선택적으로 포함할 수 있다.
예 19의 다른 버전은, 제1 금속 층이 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al) 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 제2 금속 층이 탄탈(Ta), 백금(Pt), 팔라듐(Pd) 및 Ti 중 적어도 하나를 포함하고, 추가적인 유전체 층이 비전도성 유전체 및 제1 금속을 포함하는 것을 포함한다.
예 20에서, 예 17-19의 주제는, (a) 전도 경로가 제1 폭을 갖는 제1 계면을 따라 제1 금속 층과 계면을 이루고 제2 폭을 갖는 제2 계면을 따라 제2 금속 층과 계면을 이루고, (b) 제2 폭이 제1 폭보다 작은 것을 선택적으로 포함할 수 있다.
예 21에서, 예들 17-20의 주제는, (a) 추가적인 유전체 층이 제3 폭을 갖는 제3 계면을 따라 제1 금속 층과 계면을 이루고, 제4 폭을 갖는 제4 계면을 따라 제2 금속 층을 계면을 이루고, (b) 제1 폭이 제3 폭보다 작고 제2 폭이 제4 폭보다 작은 것을 선택적으로 포함할 수 있다.
예 22에서, 예들 17-21의 주제는, 제1 금속 층이 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al) 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 제2 금속 층이 100 AMU보다 큰 원자 질량을 갖는 제2 금속을 포함하고, 추가적인 유전체 층이 비전도성 유전체 및 제1 금속을 포함하는 것을 선택적으로 포함할 수 있다.
예 23에서, 예들 17-22의 주제는, 제2 금속 층이 100 AMU보다 큰 원자 질량을 갖는 제2 금속을 포함하고, 추가적인 유전체 층이 비전도성 유전체 및 제1 금속 층에 또한 포함되는 금속을 포함하는 것을 선택적으로 포함할 수 있다.
예 24는 장치를 포함하며, 이 장치는, 기판 상의 제1 및 제2 전극들; 고정 층과 자유 층 사이의 유전체 층을 포함하는, 제1 및 제2 전극들 사이의 수직 자기 터널 접합(MTJ); 및 제1 및 제2 금속 층들과 직접 접촉하는 추가적인 유전체 층을 포함하고; (a) 제1 금속 층은 활성 금속을 포함하고, 제2 금속은 불활성 금속을 포함하고, (b) 제2 금속 층은 자유 층과 직접 접촉하고, (c) 제2 금속은 100 AMU보다 큰 원자 질량을 갖는다.
예 25에서, 예 24의 주제는, 추가적인 유전체 층이 (a) 제1 및 제2 금속 층들과 직접 접촉하는 전도 경로, 및 (b) 제1 금속 층, 제2 금속 층 및 전도 경로 각각에 직접 접촉하는 제1 및 제2 비전도성 절연 부분들을 포함하는 것을 선택적으로 포함할 수 있다.
따라서, 실시예는 "높은 원자 질량"을 갖는 제2 금속을 포함한다. 본 명세서에서 사용되는 "높은 원자 질량"은 100 AMU보다 큰 원자 질량을 포함한다.
또한, 실시예들에 대한 특별한 퇴적 순서는 없다. 예를 들어, 도 2a의 실시예는 층(210) 위에 층(209)을 가지며, 이는 아마도 층(209)이 층(210) 후에 퇴적된다는 것을 나타낸다. 그러나 다른 실시예에서, 퇴적 순서는 반대로 되고, 층(210)은 층(209) 후에 퇴적될 수 있다.
본 명세서에서는 때때로, 전도 경로를 "퓨즈"라고 부르지만, 전도 경로를 오히려 "안티-퓨즈"로 생각할 수 있음에 유의한다. 즉, 퓨즈는 통상적으로 처음에 전도 상태에 있고, "끊어짐 (blown)"후에 절연 단계에서 끝나는 디바이스로 간주된다. 그러나 본 명세서에 설명된 "퓨즈"의 실시예들은 초기에 절연 상태에 있고 전도 상태에서 끝나는 RRAM 디바이스를 포함한다.
또한, MTJ들/pMTJ들 또는 심지어 STTM 디바이스에 대한 콘택트로서의 역할을 하는 것으로 제한되지 않는 실시예들이 존재한다. 예를 들어, STTM 디바이스에 국부화된 전류를 전달하는 것에 외에, 다른 실시예들은 로직 회로들에서 1회 프로그램 가능 접속들을 구성하는데 사용될 수 있다. 예를 들어, 이는 칩의 고객(즉, 칩이 원래 제조(fab)을 떠난 후)에 의해 특정 사용 모드에 대해 "현장에서" 디바이스를 구성하기 위해 수행될 수 있다. 하나의 특정 용도는 선택 디바이스(예를 들어, 박막 선택기/트랜지스터 또는 다이오드의 게이트 노드)와 직렬로 된 전도 경로(예를 들어, 경로(223))를 사용할 수 있다.
실시예는 프로그램 가능 판독 전용 메모리(PROM) 또는 필드 프로그램 가능 판독 전용 메모리(FPROM) 또는 1회 프로그램 가능 비휘발성 메모리(OTP NVM)에 사용될 수 있다. 이들은 각 비트의 설정이 퓨즈 또는 안티퓨즈에 의해 고정되는 디지털 메모리의 형태들이다. 이들은 일종의 ROM(판독 전용 메모리)으로서, 이들 내의 데이터가 영구적이며 변경할 수 없음을 의미한다. PROM들은 디지털 전자 디바이스들에서 펌웨어(마이크로코드)와 같은 영구 데이터를 저장하는데 사용된다. 데이터는 제조 중에 ROM에 기입될 수 있으며, 그동안 PROM에 의해 데이터는 제조 후에(현장에서) 그들 내에 프로그래밍된다. PROM들은 마이크로컨트롤러들, 비디오 게임 콘솔들, 휴대 전화들, 무선 주파수 식별(RFID) 태그들, 이식 가능한 의료 디바이스들, 보안 키들, 고화질 멀티미디어 인터페이스들(HDMI) 및 기타 많은 소비자 및 자동차 전자 제품들에 사용될 수 있다. 실시예들은 로직 블록들 등과 같은 액티브 인터커넥트들을 형성하기 위해 필드 프로그래머블 게이트 어레이(FPGA)에 사용될 수 있다. 이러한 FPGA는 제어기를 가진 시스템 온 칩(system-on-chip)(SoC)에 포함될 수 있다.
예 26은 장치를 포함하며, 이 장치는 제1 및 제2 금속 층들과 직접 접촉하는 유전체 층을 포함하는 저항성 랜덤 액세스 메모리(RRAM)를 포함하고; 제2 금속 층은 스위칭 디바이스 및 인터커넥트 중 적어도 하나의 노드와 직접 접촉하고; 제1 금속 층은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 제2 금속 층은 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 백금(Pt), 팔라듐(Pd) 및 Ti 중 적어도 하나를 포함하는 제2 금속을 포함하고, 유전체 층은 유전체를 포함한다.
예 27에서, 예 26의 주제는, 노드가 트랜지스터의 게이트 노드들을 포함하고 유전체 층이 제1 금속을 포함하는 것을 선택적으로 포함할 수 있다.
예 28은 장치를 포함하고, 이 장치는 제1 및 제2 금속 층들과 직접 접촉하는 유전체 층을 포함하는 저항성 랜덤 액세스 메모리(RRAM)를 포함하고; 제2 금속 층은 스위칭 디바이스 및 인터커넥트 중 적어도 하나의 노드와 직접 접촉하고; 제1 금속 층은 활성 금속을 포함하고, 제2 금속은 불활성 금속을 포함한다.
예 29에서, 예 28의 주제는, 노드가 트랜지스터의 게이트 노드를 포함하고 유전체 층이 제1 금속을 포함하는 것을 선택적으로 포함할 수 있다.
본 발명의 실시예들에 대한 상기 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 총망라하거나, 또는 개시된 정확한 형태들에 본 발명을 제한하도록 의도되지 않았다. 이 설명 및 하기의 청구항들은 설명의 목적으로만 사용되며 제한적으로 해석되지 않는 좌측, 우측, 상부, 하부, 위, 아래, 상, 하, 제1, 제2 등의 용어를 포함한다. 예를 들어, 상대 수직 위치를 지정하는 용어는 기판 또는 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상부" 표면인 상황을 지칭한다; 기판은 실제로, 기판의 "상부" 측이 표준 지상 프레임 기준에서 "하부" 측보다 낮을 수 있고 "상부"라는 용어의 의미 내에 여전히 존재할 수 있도록 임의의 배향으로 존재할 수 있다. (청구항들을 포함하는) 본 명세서에서 사용되는 바와 같은 "상의(on)"라는 용어는 구체적으로 그렇게 지시되지 않는 한은 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 그와 직접 접촉한다는 것을 지시하지 않으며; 제1 층과 제1 층 상의 제2 층 사이에는 제3 층 또는 다른 구조체가 존재할 수 있다. 본 명세서에 설명된 디바이스 또는 물품의 실시예들은 다수의 위치 및 배향에서 제조되고, 사용되고, 또는 수송될 수 있다. 관련 기술분야의 통상의 기술자들은 상기 가르침에 비추어 다수의 변형 및 변경들이 가능하다는 것을 이해할 수 있다. 본 기술분야의 통상의 기술자는 도면에 도시된 다양한 컴포넌트들에 대한 균등한 조합들 및 치환들을 인식할 것이다. 따라서, 본 발명의 범위가 이런 상세한 설명에 의하지 않고, 오히려 본 명세서에 첨부된 청구항들에 의해 제한된다고 의도된다.
Claims (26)
- 장치로서,
기판 상의 제1 및 제2 전극들;
고정 층과 자유 층 사이의 유전체 층을 포함하는, 상기 제1 및 제2 전극들 사이의 수직 자기 터널 접합(perpendicular magnetic tunnel junction)(pMTJ); 및
제1 및 제2 금속 층들 사이의 추가적인 유전체 층을 포함하는, 상기 pMTJ와 상기 제1 전극 사이의 제3 전극 층
을 포함하고;
상기 제1 금속 층은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 상기 제2 금속 층은 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 백금(Pt), 팔라듐(Pd) 및 Ti 중 적어도 하나를 포함하는 제2 금속을 포함하고, 상기 추가적인 유전체 층은 유전체 및 상기 제1 금속을 포함하는 장치. - 제1항에 있어서, 상기 추가적인 유전체 층은 상기 제1 및 제2 금속 층들과 직접 접촉하는, 장치.
- 제2항에 있어서, 상기 유전체 층은 마그네슘(Mg) 및 산소(O)를 포함하고, 상기 고정 층은 코발트(Co), 철(Fe), 붕소(B), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 호이슬러 합금(Heusler alloy) 중 적어도 하나를 포함하고, 상기 자유 층은 Co, Fe, B, Pd, Pt, Ni, 및 호이슬러 합금 중 적어도 하나를 포함하는 장치.
- 제2항에 있어서, 상기 추가적인 유전체 층은, (a) 상기 제1 및 제2 금속 층들과 직접 접촉하는 전도 경로, 및 (b) 상기 제1 금속 층, 상기 제2 금속 층 및 상기 전도 경로 각각에 직접 접촉하는 제1 및 제2 비전도성 절연 부분들을 포함하는 장치.
- 제4항에 있어서, (a) 상기 전도 경로는 제1 폭을 갖는 제1 계면을 따라 상기 제1 금속 층과 계면을 이루고 제2 폭을 갖는 제2 계면을 따라 상기 제2 금속 층과 계면을 이루고, (b) 상기 제2 폭은 상기 제1 폭보다 작은, 장치.
- 제5항에 있어서, (a) 상기 추가적인 유전체 층은 제3 폭을 갖는 제3 계면을 따라 상기 제1 금속 층과 계면을 이루고 제4 폭을 갖는 제4 계면을 따라 상기 제2 금속 층과 계면을 이루고, (b) 상기 제1 폭은 상기 제3 폭보다 작고 상기 제2 폭은 상기 제4 폭보다 작은, 장치.
- 제6항에 있어서, 상기 기판이 형성되는 추가적인 평면에 직각인 평면에서 취해진 상기 전도 경로의 단면이 사다리꼴인, 장치.
- 제6항에 있어서, 상기 제2 금속 층은 상기 pMTJ와 직접 접촉하는, 장치.
- 제8항에 있어서, 상기 제1 금속 층은 상기 제1 전극과 직접 접촉하는, 장치.
- 제5항에 있어서, 상기 제2 폭은 5nm 이하인, 장치.
- 제8항에 있어서, 상기 제2 금속 층은 상기 자유 층과 직접 접촉하는, 장치.
- 제6항에 있어서, 상기 전도 경로는 상기 전도 경로의 양 측의(on either side of the conduction path) 유전체 하위층의 부분들보다 낮은 전기 저항을 갖는, 장치.
- 제6항에 있어서, 상기 전도 경로는 제1 농도 레벨에서 상기 제1 및 제2 금속 층들 중 하나 주위에 집중되고 상기 제1 농도 레벨보다 낮은 제2 농도 레벨에서 상기 제1 및 제2 금속 층들 중 다른 하나 주위에 집중되는 산소 공핍들(oxygen vacancies)을 포함하는, 장치.
- 제6항에 있어서, 상기 전도 경로는, (a) 상기 자유 층 및 상기 제1 전극과 접촉하는 필라멘트를 포함하고, (b) 상기 추가적인 유전체 층의 절연 부분들 내에 형성된 경로를 통해 상기 제1 금속 층으로부터 상기 제2 금속 층으로 전류를 전달하는, 장치.
- 시스템으로서,
프로세서;
제1항 내지 제14항 중 어느 한 항에 따른 장치를 포함하는, 상기 프로세서에 결합된 메모리; 및
상기 시스템 외부의 컴퓨팅 노드와 통신하는, 상기 프로세서에 결합된 통신 모듈
을 포함하는 시스템. - 장치로서,
기판 상의 제1 및 제2 전극들;
고정 층과 자유 층 사이의 유전체 층을 포함하는, 상기 제1 및 제2 전극들 사이의 자기 터널 접합(MTJ); 및
제1 및 제2 금속 층들과 직접 접촉하는 추가적인 유전체 층
을 포함하고;
(a) 상기 제1 금속 층은 활성 금속을 포함하고, 상기 제2 금속은 불활성 금속을 포함하며, (b) 상기 제2 금속 층은 상기 자유 층과 직접 접촉하는, 장치. - 제16항에 있어서, 상기 추가적인 유전체 층은, (a) 상기 제1 및 제2 금속 층들과 직접 접촉하는 전도 경로, 및 (b) 상기 제1 금속 층, 상기 제2 금속 층 및 상기 전도 경로 각각에 직접 접촉하는 제1 및 제2 비전도성 절연 부분들을 포함하는 장치.
- 제17항에 있어서, 상기 제1 금속 층은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al) 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 상기 제2 금속 층은 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 백금(Pt), 팔라듐(Pd) 및 Ti 중 적어도 하나를 포함하고, 상기 추가적인 유전체 층은 비전도성 유전체 및 상기 제1 금속을 포함하는 장치.
- 제17항에 있어서, 상기 제1 금속 층은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al) 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 상기 제2 금속 층은 100 AMU보다 큰 원자 질량을 갖는 제2 금속을 포함하고, 상기 추가적인 유전체 층은 비전도성 유전체 및 상기 제1 금속을 포함하는 장치.
- 제17항에 있어서, 상기 제2 금속 층은 100 AMU보다 큰 원자 질량을 갖는 제2 금속을 포함하고, 상기 추가적인 유전체 층은 비전도성 유전체, 및 상기 제1 금속 층에 또한 포함되는 금속을 포함하는 장치.
- 제17항에 있어서, (a) 상기 전도 경로는 제1 폭을 갖는 제1 계면을 따라 상기 제1 금속 층과 계면을 이루고 제2 폭을 갖는 제2 계면을 따라 상기 제2 금속 층과 계면을 이루고, (b) 상기 제2 폭은 상기 제1 폭보다 작은, 장치.
- 제21항에 있어서, (a) 상기 추가적인 유전체 층은 제3 폭을 갖는 제3 계면을 따라 상기 제1 금속 층과 계면을 이루고 제4 폭을 갖는 제4 계면을 따라 상기 제2 금속 층과 계면을 이루고, (b) 상기 제1 폭은 상기 제3 폭보다 작고 상기 제2 폭은 상기 제4 폭보다 작은, 장치.
- 장치로서,
기판 상의 제1 및 제2 전극들;
고정 층과 자유 층 사이의 유전체 층을 포함하는, 상기 제1 및 제2 전극들 사이의 수직 자기 터널 접합(MTJ); 및
제1 및 제2 금속 층들과 직접 접촉하는 추가적인 유전체 층
을 포함하고;
(a) 상기 제1 금속 층은 활성 금속을 포함하고 상기 제2 금속은 불활성 금속을 포함하고, (b) 상기 제2 금속 층은 상기 자유 층과 직접 접촉하고, (c) 상기 제2 금속은 100 AMU보다 큰 원자 질량을 갖는, 장치. - 제23항에 있어서, 상기 추가적인 유전체 층은, (a) 상기 제1 및 제2 금속 층들과 직접 접촉하는 전도 경로, 및 (b) 상기 제1 금속 층, 상기 제2 금속 층 및 상기 전도 경로 각각에 직접 접촉하는 제1 및 제2 비전도성 절연 부분들을 포함하는 장치.
- 장치로서,
제1 및 제2 금속 층들과 직접 접촉하는 유전체 층을 포함하는 저항성 랜덤 액세스 메모리(RRAM)
를 포함하고;
상기 제2 금속 층은 스위칭 디바이스 및 인터커넥트 중 적어도 하나의 노드와 직접 접촉하고;
상기 제1 금속 층은 구리(Cu), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 알루미늄 및 은(Ag) 중 적어도 하나를 포함하는 제1 금속을 포함하고, 상기 제2 금속 층은 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 백금(Pt), 팔라듐(Pd) 및 Ti 중 적어도 하나를 포함하는 제2 금속을 포함하고, 상기 유전체 층은 유전체를 포함하는 장치. - 제25항에 있어서, 상기 노드는 트랜지스터의 게이트 노드를 포함하고, 상기 유전체 층은 상기 제1 금속을 포함하는 장치.
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