KR20180022846A

KR20180022846A - 대칭 고정 층을 갖는 수직 자기 메모리

Info

Publication number: KR20180022846A
Application number: KR1020187002244A
Authority: KR
Inventors: 찰스 씨. 쿠오; 저스틴 에스. 브록만; 주안 지. 알자트 비나스코; 칸 오구즈; 케빈 피. 오'브라이언; 브라이언 에스. 도일; 마크 엘. 독지; 사트야쓰 수리; 로버트 에스. 차우
Original assignee: 인텔 코포레이션
Priority date: 2015-06-26
Filing date: 2015-06-26
Publication date: 2018-03-06
Also published as: KR102426415B1; US10832749B2; TW201709579A; WO2016209272A1; US20200043536A1; EP3314676A4; CN107636851B; EP3314676A1; CN107636851A

Abstract

실시예는, 기판; 제1 고정 층, 제2 고정 층, 및 제1 고정 층과 제2 고정 층 사이의 자유 층을 포함하는, 기판 상의 수직 자기 터널 접합(pMTJ); 제1 고정 층과 자유 층 사이의 제1 유전체 층; 및 제2 고정 층과 자유 층 사이의 제2 층을 포함하는 장치를 포함한다. 다른 실시예들이 본 명세서에 설명된다.

Description

대칭 고정 층을 갖는 수직 자기 메모리

본 발명의 실시예는 반도체 디바이스들, 특히 자기 메모리의 분야에 관한 것이다.

미국 특허 출원 공보 제2015/0091110호에 기술된 바와 같이, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 칩 상에 증가된 수의 메모리 디바이스들의 통합을 가능하게 하여, 용량이 증가된 제품들의 제조에 도움이 된다. 하지만, 점점 더 많은 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.

스핀 토크 디바이스들의 작동은 스핀 전달 토크(spin transfer torque)(STT)의 현상을 기반으로 한다. 전류가 고정 자성 층이라 불리는 자화 층을 통과하면, 자화 층으로부터 출력된 전류는 스핀 분극화될 것이다. 각 전자의 통과에 의해, 그의 스핀(각운동량)은 자유 자성 층으로 불리는 다음 자성 층에서 자화에 전달되고, 그 자화에 작은 변화를 유발할 것이다. 이는, 사실상, 자화의 토크-유발 세차운동(torque-causing precession of magnetization)이다. 전자들의 반사로 인해, 연관된 고정 자성 층의 자화에도 토크가 가해진다. 결국, 전류가 특정 임계치(자성 재료 및 그의 환경에 의해 유발된 댐핑(damping)의 함수임)를 초과할 경우, 자유 자성 층의 자화는 전형적으로 약 1-10 나노초에서 전류의 펄스에 의해 스위칭될 것이다. 고정 자성 층의 자화는 연관된 전류가 지오메트리 또는 인접한 반 강자성 층에 기인하여 그 임계치 아래에 있기 때문에 변하지 않고 유지될 수 있다.

스핀 전달 토크는 자기 랜덤 액세스 메모리에서 능동 요소들을 플립(flip)하는데 사용될 수 있다. 스핀 전달 토크 메모리(STTM)는 능동 요소들을 플립하기 위해 자기장을 사용하는 종래의 자기 랜덤 액세스 메모리(MRAM)에 비해 전력 소비가 낮고 확장성이 우수한 장점들을 갖는다.

본 발명의 실시예들의 특징들 및 장점들이 첨부된 청구항들, 하나 이상의 예시적 실시예의 하기 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다. 적절한 것으로 간주되는 경우, 도면들 사이에서 대응하거나 유사한 요소들을 지시하기 위해 참조 라벨들이 반복된다.
도 1은 본 발명의 실시예에서 수직 자기 터널 접합(MTJ)을 포함한다.
도 2a-d는 자기 히스테리시스 플롯들을 도시한다.
도 3은 본 발명의 실시예에서의 방법을 포함한다.
도 4는 본 발명의 일 실시예가 포함되는 메모리 셀을 포함하는 시스템을 포함한다.

유사한 구조체들에 유사한 접미사 참조 명칭들이 제공될 수 있는 도면들을 이제 참조할 것이다. 다양한 실시예들의 구조체들을 좀 더 명백하게 보여주기 위해서, 본 명세서에 포함된 도면들은 반도체/회로 구조체들의 도식적 표현들이다. 그러므로, 예를 들어 현미경 사진에서, 제조된 집적 회로 구조체들의 실제 외관은 다르게 보일 수 있으나, 여전히 예시된 실시예들의 청구된 구조체들을 통합한다. 더욱이, 도면들은 예시된 실시예들을 이해하는 데 유용한 구조체들만을 도시할 수 있다. 도면들의 명료함을 유지하기 위해 본 기술분야에 알려진 추가적인 구조체들은 포함되지 않을 수 있다. 예를 들어, 반도체 디바이스의 모든 층이 반드시 도시되어 있는 것은 아니다. "실시예", "다양한 실시예들" 등은 특정한 피처들, 구조체들 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 특정한 피처들, 구조체들 또는 특성들을 포함하지는 않는다. 일부 실시예들은 다른 실시예들에 대해 기술된 피처들의 일부 또는 전부를 가질 수 있거나 또는 어느 것도 갖지 않을 수 있다. "제1", "제2", "제3" 등은 공통 객체를 설명하고 유사한 객체들의 다른 인스턴스들이 참조되고 있음을 나타낸다. 그러한 형용사들은 기술된 객체들이 시간적, 공간적, 순위적 또는 임의의 다른 방식 중 어느 하나로 주어진 시퀀스에 있어야만 한다는 것을 의미하지는 않는다. "접속된"은 요소들이 서로 직접 물리적 또는 전기적 접촉하고 있음을 나타낼 수 있고, "결합된"은 요소들이 서로 함께 동작하거나 상호 작용함을 나타낼 수 있지만 이들이 직접 물리적 또는 전기적 접촉하고 있을 수도 있고 그렇지 않을 수도 있다.

전술한 바와 같이, STTM은 종래의 MRAM에 비해 저전력 소모 및 양호한 확장성을 갖는다. 그러나 STTM들은 적극적으로 스케일링될 때 안정성이 떨어질 수 있다. 안정성은 STTM 기반 디바이스들 및 그로부터 제조된 메모리 어레이들의 스케일링에 직면하는 가장 중요한 문제점들 중 하나이다. 스케일링이 계속됨에 따라, 스케일링된 셀 크기에 맞추기 위한 더 작은 메모리 요소들에 대한 요구는, 소형 메모리 요소 크기들에 대해 더 높은 안정성을 갖는 수직 STTM들의 방향으로 업계를 이끌었다.

공통 수직 STTM들은 하부 전극, 고정 자성 층, 유전체 층(예를 들어, MgO), 자유 자성 층(예를 들어, CoFeB), 캡핑 층(예를 들어, Ta), 및 상부 전극을 포함하는 재료 층 스택에 의해 달성된다. 재료 층 스택의 자기 터널 접합(magnetic tunnel junction)(MTJ) 부분은, 고정 자성 층, 유전체 층, 및 자유 자성 층을 포함한다. 수직 STTM은 메모리 요소로서 수직 MTJ(pMTJ)를 사용한다. 이 재료 스택은 STTM을 제조하기 위한 기본 재료 스택이며 보다 복잡하게 제조될 수 있다. 예를 들어, 반 강자성 층은 하부 전극과 고정 자성 층 사이에 포함될 수도 있다. 또한, 전극들은 자체적으로 상이한 특성들을 갖는 다층의 재료를 포함할 수 있다. 재료 스택은 그 가장 기본적인 형태가 면내 시스템(in-plane system)일 수 있으며, 여기서 자성 층들의 스핀들은 층들 자체와 동일한 평면 내에 있다.

보다 구체적으로, pMTJ들에 관하여, 층 또는 계면 공학에 의해, 재료 스택은 수직 스핀 시스템을 제공하도록 제조될 수 있다. 일례에서, 자유 자성 층(예를 들어, CoFeB로 구성된 자유 자성 층)은 면내 STTM 디바이스들에 사용되는 종래의 두께로부터 얇게 된다. 얇은 정도는, 유전체 층 내의 산소와 상호 작용하는(예를 들어, 마그네슘 산화물(MgO) 층과 상호 작용하는) 자유 자성 층 내의 철/코발트(Fe/Co)로부터 획득된 수직 컴포넌트가 자유 CoFeB 층의 면내 컴포넌트에 비해 우세하도록 충분할 수 있다. 이 예는 자유 층의 하나의 계면(즉, CoFeB-MgO 계면)에 결합하는 단일 층 시스템에 기초한 수직 시스템을 제공한다. MgO 층으로부터의 산소에 의한 CoFeB 층 내의 표면 철/코발트 원자들(Fe/Co)의 산화도는 수직-우세 스핀 상태(perpendicular-dominated spin state)들을 갖기 위한 자유 층의 강도(안정성)를 제공한다. 고정 자성 층의 두께는 또한, 자유 자성 층의 두께와 동일한 방식으로 자화 방향을 결정한다. 다른 팩터들도 자화의 방향을 결정할 수 있다. 예를 들어, 표면 이방성(강자성 층의 인접 층들 또는 다층 구성에 종속함) 및/또는 결정 이방성(결정들의 FCC, BCC 또는 L10-타입과 같은 결정 격자 구조 변형 및 스트레스에 종속하고, 여기서 L10은 수직 자화를 나타내는 결정 족(crystal class)의 한 타입임)과 같은 팩터들은 또한 자화의 방향을 결정할 수 있다.

전술한 종래의 스택은 높은 안정성을 제공하지 못한다. 안정성은 2개의 자기 상태(예를 들어, (1, 0), (평행, 역평행)) 사이의 에너지 장벽으로서 정의된다. 안정성은 유효 자기 이방성(K_eff), 자유 자성 층의 두께 및 자유 자성 층의 면적의 곱과 동일한다. 출원인이 결정한 pMTJ의 확장성은 30nm 임계 치수(CD) 미만의 문제이다. 예를 들어, 자유 층의 열적 안정성은 접합 직경이 감소함에 따라(즉, 스케일링으로) 크게 떨어진다. 원하는 열적 안정성 또는 산업 표준(예를 들어, 60 kT)은 임의의 pMTJ 메모리 디바이스의 상업적 실행 가능성에 필요할 수 있다.

따라서, 하나 이상의 실시예는 pMTJ 기반 디바이스의 자유 층에 대한 안정성(예를 들어, 열적 안정성 또는 예상되는 동작 온도에서 메모리 상태를 유지하는 능력)을 증가시키는 것에 관한 것이다. 이러한 디바이스는, 예를 들어 수직 STTM 시스템을 포함한다. 애플리케이션들은 임베디드 메모리, 임베디드 비휘발성 메모리(NVM), 자기 랜덤 액세스 메모리(MRAM), NVM 및 비 임베디드 또는 독립형 메모리들에서 pMTJ들의 사용을 포함할 수 있다. 특히, 실시예는 자화 오프셋(H_offset) 문제들을 처리함으로써 pMTJ에 대한 안정성을 증가시킨다. 보다 구체적으로, 실시예는 pMTJ에서 평행(P) 및 역평행(anti-parallel)(AP) 상태들을 위한 대칭 표류 필드들(stray fields)(즉, 자기장들)을 제공한다. 이것은 pMTJ 영역이 감소함에 따라(즉, 적극적인 스케일링으로) H_offset을 최소화하는 효과를 갖는다.

다음은 도 1의 설명 및 증가된 안정성을 가진 새로운 pMTJ의 실시예이다. 도 2a 내지 도 2d는 도 1의 실시예가 (H_offset) 문제들을 처리함으로써 안정성을 증가시키는 방법을 설명한다.

도 1은 스택(100)의 중간에 자유 층(106)을 개재하는 상부 및 하부 고정 층들(피닝된 층들로도 지칭됨)(112, 113)을 갖는 pMTJ 스택을 포함한다. 스택(100)은 자유 층의 양 측면 상에 고정 층들을 포함함으로써 자유 층 상에 고정 층들로부터 더 많은 대칭 자기장들을 제공한다. 상부 전극(101)은 코발트(Co) 및 백금(Pt)의 교호 층들을 포함하는 하위층과 같은 다층 하위층(102) 상에 있다. 층(102)은 때때로 버퍼 또는 스페이서 층으로도 지칭되는 결합 층(103) 상에 있다. 층(103)은 Co, 철(Fe) 및 붕소(B)를 포함하는 고정 층(104) 상에 있다. 집합적으로, 층들(101, 102, 103, 104)은 상부 고정 층(112)을 포함한다. 상부 고정 층(112)은 자유 층(106) 상에 있는 유전체 층(105) 상에 있다. 실시예에서, 자유 층(106)은 단일 CoFeB 층을 포함할 수 있다. 그러나 다른 실시예에서, 자유 층(106)은 2개의 CoFeB 층이 금속 인서트 또는 층을 통해 서로 자기적으로 결합되는 CoFeB/금속 인서트/CoFeB 스택을 포함한다. 금속 인서트 재료는, 예를 들어 Ta, W, Mo, Hf, Ru, Pt, Cu, V, Cr, Nb, C, Mg, 이들 금속의 합금들, 및 이들 금속의 질화된 또는 산화된 버전들을 포함할 수 있다. 다른 유전체 층(107)은 자유 층(106) 아래에 있다. 유전체 층들(105, 107)은, 예를 들어 MgO와 같은 마그네슘(Mg) 및 산소(O)를 포함할 수 있다. 하부 고정 층(113)은 일부 실시예들에서 CoFeB를 포함하는 고정 층(108)을 포함하는 여러 하위층들을 포함한다. 층(108)은 교호 하위층들 Co 및 Pt를 포함하는 층(110) 및 결합 층(109) 상에 있다. 층(110)은 하부 전극(111) 상에 있다. 집합적으로, 층들(108, 109, 110, 111)은 하부 고정 층(113) 내에 포함된다. 스택(100)은 무 H_offset에 로우(low)를 제공하기 위한 노력으로 자유 층(106)의 양 측면 상에 고정 층들(112, 113)을 제공한다.

이를 설명하는데 도움이 되기 위해, 도 2a-2c는 제로 및 논-제로 H_offset을 나타내는 자기 히스테리시스 플롯들(200, 220 및 230)을 도시한다. 도 2a는 제로 자기 오프셋(H_offset)을 갖는 고정 자석을 도시하는 히스테리시스 플롯(200)을 도시한다. 여기서, x 축은 pMTJ를 통과하는 자기장(H_ext)을 나타내고, y 축은 pMTJ에 걸친 저항을 나타낸다. 높은 저항은 pMTJ의 고정 자석 층과 자유 자석 층이 서로에 대해 역평행(AP) 자화 방향들을 가질 때 발생하는 반면, 낮은 저항은 pMTJ의 고정 자석 층과 자유 자석 층이 서로에 대해 평행(P) 자화 배향들을 가질 때 발생한다. AP 배향과 P 배향 사이에서 상태들의 스위칭은 2개의 별도 자기 스위칭 필드(magnetic switching field) - H_SW1 및 H_SW2 - 에서 발생하며, 여기서 H_SW1는 포지티브 자기 스위칭 필드이고, H_SW2는 네거티브 자기 스위칭 필드이다. H_offset는 다음과 같이 표현될 수 있다:

히스테리시스 플롯(200)에 표시된 H_offset은 H_SW1 및 H_SW2의 크기가 영점에 대해 동일하기 때문에 제로이다.

본 명세서에 설명된 실시예들은 로우를 무 H_offset에 제공하지만, 다른 실시예들은 도 2b-c를 참조하여 설명된 바와 같이 논-제로가 되도록 구성된 H_offset을 제공할 수 있다.

도 2b는 네거티브 H_offset을 갖는 고정 자석을 표시하는 히스테리시스 플롯(220)을 도시한다. 히스테리시스 플롯(220)에 표시된 H_offset은 H_SW2의 크기가 영점에 대해 H_SW1의 크기보다 크기 때문에 네거티브이다. 스위칭 자기장들에서의 차이는 Δ이다. 도 2c는 포지티브 H_offset을 갖는 고정 자석을 표시하는 플롯(230)을 도시한다. 히스테리시스 플롯(230)에 표시된 H_offset은 H_SW1의 크기가 영점에 대해 H_SW2의 크기보다 크기 때문에 포지티브이다. 스위칭 자기장들에서의 차이는 Δ이다.

AP에서 P로 P에서 AP로 변경하기 위한 결과적인 유사한 안정성들 및 낮은 H_offset를 제공하기 위해, 실시예들은 고정 층(106)의 위와 아래에 고정 층들(112,113)을 채택한다. 고정 층들(112, 113)은 원하는 로우를 무 H_offset에 제공하기 위해 서로 AP이다. 또한, 이들 고정 층들(112,113)을 AP 상태에서 제공하기 위해(층들(112, 113) 사이의 AP 관계를 이해하기 위해서는 층들(102, 104, 108, 110)에 대한 도 1의 자기장 화살표들을 참조한다), 실시예들은 고정 층들(112, 113)에 대해 상이한 안정성들을 제공한다. 이러한 실시예들은 각각의 층들(112, 113)에 대해 상이한 K_eff(이는 안정성과 관련됨)를 제공하며, 여기서 K_eff = Ki/t-Kb-Ms²u0/2, K_eff = 유효 수직 이방성, Ki = 각각의 층들(112, 113)에 대한 계면 이방성, t = 각각의 층들(112, 113)에 대한 두께, Kb = 각각의 층들(112, 113)에 대한 벌크 이방성, Ms = 포화 자화, u0 = 유전율 상수이다.

층들(112, 113)은, 예를 들어 스택(100)이 형성되는 방법 때문에 상이한 K_eff 값들을 포함한다. 예를 들어, 도 3은 본 발명의 실시예에서의 방법(300)을 포함한다. 블록 305는 자유 층의 위와 아래에 고정 층들을 포함하는 pMTJ 스택을 형성하는 것을 포함하며, 고정 층들 중 하나는 다른 고정 층보다 더 안정적이다(예를 들어, 더 높은 K_eff와 같은 더 많은 수직 자기 이방성). 고정 층들 둘 모두는 자유 층보다 더 안정적이다. 블록 310은 피닝된 고정 층들 둘 모두의 자화를 제1 방향으로 배향시키기 위해 스택을 자기 소킹(magnetic soaking)하는 것을 포함한다. 예를 들어, 이러한 소킹은 큰 자기장을 갖는 챔버에 pMTJ 스택을 위치시키고 그 후 스택이 거기에 유지되도록 허용하는 것을 수반할 수 있다. 블록 315는, 고정 층들의 모멘트들이 동일 방향(예를 들어, 스핀 다운)에 있도록 고정 층들을 큰 분극된(예를 들어, 네거티브) 외부 필드에 노출시키는 것을 포함한다. 블록 320은, 2개의 고정 층 중 덜 안정한 고정 층이 그것의 자기 모멘트를 반전시키지만(예를 들어, 스핀 다운에서 스핀 업으로 변화시키지만) 2개의 고정 층 중 더 안정한 고정 층이 그것의 이전의 자기 모멘트를 유지하여 2개의 고정 층을 AP 배향으로 배향시키도록 고정 층들을 분극된 외부 필드에 노출시키는 것을 포함한다. 더 많은 포지티브 외부 필드들에서, 자유 층 및 상부 피닝된/고정 층 필름에서의 모멘트들은 다른 피닝된/고정 층에 대한 AP 방향(스핀 업)으로 배향된다. pMTJ의 동작에서, pMTJ에 대한 TMR은 2개의 고정 층 중 더 안정한 층에 대한 자유 층의 자기 배향에 기초한다. 스택은 일부 실시예들에서 어닐링될 수 있다.

따라서, 2개의 고정 층은, 이들이 서로에 대해 AP로 배향될 수 있고 결과적으로 개재된 자유 층에 대한 서로의 자기 영향을 오프셋 (또는 거의 오프셋)시킬 수 있도록 상이한 K_eff를 필요로 한다. 상이한 K_eff는 여러 방식들 중 어느 하나를 통해 획득된다. 예를 들어, 층(113)은, (1) 층(102)에서보다 층(110)에서 더 두꺼운 Pt 하위층들을 이용하고, (2) 층(102)에서보다 층(110)에서 더 많은 수의 Pt 하위층들을 이용하고, (3) 층(112)보다 층(113)에 대해 더 큰 직경을 이용하고, 및/또는 (4) 층(112)보다 층(113)에 대해 더 큰 이방성을 갖는 재료들(예를 들어, TbFeCo 및 GdFeCo와 같은 희토류/전이 금속 합금들)을 이용하는 임의의 또는 전부 또는 일부 서브세트에 의해 층(112)보다 더 안정화될 수 있다.

실시예에서, CoFeB 고정 층(104) 결정성이 보다 강한 고정 층(108) 자석 및/또는 층(113)에 의해 영향을 받지 않도록 주의를 기울인다. 층(103)과 같은 결합 층은 보다 강한 고정 층(108) 및/또는 층(113)의 결정성을 차단하는데 사용될 수 있다. 결합 층(103)은 비정질일 수 있다. 그러나 실시예에서, 더 두꺼운 고정 층을 포함하도록 고정 층(104)을 확장시킴으로써 "마진(margin)"이 증가될 수 있다(즉, 스택 자성 및 결정질 특성들이 개선될 수 있다). 그러한 더 두꺼운 층은 CoFeB/비자성 금속 인서트/CoFeB를 포함할 수 있다(자유 층(106)과 관련하여 전술한 바와 같음). 따라서, 층(104)은 일부 실시예에서는 단일 CoFeB 층일 수 있고, 다른 실시예에서는 CoFeB/금속 인서트/CoFeB 다층의 층일 수 있다.

실시예에서, 스택(100)은 실리콘(Si), SiGe 등을 포함할 수 있는 기판 상에 위치될 수 있다. 기판은 반도체 온 인슐레이터(semiconductor on insulator)(SOI) 기판을 포함할 수 있다. 절연체는 SiO₂ 등을 포함할 수 있다. 실시예에서, 기판은 100nm의 높이 또는 두께를 갖는다. 본 명세서에서 사용된 "두께" 또는 "높이"는 도 1의 수직 방향에 있고, "폭"은 도 1의 수평 방향에 있을 것이다. 또한, 전극(101)은 전극(111)의 "최상부(top)" 상에 있다. 일부 실시예들에서, 층들(104, 106, 108)은, 예를 들어, Co₂₀Fe₆₀B₂₀과 같은 다양한 조합들에서 CoFeB를 포함한다. 일부 실시예들에서, 층들(104, 106, 108)은 1nm 두께일 수 있다. 유전체 층들(105, 107)은 MgO를 포함할 수 있고, 1nm 두께일 수 있다. 자유 층(106)은 하위층들(도시 안됨)을 포함할 수 있다. 스택(100)의 실시예에서, 층(101)은 10nm 두께일 수 있고, 층(102)은 5nm 두께일 수 있고 Co/Pt를 포함할 수 있다. 층(103)은 1-3 옹스트롬 두께일 수 있고, Ta, W, Mo, Hf, Ru, Pt, Cu, V, Cr, Nb, C, Mg, 이들 금속의 합금들, 및 이들 금속의 질화된 또는 산화된 버전들을 포함할 수 있다(그러나 다른 실시예들은 그렇게 제한되지 않는다). 층(104)은 1 내지 2nm 두께일 수 있고 TbFeCo 및 GdFeCo와 같은 희토류/전이 금속 합금들 및 CoFeB를 포함할 수 있고, 층(105)은 1nm 두께이고 MgO를 포함할 수 있고, 층(106)은 1 내지 2nm 두께일 수 있고 CoFeB 및 Ta, W, Mo, Hf, Ru, Pt, Cu, V, Cr, Nb, C, Mg, 이들 금속의 합금들 및 이들 금속들의 질화된 또는 산화된 버전들을 포함할 수 있고, 층(107)은 1nm 두께일 수 있고 MgO를 포함할 수 있고, 층(108)은 1 내지 2nm 두께일 수 있고 TbFeCo 및 GdFeCo와 같은 희토류/전이 금속 합금들 및 CoFeB를 포함할 수 있다. 층(109)은 1nm 미만의 두께일 수 있고, Ta, W, Mo, Hf, Ru, Pt, Cu, V, Cr, Nb, C, Mg, 이들 금속의 합금들 및 이들 금속의 질화된 또는 산화된 버전들을 포함할 수 있다(그러나 다른 실시예들은 그렇게 제한되지 않는다). 층(110)은 5nm 두께일 수 있고 Co/Pt를 포함할 수 있고, 층(111)은 10nm 두께일 수 있고 Ta, TaN, Ru, CuN, W, TiN, Ti 및 다른 공통 백-엔드 금속들을 포함할 수 있다.

실시예에서, pMTJ 스택은 고온에서 어닐링 단계 이후에 결정화된다. 이런 식으로, MgO는 결정화되고 자유 및 고정 CoFeB 층들에 대한 템플릿의 역할을 할 수 있다. 따라서, 실시예는 MgO와 동일한 텍스처(예를 들어, BCC 100)에서 결정질인 자유 및 고정 층들을 갖는다. 본 명세서에 개시된 다양한 실시예들은 pMTJ를 다루고 있다. 임의의 그러한 pMTJ는 pMTJ 스택의 한 부분 또는 노드(예를 들어, 도 1의 상부 전극(101))를 비트 라인에 결합하고 pMTJ 스택의 다른 노드(예를 들어, 도 1의 하부 전극(111))를 선택 트랜지스터와 같은 스위칭 디바이스의 소스 또는 드레인 노드에 결합함으로써 메모리 셀에서 사용될 수 있다. 선택 트랜지스터의 소스 및 드레인 노드 중 다른 하나는 메모리 셀의 소스 라인에 결합될 수 있다. 선택 트랜지스터의 게이트는 워드 라인에 결합될 수 있다. 그러한 메모리 셀은 메모리 상태들을 저장하기 위해 pMTJ의 TMR을 이용할 수 있다. 본 명세서에서 제공되는 실시예들은 메모리 상태들에 대한 안정성의 증가를 제공한다. 이러한 실시예들은 이후에, 예를 들어 22nm CD 아래로 스케일링될 수 있는 보다 안정적이고 전력 효율적인 메모리 셀들을 제공한다. STT 메모리 셀은 감지 증폭기에 결합될 수 있다. 복수의 STT 메모리 비트 셀은 서로 동작 가능하게 접속되어 메모리 어레이를 형성할 수 있으며, 메모리 어레이는 비휘발성 메모리 디바이스에 통합될 수 있다. 선택 트랜지스터는 pMTJ 스택의 상부 전극 또는 하부 전극에 접속될 수 있음을 이해해야 한다.

도 4는 상술한 메모리 셀을 포함할 수 있는 시스템을 포함한다. 도 4는 본 발명의 실시예에 따른 시스템 실시예(1000)의 블록도를 포함한다. 시스템(1000)은 수백 또는 수천 개의 상술한 메모리 셀을 포함할 수 있고, 시스템(1000)에서의 메모리 기능들에 중요할 수 있다. 시스템(1000)은, 예를 들어 셀룰러 폰, 스마트폰, 태블릿, Ultrabook®, 노트북, 랩톱, 개인 휴대 단말기 및 모바일 프로세서 기반 플랫폼과 같은 모바일 컴퓨팅 노드를 포함할 수 있다. 이러한 메모리 셀들의 안정성 및 전력 효율은 메모리 셀들이 대량으로 배치될 때 누적되며, 그러한 컴퓨팅 노드들에 상당한 성능 이점들(예를 들어, 더 긴 배터리 수명, 보다 넓은 동작 온도 범위에서 보다 긴 메모리 상태 저장)을 제공한다.

제1 처리 요소(1070) 및 제2 처리 요소(1080)를 포함하는 멀티프로세서 시스템(1000)이 도시된다. 2개의 처리 요소(1070 및 1080)가 도시되었지만, 시스템(1000)의 실시예는 단지 하나의 그러한 처리 요소를 포함할 수도 있다는 것을 이해해야 한다. 시스템(1000)은 포인트 투 포인트 인터커넥트 시스템(point-to-point interconnect system)으로서 예시되는데, 여기서 제1 처리 요소(1070) 및 제2 처리 요소(1080)는 포인트 투 포인트 인터커넥트(1050)를 통해 결합된다. 예시된 인터커넥트들 중 어느 하나 또는 모두가 포인트 투 포인트 인터커넥트가 아니라 멀티 드롭 버스로서 구현될 수 있다는 것을 이해해야 한다. 도시된 바와 같이, 각각의 처리 요소들(1070 및 1080)은 제1 및 제2 프로세서 코어들(즉, 프로세서 코어들(1074a 및 1074b)과 프로세서 코어들(1084a 및 1084b))을 포함하는 멀티코어 프로세서들일 수 있다. 그와 같은 코어들(1074, 1074b, 1084a, 1084b)은 명령어 코드를 실행하도록 구성될 수 있다.

각 처리 요소(1070, 1080)는 본 명세서에 설명된 pMTJ들을 포함할 수 있는 적어도 하나의 공유 캐시 또는 메모리 유닛을 포함할 수 있다. 공유 캐시는 코어들(1074a, 1074b 및 1084a, 1084b)과 같은 프로세서의 하나 이상의 컴포넌트에 의해 각각 이용되는 데이터(예를 들어, 명령어들)를 저장할 수 있다. 예를 들어, 공유 캐시는 프로세서의 컴포넌트들에 의한 더 빠른 액세스를 위해 메모리(1032, 1034)에 저장된 데이터를 로컬로 캐시할 수 있다. 하나 이상의 실시예에서, 공유 캐시는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시, 마지막 레벨 캐시(LLC), 및/또는 이들의 조합들을 포함할 수 있다.

단지 2개의 처리 요소(1070, 1080)가 도시되었지만, 본 발명의 범위는 그렇게 제한되지 않는다는 것을 이해해야 한다. 다른 실시예들에서는, 하나 이상의 추가적인 처리 요소가 주어진 프로세서에 존재할 수 있다. 대안적으로, 처리 요소들(1070, 1080) 중 하나 이상은 가속기 또는 필드 프로그래머블 게이트 어레이와 같은 프로세서 이외의 요소일 수 있다. 예를 들어, 추가적인 처리 요소(들)는 제1 프로세서(1070)와 동일한 추가적인 프로세서(들), 제1 프로세서(1070)에 이종이거나 비대칭인 추가적인 프로세서(들), 가속기들(예를 들어, 그래픽 가속기들 또는 디지털 신호 처리(DSP) 유닛들), 필드 프로그래머블 게이트 어레이들, 또는 임의의 다른 처리 요소를 포함할 수 있다. 아키텍처 특성, 마이크로아키텍처 특성, 열 특성, 전력 소비 특성, 및 그와 유사한 것을 포함하는 다양한 가치 척도들의 관점에서 처리 요소들(1070, 1080) 간에는 다양한 차이들이 있을 수 있다. 이러한 차이들은 처리 요소들(1070, 1080) 사이의 비대칭성 및 이종성으로서 그들 자신을 효과적으로 드러낼 수 있다. 적어도 하나의 실시예에서, 다양한 처리 요소들(1070, 1080)은 동일한 다이 패키지 내에 상주할 수 있다.

제1 처리 요소(1070)는 메모리 제어기 로직(MC)(1072) 및 포인트 투 포인트(P-P) 인터페이스들(1076 및 1078)을 더 포함할 수 있다. 유사하게, 제2 처리 요소(1080)는 MC(1082) 및 P-P 인터페이스들(1086 및 1088)을 포함할 수 있다. MC들(1072 및 1082)은 프로세서들을 각각의 메모리들, 즉 각각의 프로세서들에 로컬로 부착된 메인 메모리의 부분들일 수 있는 메모리(1032) 및 메모리(1034)에 결합한다. 메모리(1032, 1024)는 본 명세서에 설명된 pMTJ들을 포함할 수 있다. MC 로직(1072 및 1082)이 처리 요소들(1070, 1080) 내에 통합된 것으로 예시되었지만, 대안적인 실시예들에서 MC 로직은 내부에 집적되기보다는 오히려 처리 요소들(1070, 1080) 외부에 있는 이산 로직일 수 있다.

제1 처리 요소(1070) 및 제2 처리 요소(1080)는 제각기 P-P 인터페이스들(1076, 1086)을 통해 P-P 인터커넥트들(1062, 10104)을 경유해서 I/O 서브시스템(1090)에 결합될 수 있다. 도시된 바와 같이, I/O 서브시스템(1090)은 P-P 인터페이스들(1094 및 1098)을 포함한다. 또한, I/O 서브시스템(1090)은 I/O 서브시스템(1090)을 고성능 그래픽 엔진(1038)과 결합하는 인터페이스(1092)를 포함한다. 일 실시예에서, 버스는 그래픽 엔진(1038)을 I/O 서브시스템(1090)에 결합하는데 사용될 수 있다. 대안적으로, 포인트 투 포인트 인터커넥트(1039)는 이들 컴포넌트들을 결합할 수 있다.

결국, I/O 서브시스템(1090)은 인터페이스(1096)를 통해 제1 버스(10110)에 결합될 수 있다. 일 실시예에서, 제1 버스(10110)는 PCI(Peripheral Component Interconnect) 버스, 또는 PCI 익스프레스(Express) 버스 또는 다른 3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다.

도시된 바와 같이, 다양한 I/O 디바이스들(1014, 1024)은, 제1 버스(10110)를 제2 버스(1020)에 결합할 수 있는 버스 브리지(1018)와 함께 제1 버스(10110)에 결합될 수 있다. 일 실시예에서, 제2 버스(1020)는 로우 핀 카운트(LPC) 버스일 수 있다. 일 실시예에서, 예를 들어 키보드/마우스(1022), 통신 디바이스(들)(1026)(컴퓨터 네트워크와 차례로 통신할 수 있음), 및 디스크 드라이브 또는 코드(1030)를 포함할 수 있는 다른 대용량 저장 디바이스와 같은 데이터 저장 유닛(1028)을 포함하는 다양한 디바이스들이 제2 버스(1020)에 결합될 수 있다. 코드(1030)는 위에 설명된 방법들 중 하나 이상의 방법의 실시예들을 수행하기 위한 명령어들을 포함할 수 있다. 또한, 오디오 I/O(1024)가 제2 버스(1020)에 결합될 수 있다.

다른 실시예들이 고려되는 것에 유의한다. 예를 들어, 도시된 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 그와 같은 통신 토폴로지를 구현할 수 있다. 또한, 도 4의 요소들은 대안적으로 도 4에 도시된 것보다 많거나 적은 집적된 칩들을 사용하여 분할될 수 있다. 예를 들어, 필드 프로그래머블 게이트 어레이는 본 명세서에 설명된 MTJ들을 포함하는 프로세서 요소 및 메모리를 갖는 단일 웨이퍼를 공유할 수 있다.

본 명세서에서 사용되는 바와 같이, "자유(free)" 자성 층은 계산 변수를 저장하는 자성 층이다. "고정(fixed)" 자성 층은 고정된 자화(자유 자성 층보다 자기적으로 더 단단한)를 갖는 자성 층이다. 터널링 유전체(예를 들어, MgO) 또는 터널링 산화물과 같은 터널링 장벽은 자유 층과 고정 자성 층 사이에 위치한 것이다. 고정 자성 층은 연관 회로에 대한 입력들 및 출력들을 생성하도록 패터닝될 수 있다. 자화는 입력 전극들을 통해 전류를 통과시키는 동안 스핀 전달 토크 효과에 의해 기입될 수 있다. 자화는 출력 전극들에 전압을 인가하는 동안 TMR 효과를 통해 판독될 수 있다. 실시예에서, 유전체 층(예를 들어, 유전체 층들(105, 107))의 역할은 큰 자기 저항 비를 유발하는 것이다. 자기 저항은, 2개의 강자성 층이 AP 자화를 가질 때의 저항들과 평행 자화를 갖는 상태의 저항 간의 차이의 비이다.

본 명세서에 기술된, pMTJ들과 같은 MTJ들은 본질적으로 저항기로서 기능하며, 여기서 MTJ를 통한 전기 경로의 저항은 자유 자성 층(들)(실시예들은 하나 이상의 자유 층을 가질 수 있음) 및 고정 자성 층들 내의 자화의 방향 또는 배향에 따라 "고" 또는 "저" 두 가지 저항 상태로 존재할 수 있다. 자유 자성 층에서 스핀 방향이 아래로 있는(소수) 경우 고 저항 상태가 존재하며, 여기서 결합된 자유 자성 층(들) 및 우세한(즉, 가장 안정한) 고정 자성 층에서의 자화 방향은 서로 실질적으로 반대이거나 AP이다. 결합된 자유 자성 층(들)에서 스핀 방향이 위로 있는(대다수) 경우 저 저항 상태가 존재하며, 여기서 결합된 자유 자성 층(들) 및 우세한 고정 자성 층(예를 들어, 가장 두꺼운 Pt 층 또는 더 많은 수의 Pt 층들)에서의 자화 방향은 서로 실질적으로 정렬되거나 P이다. MTJ의 저항 상태와 관련하여 "고" 및 "저"라는 용어는 서로 관련된 것을 이해해야 한다. 다시 말해, 고 저항 상태는 단지 저 저항 상태보다 검출 가능한 더 높은 저항이며, 그 역도 성립한다. 따라서, 검출 가능한 저항의 차이로 인해, 저 저항 상태 및 고 저항 상태는 상이한 정보 비트들(즉, "0" 또는 "1")을 나타낼 수 있다.

결합된 자유 자성 층들에서의 자화 방향은 스핀-분극된 전류를 사용하여 STT를 통해 스위칭될 수 있다. 전류는 일반적으로 분극되지 않는다(예를 들어, 약 50% 스핀-업 및 약 50% 스핀-다운 전자들로 구성됨). 스핀 분극된 전류는 스핀-업 또는 스핀-다운 중 어느 하나의 더 많은 수의 전자들을 갖는 전류이며, 고정 자성 층들을 통해 전류를 통과시킴으로써 생성될 수 있다. 고정 자성 층들로부터의 스핀 분극된 전류의 전자들은 터널링 장벽 또는 유전체 층들을 관통하고(tunnel through) 그 스핀 각운동량을 자유 자성 층으로 전달하며, 여기서 자유 자성 층은 자신의 자기 방향을 AP로부터 우세한 고정 자성 층의 자기 방향 또는 P로 배향시킬 것이다. 자유 자성 층은 전류를 반전시킴으로써 자신의 원래의 배향으로 돌아올 수 있다.

따라서, pMTJ는 자신의 자화 상태에 의해 단일 비트의 정보("0" 또는 "1")를 저장할 수 있다. MTJ에 저장된 정보는 pMTJ를 통해 전류를 구동함으로써 감지된다. 자유 자성 층(들)은 자신의 자기 배향들을 유지하기 위한 전력을 필요로 하지 않는다. 이와 같이, 디바이스에 대한 전력이 제거될 때 MTJ의 상태가 보존된다. 따라서, 스택(100)으로 구성된 STT 메모리 비트 셀은 실시예에서 비휘발성이다.

본 명세서에서 언급된 다양한 실시예들은 반도체 기판을 포함한다. 그러한 기판은 벌크 반도체 재료일 수 있으며, 이것은 웨이퍼의 일부이다. 실시예에서, 반도체 기판은 웨이퍼로부터 개별화된(singulated) 칩의 일부로서 벌크 반도체 재료이다. 실시예에서, 반도체 기판은 반도체 온 인슐레이터(SOI) 기판과 같은 절연체 위에 형성되는 반도체 재료이다. 실시예에서, 반도체 기판은 벌크 반도체 재료 위로 연장되는 핀과 같은 현저한 구조체이다.

하기 예들은 추가 실시예들에 관한 것이다.

예 1은 장치를 포함하며, 이 장치는, 기판; 제1 고정 층, 제2 고정 층, 및 제1 고정 층과 제2 고정 층 사이의 자유 층을 포함하는, 기판 상의 수직 자기 터널 접합(pMTJ); 제1 고정 층과 자유 층 사이의 제1 유전체 층; 및 제2 고정 층과 자유 층 사이의 제2 유전체 층을 포함한다.

자유 층은 하위층들을 포함할 수 있다. 예들에서 사용된 바와 같이, "층"이 스택에 있다는 것은 반드시 층이 하위층들을 포함하거나 포함하지 않는다는 것을 나타내는 것은 아니다.

예 2에서, 예 1의 주제는, 제1 유전체 층이 제1 고정 층 및 자유 층과 직접 접촉하고; 제2 유전체 층이 제2 고정 층 및 자유 층과 직접 접촉하는 것을 선택적으로 포함할 수 있다.

예 3에서, 예들 1 내지 2의 주제는, 제1 및 제2 유전체 층들이 각각 마그네슘(Mg) 및 산소(O)를 포함하고, 제1 및 제2 고정 층들이 각각 코발트(Co), 철(Fe) 및 붕소(B)를 포함하고, 자유 층이 Co, Fe 및 B를 포함하는 것을 선택적으로 포함할 수 있다.

실시예에서, 자유 층(들)은 CoFeB 및 Ta, W, Mo, Hf, Ru, Pt, Cu, V, Cr, Nb, C, Mg 중 적어도 하나, 이들 금속의 합금들, 및 이들 금속의 질화된 또는 산화된 버전들을 포함한다. 실시예에서, 고정 층들은 CoFeB 고정 층에 결합된 경질 자석을 포함하고, 경질 자석 부분은 TbFeCo 및 GdFeCo와 같은 희토류/전이 금속 합금들을 포함할 수 있다.

예 4에서, 예들 1 내지 3의 주제는, 제1 고정 층이 Co를 포함하는 제1 하위층 및 백금(Pt)을 포함하는 다른 제1 하위층을 포함하고, 제2 고정 층이 Co를 포함하는 제2 하위층 및 Pt를 포함하는 다른 제2 하위층을 포함하는 것을 선택적으로 포함할 수 있다.

예 5에서, 예들 1 내지 4의 주제는, (a) 제1 고정 층이 제1 하위층들을 포함하고 제2 고정 층이 제2 하위층들을 포함하며, (b) 제1 고정 층이 제1 고정 층 유효 이방성 상수(K_eff)를 가지고, 제2 고정 층이 제2 고정 층 K_eff를 가지고, 자유 층이 자유 층 K_eff를 가지며, (c) 제1 고정 층 K_eff가 제2 고정 층 K_eff보다 큰 것을 선택적으로 포함할 수 있다.

예 6에서, 예들 1 내지 5의 주제는, 제1 고정 층이 제2 고정 층과 역평행한 것을 선택적으로 포함할 수 있다.

예 7에서, 예들 1 내지 6의 주제는, 제1 고정 층이 제2 고정 층보다 두꺼운 것을 선택적으로 포함할 수 있다.

위에서 언급했듯이, "두께"는 도 1의 전극들 사이를 연결하는 축을 따라 측정될 것이다.

예 8에서, 예들 1 내지 7의 주제는, 제1 고정 층이 제2 고정 층보다 더 많은 하위층들을 포함하는 것을 선택적으로 포함할 수 있다.

예를 들어, 더 많은 하위층들은 Co와 Pt의 더 많은 교호 층들을 포함할 수 있다.

예 9에서, 예들 1 내지 8의 주제는, (a) 제1 고정 층이 코발트(Co), 철(Fe) 및 붕소(B)를 포함하는 하위층을 포함하고, 추가적인 하위층이 전극을 포함하고; (b) 하위층 및 추가적인 하위층이 제1 고정 층의 대향 단부들 상에 있는 것을 선택적으로 포함할 수 있다.

예 10에서, 예들 1 내지 9의 주제는, pMTJ의 터널 자기저항(TMR)이, 자유 층이 제1 고정 하위층과 역평행 한지에 기초하는 것을 선택적으로 포함할 수 있다.

예를 들어, 전술한 바와 같이, 층(113)은 층(112)보다 더 큰 K_eff를 가질 수 있다. 이러한 경우에, 스택(100)의 TMR은 자유 층(106)이 (덜 안정한 층(112)보다는) 층(113)에 대해 P 인지 AP 인지에 의해 더 많이 영향을 받을 것이다. 이 예에서 층(113)은 "우세한" 고정 층이다.

또한, 예로서 스택(100)을 계속해서 사용하기 위해, 스택(100)은 MgO 층들(105, 107)을 포함한다. 하나의 유전체 층은 다른 유전체 층보다 우세하다(즉, 더 저항성이 있다). 덜 우세한 층은 주로 TMR을 기반으로 메모리 상태를 결정하는 대신 저항성 쇼트(resistive short)로서 작용한다. 예를 들어, 하부 MgO 층(107) 저항이 상부 MgO 층(105) 저항보다 훨씬 더 크다면(즉, 더 우세하면), 하부 고정 및 자유 층 상호 작용들은 스택(100)에 대한 상태가 P 인지 AP 인지를 결정한다. MgO 층의 저항은 그것에 가장 가까운 고정 층의 안정성/K_eff에 의해 결정된다(즉, 층(107) 저항은 층(113)에 의해 결정된다). 상부 고정 층 및 상부 MgO는 직렬 저항으로 작용할 수 있는 저항성 쇼트로서 작용한다. 실시예에서, 이 직렬 저항은 TMR을 너무 많이 저하하지 않기 위해 작다(예를 들어, < 1kohm).

아래의 예 19에서 설명되는 바와 같이, 상부 유전체 층(예를 들어, 층(105)과 유사함)이 비자성 금속 필름으로 대체될 수 있음에 유의한다. 그러나, 다른 실시예들(예를 들어, 스택(100))은 댐핑(및 기입 전류)을 감소시키고 자유 층과 상부 고정 층 사이에 삽입된 금속 필름들에 비해 이방성을 개선하기 위해 MgO를 사용한다.

예 11에서, 예들 1 내지 10의 주제는, pMTJ의 터널 자기저항(TMR)이, 자유 층이 제1 고정 하위층과 역평행 한지에 기초하고 자유 층이 제2 고정 하위층과 역평행 한지에는 기초하지 않는 것을 선택적으로 포함할 수 있다.

따라서, AP 또는 P 상태는 제2 고정 층에 의해 영향을 받을 수 있지만, 그 영향은 더 안정한 제1 고정 하위층으로부터의 영향을 능가한다.

예 12에서, 예들 1 내지 11의 주제는, pMTJ의 터널 자기저항(TMR)이, (b) 자유 층이 제2 고정 하위층과 역평행 한지보다는 (a) 자유 층이 제1 고정 하위층과 역평행 한지에 의해 더 크게 영향을 받는 것을 선택적으로 포함할 수 있다.

예 13에서, 예들 1 내지 12의 주제는, 제2 고정 층 Keff가 자유 층 Keff보다 큰 것을 선택적으로 포함할 수 있다.

예 14에서, 예들 1 내지 13의 주제는, K_eff = Ki/t-Kb-Ms²u0/2, K_eff = 유효 수직 이방성, Ki = 계면 이방성, t = 두께, Kb = 벌크 이방성, Ms = 포화 자화, u0 = 유전율 상수인 것을 선택적으로 포함할 수 있다.

예 15에서, 예들 1 내지 14의 주제는, 제1 고정 층이 제2 고정 층과 역평행한 것을 선택적으로 포함할 수 있다.

예 16에서, 예들 1 내지 예 14의 주제는, 프로세서; 예들 1 내지 15 중 어느 하나에 따른 장치를 포함하는, 프로세서에 결합된 메모리; 및 시스템 외부의 컴퓨팅 노드와 통신하는, 프로세서에 결합된 통신 모듈을 포함하는 시스템을 선택적으로 포함할 수 있다.

통신 모듈은, 예를 들어 도 4의 요소(1026), 무선 라디오 인터페이스, 안테나들, OFDM 모듈 등을 포함할 수 있다.

예 17에서, 예들 1 내지 16의 주제는, pMTJ를 포함하는 비휘발성 메모리를 포함하는 모바일 컴퓨팅 노드를 선택적으로 포함할 수 있다.

이러한 노드는 사물 인터넷에 포함된 스마트폰 또는 웨어러블 디바이스를 포함할 수 있다.

예 18은, 기판; 제1 고정 층, 제2 고정 층, 및 제1 고정 층과 제2 고정 층 사이의 자유 층을 포함하는, 기판 상의 수직 자기 터널 접합(pMTJ); 제1 고정 층과 자유 층 사이의 제1 유전체 층; 및 제2 고정 층과 자유 층 사이의 제2 층을 포함하는 장치를 포함한다.

예 19에서, 예 18의 주제는, 제2 층이 유전체 층 및 비자성 금속 필름 중 적어도 하나를 포함하는 것을 선택적으로 포함할 수 있다.

예 20에서, 예들 18-19의 주제는, 제1 고정 층이 제1 고정 층 유효 이방성 상수(K_eff)를 가지며, 제2 고정 층이 제2 고정 층 K_eff를 가지며, 제1 고정 층 K_eff가 제2 고정 층 K_eff보다 큰 것을 선택적으로 포함할 수 있다.

예 21에서, 예들 1 내지 17의 주제는, 자유 층이 CoFeB를 포함하는 하위층을 포함하고, 다른 하위층이 Ta, W, Mo, Hf, Ru, Pt, Cu, V, Cr, Nb, C, Mg를 포함하는 그룹에서 선택된 금속을 포함하는 것을 선택적으로 포함할 수 있다.

하위층이 Ta, W, Mo, Hf, Ru, Pt, Cu, V, Cr, Nb, C, Mg와 같은 금속을 포함할 수 있음을 언급하면, 이는 또한 이들 금속의 합금들, 및 이들 금속의 질화된 또는 산화된 버전들을 포함한다.

예 22에서, 예들 1 내지 17 및 21의 주제는, 제1 고정 층과 직접 접촉하는 비정질 결합 층을 선택적으로 포함할 수 있다.

예 22의 다른 버전에서, 예들 1 내지 17 및 21의 주제는, 제1 고정 층 또는 제2 고정 층과 직접 접촉하는 비정질 결합 층을 선택적으로 포함할 수 있다.

예 22의 다른 버전에서, 예들 1 내지 17 및 21의 주제는, 제1 고정 층과 직접 접촉하는 비정질 결합 층 및 제2 고정 층과 직접 접촉하는 다른 비결정질 결합 층을 선택적으로 포함할 수 있다.

예 23에서, 예들 1-17 및 21-22의 주제는, 제1 고정 층, 제2 고정 층 및 자유 층 각각이 체심 입방(body-centered cubic)(BCC) 100 격자 구조를 갖는 CoFeB 부분을 갖는 것을 선택적으로 포함할 수 있다.

예를 들어, 고정 층에서는 반드시 BCC100일 필요가 없는 다른 재료들(예를 들어, Co/Pt)이 있을 수 있다.

예 24는 방법을 포함하며, 이 방법은, 자유 층의 위와 아래에 제1 및 제2 고정 층들을 포함하는 수직 자기 터널 접합(pMTJ) 스택을 형성하는 단계; 제1 및 제2 고정 층들의 자화를 제1 방향으로 배향시키는 단계; 제2 고정 층이 아닌 제1 고정층의 자화를 제1 방향과 역평행(AP)하게 배향시키는 단계를 포함하고; 제1 고정 층은 제1 고정 층 유효 이방성 상수(K_eff)를 가지며, 제2 고정 층은 제2 고정 층 K_eff를 가지며, 제1 고정 층 K_eff는 제2 고정 층 K_eff보다 크다.

예 25에서, 예 24의 주제는, (b) 자유 층이 제2 고정 하위층과 역평행 한지보다는 (a) 자유 층이 제1 고정 하위층과 역평행 한지에 더 크게 기초하여 pMTJ의 터널 자기 저항(TMR)을 결정하는 단계를 선택적으로 포함할 수 있다.

본 명세서에 사용된 바와 같이, "대칭" 고정 층들은 고정 층들이 고정 층들 사이에 위치한 임의의 자유 층으로부터 동일한 거리여야 한다는 것을 반드시 의미하는 것은 아니다. 이것은 또한 자유 층의 한쪽 측면과 고정 층들의 다른 총수가 정확히 동일해야 함을 의미하지 않는다.

본 발명의 실시예들에 대한 상기 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 총망라하거나, 또는 개시된 정확한 형태들에 본 발명을 제한하도록 의도되지 않았다. 이 설명 및 하기의 청구항들은 설명의 목적으로만 사용되며 제한적으로 해석되지 않는 좌측, 우측, 상부, 하부, 위, 아래, 상, 하, 제1, 제2 등의 용어를 포함한다. 예를 들어, 상대 수직 위치를 지정하는 용어는 기판 또는 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상부" 표면인 상황을 지칭한다; 기판은 실제로, 기판의 "상부" 측이 표준 지상 프레임 기준에서 "하부" 측보다 낮을 수 있고 "상부"라는 용어의 의미 내에 여전히 존재할 수 있도록 임의의 배향으로 존재할 수 있다. (청구항들을 포함하는) 본 명세서에서 사용되는 바와 같은 "상의(on)"라는 용어는 구체적으로 그렇게 지시되지 않는 한은 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 그와 직접 접촉한다는 것을 지시하지 않으며; 제1 층과 제1 층 상의 제2 층 사이에는 제3 층 또는 다른 구조체가 존재할 수 있다. 본 명세서에 설명된 디바이스 또는 물품의 실시예들은 다수의 위치 및 배향에서 제조되고, 사용되고, 또는 수송될 수 있다. 관련 기술분야의 통상의 기술자들은 상기 가르침에 비추어 다수의 변형 및 변경들이 가능하다는 것을 이해할 수 있다. 본 기술분야의 통상의 기술자는 도면에 도시된 다양한 컴포넌트들에 대한 균등한 조합들 및 치환들을 인식할 것이다. 따라서, 본 발명의 범위가 이런 상세한 설명에 의하지 않고, 오히려 본 명세서에 첨부된 청구항들에 의해 제한된다고 의도된다.

Claims

장치로서,
기판;
제1 고정 층, 제2 고정 층, 및 상기 제1 고정 층과 상기 제2 고정 층 사이의 자유 층을 포함하는, 상기 기판 상의 수직 자기 터널 접합(perpendicular magnetic tunnel junction)(pMTJ);
상기 제1 고정 층과 상기 자유 층 사이의 제1 유전체 층; 및
상기 제2 고정 층과 상기 자유 층 사이의 제2 유전체 층
을 포함하는 장치.
제1항에 있어서, 상기 제1 유전체 층은 상기 제1 고정 층 및 상기 자유 층과 직접 접촉하고; 상기 제2 유전체 층은 상기 제2 고정 층 및 상기 자유 층과 직접 접촉하는, 장치.
제2항에 있어서, 상기 제1 및 제2 유전체 층들은 각각 마그네슘(Mg) 및 산소(O)를 포함하고, 상기 제1 및 제2 고정 층들은 각각 코발트(Co), 철(Fe) 및 붕소(B)를 포함하고, 상기 자유 층은 Co, Fe 및 B를 포함하는 장치.
제2항에 있어서, 상기 제1 고정 층은 코발트(Co)를 포함하는 제1 하위층 및 백금(Pt)을 포함하는 다른 제1 하위층을 포함하고, 상기 제2 고정 층은 Co를 포함하는 제2 하위층 및 Pt를 포함하는 다른 제2 하위층을 포함하는 장치.
제2항에 있어서, (a) 상기 제1 고정 층은 제1 하위층들을 포함하고, 상기 제2 고정 층은 제2 하위층들을 포함하며, (b) 상기 제1 고정 층은 제1 고정 층 유효 이방성 상수(K_eff)를 가지고, 상기 제2 고정 층은 제2 고정 층 K_eff를 가지고, 상기 자유 층은 자유 층 K_eff을 가지며, (c) 상기 제1 고정 층 K_eff는 상기 제2 고정 층 K_eff보다 큰, 장치.
제5항에 있어서, 상기 제1 고정 층은 상기 제2 고정 층과 역평행(anti-parallel)한, 장치.
제6항에 있어서, 상기 제1 고정 층은 상기 제2 고정 층보다 두꺼운, 장치.
제6항에 있어서, 상기 제1 고정 층은 상기 제2 고정 층보다 더 많은 하위층들을 포함하는 장치.
제6항에 있어서, (a) 상기 제1 고정 층은 코발트(Co), 철(Fe) 및 붕소(B)를 포함하는 하위층, 및 전극을 포함하는 추가적인 하위층을 포함하고; (b) 상기 하위층 및 상기 추가적인 하위층은 상기 제1 고정 층의 대향 단부들 상에 있는, 장치.
제6항에 있어서, 상기 pMTJ의 터널 자기저항(TMR)은 상기 자유 층이 상기 제1 고정 하위층과 역평행 한지 여부에 기초하는, 장치.
제6항에 있어서, 상기 pMTJ의 터널 자기저항(TMR)은, 상기 자유 층이 상기 제1 고정 하위층과 역평행 한지 여부에 기초하고 상기 자유 층이 상기 제2 고정 하위층과 역평행 한지 여부에는 기초하지 않는, 장치.
제6항에 있어서, 상기 pMTJ의 터널 자기저항(TMR)은, (b) 상기 자유 층이 상기 제2 고정 하위층과 역평행 한지 여부보다, (a) 상기 자유 층이 상기 제1 고정 하위층과 역평행 한지 여부에 의해 더 크게 영향을 받는, 장치.
제5항에 있어서, 상기 제2 고정 층 Keff는 상기 자유 층 Keff보다 큰, 장치.
제5항에 있어서, K_eff = Ki/t-Kb-Ms²u0/2, K_eff = 유효 수직 이방성, Ki = 계면 이방성, t = 두께, Kb = 벌크 이방성, Ms = 포화 자화, u0 = 유전율 상수인, 장치.
제1항에 있어서, 상기 제1 고정 층은 상기 제2 고정 층과 역평행한, 장치.
제1항에 있어서, 상기 제1 고정 층과 직접 접촉하는 비정질 결합 층을 포함하는 장치.
제1항에 있어서, 상기 제1 고정 층, 상기 제2 고정 층 및 상기 자유 층 각각은 체심 입방(BCC) 100 격자 구조를 갖는 CoFeB 부분을 갖는, 장치.
시스템으로서,
프로세서;
제1항 내지 제17항 중 어느 한 항에 따른 장치를 포함하는, 상기 프로세서에 결합된 메모리; 및
상기 시스템 외부의 컴퓨팅 노드와 통신하는, 상기 프로세서에 결합된 통신 모듈
을 포함하는 시스템.
제1항에 있어서, 상기 pMTJ를 포함하는 비휘발성 메모리를 포함하는 모바일 컴퓨팅 노드를 포함하는 장치.
제1항에 있어서, 상기 자유 층은 CoFeB를 포함하는 하위층, 및 Ta, W, Mo, Hf, Ru, Pt, Cu, V, Cr, Nb, C, Mg를 포함하는 그룹에서 선택된 금속을 포함하는 다른 하위층을 포함하는 장치.
장치로서,
기판;
제1 고정 층, 제2 고정 층, 및 상기 제1 고정 층과 상기 제2 고정 층 사이의 자유 층을 포함하는, 상기 기판 상의 수직 자기 터널 접합(pMTJ);
상기 제1 고정 층과 상기 자유 층 사이의 제1 유전체 층; 및
상기 제2 고정 층과 상기 자유 층 사이의 제2 층
을 포함하는 장치.
제21항에 있어서, 상기 제2 층은 유전체 층 및 비자성 금속 필름 중 적어도 하나를 포함하는 장치.
제21항에 있어서, 상기 제1 고정 층은 제1 고정 층 유효 이방성 상수((K_eff)를 가지고, 상기 제2 고정 층은 제2 고정 층 K_eff를 가지며, 상기 제1 고정 층 K_eff는 상기 제2 고정 층 K_eff보다 큰, 장치.
방법으로서,
자유 층의 위와 아래에 제1 및 제2 고정 층들을 포함하는 수직 자기 터널 접합(pMTJ) 스택을 형성하는 단계;
상기 제1 및 제2 고정 층들의 자화를 제1 방향으로 배향시키는 단계; 및
상기 제2 고정 층이 아닌 상기 제1 고정층의 자화를 상기 제1 방향과 역평행(AP)하게 배향시키는 단계
를 포함하고;
상기 제1 고정 층은 제1 고정 층 유효 이방성 상수(K_eff)를 가지고, 상기 제2 고정 층은 제2 고정 층 K_eff를 가지며, 상기 제1 고정 층 K_eff는 상기 제2 고정 층 K_eff보다 큰, 방법.
제24항에 있어서, (b) 상기 자유 층이 상기 제2 고정 하위층과 역평행 한지 여부보다, (a) 상기 자유 층이 상기 제1 고정 하위층과 역평행 한지 여부에 더 크게 기초하여 상기 pMTJ의 터널 자기저항(TMR)을 결정하는 단계를 포함하는 방법.