KR20160064073A

KR20160064073A - 결합된 자유 자성 층들을 갖는 수직 스핀 전달 토크 메모리(sttm) 디바이스

Info

Publication number: KR20160064073A
Application number: KR1020167003987A
Authority: KR
Inventors: 찰스 씨. 쿠오; 칸 오구즈; 마크 엘. 닥지; 브라이언 에스. 도일; 사티아르트 수리; 로버트 에스. 차우; 데이비드 엘. 켄케; 록사나 골리자데 모자라드; 아누라그 챠우드리
Original assignee: 인텔 코포레이션
Priority date: 2013-09-27
Filing date: 2014-09-02
Publication date: 2016-06-07
Also published as: EP3050060A4; TW201525996A; TWI590242B; WO2015047672A1; US20150091110A1; CN105474320A; EP3050060A1

Abstract

안정성 및 댐핑이 향상된 수직 스핀 전달 토크 메모리(STTM) 디바이스들이 개시된다. 예를 들어, 자기 터널링 접합을 위한 재료 층 스택은 고정 자성 층을 포함한다. 고정 자성 층 위에 유전체 층이 배치된다. 유전체 층 위에 제1 자유 자성 층이 배치된다. 제2 자유 자성 층이 제1 자유 자성 층과 자기적으로 결합된다.

Description

결합된 자유 자성 층들을 갖는 수직 스핀 전달 토크 메모리(STTM) 디바이스{PERPENDICULAR SPIN TRANSFER TORQUE MEMORY (STTM) DEVICE WITH COUPLED FREE MAGNETIC LAYERS}

본 발명의 실시예들은 메모리 디바이스들의 분야에 관한 것이고, 특히 안정성을 향상하고 낮은 댐핑을 제공하기 위해 자유 자성 층들이 결합된 수직 스핀 전달 토크 메모리(STTM)(spin transfer torque memory) 디바이스들에 관한 것이다.

지난 수십 년 동안, 집적 회로들의 피처들의 크기조정(scaling)은 계속 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 크기조정은 제한된 면적(real estate)의 반도체 칩들 상에서 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품들을 제조하게 된다. 하지만, 점점 더 많은 용량을 위한 추진이 쟁점이다. 각 디바이스의 성능을 최적화할 필요성이 더욱 중요해지고 있다.

스핀 토크 디바이스들의 동작은 스핀 전달 토크 현상을 기반으로 한다. 전류가 고정 자성 층으로 지칭되는 자화 층을 통과할 경우, 이는 스핀-분극(spin polarized)되어 나올 것이다. 각 전자의 통과에 의해, 그의 스핀(각 모멘트)은 자유 자성 층으로 지칭되는 다음 자성 층의 자화에 전달되어, 그 자화에 작은 변화를 유발할 것이다. 이는, 사실상, 자화의 토크-유발 세차운동(torque-causing precession of magnetization)이다. 전자들의 반사로 인해, 토크가 또한 관련된 고정 자성 층의 자화에 가해진다. 결국, 전류가 특정 임계값(자성 재료 및 그의 환경에 의해 유발된 댐핑(damping)의 함수임)을 초과할 경우, 자유 자성 층의 자화는 전형적으로 약 1-10 나노초에서 전류의 펄스에 의해 스위칭 될 것이다. 고정 자성 층의 자화는, 기하학적 구조로 인해 또는 인접한 반-강자성 층으로 인해 관련된 전류가 그의 임계치 미만이므로 변하지 않은 채로 있을 수 있다.

스핀 전달 토크는 자기 랜덤 액세스 메모리에서 능동 엘리먼트를 플립하는데 사용될 수 있다. 스핀 전달 토크 메모리 또는 STTM은 능동 엘리먼트들을 플립하기 위해 자기장을 사용하는 종래의 자기 랜덤 액세스 메모리(MRAM)(Magnetic Random Access Memory)보다 전력 소비가 더 낮고 크기 조정성이 더 우수한 장점을 갖는다. 하지만, STTM 디바이스 제조 및 사용 분야에서 상당한 개선이 여전히 필요하다.

도 1은 종래의 스핀 전달 토크 메모리(STTM) 디바이스를 위한 재료 층 스택에서 CoFeB 층의 댐핑-대-두께의 도표를 예시한다.
도 2는 본 발명의 일 실시예에 따른, 수직 STTM 디바이스를 위한 재료 층 스택의 단면도를 예시한다.
도 3은 본 발명의 일 실시예에 따른, 자기적으로 결합된 자유 층들과의 코히어런트 스위칭의 일례를 도시하는 도표를 예시한다.
도 4는 본 발명의 다른 실시예에 따른, 수직 STTM 디바이스를 위한 다른 재료 층 스택의 단면도를 예시한다.
도 5는 본 발명의 일 실시예에 따른, 재료 스택에 대한 댐핑 값을 측정하는 도표(500)를 예시한다.
도 6은 본 발명의 다른 실시예에 따른, 수직 STTM 디바이스를 위한 다른 재료 층 스택의 단면도를 예시한다.
도 7은 본 발명의 다른 실시예에 따른, 수직 STTM 디바이스를 위한 다른 재료 층 스택의 단면도를 예시한다.
도 8은 본 발명의 일 실시예에 따른, 스핀 전달 토크 엘리먼트를 포함하는 스핀 전달 토크 메모리 비트 셀의 개략도를 예시한다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템의 블록도를 예시한다.
도 10은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.

향상된 안정성과 낮은 댐핑을 제공하기 위해 자유 자성 층들이 결합된 수직 스핀 전달 토크 메모리(STTM) 디바이스가 설명된다. 다음의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 특정 자성 층 통합 및 재료 체제들과 같은 다수의 특정 상세들이 개시된다. 본 발명의 실시예는 이들 특정 상세 없이도 실시될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지의 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 게다가, 도면에 도시된 다양한 실시예는 예시적으로 제시된 것이며 일정한 크기로 도시될 필요가 없다는 것을 이해해야 한다.

하나 이상의 실시예는 수직 STTM 시스템들에서 안정성을 증가시키고 댐핑을 감소시키거나 낮은 댐핑을 유지하기 위한 방법들과 관련된다. 응용들은, 임베디드 메모리, 임베디드 NVM(Non-Volatile Memory), MRAM(Magnetic Random Access Memory), MTJ(Magnetic Tunnel Junction) 디바이스들, NVM, 수직 MTJ, STTM 및 논-임베디드(non-embedded) 또는 독립형(stand-alone) 메모리들에서의 사용을 포함할 수 있다. 일 실시예에서, 수직 STTM 디바이스들에서의 안정성은 아래 더 상세히 설명되는 바와 같이, 제1 자유 자성 층을 제2 자유 자성 층에 결합시킴으로써 달성된다. 결합된 자유 자성 층은 향상된 안정성과 낮은 댐핑을 제공한다.

안정성은 STTM 기반 디바이스들 및 그로부터 제조된 메모리 어레이들의 크기 조정에 직면하는 가장 중요한 쟁점들 중 하나이다. 크기 조정이 계속됨에 따라, 크기 조정된 셀 크기에 맞추기 위한 더 작은 메모리 엘리먼트들에 대한 요구는, 소형 메모리 엘리먼트 크기에 대해 더 높은 안정성을 갖는 수직 STTM 쪽으로의 사업을 추진하게 하였다. 공통 수직 STTM들은 하부 전극, 고정 자성 층, 유전체 층(예를 들어, MgO), 자유 자성 층(예를 들어, CoFeB), 캡핑 층(예를 들어, Ta), 및 상부 전극을 포함하는 재료 층 스택에 의해 달성된다. 재료 층 스택의 자기 터널 접합(MTJ)(Magnetic Tunnel Junction) 부분은, 고정 자성 층, 유전체 층, 및 자유 자성 층을 포함한다. 이런 재료 스택은 STTM을 제조하기 위한 기본 재료 스택이며 더 복잡하게 제조될 수 있다. 예를 들어, 반강자성 층은 또한 하부 전극과 고정 자성 층 사이에 포함될 수 있다. 또한, 전극들은 자체적으로 상이한 특성들을 갖는 다층의 재료를 포함할 수 있다. 재료 스택은 그 가장 기본적인 형태가 면내 시스템(in-plane system)일 수 있으며, 여기서 자성 층들의 스핀들은 층들 자체와 동일한 평면 내에 있다. 하지만, 층 또는 계면 가공으로, 재료 스택은 수직 스핀 시스템을 제공하도록 제조될 수 있다. 일례에서, 자유 자성 층, 예를 들어, CoFeB로 이루어진 자유 자성 층은 면내 STTM 디바이스들에 사용되는 종래의 두께보다 얇게 된다. 얇은 정도는 유전체 층의 산소와 상호작용하는(예를 들어, 마그네슘 산화물(MgO) 층과 상호작용하는) 자유 자성 층의 철/코발트(Fe/Co)로부터 획득된 수직 컴포넌트가 자유 CoFeB 층의 면내 컴포넌트보다 더 우세하도록 충분할 수 있다. 이 예는 자유 층의 한 계면(즉, CoFeB-MgO 계면)과 결합하는 단일 층 시스템을 기반으로 한 수직 시스템을 제공한다. MgO 층으로부터의 산소에 의한 CoFeB 층의 표면 철/코발트 원자들(Fe/Co)의 산화도는 수직-우세 스핀 상태(perpendicular-dominated spin state)들을 갖기 위한 자유 층의 강도(안정성)를 제공한다. 이 종래의 스택은 높은 안정성과 낮은 댐핑을 제공하지 못했다. 안정성은 2개의 자기 상태(예를 들어, (1, 0), (병렬, 반-병렬)) 사이의 에너지 장벽으로 규정된다. 안정성은 효과적인 자기 이방성, 자유 자성 층의 두께 및 자유 자성 층의 면적의 곱과 동일하다. 댐핑은 스핀이 한 상태에서 다른 상태로 스위칭할 때 스핀의 자화가 경험하는 자기 마찰과 관련된다. 댐핑이 클수록 더 큰 기입 전류가 필요한 것을 의미한다. 그러나 단일 자유 자성 층(예를 들어, CoFeB 필름)을 갖는 전술한 종래의 재료 스택에서, 댐핑은 상이한 종래의 재료 스택에 대해 도 1에 예시된 바와 같이 나노미터(nm) 단위의 CoFeB 두께가 감소함에 따라 증가한다. 그러므로, 더 얇은 CoFeB에 의해 표현되는 더 높은 안정성을 위해, 종래의 재료 스택은 더 큰 댐핑을 제공한다.

다른 양태에서, STTM 셀의 수직 속성 또는 우세의 안정성은 스택 내에서 추가적인 자유 자성 층의 사용에 의한 감소된 댐핑을 제공함에 따라 향상된다. 일례로서, 도 2는 본 발명의 일 실시예에 따른, 수직 STTM 디바이스를 위한 재료 층 스택의 단면도를 예시한다. 도 2를 참고하면, 수직 STTM 디바이스를 위한 재료층 스택(200)은 전극(202)(예를 들어, 하부 전극), 고정 자성 층(206), 유전체 층(208), 자유 자성 층(210), 도전성 층(212), 자유 자성 층(214), 캡핑 층(216), 및 전극(220)(예를 들어, 상부 전극)을 포함한다. 일 실시예에서, 도 2에 도시된 재료 스택은 수직 시스템이며, 여기서, 자성 층들의 스핀들은 층들 자체의 평면에 대해 수직이다. 유전체 층(208)은 마그네슘 산화물(MgO)일 수 있다. 이런 층(208)은 대략 10옴 미크론²의 RA(resistance*area)를 가질 수 있다. MgO는 MTJ들에 사용된 스핀 필터링 터널링 유전체이다. 유전체 층은 또한 자유 자성 층(210)에 대한 결정화 템플릿(예를 들어, BCC 001 배향)을 제공한다. 일 실시예에서, 자유 자성 층(210)은 CoFeB이다. 이런 층은 대략 0.5-1.5nm(예를 들어, 1nm)의 두께를 가질 수 있다. 이런 층은 메모리 스토리지로서 이용될 수 있다. 도전성 층(212)은 다음 중 적어도 하나를 포함하는 얇은 도전성 필름이다: 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 및 마그네슘(Mg). 도전성 층(212)은, 도전성 층이 자유 층(210)의 유효 두께를 증가시키도록 자유 층들(210 및 214)을 함께 자기적으로 결합시켜, 동일하게 주어진 영역에 대한 전반적인 안정성을 향상시킨다. 더 두꺼운 CoFeB층은 자기 이방성이 수직 자화에서 면내 자화로 떨어지게 하므로, 단일 자유 층의 두께가 증가될 수 없으며 안정성에서 동일한 개선을 달성할 수 없음에 유의한다. 도전성 층은 또한 자유 층으로부터 도펀트를 제거하여(예를 들어, CoFeB로부터 붕소를 제거하여), 자유 층의 결정화를 향상시킨다. 더 좋은 자유 층 결정화는 안정성과 스핀 분극화를 향상시킨다. 또한, 도전성 층은 댐핑을 최소화하기 위해 단지 몇 옹스트롬(예를 들어, lnm보다 아주 작은)이여야 한다. 자유 층(214)은 자유 층의 전체 두께를 증가시킴으로써 Keff*t 증가를 돕기 위해 자유 층(210)에 자기적으로 결합된다. 자유 층(214)의 예들은 CoFeB(예를 들어, 대략 1nm) 또는 n번의 Co/Pd와 같은 강자성 재료(예를 들어, Co, CoFe) 및 비자성 재료(예를 들어, Pd, Pt)의 다층을 포함하고, n은 층들의 수와 동일하고, Co와 Pd는 각각 대략 0.3nm의 두께를 갖는다. 도전성 캡 층(216)은 자유 층(214) 위에 배치되고, 낮은 댐핑 재료로서 사용될 수 있다. 도전성 캡 층은 MgO 또는 TaOx와 같은 도전성 산화물과 같은 비금속일 수 있다. 금속성 캡에서는, 댐핑을 최소화하는, 작은 스핀 믹싱 전도도를 갖는 재료를 이용하는 것이 선호된다. 이들은 전형적으로, 예를 들어 탄소(C), Ti, Al, TiN, TiAlN과 같은 작은 원자 번호(Z)를 가진 더 가벼운 원소들이다. 그러나 캡핑 필름의 타입은 자유 층 재료의 충분한 두께(예를 들어, Ta 캡핑 층에 인접한 CoFeB에 대해 대략 2nm)가 있는 경우 중요하지 않다. 더 두껍게 결합된 자유 층에서는, Ta 또는 Ru와 같은 더 무거운 원소로 이루어진 캡핑 층이 허용될 수 있다. 그러므로, 캡핑 층의 선택은 댐핑을 최소화하는 데에 중요하다.

도 3은 본 발명의 일 실시예에 따른, 자기적으로 결합된 자유 층들과의 코히어런트 스위칭의 예를 도시하는 도표를 예시한다. 도표(300)는, 2개의 자유 층(예를 들어, Co₂₀Fe₆₀B₂₀)의 전체 두께가 1.04nm과 1.93nm 사이에서 변하는, Si02, Mg, 제1 자유 층, Ta, 제2 자유 층 및 MgO를 포함하는 재료 스택에 대한 정정 모멘트(emu)-대-자기장(Oe)을 나타낸다. 스위칭 특성(예를 들어, 제1 상태에서 제2 상태로의 더 첨예한 스위칭 전이)은 수직 자화를 계속 유지하는 동안 2개의 CoFeB의 전체 두께가 증가함에 따라 개선된다.

도 4는 본 발명의 다른 실시예에 따른, 수직 STTM 디바이스를 위한 다른 재료 층 스택의 단면도를 예시한다. 수직 STTM 디바이스에 대한 재료 층 스택(400)은 전극(402)(예를 들어, 하부 전극), 고정 자성 층(406)(예를 들어, CoFeB 층), 유전체 층(408)(예를 들어, 대략 1nm의 MgO 층), 자유 자성 층(410)(예를 들어, 대략 1nm의 CoFeB 층), 도전성 층(411)(예를 들어, 대략 0.3nm의 Ta 층), 자유 자성 층(414)(예를 들어, 대략 1nm의 CoFeB 층), 유전체 층(414)(예를 들어, 대략 0.7nm의 MgO 층), 캡핑 층(416), 및 전극(420)(예를 들어, 상부 전극)을 포함한다. 유전체 층(414)의 두께는 유전체 층(408)의 RA가 유전체 층(414)의 RA보다 아주 작도록 선택되었다. 자유 층들(410 및 412)은 높은 안정성을 달성하기 위해 함께 결합된다. 도전성 층(411)의 두께, 및 이 두께와 자유 층들(410 및 412)의 두께의 비는 댐핑을 최소화하도록 설계될 수 있다. 예를 들어, 일 실시예에서, 도전성 층(411)은 대략 0.3nm의 두께를 갖고, 자유 층들(410 및 412)은 각각 대략 1nm의 두께를 갖는다. 두께 비는 이상적으로 댐핑을 최소화하기 위해 어느 정도까지 증가될 수 있지만, 이 비는 더 두꺼운 비가 수직 자화의 손실을 유발한다는 점에서 제한된다. 도전성 필름의 두께는 Ta를 위한 대략 1nm의 상한을 갖는 가능한 얇게 설계된다. 자유 층 스택의 각각의 단부에서 이중 유전체 층들(408 및 414)(예를 들어, 대략 0.7nm의 MgO 층)은 CoFeB에서 MgO로의 스핀-확산(즉, 스핀 펌핑)을 제거함에 의해 그 단부들에서 댐핑을 억제한다. 스택(400)이 제조되고 댐핑은 고유 값(intrinsic value)들 근처에 있도록 결정된다.

도 5는 본 발명의 일 실시예에 따른, 재료 스택의 댐핑 값을 측정하기 위한 도표(500)를 예시한다. 도표(500)는 재료 스택에 대한 강자성 공진을 예시한다. 댐핑, 알파, (예를 들어, 0.0064)는 커브(510)의 기울기로부터 추출될 수 있다. 재료 스택은 대략 0.005의 고유 댐핑 값을 갖는다.

도 6은 본 발명의 다른 실시예에 따른, 수직 STTM 디바이스를 위한 다른 재료 층 스택의 단면도를 예시한다. 수직 STTM 디바이스를 위한 재료 층 스택(600)은 전극(601)(예를 들어, 하부 전극), 고정 자성 층(602)(예를 들어, CoFeB 층), 유전체 층(603)(예를 들어, 대략 1nm의 MgO 층), 자유 자성 층(604)(예를 들어, 대략 1nm의 CoFeB 층), 도전성 층(606)(예를 들어, 대략 0.3nm의 Ta 층), 및 강자성 및 비자성 층들을 교호하는 다층 스택(617)을 포함한다. 예를 들어, 다층 스택(617)은 비자성 층(608)(예를 들어, Pd), 강자성 층(610)(예를 들어, Co), 비자성 층(612)(예를 들어, Pd), 강자성 층(614)(예를 들어, Co), 및 비자성 층(616)(예를 들어, Pd)을 포함한다. 다층 스택(617)은 제2 자유 자성 층의 역할을 한다. 스택(600)은 도전성 층(618)(예를 들어, 대략 0.3nm의 Ta), 자유 자성 층(620)(예를 들어, 대략 1nm의 CoFeB 층), 유전체 층(622)(예를 들어, 대략 0.7nm의 MgO 층), 및 전극(630)(예를 들어, 상부 전극)을 더 포함한다. 그러므로, 재료 스택은 자유 자성 층(604), 다층 스택(617) 및 자유 자성 층(620)을 포함하는 3개의 상이한 자유 자성 층을 포함한다. 추가적인 자유 자성 층 및/또는 다층 스택이 포함될 수 있다.

재료 스택(600)은 다층(617)이 자유(예를 들어, CoFeB)/도전성(예를 들어, Ta) 층들 사이에 삽입되는 것을 제외하고는, 재료 스택(400)과 유사하다. 다층 스택의 강력한 수직 자화는 낮은 댐핑 값을 유지하는 동안 안정성을 향상시킨다. 전형적으로 Co/Pd의 두께 값들은, 계면 이방성이 더 얇은 필름으로 향상되고 Co:Pd 비가 댐핑을 최소화하기 위해 작게 유지되기 때문에 대략 0.3nm/0.3nm이다.

도 7은 본 발명의 다른 실시예에 따른, 수직 STTM 디바이스를 위한 다른 재료 층 스택의 단면도를 예시한다. 수직 STTM 디바이스를 위한 재료 층 스택(700)은 전극(702)(예를 들어, 하부 전극), 고정 자성 층(704)(예를 들어, CoFeB 층), 유전체 층(706)(예를 들어, 대략 1nm의 MgO 층), 자유 자성 층(708)(예를 들어, 대략 1nm의 CoFeB 층), 도전성 층(710)(예를 들어, 대략 0.3nm의 Ta 층), 및 강자성 및 비자성 층들을 교호하는 다층 스택(717)을 포함한다. 예를 들어, 다층 스택(717)은 비자성 층(712)(예를 들어, Pd), 강자성 층(714)(예를 들어, Co), 비자성 층(716)(예를 들어, Pd), 강자성 층(718)(예를 들어, Co), 및 비자성 층(720)(예를 들어, Pd)을 포함한다. 스택(700)은 전극(730)(예를 들어, 상부 전극)을 더 포함한다.

다층 스택(717)은 도전성 층(710)을 통해 자유 층(708)에 자기적으로 결합된다. Co, Pd, 및 도전성 층 두께들은 각각 강력한 자기적 결합, 높은 안정성 및 낮은 댐핑을 보장하기 위해 몇 옹스트롬(예를 들어, 대략 0.3nm)으로 유지된다. CoFeB 및 MgO는 이전 예에서와 같이 대략 1nm에서 더 두꺼운 채로 남아 있다.

본 발명의 특정 양태들 및 적어도 일부 실시예들에서, 소정 용어들은 소정의 정의 가능한 의미를 유지한다. 예를 들어, "자유(free)" 자성 층은 연산 가능한 변수(computational variable)를 저장하는 자성 층이다. "고정" 자성 층은 고정 자화를 갖는 자성 층이다(자유 자성 층보다 더 경자성임(magnetically harder)). 터널링 유전체(예를 들어, MgO) 또는 터널링 산화물과 같은 터널링 장벽은 자유 및 고정 자성 층들 사이에 배치된 것이다. 고정 자성 층은 관련 회로에 대한 입력들 및 출력들을 생성하도록 패터닝될 수 있다. 자화는 입력 전극들을 통해 전류를 통과시키는 동안 스핀 전달 토크 효과에 의해 기입될 수 있다. 자화는 출력 전극들에 전압을 인가하는 동안 터널링 자기-저항 효과를 통해 판독될 수 있다. 일 실시예에서, 유전체 층(예를 들어, 유전체 층(208))의 역할은 큰 자기-저항 비를 유발하는 것이다. 자기-저항은, 2개의 강자성 층이 반-평행 자화(anti-parallel magnetization)들을 가질 경우의 저항들과 평행 자화들을 갖는 상태의 저항 간의 차이의 비이다.

도 2, 4, 6 및 7을 참조하면, 자유 자성 층, 유전체 층(터널링 장벽 층) 및 고정 자성 층을 포함하는 스핀 전달 토크 엘리먼트(200, 400, 600 또는 700)의 일부는 자기 터널링 접합으로 알려져 있다. 자유 자성 층 및 고정 자성 층은 강자성 층들일 수 있다. 하부 자유 자성 층과 고정 자성 층을 분리하는 유전체 층(터널링 장벽 층)은, 상부 전극과 하부 전극 사이에 바이어스 전압이 인가되면, 전자들이 이를 통해 터널링할 수 있도록 하는 두께(예를 들어, 약 1나노미터인 자유 자성 층과 고정 자성 층 사이의 거리)를 가질 수 있다.

일 실시예에서, MTJ는 본질적으로 저항기로서 작용하며, 여기서 MTJ를 통과하는 전기 경로의 저항은 자유 자성 층 및 고정 자성 층에서의 자화의 방향 또는 배향에 따라 "고(high)" 또는 "저(low)" 중 하나인, 2개의 저항 상태로 존재할 수 있다. 스핀 방향이 자유 자성 층(210)에서 하향(소수) 방향일 경우, 고 저항 상태가 존재하고, 여기서, 자유 자성 층 및 고정 자성 층에서의 자화 방향은 서로 실질적으로 반대이거나 반평행이다. 스핀 방향이 결합된 자유 자성 층에서 상향(다수) 방향인 경우, 저 저항 상태가 존재하고, 여기서, 자유 자성 층 및 고정 자성 층에서의 자화 방향은 서로 실질적으로 정렬되거나 평행이다. MTJ의 저항 상태에 관한 용어 "저" 및 "고"는 서로 상대적인 것으로 이해되어야 한다. 다시 말해, 고 저항 상태는 단지 저 저항 상태보다 더 높은 저항을 검출할 수 있는 것이며, 그 역도 성립한다. 따라서, 검출 가능한 저항의 차이로 인해, 저 저항 및 고 저항 상태들은 상이한 정보 비트들(즉, "0" 또는 "1")을 나타낼 수 있다.

결합된 자유 자성 층들에서 자화의 방향은 스핀-분극 전류를 사용하는 스핀 전달 토크("STT")로 불리는 프로세스를 통해 스위칭될 수 있다. 전류는 일반적으로 비-분극된다(예를 들어, 약 50% 스핀-업(spin-up) 및 약 50% 스핀-다운(spin-down) 전자들로 구성됨). 스핀 분극 전류는 고정 자성 층을 통해 전류를 통과시킴으로써 생성될 수 있는 스핀-업 또는 스핀-다운의 다수의 전자를 가지는 전류이다. 고정 자성 층으로부터의 스핀 분극 전류의 전자들은, 터널링 장벽 또는 유전체 층(208)을 통해 터널링하고, 자신의 스핀 각 모멘트를 자유 자성 층에 전달하며, 여기서 자유 자성 층은 자신의 자기 방향을 반-평행으로부터 고정 자성 층의 자기 방향으로 또는 이에 평행하게 배향할 것이다. 자유 자성 층은 전류를 반전함으로써 자신의 원래의 배향으로 돌아올 수 있다.

따라서, MTJ는 그의 자화 상태에 의해 단일 비트의 정보("0" 또는 "1")를 저장할 수 있다. MTJ에 저장된 정보는 MTJ를 통해 전류를 구동함으로써 감지된다. 자유 자성 층(들)은 자신의 자기 배향을 유지하기 위한 전력을 필요로 하지 않는다. 이와 같이, 디바이스에 대한 전력이 제거될 경우 MTJ의 상태가 보존된다. 따라서, 스택(200, 400, 600 또는 700)으로 각각 구성된 스핀 전달 토크 메모리 비트 셀은 일 실시예에서 비휘발성이다.

다시 도 2, 3, 4, 6 및 7과 관련된 설명을 참고하면, 자기 터널링 접합에 사용되는 자성 재료 층들을 포함하는 층들의 스택은 메모리 비트 셀로서 제조하는데 사용될 수 있다. 예를 들어, 도 8은 본 발명의 일 실시예에 따른, 스핀 전달 토크 엘리먼트(810)를 포함하는 스핀 전달 토크 메모리 비트 셀(800)의 개략도를 도시한다.

도 8을 참고하면, 스핀 전달 토크 엘리먼트(810)는 전극(802)(예를 들어, 하부 전극), 전극(802) 위에 배치된 고정 자성 층(804), 고정 자성 층 위에 배치된 유전체 층(806), 유전체 층 위에 배치된 제1 자유 자성 층(807), 제1 자성 층과 제2 자유 자성 층(809) 사이에 배치된 도전성 재료 층(808)을 포함할 수 있다. 도전성 재료 층은 제2 자유 자성 층을 제1 자유 자성 층에 자기적으로 결합시킨다. 엘리먼트(810)(예를 들어, 200, 400, 600, 700)는 또한 제2 자유 자성 층 위에 배치되는 캡핑 층(812) 및 전극(816)(예를 들어, 상부 전극)을 포함한다. 트랜지스터(834)는 도 8에 예시된 바와 같이 하부 전극, 소스 라인 및 워드 라인에 전기적으로 연결된다. 다른 실시예에서, 트랜지스터(834)는 하부 전극이 아닌 상부 전극에 전기적으로 연결된다. 일 실시예에서, 스핀 전달 토크 엘리먼트(810)는 수직 자성을 기반으로 한다.

상부 전극(816)은 비트 라인(832)에 전기적으로 연결될 수 있다. 하부 전극(802)은 트랜지스터(834)와 결합될 수 있다. 트랜지스터(834)는 통상의 기술자에게 이해될 방식으로 워드 라인(836) 및 소스 라인(838)과 결합될 수 있다. 스핀 전달 토크 메모리 비트 셀(800)은 통상의 기술자들이 이해하듯이 스핀 전달 토크 메모리 비트 셀(800)의 동작을 위해 추가적인 판독 및 기입 회로(도시되지 않음), 감지 증폭기(도시되지 않음), 비트 라인 기준(도시되지 않음) 등을 더 포함할 수 있다. 메모리 어레이(도시되지 않음)를 형성하기 위해 복수의 스핀 전달 토크 메모리 비트 셀(800)이 서로 동작 가능하게 연결될 수 있으며, 메모리 어레이는 비휘발성 메모리 디바이스 내에 통합될 수 있다는 것을 이해해야 한다. 트랜지스터(834)는 상부 전극 또는 하부 전극에 연결될 수 있지만, 후자의 경우만이 도시되어 있다는 것이 이해되어야 한다.

도 9는 본 발명의 일 실시예에 따른 전자 시스템(900)의 블록도를 도시한다. 전자 시스템(900)은 예를 들어, 휴대용 시스템, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 관련 메모리를 활용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(900)은 (프로세서(904) 및 제어 유닛(906)을 갖는) 마이크로프로세서(902), 메모리 디바이스(908) 및 입/출력 디바이스(910)를 포함할 수 있다(전자 시스템(900)은 다양한 실시예에서 복수의 프로세서, 제어 유닛, 메모리 디바이스 및/또는 입/출력 디바이스를 가질 수 있다는 것을 이해해야 한다). 일 실시예에서, 전자 시스템(900)은 프로세서(904)에 의해 데이터에 대해 수행될 동작들은 물론, 프로세서(904), 메모리 디바이스(908) 및 입/출력 디바이스(910) 사이의 다른 트랜잭션들도 정의하는 명령어들의 세트를 갖는다. 제어 유닛(906)은 명령어들이 메모리 디바이스(908)로부터 검색되어 실행되게 하는 동작들의 세트를 통해 순환함으로써 프로세서(904), 메모리 디바이스(908) 및 입/출력 디바이스(910)의 동작들을 조정한다. 메모리 디바이스(908)는 본 명세서에서 설명되는 바와 같은 스핀 전달 토크 엘리먼트를 포함할 수 있다. 일 실시예에서, 메모리 디바이스(908)는 도 9에 도시된 바와 같이 마이크로프로세서(902)에 내장된다.

도 10은 본 발명의 일 구현예에 따른 컴퓨팅 디바이스(1000)를 도시한다. 컴퓨팅 디바이스(1000)는 보드(1002)를 하우징한다. 보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이것들에만 국한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1004)는 보드(1002)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(1006)이 또한 보드(1002)에 물리적 및 전기적으로 결합된다. 추가 구현에서, 통신 칩(1006)은 프로세서(1004)의 일부이다.

그 응용들에 따라, 컴퓨팅 디바이스(1000)는 보드(1002)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.

통신 칩(1006)은 컴퓨팅 디바이스(1000)로/로부터의 데이터 전달을 위한 무선 통신을 가능케 한다. 용어 "무선(wireless)" 및 그 파생어들은, 무형의 매체를 통한 변조된 전자기 복사선(electromagnetic radiation)의 이용을 통해 데이터를 통신할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 그 용어는 관련 디바이스들이 임의의 배선을 포함하지 않음을 내포하진 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스와 이것들의 파생뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 설계된 임의의 다른 무선 프로토콜들을 포함하지만 이것들에만 국한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 더 단거리의 무선 통신에 전용화되고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 장거리의 무선 통신에 전용화될 수도 있다.

컴퓨팅 디바이스(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이(1010)를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 스핀 전달 토크 메모리와 같은 하나 이상의 디바이스(1012)를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.

통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징되는 집적 회로 다이(1020)를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 스핀 전달 토크 메모리와 같은 하나 이상의 디바이스(1021)를 포함한다.

추가 구현들에서, 컴퓨팅 디바이스(1000) 내에 하우징되는 다른 컴포넌트는 본 발명의 구현들에 따라 구축되는 스핀 전달 토크 메모리와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.

다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1000)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.

따라서, 본 발명의 하나 이상의 실시예는 일반적으로 마이크로전자 메모리의 제조에 관한 것이다. 마이크로전자 메모리는 비휘발성일 수 있으며, 여기서, 메모리는 전원이 공급되지 않는 경우에도 저장된 정보를 유지할 수 있다. 본 발명의 하나 이상의 실시예는 비휘발성 마이크로전자 메모리 디바이스들을 위한 수직 스핀 전달 토크 메모리 엘리먼트에 관한 것이다. 이러한 엘리먼트는, 비휘발성을 위한, 또는 내장형 동적 랜덤 액세스 메모리(eDRAM)의 대체로서, 내장형 비휘발성 메모리 내에 이용될 수 있다. 예를 들어, 그러한 엘리먼트는 주어진 기술 노드 내의 경쟁력 있는 셀 크기로 1T-IX 메모리(X = 캐패시터 또는 저항기)에 사용될 수 있다.

그러므로, 본 발명의 실시예들은 향상된 안정성과 낮은 댐핑을 가진 수직 스핀 전달 토크 메모리(STTM) 디바이스를 포함한다.

일 실시예에서, 자기 터널링 접합을 위한 재료 층 스택은 고정 자성 층(fixed magnetic layer), 고정 자성 층 위에 배치된 유전체 층, 유전체 층 위에 배치된 제1 자유 자성 층(free magnetic layer), 및 제1 자유 자성 층과 자기적으로 결합된 제2 자유 자성 층을 포함한다.

일 실시예에서, 도전성 재료 층은 제1 자유 자성 층과 제2 자유 자성 층 사이에 배치된다. 도전성 재료 층은 제1 자유 자성 층의 유효 두께를 증가시키기 위해 제1 자유 자성 층과 제2 자유 자성 층을 자기적으로 결합시킨다.

일 실시예에서, 도전성 재료 층은 다음 중 적어도 하나를 포함한다: 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf) 및 마그네슘(Mg).

일 실시예에서, 제1 자유 자성 층은 CoFeB를 포함하고, 유전체 층과 제1 자유 자성 층 간의 계면은 자기 터널링 접합을 위한 수직 자성 컴포넌트를 제공한다.

일 실시예에서, 제2 자유 자성 층은 CoFeB를 포함한다.

일 실시예에서, 제2 자유 자성 층은 유전체 층 위에 배치된 교호하는 강자성 및 비자성 층들의 하나 이상의 쌍을 포함한다. 교호하는 강자성 및 비자성 층들은 코발트(Co)와 팔라듐(Pd)을 포함할 수 있고, Pd 층은 도전성 재료 층 상에 배치된다.

일 실시예에서, 추가적인 유전체 층은 제2 자유 자성 층 위에 배치된다. 유전체 층들은 각각 마그네슘 산화물(MgO)을 포함할 수 있다.

일 실시예에서, 비휘발성 메모리 디바이스는 하부 전극, 하부 전극 위에 배치된 고정 자성 층, 고정 자성 층 위에 배치된 유전체 층, 유전체 층 위에 배치된 제1 자유 자성 층, 제1 자유 자성 층과 자기적으로 결합된 제2 자유 자성 층, 제2 자유 자성 층 위에 배치된 상부 전극, 및 상부 전극 또는 하부 전극, 소스 라인 및 워드 라인에 전기적으로 연결된 트랜지스터를 포함한다.

일 실시예에서, 비휘발성 메모리 디바이스는 제1 자유 자성 층과 제2 자유 자성 층 사이에 배치된 도전성 재료 층을 더 포함한다. 도전성 재료 층은 제1 자유 자성 층의 유효 두께를 증가시키기 위해 제1 자유 자성 층과 제2 자유 자성 층을 자기적으로 결합시킨다.

일 실시예에서, 제2 자유 자성 층은 CoFeB를 포함한다.

일 실시예에서, 제2 자유 자성 층은 유전체 재료 층 상에 배치된 교호하는 강자성 및 비자성 층들의 하나 이상의 쌍을 포함한다. 교호하는 강자성 및 비자성 층들은 각각 코발트(Co)와 팔라듐(Pd)을 포함할 수 있고, Pd 층은 도전성 재료 층 상에 배치된다.

일 실시예에서, 비휘발성 메모리 디바이스는 제2 자유 자성 층 위에 배치된 추가적인 유전체 층을 더 포함하고, 여기서 유전체 층들은 각각 마그네슘 산화물(MgO)을 포함한다.

일 실시예에서, 자기 터널링 접합을 위한 재료 층 스택은 고정 자성 층, 고정 자성 층 위에 배치된 유전체 층, 유전체 층 위에 배치된 자유 자성 층, 및 강자성 및 비자성 층들이 교호하는 다층 스택(multi-layer stack)을 포함한다. 다층 스택은 자유 자성 층과 자기적으로 결합된다.

일 실시예에서, 재료 층 스택은 자유 자성 층과 다층 스택 사이에 배치된 도전성 재료 층을 더 포함한다. 도전성 재료 층은 자유 자성 층의 유효 두께를 증가시키기 위해 자유 자성 층을 다층 스택에 자기적으로 결합시킨다.

일 실시예에서, 자유 자성 층은 CoFeB를 포함하고, 유전체 층과 자유 자성 층 간의 계면은 자기 터널링 접합을 위한 수직 자성 컴포넌트를 제공한다.

일 실시예에서, 교호하는 강자성 및 비자성 층들은 각각 코발트(Co)와 팔라듐(Pd)을 포함할 수 있고, Pd 층은 도전성 재료 층 상에 배치된다.

일 실시예에서, 재료 층 스택은 다층 스택 위에 배치된 추가적인 자유 자성 층을 더 포함한다.

일 실시예에서, 재료 층 스택은 추가적인 자유 자성 층과 다층 스택 사이에 배치된 추가적인 도전성 재료 층을 더 포함한다. 도전성 재료 층은 추가적인 자유 자성 층을 다층 스택에 자기적으로 결합한다.

Claims

자기 터널링 접합(magnetic tunneling junction)을 위한 재료 층 스택(material layer stack)으로서,
고정 자성 층(fixed magnetic layer);
상기 고정 자성 층 위에 배치된 유전체 층;
상기 유전체 층 위에 배치된 제1 자유 자성 층(free magnetic layer); 및
상기 제1 자유 자성 층과 자기적으로 결합된 제2 자유 자성 층
을 포함하는 재료 층 스택.
제1항에 있어서,
상기 제1 자유 자성 층과 제2 자유 자성 층 사이에 배치된 도전성 재료 층을 더 포함하고, 상기 도전성 재료 층은 상기 제1 자유 자성 층의 유효 두께를 증가시키기 위해 상기 제1 자유 자성 층과 제2 자유 자성 층을 자기적으로 결합시키는, 재료 층 스택.
제2항에 있어서, 상기 도전성 재료 층은, 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf) 및 마그네슘(Mg) 중 적어도 하나를 포함하는, 재료 층 스택.
제2항에 있어서, 상기 제1 자유 자성 층은 CoFeB를 포함하는, 재료 층 스택.
제1항에 있어서, 상기 제2 자유 자성 층은 CoFeB를 포함하는, 재료 층 스택.
제1항에 있어서, 상기 제2 자유 자성 층은 상기 유전체 재료 층 상에 배치된 교호하는(alternating) 강자성 및 비자성 층들의 하나 이상의 쌍을 포함하는, 재료 층 스택.
제6항에 있어서, 상기 교호하는 강자성 및 비자성 층들은 각각 코발트(Co)와 팔라듐(Pd)을 포함하고, Pd 층은 상기 도전성 재료 층 상에 배치되는, 재료 층 스택.
제1항에 있어서,
상기 제2 자유 자성 층 위에 배치된 추가적인 유전체 층을 더 포함하고, 상기 유전체 층들은 각각 마그네슘 산화물(MgO)을 포함하는, 재료 층 스택.
비휘발성 메모리 디바이스로서,
하부 전극;
상기 하부 전극 위에 배치된 고정 자성 층;
상기 고정 자성 층 위에 배치된 유전체 층;
상기 유전체 층 위에 배치된 제1 자유 자성 층;
상기 제1 자유 자성 층과 자기적으로 결합된 제2 자유 자성 층;
상기 제2 자유 자성 층 위에 배치된 상부 전극; 및
상기 상부 전극 또는 하부 전극, 소스 라인 및 워드 라인에 전기적으로 연결된 트랜지스터
를 포함하는 비휘발성 메모리 디바이스.
제9항에 있어서,
상기 제1 자유 자성 층과 제2 자유 자성 층 사이에 배치된 도전성 재료 층을 더 포함하고, 상기 도전성 재료 층은 상기 제1 자유 자성 층의 유효 두께를 증가시키기 위해 상기 제1 자유 자성 층과 제2 자유 자성 층을 자기적으로 결합시키는, 비휘발성 메모리 디바이스.
제10항에 있어서, 상기 도전성 재료 층은, 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf) 및 마그네슘(Mg) 중 적어도 하나를 포함하는, 비휘발성 메모리 디바이스.
제10항에 있어서, 상기 제1 자유 자성 층은 CoFeB를 포함하는, 비휘발성 메모리 디바이스.
제9항에 있어서, 상기 제2 자유 자성 층은 CoFeB를 포함하는, 비휘발성 메모리 디바이스.
제9항에 있어서, 상기 제2 자유 자성 층은 상기 유전체 재료 층 상에 배치된 교호하는 강자성 및 비자성 층들의 하나 이상의 쌍을 포함하는, 비휘발성 메모리 디바이스.
제14항에 있어서, 상기 교호하는 강자성 및 비자성 층들은 각각 코발트(Co)와 팔라듐(Pd)을 포함하고, Pd 층은 상기 도전성 재료 층 상에 배치되는, 비휘발성 메모리 디바이스.
제9항에 있어서, 상기 제2 자유 자성 층 위에 배치된 추가적인 유전체 층을 더 포함하고, 상기 유전체 층들은 각각 마그네슘 산화물(MgO)을 포함하는, 비휘발성 메모리 디바이스.
자기 터널링 접합을 위한 재료 층 스택으로서,
고정 자성 층;
상기 고정 자성 층 위에 배치된 유전체 층;
상기 유전체 층 위에 배치된 자유 자성 층; 및
강자성 및 비자성 층들이 교호하는 다층 스택(multi-layer stack)
을 포함하고, 상기 다층 스택은 상기 자유 자성 층과 자기적으로 결합되는, 재료 층 스택.
제17항에 있어서, 상기 자유 자성 층과 상기 다층 스택 사이에 배치된 도전성 재료 층을 더 포함하고, 상기 도전성 재료 층은 상기 자유 자성 층의 유효 두께를 증가시키기 위해 상기 자유 자성 층을 상기 다층 스택에 자기적으로 결합시키는, 재료 층 스택.
제18항에 있어서, 상기 도전성 재료 층은, 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf) 및 마그네슘(Mg) 중 적어도 하나를 포함하는, 재료 층 스택.
제17항에 있어서, 상기 자유 자성 층은 CoFeB를 포함하는, 재료 층 스택.
제18항에 있어서, 상기 교호하는 강자성 및 비자성 층들은 각각 코발트(Co)와 팔라듐(Pd)을 포함하고, Pd 층은 상기 도전성 재료 층 상에 배치되는, 재료 층 스택.
제17항에 있어서, 상기 다층 스택 위에 배치된 추가적인 자유 자성 층을 더 포함하는, 재료 층 스택.
제22항에 있어서, 상기 추가적인 자유 자성 층과 상기 다층 스택 사이에 배치된 추가적인 도전성 재료 층을 더 포함하고, 상기 도전성 재료 층은 상기 추가적인 자유 자성 층을 상기 다층 스택에 자기적으로 결합시키는, 재료 층 스택.