KR102384258B1 - 감소된 스위칭 전류를 갖는 수직 자기 메모리 - Google Patents

감소된 스위칭 전류를 갖는 수직 자기 메모리 Download PDF

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찰스 씨. 쿠오
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Abstract

실시예는 장치를 포함하며, 이 장치는, 기판; 및 고정 층과 제1 및 제2 자유 층들을 포함하는 수직 자기 터널 접합(pMTJ)을 포함하고; (a) 제1 자유 층은 코발트(Co), 철(Fe) 및 붕소(B)를 포함하고, (b) 제2 자유 층은 에피택셜이고 망간(Mn) 및 갈륨(Ga)을 포함한다. 다른 실시예들이 본 명세서에 설명된다.

Description

감소된 스위칭 전류를 갖는 수직 자기 메모리
본 발명의 실시예들은 반도체 디바이스들, 특히 자기 메모리의 분야에 관한 것이다.
미국 특허 출원 공보 제2015/0091110호에 기술된 바와 같이, 집적 회로에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 칩 상에 증가된 수의 메모리 디바이스들의 통합을 가능하게 하여, 용량이 증가된 제품들의 제조에 도움이 된다. 하지만, 점점 더 많은 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
스핀 토크 디바이스들의 작동은 스핀 전달 토크의 현상을 기반으로 한다. 전류가 고정 자성 층이라 불리는 자화 층을 통과하면, 자화 층으로부터 출력된 전류는 스핀 분극화될 것이다. 각 전자의 통과에 의해, 그의 스핀(각운동량)은 자유 자성 층으로 불리는 다음 자성 층에서 자화에 전달되고, 그 자화에 작은 변화를 유발할 것이다. 이는, 사실상, 자화의 토크-유발 세차운동(torque-causing precession of magnetization)이다. 전자들의 반사로 인해, 연관된 고정 자성 층의 자화에도 토크가 가해진다. 결국, 전류가 특정 임계치(자성 재료 및 그의 환경에 의해 유발된 댐핑(damping)의 함수임)를 초과할 경우, 자유 자성 층의 자화는 전형적으로 약 1-10 나노초에서 전류의 펄스에 의해 스위칭될 것이다. 고정 자성 층의 자화는 연관된 전류가 지오메트리 또는 인접한 경질 자성 층들에 기인하여 그 임계치 아래에 있기 때문에 변하지 않고 유지될 수 있다.
스핀 전달 토크는 자기 랜덤 액세스 메모리에서 능동 요소들을 플립(flip)하는데 사용될 수 있다. 스핀 전달 토크 메모리(STTM)는 능동 요소들을 플립하기 위해 자기장을 사용하는 종래의 자기 랜덤 액세스 메모리(MRAM)에 비해 전력 소비가 낮고 확장성이 우수한 장점들을 갖는다.
본 발명의 실시예들의 특징들 및 장점들이 첨부된 청구항들, 하나 이상의 예시적 실시예의 하기 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다. 적절한 것으로 간주되는 경우, 도면들 사이에서 대응하거나 유사한 요소들을 지시하기 위해 참조 라벨들이 반복된다.
도 1은 본 발명의 실시예에서 STTM 스택을 포함한다;
도 2는 본 발명의 실시예에서 STTM 스택을 포함한다. 스택(200)은 확산/결정 장벽 층(209)을 포함한다;
도 3은 본 발명의 실시예에서 "역방향" STTM 스택을 포함한다. 스택(300)은 자유 층들(303, 304) 사이에 확산/결정 장벽 층을 포함하지 않는다;
도 4는 본 발명의 실시예에서 "역방향" STTM 스택을 포함한다. 스택(400)은 자유 층들(403, 405) 사이에 확산/결정 장벽 층(404)을 포함한다; 및
도 5는 본 발명의 실시예가 포함되는 메모리 셀을 포함한다.
유사한 구조체들에 유사한 접미사 참조 명칭들이 제공될 수 있는 도면들을 이제 참조할 것이다. 다양한 실시예들의 구조체들을 좀 더 명백하게 보여주기 위해서, 본 명세서에 포함된 도면들은 반도체/회로 구조체들의 도식적 표현들이다. 그러므로, 예를 들어 현미경 사진에서, 제조된 집적 회로 구조체들의 실제 외관은 다르게 보일 수 있으나, 여전히 예시된 실시예들의 청구된 구조체들을 통합한다. 더욱이, 도면들은 예시된 실시예들을 이해하는 데 유용한 구조체들만을 도시할 수 있다. 도면들의 명료함을 유지하기 위해 본 기술분야에 알려진 추가적인 구조체들은 포함되지 않을 수 있다. 예를 들어, 반도체 디바이스의 모든 층이 반드시 도시되어 있는 것은 아니다. "실시예", "다양한 실시예들" 등은 특정한 피처들, 구조체들 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 특정한 피처들, 구조체들 또는 특성들을 포함하지는 않는다. 일부 실시예들은 다른 실시예들에 대해 기술된 피처들의 일부 또는 전부를 가질 수 있거나 또는 어느 것도 갖지 않을 수 있다. "제1", "제2", "제3" 등은 공통 객체를 설명하고 유사한 객체들의 다른 인스턴스들이 참조되고 있음을 나타낸다. 그러한 형용사들은 기술된 객체들이 시간적, 공간적, 순위적 또는 임의의 다른 방식 중 어느 하나로 주어진 시퀀스에 있어야만 한다는 것을 의미하지는 않는다. "접속된"은 요소들이 서로 직접 물리적 또는 전기적 접촉하고 있음을 나타낼 수 있고, "결합된"은 요소들이 서로 함께 동작하거나 상호 작용함을 나타낼 수 있지만 이들이 직접 물리적 또는 전기적 접촉하고 있을 수도 있고 그렇지 않을 수도 있다.
전술한 바와 같이, STTM은 종래의 MRAM에 비해 저전력 소모 및 양호한 확장성을 갖는다. 그러나 STTM들은 적극적으로 스케일링될 때 안정성이 떨어질 수 있다. 안정성은 STTM 기반 디바이스들 및 그로부터 제조된 메모리 어레이들의 스케일링에 직면하는 가장 중요한 문제점들 중 하나이다. 스케일링이 계속됨에 따라, 스케일링된 셀 크기에 맞추기 위한 더 작은 메모리 요소들에 대한 요구는, 소형 메모리 요소 크기들에 대해 더 높은 안정성을 갖는 수직 STTM들의 방향으로 업계를 이끌었다. 공통 수직 STTM들은 하부 전극, 고정 자성 층, 유전체 층(예를 들어, MgO), 자유 자성 층(예를 들어, CoFeB), 캡핑 층(예를 들어, Ta), 및 상부 전극을 포함하는 재료 층 스택에 의해 달성된다. 재료 층 스택의 자기 터널 접합(magnetic tunnel junction)(MTJ) 부분은, 고정 자성 층, 유전체 층, 및 자유 자성 층을 포함한다. 이 재료 스택은 STTM을 제조하기 위한 기본 재료 스택이며 보다 복잡하게 제조될 수 있다. 예를 들어, 반 강자성 층은 하부 전극과 고정 자성 층 사이에 포함될 수도 있다. 또한, 전극들은 자체적으로 상이한 특성들을 갖는 다층의 재료를 포함할 수 있다. 재료 스택은 그 가장 기본적인 형태가 면내 시스템(in-plane system)일 수 있으며, 여기서 자성 층들의 스핀들은 층들 자체와 동일한 평면 내에 있다. 그러나 층 또는 계면 공학에 의해, 재료 스택은 수직 스핀 시스템을 제공하도록 제조될 수 있다. 일례에서, 자유 자성 층(예를 들어, CoFeB로 구성된 자유 자성 층)은 면내 STTM 디바이스들에 사용되는 종래의 두께로부터 얇게 된다. 얇은 정도는, 유전체 층 내의 산소와 상호 작용하는(예를 들어, 마그네슘 산화물(MgO) 층과 상호 작용하는) 자유 자성 층 내의 철/코발트(Fe/Co)로부터 획득된 수직 컴포넌트가 자유 CoFeB 층의 면내 컴포넌트에 비해 우세하도록 충분할 수 있다. 이 예는 자유 층의 하나의 계면(즉, CoFeB-MgO 계면)에 결합하는 단일 층 시스템에 기초한 수직 시스템을 제공한다. MgO 층으로부터의 산소에 의한 CoFeB 층 내의 표면 철/코발트 원자들(Fe/Co)의 산화도는 수직-우세 스핀 상태(perpendicular-dominated spin state)들을 갖기 위한 자유 층의 강도(안정성)를 제공한다.
전술한 종래의 스택은 높은 안정성 및 낮은 댐핑을 제공하지 못한다. 안정성은 2개의 자기 상태(예를 들어, (1, 0), (평행, 역평행)) 사이의 에너지 장벽으로서 정의된다. 안정성은 유효 자기 이방성, 자유 자성층의 두께 및 자유 자성층의 면적의 곱과 동일하다. 댐핑은 자화가 한 상태에서 다른 상태로 스위칭될 때 자화가 겪는 자기 마찰과 관련이 있다. 더 큰 댐핑은 자기 댐핑이 스핀 전달 토크에 대항하기 때문에 더 큰 기입 전류가 필요하다는 것을 의미한다. 그러나 단일 자유 자성 층(예를 들어, CoFeB 필름)을 갖는 전술한 종래의 재료 스택의 경우, 스핀 펌핑 효과들로 인해 나노미터(nm)의 CoFeB 두께가 감소함에 따라 댐핑이 증가한다. 따라서, 더 얇은 CoFeB로 대표되는 더 높은 안정성을 위해, 종래의 재료 스택은 더 높은 스위칭 전류를 초래하는 더 높은 댐핑을 제공한다.
수직 STTM은 메모리 요소로서 수직 MTJ(pMTJ)를 사용한다. 출원인이 결정한 pMTJ의 확장성은 30nm 임계 치수(CD) 미만의 문제이다. 예를 들어, 자유 층의 열적 안정성은 접합 직경이 감소함에 따라 크게 떨어진다. 원하는 열적 안정성 또는 산업 표준(예를 들어, 60 kT 이상)은 임의의 pMTJ 메모리 디바이스의 상업적 실행 가능성에 필요할 수 있다.
안정성을 증진시키는 여러 가지 기존 솔루션들은 위에서 다루었다. 낮은 안정성 STTM 문제에 대한 추가적인 종래의 솔루션은 Co/Pt 또는 Co/Pd와 같은 높은 이방성 앵커 재료들을 사용하는 것이다. 그러나 이러한 재료들은 높은 댐핑 값들(~0.1)을 가지므로, 일반적으로 높은 임계 전류 밀도(Jc)("기입 전류")를 초래한다. 예를 들어, 종래의 pMTJ 스택은 높은 안정성(예를 들어, 25nm CD에서 273 kT)을 가질 수 있지만, 자유 층에서의 높은 댐핑으로 인해 그러한 스택에 대해 관찰 가능한 전류 스위칭이 없을 수 있다. 이것은 Jc가 방정식에 의해 주어진 것을 고려하여 예상될 수 있다;
Figure 112018007828424-pct00001
여기서, HK는 이방성 필드, η는 스핀 전달 효율, α는 자기 댐핑, e는 전자 전하, Ms는 자유 층의 포화 자화, h는 플랑크의 상수(Planks’ constant), t는 자유 층의 두께이다.
바꾸어 말하면, 종래에는 자성 재료의 수직 자기 이방성을 증가시킴으로써 자유 층에 대한 안정성의 증가가 얻어졌다. 이방성의 증가는 또한 임계 전류 밀도를 선형적으로 증가시킨다. 그 결과, 메모리 상태를 pMTJ에 기입하는 데 필요한 기입 전류는 증가한다.
종래 기술의 높은 Jc 문제를 해결하기 위해, 실시예는 "앵커(anchor)" 층(본 명세서에서는 제2 또는 추가적인 자유 층이라고도 함)에 포함되는 높은 이방성, 낮은 댐핑 자유 층 재료를 포함한다. 이런 재료들은 망간(Mn), 갈륨(Ga) 및 루테늄(Ru)을 다양한 조합과 화학양론적 비로 포함한다. 몇 가지 예는 Mn2RuxGa, Mn2Ga, Mn3Ga, Mn2 -xGax 및 이들의 합금들을 포함한다. 실시예들은 CD = 22nm에서 80 kT보다 큰 안정성을 나타내었다. 따라서, 종래의 높은 이방성, 높은 댐핑 앵커 재료(예를 들어, Co 및/또는 Pt)가 증가된 안정성을 나타내지만, 그런 안정성은 증가된 Jc와 함께 온다. 그러나 실시예는 그러한 디바이스보다 적어도 10x 더 낮은 댐핑을 가지며 약 2x 더 낮은 Jc로 동일한 안정성을 나타낸다.
따라서, 하나 이상의 실시예는 수직 자기 터널 접합 MTJ(pMTJ)의 자유 층에 대한 안정성(예를 들어, 열적 안정성 또는 예상되는 동작 온도에서 메모리 상태를 유지하는 능력)을 증가시키고 pMTJ 기반 디바이스들에서 댐핑을 감소시키거나 낮은 댐핑을 유지하는 것에 관한 것이다. 이러한 디바이스들은, 예를 들어 수직 STTM 시스템들을 포함한다. 애플리케이션들은 임베디드 메모리, 임베디드 비휘발성 메모리(NVM), 자기 랜덤 액세스 메모리(MRAM), NVM, 및 비 임베디드 또는 독립형 메모리들에서 MTJ들의 사용을 포함할 수 있다. 실시예들은 MTJ 및 pMTJ 기반 스택들 모두에 적용 가능하다.
이러한 실시예들은 안정성을 증가시키기 위한 노력에 의해 초래되는 기입 전류에서의 문제가 있는 증가를 해결한다. 예를 들어, 실시예는 임계 전류 밀도(Jc)를 크게 증가시키지 않으면서 자유 층 열적 안정성을 증가시키기 위해 신규한 높은 이방성, 낮은 댐핑 자성 재료를 사용하는 신규한 자유 층 구조체를 포함한다. 실시예는 Mn2RuxGa(x = 0.2-1.0), Mn3Ga, 및 서로에 대한 다양한 비율로 그리고 합금들 내의 다양한 추가적인 원소들(예를 들어, Ru)를 갖는 Mn 및 Ga를 포함하는 다른 합금들을 포함하는 pMTJ 자유 층을 포함한다. Mn 및 Ga 자유 층 조성물들을 갖는 실시예들은 높은 이방성을 갖는 매우 낮은 댐핑을 가지며, 이들 모두는 높은 안정성 및 낮은 Jc(예를 들어, ≤ 30nm 전류 밀도(CD))를 달성한다.
도 1은 본 발명의 실시예에서 STTM 스택을 포함한다. 스택(100)은 다수의 하위층을 포함하는 고정 층을 포함한다. 고정 층은 실리콘(Si), SiGe 등을 포함할 수 있는 기판(101) 상에 있다. 기판(101)은 패터닝된 금속 패드(예를 들어, Cu, Ru, Ta, Co 및 이들의 합금들)를 포함할 수 있다. 기판(101)은 반도체 온 인슐레이터(semiconductor on insulator)(SOI) 기판을 포함할 수 있다. 절연체는 SiO2 등을 포함할 수 있다. 실시예에서, 층(101)은 100nm의 높이 또는 두께를 갖는다. 본 명세서에서 사용된 "두께" 또는 "높이"는 도 1에서 수직 방향으로 도시된 반면, "폭"은 도 1의 수평 방향에 있을 것이다. 하부 전극(102)은 층(101)의 "최상부" 상에 있다. 실시예에서, 백금(Pt)을 포함하는 층(103)은 층(102) 상에 있다. 일부 실시예들에서 층(103)은 5nm일 수 있다.
고정 층(111)은 pMTJ의 일부이고, 하위층들(104, 104', 114, 105, 106)을 포함한다. 층(104)은 도 3의 실시예와 관련하여 설명된 바와 같이 교호하는 Co 및 Pt 하위층들을 포함한다. 층(114)은 일부 실시예들에 포함될 수 있고 Ru를 포함할 수 있다. 층(114)은 자유 층 상에 작용하는 자기 표류 필드들(magnetic stray fields)을 감소시키기 위한 합성 반 강자성 구조체를 형성하는데 사용될 수 있다. 층(114) 두께는 다양한 실시예에서 0.3 내지 2.0nm 사이에서 변할 수 있다. 표류 필드들은 디바이스들이 전류와 관련하여 비대칭적으로 작동하게 할 수 있다. 층(104')은 하나 이상의 Pt 하위층과 교호하는 하나 이상의 Co 하위층을 포함할 수 있다. 층(104') 내의 Co/Pt 층들의 수는 층(104)에 의해 생성된 표류 필드를 상쇄(counter-balance)하기 위해 조정된다.
일부 실시예들에서, 장벽 층(105)은 층(104') 상에 있다. 층(105)은 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 하프늄(Hf), 바나듐(V), 지르코늄(Zr) 및 이들의 합금들을 포함할 수 있고 0.1-0.8nm 두께일 수 있다. 층(105)은 하위층들을 포함할 수 있다. 하위층들은 비자성 금속/자성 금속(Co, Fe, CoFeB, Ni, NiFe, CoFe 및 이들의 합금들)/비자성 금속 조합들을 포함하는 삼중 층들일 수 있다. 비자성 금속은 층(105) 재료들 및 합금들과 유사할 수 있다. 하위층들의 두께는 0.1-1.0nm일 수 있다. 층(106)은 예를 들어, Co20Fe60B20과 같은 다양한 조합들로 CoFeB를 포함한다. 일부 실시예들에서 층(106)은 0.8-1.8nm 두께일 수 있다. 유전체 층(107)은 고정 층(111)과 자유 층(112) 사이에 있다. 층(107)은 MgO를 포함할 수 있고 0.8-1.5nm 두께일 수 있다. 자유 층(112)은 층들(108, 109)과 같은 하위층들을 포함할 수 있다. 층(108)은 예를 들어, Co20Fe60B20과 같은 다양한 조합들로 CoFeB를 포함하고, 일부 실시예에서는 0.8 내지 3.0nm 두께일 수 있다. 이 "M1" 층은 자유 층(112)의 제1 자석 층이다. "앵커" 층인 층(109)은 일부 실시예들에서는 Mn2RuGa 또는 다른 실시예에서는 Mn3Ga를 포함할 수 있다. 또 다른 실시예들은 일부 용량에 Mn 및 Ga를 모두 포함하는 다른 합금들 또는 원소들의 조합들을 포함할 수 있다. Mn 및 Ga는 (허용 가능한 기입 전류 값들을 유지하는) 댐핑을 유지하면서 안정성을 전달하는데 도움이 된다. 이 "M2" 층은 자유 층(112)의 제2 자석 층이다. 캡 층(110)은 자유 층(112) 상에 있다. 층(110)은 Ta, Ti, W, Mo, V, Cu 및/또는 Ru를 포함할 수 있다.
도 2는 본 발명의 실시예에서 STTM 스택을 포함한다. 스택(200)은 확산/결정 장벽 층(209)을 포함한다. 실시예에서, 층(209)은 층(105)(도 1과 관련하여 상술됨)과 동일한 특성들을 갖는다. 스택(200)은 다수의 하위층을 포함하는 고정 층을 포함한다. 고정 층은 Si, SiO2, SiGe 등을 포함할 수 있는 기판(201) 상에 있다. 실시예에서, 층(201)은 100nm의 높이 또는 두께를 갖는다. 기판(201)은 패터닝된 금속 패드(예를 들어, Cu, Ru, Ta, Co 및 이들의 합금들)를 포함할 수 있다. 하부 전극(202)은 층(201)의 "최상부" 상에 있다. 실시예에서, Pt를 포함하는 층(203)은 층(202) 상에 있다. 층(203)은 일부 실시예에서 5nm일 수 있다. 고정 층(212)은 pMTJ의 일부이고, 하위층들(204, 204', 214, 205, 206)을 포함한다. 층(212) 및 그 하위층들은 도 1의 층(111) 및 층(111)의 하위층들과 유사한 재료들 및 치수들을 가질 수 있다. 층(204)은 도 3의 실시예와 관련하여 설명된 바와 같이 교호하는 Co 및 Pt 하위층들을 포함한다. 층(214)은 일부 실시예에 포함될 수 있고 Ru를 포함할 수 있다. 층(204')은 하나 이상의 Pt 하위층과 교호하는 하나 이상의 Co 하위층을 포함할 수 있다. 일부 실시예들에서, 장벽 층(205)은 층(204') 상에 있다. 층(205)은 Ta를 포함하고 .3nm 두께일 수 있다. 층(206)은 예를 들어, Co20Fe60B20과 같은 다양한 조합들로 CoFeB를 포함한다. 층(206)은 일부 실시예들에서 1nm 두께일 수 있다. 유전체 층(207)은 고정 층(212)과 자유 층(213) 사이에 있다. 층(207)은 MgO를 포함할 수 있고 1nm 두께일 수 있다. 자유 층(213)은 층들(208, 209, 210)과 같은 하위층들을 포함할 수 있다. 층(208)은 예를 들어, Co20Fe60B20과 같은 다양한 조합들로 CoFeB를 포함하고, 일부 실시예들에서는 1.5nm 두께일 수 있다. 확산/결정 장벽 층(209)은 층(210)으로 또는 그로부터의 마이그레이션(migration)(예를 들어, 완성된 스택의 어닐링 동안의 Mn의 마이그레이션)을 제한하는 것을 돕는다. 층(209)은 탄탈(Ta), 텅스텐(W) 및/또는 크롬(Cr) 등을 포함할 수 있다. "앵커" 층인 층(210)은 일부 실시예들에서는 Mn2RuGa 또는 다른 실시예에서는 Mn3Ga를 포함할 수 있다. 또 다른 실시예들은 일부 용량에 Mn 및 Ga를 모두 포함하는 다른 합금들 또는 원소들의 조합들을 포함할 수 있다. Mn 및 Ga는 (허용 가능한 기입 전류 값들을 유지하는) 댐핑을 유지하면서 안정성을 전달하는데 도움이 된다. 캡 층(210)은 자유 층(212) 상에 있다.
도 3은 본 발명의 실시예에서 "역방향" STTM 스택을 포함한다. 스택(300)은 자유 층들(303, 304) 사이에 확산/결정 장벽 층을 포함하지 않는다. 스택(300)은 다수의 하위층을 포함하는 고정 층을 포함한다. 고정 층은 Si, SiO2, SiGe 등을 포함할 수 있는 기판(301) 상에 있다. 실시예에서, 층(301)은 100nm의 높이 또는 두께를 갖는다. 기판(301)은 패터닝된 금속 패드(예를 들어, Cu, Ru, Ta, Co 및 이들의 합금들)를 포함할 수 있다. 하부 전극(302)은 층(301)의 "최상부" 상에 있다. 고정 층(311)은 pMTJ의 일부이고, 하위층들(306, 307, 308, 308', 314)을 포함한다.
층(308)은 Co 및 Pt의 하위층들을 포함한다. Co/Pt 층들은 다양한 실시예(예를 들어, 5개의 Pt 층과 교호하는 5개의 Co 층)에서 2 내지 10회 반복됨으로써, 10개 이상의 Co/Pt 층을 형성할 수 있다. Co 층들은 0.1 내지 1nm의 두께를 가질 수 있고, Pt 층들은 0.1 내지 1nm의 두께를 가질 수 있다. 층(314)은 일부 실시예들에 포함될 수 있고 Ru를 포함할 수 있다. 층(314)은 도 1의 114와 동일한 재료들 및 치수들을 포함할 수 있다. 층(308')은 하나 이상의 Pt 하위층과 교호하는 하나 이상의 Co 하위층을 포함할 수 있다.
일부 실시예들에서, 장벽 층(307)은 층(306) 상에 있다. 층(307)은 도 1의 층(105)과 동일한 재료들 및 치수들을 포함할 수 있다. 층(307)은 Ta를 포함하고 .3nm 두께일 수 있다. 층(306)은 예를 들어, Co20Fe60B20과 같은 다양한 조합들로 CoFeB를 포함한다. 층(306)은 일부 실시예들에서 1nm 두께일 수 있다. 유전체 층(305)은 고정 층(311)과 자유 층(310) 사이에 있다. 층(305)은 MgO를 포함할 수 있고 1nm 두께일 수 있다. 자유 층(310)은 층들(312, 303, 304)과 같은 하위층들을 포함할 수 있다. 층(304)은 예를 들어, Co20Fe60B20과 같은 다양한 조합들로 CoFeB를 포함하고, 일부 실시예들에서는 1.5nm 두께일 수 있다. "앵커" 층인 층(303)은 일부 실시예들에서는 Mn2RuGa 또는 다른 실시예에서는 Mn3Ga를 포함할 수 있다. 또 다른 실시예들은 일부 용량에 Mn 및 Ga를 모두 포함하는 다른 합금들 또는 원소들의 조합들을 포함할 수 있다. Mn 및 Ga는 (허용 가능한 기입 전류 값들을 유지하는) 댐핑을 유지하면서 안정성을 전달하는데 도움이 된다. 층(303)은 다양한 실시예들에서 1 내지 5nm 두께의 범위일 수 있다.
층(312)은 때로는 "시드 층(seed layer)" 또는 "버퍼 층"으로 언급되는 결정 강화 층(crystal enhancing layer)이다. 시드 층(312)은 TiN, CrRu 등을 포함할 수 있다. 층(312)은 층(312)이 없다고 고려한 층(303)의 에피택셜 성장을 촉진하기 위해 고도로 텍스처링될 수 있고, SiO2 기판(예를 들어, 기판(301)) 상에 층(303)을 성장시키는 것이 어려울 수 있다. 시드 층(312)의 두께는 0 내지 30nm일 수 있다. 층(312)은 층(303)에 대한 에피택셜 성장을 촉진하는데 도움이 된다. 층(312)은 층(303)의 에피택셜 성장을 설정하는 것을 돕는 버퍼일 수 있다. 에피택셜 층(303)과 달리, 제1 자석 층(304)은 비정질 또는 다결정일 수 있다. 실시예에서, 유전체 층(305)은 비-에피택셜이다. 캡 층(309)은 고정 층(311) 상에 있다.
도 1 및 도 2는 결정 강화 시드 층을 포함하진 않지만, 다른 실시예에서는 수정될 수 있고, 앵커 자유 층들(109, 210)의 바로 아래 및 이와 접촉하는 그러한 층을 포함할 수 있다.
본 명세서에서 사용된 바와 같이, "에피택셜"은, 에피택셜이 기저 층의 결정 구조체와 관련하여 하나의 잘 정의된 배향을 갖는 결정 상층(crystalline overlayer)임을 나타낸다. 대조적으로, 다결정 층들은 다양한 크기 및 배향의 결정들을 갖는다. 이들의 배향은 선호 방향이 없는 랜덤일 수 있다.
도 3은 층(303)에 대한 에피택셜 성장을 촉진하는 결정 강화 층 상에 앵커 층(303)을 직접 배치하는 "역방향 스택"(고정 층(311) 아래에 자유 층(310)을 가짐)이다. 이는 여전히 제1 금속 층(304)과 직접 접촉을 유지하면서 가능하다.
도 4는 본 발명의 실시예에서 "역방향" STTM 스택을 포함한다. 스택(400)은 자유 층들(403, 405) 사이에 확산/결정 장벽 층(404)을 포함한다. 스택(400)은 다수의 하위층을 포함하는 고정 층을 포함한다. 고정 층은 Si, SiO2, SiGe 등을 포함할 수 있는 기판(401) 상에 있다. 실시예에서, 층(401)은 100nm의 높이 또는 두께를 갖는다. 하부 전극(402)은 층(401)의 "최상부" 상에 있다. 고정 층(411)은 pMTJ의 일부이고, 하위층들(407, 408, 409, 409', 414)을 포함한다. 층(409)은 도 3의 실시예와 관련하여 설명된 바와 같이 교호되는 Co 및 Pt 하위층들을 포함한다. 층(414)은 일부 실시예에 포함될 수 있고 Ru를 포함할 수 있다. 층(409')은 하나 이상의 Pt 하위층과 교호하는 하나 이상의 Co 하위층을 포함할 수 있다. 일부 실시예들에서, 장벽 층(408)은 층(407) 상에 있다. 층(408)은 Ta를 포함하고 .3nm 두께일 수 있다. 층(407)은 예를 들어, Co20Fe60B20과 같은 다양한 조합들로 CoFeB를 포함한다. 층(407)은 일부 실시예들에서 1nm 두께일 수 있다. 유전체 층(406)은 고정 층(411)과 자유 층(413) 사이에 있다. 층(406)은 MgO를 포함할 수 있고 1nm 두께일 수 있다. 자유 층(413)은 층들(412, 403, 404, 405)과 같은 하위층들을 포함할 수 있다. 층(405)은 예를 들어, Co20Fe60B20과 같은 다양한 조합들로 CoFeB를 포함하고, 일부 실시예들에서는 1.5nm 두께일 수 있다. "앵커" 층인 층(403)은 일부 실시예들에서는 Mn2RuGa 또는 다른 실시예에서는 Mn3Ga를 포함할 수 있다. 또 다른 실시예들은 일부 용량에 Mn 및 Ga를 모두 포함하는 다른 합금들 또는 원소들의 조합들을 포함할 수 있다. Mn 및 Ga는 (허용 가능한 기입 전류 값들을 유지하는) 댐핑을 유지하면서 안정성을 전달하는데 도움이 된다. 층(412)은, 예를 들어 TiN, CrRu 등을 포함하는 시드 층이다. 층(412)은 층(403)에 대한 에피택셜 성장을 촉진하는데 도움이 된다. 층(412)은 층(403)의 에피택셜 성장을 설정하는 것을 돕는 시드/버퍼 층일 수 있다. 에피택셜 층(403)과 달리, 제1 자석 층(405)은 비-에피택셜(즉, 비정질 또는 다결정)일 수 있다. 실시예에서, 유전체 층(406)은 비-에피택셜이다. 확산/결정 구조 장벽(404)은 Ta, W 및/또는 Cr 등을 포함할 수 있고, 앵커 층(403)으로 또는 이로부터 원소 마이그레이션(예를 들어, Mn 마이그레이션)을 방지하는 것을 돕는다. 층(404)은 층(105)과 동일한 재료들 및 치수들을 포함할 수 있다. 캡 층(410)은 고정 층(411) 상에 있다. 층(404)은 또한 "스페이서 층"으로 지칭될 수 있고, 상이한 원소 조성물들의 하위층들을 포함할 수 있다.
도 4는 층(403)에 대한 에피택셜 성장을 촉진하는 결정 강화 층(412) 상에 직접 앵커 층(403)을 배치하는 "역방향 스택"(고정 층(411) 아래에 자유 층(413)을 가짐)이다. 이는 여전히 제1 금속층(405)과 직접 접촉을 유지하면서 가능하다.
실시예에서, 스택은 스택의 MTJ의 적절한 터널 자기저항(TMR)을 촉진하기 위한 형성 이후에 어닐링된다.
간결성을 위해 유사한 층들의 재료들 및 치수들이 항상 반복되는 것은 아니다. 예를 들어, 층(211)은 층(110)과 유사하고 유사한 재료들 및 치수들을 포함할 수 있다. 다른 유사한 쌍의 층들은 다음과 같다: 109/210, 108/208, 107/207, 106/206, 105/205, 104'/204', 114/214, 104/204, 103/203, 102/202, 101/201. 다른 유사한 쌍의 층들은 다음과 같다: 211/309, 204/308, 214/314, 204'/308', 205/307, 206/306, 207/305, 208/304, 210/303, 202/302, 201/301. 다른 유사한 쌍의 층들은 다음과 같다: 309/410, 308'/409', 314/414, 308/409, 307/408, 306/407, 305/406, 304/405, 303/403, 312/412, 302/402, 301/401.
본 명세서에 개시된 다양한 실시예는 다양한 형태로 MTJ들을 처리한다. 임의의 그러한 MTJ는 MTJ 스택의 한 부분 또는 노드(예를 들어, 도 4의 고정 층(411) 위의 상부 전극)를 비트 라인에 결합하고 MTJ 스택의 다른 노드(예를 들어, 도 4의 하부 전극(402))를 선택 트랜지스터와 같은 스위칭 디바이스의 소스 또는 드레인 노드에 결합함으로써 메모리 셀에서 사용될 수 있다. 선택 트랜지스터의 소스 및 드레인 노드 중 다른 하나는 메모리 셀의 소스 라인에 결합될 수 있다. 선택 트랜지스터의 게이트는 워드 라인에 결합될 수 있다. 이러한 메모리 셀은 메모리 상태들을 저장하기 위해 MTJ의 TMR을 이용할 수 있다. 본 명세서에서 제공되는 실시예들은 댐핑 및 기입 전류의 대응하는 증가 없이 메모리 상태에 대한 안정성의 증가를 제공한다. 이러한 실시예들은 이후에, 예를 들어 22nm CD 아래로 스케일링될 수 있는 보다 안정적이고 전력 효율적인 메모리 셀들을 제공한다. STT 메모리 셀은 감지 증폭기에 결합될 수 있다. 복수의 STT 메모리 비트 셀은 서로 동작 가능하게 접속되어 메모리 어레이를 형성할 수 있으며, 메모리 어레이는 비휘발성 메모리 디바이스에 통합될 수 있다. 선택 트랜지스터는 MTJ 스택의 상부 전극 또는 하부 전극에 접속될 수 있음을 이해해야 한다.
도 5는 상술한 메모리 셀을 포함할 수 있는 시스템을 포함한다. 도 5는 본 발명의 실시예에 따른 시스템 실시예(1000)의 블록도를 포함한다. 시스템(1000)은 셀룰러 폰, 스마트폰, 태블릿, Ultrabook®, 노트북, 랩탑, 개인 휴대 단말기, 및 모바일 프로세서 기반 플랫폼과 같은 모바일 컴퓨팅 노드를 포함할 수 있다. 시스템(1000)은 수백 또는 수천 개의 상술한 메모리 셀을 포함할 수 있고, 시스템(1000)에서의 메모리 기능들에 중요할 수 있다. 이러한 메모리 셀들의 안정성 및 전력 효율은 메모리 셀들이 대량으로 배치될 때 누적되며, 그러한 컴퓨팅 노드들에 상당한 성능 이점들(예를 들어, 더 긴 배터리 수명, 더 넓은 동작 온도 범위에서 더 긴 메모리 상태 저장)을 제공한다.
제1 처리 요소(1070) 및 제2 처리 요소(1080)를 포함하는 멀티프로세서 시스템(1000)이 도시된다. 2개의 처리 요소(1070 및 1080)가 도시되었지만, 시스템(1000)의 실시예는 단지 하나의 그러한 처리 요소를 포함할 수도 있다는 것을 이해해야 한다. 시스템(1000)은 포인트 투 포인트 인터커넥트 시스템(point-to-point interconnect system)으로서 예시되는데, 여기서 제1 처리 요소(1070) 및 제2 처리 요소(1080)는 포인트 투 포인트 인터커넥트(1050)를 통해 결합된다. 예시된 인터커넥트들 중 어느 하나 또는 모두가 포인트 투 포인트 인터커넥트가 아니라 멀티 드롭 버스로서 구현될 수 있다는 것을 이해해야 한다. 도시된 바와 같이, 각각의 처리 요소들(1070 및 1080)은 제1 및 제2 프로세서 코어들(즉, 프로세서 코어들(1074a 및 1074b)과 프로세서 코어들(1084a 및 1084b))을 포함하는 멀티코어 프로세서들일 수 있다. 그와 같은 코어들(1074, 1074b, 1084a, 1084b)은 명령어 코드를 실행하도록 구성될 수 있다.
각 처리 요소(1070, 1080)는 본 명세서에 설명된 MTJ들을 포함할 수 있는 적어도 하나의 공유 캐시 또는 메모리 유닛을 포함할 수 있다. 공유 캐시는 코어들(1074a, 1074b 및 1084a, 1084b)과 같은 프로세서의 하나 이상의 컴포넌트에 의해 각각 이용되는 데이터(예를 들어, 명령어들)를 저장할 수 있다. 예를 들어, 공유 캐시는 프로세서의 컴포넌트들에 의한 더 빠른 액세스를 위해 메모리(1032, 1034)에 저장된 데이터를 로컬로 캐시할 수 있다. 하나 이상의 실시예에서, 공유 캐시는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시, 마지막 레벨 캐시(LLC), 및/또는 이들의 조합들을 포함할 수 있다.
단지 2개의 처리 요소(1070, 1080)가 도시되었지만, 본 발명의 범위는 이것에만 제한되지 않는다는 것을 이해해야 한다. 다른 실시예들에서는, 하나 이상의 추가적인 처리 요소가 주어진 프로세서에 존재할 수 있다. 대안적으로, 처리 요소들(1070, 1080) 중 하나 이상은 가속기 또는 필드 프로그래머블 게이트 어레이와 같은 프로세서 이외의 요소일 수 있다. 예를 들어, 추가적인 처리 요소(들)는 제1 프로세서(1070)와 동일한 추가적인 프로세서(들), 제1 프로세서(1070)에 이종이거나 비대칭인 추가적인 프로세서(들), 가속기들(예를 들어, 그래픽 가속기들 또는 디지털 신호 처리(DSP) 유닛들), 필드 프로그래머블 게이트 어레이들, 또는 임의의 다른 처리 요소를 포함할 수 있다. 아키텍처 특성, 마이크로아키텍처 특성, 열 특성, 전력 소비 특성, 및 그와 유사한 것을 포함하는 다양한 가치 척도들의 관점에서 처리 요소들(1070, 1080) 간에는 다양한 차이들이 있을 수 있다. 이러한 차이들은 처리 요소들(1070, 1080) 사이의 비대칭성 및 이종성으로서 그들 자신을 효과적으로 드러낼 수 있다. 적어도 하나의 실시예에서, 다양한 처리 요소들(1070, 1080)은 동일한 다이 패키지 내에 상주할 수 있다.
제1 처리 요소(1070)는 메모리 제어기 로직(MC)(1072) 및 포인트 투 포인트(P-P) 인터페이스들(1076 및 1078)을 더 포함할 수 있다. 유사하게, 제2 처리 요소(1080)는 MC(1082) 및 P-P 인터페이스들(1086 및 1088)을 포함할 수 있다. MC들(1072 및 1082)은 프로세서들을 각각의 메모리들, 즉 각각의 프로세서들에 로컬로 부착된 메인 메모리의 부분들일 수 있는 메모리(1032) 및 메모리(1034)에 결합한다. 메모리(1032, 1024)는 본 명세서에 설명된 MTJ들/pMTJ들을 포함할 수 있다. MC 로직(1072 및 1082)이 처리 요소들(1070, 1080) 내에 통합된 것으로 예시되었지만, 대안적인 실시예들에서 MC 로직은 내부에 집적되기보다는 오히려 처리 요소들(1070, 1080) 외부에 있는 이산 로직일 수 있다.
제1 처리 요소(1070) 및 제2 처리 요소(1080)는 제각기 P-P 인터페이스들(1076, 1086)을 통해 P-P 인터커넥트들(1062, 10104)을 경유해서 I/O 서브시스템(1090)에 결합될 수 있다. 도시된 바와 같이, I/O 서브시스템(1090)은 P-P 인터페이스들(1094 및 1098)을 포함한다. 또한, I/O 서브시스템(1090)은 I/O 서브시스템(1090)을 고성능 그래픽 엔진(1038)과 결합하는 인터페이스(1092)를 포함한다. 일 실시예에서, 버스는 그래픽 엔진(1038)을 I/O 서브시스템(1090)에 결합하는데 사용될 수 있다. 대안적으로, 포인트 투 포인트 인터커넥트(1039)는 이들 컴포넌트들을 결합할 수 있다.
결국, I/O 서브시스템(1090)은 인터페이스(1096)를 통해 제1 버스(10110)에 결합될 수 있다. 일 실시예에서, 제1 버스(10110)는 PCI(Peripheral Component Interconnect) 버스, 또는 PCI 익스프레스(Express) 버스 또는 다른 3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다.
도시된 바와 같이, 다양한 I/O 디바이스들(1014, 1024)은, 제1 버스(10110)를 제2 버스(1020)에 결합할 수 있는 버스 브리지(1018)와 함께 제1 버스(10110)에 결합될 수 있다. 일 실시예에서, 제2 버스(1020)는 로우 핀 카운트(LPC) 버스일 수 있다. 일 실시예에서, 예를 들어 키보드/마우스(1022), 통신 디바이스(들)(1026)(컴퓨터 네트워크와 차례로 통신할 수 있음), 및 디스크 드라이브 또는 코드(1030)를 포함할 수 있는 다른 대용량 저장 디바이스와 같은 데이터 저장 유닛(1028)을 포함하는 다양한 디바이스들이 제2 버스(1020)에 결합될 수 있다. 코드(1030)는 위에 설명된 방법들 중 하나 이상의 방법의 실시예들을 수행하기 위한 명령어들을 포함할 수 있다. 또한, 오디오 I/O(1024)가 제2 버스(1020)에 결합될 수 있다.
다른 실시예들이 고려되는 것에 유의한다. 예를 들어, 도시된 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 그와 같은 통신 토폴로지를 구현할 수 있다. 또한, 도 5의 요소들은 대안적으로 도 5에 도시된 것보다 많거나 적은 집적된 칩들을 사용하여 분할될 수 있다. 예를 들어, 필드 프로그래머블 게이트 어레이는 본 명세서에 설명된 MTJ들을 포함하는 프로세서 요소 및 메모리를 갖는 단일 웨이퍼를 공유할 수 있다.
통신 모듈은, 예를 들어 도 4의 요소(1026), 무선 라디오 인터페이스, 안테나들, OFDM 모듈 등을 포함할 수 있다.
또한, 간결성을 위해, 모든 층이 본 명세서에 설명된 실시예들에 항상 도시되어 있는 것은 아니다. 예를 들어, 도 1은 상부 전극이 일부 실시예에서 캡 층(110) 상에 위치될 수 있지만 이를 도시하지 않는다.
본 명세서에서 사용된 바와 같이, "자유(free)" 자성 층은 계산 변수를 저장하는 자성 층이다. "고정(fixed)" 자성 층은 고정된 자화(자유 자성 층보다 자기적으로 더 단단한)를 갖는 자성 층이다. 터널링 유전체(예를 들어, MgO) 또는 터널링 산화물과 같은 터널링 장벽은 자유 층과 고정 자성 층들 사이에 위치한 것이다. 고정 자성 층은 연관 회로에 대한 입력들 및 출력들을 생성하도록 패터닝될 수 있다. 자화는 입력 전극들을 통해 전류를 통과시키는 동안 스핀 전달 토크 효과에 의해 기입될 수 있다. 자화는 출력 전극들에 전압을 인가하는 동안 TMR 효과를 통해 판독될 수 있다. 실시예에서, 유전체 층(예를 들어, 유전체 층(406))의 역할은 큰 자기 저항 비를 유발하는 것이다. 자기 저항은 2개의 강자성 층이 역 평행 자화를 가질 때의 저항들과 평행 자화들을 갖는 상태의 저항 간의 차이의 비이다.
본 명세서에 설명된 MTJ들은 본질적으로 저항기로서 기능하며, 여기서 MTJ를 통한 전기 경로의 저항은 자유 자성 층들 및 고정 자성 층 내의 자화의 방향 또는 배향에 따라 "고" 또는 "저" 두 가지 저항 상태로 존재할 수 있다. 자유 자성 층에서 스핀 방향이 아래로 있는(소수) 경우 고 저항 상태가 존재하며, 여기서 결합된 자유 자성 층들 및 고정 자성 층에서의 자화 방향은 서로 실질적으로 반대이거나 역평행한다. 결합된 자유 자성 층들에서 스핀 방향이 위로 있는(대다수) 경우 저 저항 상태가 존재하며, 여기서 결합된 자유 자성 층들 및 고정 자성 층에서의 자화 방향은 서로 실질적으로 정렬되거나 평행한다. MTJ의 저항 상태와 관련하여 "고" 및 "저"라는 용어는 서로 관련된 것을 이해해야 한다. 다시 말해, 고 저항 상태는 단지 저 저항 상태보다 검출 가능한 더 높은 저항이며, 그 역도 성립한다. 따라서, 검출 가능한 저항의 차이로 인해, 저 저항 상태 및 고 저항 상태는 상이한 정보 비트들(즉, "0" 또는 "1")을 나타낼 수 있다.
결합된 자유 자성 층들에서의 자화 방향은 스핀-분극된 전류를 사용하여 STT를 통해 스위칭될 수 있다. 전류는 일반적으로 분극되지 않는다(예를 들어, 약 50% 스핀-업 및 약 50% 스핀-다운 전자들로 구성됨). 스핀 분극된 전류는 스핀-업 또는 스핀-다운 중 어느 하나의 더 많은 수의 전자들을 갖는 전류이며, 고정 자성 층을 통해 전류를 통과시킴으로써 생성될 수 있다. 고정 자성 층으로부터의 스핀 분극된 전류의 전자들은 터널링 장벽 또는 유전체 층을 관통하고(tunnel through) 그 스핀 각운동량을 자유 자성 층으로 전달하며, 여기서 자유 자성 층은 자신의 자기 방향을 역평행으로부터 고정 자성 층의 자기 방향으로 또는 평행하게 배향시킬 것이다. 자유 자성 층은 전류를 반전시킴으로써 자신의 원래의 배향으로 돌아올 수 있다.
따라서, MTJ는 자신의 자화 상태에 의해 단일 비트의 정보("0" 또는 "1")를 저장할 수 있다. MTJ에 저장된 정보는 MTJ를 통해 전류를 구동함으로써 감지된다. 자유 자성 층(들)은 자신의 자기 배향들을 유지하기 위한 전력을 필요로 하지 않는다. 이와 같이, 디바이스에 대한 전력이 제거될 때 MTJ의 상태가 보존된다. 따라서, 스택(100, 200, 300 또는 400)으로 구성된 STT 메모리 비트 셀은 실시예에서 비휘발성이다.
본 명세서에서 언급된 다양한 실시예들은 반도체 기판을 포함한다. 그러한 기판은 벌크 반도체 재료일 수 있으며, 이것은 웨이퍼의 일부이다. 실시예에서, 반도체 기판은 웨이퍼로부터 개별화된(singulated) 칩의 일부로서 벌크 반도체 재료이다. 실시예에서, 반도체 기판은 반도체 온 인슐레이터(SOI) 기판과 같은 절연체 위에 형성되는 반도체 재료이다. 실시예에서, 반도체 기판은 벌크 반도체 재료 위로 연장되는 핀과 같은 현저한 구조체이다.
하기 예들은 추가 실시예들에 관한 것이다.
예 1은 장치를 포함하며, 이 장치는, 기판; 고정 층, 및 고정 층과 기판 사이의 제1 및 제2 자유 층들을 포함하는 자기 터널 접합(MTJ); 제2 자유 층과 직접 접촉하는 시드 층; 및 제1 및 제2 자유 층들 사이의 장벽 층을 포함하고; (a) 제1 자유 층은 비-에피택셜이고 코발트(Co), 철(Fe) 및 붕소(B)를 포함하며, (b) 제2 자유 층은 에피택셜이고 망간(Mn) 및 갈륨(Ga)을 포함한다.
예를 들어, 제2 자유 층은 Mn2RuxGa(x = 0.2-1.0), Mn2Ga, Mn3Ga, Mn2 - xGax 및 이들의 합금들을 포함할 수 있다.
예 2에서, 예 1의 주제는, 장벽 층이 탄탈(Ta), 텅스텐(W) 및 크롬(Cr) 중 적어도 하나를 포함하고 장벽 층이 제1 및 제2 자유 층들 모두와 직접 접촉하는 것을 선택적으로 포함할 수 있다.
예 3에서, 예들 1 내지 2의 주제는, 제1 자유 층의 상부 표면과 직접 접촉하는 유전체 층을 선택적으로 포함할 수 있고, 제1 자유 층의 하부 표면은 장벽 층과 직접 접촉한다.
예 4에서, 예들 1 내지 3의 주제는, 고정 층이 Co를 포함하는 하위층 및 백금(Pt)을 포함하는 다른 하위층을 포함하는 것을 선택적으로 포함할 수 있다.
예 5에서, 예들 1 내지 4의 주제는, 제2 자유 층과 기판 사이의 하부 전극을 포함하는 것을 선택적으로 포함할 수 있다.
예 6에서, 예들 1 내지 5의 주제는, 캡 층을 선택적으로 포함할 수 있으며, 고정 층은 캡 층과 유전체 층 사이에 있다.
예 7에서, 예들 1 내지 6의 주제는, Co, Fe 및 B를 포함하는 추가적인 고정 층을 선택적으로 포함할 수 있으며, 추가적인 고정 층은 고정 층과 유전체 층 사이에 있다.
예 8에서, 예들 1 내지 7의 주제는, 고정 층과 추가적인 고정 층 사이의 추가적인 장벽 층을 포함하는 것을 선택적으로 포함할 수 있다.
예 9에서, 예들 1 내지 8의 주제는, 제2 자유 층이 루테늄(Ru)을 포함하는 것을 선택적으로 포함할 수 있다.
예 10에서, 예들 1 내지 9의 주제는, 제2 자유 층이 Mn 및 Ga를 더 포함하는 합금을 포함하는 것을 선택적으로 포함할 수 있다.
예 11에서, 예들 1 내지 10의 주제는, (a) 제1 자유 층이 제1 자유 층의 상부 표면으로부터 제1 자유 층의 하부 표면까지의 두께를 포함하고, (b) MTJ가 두께에 기초한 수직 MTJ인 것을 선택적으로 포함할 수 있다.
예 12에서, 예들 1 내지 11의 주제는, 시드 층이 티타늄(Ti), 질소(N), 크롬(Cr) 및 루테늄(Ru) 중 적어도 하나를 포함하는 것을 선택적으로 포함할 수 있다.
예 13은, 기판; 및 고정 층과 제1 및 제2 자유 층들을 포함하는 수직 자기 터널 접합(pMTJ)을 포함하고; (a) 제1 자유 층은 코발트(Co), 철(Fe) 및 붕소(B)를 포함하고, (b) 제2 자유 층은 에피택셜이며 망간(Mn) 및 갈륨(Ga)을 포함한다.
예 14에서, 예 13의 주제는, 제1 및 제2 자유 층들이 고정 층과 기판 사이에 있는 것을 선택적으로 포함할 수 있다.
예 15에서, 예들 13-14의 주제는, 제1 및 제2 자유 층들 사이의 장벽 층을 선택적으로 포함할 수 있고, 장벽 층은 탄탈(Ta) 및 텅스텐(W) 중 적어도 하나를 포함한다.
예 16에서, 예들 13-15의 주제는, 제1 자유 층의 상부 표면과 직접 접촉하는 유전체 층을 선택적으로 포함할 수 있고, 제1 자유 층의 하부 표면은 장벽 층과 직접 접촉한다.
예 17에서, 예들 13-16의 주제는, 제2 자유 층과 기판 사이의 하부 전극을 선택적으로 포함할 수 있으며, 고정 층은 Co 및 백금(Pt)을 포함한다.
예 18에서, 예들 13-17의 주제는, Co, Fe 및 B를 포함하는 추가적인 고정 층을 선택적으로 포함할 수 있으며, 추가적인 고정 층은 고정 층과 유전체 층 사이에 있다.
예 19에서, 예들 13-18의 주제는 고정 층과 추가적인 고정 층 사이의 추가적인 장벽 층을 선택적으로 포함할 수 있다.
예 20은 기판; 고정 층과 제1 및 제2 자유 층들을 포함하는 수직 자기 터널 접합(pMTJ)을 포함하는 수직 스핀 전달 토크 메모리(STTM); 상부 및 하부 전극들; 및 상부 및 하부 전극들 중 하나, 소스 라인 및 워드 라인에 결합된 트랜지스터를 포함하고; (a) 제1 자유 층은 코발트(Co), 철(Fe) 및 붕소(B)를 포함하고, (b) 제2 자유 층은 망간(Mn) 및 갈륨(Ga)을 포함한다.
예 21에서, 예 20의 주제는, 제1 및 제2 자유 층들이 고정 층과 기판 사이에 있는 것을 선택적으로 포함할 수 있다.
예 22에서, 예들 20-21의 주제는 제1 및 제2 자유 층들 사이의 장벽 층을 선택적으로 포함할 수 있고, 장벽 층은 탄탈(Ta) 및 텅스텐(W) 중 적어도 하나를 포함한다.
예 23에서, 예들 20-22의 주제는, MTJ를 포함하는 비휘발성 메모리를 포함하는 모바일 컴퓨팅 노드를 포함하는 것을 선택적으로 포함할 수 있다.
예 24는 장치를 포함하며, 이 장치는, 기판; 고정 층과 제1 및 제2 자유 층들을 포함하는 자기 터널 접합(MTJ)을 포함하는 스핀 전달 토크 메모리(STTM); 상부 및 하부 전극들; 및 상부 및 하부 전극들 중 하나, 소스 라인 및 워드 라인에 결합된 트랜지스터를 포함하고, (a) 제1 자유 층은 코발트(Co), 철(Fe) 및 붕소(B)를 포함하고, (b) 제2 자유 층은 망간(Mn) 및 갈륨(Ga)을 포함한다.
본 발명의 실시예들에 대한 상기 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 총망라하거나, 또는 개시된 정확한 형태들에 본 발명을 제한하도록 의도되지 않았다. 이 설명 및 하기의 청구항들은 설명의 목적으로만 사용되며 제한적으로 해석되지 않는 좌측, 우측, 상부, 하부, 위, 아래, 상, 하, 제1, 제2 등의 용어를 포함한다. 예를 들어, 상대 수직 위치를 지정하는 용어는 기판 또는 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상부" 표면인 상황을 지칭한다; 기판은 실제로, 기판의 "상부" 측이 표준 지상 프레임 기준에서 "하부" 측보다 낮을 수 있고 "상부"라는 용어의 의미 내에 여전히 존재할 수 있도록 임의의 배향으로 존재할 수 있다. (청구항들을 포함하는) 본 명세서에서 사용되는 바와 같은 "상의(on)"라는 용어는 구체적으로 그렇게 지시되지 않는 한은 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 그와 직접 접촉한다는 것을 지시하지 않으며; 제1 층과 제1 층 상의 제2 층 사이에는 제3 층 또는 다른 구조체가 존재할 수 있다. 본 명세서에 설명된 디바이스 또는 물품의 실시예들은 다수의 위치 및 배향에서 제조되고, 사용되고, 또는 수송될 수 있다. 관련 기술분야의 통상의 기술자들은 상기 가르침에 비추어 다수의 변형 및 변경들이 가능하다는 것을 이해할 수 있다. 본 기술분야의 통상의 기술자는 도면에 도시된 다양한 컴포넌트들에 대한 균등한 조합들 및 치환들을 인식할 것이다. 따라서, 본 발명의 범위가 이런 상세한 설명에 의하지 않고, 오히려 본 명세서에 첨부된 청구항들에 의해 제한된다고 의도된다.

Claims (23)

  1. 장치로서,
    기판;
    고정 층, 및 상기 고정 층과 상기 기판 사이의 제1 및 제2 자유 층들을 포함하는 자기 터널 접합(MTJ);
    상기 제2 자유 층과 직접 접촉하는 시드 층;
    상기 제1 및 제2 자유 층들 사이의 장벽 층; 및
    상기 제1 자유 층의 상부 표면과 직접 접촉하는 유전체 층
    을 포함하고;
    (a) 상기 제1 자유 층은 비-에피택셜이고 코발트(Co), 철(Fe) 및 붕소(B)를 포함하며, (b) 상기 제2 자유 층은 에피택셜이고 망간(Mn) 및 갈륨(Ga)을 포함하고,
    상기 제1 자유 층의 하부 표면은 상기 장벽 층과 직접 접촉하고,
    상기 유전체 층은 비-에피택셜이고,
    상기 장벽 층은 상기 제2 자유 층으로의 또는 상기 제2 자유 층으로부터의 망간 마이그레이션을 방지하는 장치.
  2. 제1항에 있어서, 상기 장벽 층은 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 하프늄(Hf), 바나듐(V), 지르코늄(Zr) 및 크롬(Cr) 중 적어도 하나를 포함하고, 상기 장벽 층은 상기 제1 및 제2 자유 층들 모두와 직접 접촉하는, 장치.
  3. 삭제
  4. 제2항에 있어서, 상기 고정 층은 Co를 포함하는 하위층 및 백금(Pt)을 포함하는 다른 하위층을 포함하는 장치.
  5. 제4항에 있어서, 상기 제2 자유 층과 상기 기판 사이의 하부 전극을 포함하는 장치.
  6. 제5항에 있어서, 캡 층을 포함하고, 상기 고정 층은 상기 캡 층과 상기 유전체 층 사이에 있는, 장치.
  7. 제6항에 있어서, Co, Fe 및 B를 포함하는 추가적인 고정 층을 포함하고, 상기 추가적인 고정 층은 상기 고정 층과 상기 유전체 층 사이에 있는, 장치.
  8. 제7항에 있어서, 상기 고정 층과 상기 추가적인 고정 층 사이의 추가적인 장벽 층을 포함하는 장치.
  9. 제2항에 있어서, 상기 제2 자유 층은 루테늄(Ru)을 포함하는 장치.
  10. 제2항에 있어서, 상기 제2 자유 층은 상기 Mn 및 상기 Ga를 더 포함하는 합금을 포함하는 장치.
  11. 제1항에 있어서, (a) 상기 제1 자유 층은 상기 제1 자유 층의 상부 표면으로부터 상기 제1 자유 층의 하부 표면까지의 두께를 포함하고, (b) 상기 MTJ는 상기 두께에 기초한 수직 MTJ인, 장치.
  12. 제1항에 있어서, 상기 시드 층은 티타늄(Ti), 질소(N), 크롬(Cr) 및 루테늄(Ru) 중 적어도 하나를 포함하는 장치.
  13. 장치로서,
    기판;
    고정 층과 제1 및 제2 자유 층들을 포함하는 수직 자기 터널 접합(pMTJ);
    상기 제1 및 제2 자유 층들 사이의 장벽 층; 및
    상기 제1 자유 층의 상부 표면과 직접 접촉하는 유전체 층
    을 포함하고;
    (a) 상기 제1 자유 층은 코발트(Co), 철(Fe) 및 붕소(B)를 포함하고, (b) 상기 제2 자유 층은 에피택셜이고 망간(Mn) 및 갈륨(Ga)을 포함하고,
    상기 제1 자유 층의 하부 표면은 상기 장벽 층과 직접 접촉하고,
    상기 유전체 층은 비-에피택셜이고,
    상기 장벽 층은 상기 제2 자유 층으로의 또는 상기 제2 자유 층으로부터의 망간 마이그레이션을 방지하는 장치.
  14. 제13항에 있어서, 상기 제1 및 제2 자유 층들은 상기 고정 층과 상기 기판 사이에 있는, 장치.
  15. 제13항에 있어서, 상기 장벽 층은 탄탈(Ta) 및 텅스텐(W) 중 적어도 하나를 포함하는 장치.
  16. 삭제
  17. 제13항에 있어서, 상기 제2 자유 층과 상기 기판 사이의 하부 전극을 포함하고, 상기 고정 층은 Co 및 백금(Pt)을 포함하는 장치.
  18. 제13항에 있어서, Co, Fe 및 B를 포함하는 추가적인 고정 층을 포함하고, 상기 추가적인 고정 층은 상기 고정 층과 상기 유전체 층 사이에 있는, 장치.
  19. 제18항에 있어서, 상기 고정 층과 상기 추가적인 고정 층 사이의 추가적인 장벽 층을 포함하는 장치.
  20. 장치로서,
    기판;
    고정 층과 제1 및 제2 자유 층들을 포함하는 자기 터널 접합(MTJ)을 포함하는 스핀 전달 토크 메모리(STTM);
    상기 제1 및 제2 자유 층들 사이의 장벽 층;
    상기 제1 자유 층의 상부 표면과 직접 접촉하는 유전체 층;
    상부 및 하부 전극들; 및
    상기 상부 및 하부 전극들 중 하나, 소스 라인 및 워드 라인에 결합된 트랜지스터
    를 포함하고;
    (a) 상기 제1 자유 층은 코발트(Co), 철(Fe) 및 붕소(B)를 포함하고, (b) 상기 제2 자유 층은 망간(Mn) 및 갈륨(Ga)을 포함하고,
    상기 제1 자유 층의 하부 표면은 상기 장벽 층과 직접 접촉하고,
    상기 유전체 층은 비-에피택셜이고,
    상기 장벽 층은 상기 제2 자유 층으로의 또는 상기 제2 자유 층으로부터의 망간 마이그레이션을 방지하는 장치.
  21. 제20항에 있어서, 상기 제1 및 제2 자유 층들은 상기 고정 층과 상기 기판 사이에 있는, 장치.
  22. 제21항에 있어서, 상기 장벽 층은 탄탈(Ta) 및 텅스텐(W) 중 적어도 하나를 포함하는 장치.
  23. 제20항에 있어서, 상기 MTJ를 포함하는 비휘발성 메모리를 포함하는 모바일 컴퓨팅 노드를 포함하는 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972773B1 (en) * 2017-08-28 2018-05-15 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions utilizing high crystallization temperature-containing insertion layer(s)
KR102169622B1 (ko) 2018-01-17 2020-10-26 한양대학교 산학협력단 메모리 소자
WO2019143052A1 (ko) * 2018-01-17 2019-07-25 한양대학교 산학협력단 메모리 소자
US10944050B2 (en) 2018-05-08 2021-03-09 Applied Materials, Inc. Magnetic tunnel junction structures and methods of manufacture thereof
CN112885960B (zh) * 2019-11-29 2022-08-23 浙江驰拓科技有限公司 Mtj器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015032713A (ja) * 2013-08-02 2015-02-16 株式会社東芝 磁気抵抗素子および磁気メモリ

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847510B2 (en) * 2002-09-27 2005-01-25 Hitachi Global Storage Technologies Netherlands B.V. Magnetic tunnel junction device with bottom free layer and improved underlayer
JP2005036293A (ja) * 2003-07-17 2005-02-10 Hitachi Metals Ltd 反強磁性合金および反強磁性合金を用いた磁気デバイス
JP4444241B2 (ja) 2005-10-19 2010-03-31 株式会社東芝 磁気抵抗効果素子、磁気ランダムアクセスメモリ、電子カード及び電子装置
US7342277B2 (en) 2005-11-21 2008-03-11 Intel Corporation Transistor for non volatile memory devices having a carbon nanotube channel and electrically floating quantum dots in its gate dielectric
US8018011B2 (en) 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US8084835B2 (en) 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
JP2008098523A (ja) 2006-10-13 2008-04-24 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
US7572645B2 (en) 2006-11-15 2009-08-11 Everspin Technologies, Inc. Magnetic tunnel junction structure and method
US7683447B2 (en) 2007-09-12 2010-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM device with continuous MTJ tunnel layers
US8634231B2 (en) 2009-08-24 2014-01-21 Qualcomm Incorporated Magnetic tunnel junction structure
US9159910B2 (en) 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
US7985994B2 (en) * 2008-09-29 2011-07-26 Seagate Technology Llc Flux-closed STRAM with electronically reflective insulative spacer
US20100320550A1 (en) * 2009-06-23 2010-12-23 International Business Machines Corporation Spin-Torque Magnetoresistive Structures with Bilayer Free Layer
US20110031569A1 (en) 2009-08-10 2011-02-10 Grandis, Inc. Method and system for providing magnetic tunneling junction elements having improved performance through capping layer induced perpendicular anisotropy and memories using such magnetic elements
US8445979B2 (en) 2009-09-11 2013-05-21 Samsung Electronics Co., Ltd. Magnetic memory devices including magnetic layers separated by tunnel barriers
US8072800B2 (en) * 2009-09-15 2011-12-06 Grandis Inc. Magnetic element having perpendicular anisotropy with enhanced efficiency
SG175482A1 (en) 2010-05-04 2011-11-28 Agency Science Tech & Res Multi-bit cell magnetic memory with perpendicular magnetization and spin torque switching
US8604572B2 (en) 2010-06-14 2013-12-10 Regents Of The University Of Minnesota Magnetic tunnel junction device
US8772886B2 (en) * 2010-07-26 2014-07-08 Avalanche Technology, Inc. Spin transfer torque magnetic random access memory (STTMRAM) having graded synthetic free layer
US20120241878A1 (en) * 2011-03-24 2012-09-27 International Business Machines Corporation Magnetic tunnel junction with iron dusting layer between free layer and tunnel barrier
US8785966B2 (en) 2011-05-25 2014-07-22 International Business Machines Corporation Magnetic tunnel junction transistor devices
JP5982794B2 (ja) * 2011-11-30 2016-08-31 ソニー株式会社 記憶素子、記憶装置
KR101624815B1 (ko) 2011-12-19 2016-05-26 인텔 코포레이션 반금속을 갖는 스핀 전달 토크 메모리(sttm) 장치, 및 장치 기록 및 판독 방법
US8804413B2 (en) 2012-02-07 2014-08-12 Qualcomm Incorporated Multi-free layer MTJ and multi-terminal read circuit with concurrent and differential sensing
JP5480321B2 (ja) 2012-03-21 2014-04-23 株式会社東芝 磁気メモリ及びその製造方法
US8913422B2 (en) 2012-09-28 2014-12-16 Intel Corporation Decreased switching current in spin-transfer torque memory
US8796797B2 (en) 2012-12-21 2014-08-05 Intel Corporation Perpendicular spin transfer torque memory (STTM) device with enhanced stability and method to form same
US8786040B2 (en) 2012-12-21 2014-07-22 Intel Corporation Perpendicular spin transfer torque memory (STTM) device having offset cells and method to form same
TWI643367B (zh) * 2013-02-27 2018-12-01 南韓商三星電子股份有限公司 形成磁性裝置的自由層的材料組成、自由層與磁性元件
TWI501224B (zh) * 2013-03-07 2015-09-21 Nat Univ Tsing Hua 磁性電子裝置及其製造方法
US9147833B2 (en) 2013-07-05 2015-09-29 Headway Technologies, Inc. Hybridized oxide capping layer for perpendicular magnetic anisotropy
US20150091110A1 (en) 2013-09-27 2015-04-02 Charles C. Kuo Perpendicular Spin Transfer Torque Memory (STTM) Device with Coupled Free Magnetic Layers
US20150129996A1 (en) * 2013-11-12 2015-05-14 Samsung Electronics Co., Ltd. Method and system for providing a top pinned layer perpendicular magnetic anisotropy magnetic junction usable in spin transfer torque magnetic random access memory applications
US9236564B2 (en) 2013-12-11 2016-01-12 Samsung Electronics Co., Ltd. Method and system for providing an engineered magnetic layer including Heusler layers and an amorphous insertion layer
US9337415B1 (en) * 2015-03-20 2016-05-10 HGST Netherlands B.V. Perpendicular spin transfer torque (STT) memory cell with double MgO interface and CoFeB layer for enhancement of perpendicular magnetic anisotropy

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015032713A (ja) * 2013-08-02 2015-02-16 株式会社東芝 磁気抵抗素子および磁気メモリ

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