WO2021014810A1 - 不揮発性メモリセル、不揮発性メモリセルアレイ、及び、不揮発性メモリセルアレイの情報書き込み方法 - Google Patents

不揮発性メモリセル、不揮発性メモリセルアレイ、及び、不揮発性メモリセルアレイの情報書き込み方法 Download PDF

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layer
selection transistor
memory cell
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孝司 横山
幹生 岡
泰夫 神田
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    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Definitions

  • the present disclosure relates to a non-volatile memory cell, a non-volatile memory cell array including the non-volatile memory cell, and a method for writing information of the non-volatile memory cell array.
  • the current write-type MRAM element Magnetic Random Access Memory
  • Magnetic Random Access Memory which is non-volatile and has the characteristics of high-speed access, has a problem as a replacement element from the SRAM element in a cache memory or the like, especially the leakage current during standby of the SRAM element. It is becoming more important in state-of-the-art logic circuits after the 20 nm node. As a memory element, how many memory elements can be mounted and how much the capacity can be increased are also important, so reducing the area per unit memory cell is also an important issue. As such a memory element, a magnetization reversal type memory element is being studied.
  • STT-MRAM Spin Transfer Torque based Magnetic Random Access
  • a non-volatile memory element composed of (Memory) has attracted attention (see, for example, Japanese Patent Application Laid-Open No. 2014-220376).
  • Magnetization reversal by spin injection is a phenomenon in which magnetization reversal occurs in another magnetic material by injecting spin-polarized electrons into another magnetic material after passing through the magnetic material.
  • the magnetization reversal by spin injection since the magnetization reversal by spin injection is used, there is an advantage that the write current does not increase even if the element becomes finer, and the write current value decreases in proportion to the element volume. Therefore, it has the advantage that scaling is possible, the cell area can be reduced, and the device structure and cell structure are simplified.
  • a conventional non-volatile memory composed of a non-volatile memory element 50 composed of a spin injection type magnetoresistive element which is a 2-terminal element, and a selection transistor TR which is a 3-terminal element having a gate electrode and a source / drain region.
  • the equivalent circuit diagram of the cell is shown in FIG.
  • the spin injection type magnetoresistive element is composed of, for example, a magnetic tunnel junction element (MTJ element, Magnetic Tunnel Junction element), and has at least two magnetic layers (specifically, a storage layer, an intermediate layer, and a magnetization fixing). Layer). In the magnetization fixed layer, the magnetization direction is fixed.
  • MTJ element Magnetic Tunnel Junction element
  • the magnetization direction changes, and information "1" or "0" is stored depending on the magnetization direction.
  • One end of the spin-injection magnetoresistive element is connected to one of the source / drain regions of the selection transistor TR, and the other end is connected to the bit wire BL. Further, the other side of the source / drain region of the selection transistor TR is connected to the selection line SL. Then, by passing a current from the bit line BL to the selection line SL, or by passing a current from the selection line SL to the bit line BL, the magnetization direction of the storage layer is changed to the direction of the current flow by spin injection. Invert accordingly and store the information.
  • the voltage and current applied to the spin injection type magnetoresistive sensor when writing information are determined by the drive capability of the selection transistor TR. Be done.
  • the drive current of the selection transistor TR is divided into a case where a current flows from one source / drain region to the other source / drain region and a case where a current flows from the other source / drain region to one source / drain region. Then, there is an asymmetry such as a difference in the flowing current value.
  • FIG. 20A shows an equivalent circuit diagram in "write-1” in which a current flows from the selection line SL to the bit line BL via the selection transistor TR and the spin injection type magnetoresistive sensor.
  • FIG. 20B shows an equivalent circuit diagram in "write-0” in which a current flows from the bit line BL to the selection line SL via the spin injection type magnetoresistive element and the selection transistor TR.
  • one source / drain region is represented by “one S / D region”
  • the other source / drain region is represented by "the other S / D region”.
  • V dd is applied to the selection line SL to ground the bit line BL.
  • V dd is applied to the bit line BL and the selection line SL is grounded.
  • the selection transistor TR is brought into a conductive state by applying the power supply voltage V dd to the gate electrode of the selection transistor TR, and the spin injection type magnetoresistive sensor is made through the selection transistor TR. Apply current to.
  • the direction of the current changes depending on whether the power supply voltage V dd is applied to the selection line SL or the bit line BL, and desired information can be written to the spin injection type magnetoresistive element.
  • the gate potential is fixed at V dd .
  • the potential of one source / drain region is a value between V dd and V GND because of the voltage drop ( ⁇ V) in the spin injection type magnetoresistive sensor, specifically.
  • the result is ⁇ V. Therefore, the potential difference ⁇ V 0 between the gate electrode and one source / drain region is (V dd ⁇ ⁇ V).
  • the potential of the other source / drain region is fixed to V GND , and the potential difference ⁇ V 1 between the gate electrode and the other source / drain region is V dd .
  • the selection transistor TR in order to secure an appropriate write current even in a disadvantageous state (that is, in the case of "write-1"), the selection transistor TR must be increased, and the cell area increases. There is a problem. It should be noted that such a problem is not a problem peculiar to the spin injection type magnetoresistive element, but a problem that can occur in various types of resistance change type non-volatile memory elements.
  • an object of the present disclosure is a non-volatile memory cell having a configuration and a structure that enables information to be written by passing a current in a single direction without passing a current in both directions in the selection transistor.
  • the non-volatile memory cells of the present disclosure for achieving the above objects are: It consists of a resistance-changing non-volatile memory element and a selection transistor. One end of the non-volatile memory element is connected to one source / drain region of the selection transistor and is connected to the writing line. The other source / drain region of the selection transistor is connected to the selection line and The other end of the non-volatile memory element is connected to the bit wire.
  • the non-volatile memory cell array of the present disclosure for achieving the above object is A plurality of non-volatile memory cells are arranged in a two-dimensional matrix in a first direction and a second direction different from the first direction.
  • Each of the plurality of non-volatile memory cells arranged along the first direction It consists of a resistance-changing non-volatile memory element and a selection transistor.
  • One end of the non-volatile memory element is connected to one source / drain region of the selection transistor and is connected to a writing line common to a plurality of non-volatile memory cells arranged along the first direction.
  • the other source / drain region of the selection transistor is connected to a selection line common to multiple non-volatile memory cells arranged along the first direction.
  • the other end of the non-volatile memory element is connected to a bit line common to a plurality of non-volatile memory cells arranged along the first direction.
  • the method for writing information on the non-volatile memory cell array of the present disclosure for achieving the above object is the method for writing information on the non-volatile memory cell array of the present disclosure described above.
  • the selection transistor is placed in a non-conducting state and a current is passed between the writing line and the non-volatile memory element to store information "1" in each of the non-volatile memory cells.
  • the writing line is in a floating state
  • the desired selection transistor is in a conductive state
  • the other source / drain region and one source / drain region of the desired selection transistor are placed between the selection line and the non-volatile memory element.
  • Information "0" is stored in the non-volatile memory cell by passing an electric current through the memory cell. It consists of each process.
  • FIG. 1 is a schematic partial cross-sectional view of the non-volatile memory cell of the first embodiment.
  • FIG. 2 is a schematic partial cross-sectional view of a modified example of the non-volatile memory cell of the first embodiment.
  • FIG. 3 is an equivalent circuit diagram of the non-volatile memory cell of the present disclosure composed of the non-volatile memory element and the selection transistor.
  • 4A, 4B and 4C are conceptual diagrams of a non-volatile memory device to which spin injection magnetization reversal is applied.
  • 5A, 5B and 5C are conceptual diagrams of a non-volatile memory device to which spin injection magnetization reversal is applied.
  • FIG. 6 is a schematic partial cross-sectional view of the non-volatile memory cell of the second embodiment.
  • FIG. 7 is a schematic partial cross-sectional view of a modified example (modified example-1) of the non-volatile memory cell of the second embodiment.
  • FIG. 8 is a schematic partial cross-sectional view of a modified example (modified example-2) of the non-volatile memory cell of the second embodiment.
  • FIG. 9 is a schematic partial cross-sectional view of the non-volatile memory cell of the third embodiment.
  • FIG. 10 is a schematic partial cross-sectional view of a modified example of the non-volatile memory cell of the third embodiment.
  • FIG. 11 is a schematic partial cross-sectional view of the non-volatile memory cell of the fourth embodiment.
  • FIG. 12 is a schematic partial cross-sectional view of a modified example (modified example-1) of the non-volatile memory cell of the fourth embodiment.
  • FIG. 13 is a schematic partial cross-sectional view of a modified example (modified example-2) of the non-volatile memory cell of the fourth embodiment.
  • FIG. 14 is a schematic partial cross-sectional view of a modified example (modified example-3) of the non-volatile memory cell of the fourth embodiment.
  • FIG. 15 is a schematic partial cross-sectional view of a modified example (modified example-4) of the non-volatile memory cell of the fourth embodiment.
  • FIG. 16 is a schematic partial cross-sectional view of a modified example (modified example-5) of the non-volatile memory cell of the fourth embodiment.
  • FIG. 17A is a schematic perspective view of the Fin-FET constituting the non-volatile memory cell of the fifth embodiment, and FIGS. 17B and 17C are taken along the arrows BB and CC of FIG. 17A. It is a schematic partial cross-sectional view of the Fin-FET constituting the non-volatile memory cell of Example 5.
  • FIG. 18 is a conceptual diagram of another configuration example of the non-volatile memory element in the present disclosure.
  • FIG. 19 is an equivalent circuit diagram of a conventional non-volatile memory cell composed of a non-volatile memory element and a selection transistor.
  • 20A and 20B are an equivalent circuit diagram in "write-0" in which a current flows from the selection line to the bit line, and an equivalent circuit diagram in "write-1" in which a current flows from the bit line to the selection line, respectively. Is.
  • Example 1 Information writing method of non-volatile memory cell, non-volatile memory cell array, and non-volatile memory cell array of the present disclosure.
  • Example 1 Information writing method of non-volatile memory cell, non-volatile memory cell array, and non-volatile memory cell array.
  • Example 2 Modification of Example 1
  • Example 3 Modification of Example 2
  • Example 4 Modifications of Examples 1 to 3)
  • Example 5 Modifications of Examples 1 to 4) 7.
  • the gate electrode of the selection transistor is connected to a word line extending in the second direction. It can be in the form of being (or also serving as a word line).
  • the non-volatile memory cell of the present disclosure the non-volatile memory cell constituting the non-volatile memory cell array of the present disclosure including the above-mentioned preferable form, and the non-volatile memory in the information writing method of the non-volatile memory cell array of the present disclosure including the above-mentioned preferable form.
  • the non-volatile memory element is derived from a vertical magnetization type spin injection type magnetic resistance effect element. It can be in the form of.
  • the non-volatile memory element has at least a storage layer and a magnetization fixing layer.
  • the magnetization fixing layer can be in the form of being connected to one source / drain region of the selection transistor.
  • the selection transistor and the writing line are provided on the first surface side of the base made of the semiconductor material.
  • the non-volatile memory element may be provided on the second surface side facing the first surface of the base, or may be provided.
  • the selection transistor and the non-volatile memory element are provided on the first surface side of the base made of a semiconductor material.
  • the writing line may be provided on the side of the second surface facing the first surface of the base.
  • One source / drain region of the selection transistor has rectification.
  • a current flows between the writing line and the non-volatile memory element through one source / drain region of the selection transistor.
  • the selection transistor is conducting, a current flows between the selection line and the non-volatile memory element through one source / drain region and the other source / drain region of the selection transistor, and the writing line is connected to the writing line.
  • the configuration may be such that a current of 1 ⁇ 10 -12 amperes or less flows.
  • one source / drain region of the selection transistor can have a p / n junction, and in this case, one source / drain region of the selection transistor is the first conductive. It has a laminated structure of a first layer made of silicon (Si) containing mold impurities and a second layer made of silicon (Si) containing second conductive type impurities different from the first conductive type. It can be in the form.
  • a non-volatile memory cell of this form may be referred to as a "first form of non-volatile memory cell".
  • one source / drain region of the selection transistor contains a first layer made of silicon (Si) containing first conductive type impurities and a second conductive type impurities different from the first conductive type. It can be in a form having a laminated structure with a second layer composed of contained germanium (Ge) or silicon-germanium (Si-Ge).
  • a non-volatile memory cell having such a form may be referred to as a "second form of non-volatile memory cell".
  • one source / drain region of the selection transistor can have a Schottky junction, in which case one source / drain region of the selection transistor contains impurities. It can be in the form of having a laminated structure of a first layer made of silicon (Si) and a second layer made of metal.
  • a non-volatile memory cell of such a form may be referred to as a "third form of non-volatile memory cell".
  • one source / drain region of the selection transistor consists of a first layer of silicon (Si) containing impurities and germanium (Ge) or silicon-germanium (Si-Ge) containing impurities. It can be in the form of having a laminated structure with the second layer.
  • a non-volatile memory cell having such a form may be referred to as a "fourth form of non-volatile memory cell”.
  • the first layer is connected to the non-volatile memory element.
  • the second layer is connected to the writing line.
  • the selection transistor is a planar transistor, specifically, a field effect transistor (known MIS-FET or MOS-). It can be in the form of FET), or the selection transistor can be in the form of Fin-FET, which makes it possible to suppress short channel characteristics.
  • the selection transistor has a channel forming region of a semiconductor element having a tri-gate structure or a semiconductor element having a GAA (Gate-All-Around) structure or an omega ( ⁇ ) structure (specifically, for example, nanowires or It can be in the form of an FET) in which a channel formation region is formed from nanosheets.
  • the selection transistor may be an n-channel type transistor or a p-channel type transistor.
  • the first conductive type is n-type
  • the second conductive type is p-type
  • the first The layer may be connected to one end of the non-volatile memory element
  • the second layer may be connected to the writing line.
  • the first conductive type is p-type
  • the second conductive type is n-type.
  • the first layer may be connected to one end of the non-volatile memory element, and the second layer may be connected to the writing line.
  • the conductive type of impurities may be n-type, and in this case, aluminum is used as the metal.
  • Al gold
  • Au tungsten
  • Pt platinum
  • the conductive type of impurities may be p-type, and in this case, indium as a metal.
  • In In and tin (Sn) can be exemplified.
  • the conductive type of the impurity may be n-type, and the selection transistor may be a p-channel type.
  • the conductive type of the impurity may be the p type.
  • a barrier metal layer is formed to form the connection holes described later, but the non-volatile memory cell of the fourth form is composed of germanium (Ge) or silicon-germanium (Si-Ge) containing impurities.
  • a Schottky bond can be formed between the second layer and this barrier metal layer.
  • the conductive type of the impurity is n-type as the material constituting the barrier metal layer
  • aluminum (Al), gold (Au), tungsten (W), platinum (Pt) can be exemplified, and the conductivity of the impurity can be exemplified.
  • the mold is p-type, ytterbium (Y), erbium (Er), ytterbium (Yb), lantern (La), hafnium (Hf), zirconium (Zr), aluminum (Al), titanium (Ti), gold ( Au), nickel (Ni), platinum (Pt) can be exemplified.
  • non-volatile memory element composed of (there is) has at least a storage layer and a magnetization fixing layer, and specifically, the non-volatile memory element has a laminated structure including at least a magnetization fixing layer, an intermediate layer and a storage layer. It can be configured to have a body.
  • the magnetization direction of the storage layer changes according to the information to be stored, and the easy-to-magnetize axis can be in a form parallel to the lamination direction of the laminated structure (that is, a vertical magnetization type). Then, in this case, as described above, it is possible to form a form composed of a spin injection type magnetoresistive element of the vertical magnetization method, and further, in these cases, the first surface of the laminated structure is formed as a conductive base layer. It is connected, and the second surface of the laminated structure is connected to a conductive connection part, and a current (also called magnetization reversal current or spin polarization current, also called spin polarization current) is used between the base layer and the connection part.
  • a current also called magnetization reversal current or spin polarization current, also called spin polarization current
  • the information can be stored in the storage layer. That is, by passing a magnetization reversal current in the stacking direction of the laminated structure, the magnetization direction of the storage layer can be changed, and information can be recorded in the storage layer.
  • the base layer is connected to one source / drain region of the selection transistor, and the connection portion is connected to a bit line.
  • the magnetization fixing layer can be in the form of being connected to one source / drain region of the selection transistor via the base layer. That is, the magnetization-fixed layer can be in the form of forming the first surface of the laminated structure, whereby a material-stable laminated structure can be obtained.
  • the present invention is not limited to this, and the storage layer may form the first surface of the laminated structure.
  • the TMR (Tunnel Magnetoresistance) effect or the GMR (Giant Magnetoresistance) effect is exerted by the laminated structure composed of the storage layer, the intermediate layer and the magnetization fixed layer. It can be a structure in which the laminated structure having the structure is formed. Then, for example, when a magnetization reversal current is passed from the storage layer to the magnetization fixed layer in the magnetized state of antiparallel arrangement, the magnetization of the storage layer is generated by the spin torque acting by injecting electrons from the magnetization fixed layer into the storage layer.
  • the magnetization direction of the storage layer, the magnetization direction of the magnetization fixed layer (specifically, the reference layer), and the magnetization direction of the storage layer are arranged in parallel.
  • the magnetization direction of the storage layer and the magnetization direction of the magnetization fixed layer are antiparallel.
  • the metal atoms constituting the magnetization fixing layer and the storage layer shall be in a form containing a cobalt (Co) atom, an iron (Fe) atom, or a cobalt atom and an iron atom (Co—Fe). Can be done.
  • the metal atoms constituting the magnetization fixing layer and the storage layer may be in a form containing at least a cobalt (Co) atom or an iron (Fe) atom. That is, the magnetization fixing layer and the storage layer can be in the form of being composed of a metal material (alloy, compound) made of at least cobalt (Co) or iron (Fe).
  • the storage layer is at least one metal material (alloy, compound) selected from the group consisting of cobalt, iron and nickel, preferably the storage layer is a metal material (alloy, alloy) made of cobalt, iron and nickel. It can be in the form of a compound) or a metal material (alloy, compound) made of cobalt, iron, nickel and boron.
  • alloys of ferromagnetic materials such as nickel (Ni), iron (Fe), and cobalt (Co) (for example, Co—Fe, Co—Fe—B, Co—Fe—Ni, Fe-Pt, Ni-Fe, Fe-B, Co-B, etc.), or alloys in which gadolinium (Gd) is added to these alloys can be exemplified.
  • Gadolinium (Gd) gadolinium
  • heavy rare earths such as terbium (Tb), dysprosium (Dy), and holmium (Ho) may be added to the alloy in order to further increase the vertical magnetic anisotropy.
  • An alloy containing the above may be laminated.
  • the crystallinity of the storage layer is essentially arbitrary and may be polycrystalline, single crystal or amorphous. Further, the storage layer may have a single-layer structure, a laminated structure in which a plurality of different ferromagnetic material layers described above are laminated, or a laminated structure in which a ferromagnetic material layer and a non-magnetic material layer are laminated. It can also be configured.
  • Non-magnetic elements include B, C, N, O, F, Li, Mg, Si, P, Ti, V, Cr, Mn, Ni, Cu, Ge, Nb, Ru, Rh, Pd, Ag, Ta. , Ir, Pt, Au, Zr, Hf, W, Mo, Re, Os.
  • ferromagnetic material layers having different compositions as a storage layer.
  • a plurality of ferromagnetic material layers such as Fe layer, Co layer, Fe—Ni alloy layer, Co—Fe alloy layer, Co—Fe—B alloy layer, Fe—B alloy layer, and Co—B alloy layer are non-magnetic materials.
  • Non-magnetic layer include Ru, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, or an alloy of these, can be mentioned.
  • the thickness of the storage layer can be exemplified by 0.5 nm to 30 nm, and the thickness of the magnetization fixing layer can be exemplified by 0.5 nm to 30 nm.
  • the magnetization fixing layer can have a laminated ferri structure (also called a laminated ferlipin structure) in which at least two magnetic material layers are laminated.
  • the laminated ferri structure is a laminated structure having an antiferromagnetic bond, that is, a structure in which the interlayer exchange bond between two magnetic material layers is antiferromagnetic, and is a synthetic antiferromagnetic bond (SAF: Also called Synthetic Antiferromagnet), two magnetic material layers (one magnetic material layer may be called a "reference layer”, and the other magnetic material layer constituting the laminated ferri structure is called a "fixed layer”.
  • the magnetization direction of the reference layer is a magnetization direction that serves as a reference for information to be stored in the storage layer.
  • One magnetic material layer (reference layer) constituting the laminated ferri structure is located on the storage layer side. That is, the reference layer is in contact with the intermediate layer.
  • the asymmetry of thermal stability with respect to the information writing direction can be reliably canceled, and the stability with respect to spin torque can be improved.
  • one of the magnetic material layers (for example, the reference layer) constituting the laminated ferri structure is at least one element selected from the group consisting of iron (Fe), cobalt (Co) and nickel (Ni). Or contains at least one element selected from the group consisting of iron (Fe), cobalt (Co) and nickel (Ni) and boron (B), specifically a Co—Fe alloy, Co. -Fe-Ni alloy, Ni-Fe alloy, Co-Fe-B alloy can be mentioned, and Fe layer / Pt layer, Fe layer / Pd layer, Co layer / Pt layer, Co layer / Pd layer, Co layer can be mentioned.
  • Laminated structures such as / Ni layer and Co layer / Rh layer can also be mentioned, and these materials include Ag, Cu, Au, Al, Si, Bi, Ta, B, C, O, N, Pd, Pt,
  • Non-magnetic elements such as Zr, Ta, Hf, Ir, W, Mo, Nb, V, Ru, and Rh can be added to adjust the magnetic properties, and various physical properties such as crystal structure, crystallinity, and material stability can be adjusted. You may adjust.
  • the other magnetic material layer (for example, the fixed layer) constituting the laminated ferri structure is at least one selected from the group consisting of iron (Fe), cobalt (Co), nickel (Ni) and manganese (Mn).
  • element-A iron (Fe), cobalt (Co), nickel (Ni) and manganese (Mn).
  • element-A iron (Fe), cobalt (Co), nickel (Ni) and manganese (Mn).
  • element-A iron
  • ruthenium As a material constituting the non-magnetic layer, ruthenium (Ru), an alloy thereof, a ruthenium compound can be mentioned, or Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, etc. Examples thereof include B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, Rh and alloys thereof.
  • the fixed layer is composed of a laminated structure of Co thin film / Pt thin film
  • the reference layer is a laminated structure of Co thin film / Pt thin film / CoFeB thin film in order to increase the MR ratio (however, the CoFeB thin film is in contact with the intermediate layer). Therefore, a non-magnetic layer made of, for example, Ru can be arranged between the fixed layer and the reference layer.
  • the magnetized fixed layer can have a structure in which the direction of magnetization is fixed by using only the ferromagnetic layer or by utilizing the antiferromagnetic coupling between the antiferromagnetic layer and the ferromagnetic layer.
  • the anti-ferrometric material include Fe-Mn alloy, Fe-Pt alloy, Ni-Mn alloy, Pt-Mn alloy, Pt-Cr-Mn alloy, Ir-Mn alloy, Rh-Mn alloy, and Co-. Examples thereof include Pt alloys, cobalt oxides, nickel oxides (NiO), and iron oxides (Fe 2 O 3 ).
  • these materials include Ag, Cu, Au, Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ta, Hf, Ir, W, Mo, Nb, V,
  • Non-magnetic elements such as Ru and Rh may be added to adjust the magnetic properties, and various physical properties such as crystal structure, crystallinity and substance stability may be adjusted.
  • the material constituting the non-magnetic layer include ruthenium (Ru), an alloy thereof, and a ruthenium compound, or Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, and C. , Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, Rh, and alloys thereof.
  • the magnetization fixed layer is not limited to a form having a laminated ferri structure. It may be a magnetization fixed layer composed of one layer and functioning as a reference layer. Examples of the material constituting such a magnetized fixed layer include a material (ferromagnetic material) constituting the storage layer, or the magnetized fixed layer (reference layer) is a laminate of a Co layer and a Pt layer.
  • Body laminate of Co layer and Pd layer, laminate of Co layer and Ni layer, laminate of Co layer and Tb layer, Co-Pt alloy layer, Co—Pd alloy layer, Co—Ni alloy layer, It can be composed of a Co—Fe alloy layer, a Co—Tb alloy layer, a Co layer, an Fe layer, or a Co—Fe—B alloy layer, or these materials can be composed of Ag, Cu, Au, etc.
  • Adjust magnetic properties by adding non-magnetic elements such as Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Hf, Ir, W, Mo, Nb, V, Ru, Rh.
  • various physical properties such as crystal structure, crystallinity, and material stability may be adjusted, and more preferably, the magnetization fixing layer (reference layer) is composed of a Co—Fe—B alloy layer. be able to.
  • the magnetization direction of the magnetization fixed layer is a reference for information
  • the magnetization direction must not be changed by recording or reading information, but it does not necessarily have to be fixed in a specific direction, and the coercive force is higher than that of the storage layer. It may be increased, the film thickness may be increased, or the magnetic damping constant may be increased so that the magnetization direction is less likely to change than that of the storage layer.
  • the intermediate layer is preferably made of a non-magnetic material. That is, in the spin injection type magnetoresistive element, the intermediate layer in the case of forming a laminated structure having a TMR effect is preferably an insulating material and is made of a non-magnetic material.
  • a laminated structure having a TMR effect is formed by a magnetization fixing layer, an intermediate layer and a storage layer, and functions as a tunnel insulating film between a magnetization fixing layer made of a magnetic material and a storage layer made of a magnetic material. Refers to a structure in which an intermediate layer made of a non-magnetic material film is sandwiched.
  • the area resistance value of the intermediate layer made of the insulating material is preferably several tens of ⁇ ⁇ ⁇ m 2 or less.
  • the intermediate layer is composed of magnesium oxide (MgO)
  • MgO magnesium oxide
  • its thickness is preferably 1.5 nm or less.
  • examples of the material constituting the non-magnetic material film constituting the laminated structure having the GMR effect include conductive materials such as Cu, Ru, Cr, Au, Ag, Pt, Ta, and alloys thereof.
  • it can be made and has high conductivity (resistivity of several hundred ⁇ ⁇ cm or less), it may be any non-metallic material, but a material that does not easily cause an interfacial reaction with the storage layer or the magnetization fixing layer should be appropriately selected. Is desirable.
  • An intermediate layer which is an insulating material and is made of a non-magnetic material can be obtained, for example, by oxidizing or nitriding a metal film formed by a sputtering method. More specifically, aluminum oxide as the insulating material constituting the intermediate layer (AlO X), when using magnesium oxide (MgO), for example, aluminum or magnesium formed by a sputtering method is oxidized in the air Method, method of plasma oxidizing aluminum or magnesium formed by sputtering method, method of oxidizing aluminum or magnesium formed by sputtering method with IPC plasma, method of oxidizing aluminum or magnesium formed by sputtering method in oxygen A method of spontaneous oxidation, a method of oxidizing aluminum or magnesium formed by a sputtering method with oxygen radicals, a method of irradiating aluminum or magnesium formed by a sputtering method with ultraviolet rays when it is naturally oxidized in oxygen, aluminum or it can be exemplified a method of forming
  • the three-dimensional shape of the laminated structure is preferably cylindrical or cylindrical from the viewpoint of ease of processing and ensuring uniformity of the direction of the easy-to-magnetize axis in the storage layer, but is not limited to this. , Triangular prism, square column, hexagonal column, octagonal column, etc. (including those with rounded sides or ridges), elliptical columns can also be used.
  • the area of the laminated structure is preferably 0.01 ⁇ m 2 or less, for example, from the viewpoint of easily reversing the direction of magnetization with a low magnetization reversal current.
  • the direction of magnetization in the storage layer is set to the first direction (direction parallel to the easy magnetization axis). ) Or the second direction (the direction opposite to the first direction), information is written in the storage layer.
  • the laminated structure has a cap layer on the second surface side.
  • the cap layer consists of at least one material selected from the group consisting of hafnium, tantalum, tungsten, zirconium, niobium, molybdenum, titanium, vanadium, chromium, magnesium, ruthenium, rhodium, palladium and platinum.
  • Mg—Ti—O layer MgAl 2 single layer structure composed of an oxide such as O 4 layer; or, hafnium, tantalum, tungsten, zirconium, niobium, molybdenum, titanium, vanadium, chromium, magnesium, at least one selected ruthenium, rhodium, from the group consisting of palladium and platinum
  • the form may be composed of various types of material layers and a laminated structure (for example, Ru layer / Ta layer) of at least one type of oxide layer selected from the group consisting of MgTIO, MgO, AlO, and SiO. it can.
  • the various layers described above are chemically represented by, for example, the physical vapor deposition method (PVD method) and the ALD (Atomic Layer Deposition) method, which are exemplified by the sputtering method, the ion beam deposition method, and the vacuum deposition method. It can be formed by a vapor phase growth method (CVD method). Further, the patterning of these layers can be performed by a reactive ion etching method (RIE method) or an ion milling method (ion beam etching method). It is preferable to form various layers continuously in the vacuum apparatus, and then patterning is preferable.
  • RIE method reactive ion etching method
  • ion milling method ion beam etching method
  • the base layer, connection portion, bit wire, selection wire, various wirings, wiring layer, etc. consist of a single layer structure of Ta or TaN, Cu, Al, Au, Pt, Ti, Ru, W, etc. or a compound thereof.
  • it may have a laminated structure of a base layer made of Cr, Ti, or the like, and a Cu layer, an Au layer, a Pt layer, or the like formed on the base layer.
  • it can also be composed of a single-layer structure of Ta or a compound thereof, or a laminated structure of Cu, Ti or the like or a compound thereof.
  • These electrodes and the like can be formed by, for example, the PVD method exemplified by the sputtering method.
  • the bit wire may be integrated with the connecting portion, or the bit wire may also serve as the connecting portion.
  • connection holes that electrically connect the base layer and the selection transistor, or the connection holes that electrically connect the writing line and the selection transistor, are made of impurity-doped polysilicon, tungsten, Ti, etc. It can be composed of a refractory metal such as Pt, Pd, Cu, TiW, TiNW, WSi 2 , or MoSi 2 or metal silicide, and can be formed based on a CVD method or a PVD method exemplified by the sputtering method. A barrier metal layer is formed on the inner wall and bottom of the connection hole.
  • silicon oxide (SiO 2 ), silicon nitride (SiN), SiON, SiOC, SiOF, SiCN, SOG (spin-on glass), NSG (non-doped silicate glass) ), BPSG (boron phosphide silicate glass), PSG, BSG, PbSG, AsSG, SbSG, LTO, Al 2 O 3 can be exemplified.
  • low dielectric constant insulating materials eg, fluorocarbons, cycloperfluorocarbon polymers, benzocyclobutene, cyclic fluororesins, polytetrafluoroethylene, amorphous tetrafluoroethylene, polyaryl ethers, aryl fluoride ethers, polyimide fluorides, organic SOG, parylene, fluorocarbon, amorphous carbon), polyimide resin, fluororesin, Silk (a trademark of The Dow Chemical Co., a coating type low dielectric constant interlayer insulating film material), Flare (Honeywell Electronic Materials Co. It is a trademark of Polyallyl ether (PAE) -based material), and can be used alone or in combination as appropriate.
  • PAE Polyallyl ether
  • a High-K (high dielectric constant) film capable of low temperature formation eg, Si oxide containing Hf oxide, Al 2 O 3 , Ru oxide, Ta oxide, Al, Ru, Ta, Hf, etc.
  • Si nitrides containing Al, Ru, Ta, Hf, Si oxide nitrides containing Al, Ru, Ta, Hf can be mentioned.
  • Silanol derivatives such as silane (AEAPTMS), 3-mercaptopropyltrimethoxysilane (MPTMS), octadecyltrichlorosilane (OTS); novolak-type phenolic resins; fluororesins; octadecanethiols, dodecylisosocyanates, etc.
  • silane coupling agents such as silane (AEAPTMS), 3-mercaptopropyltrimethoxysilane (MPTMS), octadecyltrichlorosilane (OTS); novolak-type phenolic resins; fluororesins; octadecanethiols, dodecylisosocyanates, etc.
  • organic insulating materials organic polymers exemplified by linear hydrocarbons having a functional group capable of binding to a control electrode at one end, and combinations thereof can also be used.
  • Various insulating layers and various interlayer insulating layers are formed based on known methods such as various CVD methods, coating methods, various PVD methods including sputtering methods and vacuum vapor deposition methods, various printing methods such as screen printing methods, and sol-gel methods. be able to.
  • the base can be composed of, for example, a silicon semiconductor substrate, or can also be composed of an SOI substrate (specifically, a silicon layer constituting an SOI substrate or the like).
  • an SOI substrate for example, an insulating layer is formed on the surface of an SOI substrate formed based on the smart cut method and a substrate bonding technique, an SOI substrate formed based on the SIMOX (Separation by IMplantation of OXygen) method, and a silicon semiconductor substrate. Then, an SOI substrate in which a silicon layer is formed on the insulating layer can be exemplified.
  • the base instead of the silicon layer, can be composed of an InGaAs layer or a Ge layer.
  • Examples of the electronic device incorporating the non-volatile memory cell or the non-volatile memory cell array of the present disclosure include portable electronic devices such as mobile devices, game devices, music devices, and video devices, and fixed electronic devices.
  • a magnetic head can also be mentioned.
  • a storage device composed of the non-volatile memory cell array of the present disclosure can also be mentioned.
  • Example 1 relates to the non-volatile memory cell, the non-volatile memory cell array, and the information writing method of the non-volatile memory cell array of the present disclosure.
  • a schematic partial cross-sectional view of the non-volatile memory cell of the first embodiment is shown in FIG. 1, and an equivalent circuit diagram of the non-volatile memory cell of the present disclosure composed of a non-volatile memory element and a selection transistor is shown in FIG. ..
  • FIGS. 4A, 4B and 4C, and 5A, 5B and 5C conceptual diagrams of a non-volatile memory device to which spin injection magnetization reversal is applied are shown in FIGS. 4A, 4B and 4C, and 5A, 5B and 5C.
  • the "upper and lower relationship" is relative and is based on the base.
  • the non-volatile memory cells of Example 1 or Examples 2 to 5 described later are It is composed of a resistance-changing non-volatile memory element 50 and a selection transistor TR.
  • One end of the non-volatile memory element 50 is connected to one source / drain region 15A of the selection transistor TR, and is also connected to the writing line WR.
  • the other source / drain region 15B of the selection transistor TR is connected to the selection line SL.
  • the other end of the non-volatile memory element 50 is connected to the bit line BL.
  • the non-volatile memory cell array of Example 1 or Examples 2 to 5 described later is A plurality of non-volatile memory cells are arranged in a two-dimensional matrix in a first direction and a second direction different from the first direction.
  • Each of the plurality of non-volatile memory cells arranged along the first direction It is composed of a resistance-changing non-volatile memory element 50 and a selection transistor TR.
  • One end of the non-volatile memory element 50 is connected to one source / drain region 15A of the selection transistor TR, and is common to a plurality of non-volatile memory cells arranged along the first direction.
  • the other source / drain region 15B of the selection transistor TR is connected to a selection line SL common to a plurality of non-volatile memory cells arranged along the first direction.
  • the other end of the non-volatile memory element 50 is connected to a bit line BL common to a plurality of non-volatile memory cells arranged along the first direction.
  • the gate electrode 12 of the selection transistor TR is connected to the word line WL extending in the second direction, or also serves as the word line WL. Further, the number of non-volatile memory cells arranged along the first direction is essentially arbitrary, and for example, 4 or 8 can be exemplified.
  • the non-volatile memory element 50 includes a perpendicular magnetization type spin injection type magnetoresistive element.
  • the non-volatile memory element 50 has at least a storage layer 53 and a magnetization fixing layer 51 (specifically, has a magnetization fixing layer 51, an intermediate layer 52, and a storage layer 53), and is not limited.
  • the magnetization fixing layer 51 is connected to one source / drain region 15A of the selection transistor TR.
  • the magnetization fixing layer 51, the intermediate layer 52, and the storage layer 53 are collectively referred to as a "laminated structure 50A".
  • the selection transistor TR and the writing line WR are provided on the first surface 10A side of the base portion 10 made of a semiconductor material (specifically, for example, a part of a silicon semiconductor substrate).
  • the non-volatile memory element 50 is provided on the second surface 10B side of the base 10 facing the first surface 10A.
  • the selection transistor TR is composed of an n-channel field effect transistor (well-known MOS-FET).
  • the magnetization direction of the storage layer 53 changes according to the information to be stored. Then, in the storage layer 53, the easy-magnetization axis is parallel to the stacking direction of the laminated structure 50A (that is, perpendicular magnetization type). That is, the non-volatile memory cell is composed of a perpendicular magnetization type spin injection type magnetoresistive element, and more specifically, an MTJ element.
  • the magnetization direction of the magnetization fixing layer 51 is a magnetization direction that serves as a reference for information to be stored in the storage layer 53, and the information "0" is determined by the relative angle between the magnetization direction of the storage layer 53 and the magnetization direction of the magnetization fixing layer 51. And information "1" are specified.
  • the first surface 50a of the laminated structure 50A is in contact with the conductive base layer 41, and the second surface 50b of the laminated structure 50A is in contact with the conductive connecting portion 42, and the base layer 41 and the connecting portion 42.
  • Information is stored in the storage layer 53 by passing a current (magnetization reversal current) between the two.
  • the magnetization fixing layer 51 may form the first surface 50a of the laminated structure 50A, or the storage layer 53 may form the first surface 50a of the laminated structure 50A.
  • the metal atoms constituting the magnetization fixing layer 51 and the storage layer 53 include cobalt (Co) atoms or iron (Fe) atoms. Alternatively, a cobalt atom and an iron atom (Co-Fe) are included.
  • the magnetization fixing layer 51 and the storage layer 53 include a Co—Fe—B alloy layer [for example, (Co 20 Fe 80 ) 80 B 20 alloy layer].
  • the metal atoms constituting the intermediate layer 52 made of a non-magnetic material that functions as a tunnel insulating film include magnesium (Mg) atoms or aluminum (Al) atoms. Specifically, it contains MgO.
  • the intermediate layer 52 By forming the intermediate layer 52 from the MgO layer, the rate of change in magnetic resistance (MR ratio) can be increased, thereby improving the efficiency of spin injection and reversing the magnetization direction of the storage layer 53.
  • the magnetization reversal current density required for this can be reduced.
  • the three-dimensional shape of the laminated structure 50A is cylindrical (cylindrical), but is not limited to this, and may be, for example, a quadrangular prism.
  • the laminated structure 50A is surrounded by an insulating layer 33.
  • the various layer configurations explained above are listed in Table 1 below.
  • the layer after the "/" is a layer closer to the base 10 in the stacking direction (thickness direction).
  • Connection 42 Al or Cu Cap layer 54: Ta (3 nm) / Ru (5 nm) / Ta (1 nm)
  • Laminated structure 50A Storage layer 53: (Co 20 Fe 80 ) 80 B 20 layer (1.2 nm to 1.7 nm) Intermediate layer 52: Mg (0.15 nm) / MgO (1 nm) / Mg (0.15 nm)
  • Magnetic fixing layer 51 (Co 20 Fe 80 ) 80 B 20 layer (1 nm) / Ru (0.8 nm) /Co (1.1nm) /Pt (5nm)
  • the selection transistor TR formed on the first surface 10A side of the base portion 10 formed of a part of the silicon semiconductor substrate includes the channel forming regions 14 and the source / drain regions 15A and 15B formed on the base portion 10, and the channels. It is composed of a gate electrode 12 provided via a gate insulating layer 13 facing the formation region 14. A gate sidewall 16 made of SiO 2 is formed on the side wall of the gate electrode 12.
  • the selection transistor TR is covered with a lower insulating layer 21.
  • Reference numeral 11 indicates an element separation region having an STI (Shallow Trench Isolation) structure. Instead of forming the element separation region, a MOS-FET that is always in a non-conducting state may be formed to separate the elements.
  • STI Shallow Trench Isolation
  • the projection image in the extending direction of the bit line BL is orthogonal to, but not limited to, the projection image in the extending direction of the gate electrode 12 (which also functions as, for example, a word line or an address line) constituting the selection transistor TR. doing.
  • the projected image in the extending direction of the selection line SL, the projected image in the extending direction of the bit line BL, and the projected image in the extending direction of the writing line WR are parallel.
  • the extending direction of the illustrated selection line SL is different from the above description for the sake of simplification of the drawings.
  • a selection line SL is formed on the lower insulating layer 21.
  • the other source / drain region 15B of the selection transistor TR is connected to the selection line SL via a connection hole 22 provided in the lower insulating layer 21.
  • a barrier metal layer 22A is formed on the inner wall and the bottom of the connection hole 22.
  • An upper layer insulating layer 25 is formed on the lower layer insulating layer 21 and the selection line SL, and a writing line WR is formed on the upper layer insulating layer 25.
  • One source / drain region 15A of the selection transistor TR is a connection hole 23 formed in the lower insulating layer 21, a contact portion 24 formed on the lower insulating layer 21, and a connection formed in the upper insulating layer 25. It is connected to the writing line WR via the hole 26.
  • Barrier metal layers 23A and 26A are formed on the inner walls and bottoms of the connection holes 23 and 26.
  • An interlayer insulating layer 31 is formed on the second surface 10B of the base portion 10, and a base layer 41 is formed on the interlayer insulating layer 31.
  • the base layer 41 is connected to one source / drain region 15A of the selection transistor TR via a connection hole 32 provided in the interlayer insulating layer 31.
  • a barrier metal layer 32A is formed on the inner wall and the bottom of the connection hole 32.
  • the laminated structure 50A is in contact with the base layer 41 and the connecting portion 42.
  • the insulating layer 33 covers the interlayer insulating layer 31.
  • the bit wire BL formed on the insulating layer 33 is connected to the connecting portion 42.
  • a cap layer 54 is formed between the connecting portion 42 and the laminated structure 50A.
  • an element separation region 11 is formed on a silicon semiconductor substrate based on a well-known method, and a gate insulating layer 13, a gate electrode 12, a gate sidewall 16 and a source are formed on the portion of the silicon semiconductor substrate surrounded by the element separation region 11.
  • a selection transistor TR composed of drain regions 15A and 15B is formed.
  • the portion of the silicon semiconductor substrate located between the source / drain region 15A and the source / drain region 15B corresponds to the channel formation region 14.
  • the source / drain regions 15A and 15B may be composed of the silicide layer, and in this case, the VDD layer functions as a kind of stopper when thinning the silicon semiconductor substrate described below.
  • the lower layer insulating layer 21, the connection holes 22, 23, the barrier metal layers 22A, 23A, the selection line SL, and the contact portion 24 are formed, and further, the upper layer insulating layer 25 is formed on the entire surface, and then the connection hole 26, the barrier metal.
  • the layer 26A and the writing line WR are formed.
  • the lower insulating layer 21 is made of SiN
  • the contact portion 24 is made of copper (Cu)
  • the connection holes 22, 23, 26 are made of tungsten (W)
  • the barrier metal layers 22A, 23A, 26A are made of titanium (Ti).
  • the selection line SL and the writing line WR are made of copper (Cu)
  • the upper insulating layer 25 is made of SiO 2 .
  • an interlayer insulating layer, wiring, and a wiring layer are formed on the upper insulating layer 25. Then, the uppermost layer is attached to the support substrate based on a well-known method. Next, the exposed surface of the silicon semiconductor substrate is polished or the like based on a well-known method such as the CMP method to thin the silicon semiconductor substrate.
  • the element separation region 11 functions as a kind of stopper when thinning the silicon semiconductor substrate. In this way, the base 10 made of a part of the silicon semiconductor substrate can be obtained.
  • the interlayer insulating layer 31 is formed on the second surface 10B of the base portion 10, and the connecting hole 32 is formed in the interlayer insulating layer 31 in the upper portion of one source / drain region 15A, and the inner wall of the connecting hole 32 and the inner wall of the connecting hole 32 and the connecting hole 32 are formed.
  • a barrier metal layer 32A is formed on the bottom.
  • the base layer 41, the laminated structure 50A, the cap layer 54 and the connecting portion 42 are formed on the connection hole 32, and then the connecting portion 42, the cap layer 54, the laminated structure 50A and the base layer 41 are formed.
  • Etching is performed based on the reactive ion etching method (RIE method).
  • the intermediate layer 52 made of magnesium oxide (MgO) was formed by forming an MgO layer based on the RF magnetron sputtering method.
  • the other layers were formed by the DC magnetron sputtering method.
  • each layer can be patterned by the ion milling method (ion beam etching method).
  • the insulating layer 33 is formed on the entire surface, and the insulating layer 33 is flattened so that the base layer 41, the laminated structure 50A, the cap layer 54, and the connecting portion 42 are surrounded by the insulating layer 33. In addition, the top surface of the connecting portion 42 is exposed. Then, a bit wire BL connected to the connecting portion 42 is formed on the insulating layer 33. It is also possible to omit the formation of the connecting portion 42 so that the cap layer 54 is directly connected to the bit wire BL.
  • the interlayer insulating layer 31 is made of SiO 2
  • the insulating layer 33 is made of SiN
  • the connection hole 32 is made of tungsten (W)
  • the barrier metal layer 32A is made of titanium (Ti)
  • the base layer 41 is made of Ta
  • the cap is made of the cap.
  • the layer 54 has a laminated structure of a Ta layer and a Ru layer, and the connecting portion 42 and the bit wire BL are made of copper (Cu).
  • Example 1 shown in FIG. 1 can be obtained.
  • the interlayer insulating layer, the wiring, the wiring layer, and the support substrate formed on the upper insulating layer 25 (lower in the drawing) are not shown. ..
  • the MOS manufacturing process can be basically applied to the manufacturing of the non-volatile memory cell of the first embodiment, and it can be applied as a general-purpose memory.
  • connection hole 32 and the barrier metal layer 32A in the interlayer insulating layer 31 is omitted, and after the base layer 41 is formed in the interlayer insulating layer 31, the laminated structure 50A, the cap layer 54, and the connecting portion 42 are formed. Then, the connecting portion 42, the cap layer 54, and the laminated structure 50A are etched based on the reactive ion etching method (RIE method) to form the laminated structure 50A on the interlayer insulating layer 31. You can also do it.
  • RIE method reactive ion etching method
  • connection hole 32 and the barrier metal layer 32A in the interlayer insulating layer 31 may be omitted, and the base layer 41, the laminated structure 50A, and the like may be directly formed on one of the source / drain regions 15A. ..
  • Example 1 the method of writing information of the non-volatile memory cell array of Example 1 will be described.
  • a method of writing information in each of the plurality of non-volatile memory cells arranged along the first direction will be described.
  • the selection transistor TR is set to a non-conducting state, and a current is passed between the writing line WR and the non-volatile memory element 50.
  • the information "1" is stored in each of the non-volatile memory cells.
  • the write current (magnetization reversal current) I 1 is passed from the magnetization fixed layer 51 to the storage layer 53.
  • V dd is applied to the writing line WR to ground the bit line BL.
  • An electron having a spin in one direction that has reached the magnetization fixing layer 51 passes through the magnetization fixing layer 51.
  • electrons having spins in the other direction are reflected by the magnetization fixing layer 51.
  • the magnetization fixing layer 51 is shown in the lower side in FIGS. 4A, 4B, 4C, 5A, 5B, and 5C, the magnetization fixing layer 51 may be located in the upper side. Good.
  • the information "1" can be collectively stored in each of the plurality of non-volatile memory cells connected to the writing line WR and arranged along the first direction.
  • the writing line WR is placed in a floating state
  • the desired selection transistor TR is placed in a conductive state
  • the other source / drain region of the desired selection transistor TR is placed between the selection line SL and the non-volatile memory element 50.
  • Information "0" is stored in the non-volatile memory cell by passing a current through 15B and one source / drain region 15A.
  • the information "1" stored in the storage layer 53 is rewritten to "0" in the desired non-volatile memory cell. That is, the write current I 0 is passed from the bit line BL to the selection line SL via the storage layer 53, the magnetization fixing layer 51, and the selection transistor TR. In other words, electrons flow from the magnetization fixing layer 51 toward the storage layer 53. Specifically, for example, V dd is applied to the bit line BL to ground the selection line SL. The electrons that have passed through the magnetization fixing layer 51 have spin polarization, that is, a difference in the number of upward and downward directions.
  • the spin polarization occurs. Due to the reverse sign of the extreme, some electrons are inverted, that is, the direction of the spin angular momentum is changed in order to reduce the energy of the whole system. At this time, since the total angular momentum of the system must be conserved, a reaction equivalent to the total change of the angular momentum due to the changed electrons is given to the magnetic moment in the storage layer 53.
  • the number of electrons passing through the magnetization fixed layer 51 is small in the current, that is, the unit time
  • the total number of electrons that change direction is also small, so that the change in angular momentum generated in the magnetic moment in the storage layer 53 is also small.
  • the time change of the angular momentum is torque, and when the torque exceeds a certain threshold value, the magnetic moment of the storage layer 53 starts to reverse, and becomes stable when rotated 180 degrees due to its uniaxial anisotropy. That is, the magnetization state is reversed, and the information "0" is stored in the storage layer 53.
  • the selection transistor TR in the non-volatile memory cell from which the information should be read is set to the conductive state. Then, a current is passed between the bit line BL and the selection line SL, and the potential appearing in the bit line BL is input to the other input unit of the comparator circuit (not shown) constituting the comparison circuit (not shown). .. On the other hand, the potential from the circuit (not shown) for obtaining the reference resistance value is input to one input unit of the comparator circuit constituting the comparison circuit.
  • the comparison circuit whether the potential appearing in the bit line BL is high or low is compared with reference to the potential from the circuit for obtaining the reference resistance value, and the comparison result (information 0/1) constitutes the comparison circuit. It is output from the output section of the comparator circuit.
  • FIG. 2 shows a modified example of the non-volatile memory cell of Example 1.
  • silicon layers 17a and 17b containing n-type impurities are placed on one source / drain region 15A and the other source / drain region 15B of the selection transistor TR based on the epitaxial growth method. Is formed.
  • the n-type impurities may be introduced into the silicon layers 17a and 17b based on the ion implantation method, or the impurities may be doped during epitaxial growth.
  • the drive capability of the selection transistor changes depending on the information to be written, and an appropriate write current is secured even in a disadvantageous state (that is, in the case of writing information "1").
  • the selection transistor In order to do so, the selection transistor must be enlarged, and there is a problem that the cell area increases.
  • the non-volatile memory cell of the first embodiment in the case of a disadvantageous state (that is, in the case of writing the information "1"), from the writing line to the non-volatile memory element without using the selection transistor. A current is passed, and in an advantageous state (that is, in the case of writing information "0"), a current is passed through the non-volatile memory element via the selection transistor.
  • the selection transistor can be reduced in size, and the cell area can be reduced.
  • the cell area of the conventional non-volatile memory cell is set to "1”
  • the cell area of the non-volatile memory cell of the first embodiment can be reduced to about "0.6”
  • the cost of the non-volatile memory cell can be reduced. It can be downed.
  • a substrate on which a logic region including the non-volatile memory cell array of the present disclosure is formed (referred to as a "first substrate” for convenience) and, for example, a substrate including an imaging element array in which a plurality of imaging elements are formed (for convenience, for convenience).
  • first substrate a substrate on which a logic region including the non-volatile memory cell array of the present disclosure is formed
  • a substrate including an imaging element array in which a plurality of imaging elements are formed for convenience, for convenience.
  • Example 2 is a modification of Example 1, and relates to a non-volatile memory cell of the first form or the second form.
  • One source / drain region 15A of the selection transistor TR has rectification.
  • a current flows between the writing line WR and the non-volatile memory element 50 via one source / drain region 15A of the selection transistor TR.
  • the selection transistor TR is conducting, a current flows between the selection line SL and the non-volatile memory element 50 via one source / drain region 15A and the other source / drain region 15B of the selection transistor TR, and , No current flows through the writing line WR (or substantially no current flows, or the generation of leakage current to the writing line can be suppressed).
  • a schematic partial cross-sectional view shows, in the non-volatile memory cell of the second embodiment, which is the non-volatile memory cell of the first embodiment, one source / drain of the selection transistor TR.
  • Region 15A has a p / n junction.
  • one source / drain region 15A of the selection transistor TR includes a first layer 15A 1 made of silicon (Si) containing impurities of the first conductive type (specifically, n type). It has a laminated structure with a second layer 15A 2 made of silicon (Si) containing impurities of a second conductive type (specifically, p type) different from the first conductive type.
  • the first layer 15A 1 is electrically connected to the non-volatile memory element 50, and the second layer 15A 2 is electrically connected to the writing line WR.
  • the first layer 15A 1 and the second layer 15A 2 are formed on the base 10.
  • the first layer 15A 1 and the second layer 15A 2 can be formed based on the ion implantation method.
  • Each of the non-volatile memory cells is made by setting the selection transistor TR in a non-conducting state and passing a current between the writing line WR and the non-volatile memory element via one source / drain region 15A of the selection transistor TR.
  • V dd is applied to the writing line WR to ground the bit line BL. That is, a current I 1 is passed from the writing line WR to the bit line BL.
  • a current forward current
  • I 1 can be flowed.
  • the writing line WR is in a floating state
  • the desired selection transistor TR is in a conductive state
  • the other source / drain region 15B of the desired selection transistor TR and the other source / drain region 15B of the desired selection transistor TR are placed between the selection line SL and the non-volatile memory element.
  • Information "0" is stored in the non-volatile memory cell by passing a current through one of the source / drain regions 15A.
  • V dd is applied to the bit line BL and the selection line SL is grounded. That is, a current I 0 is passed from the bit line BL to the selection line SL.
  • the current I 0 is a reverse current with respect to the writing line WR.
  • the current I 0 is transferred from the first layer 15A 1 containing the n-type impurities to the second layer 15A 2 containing the p-type impurities. Does not flow. That is, it is possible to reliably prevent the current from leaking to the writing line WR, and it is possible to reliably suppress the occurrence of malfunction of the non-volatile memory cell.
  • FIG. 7 shows a modification (modification example-1) of the non-volatile memory cell of the second embodiment.
  • the first layer 15A 1 is provided on the base 10
  • the second layer 15A 2 is made of silicon (Si) containing p-type impurities and contains n-type impurities. It is formed on the first layer 15A 1 made of silicon based on the epitaxial growth method. Further, a silicon layer 17b containing n-type impurities is formed on the other source / drain region 15B of the selection transistor TR based on the epitaxial growth method. Impurities may be introduced into the second layer 15A 2 and the silicon layer 17b based on the ion implantation method, or the impurities may be doped during epitaxial growth.
  • FIG. 8 shows another modification (modification example-2) of the non-volatile memory cell of the second embodiment.
  • the modified example 2 of the second embodiment which is the non-volatile memory cell of the second form
  • one source / drain region 15A of the selection transistor TR is provided in the base 10, and the first conductive type impurity (specifically, Specifically, a first layer 15A 1 made of silicon (Si) containing n-type impurities) and a second conductive type impurity (specifically, a second conductive type impurity) formed based on an epitaxial growth method and different from the first conductive type.
  • the first conductive type impurity specifically, Specifically, a first layer 15A 1 made of silicon (Si) containing n-type impurities
  • a second conductive type impurity specifically, a second conductive type impurity
  • the first layer 15A 1 is electrically connected to the non-volatile memory element 50, and the second layer 15A 2 is electrically connected to the writing line WR.
  • a layer made of germanium (Ge) or silicon-germanium (Si-Ge) is not formed on the other source / drain region 15B of the selection transistor TR.
  • the configuration and structure of the non-volatile memory cell and the non-volatile memory cell array of the second embodiment can be the same as the configuration and structure of the non-volatile memory cell and the non-volatile memory cell array of the first embodiment. , Detailed description is omitted.
  • the non-volatile memory cell of the second embodiment since one source / drain region of the selection transistor has a p / n junction, a current can flow from the write line to the bit line, but the bit line to the write line The flow of current to the writing line is blocked, the current can be reliably prevented from leaking to the writing line, and the malfunction of the non-volatile memory cell can be reliably suppressed.
  • Example 3 is a modification of Example 2, and relates to a non-volatile memory cell of the third form or the fourth form.
  • one source / drain region 15A of the selection transistor TR includes a first layer 15A 1 made of silicon (Si) containing impurities (specifically, n-type impurities) and a metal (specifically, n-type impurities). Specifically, it has a laminated structure with a second layer 15A 3 made of, for example, aluminum, Al).
  • the first layer 15A 1 is electrically connected to the non-volatile memory element 50, and the second layer 15A 3 is electrically connected to the writing line WR.
  • the first layer 15A 1 is formed on the base 10, and the second layer 15A 3 is formed on the base 10.
  • the second layer 15A 3 can be formed by a well-known method.
  • Each of the non-volatile memory cells is made by setting the selection transistor TR in a non-conducting state and passing a current between the writing line WR and the non-volatile memory element via one source / drain region 15A of the selection transistor TR.
  • V dd is applied to the writing line WR to ground the bit line BL. That is, a current I 1 is passed from the writing line WR to the bit line BL.
  • a current (forward current) I 1 can be passed from the second layer 15A 3 to the first layer 15A 1 containing n-type impurities. it can.
  • the writing line WR is in a floating state
  • the desired selection transistor TR is in a conductive state
  • the other source / drain region 15B of the desired selection transistor TR and the other source / drain region 15B of the desired selection transistor TR are placed between the selection line SL and the non-volatile memory element.
  • Information "0" is stored in the non-volatile memory cell by passing a current through one of the source / drain regions 15A.
  • V dd is applied to the bit line BL and the selection line SL is grounded. That is, a current I 0 is passed from the bit line BL to the selection line SL.
  • the current I 0 is a reverse current with respect to the writing line WR.
  • the current I 0 does not flow from the first layer 15A 1 containing the n-type impurities to the second layer 15A 3 . That is, it is possible to reliably prevent the current from leaking to the writing line WR, and it is possible to reliably suppress the occurrence of malfunction of the non-volatile memory cell.
  • FIG. 10 shows a modification (modification example-1) of the non-volatile memory cell of the third embodiment.
  • one source / drain region 15A of the selection transistor TR is a first layer 15A made of silicon (Si) containing impurities. It has a laminated structure of 1 and a second layer 15A 4 composed of germanium (Ge) or silicon-germanium (Si-Ge) containing impurities.
  • the first layer 15A 1 and the second layer 15A 4 contain n-type impurities.
  • the second layer 15A 4 is formed based on the epitaxial growth method, and the n-type impurities may be introduced into the second layer 15A 4 based on the ion implantation method, or the impurities may be doped during the epitaxial growth. Good.
  • a barrier metal layer 23A made of Ti is formed on the inner wall and the bottom of the connection hole 23. Therefore, a Schottky bond is formed between the second layer 15A 4 made of germanium (Ge) or silicon-germanium (Si-Ge) containing n-type impurities and the barrier metal layer 23A made of Ti.
  • the configuration and structure of the non-volatile memory cell and the non-volatile memory cell array of the third embodiment can be the same as the configuration and structure of the non-volatile memory cell and the non-volatile memory cell array of the second embodiment. , Detailed description is omitted.
  • the non-volatile memory cell of the third embodiment since one source / drain region of the selection transistor has a Schottky junction, a current can flow from the writing line to the bit line, but from the bit line to the writing line. The flow of current is blocked, the leakage of current to the writing line can be reliably prevented, and the occurrence of malfunction of the non-volatile memory cell can be reliably suppressed.
  • the fourth embodiment is a modification of the non-volatile memory cells and the non-volatile memory cell array of the first to third embodiments.
  • FIG. 11 a schematic partial cross-sectional view of the non-volatile memory cell of the fourth embodiment obtained by modifying the non-volatile memory cell of the first embodiment shown in FIG. 1 is shown in the non-volatile memory cell of the fourth embodiment.
  • the selection transistor TR and the non-volatile memory element 50 are provided on the first surface 10A side of the base 10 made of a semiconductor material.
  • the writing line WR is provided on the side of the second surface 10B facing the first surface 10A of the base 10.
  • an element separation region 11 is formed on a silicon semiconductor substrate based on a well-known method, and a gate insulating layer 13, a gate electrode 12, a gate sidewall 16 and a source are formed on the portion of the silicon semiconductor substrate surrounded by the element separation region 11. / A selection transistor TR composed of drain regions 15A and 15B is formed. The portion of the silicon semiconductor substrate located between the source / drain region 15A and the source / drain region 15B corresponds to the channel formation region 14. Next, the lower insulating layer 21, the connection holes 22, 32, the barrier metal layers 22A, 32A, and the selection line SL are formed.
  • Step-410 Next, after forming the base layer 41, the laminated structure 50A, the cap layer 54 and the connecting portion 42 on the connecting hole 32, the connecting portion 42, the cap layer 54, the laminated structure 50A and the base layer 41 are reacted. Etching is performed based on the reactive ion etching method (RIE method).
  • RIE method reactive ion etching method
  • the insulating layer 33 is formed on the entire surface, and the insulating layer 33 is flattened so that the base layer 41, the laminated structure 50A, the cap layer 54, and the connecting portion 42 are surrounded by the insulating layer 33. In addition, the top surface of the connecting portion 42 is exposed. Then, a bit wire BL connected to the connecting portion 42 is formed on the insulating layer 33.
  • Step-430 After that, an interlayer insulating layer, wiring, and a wiring layer are formed on the insulating layer 33 and the bit wire BL. Then, the uppermost layer is attached to the support substrate based on a well-known method. Next, based on a well-known method, the exposed surface of the silicon semiconductor substrate is polished to make the silicon semiconductor substrate thinner. The element separation region 11 functions as a kind of stopper when thinning the silicon semiconductor substrate. In this way, the base 10 made of a part of the silicon semiconductor substrate can be obtained.
  • Step-440 After that, the interlayer insulating layer 31 is formed on the second surface 10B of the base portion 10, and the connecting hole 23 is formed in the interlayer insulating layer 31 in the upper portion of one source / drain region 15A, and the inner wall of the connecting hole 23 and the connecting hole 23 are formed. A barrier metal layer 23A is formed on the bottom. Then, a writing line WR connected to the connection hole 23 is formed on the interlayer insulating layer 31.
  • FIG. 12 shows a schematic partial cross-sectional view of the non-volatile memory cell of Example 4, which is a modification of the modified example of the non-volatile memory cell of Example 1 shown in FIG. Further, a schematic partial cross-sectional view of the non-volatile memory cell of Example 4, which is a modification of the non-volatile memory cell of Example 2 shown in FIG. 6, is shown in FIG. 13, and the non-volatile memory cell of Example 2 shown in FIG. 8 is shown.
  • a schematic partial cross-sectional view of the non-volatile memory cell of Example 4 in which the modified example of the sexual memory cell is modified is shown in FIG. 14, and the non-volatile memory cell of Example 3 shown in FIG. 9 is modified in Example 4.
  • a schematic partial cross-sectional view of the non-volatile memory cell of Example 4 is shown in FIG. 15, and a modified example of the non-volatile memory cell of Example 3 shown in FIG. 10 is modified.
  • a partial sectional view is shown in FIG.
  • Example 4 the configuration and structure of the non-volatile memory cell and the non-volatile memory cell array of Example 4 are the same as the configuration and structure of the non-volatile memory cell and the non-volatile memory cell array of Examples 1 to 3. Since it can be done, detailed description thereof will be omitted.
  • Example 5 is a modification of Examples 1 to 4.
  • the selection transistor TR is composed of a Fin-FET.
  • a schematic perspective view of the selection transistor TR in the fifth embodiment is shown in FIG. 17A
  • a schematic partial cross-sectional view taken along the arrow BB of FIG. 17A is shown in FIG. 17B
  • an arrow CC of FIG. 17A is shown.
  • a schematic partial cross-sectional view along the line is shown in FIG. 17C.
  • the selection transistor TR in the fifth embodiment includes a base portion 60 made of a kind of rod-shaped semiconductor layer (for example, a silicon layer) having a rectangular cross-sectional shape, and the base portion 60 is formed on, for example, an interlayer insulating layer 31. Has been done.
  • a gate electrode 62 is formed on both side surfaces and a top surface of a portion located at the center of the base portion 60 via a gate insulating layer 63, and a portion of the base portion 60 surrounded by the gate electrode 62 forms a channel. Corresponds to region 64.
  • the regions of the bases 60 on both sides of the channel forming region 64 correspond to one source / drain region 65A and the other source / drain region 65.
  • Such a Fin-FET may be applied to the selection transistor TR described in Examples 1 to 4. Except for the above points, the configuration and structure of the non-volatile memory cell and the non-volatile memory cell array of Example 5 are the same as the configuration and structure of the non-volatile memory cell and the non-volatile memory cell array of Examples 1 to 4. Since it can be done, detailed description thereof will be omitted.
  • the information writing method of the non-volatile memory cell, the non-volatile memory cell array, and the non-volatile memory cell array of the present disclosure has been described above based on the preferable examples, but the present disclosure is not limited to these examples.
  • the configurations and structures of the non-volatile memory cells and the non-volatile memory cell array described in the examples, various laminated structures, materials used, and the like are examples and can be changed as appropriate.
  • the magnetized fixed layer 51 may have a laminated ferri structure (laminated ferlipin structure) composed of a reference layer and a fixed layer.
  • a substrate (first substrate) on which a logic region including a non-volatile memory cell array of the present disclosure is formed may be bonded to, for example, a substrate (second substrate) including an image pickup element array in which a plurality of image pickup elements are formed. it can.
  • the selection transistor TR has been described exclusively as an n-channel type transistor, it can also be a p-channel type transistor.
  • the first conductive type is p-type
  • the second conductive type is n-type
  • the first layer is the non-volatile memory. It may be connected to one end of the element 50 and the second layer may be connected to the writing line WR.
  • the conductive type of the impurity may be the p type, and in this case, indium (In) and tin (Sn) are exemplified as the metal. Can be done.
  • the conductive type of impurities may be p-type, and examples of the material constituting the barrier metal layer include aluminum (Al) and titanium (Ti). Can be done.
  • the formation of the writing line WR, the upper layer insulating layer 25, the connection hole 26, the barrier metal layer 26A, and the contact portion 24 is omitted, and the layer insulating layer 31 is laid on A writing line WR extending in the first direction may be formed, and a base layer 41, a laminated structure 50A, or the like may be formed on the writing line WR.
  • the formation of the writing line WR, the interlayer insulating layer 31, the connection hole 23, and the barrier metal layer 23A is omitted, and the silicon semiconductor substrate is thinned.
  • a writing line WR extending in the first direction is formed on the lower insulating layer 21 (or on the upper insulating layer formed on the lower insulating layer 21), and below the writing line WR. It can also be in the form of forming a stratum 41, a laminated structure 50A, or the like.
  • the base obtained by thinning the silicon semiconductor substrate is used, but the base is instead composed of an SOI substrate (specifically, a silicon layer constituting the SOI substrate or the like). You can also.
  • the base instead of the silicon layer, the base may be composed of an InGaAs layer or a Ge layer, and a selection transistor TR may be formed in the InGaAs layer or the Ge layer.
  • the non-volatile memory element has been described exclusively based on the perpendicular magnetization type spin injection type magnetoresistive sensor, but the non-volatile memory element is not limited to this, for example.
  • A Phase change type non-volatile memory element (Phase Change RAM, PCRAM)
  • B Tunnel magnetoresistive element using the TMR effect
  • C Ferroelectric Random Access Memory (FeRAM, Ferroelectric Random Access Memory) using a ferroelectric material
  • An inter-electrode material layer is provided between the electrodes, and contains an oxidation-reduction reaction active substance that can be an electrode reaction inhibitory layer depending on the state of application of a voltage between the electrodes, depending on the state of application of a voltage between the electrodes.
  • a non-volatile memory element carbon nanotube in which an electrode reaction inhibitory layer is formed or disappears along the interface region between the electrode and the inter-electrode material layer, or the area of the electrode reaction inhibitory layer is increased or decreased.
  • Memory element carbon nanotube, one in which the memory element is composed by itself, and one in which wiring and electrodes in various non-volatile memory cells (various non-volatile memory elements) are composed of carbon nanotube
  • F Organic thin-film memory device (an organic material is used for the organic compound layer that stores information)
  • G An in-plane magnetization type spin injection type magnetoresistive element can be mentioned. The configuration and structure of these non-volatile memory elements can be well-known configurations and structures.
  • the phase-changing non-volatile memory element has a structure in which a resistance changing layer that functions as a memory unit is arranged between two electrodes.
  • a resistance changing layer that functions as a memory unit is arranged between two electrodes.
  • information is stored by changing the electric resistance value (hereinafter, may be simply referred to as “resistance value”).
  • the phase change type (resistance change type) non-volatile memory element is, for example, (A) A form having a resistance changing layer made of an ion conductor containing a metal (b) A form having a resistance changing layer having a laminated structure of a high resistance layer and an ion source layer (ion source layer) (C) A form having a resistance changing layer made of a chalcogenide-based material (d) A form having a resistance changing layer made of a material having an electric field-induced giant resistance change effect (CER effect: Colossal Electro-Resistance effect) (E) It can be in the form of having a resistance change layer made of a material having a giant magnetoresistance change effect (CMR effect: Colossal Magneto-Resistance effect), and also.
  • a form having a resistance changing layer made of an ion conductor containing a metal (b) A form having a resistance changing layer having a laminated structure of a high resistance layer and an ion source
  • phase-change memory element PRAM
  • PMC Phase-change memory element
  • G ReRAM (Resistance Random Access Memory) in which a metal oxide is sandwiched between two electrodes and a pulse voltage is applied to the electrodes.
  • the resistance changing layer is composed of an ionic conductor containing a metal
  • the resistance changing layer is at least one kind selected from the group consisting of copper (Cu), silver (Ag) and zinc (Zn).
  • a laminated structure of these thin films and thin films composed of, for example, Ag, Ag alloys, Cu, Cu alloys, Zn, and Zn alloys may be adopted, or the entire thin films or the film thickness direction may be adopted.
  • It can be composed of a conductive or semi-conductive thin film (for example, an amorphous thin film composed of GeSbTeGd) containing at least one element (calcogen) (atom) selected from the group consisting of (Se). ..
  • the ion source layer contains at least one metal element as a cationizable element, and further, an anionizable element.
  • the composition may contain at least one element (chalcogen) (atom) selected from the group consisting of tellurium (Te), sulfur (S) and selenium (Se).
  • the metal element and chalcogen combine to form a metal chalcogenide layer (chalcogenide-based material layer).
  • the metal chalcogenide layer mainly has an amorphous structure and serves as an ion supply source.
  • the ion source layer is formed to have a lower resistance value than the high resistance layer in the initial state or the erased state.
  • the metallic elements constituting the metallic chalcogenide layer are present in the metallic state in the ion source layer containing the above-mentioned chalcogen so as to be reduced on the electrode during the writing operation to form a conduction path (filament) in the metallic state.
  • the element is chemically stable, and examples of such a metallic element include copper (Cu), aluminum (Al), germanium (Ge), zinc (Zn), and, for example, on the periodic table.
  • transition metals that is, Ti (titanium), Zr (zirconium), Hf (hafnium), V (vanadium), Nb (niob), Ta (tantal), Cr (chromium), Mo ( Molybdenum) and W (tungsten) can be mentioned, and one or more of these elements can be used. Further, Al (aluminum), Cu (copper), Ge (germanium), Si (silicon) and the like may be added elements to the ion source layer.
  • constituent materials of the ion source layer include ZrTeAl, TiTeAl, CrTeAl, WTeAl, TaTeAl, and CuTe.
  • CuZrTeAl to which Cu is added to ZrTeAl, CuZrTeAlGe to which Ge is added, and CuZrTeAlSiGe to which Si is added as an element can also be mentioned.
  • ZrTeMg using Mg instead of Al can be mentioned.
  • another transition metal element such as titanium (Ti) or tantalum (Ta) is selected instead of zirconium (Zr) as the metal element constituting the metal chalcogenide layer, the same additive element can be used.
  • TaTeAlGe and the like As a specific constituent material of the ion source layer, for example, TaTeAlGe and the like can be mentioned. Further, in addition to tellurium (Te), sulfur (S), selenium (Se), iodine (I) may be used, and ZrSAl, ZrSeAl, ZrIAl and the like can be mentioned as specific constituent materials of the ion source layer. be able to.
  • the metal element constituting the metal chalcogenide layer is composed of a metal element (M) that easily reacts with tellurium (Te) contained in the high resistance layer to form a Te / ion source layer (including the metal element M).
  • a metal element (M) that easily reacts with tellurium (Te) include aluminum (Al) and magnesium (Mg).
  • silicon (Si) is an additive element that can be expected to improve retention characteristics at the same time.
  • silicon (Zr) it is preferable to add silicon (Zr) to the ion source layer together with zirconium (Zr).
  • Zr zirconium
  • the content of silicon (Si) in the ion source layer is 10 to It is preferably in the range of about 45 atomic%.
  • the resistance value of the high resistance layer is lowered by diffusing at least one metal element as a cationizable element into the high resistance layer.
  • the high resistance layer has a function as a barrier in electrical conduction, and when a predetermined voltage is applied between the electrode and the conductive material layer (or wiring) in the initial state or the erased state, the high resistance layer is more than the ion source layer. Shows a high resistance value.
  • the high resistance layer includes, for example, a layer composed of a compound containing tellurium (Te) as a main component, which behaves as an anionic component.
  • the non-volatile memory element stores information or the like by changing the resistance value of the high resistance layer.
  • the high resistance layer may have a multi-layer structure as well as a single layer structure.
  • the lower layer containing the largest amount of tellurium as an anion component is in contact with the high resistance layer side electrode, and the upper layer is other than tellurium.
  • the high resistance layer SiN, SiO 2 , Gd 2 O 3 can be mentioned, and a fluorine-containing material (for example, MgF 2 , AlF 3 , CaF 2 , LiF) can be mentioned.
  • tellurium (Te) is contained in the high resistance layer in the largest amount as an anion component, the metal element diffused in the high resistance layer is stabilized when the resistance of the high resistance layer is lowered, resulting in a low resistance state. It becomes easier to hold.
  • tellurium (Te) has a weaker binding force with a metal element than an oxide or a silicon compound, and the metal element diffused in the high resistance layer easily moves to the ion source layer, so that the erasing characteristics are improved. That is, the retention characteristic of the written data in the low resistance state is improved, and the voltage can be lowered at the time of data erasure.
  • the absolute value increases in the order of tellurium ⁇ selenium ⁇ sulfur ⁇ oxygen, so the less oxygen in the high resistance layer, the lower the electronegativity used. The higher the improvement effect.
  • Examples of the material constituting the electrode include W (tungsten), WN (tungsten nitride), Cu (copper), Al (aluminum), Mo (molybdenum), Au (gold), Pt (platinum), Ti (titanium), Examples thereof include TiN (titanium nitride), TiW (titanium / tungsten), Mo (molybdenum), Ta (tantal), and VDD.
  • the surface of the electrode may be made of tungsten (W), tungsten nitride (WN), titanium nitride ( It may be coated with a material that is difficult to conduct ions or diffuse heat, such as TiN) and tantalum nitride (TaN).
  • W tungsten
  • WN tungsten nitride
  • TiN titanium nitride
  • TaN tantalum nitride
  • Al (aluminum) is contained in the ion source layer, as a material constituting the electrode, a material that is more difficult to ionize than Al (aluminum), for example, Cr (chromium), W (tungsten), Co.
  • a metal film containing at least one of (cobalt), Si (silicon), Au (gold), Pd (palladium), Mo (molybdenum), Ir (iridium), Ti (tungsten), or an oxide film thereof or A nitride film can be mentioned.
  • the conductive material layer (or wiring) a known conductive material containing the same conductive material as the electrode can be used. Alternatively, it may have a laminated structure of a base layer made of Cr, Ti, or the like, and a Cu layer, an Au layer, a Pt layer, or the like formed on the base layer. Further, it can be composed of a single layer such as Ta or a laminated structure with Cu, Ti or the like.
  • the electrodes and the conductive material layer (or wiring) can be formed by, for example, the PVD method or the CVD method exemplified by the sputtering method.
  • the voltage in the "positive direction" for example, the high resistance layer has a negative potential and the ion source layer side has a positive potential
  • the metal element contained in the ion source layer is ionized and diffused into the high resistance layer, and is bonded to an electron on the electrode to precipitate, or stays in the high resistance layer to form an impurity level. ..
  • a conduction path containing a metal element is formed in the information storage layer, more specifically, in the high resistance layer, and the resistance of the information storage layer is lowered (information storage state).
  • the information storage layer is maintained in a low resistance state even when the voltage is not applied to the non-volatile memory element. This writes and retains the information.
  • PROM Programable Read Only Memory
  • information storage is completed only by this information storage process.
  • a rewriting process is required for application to a storage device capable of rewriting information a plurality of times, that is, RAM (Random Access Memory), EEPROM, or the like.
  • a voltage pulse in the "negative direction" (for example, the high resistance layer has a positive potential and the ion source layer side has a negative potential) is applied to the non-volatile memory element in the low resistance state.
  • the metal element precipitated on the electrode is ionized and dissolved in the ion source layer.
  • the conduction path containing the metal element disappears, and the resistance of the high resistance layer becomes high (initial state or erased state).
  • the information storage layer is maintained in a high resistance state even when the voltage is not applied to the non-volatile memory element. In this way, the written information is erased.
  • the resistance change layer is composed of a chalcogenide-based material
  • examples of the chalcogenide-based material include compounds of a metal and Se or Te, such as GeSbTe, ZnSe, and GaSnTe.
  • the resistance change layer is constructed from a material having an electric field-induced giant resistance change effect (CER effect)
  • CER effect a ternary perovskite type transition metal oxide (PrCamnO 3 or SrTiO 3 ) can be mentioned as such a material.
  • PrCamnO 3 or SrTiO 3 ternary perovskite type transition metal oxide
  • Binary transition metal oxides (CiO, NiO, CuO, TiO 2 , Fe 3 O 4 ) can also be mentioned.
  • the resistance change in order to operate as a memory element by utilizing the fact that the phase change material constituting the resistance change layer of the phase change type non-volatile memory element differs by several orders of magnitude between the amorphous state and the crystalline state, the resistance change.
  • the layer is composed of a chalcogenide-based material. Then, when a large pulsed current (for example, 200 microamperes, 20 nanoseconds) is passed through the resistance changing layer for a short time and then rapidly cooled, the phase changing material constituting the resistance changing layer becomes amorphous and has high resistance. Shown.
  • ReRAM is composed of a plurality of metal elements such as perovskite type metal oxide and a multidimensional metal oxide composed of oxygen, or a binary metal oxide composed of one kind of metal element and oxygen. It can be a unipolar (non-polar) type or a bipolar type, or can be a filament type (fuse / anti-fuse type) or an interface type.
  • the non-volatile memory element can be composed of a so-called non-volatile magnetic memory element having a magnetoresistive effect.
  • a non-volatile memory element include a tunnel magnetoresistive element of the current magnetization reversal method, and a spin injection type magnetoresistive element (spin RAM) applying magnetization reversal by spin injection. It can also be mentioned. The latter includes an in-plane magnetization method and a perpendicular magnetization method.
  • the redox reaction active material layer is nickel (Ni), cobalt (Co), or chromium.
  • Ni nickel
  • Co cobalt
  • Cr titanium
  • Ti Tantal
  • Al Iron
  • V Vanadium
  • WO 3 Tungsten Trioxide
  • H x WO 3 Vanadium
  • V Vanadium It is composed of at least one of the group consisting of oxides.
  • the material layer between electrodes includes at least one of chalcogenide materials such as sulfur (S), selenium (Se) and tellurium (Te), and germanium (Ge), silicon (Si), antimony (Sb) and indium (Sb).
  • the base material is an amorphous thin film containing at least one of In).
  • Non-volatile memory cell It consists of a resistance-changing non-volatile memory element and a selection transistor. One end of the non-volatile memory element is connected to one source / drain region of the selection transistor and is connected to the writing line. The other source / drain region of the selection transistor is connected to the selection line and The other end of the non-volatile memory element is a non-volatile memory cell connected to the bit line.
  • the non-volatile memory element has at least a storage layer and a magnetization fixing layer.
  • the selection transistor and the writing line are provided on the first surface side of the base made of a semiconductor material.
  • the selection transistor and the non-volatile memory element are provided on the first surface side of a base made of a semiconductor material.
  • the non-volatile memory cell according to any one of [A01] to [A03], wherein the writing line is provided on the second surface side facing the first surface of the base.
  • One source / drain region of the selection transistor has rectification. When the selection transistor is non-conducting, a current flows between the writing line and the non-volatile memory element through one source / drain region of the selection transistor. When the selection transistor is conducting, a current flows between the selection line and the non-volatile memory element through one source / drain region and the other source / drain region of the selection transistor, and the writing line is connected to the writing line.
  • the non-volatile memory cell according to any one of [A01] to [A05], wherein no current flows.
  • Non-volatile memory cell of the first form One source / drain region of the selection transistor is composed of a first layer made of silicon containing first conductive type impurities and silicon containing second conductive type impurities different from the first conductive type.
  • Non-volatile memory cell of the second form >> One source / drain region of the selection transistor is a first layer made of silicon containing first conductive type impurities and germanium or silicon containing second conductive type impurities different from the first conductive type.
  • the non-volatile memory cell according to [A07] which has a laminated structure with a second layer made of germanium.
  • Non-volatile memory cell of the third form The non-volatile memory cell according to [A10], wherein one source / drain region of the selection transistor has a laminated structure of a first layer made of silicon containing impurities and a second layer made of metal.
  • One source / drain region of the selection transistor has a laminated structure of a first layer made of silicon containing impurities and a second layer made of germanium or silicon-germanium containing impurities [A10].
  • [A13] The non-volatile memory cell according to any one of [A01] to [A12], wherein the selection transistor is a field effect transistor.
  • Non-volatile memory cell array A plurality of non-volatile memory cells are arranged in a two-dimensional matrix in a first direction and a second direction different from the first direction. Each of the plurality of non-volatile memory cells arranged along the first direction It consists of a resistance-changing non-volatile memory element and a selection transistor. One end of the non-volatile memory element is connected to one source / drain region of the selection transistor and is connected to a writing line common to a plurality of non-volatile memory cells arranged along the first direction.
  • the other source / drain region of the selection transistor is connected to a selection line common to multiple non-volatile memory cells arranged along the first direction.
  • the other end of the non-volatile memory element is a non-volatile memory cell array connected to a bit line common to a plurality of non-volatile memory cells arranged along the first direction.
  • C01] Information writing method of non-volatile memory cell array >> A plurality of non-volatile memory cells are arranged in a two-dimensional matrix in a first direction and a second direction different from the first direction.
  • Each of the plurality of non-volatile memory cells arranged along the first direction It consists of a resistance-changing non-volatile memory element and a selection transistor.
  • One end of the non-volatile memory element is connected to one source / drain region of the selection transistor and is connected to a writing line common to a plurality of non-volatile memory cells arranged along the first direction.
  • the other source / drain region of the selection transistor is connected to a selection line common to multiple non-volatile memory cells arranged along the first direction.
  • the other end of the non-volatile memory element is a method for writing information of a non-volatile memory cell array connected to a bit line common to a plurality of non-volatile memory cells arranged along a first direction.
  • each of the plurality of non-volatile memory cells arranged along the first direction After the selection transistor is placed in a non-conducting state and a current is passed between the writing line and the non-volatile memory element to store information "1" in each of the non-volatile memory cells.
  • the writing line is in a floating state
  • the desired selection transistor is in a conductive state
  • the other source / drain region and one source / drain region of the desired selection transistor are placed between the selection line and the non-volatile memory element.
  • Information "0" is stored in the non-volatile memory cell by passing an electric current through the memory cell.
  • Interlayer insulation layer 32 ... Connection hole , 32A ... Barrier metal layer, 33 ... Insulation layer, 41 ... Underlayer, 42 ... Connection, 50 ... Non-volatile memory element, 50A ... Laminated structure, 50a ... The first surface of the laminated structure, 50b ... the second surface of the laminated structure, 51 ... the magnetization fixing layer, 52 ... the intermediate layer, 53 ... the storage layer, 54 ... the cap layer, TR ... selection transistor, WR ... write line, BL ... bit line, SL ... selection line, WL ... word line

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Abstract

不揮発性メモリセルは、抵抗変化型の不揮発性メモリ素子５０及び選択用トランジスタＴＲから構成されており、不揮発性メモリ素子５０の一端は、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されており、且つ、書込線ＷＲに接続されており、選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂは選択線ＳＬに接続されており、不揮発性メモリ素子５０の他端はビット線ＢＬに接続されている。

Description

不揮発性メモリセル、不揮発性メモリセルアレイ、及び、不揮発性メモリセルアレイの情報書き込み方法
　本開示は、不揮発性メモリセル、係る不揮発性メモリセルを備えた不揮発性メモリセルアレイ、及び、不揮発性メモリセルアレイの情報書き込み方法に関する。
　不揮発性で、高速アクセス可能といった特徴を有する電流書き込み式のＭＲＡＭ素子（Magnetic Random Access Memory）は、キャッシュメモリ等においてＳＲＡＭ素子からの置き換え素子として、特にＳＲＡＭ素子のスタンバイ時のリーク電流が課題である２０ｎｍノード以降の最先端ロジック回路において、重要性が高まっている。メモリ素子としては、どれだけメモリ素子を搭載できるか、容量をどれだけ増加させることができるかという点も重要であるため、単位メモリセル当たりの面積縮小も重要な課題である。そして、このようなメモリ素子として、磁化反転方式のメモリ素子が検討されており、中でも、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子（ＳＴＴ－ＭＲＡＭ，Spin Transfer Torque based Magnetic Random Access Memory）から成る不揮発性メモリ素子が注目されている（例えば、特開２０１４－２２０３７６号公報参照）。
　スピン注入による磁化反転とは、磁性体を通過してスピン偏極した電子が他の磁性体に注入されることにより、他の磁性体において磁化反転が生じる現象である。スピン注入型磁気抵抗効果素子にあっては、スピン注入による磁化反転を利用するが故に、素子の微細化が進んでも書込み電流が増大しないという利点、書込み電流値が素子体積に比例して減少するためスケーリングが可能であるという利点、セル面積を縮小できるといった利点を有するし、デバイス構造、セル構造が単純になるという利点もある。
　２端子素子であるスピン注入型磁気抵抗効果素子から成る不揮発性メモリ素子５０、並びに、ゲート電極及びソース／ドレイン領域を備えた３端子素子である選択用トランジスタＴＲから構成された従来の不揮発性メモリセルの等価回路図を図１９に示す。スピン注入型磁気抵抗効果素子は、例えば、磁気トンネル接合素子（ＭＴＪ素子、Magnetic Tunnel Junction 素子）から構成されており、少なくとも２層の磁性層（具体的には、記憶層、中間層及び磁化固定層）を有する。磁化固定層にあっては磁化方向が固定されている。一方、記憶層（自由層）にあっては磁化方向が変化し、磁化方向に依存して情報「１」又は「０」を記憶する。スピン注入型磁気抵抗効果素子の一端は選択用トランジスタＴＲのソース／ドレイン領域の一方に接続されており、他端はビット線ＢＬに接続されている。また、選択用トランジスタＴＲのソース／ドレイン領域の他方は選択線ＳＬに接続されている。そして、ビット線ＢＬから選択線ＳＬへと電流を流すことで、あるいは又、選択線ＳＬからビット線ＢＬへと電流を流すことで、スピン注入により記憶層の磁化方向を電流の流れの向きに応じて反転させ、情報を記憶する。
　このようなスピン注入による磁化反転を利用するスピン注入型磁気抵抗効果素子において、情報の書き込み時、スピン注入型磁気抵抗効果素子に印加される電圧、電流は、選択用トランジスタＴＲの駆動能力によって決められる。ところで、選択用トランジスタＴＲの駆動電流は、一方のソース／ドレイン領域から他方のソース／ドレイン領域に電流を流す場合と、他方のソース／ドレイン領域から一方のソース／ドレイン領域に電流を流す場合とでは、流れる電流値に相違があるといった、非対称性が存在する。
　選択線ＳＬから選択用トランジスタＴＲ、スピン注入型磁気抵抗効果素子を経由してビット線ＢＬへと電流を流す「書き込み－１」における等価回路図を図２０Ａに示す。また、ビット線ＢＬからスピン注入型磁気抵抗効果素子、選択用トランジスタＴＲを経由して選択線ＳＬへと電流を流す「書き込み－０」における等価回路図を図２０Ｂに示す。尚、図２０Ａ及び図２０Ｂにおいて、一方のソース／ドレイン領域を『一方のＳ／Ｄ領域』で表し、他方のソース／ドレイン領域を『他方のＳ／Ｄ領域』で表す。
　図２０Ａに示す例では、選択線ＳＬにＶddを印加し、ビット線ＢＬを接地している。一方、図２０Ｂに示す例では、ビット線ＢＬにＶddを印加し、選択線ＳＬを接地している。そして、どちらの書き込みの場合においても、選択用トランジスタＴＲのゲート電極に電源電圧Ｖddを印加することで選択用トランジスタＴＲを導通状態とし、選択用トランジスタＴＲを介してスピン注入型磁気抵抗効果素子に電流を流す。このとき、電源電圧Ｖddを、選択線ＳＬに印加するか、ビット線ＢＬに印加するかで、電流の向きが変わり、スピン注入型磁気抵抗効果素子に所望の情報を書き込むことができる。
　ここで、ゲート電位はＶddに固定されている。そして、「書き込み－１」の場合、一方のソース／ドレイン領域の電位は、スピン注入型磁気抵抗効果素子における電圧降下（ΔＶ）があるために、ＶddとＶGNDとの間の値、具体的には、ΔＶとなる。それ故、ゲート電極と一方のソース／ドレイン領域との電位差ΔＶ0は（Ｖdd－ΔＶ）となる。一方、「書き込み－０」の場合、他方のソース／ドレイン領域の電位はＶGNDに固定されており、ゲート電極と他方のソース／ドレイン領域との電位差ΔＶ1はＶddとなる。
特開２０１４－２２０３７６号公報
　上述したように、「書き込み－０」の場合と「書き込み－１」の場合とを比較すると、｜ΔＶ0｜＜｜ΔＶ1｜であり、「書き込み－１」の場合の方が駆動電流を決める電位差が小さくなり、結果として駆動電流が小さくなる。即ち、「書き込み－０」の場合における情報の書き込みと比較して、「書き込み－１」の情報の書き込みの方が、スピン注入型磁気抵抗効果素子に流れる電流量が少なくなり、不利な状態となる。このように従来のスピン注入型磁気抵抗効果素子における情報の書き込みにあっては、選択用トランジスタＴＲの駆動能力が書き込む情報に依存して変わる。そして、不利な状態の場合（即ち、「書き込み－１」の場合）であっても適切な書き込み電流を確保するためには、選択用トランジスタＴＲを大きくしなければならず、セル面積が増大するという問題がある。尚、このような問題は、スピン注入型磁気抵抗効果素子に固有の問題ではなく、各種タイプの抵抗変化型の不揮発性メモリ素子において発生し得る問題である。
　従って、本開示の目的は、選択用トランジスタにおいて双方向に電流を流すことなく、単一の方向に電流を流すことで情報の書き込みを行うことを可能とする構成、構造を有する不揮発性メモリセル、係る不揮発性メモリセルを備えた不揮発性メモリセルアレイ、及び、係る不揮発性メモリセルアレイの情報書き込み方法を提供することにある。
　上記の目的を達成するための本開示の不揮発性メモリセルは、
　抵抗変化型の不揮発性メモリ素子及び選択用トランジスタから構成されており、
　不揮発性メモリ素子の一端は、選択用トランジスタの一方のソース／ドレイン領域に接続されており、且つ、書込線に接続されており、
　選択用トランジスタの他方のソース／ドレイン領域は、選択線に接続されており、
　不揮発性メモリ素子の他端は、ビット線に接続されている。
　上記の目的を達成するための本開示の不揮発性メモリセルアレイは、
　複数の不揮発性メモリセルが、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されて成り、
　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれは、
　抵抗変化型の不揮発性メモリ素子及び選択用トランジスタから構成されており、
　不揮発性メモリ素子の一端は、選択用トランジスタの一方のソース／ドレイン領域に接続されており、且つ、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の書込線に接続されており、
　選択用トランジスタの他方のソース／ドレイン領域は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の選択線に接続されており、
　不揮発性メモリ素子の他端は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通のビット線に接続されている。
　上記の目的を達成するための本開示の不揮発性メモリセルアレイの情報書き込み方法は、上記の本開示の不揮発性メモリセルアレイの情報書き込み方法であって、
　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれにおいて、
　選択用トランジスタを非導通状態として、書込線と不揮発性メモリ素子との間に電流を流すことで不揮発性メモリセルのそれぞれに情報「１」を記憶させた後、
　書込線を浮遊状態とし、所望の選択用トランジスタを導通状態として、選択線と不揮発性メモリ素子との間に、所望の選択用トランジスタの他方のソース／ドレイン領域及び一方のソース／ドレイン領域を介して電流を流すことで不揮発性メモリセルに情報「０」を記憶させる、
各工程から成る。
図１は、実施例１の不揮発性メモリセルの模式的な一部断面図である。 図２は、実施例１の不揮発性メモリセルの変形例の模式的な一部断面図である。 図３は、不揮発性メモリ素子及び選択用トランジスタから構成された本開示の不揮発性メモリセルの等価回路図である。 図４Ａ、図４Ｂ及び図４Ｃは、スピン注入磁化反転を適用した不揮発性メモリ素子の概念図である。 図５Ａ、図５Ｂ及び図５Ｃは、スピン注入磁化反転を適用した不揮発性メモリ素子の概念図である。 図６は、実施例２の不揮発性メモリセルの模式的な一部断面図である。 図７は、実施例２の不揮発性メモリセルの変形例（変形例－１）の模式的な一部断面図である。 図８は、実施例２の不揮発性メモリセルの変形例（変形例－２）の模式的な一部断面図である。 図９は、実施例３の不揮発性メモリセルの模式的な一部断面図である。 図１０は、実施例３の不揮発性メモリセルの変形例の模式的な一部断面図である。 図１１は、実施例４の不揮発性メモリセルの模式的な一部断面図である。 図１２は、実施例４の不揮発性メモリセルの変形例（変形例－１）の模式的な一部断面図である。 図１３は、実施例４の不揮発性メモリセルの変形例（変形例－２）の模式的な一部断面図である。 図１４は、実施例４の不揮発性メモリセルの変形例（変形例－３）の模式的な一部断面図である。 図１５は、実施例４の不揮発性メモリセルの変形例（変形例－４）の模式的な一部断面図である。 図１６は、実施例４の不揮発性メモリセルの変形例（変形例－５）の模式的な一部断面図である。 図１７Ａは、実施例５の不揮発性メモリセルを構成するＦｉｎ－ＦＥＴの模式的な斜視図であり、図１７Ｂ及び図１７Ｃは、図１７Ａの矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った、実施例５の不揮発性メモリセルを構成するＦｉｎ－ＦＥＴの模式的な一部断面図である。 図１８は、本開示における不揮発性メモリ素子の別の構成例の概念図である。 図１９は、不揮発性メモリ素子及び選択用トランジスタから構成された従来の不揮発性メモリセルの等価回路図である。 図２０Ａ及び図２０Ｂは、それぞれ、選択線からビット線へと電流を流す「書き込み－０」における等価回路図、及び、ビット線から選択線へと電流を流す「書き込み－１」における等価回路図である。
　以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の不揮発性メモリセル、不揮発性メモリセルアレイ、及び、不揮発性メモリセルアレイの情報書き込み方法、全般に関する説明
２．実施例１（不揮発性メモリセル、不揮発性メモリセルアレイ、及び、不揮発性メモリセルアレイの情報書き込み方法）
３．実施例２（実施例１の変形）
４．実施例３（実施例２の変形）
５．実施例４（実施例１～実施例３の変形）
６．実施例５（実施例１～実施例４の変形）
７．その他
〈本開示の不揮発性メモリセル、不揮発性メモリセルアレイ、及び、不揮発性メモリセルアレイの情報書き込み方法、全般に関する説明〉
　本開示の不揮発性メモリセルアレイにおいて、あるいは又、本開示の不揮発性メモリセルアレイの情報書き込み方法における不揮発性メモリセルアレイにおいて、選択用トランジスタのゲート電極は、第２の方向に延びるワード線に接続されている（あるいはワード線を兼ねている）形態とすることができる。
　本開示の不揮発性メモリセル、上記の好ましい形態を含む本開示の不揮発性メモリセルアレイを構成する不揮発性メモリセル、上記の好ましい形態を含む本開示の不揮発性メモリセルアレイの情報書き込み方法における不揮発性メモリセル（以下、これらの不揮発性メモリセルを、総称して、便宜上、『本開示の不揮発性メモリセル等』と呼ぶ）において、不揮発性メモリ素子は垂直磁化方式のスピン注入型磁気抵抗効果素子から成る形態とすることができる。そして、この場合、
　不揮発性メモリ素子は、少なくとも記憶層及び磁化固定層を有し、
　磁化固定層が、選択用トランジスタの一方のソース／ドレイン領域に接続されている形態とすることができる。
　上記の好ましい形態を含む本開示の不揮発性メモリセル等において、
　選択用トランジスタ及び書込線は、半導体材料から成る基部の第１面側に設けられており、
　不揮発性メモリ素子は、基部の第１面と対向する第２面側に設けられている形態とすることができるし、あるいは又、
　選択用トランジスタ及び不揮発性メモリ素子は、半導体材料から成る基部の第１面側に設けられており、
　書込線は、基部の第１面と対向する第２面側に設けられている形態とすることができる。
　以上に説明した各種の好ましい形態を含む本開示の不揮発性メモリセル等において、
　選択用トランジスタの一方のソース／ドレイン領域は整流性を有しており、
　選択用トランジスタの非導通時、書込線と不揮発性メモリ素子との間を、選択用トランジスタの一方のソース／ドレイン領域を介して電流が流れ、
　選択用トランジスタの導通時、選択線と不揮発性メモリ素子との間を、選択用トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域を介して電流が流れ、且つ、書込線には電流が流れない（あるいは、実質的に流れない、あるいは、書込線へのリーク電流の発生を抑制することができる）構成、具体的には、限定するものではないが、書込線に、例えば、１×１０-12アンペア以下の電流しか流れない構成とすることができる。
　そして、このような構成において、選択用トランジスタの一方のソース／ドレイン領域はｐ／ｎ接合を有する形態とすることができ、この場合、選択用トランジスタの一方のソース／ドレイン領域は、第１導電型の不純物が含まれたシリコン（Ｓｉ）から成る第１層と、第１導電型とは異なる第２導電型の不純物が含まれたシリコン（Ｓｉ）から成る第２層との積層構造を有する形態とすることができる。尚、このような形態の不揮発性メモリセルを、『第１形態の不揮発性メモリセル』と呼ぶ場合がある。あるいは又、選択用トランジスタの一方のソース／ドレイン領域は、第１導電型の不純物が含まれたシリコン（Ｓｉ）から成る第１層と、第１導電型とは異なる第２導電型の不純物が含まれたゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成る第２層との積層構造を有する形態とすることができる。尚、このような形態の不揮発性メモリセルを、『第２形態の不揮発性メモリセル』と呼ぶ場合がある。
　あるいは又、このような構成において、選択用トランジスタの一方のソース／ドレイン領域はショットキ接合を有する形態とすることができ、この場合、選択用トランジスタの一方のソース／ドレイン領域は、不純物が含まれたシリコン（Ｓｉ）から成る第１層と、金属から成る第２層との積層構造を有する形態とすることができる。尚、このような形態の不揮発性メモリセルを、『第３形態の不揮発性メモリセル』と呼ぶ場合がある。あるいは又、選択用トランジスタの一方のソース／ドレイン領域は、不純物が含まれたシリコン（Ｓｉ）から成る第１層と、不純物が含まれたゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成る第２層との積層構造を有する形態とすることができる。尚、このような形態の不揮発性メモリセルを、『第４形態の不揮発性メモリセル』と呼ぶ場合がある。
　第１形態の不揮発性メモリセル、第２形態の不揮発性メモリセル、第３形態の不揮発性メモリセル及び第４形態の不揮発性メモリセルにあっては、第１層が不揮発性メモリ素子に接続され、第２層が書込線に接続されている。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の不揮発性メモリセル等において、選択用トランジスタはプレーナ型トランジスタ、具体的には、電界効果トランジスタ（周知のＭＩＳ－ＦＥＴやＭＯＳ－ＦＥＴ）から成る形態とすることができるし、あるいは又、選択用トランジスタはＦｉｎ－ＦＥＴから成る形態とすることができ、これによって、ショートチャネル特性の抑制が可能となる。あるいは又、選択用トランジスタはチャネル形成領域を、トライゲート構造を有する半導体素子や、ＧＡＡ（Gate-All-Around）構造やオメガ（Ω）構造を有する半導体素子（具体的には、例えば、ナノワイヤあるいはナノシートからチャネル形成領域が構成されたＦＥＴ）から成る形態とすることができる。選択用トランジスタは、ｎチャネル型のトランジスタであってもよいし、ｐチャネル型のトランジスタであってもよい。
　選択用トランジスタをｎチャネル型のトランジスタから構成した場合の第１形態あるいは第２形態の不揮発性メモリセルにあっては、第１導電型をｎ型、第２導電型をｐ型とし、第１層を不揮発性メモリ素子の一端に接続し、第２層を書込線に接続すればよい。一方、選択用トランジスタをｐチャネル型のトランジスタから構成した場合の第１形態あるいは第２形態の不揮発性メモリセルにあっては、第１導電型をｐ型、第２導電型をｎ型とし、第１層を不揮発性メモリ素子の一端に接続し、第２層を書込線に接続すればよい。
　また、選択用トランジスタをｎチャネル型のトランジスタから構成した場合の第３形態の不揮発性メモリセルにあっては、不純物の導電型をｎ型とすればよく、そして、この場合、金属として、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、白金（Ｐｔ）を例示することができる。また、選択用トランジスタをｐチャネル型のトランジスタから構成した場合の第３形態の不揮発性メモリセルにあっては、不純物の導電型をｐ型とすればよく、そして、この場合、金属として、インジウム（Ｉｎ）、スズ（Ｓｎ）を例示することができる。
　更には、選択用トランジスタをｎチャネル型のトランジスタから構成した場合の第４形態の不揮発性メモリセルにあっては、不純物の導電型をｎ型とすればよいし、選択用トランジスタをｐチャネル型のトランジスタから構成した場合の第４形態の不揮発性メモリセルにあっては、不純物の導電型をｐ型とすればよい。後述する接続孔を形成するためにバリアメタル層を形成するが、第４形態の不揮発性メモリセルにあっては、不純物が含まれたゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成る第２層とこのバリアメタル層との間でショットキ接合を形成することができる。バリアメタル層を構成する材料として、不純物の導電型をｎ型とする場合、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、白金（Ｐｔ）を例示することができるし、不純物の導電型をｐ型とする場合、イットリウム（Ｙ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）を例示することができる。
　以上に説明した各種の好ましい形態、構成を含む本開示の不揮発性メモリセル等において、垂直磁化方式のスピン注入型磁気抵抗効果素子（以下、単に、『スピン注入型磁気抵抗効果素子』と呼ぶ場合がある）から構成された不揮発性メモリ素子は、少なくとも記憶層及び磁化固定層を有するが、具体的には、不揮発性メモリ素子は、少なくとも、磁化固定層、中間層及び記憶層から成る積層構造体を有している構成とすることができる。
　記憶層の磁化方向は、記憶すべき情報に対応して変化し、磁化容易軸は積層構造体の積層方向に対して平行である（即ち、垂直磁化型である）形態とすることができる。そして、この場合、上述したとおり、垂直磁化方式のスピン注入型磁気抵抗効果素子から成る形態とすることができ、更には、これらの場合、積層構造体の第１面は導電性の下地層に接続されており、積層構造体の第２面は導電性の接続部に接続されており、下地層と接続部との間に電流（磁化反転電流、スピン偏極電流とも呼ばれ、書込み電流である）が流されることで、記憶層に情報が記憶される形態とすることができる。即ち、積層構造体の積層方向に磁化反転電流を流すことにより、記憶層の磁化方向を変化させ、記憶層において情報の記録が行われる形態とすることができる。下地層は選択用トランジスタの一方のソース／ドレイン領域に接続されており、接続部はビット線に接続されている。
　上述したとおり、磁化固定層が、下地層を介して選択用トランジスタの一方のソース／ドレイン領域に接続されている形態とすることができる。即ち、磁化固定層が積層構造体の第１面を構成している形態とすることができ、これによって、材料的に安定した積層構造体を得ることができる。但し、これに限定するものではなく、記憶層が積層構造体の第１面を構成する形態とすることもできる。
　スピン注入型磁気抵抗効果素子にあっては、上述したとおり、記憶層、中間層及び磁化固定層から成る積層構造体によって、ＴＭＲ（Tunnel Magnetoresistance）効果あるいはＧＭＲ（Giant Magnetoresistance，巨大磁気抵抗）効果を有する積層構造体が構成されている構造とすることができる。そして、例えば、反平行配列の磁化状態で、磁化反転電流を記憶層から磁化固定層へ流すと、電子が磁化固定層から記憶層へ注入されることで作用するスピントルクにより記憶層の磁化が反転し、記憶層の磁化方向と磁化固定層（具体的には、参照層）の磁化方向と記憶層の磁化方向が平行配列となる。一方、例えば、平行配列の磁化状態で、磁化反転電流を磁化固定層から記憶層へ流すと、電子が記憶層から磁化固定層へ流れることで作用するスピントルクによって記憶層の磁化が反転し、記憶層の磁化方向と磁化固定層（具体的には、参照層）の磁化方向が反平行配列となる。あるいは又、図１８に概念図を示すように、磁化固定層、中間層、記憶層、中間層、磁化固定層によって、ＴＭＲ効果あるいはＧＭＲ効果を有する積層構造体が構成されている構造（ダブル・スピンフィルター構造）とすることもできる。このような構造にあっては、記憶層の上下に位置する２つの中間層の磁気抵抗の変化に差を付けておく必要がある。
　ここで、磁化固定層及び記憶層を構成する金属原子には、コバルト（Ｃｏ）原子、又は、鉄（Ｆｅ）原子、又は、コバルト原子及び鉄原子（Ｃｏ－Ｆｅ）が含まれる形態とすることができる。云い換えれば、磁化固定層及び記憶層を構成する金属原子には、少なくともコバルト（Ｃｏ）原子又は鉄（Ｆｅ）原子が含まれる形態とすることができる。即ち、磁化固定層及び記憶層は、少なくともコバルト（Ｃｏ）又は鉄（Ｆｅ）から成る金属材料（合金、化合物）から構成されている形態とすることができる。
　あるいは又、記憶層は、コバルト、鉄及びニッケルから成る群から選択された少なくとも１種類の金属材料（合金、化合物）、好ましくは、記憶層は、コバルト、鉄及びニッケルから成る金属材料（合金、化合物）から構成されており、あるいは又、コバルト、鉄、ニッケル及びホウ素から成る金属材料（合金、化合物）から構成されている形態とすることができる。あるいは又、記憶層を構成する材料として、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）といった強磁性材料の合金（例えば、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｃｏ－Ｆｅ－Ｎｉ、Ｆｅ－Ｐｔ、Ｎｉ－Ｆｅ、Ｆｅ－Ｂ、Ｃｏ－Ｂ等）、あるいは、これらの合金にガドリニウム（Ｇｄ）が添加された合金を例示することができる。更には、垂直磁化型において、垂直磁気異方性を一層増加させるために、係る合金にテルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）等の重希土類を添加してもよいし、これらを含む合金を積層してもよい。記憶層の結晶性は、本質的に任意であり、多結晶であってもよいし、単結晶であってもよいし、非晶質であってもよい。また、記憶層は、単層構成とすることもできるし、上述した複数の異なる強磁性材料層を積層した積層構成とすることもできるし、強磁性材料層と非磁性体層を積層した積層構成とすることもできる。
　また、記憶層を構成する材料に非磁性元素を添加することも可能である。非磁性元素の添加により、拡散の防止による耐熱性の向上や磁気抵抗効果の増大、平坦化に伴う絶縁耐圧の増大等の効果が得られる。添加する非磁性元素として、Ｂ、Ｃ、Ｎ、Ｏ、Ｆ、Ｌｉ、Ｍｇ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｎｉ、Ｃｕ、Ｇｅ、Ｎｂ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔａ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｒｅ、Ｏｓを挙げることができる。
　更には、記憶層として、組成の異なる強磁性材料層を積層させることも可能である。あるいは又、強磁性材料層と軟磁性材料層とを積層させたり、複数層の強磁性材料層を軟磁性材料層や非磁性体層を介して積層することも可能である。特に、Ｆｅ層、Ｃｏ層、Ｆｅ－Ｎｉ合金層、Ｃｏ－Ｆｅ合金層、Ｃｏ－Ｆｅ－Ｂ合金層、Ｆｅ－Ｂ合金層、Ｃｏ－Ｂ合金層といった強磁性材料層の複数を非磁性体層を介して積層させた構成とする場合、強磁性材料層相互の磁気的強さの関係を調整することが可能になるため、スピン注入型磁気抵抗効果素子における磁化反転電流が大きくならないように抑制することが可能となる。非磁性体層の材料として、Ｒｕ、Ｏｓ、Ｒｅ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｂｉ、Ｓｉ、Ｂ、Ｃ、Ｃｒ、Ｔａ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、又は、これらの合金を挙げることができる。
　記憶層の厚さとして、０．５ｎｍ乃至３０ｎｍを例示することができるし、磁化固定層の厚さとして、０．５ｎｍ乃至３０ｎｍを例示することができる。
　磁化固定層は、少なくとも２層の磁性材料層が積層された積層フェリ構造（積層フェリピン構造とも呼ばれる）を有する形態とすることができる。具体的には、積層フェリ構造は、反強磁性的結合を有する積層構造、即ち、２つの磁性材料層の層間交換結合が反強磁性的になる構造であり、合成反強磁性結合（ＳＡＦ：Synthetic Antiferromagnet）とも呼ばれ、２つの磁性材料層（一方の磁性材料層を、『参照層』と呼ぶ場合があるし、積層フェリ構造を構成する他方の磁性材料層を、『固定層』と呼ぶ場合がある）の間に設けられた非磁性層の厚さによって、２つの磁性材料層の層間交換結合が、反強磁性的あるいは強磁性的になる構造を指し、例えば、 S. S. Parkin et. al, Physical Review Letters, 7 May, pp 2304-2307 (1990) に報告されている。ここで、参照層の磁化方向は、記憶層に記憶すべき情報の基準となる磁化方向である。積層フェリ構造を構成する一方の磁性材料層（参照層）が記憶層側に位置する。即ち、参照層が中間層と接する。
　磁化固定層を積層フェリ構造を採用することで、情報書き込み方向に対する熱安定性の非対称性を確実にキャンセルすることができ、スピントルクに対する安定性の向上を図ることができる。
　そして、この場合、積層フェリ構造を構成する一方の磁性材料層（例えば、参照層）は、鉄（Ｆｅ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）から成る群から選択された少なくとも１種類の元素を含み、又は、鉄（Ｆｅ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）から成る群から選択された少なくとも１種類の元素及びホウ素（Ｂ）を含み、具体的には、Ｃｏ－Ｆｅ合金、Ｃｏ－Ｆｅ－Ｎｉ合金、Ｎｉ－Ｆｅ合金、Ｃｏ－Ｆｅ－Ｂ合金を挙げることができるし、Ｆｅ層／Ｐｔ層、Ｆｅ層／Ｐｄ層、Ｃｏ層／Ｐｔ層、Ｃｏ層／Ｐｄ層、Ｃｏ層／Ｎｉ層、Ｃｏ層／Ｒｈ層といった積層構造を挙げることもできるし、これらの材料に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｔａ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｕ、Ｒｈ等の非磁性元素を添加して磁気特性を調整したり、結晶構造や結晶性や物質の安定性等の各種物性を調整してもよい。
　また、積層フェリ構造を構成する他方の磁性材料層（例えば、固定層）は、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）及びマンガン（Ｍｎ）から成る群から選択された少なくとも１種類の元素（便宜上、『元素－Ａ』と呼ぶ）、並びに、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）及びロジウム（Ｒｈ）から成る群から選択された少なくとも１種類の元素（但し、前記の元素－Ａとは異なる元素であり、便宜上、『元素－Ｂ』と呼ぶ）を主成分とする材料から成る形態とすることができる。
　更には、非磁性層を構成する材料として、ルテニウム（Ｒｕ）やその合金、ルテニウム化合物を挙げることができるし、あるいは又、Ｏｓ、Ｒｅ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｂｉ、Ｓｉ、Ｂ、Ｃ、Ｃｒ、Ｔａ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｈや、これらの合金を挙げることができる。
　あるいは又、固定層をＣｏ薄膜／Ｐｔ薄膜の積層構造から構成し、ＭＲ比を高くするために参照層をＣｏ薄膜／Ｐｔ薄膜／ＣｏＦｅＢ薄膜の積層構造（但し、ＣｏＦｅＢ薄膜が中間層と接する）とし、固定層と参照層の間に、例えば、Ｒｕから成る非磁性層を配置する構成することもできる。
　また、磁化固定層は、強磁性層のみにより、あるいは又、反強磁性層と強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成とすることができる。反強磁性材料として、具体的には、Ｆｅ－Ｍｎ合金、Ｆｅ－Ｐｔ合金、Ｎｉ－Ｍｎ合金、Ｐｔ－Ｍｎ合金、Ｐｔ－Ｃｒ－Ｍｎ合金、Ｉｒ－Ｍｎ合金、Ｒｈ－Ｍｎ合金、Ｃｏ－Ｐｔ合金、コバルト酸化物、ニッケル酸化物（ＮｉＯ）、鉄酸化物（Ｆｅ2Ｏ3）を挙げることができる。あるいは又、これらの材料に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｔａ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｕ、Ｒｈ等の非磁性元素を添加して磁気特性を調整したり、結晶構造や結晶性や物質の安定性等の各種物性を調整してもよい。非磁性層を構成する材料として、ルテニウム（Ｒｕ）やその合金、ルテニウム化合物を挙げることができるし、あるいは又、Ｏｓ、Ｒｅ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｂｉ、Ｓｉ、Ｂ、Ｃ、Ｃｒ、Ｔａ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｈや、これらの合金を挙げることができる。
　但し、磁化固定層は積層フェリ構造を有する形態に限定するものではない。１層から成り、参照層として機能する磁化固定層とすることもできる。このような磁化固定層を構成する材料として、記憶層を構成する材料（強磁性材料）を挙げることができるし、あるいは又、磁化固定層（参照層）は、Ｃｏ層とＰｔ層との積層体、Ｃｏ層とＰｄ層との積層体、Ｃｏ層とＮｉ層との積層体、Ｃｏ層とＴｂ層との積層体、Ｃｏ－Ｐｔ合金層、Ｃｏ－Ｐｄ合金層、Ｃｏ－Ｎｉ合金層、Ｃｏ－Ｆｅ合金層、Ｃｏ－Ｔｂ合金層、Ｃｏ層、Ｆｅ層、又は、Ｃｏ－Ｆｅ－Ｂ合金層から成る構成とすることができ、あるいは又、これらの材料に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｕ、Ｒｈ等の非磁性元素を添加して磁気特性を調整したり、結晶構造や結晶性や物質の安定性等の各種物性を調整してもよく、更には、好ましくは、磁化固定層（参照層）はＣｏ－Ｆｅ－Ｂ合金層から成る構成とすることができる。
　磁化固定層の磁化方向は情報の基準であるので、情報の記録や読出しによって磁化方向が変化してはならないが、必ずしも特定の方向に固定されている必要はなく、記憶層よりも保磁力を大きくするか、膜厚を厚くするか、あるいは、磁気ダンピング定数を大きくして、記憶層よりも磁化方向が変化し難い構成、構造とすればよい。
　中間層は非磁性体材料から成ることが好ましい。即ち、スピン注入型磁気抵抗効果素子において、ＴＭＲ効果を有する積層構造体を構成する場合の中間層は、絶縁材料であって、しかも、非磁性体材料から成ることが好ましい。磁化固定層、中間層及び記憶層によって、ＴＭＲ効果を有する積層構造体が構成されるとは、磁性材料から成る磁化固定層と、磁性材料から成る記憶層との間に、トンネル絶縁膜として機能する非磁性体材料膜から成る中間層が挟まれた構造を指す。ここで、絶縁材料であって非磁性体材料である材料として、マグネシウム酸化物（ＭｇＯ）、マグネシウム窒化物、マグネシウムフッ化物、アルミニウム酸化物（ＡｌＯX）、アルミニウム窒化物（ＡｌＮ）、シリコン酸化物（ＳｉＯX）、シリコン窒化物（ＳｉＮ）、ＴｉＯ2、Ｃｒ2Ｏ3、Ｇｅ、ＮｉＯ、ＣｄＯX、ＨｆＯ2、Ｔａ2Ｏ5、Ｂｉ2Ｏ3、ＣａＦ、ＳｒＴｉＯ2、ＡｌＬａＯ3、Ｍｇ－Ａｌ2－Ｏ、Ａｌ－Ｎ－Ｏ、ＢＮ、ＺｎＳ等の各種絶縁材料、誘電体材料、半導体材料を挙げることができる。絶縁材料から成る中間層の面積抵抗値は、数十Ω・μｍ2程度以下であることが好ましい。中間層をマグネシウム酸化物（ＭｇＯ）から構成する場合、ＭｇＯ層は結晶化していることが望ましく、（００１）方向に結晶配向性を有することがより望ましい。また、中間層をマグネシウム酸化物（ＭｇＯ）から構成する場合、その厚さは１．５ｎｍ以下とすることが望ましい。一方、ＧＭＲ効果を有する積層構造体を構成する非磁性体材料膜を構成する材料として、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｐｔ、Ｔａ等、あるいは、これらの合金といった導電材料を挙げることができるし、導電性が高ければ（抵抗率が数百μΩ・ｃｍ以下）、任意の非金属材料としてもよいが、記憶層や磁化固定層と界面反応を起こし難い材料を、適宜、選択することが望ましい。
　絶縁材料であって、しかも、非磁性体材料から構成された中間層は、例えば、スパッタリング法にて形成された金属膜を酸化若しくは窒化することにより得ることができる。より具体的には、中間層を構成する絶縁材料としてアルミニウム酸化物（ＡｌＯX）、マグネシウム酸化物（ＭｇＯ）を用いる場合、例えば、スパッタリング法にて形成されたアルミニウムやマグネシウムを大気中で酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをプラズマ酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをＩＰＣプラズマで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素ラジカルで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化させるときに紫外線を照射する方法、アルミニウムやマグネシウムを反応性スパッタリング法にて成膜する方法、アルミニウム酸化物（ＡｌＯX）やマグネシウム酸化物（ＭｇＯ）をスパッタリング法にて成膜する方法を例示することができる。
　積層構造体の立体形状は、円筒形、円柱形であることが、加工の容易性、記憶層における磁化容易軸の方向の均一性を確保するといった観点から望ましいが、これに限定するものではなく、三角柱、四角柱、六角柱、八角柱等（これらにあっては側辺あるいは側稜が丸みを帯びているものを含む）、楕円柱とすることもできる。積層構造体の面積は、低磁化反転電流で磁化の向きを容易に反転させるといった観点から、例えば、０．０１μｍ2以下であることが好ましい。下地層から接続部へと、あるいは又、接続部から下地層へと、磁化反転電流を積層構造体に流すことによって、記憶層における磁化の方向を第１の方向（磁化容易軸と平行な方向）あるいは第２の方向（第１の方向とは反対の方向）とすることで、記憶層に情報が書き込まれる。
　更には、電極や接続部を構成する原子と記憶層を構成する原子の相互拡散の防止、接触抵抗の低減、記憶層の酸化防止のために、積層構造体は、第２面側にキャップ層を有する形態とすることができる。そして、この場合、キャップ層は、ハフニウム、タンタル、タングステン、ジルコニウム、ニオブ、モリブデン、チタン、バナジウム、クロム、マグネシウム、ルテニウム、ロジウム、パラジウム及び白金から成る群から選択された少なくとも１種類の材料から成る単層構造；酸化マグネシウム層、酸化アルミニウム層、酸化チタン層、酸化シリコン層、Ｂｉ2Ｏ3層、ＳｒＴｉＯ2層、ＡｌＬａＯ3層、Ａｌ－Ｎ－Ｏ層、Ｍｇ－Ｔｉ－Ｏ層、ＭｇＡｌ2Ｏ4層といった酸化物から成る単層構造；又は、ハフニウム、タンタル、タングステン、ジルコニウム、ニオブ、モリブデン、チタン、バナジウム、クロム、マグネシウム、ルテニウム、ロジウム、パラジウム及び白金から成る群から選択された少なくとも１種類の材料層、並びに、ＭｇＴｉＯ、ＭｇＯ、ＡｌＯ、ＳｉＯから成る群から選択された少なくとも１種類の酸化物層の積層構造（例えば、Ｒｕ層／Ｔａ層）から構成されている形態とすることができる。
　以上に説明した種々の層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に例示される物理的気相成長法（ＰＶＤ法）、ＡＬＤ（Atomic Layer Deposition）法に代表される化学的気相成長法（ＣＶＤ法）にて形成することができる。また、これらの層のパターニングは、反応性イオンエッチング法（ＲＩＥ法）やイオンミリング法（イオンビームエッチング法）にて行うことができる。種々の層を真空装置内で連続的に形成することが好ましく、その後、パターニングを行うことが好ましい。
　下地層や接続部、ビット線、選択線、各種配線、配線層等は、Ｔａ若しくはＴａＮ、又は、Ｃｕ、Ａｌ、Ａｕ、Ｐｔ、Ｔｉ、Ｒｕ、Ｗ等若しくはこれらの化合物の単層構造から成り、あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。あるいは又、Ｔａあるいはその化合物の単層構造、あるいは、Ｃｕ、Ｔｉ等あるいはこれらの化合物との積層構造から構成することもできる。これらの電極等は、例えば、スパッタリング法に例示されるＰＶＤ法にて形成することができる。ビット線は接続部と一体化されていてもよいし、ビット線が接続部を兼ねている形態とすることもできる。
　下地層と選択用トランジスタとを電気的に接続する接続孔、あるいは又、書込線と選択用トランジスタとを電気的に接続する接続孔は、不純物がドーピングされたポリシリコンや、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから構成することができ、ＣＶＤ法や、スパッタリング法に例示されるＰＶＤ法に基づき形成することができる。接続孔の内壁や底部にはバリアメタル層を形成する。また、各種絶縁層や各種層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＦ、ＳｉＣＮ、ＳＯＧ（スピンオングラス）、ＮＳＧ（ノンドープ・シリケート・ガラス）、ＢＰＳＧ（ホウ素・リン・シリケート・ガラス）、ＰＳＧ、ＢＳＧ、ＰｂＳＧ、ＡｓＳＧ、ＳｂＳＧ、ＬＴＯ、Ａｌ2Ｏ3を例示することができる。あるいは又、低誘電率絶縁材料（例えば、フルオロカーボン、シクロパーフルオロカーボンポリマー、ベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、アモルファステトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、有機ＳＯＧ、パリレン、フッ化フラーレン、アモルファスカーボン）、ポリイミド系樹脂、フッ素系樹脂、Ｓｉｌｋ（The Dow Chemical Co. の商標であり、塗布型低誘電率層間絶縁膜材料）、Ｆｌａｒｅ（Honeywell Electronic Materials Co. の商標であり、ポリアリルエーテル（ＰＡＥ)系材料）を挙げることができ、単独、あるいは、適宜、組み合わせて使用することができる。あるいは又、低温形成が可能なＨｉｇｈ－Ｋ（高誘電率）膜（例えば、Ｈｆ酸化物、Ａｌ2Ｏ3、Ｒｕ酸化物、Ｔａ酸化物、Ａｌ，Ｒｕ，Ｔａ，Ｈｆを含むＳｉ酸化物、Ａｌ，Ｒｕ，Ｔａ，Ｈｆを含むＳｉ窒化物、Ａｌ，Ｒｕ，Ｔａ，Ｈｆを含むＳｉ酸化窒化物）を挙げることができる。あるいは又、ポリメチルメタクリレート（ＰＭＭＡ）；ポリビニルフェノール（ＰＶＰ）；ポリビニルアルコール（ＰＶＡ）；ポリイミド；ポリカーボネート（ＰＣ）；ポリエチレンテレフタレート（ＰＥＴ）；ポリスチレン；Ｎ－２（アミノエチル）３－アミノプロピルトリメトキシシラン（ＡＥＡＰＴＭＳ）、３－メルカプトプロピルトリメトキシシラン（ＭＰＴＭＳ）、オクタデシルトリクロロシラン（ＯＴＳ）等のシラノール誘導体（シランカップリング剤）；ノボラック型フェノール樹脂；フッ素系樹脂；オクタデカンチオール、ドデシルイソシアネイト等の一端に制御電極と結合可能な官能基を有する直鎖炭化水素類にて例示される有機系絶縁材料（有機ポリマー）を挙げることができるし、これらの組み合わせを用いることもできる。各種絶縁層や各種層間絶縁層は、各種ＣＶＤ法、塗布法、スパッタリング法や真空蒸着法を含む各種ＰＶＤ法、スクリーン印刷法といった各種印刷法、ゾル－ゲル法等の公知の方法に基づき形成することができる。
　基部は、例えば、シリコン半導体基板から構成することができるし、あるいは又、ＳＯＩ基板（具体的には、ＳＯＩ基板等を構成するシリコン層）から構成することもできる。ＳＯＩ基板として、例えば、スマートカット法と基板貼合せ技術に基づき形成されたＳＯＩ基板や、ＳＩＭＯＸ（Separation by IMplantation of OXygen）方式に基づき形成されたＳＯＩ基板、シリコン半導体基板の表面に絶縁層が形成され、この絶縁層に上にシリコン層が形成されたＳＯＩ基板を例示することができる。あるいは又、シリコン層の代わりに、基部を、ＩｎＧａＡｓ層やＧｅ層から構成することもできる。
　本開示の不揮発性メモリセルあるいは不揮発性メモリセルアレイを組み込んだ電子デバイスとして、モバイル機器、ゲーム機器、音楽機器、ビデオ機器といった携帯可能な電子デバイスや、固定型の電子デバイスを挙げることができるし、磁気ヘッドを挙げることもできる。また、本開示の不揮発性メモリセルアレイから構成された記憶装置を挙げることもできる。
　実施例１は、本開示の不揮発性メモリセル、不揮発性メモリセルアレイ、及び、不揮発性メモリセルアレイの情報書き込み方法に関する。実施例１の不揮発性メモリセルの模式的な一部断面図を図１に示し、不揮発性メモリ素子及び選択用トランジスタから構成された本開示の不揮発性メモリセルの等価回路図を図３に示す。また、スピン注入磁化反転を適用した不揮発性メモリ素子の概念図を、図４Ａ、図４Ｂ及び図４Ｃ並びに図５Ａ、図５Ｂ及び図５Ｃに示す。尚、以下の説明において、「上下の関係」は、相対的なものであり、基部を基準としている。
　実施例１あるいは後述する実施例２～実施例５の不揮発性メモリセルは、
　抵抗変化型の不揮発性メモリ素子５０及び選択用トランジスタＴＲから構成されており、
　不揮発性メモリ素子５０の一端は、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されており、且つ、書込線ＷＲに接続されており、
　選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂは、選択線ＳＬに接続されており、
　不揮発性メモリ素子５０の他端は、ビット線ＢＬに接続されている。
　また、実施例１あるいは後述する実施例２～実施例５の不揮発性メモリセルアレイは、
　複数の不揮発性メモリセルが、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されて成り、
　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれは、
　抵抗変化型の不揮発性メモリ素子５０及び選択用トランジスタＴＲから構成されており、
　不揮発性メモリ素子５０の一端は、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されており、且つ、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の書込線ＷＲに接続されており、
　選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂは、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の選択線ＳＬに接続されており、
　不揮発性メモリ素子５０の他端は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通のビット線ＢＬに接続されている。
　尚、選択用トランジスタＴＲのゲート電極１２は、第２の方向に延びるワード線ＷＬに接続されており、あるいは又、ワード線ＷＬを兼ねている。また、第１の方向に沿って配列された不揮発性メモリセルの数は、本質的に任意であるが、例えば、４つあるいは８つを例示することができる。
　実施例１あるいは後述する実施例２～実施例５の不揮発性メモリセルにおいて、不揮発性メモリ素子５０は垂直磁化方式のスピン注入型磁気抵抗効果素子から成る。そして、不揮発性メモリ素子５０は、少なくとも記憶層５３及び磁化固定層５１を有し（具体的には、磁化固定層５１、中間層５２及び記憶層５３を有し）、限定するものではないが、磁化固定層５１が、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されている。磁化固定層５１、中間層５２及び記憶層５３を纏めて『積層構造体５０Ａ』と呼ぶ。
　更には、実施例１あるいは後述する実施例２～実施例３の不揮発性メモリセルにおいて、
　選択用トランジスタＴＲ及び書込線ＷＲは、半導体材料（具体的には、例えば、シリコン半導体基板の一部）から成る基部１０の第１面１０Ａ側に設けられており、
　不揮発性メモリ素子５０は、基部１０の第１面１０Ａと対向する第２面１０Ｂ側に設けられている。
　また、実施例１あるいは後述する実施例２～実施例４において、選択用トランジスタＴＲは、ｎチャネル型の電界効果トランジスタ（周知のＭＯＳ－ＦＥＴ）から構成されている。
　実施例１あるいは後述する実施例２～実施例５の不揮発性メモリセルにおいて、記憶層５３の磁化方向は、記憶すべき情報に対応して変化する。そして、記憶層５３において、磁化容易軸は積層構造体５０Ａの積層方向に対して平行である（即ち、垂直磁化型である）。即ち、不揮発性メモリセルは、垂直磁化方式のスピン注入型磁気抵抗効果素子から成り、より具体的には、ＭＴＪ素子から構成されている。磁化固定層５１の磁化方向は、記憶層５３に記憶すべき情報の基準となる磁化方向であり、記憶層５３の磁化方向と磁化固定層５１の磁化方向の相対的な角度によって、情報「０」及び情報「１」が規定される。積層構造体５０Ａの第１面５０ａは導電性の下地層４１と接しており、積層構造体５０Ａの第２面５０ｂは導電性の接続部４２と接しており、下地層４１と接続部４２との間に電流（磁化反転電流）が流されることで、記憶層５３に情報が記憶される。尚、磁化固定層５１が積層構造体５０Ａの第１面５０ａを構成してもよいし、記憶層５３が積層構造体５０Ａの第１面５０ａを構成してもよい。
　実施例１あるいは後述する実施例２～実施例５の不揮発性メモリセルにおいて、磁化固定層５１及び記憶層５３を構成する金属原子には、コバルト（Ｃｏ）原子、又は、鉄（Ｆｅ）原子、又は、コバルト原子及び鉄原子（Ｃｏ－Ｆｅ）が含まれる。具体的には、磁化固定層５１及び記憶層５３はＣｏ－Ｆｅ－Ｂ合金層［例えば、（Ｃｏ20Ｆｅ80）80Ｂ20合金層］を含んでいる。また、トンネル絶縁膜として機能する非磁性体材料から成る中間層５２を構成する金属原子には、マグネシウム（Ｍｇ）原子、又は、アルミニウム（Ａｌ）原子が含まれる。具体的には、ＭｇＯを含んでいる。中間層５２をＭｇＯ層から構成することで、磁気抵抗変化率（ＭＲ比）を大きくすることができ、これによって、スピン注入の効率を向上させることができ、記憶層５３の磁化方向を反転させるために必要とされる磁化反転電流密度を低減させることができる。積層構造体５０Ａの立体形状は、円筒形（円柱形）であるが、これに限定するものではなく、例えば、四角柱とすることもできる。積層構造体５０Ａは絶縁層３３によって囲まれている。
　以上に説明した各種の層構成を、以下の表１に掲げた。尚、「／」の後の層ほど、積層方向（厚さ方向）において基部１０に近い層である。
〈表１〉
接続部４２　　　　：Ａｌ又はＣｕ
キャップ層５４　　：Ｔａ（３ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（１ｎｍ）
積層構造体５０Ａ
　　記憶層５３　　：（Ｃｏ20Ｆｅ80）80Ｂ20層（１．２ｎｍ乃至１．７ｎｍ）
　　中間層５２　　：Ｍｇ（０．１５ｎｍ）／ＭｇＯ（１ｎｍ）／Ｍｇ（０．１５ｎｍ）
　　磁気固定層５１：（Ｃｏ20Ｆｅ80）80Ｂ20層（１ｎｍ）／Ｒｕ（０．８ｎｍ）
　　　　　　　　　　／Ｃｏ（１．１ｎｍ）／Ｐｔ（５ｎｍ）
下地層４１　　　　：Ｒｕ（２５ｎｍ）／Ｔａ（３ｎｍ）
　例えば、シリコン半導体基板の一部から成る基部１０の第１面１０Ａ側に形成された選択用トランジスタＴＲは、基部１０に形成されたチャネル形成領域１４及びソース／ドレイン領域１５Ａ，１５Ｂ、並びに、チャネル形成領域１４に対向してゲート絶縁層１３を介して設けられたゲート電極１２から構成されている。ゲート電極１２の側壁にはＳｉＯ2から成るゲートサイドウォール１６が形成されている。選択用トランジスタＴＲは下層絶縁層２１によって覆われている。参照番号１１は、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域を示す。尚、素子分離領域を形成する代わりに、常時、非導通状態とされるＭＯＳ－ＦＥＴを形成して、素子分離を行ってもよい。
　ビット線ＢＬの延びる方向の射影像は、選択用トランジスタＴＲを構成するゲート電極１２（例えば、ワード線あるいはアドレス線としても機能する）の延びる方向の射影像と、限定するものではないが、直交している。選択線ＳＬの延びる方向の射影像とビット線ＢＬの延びる方向の射影像と書込線ＷＲの延びる方向の射影像は平行である。但し、図１あるいは後述する図２、図６～図１６では、図面の簡素化のために、図示した選択線ＳＬの延びる方向は、以上の説明とは異なっている。
　下層絶縁層２１の上には選択線ＳＬが形成されている。選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂは、下層絶縁層２１に設けられた接続孔２２を介して選択線ＳＬに接続されている。接続孔２２の内壁及び底部にはバリアメタル層２２Ａが形成されている。下層絶縁層２１及び選択線ＳＬの上には上層絶縁層２５が形成されており、上層絶縁層２５の上に書込線ＷＲが形成されている。選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａは、下層絶縁層２１に形成された接続孔２３、下層絶縁層２１上に形成されたコンタクト部２４、及び、上層絶縁層２５に形成された接続孔２６を介して、書込線ＷＲに接続されている。接続孔２３，２６の内壁及び底部にはバリアメタル層２３Ａ，２６Ａが形成されている。
　基部１０の第２面１０Ｂの上には層間絶縁層３１が形成されており、層間絶縁層３１の上には、下地層４１が形成されている。下地層４１は、層間絶縁層３１に設けられた接続孔３２を介して選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されている。接続孔３２の内壁及び底部にはバリアメタル層３２Ａが形成されている。積層構造体５０Ａは、下地層４１及び接続部４２と接している。絶縁層３３は層間絶縁層３１を覆っている。絶縁層３３の上に形成されたビット線ＢＬは接続部４２に接続されている。接続部４２と積層構造体５０Ａとの間にはキャップ層５４が形成されている。
　以下、実施例１の不揮発性メモリセルの製造方法を説明する。
　　［工程－１００］
　先ず、周知の方法に基づき、シリコン半導体基板に素子分離領域１１を形成し、素子分離領域１１によって囲まれたシリコン半導体基板の部分に、ゲート絶縁層１３、ゲート電極１２、ゲートサイドウォール１６及びソース／ドレイン領域１５Ａ，１５Ｂから成る選択用トランジスタＴＲを形成する。ソース／ドレイン領域１５Ａとソース／ドレイン領域１５Ｂの間に位置するシリコン半導体基板の部分がチャネル形成領域１４に相当する。尚、場合によっては、ソース／ドレイン領域１５Ａ，１５Ｂをシリサイド層から構成することもでき、この場合、シリサイド層が、次に述べるシリコン半導体基板を薄くするときの一種のストッパとして機能する。次いで、下層絶縁層２１、接続孔２２，２３、バリアメタル層２２Ａ，２３Ａ、選択線ＳＬ、コンタクト部２４を形成し、更に、全面に上層絶縁層２５を形成した後、接続孔２６、バリアメタル層２６Ａ、書込線ＷＲを形成する。
　下層絶縁層２１はＳｉＮから成り、コンタクト部２４は銅（Ｃｕ）から成り、接続孔２２，２３，２６はタングステン（Ｗ）から成り、バリアメタル層２２Ａ，２３Ａ，２６Ａはチタン（Ｔｉ）から成り、選択線ＳＬ、書込線ＷＲは銅（Ｃｕ）から成り、上層絶縁層２５はＳｉＯ2から成る。
　　［工程－１１０］
　次いで、上層絶縁層２５の上に、層間絶縁層や配線、配線層を形成する。そして、周知の方法に基づき、最上層を支持基板に貼り付ける。次いで、ＣＭＰ法等の周知の方法に基づきシリコン半導体基板の露出面に研磨等を施すことで、シリコン半導体基板を薄くする。素子分離領域１１が、シリコン半導体基板を薄くするときの一種のストッパとして機能する。こうして、シリコン半導体基板の一部から成る基部１０を得ることができる。
　　［工程－１２０］
　その後、基部１０の第２面１０Ｂの上に層間絶縁層３１を形成し、一方のソース／ドレイン領域１５Ａの上方の部分の層間絶縁層３１に接続孔３２を形成し、接続孔３２の内壁及び底部にバリアメタル層３２Ａを形成する。
　　［工程－１３０］
　その後、接続孔３２の上に、下地層４１、積層構造体５０Ａ、キャップ層５４及び接続部４２を成膜し、次いで、接続部４２、キャップ層５４、積層構造体５０Ａ、下地層４１を、反応性イオンエッチング法（ＲＩＥ法）に基づきエッチングする。尚、酸化マグネシウム（ＭｇＯ）から成る中間層５２は、ＲＦマグネトロンスパッタ法に基づきＭｇＯ層の成膜を行うことで形成した。また、その他の層はＤＣマグネトロンスパッタ法に基づき成膜を行った。ＲＩＥ法によって各層をパターニングする代わりに、イオンミリング法（イオンビームエッチング法）に基づき各層をパターニングすることもできる。
　　［工程－１４０］
　次に、全面に絶縁層３３を形成し、絶縁層３３に平坦化処理を施すことで、下地層４１、積層構造体５０Ａ、キャップ層５４及び接続部４２が絶縁層３３によって囲まれた状態とし、且つ、接続部４２の頂面が露出した状態とする。そして、絶縁層３３の上に、接続部４２に接続されたビット線ＢＬを形成する。尚、接続部４２の形成を省略して、キャップ層５４が、直接、ビット線ＢＬに接続された形態とすることもできる。
　層間絶縁層３１はＳｉＯ2から成り、絶縁層３３はＳｉＮから成り、接続孔３２はタングステン（Ｗ）から成り、バリアメタル層３２Ａはチタン（Ｔｉ）から成り、下地層４１はＴａから成り、キャップ層５４はＴａ層とＲｕ層の積層構造から成り、接続部４２及びビット線ＢＬは銅（Ｃｕ）から成る。
　こうして、図１に示す実施例１の不揮発性メモリセルを得ることができる。尚、図１、図２、図６～図１６においては、上層絶縁層２５の上（図面においては下方）に形成された層間絶縁層、配線、配線層及び支持基板の図示を省略している。
　以上のとおり、実施例１の不揮発性メモリセルの製造には、基本的に、ＭＯＳ製造プロセスを適用することができ、汎用メモリとして適用することが可能である。
　尚、場合によっては、層間絶縁層３１における接続孔３２、バリアメタル層３２Ａの形成を省略し、層間絶縁層３１に下地層４１を形成した後、積層構造体５０Ａ、キャップ層５４及び接続部４２を成膜し、次いで、接続部４２、キャップ層５４及び積層構造体５０Ａを、反応性イオンエッチング法（ＲＩＥ法）に基づきエッチングすることで、層間絶縁層３１上に積層構造体５０Ａを形成することもできる。あるいは又、層間絶縁層３１における接続孔３２、バリアメタル層３２Ａの形成を省略し、一方のソース／ドレイン領域１５Ａの上に、直接、下地層４１及び積層構造体５０Ａ等を形成してもよい。
　以下、実施例１の不揮発性メモリセルアレイの情報書き込み方法を説明する。尚、第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれにおいての情報書き込み方法を説明する。
　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれにおいて、先ず、選択用トランジスタＴＲを非導通状態として、書込線ＷＲと不揮発性メモリ素子５０との間に電流を流すことで不揮発性メモリセルのそれぞれに情報「１」を記憶させる。
　即ち、図４Ａ及び図５Ａに概念図を示すように、記憶層５３に記憶されている情報「０」を「１」に書き換えるとする。即ち、平行磁化状態で、書込み電流（磁化反転電流）Ｉ1を、磁化固定層５１から記憶層５３へと流す。云い換えれば、記憶層５３から磁化固定層５１に向かって電子を流す。具体的には、書込線ＷＲにＶddを印加し、ビット線ＢＬを接地する。磁化固定層５１に達した一方の向きのスピンを有する電子は、磁化固定層５１を通過する。一方、他方の向きのスピンを有する電子は、磁化固定層５１で反射される。そして、係る電子が記憶層５３に進入すると、記憶層５３にトルクを与え、記憶層５３の磁化状態は反転する。ここで、磁化固定層５１の磁化方向は固定されているために反転できず、系全体の角運動量を保存するために記憶層５３が反転すると考えてもよい。尚、図４Ａ、図４Ｂ、図４Ｃ、図５Ａ、図５Ｂ及び図５Ｃにおいては、磁化固定層５１を下側に位置して図示しているが、磁化固定層５１を上側に位置させてもよい。
　記憶層５３に記憶されている情報「０」を「１」に書き換える際、図４Ｂ及び図５Ｂに概念図を示すように、記憶層５３に記憶されている情報「１」は書き換えられることはない。
　このように、書込線ＷＲに接続され、第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれにおいて、一括して、情報「１」を記憶させることができる。
　次に、書込線ＷＲを浮遊状態とし、所望の選択用トランジスタＴＲを導通状態として、選択線ＳＬと不揮発性メモリ素子５０との間に、所望の選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂ及び一方のソース／ドレイン領域１５Ａを介して電流を流すことで不揮発性メモリセルに情報「０」を記憶させる。
　即ち、図４Ｃ及び図５Ｃに概念図を示すように、所望の不揮発性メモリセルにおいて、記憶層５３に記憶されている情報「１」を「０」に書き換える。即ち、書込み電流Ｉ0を、ビット線ＢＬから、記憶層５３、磁化固定層５１、選択用トランジスタＴＲを経由して、選択線ＳＬへ流す。云い換えれば、磁化固定層５１から記憶層５３に向かって電子を流す。具体的には、例えば、ビット線ＢＬにＶddを印加し、選択線ＳＬを接地する。磁化固定層５１を通過した電子には、スピン偏極、即ち、上向きと下向きの数に差が生じる。中間層の厚さが十分に薄く、このスピン偏極が緩和して通常の非磁性体における非偏極状態（上向きと下向きが同数の状態）になる前に記憶層５３に達すると、スピン偏極度の符号が逆になっていることにより、系全体のエネルギーを下げるために、一部の電子は、反転、即ち、スピン角運動量の向きを変えさせられる。このとき、系の全角運動量は保存されなければならないため、向きを変えた電子による角運動量変化の合計と等価な反作用が、記憶層５３における磁気モーメントに与えられる。電流、即ち、単位時間に磁化固定層５１を通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために、記憶層５３における磁気モーメントに発生する角運動量変化も小さいが、電流が増えると、多くの角運動量変化を単位時間内に記憶層５３に与えることができる。角運動量の時間変化はトルクであり、トルクが或る閾値を超えると記憶層５３の磁気モーメントは反転を開始し、その一軸異方性により１８０度回転したところで安定となる。即ち、磁化状態の反転が起こり、情報「０」が記憶層５３に記憶される。
　記憶層５３に書き込まれた情報を読み出すときには、情報を読み出すべき不揮発性メモリセルにおける選択用トランジスタＴＲを導通状態とする。そして、ビット線ＢＬと選択線ＳＬとの間に電流を流し、ビット線ＢＬに現れる電位を、比較回路（図示せず）を構成するコンパレータ回路（図示せず）の他方の入力部に入力する。一方、リファレンス抵抗値を求める回路（図示せず）からの電位を、比較回路を構成するコンパレータ回路の一方の入力部に入力する。そして、比較回路にあっては、リファレンス抵抗値を求める回路からの電位を基準として、ビット線ＢＬに現れる電位が高いか低いかが比較され、比較結果（情報０／１）が、比較回路を構成するコンパレータ回路の出力部から出力される。
　実施例１の不揮発性メモリセルの変形例を図２に示す。この実施例１の変形例においては、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａ及び他方のソース／ドレイン領域１５Ｂの上に、エピタキシャル成長法に基づき、ｎ型不純物を含んだシリコン層１７ａ，１７ｂが形成されている。シリコン層１７ａ，１７ｂへのｎ型不純物の導入は、イオン注入法に基づき行ってもよいし、エピタキシャル成長時、不純物をドーピングしてもよい。シリコン層１７ａ，１７ｂを設けることで、ソース／ドレイン領域の一層の低抵抗化を図ることができる。
　従来の技術にあっては、選択用トランジスタの駆動能力が書き込む情報に依存して変わり、不利な状態の場合（即ち、情報「１」の書き込みの場合）であっても適切な書き込み電流を確保するためには、選択用トランジスタを大きくしなければならず、セル面積が増大するという問題がある。然るに、実施例１の不揮発性メモリセルにあっては、不利な状態の場合（即ち、情報「１」の書き込みの場合）、選択用トランジスタを介することなく、書込線から不揮発性メモリ素子に電流を流し、有利な状態の場合（即ち、情報「０」の書き込みの場合）、選択用トランジスタを介して不揮発性メモリ素子に電流を流す。それ故、選択用トランジスタの縮小化を図ることができ、セル面積を減少させることができる。例えば、従来の不揮発性メモリセルのセル面積を「１」としたとき、実施例１の不揮発性メモリセルのセル面積を「０．６」程度まで減少させることができ、不揮発性メモリセルのコストダウンを図ることができる。しかも、ビット線や書込線に高い電圧Ｖddとする必要がなく、高い信頼性を得ることができる。
　また、基部を基準として、基部の第１面側に選択用トランジスタを設け、第２面側に不揮発性メモリ素子を設けることで、各種配線の引き回し（設計）が容易になるし、配線ピッチの縮小化を図ることができる。しかも、不揮発性メモリセルの製造工程において、不揮発性メモリ素子が高温プロセスに晒される虞が少なくなり、不揮発性メモリ素子の特性向上を図ることができるし、放熱に関する問題が生じ難い。また、本開示の不揮発性メモリセルアレイを含むロジック領域が形成された基板（便宜上、『第１基板』と呼ぶ）と、例えば、撮像素子の複数が形成された撮像素子アレイを含む基板（便宜上、『第２基板』と呼ぶ）とを貼り合わせるとき、選択用トランジスタＴＲが形成された側の第１基板と第２基板を貼り合わせることで、不揮発性メモリセルアレイ（不揮発性メモリ素子）に高温が加わり難くなり、不揮発性メモリセルアレイ（不揮発性メモリ素子）の特性劣化を防止することができる。
　実施例２は、実施例１の変形であり、第１形態あるいは第２形態の不揮発性メモリセルに関する。
　実施例２あるいは後述する実施例３の不揮発性メモリセルにおいて、
　選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａは整流性を有しており、
　選択用トランジスタＴＲの非導通時、書込線ＷＲと不揮発性メモリ素子５０との間を、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａを介して電流が流れ、
　選択用トランジスタＴＲの導通時、選択線ＳＬと不揮発性メモリ素子５０との間を、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａ及び他方のソース／ドレイン領域１５Ｂを介して電流が流れ、且つ、書込線ＷＲには電流が流れない（あるいは、実質的に流れない、あるいは、書込線へのリーク電流の発生を抑制することができる）。
　そして、模式的な一部断面図を図６に示すように、第１形態の不揮発性メモリセルである実施例２の不揮発性メモリセルにあっては、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａはｐ／ｎ接合を有する。具体的には、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａは、第１導電型（具体的にはｎ型）の不純物が含まれたシリコン（Ｓｉ）から成る第１層１５Ａ1と、第１導電型とは異なる第２導電型（具体的にはｐ型）の不純物が含まれたシリコン（Ｓｉ）から成る第２層１５Ａ2との積層構造を有する。そして、第１層１５Ａ1は不揮発性メモリ素子５０に電気的に接続されており、第２層１５Ａ2は書込線ＷＲに電気的に接続されている。第１層１５Ａ1及び第２層１５Ａ2は基部１０に形成されている。第１層１５Ａ1及び第２層１５Ａ2は、イオン注入法に基づき形成することができる。
　選択用トランジスタＴＲを非導通状態として、書込線ＷＲと不揮発性メモリ素子との間に、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａを介して電流を流すことで不揮発性メモリセルのそれぞれに情報「１」を記憶させるが、このとき、書込線ＷＲにＶddを印加し、ビット線ＢＬを接地する。即ち、書込線ＷＲからビット線ＢＬに電流Ｉ1を流す。選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａにあっては、ｐ型不純物が含まれた第２層１５Ａ2から、ｎ型不純物が含まれた第１層１５Ａ1へと電流（順方向電流）Ｉ1を流すことができる。
　一方、書込線ＷＲを浮遊状態とし、所望の選択用トランジスタＴＲを導通状態として、選択線ＳＬと不揮発性メモリ素子との間に、所望の選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂ及び一方のソース／ドレイン領域１５Ａを介して電流を流すことで不揮発性メモリセルに情報「０」を記憶させるが、このとき、ビット線ＢＬにＶddを印加し、選択線ＳＬを接地する。即ち、ビット線ＢＬから選択線ＳＬに電流Ｉ0を流す。電流Ｉ0は、書込線ＷＲに対しては逆方向電流である。従って、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａにあっては、ｎ型不純物が含まれた第１層１５Ａ1から、ｐ型不純物が含まれた第２層１５Ａ2へと電流Ｉ0は流れない。即ち、書込線ＷＲに電流が漏れることを確実に防止することができ、不揮発性メモリセルの誤動作発生を確実に抑制することができる。
　実施例２の不揮発性メモリセルの変形例（変形例－１）を図７に示す。この実施例２の変形例－１において、第１層１５Ａ1は基部１０に設けられており、第２層１５Ａ2は、ｐ型不純物を含んだシリコン（Ｓｉ）から成り、ｎ型不純物を含んだシリコンから成る第１層１５Ａ1の上に、エピタキシャル成長法に基づき形成されている。また、選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂの上に、エピタキシャル成長法に基づき、ｎ型不純物を含んだシリコン層１７ｂが形成されている。第２層１５Ａ2、シリコン層１７ｂへの不純物の導入は、イオン注入法に基づき行ってもよいし、エピタキシャル成長時、不純物をドーピングしてもよい。
　実施例２の不揮発性メモリセルの別の変形例（変形例－２）を図８に示す。第２形態の不揮発性メモリセルであるこの実施例２の変形例－２においては、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａは、基部１０に設けられ、第１導電型の不純物（具体的には、ｎ型不純物）が含まれたシリコン（Ｓｉ）から成る第１層１５Ａ1と、エピタキシャル成長法に基づき形成され、第１導電型とは異なる第２導電型の不純物（具体的には、ｐ型不純物）が含まれたゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成る第２層１５Ａ2との積層構造を有する。そして、第１層１５Ａ1は不揮発性メモリ素子５０に電気的に接続されており、第２層１５Ａ2は書込線ＷＲに電気的に接続されている。選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂの上には、ゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成る層は形成されていない。
　以上の点を除き、実施例２の不揮発性メモリセル、不揮発性メモリセルアレイの構成、構造は、実施例１の不揮発性メモリセル、不揮発性メモリセルアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。実施例２の不揮発性メモリセルにあっては、選択用トランジスタの一方のソース／ドレイン領域がｐ／ｎ接合を有するので、書込線からビット線に電流を流せるが、ビット線から書込線への電流の流れは阻止され、書込線に電流が漏れることを確実に防止することができ、不揮発性メモリセルの誤動作発生を確実に抑制することができる。
　実施例３は、実施例２の変形であり、第３形態あるいは第４形態の不揮発性メモリセルに関する。
　模式的な一部断面図を図９に示すように、第３形態の不揮発性メモリセルである実施例３の不揮発性メモリセルにおいて、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａはショットキ接合を有する。具体的には、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａは、不純物（具体的には、ｎ型不純物）が含まれたシリコン（Ｓｉ）から成る第１層１５Ａ1と、金属（具体的には、例えば、アルミニウム，Ａｌ）から成る第２層１５Ａ3との積層構造を有する。そして、第１層１５Ａ1は不揮発性メモリ素子５０に電気的に接続されており、第２層１５Ａ3は書込線ＷＲに電気的に接続されている。第１層１５Ａ1は基部１０に形成されており、第２層１５Ａ3は基部１０の上に形成されている。第２層１５Ａ3は、周知の方法で形成することができる。
　選択用トランジスタＴＲを非導通状態として、書込線ＷＲと不揮発性メモリ素子との間に、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａを介して電流を流すことで不揮発性メモリセルのそれぞれに情報「１」を記憶させるが、このとき、書込線ＷＲにＶddを印加し、ビット線ＢＬを接地する。即ち、書込線ＷＲからビット線ＢＬに電流Ｉ1を流す。選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａにあっては、第２層１５Ａ3から、ｎ型不純物が含まれた第１層１５Ａ1へと電流（順方向電流）Ｉ1を流すことができる。
　一方、書込線ＷＲを浮遊状態とし、所望の選択用トランジスタＴＲを導通状態として、選択線ＳＬと不揮発性メモリ素子との間に、所望の選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂ及び一方のソース／ドレイン領域１５Ａを介して電流を流すことで不揮発性メモリセルに情報「０」を記憶させるが、このとき、ビット線ＢＬにＶddを印加し、選択線ＳＬを接地する。即ち、ビット線ＢＬから選択線ＳＬに電流Ｉ0を流す。電流Ｉ0は、書込線ＷＲに対しては逆方向電流である。従って、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａにあっては、ｎ型不純物が含まれた第１層１５Ａ1から、第２層１５Ａ3へと電流Ｉ0は流れない。即ち、書込線ＷＲに電流が漏れることを確実に防止することができ、不揮発性メモリセルの誤動作発生を確実に抑制することができる。
　実施例３の不揮発性メモリセルの変形例（変形例－１）を図１０に示す。第４形態の不揮発性メモリセルであるこの実施例３の変形例－１において、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａは、不純物が含まれたシリコン（Ｓｉ）から成る第１層１５Ａ1と、不純物が含まれたゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成る第２層１５Ａ4との積層構造を有する。第１層１５Ａ1及び第２層１５Ａ4にはｎ型不純物が含まれている。第２層１５Ａ4は、エピタキシャル成長法に基づき形成されており、第２層１５Ａ4へのｎ型不純物の導入は、イオン注入法に基づき行ってもよいし、エピタキシャル成長時、不純物をドーピングしてもよい。接続孔２３の内壁及び底部には、Ｔｉから成るバリアメタル層２３Ａが形成されている。従って、ｎ型不純物が含まれたゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成る第２層１５Ａ4と、Ｔｉから成るバリアメタル層２３Ａとの間でショットキ接合が形成される。
　以上の点を除き、実施例３の不揮発性メモリセル、不揮発性メモリセルアレイの構成、構造は、実施例２の不揮発性メモリセル、不揮発性メモリセルアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。実施例３の不揮発性メモリセルにあっては、選択用トランジスタの一方のソース／ドレイン領域がショットキ接合を有するので、書込線からビット線に電流を流せるが、ビット線から書込線への電流の流れは阻止され、書込線に電流が漏れることを確実に防止することができ、不揮発性メモリセルの誤動作発生を確実に抑制することができる。
　実施例４は、実施例１～実施例３の不揮発性メモリセル、不揮発性メモリセルアレイの変形である。図１に示した実施例１の不揮発性メモリセルを変形した実施例４の不揮発性メモリセルの模式的な一部断面図を図１１に示すように、実施例４の不揮発性メモリセルにおいて、
　選択用トランジスタＴＲ及び不揮発性メモリ素子５０は、半導体材料から成る基部１０の第１面１０Ａ側に設けられており、
　書込線ＷＲは、基部１０の第１面１０Ａと対向する第２面１０Ｂ側に設けられている。
　以下、実施例４の不揮発性メモリセルの製造方法を説明する。
　　［工程－４００］
　先ず、周知の方法に基づき、シリコン半導体基板に素子分離領域１１を形成し、素子分離領域１１によって囲まれたシリコン半導体基板の部分に、ゲート絶縁層１３、ゲート電極１２、ゲートサイドウォール１６及びソース／ドレイン領域１５Ａ，１５Ｂから成る選択用トランジスタＴＲを形成する。ソース／ドレイン領域１５Ａとソース／ドレイン領域１５Ｂの間に位置するシリコン半導体基板の部分がチャネル形成領域１４に相当する。次いで、下層絶縁層２１、接続孔２２，３２、バリアメタル層２２Ａ，３２Ａ、選択線ＳＬを形成する。
　　［工程－４１０］
　次いで、接続孔３２の上に、下地層４１、積層構造体５０Ａ、キャップ層５４及び接続部４２を成膜した後、接続部４２、キャップ層５４、積層構造体５０Ａ、下地層４１を、反応性イオンエッチング法（ＲＩＥ法）に基づきエッチングする。
　　［工程－４２０］
　次に、全面に絶縁層３３を形成し、絶縁層３３に平坦化処理を施すことで、下地層４１、積層構造体５０Ａ、キャップ層５４及び接続部４２が絶縁層３３によって囲まれた状態とし、且つ、接続部４２の頂面が露出した状態とする。そして、絶縁層３３の上に、接続部４２に接続されたビット線ＢＬを形成する。
　　［工程－４３０］
　その後、絶縁層３３及びビット線ＢＬの上に、層間絶縁層や配線、配線層を形成する。そして、周知の方法に基づき、最上層を支持基板に貼り付ける。次いで、周知の方法に基づき、シリコン半導体基板の露出面に研磨等を施すことで、シリコン半導体基板を薄くする。素子分離領域１１が、シリコン半導体基板を薄くするときの一種のストッパとして機能する。こうして、シリコン半導体基板の一部から成る基部１０を得ることができる。
　　［工程－４４０］
　その後、基部１０の第２面１０Ｂの上に層間絶縁層３１を形成し、一方のソース／ドレイン領域１５Ａの上方の部分の層間絶縁層３１に接続孔２３を形成し、接続孔２３の内壁及び底部にバリアメタル層２３Ａを形成する。そして、層間絶縁層３１の上に接続孔２３と接続された書込線ＷＲを形成する。
　こうして、図１１に示す実施例１の不揮発性メモリセルを得ることができる。
　図２に示した実施例１の不揮発性メモリセルの変形例を変形した実施例４の不揮発性メモリセルの模式的な一部断面図を図１２に示す。また、図６に示した実施例２の不揮発性メモリセルを変形した実施例４の不揮発性メモリセルの模式的な一部断面図を図１３に示し、図８に示した実施例２の不揮発性メモリセルの変形例を変形した実施例４の不揮発性メモリセルの模式的な一部断面図を図１４に示し、図９に示した実施例３の不揮発性メモリセルを変形した実施例４の不揮発性メモリセルの模式的な一部断面図を図１５に示し、図１０に示した実施例３の不揮発性メモリセルの変形例を変形した実施例４の不揮発性メモリセルの模式的な一部断面図を図１６に示す。
　以上の点を除き、実施例４の不揮発性メモリセル、不揮発性メモリセルアレイの構成、構造は、実施例１～実施例３の不揮発性メモリセル、不揮発性メモリセルアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例５は、実施例１～実施例４の変形である。実施例５において、選択用トランジスタＴＲはＦｉｎ－ＦＥＴから構成されている。実施例５における選択用トランジスタＴＲの模式的な斜視図を図１７Ａに示し、図１７Ａの矢印Ｂ－Ｂに沿った模式的な一部断面図を図１７Ｂに示し、図１７Ａの矢印Ｃ－Ｃに沿った模式的な一部断面図を図１７Ｃに示す。実施例５における選択用トランジスタＴＲは、断面形状が矩形の、一種、棒状の半導体層（例えば、シリコン層）から成る基部６０を備えており、基部６０は、例えば、層間絶縁層３１上に形成されている。そして、基部６０の中央部に位置する部分の両側面及び頂面には、ゲート絶縁層６３を介してゲート電極６２が形成されており、ゲート電極６２で囲まれた基部６０の部分がチャネル形成領域６４に相当する。チャネル形成領域６４の両側の基部６０の領域が、一方のソース／ドレイン領域６５Ａ及び他方のソース／ドレイン領域６５に相当する。
　このようなＦｉｎ－ＦＥＴを実施例１～実施例４において説明した選択用トランジスタＴＲに適用すればよい。以上の点を除き、実施例５の不揮発性メモリセル、不揮発性メモリセルアレイの構成、構造は、実施例１～実施例４の不揮発性メモリセル、不揮発性メモリセルアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　以上、本開示の不揮発性メモリセル、不揮発性メモリセルアレイ、不揮発性メモリセルアレイの情報書き込み方法を、好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定されるものではない。実施例において説明した不揮発性メモリセルや不揮発性メモリセルアレイの構成、構造、各種の積層構造、使用した材料等は例示であり、適宜、変更することができる。
　磁化固定層５１を、参照層及び固定層から成る積層フェリ構造（積層フェリピン構造）とすることもできる。本開示の不揮発性メモリセルアレイを含むロジック領域が形成された基板（第１基板）と、例えば、撮像素子の複数が形成された撮像素子アレイを含む基板（第２基板）とを貼り合わせることもできる。このような場合、選択用トランジスタＴＲが形成された側の第１基板と第２基板を貼り合わせることで、不揮発性メモリセルアレイ（不揮発性メモリ素子）に高温が加わり難くなり、不揮発性メモリセルアレイ（不揮発性メモリ素子）の特性劣化を防止することができる。
　選択用トランジスタＴＲを専らｎチャネル型のトランジスタとして説明したが、ｐチャネル型のトランジスタとすることもできる。尚、この場合、実施例２における第１形態あるいは第２形態の不揮発性メモリセルにあっては、第１導電型をｐ型、第２導電型をｎ型とし、第１層を不揮発性メモリ素子５０の一端に接続し、第２層を書込線ＷＲに接続すればよい。また、実施例３における第３形態の不揮発性メモリセルにあっては、不純物の導電型をｐ型とすればよく、この場合、金属として、インジウム（Ｉｎ）、スズ（Ｓｎ）を例示することができる。また、第４形態の不揮発性メモリセルにあっては、不純物の導電型をｐ型とすればよく、バリアメタル層を構成する材料として、例えば、アルミニウム（Ａｌ）やチタン（Ｔｉ）を挙げることができる。
　図１に示した実施例１の不揮発性メモリセルにおいて、書込線ＷＲ、上層絶縁層２５、接続孔２６、バリアメタル層２６Ａ、コンタクト部２４の形成を省略し、層間絶縁層３１の上に第１の方向に延びる書込線ＷＲを形成し、書込線ＷＲの上に下地層４１、積層構造体５０Ａ等を形成する形態とすることもできる。
　また、図１１に示した実施例４の不揮発性メモリセルにおいて、書込線ＷＲ、層間絶縁層３１、接続孔２３、バリアメタル層２３Ａの形成を省略し、シリコン半導体基板を薄層化することなく、下層絶縁層２１上に（あるいは下層絶縁層２１の上に形成された上層絶縁層の上に）、第１の方向に延びる書込線ＷＲを形成し、書込線ＷＲの上に下地層４１、積層構造体５０Ａ等を形成する形態とすることもできる。
　実施例においては、シリコン半導体基板を薄くすることによって得られた基部を用いたが、基部を、代替的に、ＳＯＩ基板（具体的には、ＳＯＩ基板等を構成するシリコン層）から構成することもできる。あるいは又、シリコン層の代わりに、基部をＩｎＧａＡｓ層やＧｅ層から構成し、ＩｎＧａＡｓ層やＧｅ層に選択用トランジスタＴＲを形成することもできる。
　実施例においては、専ら、不揮発性メモリ素子を、垂直磁化方式のスピン注入型磁気抵抗効果素子に基づいて説明したが、不揮発性メモリ素子はこれに限定するものではなく、例えば、
（Ａ）相変化型の不揮発性メモリ素子（Phase Change RAM，ＰＣＲＡＭ）
（Ｂ）ＴＭＲ効果を用いたトンネル磁気抵抗効果素子
（Ｃ）強誘電体材料を用いた強誘電体型不揮発性半導体メモリ素子（ＦｅＲＡＭ，Ferroelectric Random Access Memory）
（Ｄ）電極間に電極間物質層が設けられ、電極間への電圧の印加状態に依って電極反応阻害層となり得る酸化還元反応活性物質を含み、電極間への電圧の印加状態に応じて、電極と電極間物質層との間の界面領域に沿って電極反応阻害層が形成され、若しくは、消滅され、又は、電極反応阻害層の面積が増減される不揮発性メモリ素子
（Ｅ）カーボンナノチューブメモリ素子（カーボンナノチューブ、それ自体によってメモリ素子が構成されるものや、各種不揮発性メモリセル（各種不揮発性メモリ素子）における配線や電極をカーボンナノチューブから構成するもの）
（Ｆ）有機薄膜メモリ素子（情報を記憶する有機化合物層に有機材料を用いるもの）
（Ｇ）面内磁化方式のスピン注入型磁気抵抗効果素子
を挙げることができる。これらの不揮発性メモリ素子の構成、構造は、周知の構成、構造とすることができる。
　相変化型の不揮発性メモリ素子は、２つの電極間にメモリ部として機能する抵抗変化層を配置した構造を有する。ここで、抵抗変化層にあっては、電気抵抗値（以下、単に『抵抗値』と呼ぶ場合がある）が変化することで情報を記憶する。そして、この場合、相変化型（抵抗変化型）の不揮発性メモリ素子は、例えば、
（ａ）金属を含むイオン伝導体から成る抵抗変化層を有している形態
（ｂ）高抵抗層とイオン源層（イオン供給源層）の積層構造から成る抵抗変化層を有している形態
（ｃ）カルコゲナイド系材料から成る抵抗変化層を有している形態
（ｄ）電界誘起巨大抵抗変化効果（ＣＥＲ効果：Colossal Electro-Resistance 効果）を有する材料から成る抵抗変化層を有している形態
（ｅ）巨大磁気抵抗変化効果（ＣＭＲ効果：Colossal Magneto-Resistance 効果）を有する材料から成る抵抗変化層を有している形態
とすることができるし、また、
（ｆ）抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させる相変化型メモリ素子（ＰＲＡＭ）や、ＰＭＣ（Programmable metallization Cell）
（ｇ）金属酸化物を２つの電極で挟み、電極にパルス電圧を印加するＲｅＲＡＭ（Resistance Random Access Memory）
を挙げることができる。
　抵抗変化層を金属を含むイオン伝導体から構成する場合、具体的には、抵抗変化層を、銅（Ｃｕ）、銀（Ａｇ）及び亜鉛（Ｚｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜）から構成することができる。尚、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造を採用してもよいし、あるいは又、これらの薄膜の全体あるいは膜厚方向の一部分に、希土類元素のうち、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ及びＹから成る群から選択された少なくとも１種類の希土類元素の酸化物から成る膜（希土類酸化物薄膜）や、Ｈｆ、Ｔａ、Ｗ等の酸化膜が形成された構成とすることもできる。あるいは又、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アンチモン（Ｓｂ）及びインジウム（Ｉｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅＧｄから成るアモルファス薄膜）から構成することができる。
　抵抗変化層が高抵抗層とイオン源層の積層構造から成る場合、具体的には、イオン源層は、陽イオン化可能な元素として少なくとも１種の金属元素を含み、更に、陰イオン化可能な元素としてのテルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種の元素（カルコゲン）（原子）を含む構成とすることができる。金属元素とカルコゲンとは結合して金属カルコゲナイド層（カルコゲナイド系材料層）を形成する。金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たす。ここで、イオン源層は、初期状態又は消去状態の高抵抗層よりも、その抵抗値が低く形成される。
　金属カルコゲナイド層を構成する金属元素は、書込み動作時に電極上で還元されて金属状態の伝導パス（フィラメント）を形成するように、上述したカルコゲンが含まれるイオン源層中において金属状態で存在することが可能な、化学的に安定な元素であることが好ましく、このような金属元素として、銅（Ｃｕ）、アルミニウム（Ａｌ）、ゲルマニウム（Ｇｅ）、亜鉛（Ｚｎ）や、例えば、周期律表上の４Ａ、５Ａ、６Ａ族の遷移金属、即ち、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、及び、Ｗ（タングステン）を挙げることができ、これら元素の１種あるいは２種以上を用いることができる。また、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）等をイオン源層への添加元素としてもよい。
　イオン源層の具体的な構成材料として、例えば、ＺｒＴｅＡｌ、ＴｉＴｅＡｌ、ＣｒＴｅＡｌ、ＷＴｅＡｌ、ＴａＴｅＡｌ、ＣｕＴｅを挙げることができる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ、更には、Ｇｅを添加したＣｕＺｒＴｅＡｌＧｅ、更に、Ｓｉを添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅを挙げることもできる。あるいは又、Ａｌの代わりに、Ｍｇを用いたＺｒＴｅＭｇを挙げることもできる。金属カルコゲナイド層を構成する金属元素として、ジルコニウム（Ｚｒ）の代わりにチタン（Ｔｉ）やタンタル（Ｔａ）等の他の遷移金属元素を選択した場合でも、同様の添加元素を用いることが可能であり、イオン源層の具体的な構成材料として、例えば、ＴａＴｅＡｌＧｅ等を挙げることもできる。更には、テルル（Ｔｅ）以外にも、硫黄（Ｓ）、セレン（Ｓｅ）、ヨウ素（Ｉ）を用いてもよく、イオン源層の具体的な構成材料として、ＺｒＳＡｌ、ＺｒＳｅＡｌ、ＺｒＩＡｌ等を挙げることができる。
　あるいは又、金属カルコゲナイド層を構成する金属元素を、高抵抗層に含まれるテルル（Ｔｅ）と反応し易い金属元素（Ｍ）から構成することで、Ｔｅ／イオン源層（金属元素Ｍを含む）といった積層構造としたとき、成膜後の加熱処理により、Ｍ・Ｔｅ／イオン源層という安定化した構造を得ることができる。ここで、テルル（Ｔｅ）と反応し易い金属元素（Ｍ）として、例えば、アルミニウム（Ａｌ）やマグネシウム（Ｍｇ）を挙げることができる。
　尚、イオン源層には、抵抗変化層を形成する際の高温熱処理時の膜剥がれを抑制するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、例えば、イオン源層にジルコニウム（Ｚｒ）と共に添加することが好ましい。但し、シリコン（Ｓｉ）添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性が得られないので、イオン源層中のシリコン（Ｓｉ）の含有量は１０～４５原子％程度の範囲内であることが好ましい。
　高抵抗層は、不揮発性メモリ素子に所定の電圧を印加したとき、陽イオン化可能な元素として少なくとも１種の金属元素が高抵抗層に拡散することでその抵抗値が低くなる。そして、高抵抗層は、電気伝導におけるバリアとしての機能を有し、初期状態又は消去状態において電極と導電材料層（あるいは配線）との間に所定の電圧を印加したとき、イオン源層よりも高い抵抗値を示す。高抵抗層は、前述したように、例えば、陰イオン成分として挙動するテルル（Ｔｅ）を主成分とする化合物から成る層を含む。このような化合物として、具体的には、例えば、ＡｌＴｅ、ＭｇＴｅ、ＺｎＴｅ等を挙げることができる。テルル（Ｔｅ）を含有する化合物の組成にあっては、例えば、ＡｌＴｅではアルミニウム（Ａｌ）の含有量は２０原子％以上６０原子％以下であることが好ましい。あるいは又、高抵抗層はアルミニウム酸化物（ＡｌＯX）等の酸化物を含んでもよい。また、高抵抗層の初期抵抗値は１ＭΩ以上であることが好ましいし、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。即ち、不揮発性メモリ素子は、この高抵抗層の抵抗値を変化させることで情報等を記憶する。微細化した不揮発性メモリ素子の抵抗状態を高速に読み出すためには、出来る限り低抵抗状態における抵抗値を低くすることが好ましい。しかしながら、２０μＡ乃至５０μＡ、２Ｖの条件で情報（データ）等を書き込んだ場合の抵抗値は４０ｋΩ乃至１００ｋΩであるので、不揮発性メモリ素子の初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記の抵抗値が適当と考えられる。尚、高抵抗層は、単層構成だけでなく、多層構成とすることもでき、この場合、陰イオン成分としてテルルを最も多く含む下層が高抵抗層側電極に接し、上層にはテルル以外の陰イオン成分としての元素が含まれる。あるいは又、高抵抗層として、ＳｉＮ、ＳｉＯ2、Ｇｄ2Ｏ3を挙げることもできるし、フッ素を含む材料（例えば、ＭｇＦ2、ＡｌＦ3、ＣａＦ2、ＬｉＦ）を挙げることもできる。
　ここで、高抵抗層に陰イオン成分としてテルル（Ｔｅ）が最も多く含まれているとすれば、高抵抗層の低抵抗化時に高抵抗層に拡散した金属元素が安定化し、低抵抗状態を保持し易くなる。一方、テルル（Ｔｅ）は酸化物やシリコン化合物に比べて金属元素との結合力が弱く、高抵抗層中に拡散した金属元素がイオン源層へ移動し易いため、消去特性が向上する。即ち、低抵抗状態における書込みデータの保持特性が向上すると共に、データ消去時の低電圧化が可能となる。更に、多数回の書込み・消去動作に対して、消去状態における抵抗値のばらつきを低減することが可能となる。尚、電気陰性度は、一般に、カルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、高抵抗層中に酸素が少ないほど、且つ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高い。
　電極を構成する材料として、例えば、Ｗ （タングステン）、ＷＮ（窒化タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ （モリブデン）、Ａｕ（金）、Ｐｔ（白金）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴｉＷ（チタン・タングステン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）あるいはシリサイド等を挙げることができる。尚、電極が、銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料によって構成されている場合には、電極の表面を、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散し難い材料で被覆してもよい。また、イオン源層にＡｌ（アルミニウム）が含まれている場合には、電極を構成する材料として、Ａｌ（アルミニウム）よりもイオン化し難い材料、例えば、Ｃｒ（クロム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｓｉ（ケイ素）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｍｏ（モリブデン）、Ｉｒ（イリジウム）、Ｔｉ（チタン）等の少なくとも１種を含んだ金属膜や、これらの酸化膜又は窒化膜を挙げることができる。導電材料層（あるいは配線）は、電極と同様の導電材料を含む公知の導電材料を用いることができる。あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。更には、Ｔａ等の単層あるいはＣｕ、Ｔｉ等との積層構造から構成することもできる。電極、導電材料層（あるいは配線）は、例えば、スパッタリング法に例示されるＰＶＤ法、ＣＶＤ法にて形成することができる。
　情報を記憶する（書き込む）際には、初期状態（高抵抗状態）の不揮発性メモリ素子に対して「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧パルスを加える。その結果、イオン源層に含まれた金属元素がイオン化して高抵抗層中に拡散し、電極上で電子と結合して析出し、あるいは又、高抵抗層中に留まり不純物準位を形成する。これによって、情報記憶層内に、より具体的には高抵抗層内に、金属元素を含む伝導パスが形成され、情報記憶層の抵抗が低くなる（情報記憶状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は低抵抗状態に保持される。これにより情報が書き込まれ、保持される。一度だけ書込みが可能な記憶装置、所謂、ＰＲＯＭ（Programmable Read Only Memory ）に用いる場合には、この情報記憶過程のみで情報の記憶（記録）は完結する。一方、情報の複数回の書換えが可能な記憶装置、即ち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ等への応用には書換え過程が必要である。情報を書き換える際には、低抵抗状態の不揮発性メモリ素子に対して「負方向」（例えば、高抵抗層を正電位、イオン源層側を負電位）の電圧パルスを加える。その結果、電極上に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、高抵抗層の抵抗が高い状態となる（初期状態又は消去状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は高抵抗状態に保持される。こうして、書き込まれた情報が消去される。このような過程を繰り返すことにより、不揮発性メモリ素子への情報の書込みと書き込まれた情報の消去を繰り返し行うことができる。不揮発性メモリ素子に記憶された情報の読出しにあっては、例えば、「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧を加えるが、その値は、情報を記憶する（書き込む）際に加える電圧の値よりも低い。例えば、高抵抗状態を「０」の情報に、低抵抗状態を「１」の情報に、それぞれ対応させると、情報書込み過程で「０」から「１」に変え、情報消去過程で「１」から「０」に変える。尚、低抵抗状態とする動作及び高抵抗状態とする動作を、それぞれ、書込み動作及び消去動作に対応させたが、これとは逆の抵抗状態に、消去動作及び書込み動作を対応させてもよい。
　抵抗変化層をカルコゲナイド系材料から構成する場合、カルコゲナイド系材料として、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の、金属とＳｅやＴｅとの化合物を挙げることができる。
　また、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料から抵抗変化層を構成する場合、係る材料として、３元系ペロブスカイト型遷移金属酸化物（ＰｒＣａＭｎＯ3やＳｒＴｉＯ3）を挙げることができるし、２元系遷移金属酸化物（ＣｉＯ、ＮｉＯ、ＣｕＯ、ＴｉＯ2、Ｆｅ3Ｏ4）を挙げることもできる。
　また、相変化型の不揮発性メモリ素子の抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させるためには、抵抗変化層をカルコゲナイド系材料から構成する。そして、抵抗変化層に短時間、パルス状の大電流（例えば、２００マイクロアンペア，２０ナノ秒）を流した後、急冷すると、抵抗変化層を構成する相変化材料はアモルファス状態となり、高抵抗を示す。一方、抵抗変化層に比較的長時間、パルス状の小電流（例えば、１００マイクロアンペア，１００ナノ秒）を流した後、徐冷すると、抵抗変化層を構成する相変化材料は結晶状態となり、低抵抗を示す。
　また、ＲｅＲＡＭは、ペロブスカイト型金属酸化物等の複数の金属元素と酸素から構成された多元系金属酸化物から成り、あるいは又、１種類の金属元素と酸素から構成された２元系金属酸化物から成り、ユニポーラ（ノンポーラ）型、バイポーラ型とすることができるし、フィラメント型（ヒューズ・アンチヒューズ型）、界面型とすることもできる。
　あるいは又、不揮発性メモリ素子は、所謂、磁気抵抗効果を有する不揮発性磁気メモリ素子から構成することができる。このような不揮発性メモリ素子として、具体的には、電流磁化反転方式のトンネル磁気抵抗効果素子を挙げることができるし、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子（スピンＲＡＭ）を挙げることもできる。後者においては、面内磁化方式及び垂直磁化方式が含まれる。
　電極間物質層が設けられ、電極反応阻害層が形成・消滅され、又は、面積が増減される不揮発性メモリ素子において、酸化還元反応活性物質層は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、酸化タングステン（ＷＯ3）の還元体（ＨxＷＯ3）及びバナジウム（Ｖ）の酸化物から成る群のうちの少なくとも１種から構成されている。また、電極間物質層は、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）といったカルコゲナイド材料の内の少なくとも１種と、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アンチモン（Ｓｂ）及びインジウム（Ｉｎ）のうちの少なくとも１種とを含んで成るアモルファス薄膜を母材としている。
　尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《不揮発性メモリセル》
　抵抗変化型の不揮発性メモリ素子及び選択用トランジスタから構成されており、
　不揮発性メモリ素子の一端は、選択用トランジスタの一方のソース／ドレイン領域に接続されており、且つ、書込線に接続されており、
　選択用トランジスタの他方のソース／ドレイン領域は、選択線に接続されており、
　不揮発性メモリ素子の他端は、ビット線に接続されている不揮発性メモリセル。
［Ａ０２］不揮発性メモリ素子は、垂直磁化方式のスピン注入型磁気抵抗効果素子から成る［Ａ０１］に記載の不揮発性メモリセル。
［Ａ０３］不揮発性メモリ素子は、少なくとも記憶層及び磁化固定層を有し、
　磁化固定層が、選択用トランジスタの一方のソース／ドレイン領域に接続されている［Ａ０２］に記載の不揮発性メモリセル。
［Ａ０４］選択用トランジスタ及び書込線は、半導体材料から成る基部の第１面側に設けられており、
　不揮発性メモリ素子は、基部の第１面と対向する第２面側に設けられている［Ａ０１］乃至［Ａ０３］のいずれか１項に記載の不揮発性メモリセル。
［Ａ０５］選択用トランジスタ及び不揮発性メモリ素子は、半導体材料から成る基部の第１面側に設けられており、
　書込線は、基部の第１面と対向する第２面側に設けられている［Ａ０１］乃至［Ａ０３］のいずれか１項に記載の不揮発性メモリセル。
［Ａ０６］選択用トランジスタの一方のソース／ドレイン領域は整流性を有しており、
　選択用トランジスタの非導通時、書込線と不揮発性メモリ素子との間を、選択用トランジスタの一方のソース／ドレイン領域を介して電流が流れ、
　選択用トランジスタの導通時、選択線と不揮発性メモリ素子との間を、選択用トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域を介して電流が流れ、且つ、書込線には電流が流れない［Ａ０１］乃至［Ａ０５］のいずれか１項に記載の不揮発性メモリセル。
［Ａ０７］選択用トランジスタの一方のソース／ドレイン領域はｐ／ｎ接合を有する［Ａ０６］に記載の不揮発性メモリセル。
［Ａ０８］《第１形態の不揮発性メモリセル》
　選択用トランジスタの一方のソース／ドレイン領域は、第１導電型の不純物が含まれたシリコンから成る第１層と、第１導電型とは異なる第２導電型の不純物が含まれたシリコンから成る第２層との積層構造を有する［Ａ０７］に記載の不揮発性メモリセル。
［Ａ０９］《第２形態の不揮発性メモリセル》
　選択用トランジスタの一方のソース／ドレイン領域は、第１導電型の不純物が含まれたシリコンから成る第１層と、第１導電型とは異なる第２導電型の不純物が含まれたゲルマニウム又はシリコン－ゲルマニウムから成る第２層との積層構造を有する［Ａ０７］に記載の不揮発性メモリセル。
［Ａ１０］選択用トランジスタの一方のソース／ドレイン領域はショットキ接合を有する［Ａ０６］に記載の不揮発性メモリセル。
［Ａ１１］《第３形態の不揮発性メモリセル》
　選択用トランジスタの一方のソース／ドレイン領域は、不純物が含まれたシリコンから成る第１層と、金属から成る第２層との積層構造を有する［Ａ１０］に記載の不揮発性メモリセル。
［Ａ１２］《第４形態の不揮発性メモリセル》
　選択用トランジスタの一方のソース／ドレイン領域は、不純物が含まれたシリコンから成る第１層と、不純物が含まれたゲルマニウム又はシリコン－ゲルマニウムから成る第２層との積層構造を有する［Ａ１０］に記載の不揮発性メモリセル。
［Ａ１３］選択用トランジスタは電界効果トランジスタから成る［Ａ０１］乃至［Ａ１２］のいずれか１項に記載の不揮発性メモリセル。
［Ａ１４］選択用トランジスタはＦｉｎ－ＦＥＴから成る［Ａ０１］乃至［Ａ１２］のいずれか１項に記載の不揮発性メモリセル。
［Ｂ０１］《不揮発性メモリセルアレイ》
　複数の不揮発性メモリセルが、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されて成り、
　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれは、
　抵抗変化型の不揮発性メモリ素子及び選択用トランジスタから構成されており、
　不揮発性メモリ素子の一端は、選択用トランジスタの一方のソース／ドレイン領域に接続されており、且つ、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の書込線に接続されており、
　選択用トランジスタの他方のソース／ドレイン領域は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の選択線に接続されており、
　不揮発性メモリ素子の他端は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通のビット線に接続されている不揮発性メモリセルアレイ。
［Ｂ０２］選択用トランジスタのゲート電極は、第２の方向に延びるワード線に接続されている［Ａ１５］に記載の不揮発性メモリセルアレイ。
［Ｃ０１］《不揮発性メモリセルアレイの情報書き込み方法》
　複数の不揮発性メモリセルが、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されて成り、
　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれは、
　抵抗変化型の不揮発性メモリ素子及び選択用トランジスタから構成されており、
　不揮発性メモリ素子の一端は、選択用トランジスタの一方のソース／ドレイン領域に接続されており、且つ、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の書込線に接続されており、
　選択用トランジスタの他方のソース／ドレイン領域は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の選択線に接続されており、
　不揮発性メモリ素子の他端は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通のビット線に接続されている不揮発性メモリセルアレイの情報書き込み方法であって、
　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれにおいて、
　選択用トランジスタを非導通状態として、書込線と不揮発性メモリ素子との間に電流を流すことで不揮発性メモリセルのそれぞれに情報「１」を記憶させた後、
　書込線を浮遊状態とし、所望の選択用トランジスタを導通状態として、選択線と不揮発性メモリ素子との間に、所望の選択用トランジスタの他方のソース／ドレイン領域及び一方のソース／ドレイン領域を介して電流を流すことで不揮発性メモリセルに情報「０」を記憶させる、
各工程から成る不揮発性メモリセルアレイの情報書き込み方法。
１０，６０・・・基部、１０Ａ・・・基部の第１面、１０Ｂ・・・基部の第２面、１１・・・素子分離領域、１２，６２・・・ゲート電極、１３，６３・・・ゲート絶縁層、１４，６４・・・チャネル形成領域、１５Ａ，６５Ａ・・・選択用トランジスタの一方のソース／ドレイン領域、１５Ｂ，６５Ｂ・・・選択用トランジスタの他方のソース／ドレイン領域、１５Ａ1・・・第１層、１５Ａ2，１５Ａ3，１５Ａ4・・・第２層、１６・・・ゲートサイドウォール、１７ａ，１７ｂ・・・シリコン層、２１・・・下層絶縁層、２２，２３，２６・・・接続孔、２２Ａ，２３Ａ，２６Ａ・・・バリアメタル層、２４・・・コンタクト部、２５・・・上層絶縁層、３１・・・層間絶縁層、３２・・・接続孔、３２Ａ・・・バリアメタル層、３３・・・絶縁層、４１・・・下地層、４２・・・接続部、５０・・・不揮発性メモリ素子、５０Ａ・・・積層構造体、５０ａ・・・積層構造体の第１面、５０ｂ・・・積層構造体の第２面、５１・・・磁化固定層、５２・・・中間層、５３・・・記憶層、５４・・・キャップ層、ＴＲ・・・選択用トランジスタ、ＷＲ・・・書込線、ＢＬ・・・ビット線、ＳＬ・・・選択線、ＷＬ・・・ワード線

Claims (17)

  1. 　抵抗変化型の不揮発性メモリ素子及び選択用トランジスタから構成されており、
    　不揮発性メモリ素子の一端は、選択用トランジスタの一方のソース／ドレイン領域に接続されており、且つ、書込線に接続されており、
    　選択用トランジスタの他方のソース／ドレイン領域は、選択線に接続されており、
    　不揮発性メモリ素子の他端は、ビット線に接続されている不揮発性メモリセル。
  2. 　不揮発性メモリ素子は、垂直磁化方式のスピン注入型磁気抵抗効果素子から成る請求項１に記載の不揮発性メモリセル。
  3. 　不揮発性メモリ素子は、少なくとも記憶層及び磁化固定層を有し、
    　磁化固定層が、選択用トランジスタの一方のソース／ドレイン領域に接続されている請求項２に記載の不揮発性メモリセル。
  4. 　選択用トランジスタ及び書込線は、半導体材料から成る基部の第１面側に設けられており、
    　不揮発性メモリ素子は、基部の第１面と対向する第２面側に設けられている請求項１に記載の不揮発性メモリセル。
  5. 　選択用トランジスタ及び不揮発性メモリ素子は、半導体材料から成る基部の第１面側に設けられており、
    　書込線は、基部の第１面と対向する第２面側に設けられている請求項１に記載の不揮発性メモリセル。
  6. 　選択用トランジスタの一方のソース／ドレイン領域は整流性を有しており、
    　選択用トランジスタの非導通時、書込線と不揮発性メモリ素子との間を、選択用トランジスタの一方のソース／ドレイン領域を介して電流が流れ、
    　選択用トランジスタの導通時、選択線と不揮発性メモリ素子との間を、選択用トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域を介して電流が流れ、且つ、書込線には電流が流れない請求項１に記載の不揮発性メモリセル。
  7. 　選択用トランジスタの一方のソース／ドレイン領域はｐ／ｎ接合を有する請求項６に記載の不揮発性メモリセル。
  8. 　選択用トランジスタの一方のソース／ドレイン領域は、第１導電型の不純物が含まれたシリコンから成る第１層と、第１導電型とは異なる第２導電型の不純物が含まれたシリコンから成る第２層との積層構造を有する請求項７に記載の不揮発性メモリセル。
  9. 　選択用トランジスタの一方のソース／ドレイン領域は、第１導電型の不純物が含まれたシリコンから成る第１層と、第１導電型とは異なる第２導電型の不純物が含まれたゲルマニウム又はシリコン－ゲルマニウムから成る第２層との積層構造を有する請求項７に記載の不揮発性メモリセル。
  10. 　選択用トランジスタの一方のソース／ドレイン領域はショットキ接合を有する請求項６に記載の不揮発性メモリセル。
  11. 　選択用トランジスタの一方のソース／ドレイン領域は、不純物が含まれたシリコンから成る第１層と、金属から成る第２層との積層構造を有する請求項１０に記載の不揮発性メモリセル。
  12. 　選択用トランジスタの一方のソース／ドレイン領域は、不純物が含まれたシリコンから成る第１層と、不純物が含まれたゲルマニウム又はシリコン－ゲルマニウムから成る第２層との積層構造を有する請求項１０に記載の不揮発性メモリセル。
  13. 　選択用トランジスタは電界効果トランジスタから成る請求項１に記載の不揮発性メモリセル。
  14. 　選択用トランジスタはＦｉｎ－ＦＥＴから成る請求項１に記載の不揮発性メモリセル。
  15. 　複数の不揮発性メモリセルが、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されて成り、
    　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれは、
    　抵抗変化型の不揮発性メモリ素子及び選択用トランジスタから構成されており、
    　不揮発性メモリ素子の一端は、選択用トランジスタの一方のソース／ドレイン領域に接続されており、且つ、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の書込線に接続されており、
    　選択用トランジスタの他方のソース／ドレイン領域は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の選択線に接続されており、
    　不揮発性メモリ素子の他端は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通のビット線に接続されている不揮発性メモリセルアレイ。
  16. 　選択用トランジスタのゲート電極は、第２の方向に延びるワード線に接続されている請求項１５に記載の不揮発性メモリセルアレイ。
  17. 　複数の不揮発性メモリセルが、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されて成り、
    　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれは、
    　抵抗変化型の不揮発性メモリ素子及び選択用トランジスタから構成されており、
    　不揮発性メモリ素子の一端は、選択用トランジスタの一方のソース／ドレイン領域に接続されており、且つ、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の書込線に接続されており、
    　選択用トランジスタの他方のソース／ドレイン領域は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通の選択線に接続されており、
    　不揮発性メモリ素子の他端は、第１の方向に沿って配列された複数の不揮発性メモリセルに共通のビット線に接続されている不揮発性メモリセルアレイの情報書き込み方法であって、
    　第１の方向に沿って配列された複数の不揮発性メモリセルのそれぞれにおいて、
    　選択用トランジスタを非導通状態として、書込線と不揮発性メモリ素子との間に電流を流すことで不揮発性メモリセルのそれぞれに情報「１」を記憶させた後、
    　書込線を浮遊状態とし、所望の選択用トランジスタを導通状態として、選択線と不揮発性メモリ素子との間に、所望の選択用トランジスタの他方のソース／ドレイン領域及び一方のソース／ドレイン領域を介して電流を流すことで不揮発性メモリセルに情報「０」を記憶させる、
    各工程から成る不揮発性メモリセルアレイの情報書き込み方法。
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