TWI668807B - Memory cell array - Google Patents

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TWI668807B
TWI668807B TW104125283A TW104125283A TWI668807B TW I668807 B TWI668807 B TW I668807B TW 104125283 A TW104125283 A TW 104125283A TW 104125283 A TW104125283 A TW 104125283A TW I668807 B TWI668807 B TW I668807B
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寺田晴彦
北川真
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日商索尼半導體解決方案公司
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Abstract

於本發明之記憶胞單元陣列中，包含第1配線31、第2配線、及非揮發性記憶胞之記憶胞單元10係於第1方向及第2方向上配置為二維矩陣狀，且各記憶胞單元於其下方具備控制電路，控制電路包含第1控制電路50及第2控制電路60，第2配線連接於第2控制電路60，構成記憶胞單元之第1配線31之一部分連接於構成該記憶胞單元之第1控制電路50，第1配線31之其餘部分連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路50。

Description

記憶胞單元陣列
本發明係關於一種記憶胞單元陣列，具體而言，係關於一種由複數個非揮發性記憶胞構成之記憶胞單元陣列。
由複數個非揮發性記憶胞構成之所謂交叉點型記憶胞單元為人所周知。該交叉點型記憶胞單元包含：複數條第1配線(位元線)，其等係於第1方向延伸；複數條第2配線(字元線)，其等係與第1配線於上下方向隔開而配置，且於與第1配線不同之第2方向延伸；及非揮發性記憶胞，其等係配置於第1配線與第2配線重疊之區域，且連接於第1配線及第2配線。
而且，藉由施加於第1配線與第2配線之間之電壓之方向，或流動於第1配線與第2配線之間之電流之方向，而進行非揮發性記憶胞之資訊之寫入、擦除。
於此種交叉點型記憶胞單元中為削減晶片面積，日本專利特開2009-223971所揭示之記憶胞單元係於所構成之複數個非揮發性記憶胞之正下方具備2個行系控制電路及2個列系控制電路，且2個行系控制電路及2個列系控制電路配置為棋盤狀。
此外，作為表現半導體裝置之積體度而普遍使用之指標而有最小加工尺寸「F」。於交叉點型記憶胞單元中，作為最高密度之記憶胞之構成係將位元線之間距設為2F，將字元線之間距設為2F，且將1個 記憶胞所占之面積設為4F2者。為了使控制電路與位元線、字元線連接而必須形成接觸孔。作為用以提高半導體裝置之製程中之製造良率之限制(設計規則)，必須於接觸孔周圍使配線之寬度較最小加工尺寸「F」寬之情形較多。因此，若於某條位元線之端部配置接觸孔，則無法於與該位元線鄰接之位元線之相同側之端部配置接觸孔。其原因在於：因配置接觸孔而使寬度變寬之位元線與鄰接之位元線之間之間隔小於最小加工尺寸「F」。因此，為將所有位元線與控制電路連接，而如圖49中模式性之配置圖所示般，例如於平面上，於配置於第奇數條之位元線，於圖49之上側之端部設置接觸孔，且於平面上，於配置於第偶數條之位元線，於圖49之下側之端部設置接觸孔。對於字元線亦相同，於配置於第奇數條之位元線，於圖49之左側之端部設置接觸孔，且於配置於第偶數條之位元線，於圖49之右側之端部設置接觸孔。
[現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2009-223971
於圖50A及圖50B模式性表示上述專利公開公報所揭示之交叉點型記憶胞單元之控制電路、接觸孔等之配置，於圖51A模式性表示第1配線(位元線)之配置，於圖51B及圖51C表示沿圖50A之箭頭B-B及箭頭C-C之模式性之局部剖視圖。於該記憶胞單元中，例如於將行系控制電路101A與位元線連接之情形時，於行系控制電路101A中，於平面上配置於第奇數條之位元線115中，於行系控制電路101A之一端部設置接觸孔111，經由接觸孔111而連接配置於第奇數條之位元線115與行系控制電路101A。另一方面，於平面上配置於第偶數條之位元 線116，必須於行系控制電路101A之另一端部設置接觸孔112。而且，經由接觸孔112、113而連接行系控制電路101A與配置於第偶數條之位元線116。若不如此配置接觸孔111、112，則根據上述理由而無法達成最高密度之配置。而且，必須以形成於覆蓋行系控制電路101A、101B及列系控制電路102A、102B之層間絕緣層上之配線114連接接觸孔112與接觸孔113。配線114係介隔層間絕緣層而配置於列系控制電路102B之上方。因此，易產生由配線114所致之寄生電容之產生、配線114中之雜訊之產生、及配線114與列系控制電路102B之間之干涉等問題。雖未圖示，但於連接行系控制電路101B與配置於第奇數條之位元線之配線亦產生相同之問題，且於連接字元線與列系控制電路102A、102B之配線亦產生相同之問題。
因此，本發明之目的在於提供一種具有可實現非揮發性記憶胞之最高密度之配置之構成及構造的交叉點型之記憶胞單元配置為二維矩陣狀之記憶胞單元陣列。
用於達成上述目的之本發明之記憶胞單元陣列中，記憶胞單元於第1方向及第2方向上配置為二維矩陣狀，該記憶胞單元包含：複數條第1配線，其等係於第1方向延伸；複數條第2配線，其等係與第1配線於上下方向隔開而配置，且於與第1配線不同之第2方向延伸；及非揮發性記憶胞，其等配置於第1配線與第2配線重疊之區域，且連接於第1配線及第2配線；且各記憶胞單元係於記憶胞單元之下方具備控制記憶胞單元之動作之控制電路，控制電路包含：第1控制電路，其經由第1配線而控制構成記憶 胞單元之非揮發性記憶胞之動作；及第2控制電路，其經由第2配線而控制構成記憶胞單元之非揮發性記憶胞之動作；構成記憶胞單元之第2配線連接於構成該記憶胞單元之第2控制電路，構成記憶胞單元之第1配線之一部分連接於構成該記憶胞單元之第1控制電路，構成記憶胞單元之第1配線之其餘部分連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路。
於本發明之記憶胞單元陣列中，由於構成記憶胞單元之第1配線之一部分連接於構成該記憶胞單元之第1控制電路，且構成記憶胞單元之第1配線之其餘部分連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路，故而可提供一種具有可實現非揮發性記憶胞之最高密度之配置之構成及構造的交叉點型之記憶胞單元配置為二維矩陣狀之記憶胞單元陣列。再者，本說明書中所記載之效果只不過為例示，而並非為限定者，又，亦可有附加效果。
10‧‧‧記憶胞單元
102‧‧‧控制電路之第1邊
10b‧‧‧控制電路之第2邊
10c‧‧‧控制電路之第3邊
10d‧‧‧控制電路之第4邊
10A‧‧‧箭頭
10B‧‧‧箭頭
11A‧‧‧箭頭
11B‧‧‧箭頭
13A‧‧‧箭頭
13B‧‧‧箭頭
14A‧‧‧箭頭
14B‧‧‧箭頭
15‧‧‧箭頭
17A‧‧‧箭頭
17B‧‧‧箭頭
18A‧‧‧箭頭
18B‧‧‧箭頭
20‧‧‧非揮發性記憶胞
21‧‧‧非揮發性記憶體元件
21A‧‧‧箭頭
21B‧‧‧箭頭
22‧‧‧選擇元件
22A‧‧‧箭頭
22B‧‧‧箭頭
23A‧‧‧箭頭
23B‧‧‧箭頭
24A‧‧‧箭頭
24B‧‧‧箭頭
25A‧‧‧箭頭
25B‧‧‧箭頭
26‧‧‧箭頭
28A‧‧‧箭頭
28B‧‧‧箭頭
29A‧‧‧箭頭
29B‧‧‧箭頭
30‧‧‧第1配線層
30A‧‧‧箭頭
30B‧‧‧箭頭
31‧‧‧第1配線
31A‧‧‧第1配線
31B‧‧‧第1配線
311‧‧‧第1配線
311-1‧‧‧第1配線
311-2‧‧‧第1配線
311-3‧‧‧第1配線
311-4‧‧‧第1配線
312‧‧‧第1配線
312-1‧‧‧第1配線
312-2‧‧‧第1配線
312-3‧‧‧第1配線
312-4‧‧‧第1配線
313‧‧‧第1配線
313-1‧‧‧第1配線
313-2‧‧‧第1配線
313-3‧‧‧第1配線
313-4‧‧‧第1配線
314‧‧‧第1配線
314-1‧‧‧第1配線
314-2‧‧‧第1配線
314-3‧‧‧第1配線
314-4‧‧‧第1配線
315-1‧‧‧第1配線
315-2‧‧‧第1配線
315-3‧‧‧第1配線
315-4‧‧‧第1配線
313‧‧‧第1配線
315‧‧‧第1配線
32‧‧‧第1接觸孔
32A‧‧‧第1接觸孔
32A1‧‧‧第1接觸孔
32A2‧‧‧第1接觸孔
32A3‧‧‧第1接觸孔
32B‧‧‧第1接觸孔
32B1‧‧‧第1接觸孔
32B2‧‧‧第1接觸孔
32B3‧‧‧第1接觸孔
32B4‧‧‧第1接觸孔
32B5‧‧‧第1接觸孔
32B6‧‧‧第1接觸孔
32B7‧‧‧第1接觸孔
32B8‧‧‧第1接觸孔
32B9‧‧‧第1接觸孔
32B10‧‧‧第1接觸孔
32B11‧‧‧第1接觸孔
32B12‧‧‧第1接觸孔
32B13‧‧‧第1接觸孔
32B14‧‧‧第1接觸孔
32B21‧‧‧第1接觸孔
32B22‧‧‧第1接觸孔
32B23‧‧‧第1接觸孔
32B24‧‧‧第1接觸孔
32B31‧‧‧第1接觸孔
32B32‧‧‧第1接觸孔
32B33‧‧‧第1接觸孔
32B34‧‧‧第1接觸孔
32B41‧‧‧第1接觸孔
32B42‧‧‧第1接觸孔
32B43‧‧‧第1接觸孔
32B44‧‧‧第1接觸孔
32B51‧‧‧第1接觸孔
32B52‧‧‧第1接觸孔
32B53‧‧‧第1接觸孔
32B54‧‧‧第1接觸孔
32B61‧‧‧第1接觸孔
32B62‧‧‧第1接觸孔
32B63‧‧‧第1接觸孔
32B64‧‧‧第1接觸孔
32B71‧‧‧第1接觸孔
32B73‧‧‧第1接觸孔
32B81‧‧‧第1接觸孔
32B83‧‧‧第1接觸孔
33‧‧‧第1控制配線
35‧‧‧箭頭
36‧‧‧箭頭
37‧‧‧箭頭
38‧‧‧箭頭
39‧‧‧箭頭
40‧‧‧第2配線層
401‧‧‧第2配線層
402‧‧‧第2配線層
41‧‧‧第2配線
411‧‧‧第2配線
412‧‧‧第2配線
413‧‧‧第2配線
414‧‧‧第2配線
42‧‧‧箭頭
421‧‧‧箭頭
422‧‧‧箭頭
42A11‧‧‧第2接觸孔
42A12‧‧‧第2接觸孔
42A21‧‧‧第2接觸孔
42A22‧‧‧第2接觸孔
42A23‧‧‧第2接觸孔
42A31‧‧‧第2接觸孔
42A32‧‧‧第2接觸孔
42A33‧‧‧第2接觸孔
42A34‧‧‧第2接觸孔
42A41‧‧‧第2接觸孔
42A42‧‧‧第2接觸孔
42A43‧‧‧第2接觸孔
42A51‧‧‧第2接觸孔
42A52‧‧‧第2接觸孔
42A53‧‧‧第2接觸孔
42A61‧‧‧第2接觸孔
42A62‧‧‧第2接觸孔
42A71‧‧‧第2接觸孔
42A72‧‧‧第2接觸孔
42A81‧‧‧第2接觸孔
42A91‧‧‧第2接觸孔
42B11‧‧‧第2接觸孔
42B12‧‧‧第2接觸孔
42B21‧‧‧第2接觸孔
42B22‧‧‧第2接觸孔
42B32‧‧‧第2接觸孔
42B42‧‧‧第2接觸孔
43‧‧‧第2控制配線
433‧‧‧第1控制配線
434‧‧‧第1控制配線
50‧‧‧第1控制電路
50A‧‧‧第1-1控制電路
50B‧‧‧第1-2控制電路
51‧‧‧第1-1控制電路、第1-2控制電路之分割區域
52‧‧‧記憶胞單元與記憶胞單元之間之區域
60‧‧‧第2控制電路
60A‧‧‧第2-1控制電路
60B‧‧‧第2-2控制電路
70‧‧‧矽半導體基板
71‧‧‧層間絕緣層
72‧‧‧層間絕緣層
73‧‧‧層間絕緣層
74‧‧‧層間絕緣層
75‧‧‧層間絕緣層
76‧‧‧層間絕緣層
77‧‧‧層間絕緣層
78‧‧‧層間絕緣層
79‧‧‧層間絕緣層
80‧‧‧層間絕緣層
101A‧‧‧行系控制電路
101B‧‧‧行系控制電路
102A‧‧‧列系控制電路
102B‧‧‧列系控制電路
111‧‧‧接觸孔
112‧‧‧接觸孔
113‧‧‧接觸孔
114‧‧‧配線
115‧‧‧位元線
116‧‧‧位元線
A‧‧‧記憶胞單元
B‧‧‧記憶胞單元
C‧‧‧記憶胞單元
D‧‧‧記憶胞單元
α‧‧‧第1配線31B
β‧‧‧第1配線31A
γ‧‧‧第1配線31B
δ‧‧‧第1配線31A
F‧‧‧最小加工尺寸
2F‧‧‧距離
圖1係模式性表示實施例1之記憶胞單元陣列之一部分之俯視圖，且表示第1配線之一部分。
圖2係模式性表示實施例1之記憶胞單元陣列之一部分之俯視圖，且表示第2配線之一部分。
圖3A係模式性表示實施例1之非揮發性記憶胞單元陣列之立體圖，圖3B及圖3C係實施例1之非揮發性記憶胞之等效電路圖。
圖4係概念性地表示實施例1之非揮發性記憶胞之立體圖。
圖5係模式性地表示實施例1之記憶胞單元陣列之一部分之俯視圖，且表示第1配線之一部分。
圖6係以與第1方向平行之假想垂直面將實施例1之記憶胞單元陣列切斷時之模式性之局部剖視圖。
圖7係以與第1方向平行之假想垂直面將實施例1之記憶胞單元陣列切斷時之模式性之局部剖視圖。
圖8係以與第1方向平行之假想垂直面將實施例1之記憶胞單元陣列切斷時之模式性之局部剖視圖。
圖9係以與第1方向平行之假想垂直面將實施例1之記憶胞單元陣列切斷時之模式性之局部剖視圖。
圖10A及圖10B係實施例1之記憶胞單元陣列之沿圖6之箭頭10A及10B觀察之模式性之局部俯視圖。
圖11A及圖11B係實施例1之記憶胞單元陣列之沿圖6之箭頭11A及11B觀察之模式性之局部剖視圖。
圖12A及圖12B係以與第2方向平行之假想垂直面將實施例1之記憶胞單元陣列切斷時之模式性之局部剖視圖。
圖13A及圖13B係實施例1之記憶胞單元陣列之沿圖12A及圖12B之箭頭13A及13B觀察之模式性之局部剖視圖。
圖14A及圖14B係實施例1之記憶胞單元陣列之沿圖12A及圖12B之箭頭14A及14B觀察之模式性之局部剖視圖。
圖15係實施例1之記憶胞單元陣列之沿圖12A及圖12B之箭頭15觀察之模式性之局部剖視圖。
圖16係以與第1方向平行之假想垂直面將實施例1之記憶胞單元陣列切斷時之模式性之局部剖視圖。
圖17A及圖17B係實施例1之記憶胞單元陣列之沿圖16之箭頭17A及17B觀察之模式性之局部剖視圖。
圖18A及圖18B係實施例1之記憶胞單元陣列之沿圖16之箭頭18A及18B觀察之模式性之局部剖視圖。
圖19係模式性表示實施例2之非揮發性記憶胞之立體圖。
圖20係用於說明實施例2之記憶胞單元陣列之構成要件之概念性之局部剖視圖。
圖21A及圖21B係實施例2之記憶胞單元陣列之沿圖20之箭頭21A及21B觀察之模式性之局部剖視圖。
圖22A及圖22B係實施例2之記憶胞單元陣列之沿圖20之箭頭22A及22B觀察之模式性之局部剖視圖。
圖23A及圖23B係實施例2之記憶胞單元陣列之沿圖20之箭頭23A及23B觀察之模式性之局部剖視圖。
圖24A及圖24B係實施例2之記憶胞單元陣列之沿圖20之箭頭24A及24B觀察之模式性之局部剖視圖。
圖25A及圖25B係實施例2之記憶胞單元陣列之沿圖20之箭頭25A及25B觀察之模式性之局部剖視圖。
圖26係實施例2之記憶胞單元陣列之沿圖20之箭頭26觀察之模式性之局部剖視圖。
圖27係用於說明實施例2之記憶胞單元陣列之構成要件之概念性之局部剖視圖。
圖28A及圖28B係實施例2之記憶胞單元陣列之沿圖27之箭頭28A及28B觀察之模式性之局部剖視圖。
圖29A及圖29B係實施例2之記憶胞單元陣列之沿圖27之箭頭29A及29B觀察之模式性之局部剖視圖。
圖30A及圖30B係實施例2之記憶胞單元陣列之沿圖27之箭頭30A及30B觀察之模式性之局部剖視圖。
圖31A及圖31B係實施例2之記憶胞單元陣列之沿圖27之箭頭31A及31B觀察之模式性之局部剖視圖。
圖32A及圖32B係實施例2之記憶胞單元陣列之沿圖27之箭頭32A 及32B觀察之模式性之局部剖視圖。
圖33係模式性表示實施例3之非揮發性記憶胞之立體圖。
圖34係用於說明實施例3之記憶胞單元陣列之構成要件之概念性之局部剖視圖。
圖35係實施例3之記憶胞單元陣列之沿圖34之箭頭35觀察之模式性之局部剖視圖。
圖36係實施例3之記憶胞單元陣列之沿圖34之箭頭36觀察之模式性之局部剖視圖。
圖37係實施例3之記憶胞單元陣列之沿圖34之箭頭37觀察之模式性之局部剖視圖。
圖38係實施例3之記憶胞單元陣列之沿圖34之箭頭38觀察之模式性之局部剖視圖。
圖39係實施例3之記憶胞單元陣列之沿圖34之箭頭39觀察之模式性之局部剖視圖。
圖40係實施例3之記憶胞單元陣列之沿圖34之箭頭40觀察之模式性之局部剖視圖。
圖41係實施例3之記憶胞單元陣列之沿圖34之箭頭41觀察之模式性之局部剖視圖。
圖42係實施例3之記憶胞單元陣列之沿圖34之箭頭42觀察之模式性之局部剖視圖。
圖43係實施例3之記憶胞單元陣列之沿圖34之箭頭43觀察之模式性之局部剖視圖。
圖44係模式性表示實施例4之非揮發性記憶胞之立體圖。
圖45(A)-(D)係說明實施例5之記憶胞單元之配置之變化例之圖。
圖46(A)、(B)係說明實施例5之記憶胞單元之配置之變化例之圖。
圖47係說明實施例5之記憶胞單元之配置之變化例之圖。
圖48係說明實施例5之記憶胞單元之配置之變化例之圖。
圖49係模式性地表示先前之交叉點型記憶胞單元之位元線、字元線、及接觸孔之配置之圖。
圖50A及圖50B係模式性地表示日本專利特開2009-223971所揭示之交叉點型記憶胞單元之控制電路、接觸孔等之配置的圖。
圖51A係模式性地表示圖50A及圖50B所表示之日本專利特開2009-223971所揭示之交叉點型記憶胞單元之第1配線(位元線)之配置之圖，圖51B及圖51C係沿圖50A之箭頭B-B及箭頭C-C之模式性之局部剖視圖。
以下，參照圖式並基於實施例對本發明進行說明，但本發明並非限定於實施例者，實施例之各種數值或材料係例示。再者，說明係按以下順序進行。
1.關於本發明之記憶胞單元陣列之全體之說明
2.實施例1(本發明之記憶胞單元陣列)
3.實施例2(實施例1之變形)
4.實施例3(實施例1之另一變形)
5.實施例4(實施例1之又一變形)
6.實施例5(控制電路之配置之變化例)
7.其他
(關於本發明之記憶胞單元陣列之全體之說明)
於本發明之記憶胞單元陣列中，於各記憶胞單元，可將連接於構成該記憶胞單元之第1控制電路之第1配線與連接於構成鄰接記憶胞單元之第1控制電路之第1配線設為交錯配置之形態。
於包含上述較佳之形態之本發明之記憶胞單元陣列中，可設為如下之形態：控制電路係由層間絕緣層被覆，第1控制電路與第1配線係經由形成於層間絕緣層之第1接觸孔而連接，第2控制電路與第2配線係經由形成於層間絕緣層之第2接觸孔而連接。
或者，又控制電路係由層間絕緣層被覆，第1控制電路與第1配線係經由第1控制配線、及形成於層間絕緣層之第1接觸孔而連接，第2控制電路與第2配線係經由第2控制配線、及形成於層間絕緣層之第2接觸孔而連接，第1控制電路與第2控制電路未於上下方向重疊；第2控制電路與第1控制電路未於上下方向重疊。又，於該等情形時可設為如下形態，即，於將一記憶胞單元之第1接觸孔、及於第1方向上與該一記憶胞單元鄰接之記憶胞單元之第1接觸孔投影於與第2方向平行之假想垂直面時，第1接觸孔之投影像之位置沿第2方向而位於等間隔。
於包含以上所說明之各種較佳之形態之本發明之記憶胞單元陣列中，可設為第2配線於端部連接於第2控制電路之形態。
於平面上第奇數條之第2配線之一端連接於後述之第2控制電路之一者，於平面上第偶數條之第2配線之一端連接於後述之第2控制電路之另一者。屬於一記憶胞單元之第1配線係與屬於沿第1方向與該一記憶胞單元鄰接之記憶胞單元之第1配線共用，於第1配線之大致中央 部，第1配線連接於第1控制電路。
進而，於包含以上所說明之各種較佳之形態之本發明之記憶胞單元陣列中，可將記憶胞單元設為沿第2方向配置為1行，且沿第1方向互相錯開配置之形態。其次，於該情形時，可將記憶胞單元設為沿第2方向配置為1行，且沿第1方向以沿第2方向之記憶胞單元之長度之1/2互相錯開而配置之構成，進而，可設為如下構成，即，構成記憶胞單元之第1配線之一半連接於構成該記憶胞單元之第1控制電路，構成該記憶胞單元之第1配線之其餘一半連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路。
再者，於包含以上所說明之各種較佳之形態之本發明之記憶胞單元陣列中，可將記憶胞單元設為基於磚鋪圖案之棋盤圖案而配置之構成。又，於該情形時，可設為如下之構成，即，構成記憶胞單元之第1配線之一半連接於構成該記憶胞單元之第1控制電路，且構成記憶胞單元之第1配線之其餘一半連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路。
進而，於包含以上所說明之各種較佳之形態、構成之本發明之記憶胞單元陣列中，可設為如下之形態：第1控制電路係由第1-1控制電路及第1-2控制電路之2個電路構成；第2控制電路係由第2-1控制電路及第2-2控制電路之2個電路構成；第1-1控制電路係沿與第2方向平行地延伸之控制電路之第1邊配置；第1-2控制電路係沿與第2方向平行地延伸、且與第1邊對向之控制電路之第3邊配置；第2-1控制電路係沿與第1方向平行地延伸之控制電路之第2邊配 置；第2-2控制電路係沿與第1方向平行地延伸、且與第2邊對向之控制電路之第4邊配置。又，於該情形時，可設為如下之構成：第2-1控制電路係以佔第2邊全體、且佔第1邊之一部分及第3邊之一部分之方式配置；第2-2控制電路係以佔第4邊全體、且佔第1邊之一部分及第3邊之一部分之方式配置；第1-1控制電路係以佔第1邊之一部分之方式配置；第1-2控制電路係以佔第3邊之一部分之方式配置；進而，於該等之情形時可設為如下構成：相對於控制電路之中心，第1-1控制電路所佔之區域與第1-2控制電路所佔之區域係配置為點對稱(2次對稱)，且相對於控制電路之中心，第2-1控制電路所佔之區域與第2-2控制電路所佔之區域配置為點對稱(2次對稱)；或設為如下構成：相對於通過控制電路之中心且與第2方向平行之軸線，第1-1控制電路所佔之區域與第1-2控制電路所佔之區域係配置為線對稱，或相對於通過控制電路之中心且與第1方向平行之軸線，第2-1控制電路所佔之區域與第2-2控制電路所佔之區域係配置為線對稱。作為(第1控制電路之沿著第2方向之長度)/(控制電路全體之沿著第2方向之長度)之比例，可例示1/3至2/3，較佳為1/2。再者，於將一記憶胞單元之第1控制電路之沿著第2方向之長度設為L1，將與一記憶胞單元鄰接之鄰接記憶胞單元之第1控制電路沿著第2方向之長度(具體而言，連接於構成一記憶胞單元之第1配線之其餘部分之構成鄰接記憶胞單元之第1控制電路之部分之沿著第2方向之長度)設為L1'，將控制電路全體之沿著第2方向之長度設為L0時，較佳為滿足：L0=L1+L1'，但根據情形，亦可為： L0>L1+L1'。
或者又，於包含以上所說明之各種較佳之形態、構成之本發明之記憶胞單元陣列中，可設為如下之構成：第2控制電路係由第2-1控制電路及第2-2控制電路之2個電路構成；第2-1控制電路係沿與第1方向平行地延伸之控制電路之第2邊配置；第2-2控制電路係沿與第1方向平行地延伸、且與第2邊對向之控制電路之第4邊配置；第1控制電路係自與第2方向平行地延伸之控制電路之第1邊遍至與第1邊對向之控制電路之第3邊而配置。
或者又，於包含以上所說明之各種較佳之形態、構成之本發明之記憶胞單元陣列中，可設為如下之構成：第1控制電路係由第1-1控制電路及第1-2控制電路之2個電路構成；第2控制電路係自與第1方向平行地延伸之控制電路之第2邊遍至與第2邊對向之控制電路之第4邊而配置；第1-1控制電路係沿與第2方向平行地延伸之控制電路之第1邊配置；第1-2控制電路係沿與第1方向平行地延伸且與第1邊對向之控制電路之第3邊配置。
進而，於包含以上所說明之各種較佳之形態、構成之本發明之記憶胞單元陣列中，可將非揮發性記憶胞設為N層(其中，N≧2)之多層化之形態。又，於該情形時，可設為如下之構成：第1配線形成於N層之第1配線層，第2配線形成於N層之第2配線層； 於第1配線層與第2配線層之間形成有非揮發性記憶胞；或又設為：第1配線形成於(N/2+1)層(其中，N為2以上之偶數)之第1配線層，第2配線形成於(N/2)層之第2配線層；於第1配線層與第2配線層之間形成有非揮發性記憶胞；或設為如下之構成：第1配線形成於(N/2)層(其中，N為2以上之偶數)之第1配線層，第2配線形成於(N/2+1)層之第2配線層；於第1配線層與第2配線層之間形成有非揮發性記憶胞；或又設為如下之構成：第1配線形成於{(N+1)/2}層(其中，N為3以上之奇數)之第1配線層，第2配線形成於{(N+1)/2}層之第2配線層；於第1配線層與第2配線層之間形成有非揮發性記憶胞。
於包含以上所說明之各種較佳之形態、構成之本發明之記憶胞單元陣列中，非揮發性記憶胞包含非揮發性記憶體元件；作為非揮發性記憶體元件，可例舉：(A)相變化型之非揮發性記憶體元件(Phase Change RAM，PCRAM)；(B)使用TMR(Tunnel Magnetoresistance：隧道磁阻)效應之MRAM(Magnetic Random Access Memory：磁性隨機存取記憶體)即穿隧磁阻效應元件；(C)藉由利用自旋力矩使記憶層之磁化反轉而進行資訊之寫入、擦除，即，應用藉由自旋注入之磁化反轉之自旋注入型磁阻效應元件；(D)使用強介電材料之強介電體型非揮發性半導體記憶體元件(FeRAM，Ferroelectric Random Access Memory：鐵電式隨機存取記 憶體)；(E)於電極間設置電極間物質層，且包含藉由對電極間之電壓之施加狀態而可成為電極反應阻礙層之氧化還原反應活性物質，藉由對電極間之電壓之施加狀態而沿電極與電極間物質層之間之界面區域形成電極反應阻礙層，電極反應阻礙層消失，或使電極反應阻礙層之面積增減之非揮發性記憶體元件；(F)碳奈米管記憶體元件(碳奈米管，由其自身構成記憶體元件者，或由碳奈米管構成各種非揮發性記憶胞(各種非揮發性記憶體元件)之配線或電極者)；(G)有機薄膜記憶體元件(於記憶資訊之有機化合物層使用有機材料者)。可將該等非揮發性記憶體元件之構成、構造設為周知之構成、構造。
相變化型之非揮發性記憶體元件具有於2個電極間配置有作為記憶體部而發揮功能之電阻變化層之構造。此處，於電阻變化層中，藉由電阻值(以下，有僅稱作『電阻值』之情形)變化而記憶資訊。其次，於該情形時，相變化型(電阻變化型)之非揮發性記憶體元件例如可設為：(a)具有包含含有金屬之離子傳導體之電阻變化層之形態；(b)具有包含高電阻層與離子源層(離子供給源層)之積層構造之電阻變化層之形態；(c)具有包含硫化物系材料之電阻變化層之形態；(d)具有包含具有電場感應巨電阻變化效應(CER效應：Colossal Electro-Resistance效應)之材料之電阻變化層之形態；(e)具有包含具有巨磁阻變化效應(CMR效應：Colossal Magneto-Resistance效應)之材料之電阻變化層之形態。
或可例舉： (f)利用構成電阻變化層之相變化材料於非晶狀態與結晶狀態下電阻相差數位數之情況作為記憶體元件而動作之相變化型記憶體元件(PRAM)，或，PMC(Programmable metallization Cell)；(g)由2個電極夾持金屬氧化物，且對電極施加脈衝電壓之ReRAM(Resistance Random Access Memory：電阻式隨機存取記憶體)。
於設電阻變化層包含含有金屬之離子傳導體之情形時，具體而言，可設電阻變化層包含含有自由銅(Cu)、銀(Ag)、及鋅(Zn)組成之群中選擇之至少1種元素(原子)，及自由碲(Te)、硫(S)、及硒(Se)組成之群中選擇之至少1種元素(硫族)(原子)的導電性或半導電性之薄膜(例如，包含GeSbTe、GeTe、GeSe、GeS、SiGeTe、SiGeSbTe之薄膜)。再者，亦可採用該等薄膜與例如包含Ag、Ag合金、Cu、Cu合金、Zn、Zn合金之薄膜之積層構造，或者，亦可設為如下之構成，即於該等薄膜全體或膜厚方向之一部分，形成有包含選自稀土類元素中之La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Yb及Y所組成之群之至少1種稀土元素之氧化物之膜(稀土類氧化物薄膜)，或Hf、Ta、W等之氧化膜。或者，可包含含有選自鍺(Ge)、矽(Si)、銻(Sb)、及銦(In)所組成之群中之至少1種元素(原子)，與選自碲(Te)、硫(S)、及硒(Se)所組成之群中之至少1種元素(硫族)(原子)的導電性或半導電性之薄膜(例如，包含GeSbTeGd之非晶性薄膜)。
於電阻變化層由高電阻層與離子源層之積層構造形成之情形時，具體而言，離子源層可設為包含作為可陽離子化之元素之至少1種金屬元素，進而可設為包含作為可陰離子化之元素之選自碲(Te)、硒(Se)、及硫(S)所組成之群中之至少1種元素(硫族)(原子)之構成。金屬元素與硫化物鍵結而形成金屬硫化物層(硫化物系材料層)。金屬硫化物層主要具有非晶構造，發揮作為離子供給源之作用。此處，離子源層係較初始狀態或擦除狀態之高電阻層而將其電阻值形成得較 低。
構成金屬硫化物層之金屬元素較佳為可於上述之包含硫化物之離子源層中以金屬狀態存在之化學性穩定之元素，以於寫入動作時於電極上被還原而形成金屬狀態之傳導路徑(細絲)，作為此種金屬元素，可例舉銅(Cu)、鋁(Al)、鍺(Ge)、鋅(Zn)，或例如週期律表上之4A、5A、6A族之過渡金屬，亦即Ti(鈦)、Zr(鋯)、Hf(鉿)、V(釩)、Nb(鈮)、Ta(鉭)、Cr(鉻)、Mo(鉬)、及W(鎢)，可使用該等元素中之1種或2種以上。又，亦可將Al(鋁)、Cu(銅)、Ge(鉻)、Si(矽)等作為向離子源層之添加元素。
作為離子源層之具體之構成材料，可例舉例如ZrTeAl、TiTeAl、CrTeAl、WTeAl、TaTeAl、CuTe。又，亦可例舉例如對ZrTeAl添加有Cu之CuZrTeAl，進而添加有Ge之CuZrTeAlGe，進而添加有Si作為添加元素之CuZrTeAlSiGe。或又，可例舉使用Mg代替Al之ZrTeMg。作為構成金屬硫化層之金屬元素，即便於選擇鈦(Ti)或鉭(Ta)等其他過渡金屬代替鋯(Zr)之情形時，亦可使用相同之添加元素，可例舉例如TaTeAlGe等作為離子源層之具體之構成材料。進而，除了碲(Te)以外，亦可使用硫(S)、硒(Se)、及碘(I)，可例舉ZrSAl、ZrSeAl、ZrIAl等作為離子源層之具體之構成材料。
或者又，藉由使構成金屬硫化層之金屬元素包含易與高電阻層中所含之碲(Te)反應之金屬元素(M)，而於設為Te/離子源層(包含金屬元素M)之積層構造時，藉由成膜後之加熱處理而可獲得M．Te/離子源層之穩定化之構造。此處，可例舉例如鋁(Al)或鎂(Mg)作為易與碲(Te)反應之金屬元素(M)。
再者，為防止形成電阻變化層時之高溫處理時之膜剝落等，亦可於離子源層中添加其他元素。例如，矽(Si)係亦可同時期待保持特性之提高之添加元素，較佳為例如與鋯(Zr)一同添加於離子源層。 但，若矽(Si)之添加量過少，則無法期待防止膜剝落之效果，但若添加量過多，則無法獲得良好之記憶體動作特性，故而離子源層中之矽(Si)之含量較佳為10~45原子%左右之範圍內。
高電阻層係於對非揮發性記憶體元件施加特定電壓時，藉由作為可陽離子化之元素之至少1種金屬元素於高電阻層擴散而使其電阻值變低。其次，高電阻層具有作為電傳導之障壁之功能，於在初始化狀態或擦除狀態下對電極與導電材料層(或配線)之間施加特定電壓時顯示較離子源層更高之電阻值。高電阻層係如上所述般，包含例如含有以作為陰離子成分發揮作用之碲(Te)為主要成分之化合物之層。作為此種化合物，具體而言，例如可例舉AlTe、MgTe、ZnTe等。於含有碲(Te)之化合物之組成中，例如於AlTe中較佳為鋁(Al)之含量為20原子%以上60原子%以下。或又，高電阻層亦可包含鋁氧化物(AlOX)等氧化物。又，高電阻值之初始電阻值較佳為1MΩ以上，低電阻狀態下之低電阻值為數百kΩ以下。亦即，非揮發性記憶體元件係藉由使該高電阻層之電阻值變化而記憶資訊等。為了高速地讀出微細化之非揮發性記憶體元件之電阻狀態，較佳為儘量降低低電阻狀態下之電阻值。然而，由於在20μA至50μA，2V之條件下寫入資訊(資料)等之情形時之電阻值為40kΩ至100kΩ，故而，非揮發性記憶體元件之初始電阻值高於該值成為前提。若進而考慮1位數之電阻分離幅度，則可認為上述電阻值係適當。再者，高電阻層不僅可設為單層構成，亦可設為多層構成，於該情形時，包含最多之作為陰離子成分之碲之下層接觸於高電阻層側電極，且於上層包含除碲以外之作為陰離子成分之元素。或又，作為高電阻層，可例舉SiN、SiO2、Gd2O3，亦可例舉含氟之材料(例如MgF2、AlF3、CaF2、LiF)。
此處，若設於高電阻層中包含最多之作為陰離子成分之碲(Te)，則易使於高電阻層之低電阻化時擴散於高電阻層之金屬元素穩定化， 且容易保持低電阻狀態。另一方面，因碲(Te)相較於氧化物或矽化合物，與金屬元素之鍵結力較弱，擴散於高電阻層中之金屬元素易於向離子源層移動，因此擦除特性提高。亦即，於低電阻狀態下之寫入資料之保持特性提高，並且可實現資料擦除時之低電壓化。進而，可相對於多次之寫入、擦除動作而降低擦除狀態下之電阻值之不均。再者，一般而言，於硫化物中，電負度係以碲<硒<硫<氧氣之順序絕對值變高，故而於高電阻層中氧越少，且越使用電負度低之硫化物，則改善效果越高。
作為構成電極之材料，可例舉例如W(鎢)、WN(氮化矽)、Cu(銅)、Al(鋁)、Mo(鉬)、Au(金)、Pt(鉑)、Ti(鈦)、TiN(氮化鈦)、TiW(鈦‧鎢)、Mo(鉬)、Ta(鉭)或矽化物等。再者，於電極係藉由利用銅(Cu)等之電場有可能產生離子傳導之材料而構成之情形時，亦可由鎢(W)、氮化矽(WN)、氮化鈦(TiN)、氮化鉭(TaN)等不易產生離子傳導或熱擴散之材料覆蓋電極表面。又，於離子源層包含Al(鋁)之情形時，作為構成電極之材料，可例舉較Al(鋁)更難離子化之材料，例如包含Cr(鉻)、W(鎢)、Co(鈷)、Si(矽)、Au(金)、Pd(鈀)、Mo(鉬)、Ir(銥)、Ti(鈦)等之至少1種之金屬膜，或該等之氧化膜或氮化膜。導電材料層(或配線)可使用包含與電極相同之導電材料之周知之導電材料。或又，亦可具有包含Cr或Ti等之基礎層、及形成於其上之Cu層、Au層、Pt層等之積層構造。進而，亦可由Ta等之單層或與Cu層、Ti等之積層構造構成。電極、導電材料層(或配線)係可藉由例如以濺射法例示之PVD(Physical Vapor Deposition，物理氣相沈積)法、及CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成。
於記憶(寫入)資訊時，對初始狀態(高電阻狀態)之非揮發性記憶體元件施加「正向」(例如，將高電阻層設為負電位，且將離子源層側設為正電位)之電壓脈衝。其結果，離子源層中所包含之金屬元素 離子化並擴散於高電阻層中，且於電極上與電子耦合而析出，或又，殘留於高電阻層中而形成雜質能階。藉此，於資訊記憶層內，更具體而言於高電阻層內形成有包含金屬元素之傳導路徑，資訊記憶層之電阻變低(資訊記憶狀態)。其後，即便停止對非揮發性記憶體元件施加電壓，資訊記憶層亦可保持低電阻狀態。藉此寫入資訊並予以保持。於使用只可寫入一次之記憶裝置、即所謂之PROM(Programmable Read Only Memory，可編程唯讀記憶體)之情形時，僅於其資訊記憶過程完成資訊之記憶(記錄)。另一方面，於應用於可多次複寫資訊之記憶裝置、即RAM(Random Access Memory，隨機存取記憶體)或EEPROM(Electrically Erasable Programmable Read-Only Memory，電可擦可編程唯讀記憶體)等時必需複寫過程。於複寫資訊時，對低電阻狀態之非揮發性記憶體元件施加「負向」(將高電阻層設為正電位，且將離子源層側設為負電位)之電壓脈衝。其結果，於電極上析出之金屬元素離子化而溶解於離子源層中。藉此包含金屬元素之傳導路徑消失，而成為高電阻層之電阻較高之狀態(初始狀態或擦除狀態)。其後，即便停止對非揮發性記憶體元件施加電壓，資訊記憶層亦可保持於高電阻狀態。如此，已寫入之資訊被擦除。藉由重複該過程而可重複進行向非揮發性記憶體元件之資訊寫入與寫入資訊之擦除。於進行非揮發性記憶體元件中所記憶之資訊之讀出時施加例如「正向」(例如，將高電阻層設為負電位，且離子源層側設為正電位)之電壓，但該電壓之值低於記憶(寫入)資訊時所施加之電壓之值。例如，若使高電阻狀態對應於「0」資訊，且使低電阻狀態對應於「1」資訊，則於資訊寫入過程中自「0」變為「1」，且於資訊擦除過程中自「1」變為「0」。再者，雖使低電阻狀態之動作及高電阻狀態之動作分別對應於寫入動作及擦除動作，但亦可使擦除動作及寫入動作對應於與此相反之電阻狀態。
於設電阻變化層包含硫化物系材料之情形時，作為硫化物系材料，可例舉GeSbTe、ZnSe、GaSnTe等之金屬與Se或Te之化合物。
又，於設電阻變化層包含具有電場感應巨電阻變化效應(CER效應)之材料之情形時，作為該材料，可例舉3元系鈣鈦礦型過渡金屬氧化物(PrCaMnO3或SrTiO3)，亦可例舉2元系過渡金屬氧化物(CiO、NiO、CuO、TiO2、Fe3O4)。
又，為了利用構成相變化型之非揮發性記憶體元件之電阻變化層之相變化材料於非晶狀態與結晶狀態下電阻相差數位數之情況而作為記憶體元件動作，而使電阻變化層包含硫化物系材料。而且，若於在電阻變化層流動短時間之脈衝狀之大電流(例如，200微安培，20毫微秒)後進行急冷，則構成電阻變化層之相變化材料成為非晶狀態而顯示高電阻。另一方面，若於在電阻變化層流動比較長時間之脈衝狀之小電流(例如，100微安培，100毫微秒)後進行緩冷，則構成電阻變化層之相變化材料成為結晶狀態而顯示低電阻。
又，ReRAM係由鈣鈦礦型金屬氧化物等包含複數種金屬元素與氧之多元系金屬氧化物形成，或又由包含1種金屬元素與氧之2元系金屬氧化物形成，可設為單極型(無極型)、雙極型，亦可設為細絲型(熔絲、反熔絲型)或界面型。
或者又，非揮發性記憶體元件可由具有所謂之磁阻效應之非揮發性記憶體元件構成。作為此種非揮發性記憶體元件，具體而言，可例舉電流磁場反轉方式之穿隧磁阻效應元件(MRAM)，亦可例舉應用藉由自旋注入之磁化反轉之自旋注入型磁阻效應元件(自旋RAM)。後者中包含面內磁化方式及垂直磁化方式。
對於面內磁化方式及垂直磁化方式之自旋注入型磁阻效應元件，可設為藉由記憶資訊之記憶層(亦稱為記錄層、磁化反轉層或自由層)、中間層、及固定層(亦稱為磁化參照層、固定層或磁化固定 層)，而構成具有TMR(Tunnel Magnetoresistance)效應或GMR(Giant Magnetoresistance，巨磁阻)效應之積層構造體之構造。若於反平行之磁化狀態下自記憶層向固定層流動寫入電流(以下，有時稱作『自旋極化電流』)，則利用藉由電子自固定層向記憶層注入而作用之自旋力矩使記憶層之磁化反轉，記憶層之磁化方向、固定層之磁化方向及記憶層之磁化方向成為平行排列。另一方面，若於平行之磁化狀態下自固定層向記憶層流動自旋極化電流，則利用藉由電子自固定層向記憶層注入而作用之自旋力矩使記憶層之磁化反轉，記憶層之磁化方向與固定層之磁化方向成為反平行排列。或又，亦可設為藉由複數個固定層、中間層、記憶層、中間層、複數個固定層而構成具有TMR效應或GMR效應之積層構造體之構造(雙自旋過濾構造)。於此種構造中，必須預先對位於記憶層上下之2個中間層之磁阻之變化賦予差異。藉由固定層、中間層、及記憶層構成具有TMR效應之積層構造體係指，包含作為穿隧絕緣膜發揮功能之非磁性體膜之中間層被夾於包含磁性材料之固定層與包含磁性材料之記憶層之間的構造。該中間層切斷記憶層與固定層之間之磁性耦合，並且擔負用於流動穿隧電流之作用。
作為構成記憶層之材料，可例舉鎳(Ni)、鐵(Fe)、鈷(Co)等之鐵磁性材料、該等鐵磁性材料之合金(例如Co-Fe、Co-Fe-B、Co-Fe-Ni、Fe-Pt、Ni-Fe等)，或於該等合金中添加有釓(Gd)之合金、於該等合金中混入有非磁性元素(例如鉭、硼、鉻、鉑、矽、炭、氮等)之合金(例如，Co-Fe-B等)，包含Co、Fe、Ni中之1種以上之氧化物(例如鐵氧體：Fe-MnO等)、稱作半金屬鐵磁性材料之一群組金屬間化合物(霍伊斯勒合金：NiMnSb、Co2MnGe、Co2MnSi、Co2CrAl等)、氧化物(例如，(La，Sr)MnO3、CrO2、Fe3O4等)。進而，於垂直磁化型中，為了進一步增加垂直磁性異向性，亦可於該合金中添加鋱(Tb)、鏑(Dy)、鈥(Ho)等重稀土類，亦可積層包含該等之合金。記憶層或固 定層之結晶性本質上為任意，可為多晶，單晶，亦可為非晶。又，記憶層可設為單層構造，亦可設為積層上述複數個不同之鐵磁性材料層而成之積層構成，亦可設為積層鐵磁性材料層與非磁性材料層而成之積層構成。
作為構成固定層之材料，可例舉構成上述記憶層之材料(鐵磁性材料)，或又可將固定層設為包含Co層與Pt層之積層體、Co層與Pd層之積層體、Co層與Ni層之積層體、Co層與Tb層之積層體、Co-Pt合金層、Co-Pd合金層、Co-Ni合金層、Co-Fe合金層、Co-Tb合金層、Co層、Fe層、或Co-Fe-B合金層之構成，或又，亦可於該等材料中添加Ag、Cu、Au、Al、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Hf、Ir、W、Mo、Nb等非磁性元素而調整磁性特性，或者調整結晶構造、結晶性或物質之穩定性等各種物性，進而，較佳為固定層可設為包含Co-Fe-B合金層之構成。由於固定層之磁化方向為資訊之基準，因此不應藉由資訊之記憶(記錄)或讀出而使磁化方向變化，但無需固定於特定方向，只要設為較記憶層增大保磁力，或增加膜厚，或使磁性阻尼常數變大而使磁化方向較記憶層更難變化之構成、構造即可。
可將固定層設為包含複數個固定層之構造，該構造被稱作積層亞鐵構造。積層亞鐵構造係具有反鐵磁性耦合之積層構造，亦即為2個磁性材料層之層間交換耦合成為反鐵磁性之構造，亦稱作合成反鐵磁性耦合(SAF：Synthetic Antiferromagnet)，且係指藉由非磁性層之厚度而2個磁性材料層之層間交換耦合成為反鐵磁性或鐵磁性之構造，例如於S.S.Parkin et.al,Physical Review Letters(物理評論快報)，7 May,pp 2304-2307(1990)中有揭示。作為構成非磁性層之材料，可例舉(Ru)或其合金，或可例舉Os、Re、Ir、Au、Ag、Cu、Al、Bi、Si、B、C、Cr、Ta、Pd、Pt、Zr、Hf、W、Mo、Nb或該等之合金。
或者又，可將固定層設為具有靜磁耦合構造之構成，鄰接於固 定層而配置反鐵磁性體層。此處，所謂靜磁耦合構造係指於2個磁性材料層中藉由自磁性材料層之端面之洩漏磁場而獲得反鐵磁性耦合之構造。作為構成反鐵磁性體層之材料，具體而言可例舉鐵-錳合金、鋅-錳合金、鉑-錳合金、鉑-鉻-錳合金、銥-錳合金、銠-錳合金、鈷氧化物、鋅氧化物、鐵氧化物(Fe2O3)。
中間層較佳為包含非磁性體膜。亦即，於自旋注入型磁阻效應元件中，構成具有TMR效應之積層構造體之情形時之中間層，較佳為包含含有絕緣材料之非磁性體膜。此處，作為構成包含絕緣材料之非磁性體膜之材料，可例舉鎂氧化物(MgO)、鎂氮化物、鎂氟化物、鋁氧化物(AlOx)、鋁氮化物(AlN)、矽氧化物(SiOX)、矽氮化物(SiN)、TiO2、Cr2O3、Ge、NiO、CdOX、HfO2、Ta2O5、Bi2O3、CaF、SrTiO3、AlLaO3、Al-N-O、BN、ZnS等各種絕緣材料、介電體材料、及半導體材料。另一方面，作為構成具有GMR效應之積層構造體之非磁性體膜之構成材料，可例舉Cu、Ru、Cr、Au、Ag、Pt、Ta等、或該等之合金之導電性材料，若導電性較高(電阻率為數百μΩ‧CM以下)，則亦可設為任意之非金屬材料，但較理想為適當選擇難以與記憶層或固定層產生界面反應之材料。
包含絕緣材料之中間層可藉由使利用濺鍍法形成之金屬膜氧化或氮化而獲得。更具體而言，於使用鋁氧化物(AlOX)、鎂氧化物(MgO)作為構成中間層之絕緣材料之情形時，可例示例如：將以濺鍍法形成之鋁或鎂於大氣中氧化之方法；將以濺鍍法形成之鋁或鎂進行電漿氧化之方法；將以濺鍍法形成之鋁或鎂利用ICP(Inductively Coupled Plasma，感應耦合電漿)電漿進行氧化之方法；將以濺鍍法形成之鋁或鎂於氧氣中自然氧化之方法；將以濺鍍法形成之鋁或鎂利用氧自由基進行氧化之方法；於使以濺鍍法形成之鋁或鎂於氧氣中自然氧化時照射紫外線之方法；將鋁或鎂以反應性濺鍍法成膜之方法；及 將鋁氧化物(AlOX)或鎂氧化物(MgO)以濺鍍法成膜之方法。
以上所說明之各種層係可利用例如以濺鍍法、離子束沈積法、真空蒸鍍法為例之物理氣相沈積法(PVD法)、ALD(Atomic Layer Deposition，原子層沈積)法所代表之化學氣相沈積法(CVD法)而形成。又，該等層之圖案化係可利用反應性離子蝕刻法(RIE法)或離子研磨法(離子束蝕刻法)進行。較佳為將各種層於真空層內連續地形成，其後，較佳為進行圖案化。
作為固定層與第1配線(或第2配線)之電性連接狀態，可例舉第1配線(或第2配線)直接連接於固定層之形態，或第1配線(或第2配線)介隔反鐵磁性體層而連接於固定層之形態。於固定層連接於第1配線之情形時，自第1配線介隔固定層，又，於固定層連接於第2配線之情形時，自第2配線介隔固定層而將自旋極化電流注入至記憶層內，藉此規定記憶層之磁化之方向，且將資訊寫入至記憶層。亦可於第1配線(或第2配線)與反鐵磁性體層之間形成包含Ta、Cr、Ru、Ti等之基礎層以提高反鐵磁性體層之結晶性。
較佳為於記憶層與配線之間形成覆蓋層，以防止構成配線或連接部之原子與構成記憶層之原子之互相擴散、降低接觸電阻、及防止記憶層之氧化。作為覆蓋層，可例舉Ta層、Ru層、Pt層、Ti層、W層、MgO層、Ru膜/Ta膜之積層構造。
於垂直磁化方式之自旋注入型磁阻效應元件中，積層構造體之立體形狀為圓柱形(圓筒形)，這樣自確保加工之容易度、記憶層之磁化容易軸之方向之均一性之觀點而言較理想，但並非限定於此。亦可設為三稜柱、四稜柱、六稜柱、八稜柱等(於該等中，包含側邊或側棱帶有弧度者)、橢圓柱。可藉由自第1配線向第2配線，或自第2配線向第1配線使自旋極化電流流過積層構造體而使記憶層之磁化方向為第1方向或第2方向(與第1方向相反之方向)，藉此將資訊寫入至記憶 層。亦可於積層構造體與配線之間形成包含Ta、Cr、Ru、Ti等之基礎層以提高積層構造體之與配線接觸之磁性層之結晶性。
於設置有電極間物質層、形成有電極反應阻礙層或電極反應阻礙層消失或面積增減之非揮發性記憶體元件中，氧化還原活性物質層包含由鎳(Ni)、鈷(Co)、鉻(Cr)、鈦(Ti)、鉭(Ta)、鐵(Fe)、鋁(Al)、釩(V)、酸化鎢(WO3)之還元體(HxWO3)及釩(V)之氧化物所組成之群中之至少1種。又，電極間物質層係將包含硫(S)、硒(Se)及碲(Te)之硫化物系材料中之至少1種，與鍺(Ge)、矽(Si)、銻(Sb)及銦(In)中之至少1種之非晶薄膜作為母材。
第1配線或第2配線包含銅(Cu)、鋁(Al)、金(Au)、鉑(Pt)、鈦(Ti)、鉬(Mo)、鉭(Ta)、鎢(W)、TiN、TiW、WN、矽化物等之單層構造，或又，亦可具有包含Cr或Ti等之基礎層與形成於其上之Cu層、Au層、Pt層等之積層構造。進而，亦可由Ta等之單層或與Cu、Ti等之積層構造構成。該等配線，例如可由以濺鍍法為例之PVD法形成。
第1配線、第2配線係形成於層間絕緣層上，但作為構成層間絕緣層之材料，可例示氧化矽(SiO2)、氮化矽(SiN)、SiON、SOG、NSG、BPSG、PSG、BSG或LTO，且可基於CVD法、或以濺鍍法為例之PVD法而形成。作為構成接觸孔之材料，可例舉摻雜有雜質之多晶矽、或鎢、Ti、Pt、Pd、Cu、TiW、TiNW、WSi2、MoSi2等高熔點金屬或金屬矽化物，且可基於CVD法或以濺鍍法為例之PVD法而形成。非揮發性記憶胞形成於第1配線與第2配線之間，但於第1配線與非揮發性記憶胞之間，或第2配線與非揮發性記憶胞之間，或又設置有用以控制流過非揮發性記憶胞之電流之選擇元件。此處，作為選擇元件，可例舉雙向二極體或變阻器等具有非線形之電流-電壓特性之元件。作為控制電路，可例舉形成於矽半導體基板之周知之電路。於控制電路包含例如各種解碼器或感測放大器等。
[實施例1]
實施例1係關於本發明之記憶胞單元陣列。圖1及圖2係表示實施例1之記憶胞單元陣列之一部分之模式性俯視圖。再者，圖1表示第1配線之一部分，圖2表示電極2配線之一部分。又，圖3A係表示非揮發性記憶胞之模式性立體圖，圖3B及圖3C係表示非揮發性記憶胞之等價電流圖。進而，圖4係概念性地表示非揮發性記憶胞之立體圖，圖5係模式性表示記憶胞單元陣列之一部分之俯視圖，即表示第1配線之一部分之俯視圖。進而，圖6、圖7、圖8、圖9表示以與第1方向平行之假想垂直面將記憶胞單元陣列切斷時之模式性之局部剖視圖。圖10A、圖10B、圖11A、圖11B係表示沿圖6之箭頭10A、箭頭10B、箭頭11A、箭頭11B觀察之模式性之局部俯視圖。又，圖12A及圖12B係表示以與第2方向平行之假想垂直面將記憶胞單元陣列切斷時之模式性之局部剖視圖，於記憶胞單元陣列中，圖13A、圖13B、圖14A、圖14B、及圖15係表示沿圖12A及圖12B之箭頭13A、箭頭13B、箭頭14A、箭頭14B、箭頭15觀察之模式性之局部俯視圖。再者，於模式性之局部俯視圖中，以虛線表示記憶胞單元之邊界，該等模式性之局部俯視圖係圖8之區域「A」之部分之模式性之局部俯視圖。
於實施例1之記憶胞單元陣列中，記憶胞單元10係於第1方向與第2方向上配置為二維矩陣狀，且包含：複數條第1配線31，其等係於第1方向延伸；複數條第2配線41，其等係與第1配線31於上下方向隔開而配置，且於與第1配線31不同之第2方向延伸；及非揮發性記憶胞20，其係配置於第1配線31與第2配線41所重疊之區域，且連接於第1配線31與第2配線41；各記憶胞單元10係於記憶胞單元之下方具備控制記憶胞單元10之動作之控制電路， 控制電路包含經由第1配線31而控制構成記憶胞單元10之非揮發性記憶胞20之動作之第1控制電路，及經由第2配線41而控制構成記憶胞單元10之非揮發性記憶胞20之動作之第2控制電路，構成記憶胞單元10之第2配線41連接於構成該記憶胞單元10之第2控制電路。
再者，控制電路配置於記憶胞單元10之下方，具體而言，控制電路之投影像既可位於記憶胞單元10之投影像內，亦可為控制電路之投影像與記憶胞單元10之投影像重疊，亦可為控制電路之投影像之一部分位於記憶胞單元10之投影像內(亦即，控制電路與記憶胞單元10亦可於上下方向略微錯開)。
而且，構成記憶胞單元10之第1配線31之一部分連接於構成該記憶胞單元10之第1控制電路，構成記憶胞單元10之第1配線31之其餘部分連接於在第1方向鄰接之鄰接記憶胞單元10之第1控制電路。
而且，於各記憶胞單元10中，連接於構成該記憶胞單元10之第1控制電路之第1配線31，與連接於構成鄰接記憶胞單元10之第1控制電路之第1配線31交錯配置。例如，如圖5所示，關於記憶胞單元10m,n與記憶胞單元10m+l,n，連接於構成記憶胞單元10m+l,n之第1-2控制電路50B之第1配線31B(以虛線表示)，與連接於構成鄰接記憶胞單元10m,n之第1-1控制電路50A之第1配線31A(以細實線表示)交錯配置。
進而，控制電路係藉由層間絕緣層71、72、73、74覆蓋，第1控制電路與第1配線31A、31B係經由形成於層間絕緣層之第1接觸孔32A、32B(視情形而省略標註)而連接，第2控制電路與第2配線41係經由形成於層間絕緣層之第2接觸孔42A、42B(視情形而省略標註)而連接。其次，於將一記憶胞單元10之第1接觸孔，及於第1方向與該一記憶胞單元10鄰接之記憶胞單元10之第1接觸孔投影至與第2方向平行之假想垂直面時，第1接觸孔之投影像之位置係沿第2方向而位於等間隔 (例如，參照圖5之以空白圓圈標記「A」及空白四邊形標記「B」所示之第1接觸孔32A及第1接觸孔32B)。再者，於圖1、圖2、圖5、圖16中，雖以接觸孔位於控制電路之外側之方式圖示，但實際上設置於控制電路內。
又，第2配線41於端部連接於第2控制電路。再者，於平面上為第奇數條之第2配線41之一端連接於後述之第2-1控制電路60A，於平面上為第偶數條之第2配線41之一端連接於後述之第2-2控制電路60B。
此處，記憶胞單元10係沿第2方向配置為1行，且沿第1方向互相錯開而配置。具體而言，記憶胞單元10係沿第2方向配置為1行，且沿第1方向以沿第2方向之記憶胞單元10之長度之1/2互相錯開而配置。或又，記憶胞單元10係基於砌磚圖案之順磚砌合圖案配置。
而且，於實施例1中，構成記憶胞單元10之第1配線31之一半連接於構成該記憶胞單元10之第1控制電路，構成記憶胞單元10之第1配線31之其餘一半連接於構成於第1方向鄰接之鄰接記憶胞單元10之第1控制電路。
於實施例1之記憶胞單元陣列中，第1控制電路係由第1-1控制電路50A及第1-2控制電路50B之2個電路構成；第2控制電路係由第2-1控制電路60A及第2-2控制電路60B之2個電路構成；第1-1控制電路50A係沿與第2方向平行地延伸之控制電路之第1邊10a而配置；第1-2控制電路50B係沿與第2方向平行地延伸且與第1邊10a對向之控制電路之第3邊10c而配置；第2-1控制電路60A係沿與第1方向平行地延伸之控制電路之第2 邊10b而配置；第2-2控制電路60B係沿與第1方向平行地延伸且與第2邊10b對向之控制電路之第4邊10d而配置。而且，於該情形時，第2-1控制電路60A係以佔第2邊10b全體、且佔第1邊10a之一部分及第3邊10c之一部分之方式而配置；第2-2控制電路60B係以佔第4邊10d全體、且佔第1邊10a之一部分及第3邊10c之一部分之方式而配置；第1-1控制電路50A係以佔第1邊10a之一部分之方式而配置；第1-2控制電路50B係以佔第3邊10c之一部分之方式而配置。再者，於實施例1中，相對於控制電路之中心，第1-1控制電路50A所佔之區域與第1-2控制電路50B所佔之區域配置為點對稱，且相對於控制電路之中心，第2-1控制電路60A所佔之區域與第2-2控制電路60B所佔之區域配置為點對稱。而且，相對於通過控制電路之中心且與第2方向平行之軸線，第1-1控制電路50A所佔之區域與第1-2控制電路50B所佔之區域配置為線對稱，且相對於通過控制電路之中心且與第1方向平行之軸線，第2-1控制電路60A所佔之區域與第2-2控制電路60B所佔之區域配置為線對稱。再者，於實施例1中，滿足：L0=L1+L1'；且滿足：L1=L1'。
於實施例1中，非揮發性記憶胞20進行N層(其中，N≧2)之多層化。具體而言，非揮發性記憶胞20為2層(=N)，第1配線31形成於(N/2)層之第1配線層(1層之第1配線層30)，第2配線41形成於(N/2+1)層之第2配線層(2層之第2配線層401，402)，於第1配線層與第2配線層之間形成有非揮發性記憶胞20。亦即，非揮發性記憶胞20形成於第1配線31與第2配線411之間，又形成於第1配線31與第2配線412之間。 第1配線411及第2配線412係獨立而分別被驅動。而且，夾持2個第1配線31而設置之2個非揮發性記憶胞單元20係獨立而進行資訊之寫入、讀出、擦除。
實施例1之非揮發性記憶胞單元20包含相變化型之非揮發性記憶胞元件，具體而言，包含電阻變化型之非揮發性記憶胞元件，更具體而言，電阻變化層包含高電阻層與離子源層之積層構造。又，於實施例1中，非揮發性記憶胞20係包含非揮發性記憶體元件21、及雙向二極體等具有非線型之電流-電壓特性之選擇元件22。選擇元件22設置於第1配線31與非揮發性記憶體元件21之間，或設置於第2配線41與非揮發性記憶體元件21之間，控制流過非揮發性記憶體元件21之電流。例如，於自第1配線31向第2配線41流動電流Iset時，將資訊寫入至非揮發性記憶體元件21。又，藉由自第1配線31向第2配線41流動微小電流，並測定非揮發性記憶體元件21之電阻值，而可讀出記憶於非揮發性記憶體元件21之資訊。進而，於自第2配線41向第1配線31流動電流Ireset時，非揮發性記憶體元件21之資訊被擦除。流動電流Iset、Ireset等之方向亦可為相反。
具體而言，高電阻層包含鋁氧化物(AlOX)，離子層包含銅-碲(Cu-Te)合金膜。又，第1配線31、第2配線41包含銅(Cu)，接觸孔包含鎢(W)，層間絕緣層包含SiO2。具有周知之構成、構造之控制電路係基於周知之方法而形成於矽半導體基板70。於記憶胞單元與記憶胞單元之間之矽半導體基板70之一部分，例如設置有電源線或各種信號線，且於記憶胞單元陣列之周邊設置有驅動記憶胞單元之驅動電路來作為周邊電路，但省略該等之圖式。
進而參照以與第1方向平行之假想垂直面切斷實施例1之記憶胞單元時之模式性局部剖視圖即圖6、圖7、圖8、圖9，以與第2方向平行之假想垂直面切斷實施例1之記憶胞單元陣列時之模式性之局部剖 視圖即圖12A及圖12B，及模式性之局部俯視圖即圖10A、圖10B、圖11A、圖11B、圖13A、圖13B、圖14A、圖14B、及圖15，對實施例1之記憶胞單元陣列進行說明，圖6係以包含圖5之「α」所示之第1配線31B之垂直假想面切斷記憶胞單元時之模式性之局部剖視圖，圖7係以包含圖5之「β」所示之第1配線31A之垂直假想面切斷記憶胞單元時之模式性之局部剖視圖，圖8係以包含圖5之「γ」所示之第1配線31B之垂直假想面切斷記憶胞單元時之模式性之局部剖視圖，圖9係以包含圖5之「δ」所示之第1配線31A之垂直假想面切斷記憶胞單元時之模式性局部剖視圖。
如圖10A所示般，第1接觸孔32B1自第1-2控制電路50B向上方於層間絕緣層71內延伸。又，如圖13A所示般，第2接觸孔42A11，42A12自第2-1控制電路60A向上方於層間絕緣層71內延伸。進而，如圖10B所示般，第1接觸孔32B2自第1接觸孔32B1向上方於層間絕緣層72內延伸。又，如圖13B所示，第2接觸孔42A21、42A22自第2接觸孔42A11、42A12向上方於層間絕緣層72內延伸。進而，如圖11A所示，第1接觸孔32B3自第1接觸孔32B2向上方於層間絕緣層73內延伸。又，如圖14A所示，第2配線411自第2接觸孔42A22向第2方向於層間絕緣層72上延伸，第2接觸孔42A31自第2接觸孔42A21向上方於層間絕緣層73內延伸。進而，如圖11B所示，第1配線31自第1接觸孔32B3向第1方向於層間絕緣層73上延伸。又，如圖14B所示，第2接觸孔42A41自第2接觸孔42A31向上方於層間絕緣層74內延伸。而且，如圖15所示，第2配線411自第2接觸孔42A41向第2方向於層間絕緣層74上延伸。
於以上所說明之實施例1之記憶胞單元陣列中，1條第1配線31係經由自第1-2控制電路50B向上方延伸之1組第1接觸孔32B1、32B2、32B3，而連接於第1-2控制電路50B。但，並非為限定於此種構成者。
圖16係表示以與第1方向平行之假想垂直面切斷實施例1之記憶 胞單元陣列之變化例時之模式性之局部剖視圖，於實施例1之記憶胞單元陣列之變化例中，圖17A、圖17B、圖18A、圖18B表示沿圖16之箭頭17A、箭頭17B、箭頭18A、箭頭18B觀察之模式性之局部俯視圖。再者，圖16係與圖6相同之模式性之局部剖視圖，又，該等模式性之局部俯視圖係圖16之區域「A」部分之模式性之局部俯視圖。該實施例1之記憶胞單元陣列之變化例中，如圖17A所示般，第1接觸孔32B1自第1-2控制電路50B向上方於層間絕緣層71內延伸，如圖17B所示般，第1控制配線33自第1接觸孔32B1於層間絕緣層71上向所鄰接之記憶胞單元延伸。而且，如圖17B所示，第1接觸孔32B2自第1控制配線33上向上方於層間絕緣層72內延伸，進而，如圖18A所示，第1接觸孔32B3自第1接觸孔32B2向上方於層間絕緣層73內延伸，如圖18B所示，第1配線31B自第1接觸孔32B3向第1方向於層間絕緣層73上延伸。再者，第1配線31B互相分離，藉由第1控制配線33電性連接。
於實施例1之記憶胞單元陣列中，構成記憶胞單元之第1配線之一部分係連接於構成該記憶胞單元之第1控制電路，構成記憶胞單元之第1配線之其餘部分係連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路，而且複數個非揮發性記憶胞與控制電路為上下配置，故可實現非揮發性記憶胞之最高密度之配置，可提供將具有較高面積效率之構成、構造之交叉點型之記憶胞單元配置成二維矩陣狀之記憶胞單元陣列，可謀求製造良率之提高。而且，於控制電路之正上方基本上未設置配線(控制配線)，故而不會產生由配線引起之寄生電容之產生、配線中之雜訊之產生、及配線與控制電路之間之干涉等問題，可提供可靠性較高之記憶胞單元陣列。
[實施例2]
實施例2係實施例1之變化。圖19表示模式性地顯示實施例2之非揮發性記憶胞之立體圖，圖20、圖27係概念性地表示用於說明實施例 2之記憶胞單元陣列之構成要件之局部剖視圖。又，於實施例2之記憶胞單元陣列中，圖21A、圖21B、圖22A、圖22B、圖23A、圖23B、圖24A、圖24B、圖25A、圖25B、圖26、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B、圖31A、圖31B、圖32A、圖32B表示沿圖20之箭頭21A、箭頭21B、箭頭22A、箭頭22B、箭頭23A、箭頭23B、箭頭24A、箭頭24B、箭頭25A、箭頭25B、箭頭26、圖27之箭頭28A、箭頭28B、箭頭29A、箭頭29B、箭頭30A、箭頭30B、箭頭31A、箭頭31B、箭頭32A、箭頭32B觀察之模式性之局部俯視圖。
於實施例2之記憶胞單元陣列中，第1配線311、312、313、314形成於N層(其中，N為2以上之偶數，具體而言，於實施例2中，N=4)之第1配線層，第2配線411、412、413、414形成於N層(=4)之第2配線層，於第1配線層與第2配線層之間形成有非揮發性記憶胞20。而且，第2配線411、412、413、414係獨立而分別被驅動。另一方面，第1配線311、312、313、314係同時被以同樣之方式驅動，但亦可為獨立而分別被驅動。
第1配線311、312、313、314之向第1控制電路50A、50B之連接為如下所述。
再者，控制電路係藉由層間絕緣層71、72、73、74被覆，第1控制電路50A、50B與第1配線31係經由第1控制配線33、及形成於層間絕緣層之第1接觸孔32A、32B而連接，第2控制電路60A、60B與第2配線41係經由第2控制配線43、及形成於層間絕緣層之第2接觸孔42A、42B而連接。而且，第1控制電路50A、50B與第2控制配線43未於上下方向重疊，第2控制電路60A、60B與第1控制配線33未於上下方向重疊。又，於將一記憶胞單元10之第1接觸孔32A、32B、及於第1方向上與該一記憶胞單元10鄰接之記憶胞單元10之第1接觸孔32A、32B投影至與第2方向平行之假想垂直面時，第1接觸孔32A、32B之投 影像之位置係沿第2方向而位於等間隔。
如圖21A所示般，第1接觸孔32B1自第1-2控制電路50B於層間絕緣層71內於上方延伸，如圖21B所示，第1控制配線33自第1接觸孔32B1於層間絕緣層71上朝鄰接之記憶胞單元延伸。而且，如圖21B所示，第1接觸孔32B2自第1控制配線33上於層間絕緣層72內於上方延伸，進而，如圖22A所示，第1接觸孔32B3自第1接觸孔32B2於層間絕緣層73內於上方延伸，如圖22B所示，第1接觸孔32B4自第1接觸孔32B3於層間絕緣層74內於上方延伸，如圖23A所示，第1配線311自第1接觸孔32B4於層間絕緣層74上於第1方向延伸。
進而，如圖23A所示，第1接觸孔32B5自第1配線311上於層間絕緣層75內於上方延伸，如圖23B所示，第1接觸孔32B6自第1接觸孔32B5於層間絕緣層76內於上方延伸，如圖24A所示，第1配線312自第1接觸孔32B6於層間絕緣層76上於第1方向延伸。
進而，如圖24A所示，第1接觸孔32B7自第1配線312上於層間絕緣層77內於上方延伸，如圖24B所示，第1接觸32B8自第1接觸孔32B7於層間絕緣層78內於上方延伸，如圖25A所示，第1配線313自第1接觸孔32B8於層間絕緣層78上於第1方向延伸。
進而，如圖25A所示，第1接觸孔32B9自第1配線313上於層間絕緣層79內於上方延伸，如圖25B所示，第1接觸孔32B10自第1接觸孔32B9於層間絕緣層80內於上方延伸，如圖26所示，第1配線314自第1接觸孔32B10於層間絕緣層80上於第1方向延伸。再者，第1配線311，312，313，314之各者互相分離，但藉由第1控制配線33電性連接。
又，第2配線411、412、413、414之向第2控制電路60A、60B之連接係如下所述。亦即，如圖28A所示般，第2接觸孔42A11、42A12自第2-1控制電路60B於層間絕緣層71內於上方延伸，又，未圖示之第2接觸孔42A13、42A14自第2-1控制電路60B於層間絕緣層71內於上方延 伸。而且，如圖28B所示，第1控制配線433自未圖示之第2接觸孔42A13於層間絕緣層71上延伸至應形成第2接觸孔42A23之區域。而且，如圖28B所示，第2接觸孔42A21、42A22、42A23及未圖示之第2接觸孔42A24於層間絕緣層72內於上方延伸，如圖29A所示，第1控制配線434自未圖示之第2接觸孔42A24於層間絕緣層72上延伸至應形成第2接觸孔42A34之區域。再者，第1控制配線433、434連接於第2-1控制電路60B。進而，如圖29A所示，第2接觸孔42A31、42A32、42A33、42A34向上方於層間絕緣層73內延伸。而且，如圖29B所示，第2配線411自第2接觸孔42A34向第2方向於層間絕緣層73上延伸。
進而，如圖29B所示，第2接觸孔42A41、42A42、42A43於層間絕緣層74內於上方延伸，如圖30A所示，第2接觸孔42A51、42A52、42A53自第2接觸孔42A41、42A42、42A43於層間絕緣層75內於上方延伸，如圖30B所示，第2配線412自第2接觸孔42A53於層間絕緣層75上於第2方向延伸。
進而，如圖30B所示，第2接觸孔42A61，42A62於層間絕緣層76內於上方延伸，如圖31A所示，第2接觸孔42A71，42A72自第2接觸孔42A61、42A62於層間絕緣層77內於上方延伸，如圖31B所示，第2配線413自第2接觸孔42A72於層間絕緣層77上於第2方向延伸。
進而，如圖31B所示，第2接觸孔42A81於層間絕緣層78內於上方延伸，如圖32A所示，第2接觸孔42A91自第2接觸孔42A81於層間絕緣層79內於上方延伸，如圖32B所示，第2配線414自第2接觸孔42A91於層間絕緣層79上於第2方向延伸。
除以上所說明之點以外，可將實施例2之記憶胞單元陣列之構成、構造設為與實施例1所說明之記憶胞單元陣列之構成、構造相同，故省略詳細之說明。
[實施例3]
實施例3亦為實施例1之變化。圖33係模式性地表示實施例3之非揮發性記憶胞之立體圖，圖34係概念性地表示用於說明實施例3之記憶胞單元陣列之構成要件之局部剖視圖。又，於實施例3之記憶胞單元陣列中，圖35、圖36、圖37、圖38、圖39、圖40、圖41、圖42、圖43係表示沿圖34之箭頭35、箭頭36、箭頭37、箭頭38、箭頭39、箭頭40、箭頭41、箭頭42、箭頭43觀察之模式性之局部俯視圖。
於實施例3之記憶胞單元陣列中，第1配線31形成於(N/2+1)層(其中，N為2以上之偶數)之第1配線層，第2配線41形成於(N/2)層之第2配線層，於第1配線層與第2配線層之間形成有非揮發性記憶胞20。此處，於實施例3中，設為N=8。
亦即，第1配線311、312、313、314、315形成於5層之第1配線層，第2配線411、412、413、414形成於4層之第2配線層，於第1配線層與第2配線層之間形成有非揮發性記憶胞20。而且，第2配線411、412、413、414獨立而分別被駆動。又，第1配線311、313、315係同時地被以相同方式駆動。另一方面，第1配線312、314係同時被以相同方式駆動。對第1配線311、313、315與第1配線312、314分別駆動。再者，亦可對第1配線311、312、313、314、313分別駆動。
第1配線311、312、313、314、315之向第1控制電路50A、50B之連接係如下所述。再者，於圖式中，將4條第1配線31設為1群，方便起見，以第1配線31n-1、31n-2、31n-3、31n-4(其中，N=1、2、3、4)表示。第2配線411、412、413、414之向第2控制電路60A、60B之連接，可設為與実施例2中所說明者相同。
雖未圖示，例如，第1接觸孔32B自第1-2控制電路50B向上方於層間絕緣層內延伸，且第1控制配線於層間絕緣層上朝所鄰接之記憶胞單元延伸。
而且，如圖35所示，第1接觸孔32B11、32B12、32B13、32B14自第 1控制配線(未圖示)上向上方於層間絕緣層72內延伸，進而，第1配線311-1、311-3自第1接觸孔32B11、32B13向第1方向於層間絕緣層72上延伸。
進而，如圖35所示，第1接觸孔32B21、32B22、32B23、32B24自第1接觸孔32B11、32B12、32B13、32B14向上方於層間絕緣層73內延伸，如圖36所示，第1接觸孔32B31、32B32、32B33、32B34自第1接觸孔32B21、32B22、32B23、32B24向上方於層間絕緣層74內延伸，如圖37所示，第1配線312-1、312-3自第1接觸孔32B32、32B34向第1方向於層間絕緣層74上延伸。
進而，如圖37所示，第1接觸孔32B31、32B32、32B33、32B34自第1接觸孔32B21、32B22、32B23、32B24向上方於層間絕緣層75內延伸，如圖38所示，第1接觸孔32B41、32B42、32B43、32B44自第1接觸孔32B31、32B32、32B33、32B34向上方於層間絕緣層76內延伸，如圖39所示，第1配線313-1、313-3自第1接觸孔32B41、32B43向第1方向於層間絕緣層76上延伸。
進而，如圖39所示，第1接觸孔32B51、32B52、32B53、32B54自第1接觸孔32B41、32B42、32B43、32B44向上方於層間絕緣層77內延伸，如圖40所示，第1接觸孔32B61、32B62、32B63、32B64自第1接觸孔32B51、32B52、32B53、32B54向上方於層間絕緣層78內延伸，如圖41所示，第1配線314-1、314-3自第1接觸孔32B62、32B64向第1方向於層間絕緣層78上延伸。
進而，如圖41所示，第1接觸孔32B71、32B73自第1接觸孔32B61、31B63向上方於層間絕緣層79內延伸，如圖42所示，第1接觸孔32B81、32B83自第1接觸孔32B71、32B73向上方於層間絕緣層80內延伸，如圖43所示，第1配線315-1、315-3自第1接觸孔32B81、32B83向第1方向於層間絕緣層80上延伸。
除以上所說明之點以外，可將實施例3之記憶胞單元陣列之構成、構造設為與實施例1中所說明之記憶胞單元陣列之構成、構造相同，故省略詳細之說明。
[實施例4]
實施例4亦為實施例1之變化。圖44係模式性地表示實施例4之非揮發性記憶胞之立體圖。實施例4中，第1配線31形成於{(N+1)/2}層(其中，N為3以上之奇數)之第1配線層，第2配線41形成於{(N+1)/2}層之第2配線層，於第1配線層與第2配線層之間形成有非揮發性記憶胞。此處，於實施例4中，設為N=7。
亦即，第1配線31形成於4層之第1配線層，第2配線41形成於4層之第2配線層，於上下方向，於第1配線層與第2配線層之間形成有合計為7個之非揮發性記憶胞20。而且，各第2配線獨立而分別被驅動。又，於上下方向為第奇數條之第1配線係同時被以相同方式驅動。亦即，於上下方向為第奇數條之第1配線，與上下方向為第偶數條之第1配線分別被驅動。亦可分別驅動上下方向之第奇數條及第偶數條之第1配線之全部。
第1配線31之向第1控制電路50A、50B之連接，及第2配線41之向第2控制電路60A、60B之連接可設為與實施例2、實施例3中所說明者相同。除以上所說明之點以外，可將實施例4之記憶胞單元陣列之構成、構造設為與實施例1所說明之記憶胞單元陣列之構成、構造相同，故省略詳細說明。
[實施例5]
實施例5係實施例1~實施例4之變化，且係關於第1控制電路及第2控制電路之平面形狀或配置之變化。於圖45及圖46中，於記憶胞單元之各個例中，將2個記憶胞單元於第1方向並列表示。又，於圖47、圖48中，將多個記憶胞單元於第1方向及第2方向並列表示。
於圖45之(A)所示之記憶胞單元陣列之例中，第2控制電路係由第2-1控制電路60A及第2-2控制電路60B之2個電路構成；第2-1控制電路60A係沿與第1方向平行地延伸之控制電路之第2邊10b而配置；第2-2控制電路60B係沿與第1方向平行地延伸且與第2邊10b對向之控制電路之第4邊10d而配置；第1控制電路50係遍及自與第2方向平行地延伸之控制電路之第1邊10a至與第1邊10a對向之控制電路之第3邊10c而配置。
於圖45之(B)所示之記憶胞單元陣列之例中，第1控制電路係由第1-1控制電路50A及第1-2控制電路50B之2個電路構成；第2控制電路60係遍及自與第1方向平行地延伸之控制電路之第2邊10b至與第2邊10b對向之控制電路之第4邊10d而配置；第1-1控制電路50A係沿與第2方向平行地延伸之控制電路之第1邊10a而配置；第1-2控制電路50B係沿與第1方向平行地延伸且與第1邊10a對向之控制電路之第3邊10c而配置。
或又，於圖45之(C)所示之記憶胞單元陣列之例中，一記憶胞單元之第1控制電路之沿第2方向之長度，與和該記憶胞單元鄰接之記憶胞單元之第1控制電路之沿第2方向之長度不同。圖45之(D)所示之記憶胞單元陣列之例中，第1-1控制電路、第1-2控制電路之各者被分割為兩部分，所分割之區域51、及記憶胞單元與記憶胞單元之間之區域52於第1方向連續。藉由採用此種配置，例如容易配置電源線或各種信號線。於圖45之(A)、(B)、(C)、(D)所示之例中，相對於控制電路之中心，第1-1控制電路50A所佔之區域與第1-2控制電路50B所佔 之區域配置為點對稱，相對於控制電路之中心，第2-1控制電路60A所佔之區域與第2-2控制電路60B所佔之區域配置為點對稱，且，相對於通過控制電路之中心且與第2方向平行之軸線，第1-1控制電路50A所佔之區域與第1-2控制電路50B所佔之區域配置為線對稱，且相對於通過控制電路之中心且與第1方向平行之軸線，第2-1控制電路60A所佔之區域與第2-2控制電路60B所佔之區域配置為線對稱。
於圖46之(A)所示之記憶胞單元陣列之例中，相對於通過控制電路之中心且與第2方向平行之軸線，第1-1控制電路50A所佔之區域與第1-2控制電路50B所佔之區域配置為線對稱，且相對於通過控制電路之中心且與第1方向平行之軸線，第2-1控制電路60A所佔之區域與第2-2控制電路60B所佔之區域配置為線對稱。又，圖46之(B)所示之記憶胞單元陣列之例中，相對於控制電路之中心，第1-1控制電路50A所佔之區域與第1-2控制電路50B所佔之區域配置為點對稱，且相對於控制電路之中心，第2-1控制電路60A所佔之區域與第2-2控制電路60B所佔之區域配置為點對稱。
圖47、圖48所示之記憶胞單元陣列之例中，於記憶胞單元A、記憶胞單元B、記憶胞單元C、記憶胞單元D中，第1-1控制電路50A及第1-2控制電路之平面形狀及配置位置不同。
然而，即便於以上所說明之實施例5之記憶胞單元陣列之例中，於將一記憶胞單元之第1接觸孔、及於第1方向與該一記憶胞單元鄰接之記憶胞單元之第1接觸孔投影至與第2方向平行之假想垂直面時，第1接觸孔之投影像之位置係沿第2方向而位於等間隔。再者，於圖45之(D)所示之例中，對於一記憶胞單元10之第1接觸孔，一部分之第1接觸孔係沿第2方向而位於等間隔。
以上，已基於較佳實施例說明本發明之記憶胞單元陣列，但本發明之記憶胞單元陣列並非為限定於該等實施例者。實施例中所說明 之第1控制電路、第2控制電路之配置、記憶胞單元陣列之構成、構造係例示，非揮發性記憶胞之構成、構造亦為例示，可適當對其進行變更。又，第1控制電路、第2控制電路之平面形狀、第1配線或第2配線、第1控制配線、第2控制配線之平面形狀、拉引佈線亦為例示，可適當對其進行變更。進而，於記憶胞單元陣列之構造中，即便交換第1配線與第2配線所佔之位置，亦即，即便調換第1配線與第2配線，亦可獲得等效之記憶胞單元陣列。
再者，本發明亦可採用以下之構成。
[A01]《記憶胞單元陣列》
一種記憶胞單元陣列，其係將記憶胞單元於第1方向及第2方向上配置為二維矩陣狀，且該記憶胞單元包含：複數條第1配線，其等係於第1方向延伸；複數條第2配線，其等係與第1配線於上下方向隔開而配置，且朝與第1配線不同之第2方向延伸；及非揮發性記憶胞，其配置於第1配線與第2配線重疊之區域，且連接於第1配線及第2配線；且各記憶胞單元係於記憶胞單元之下方具備控制記憶胞單元之動作之控制電路，控制電路包含經由第1配線而控制構成記憶胞單元之非揮發性記憶胞之動作之第1控制電路，及經由第2配線而控制構成記憶胞單元之非揮發性記憶胞之動作之第2控制電路，構成記憶胞單元之第2配線連接於構成該記憶胞單元之第2控制電路，構成記憶胞單元之第1配線之一部分連接於構成該記憶胞單元之第1控制電路，構成記憶胞單元之第1配線之其餘部分連接於構成於第1方向鄰 接之鄰接記憶胞單元之第1控制電路。
[A02]如[A01]所記載之記憶胞單元陣列，其中於各記憶胞單元中，連接於構成該記憶胞單元之第1控制電路之第1配線，與連接於構成鄰接記憶胞單元之第1控制電路之第1配線交錯配置。
[A03]如[A01]或[A02]所記載之記憶胞單元陣列，其中控制電路係藉由層間絕緣層被覆，第1控制電路與第1配線係經由形成於層間絕緣層之第1接觸孔連接，第1控制電路與第2配線係經由形成於層間絕緣層之第2接觸孔連接。
[A04]如[A03]所記載之記憶胞單元陣列，其中控制電路係藉由層間絕緣層被覆，第1控制電路與第1配線係經由第1控制配線、及形成於層間絕緣層之第1接觸孔連接，第2控制電路與第2配線係經由第2控制配線、及形成於層間絕緣層之第2接觸孔連接，第1控制電路與第2控制配線係未於上下方向重疊，第2控制電路與第1控制配線係未於上下方向重疊。
[A05]如[A03]或[A04]所記載之記憶胞單元，其中於將一記憶胞單元之第1接觸孔、及於第1方向與該一記憶胞單元鄰接之記憶胞單元之第1接觸孔投影至與第2方向平行之假想垂直面時，第1接觸孔之投影像之位置係沿第2方向而位於等間隔。
[A06]如[A01]至[A05]中任一項所記載之記憶胞單元，其中第2配線係於端部連接於第2控制電路。
[A07]如[A01]至[A06]中任一項所記載之記憶胞單元，其中記憶胞單元沿第2方向上配置為1行，且沿第1方向互相錯開而配置。
[A08]如[A07]所記載之記憶胞單元陣列，其中記憶胞單元沿第2方向上配置為1行，且沿第1方向以沿第2方向之記憶胞單元之長度之1/2互相錯開而配置。
[A09]如[A08]所記載之記憶胞單元陣列，其中構成記憶胞單元之第1配線之一半連接於構成該記憶胞單元之第1控制電路，且構成記憶胞單元之第1配線之其餘部分連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路。
[A10]如[A01]至[A06]中任一項所記載之記憶胞單元，其中記憶胞單元係基於砌磚圖案之順磚砌合圖案而配置。
[A11]如[A10]所記載之記憶胞單元陣列，其中構成記憶胞單元之第1配線之一半連接於構成該記憶胞單元之第1控制電路，構成記憶胞單元之第1配線之其餘部分連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路。
[A12]如[A01]至[A11]中任一項所記載之記憶胞單元，其中第1控制電路係由第1-1控制電路及第1-2控制電路之2個電路構成；第2控制電路係由第2-1控制電路及第2-2控制電路之2個電路構成；第1-1控制電路係沿與第2方向平行地延伸之控制電路之第1邊配置；第1-2控制電路係沿與第2方向平行地延伸且與第1邊對向之控制電路之第3邊而配置；第2-1控制電路係沿與第1方向平行地延伸之控制電路之第2邊配置；第2-2控制電路係沿與第1方向平行地延伸且與第2邊對向之控制電路之第4邊而配置。
[A13]如[A12]所記載之記憶胞單元陣列，其中第2-1控制電路係 以佔第2邊之全體、且佔第1邊之一部分及第3邊之一部分之方式而配置；第2-2控制電路係以佔第4邊之全體、且佔第1邊之一部分及第3邊之一部分之方式而配置；第1-1控制電路係以佔第1邊之一部分之方式而配置；第1-2控制電路係以佔第3邊之一部分之方式而配置。
[A14]如[A01]至[A11]中任一項所記載之記憶胞單元，其中第2控制電路係由第2-1控制電路及第2-2控制電路之2個電路構成；第2-1控制電路係沿與第1方向平行地延伸之控制電路之第2邊而配置；第2-2控制電路係沿與第1方向平行地延伸且與第2邊對向之控制電路之第4邊而配置；第1控制電路遍及自與第2方向平行地延伸之控制電路之第1邊至與第1邊對向之控制電路之第3邊而配置。
[A15]如[A01]至[A11]中任一項所記載之記憶胞單元，其中第1控制電路係由第1-1控制電路及第1-2控制電路之2個電路構成；第2控制電路遍及自與第1方向平行地延伸之控制電路之第2邊至與第2邊對向之控制電路之第4邊而配置；第1-1控制電路係沿與第2方向平行地延伸之控制電路之第1邊而配置；第1-2控制電路係沿與第1方向平行地延伸且與第1邊對向之控制電路之第3邊而配置。
[A16]如[A12]、[A13]及[A15]中任一項所記載之記憶胞單元，其中相對於控制電路之中心，第1-1控制電路所佔之區域與第1-2控制電路所佔之區域配置為點對稱。
[A17]如[A12]、[A13]、[A15]及[A16]中任一項所記載之記憶胞 單元，其中相對於通過控制電路之中心且與第2方向平行之軸線，第1-1控制電路所佔之區域與第1-2控制電路所佔之區域配置為線對稱。
[A18]如[A12]至[A14]中任一項所記載之記憶胞單元中，其中相對於控制電路之中心，第2-1控制電路所佔之區域與第2-2控制電路所佔之區域配置為點對稱。
[A19]如[A12]至[A14]及[A18]中任一項所記載之記憶胞單元中，其中相對於通過控制電路之中心且與第1方向平行之軸線，第2-1控制電路所佔之區域與第2-2控制電路所佔之區域配置為線對稱。
[A20]如[A01]至[A19]中任一項所記載之記憶胞單元，其中(第1控制電路之沿第2方向之長度)/(控制電路全體之沿第2方向之長度)之比例係1/3至2/3。
[A21]如[A20]中任一項所記載之記憶胞單元，其中(第1控制電路之沿第2方向之長度)/(控制電路全體之沿第2方向之長度)之比例係1/2。
[A22]如[A01]至[A21]中任一項中所記載之記憶胞單元陣列，其中於將一記憶胞單元之第1控制電路之沿第2方向之長度設為L1，將與第1記憶胞單元鄰接之鄰接記憶胞單元之第1控制電路之沿第2方向之長度設為L1'，將控制電路全體之沿第2方向之長度設為L0時，滿足：L0=L1+L1'。
[A23]如[A01]至[A22]中任一項中所記載之記憶胞單元陣列，其中非揮發性記憶胞20係經N層(其中，N≧2)之多層化。
[A24]如[A23]所記載之記憶胞單元陣列，其中第1配線係形成於N層之第1配線層，且第2配線係形成於N層之第2配線層，於第1配線層與第2配線層之間形成有非揮發性記憶胞。
[A25]如[A23]所記載之記憶胞單元陣列，其中第1配線係形成於(N/2+1)層(其中，N為2以上之偶數)之第1配線層，第2配線係形成於 (N/2)層之第2配線層，於第1配線層與第2配線層之間形成有非揮發性記憶胞。
[A26]如[A23]所記載之記憶胞單元陣列，其中第1配線係形成於(N/2)層(其中，N為2以上之偶數)之第1配線層，第2配線係形成於(N/2+1)層之第2配線層，於第1配線層與第2配線層之間形成有非揮發性記憶胞。
[A27]如[A23]所記載之記憶胞單元陣列，其中第1配線係形成於{(N+1)/2}層(其中，N為3以上之奇數)之第1配線層，第2配線係形成於{(N+1)/2}層之第2配線層，於第1配線層與第2配線層之間形成有非揮發性記憶胞。
[A28]如[A01]至[A27]中任一項所記載之記憶胞單元陣列，其中非揮發性記憶胞包含非揮發性元件及選擇元件，且非揮發性記憶體元件包含相變化型記憶體元件。

Claims (20)

  1. 一種記憶胞單元陣列，其係將記憶胞單元於第1方向及第2方向上配置為二維矩陣狀，該記憶胞單元包含：複數條第1配線，其等係於第1方向延伸；複數條第2配線，其等係與第1配線於上下方向隔開而配置，且於與第1配線不同之第2方向延伸；及非揮發性記憶胞，其等配置於第1配線與第2配線重疊之區域，且連接於第1配線及第2配線；且各記憶胞單元係於記憶胞單元之下方具備控制記憶胞單元之動作之控制電路，控制電路包含：第1控制電路，其經由第1配線而控制構成記憶胞單元之非揮發性記憶胞之動作；及第2控制電路，其經由第2配線而控制構成記憶胞單元之非揮發性記憶胞之動作；且構成記憶胞單元之第2配線連接於構成該記憶胞單元之第2控制電路，構成記憶胞單元之第1配線之一部分連接於構成該記憶胞單元之第1控制電路，構成記憶胞單元之第1配線之其餘部分連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路。
  2. 如請求項1之記憶胞單元陣列，其中於各記憶胞單元中，連接於構成該記憶胞單元之第1控制電路之第1配線，與連接於構成鄰接記憶胞單元之第1控制電路之第1配線交錯配置。
  3. 如請求項1之記憶胞單元陣列，其中控制電路係藉由層間絕緣層被覆，第1控制電路與第1配線係經由形成於層間絕緣層之第1接觸孔而連接，第2控制電路與第2配線係經由形成於層間絕緣層之第2接觸孔而連接。
  4. 如請求項3之記憶胞單元陣列，其中控制電路係藉由層間絕緣層被覆，第1控制電路與第1配線係經由第1控制配線、及形成於層間絕緣層之第1接觸孔而連接，第2控制電路與第2配線係經由第2控制配線、及形成於層間絕緣層之第2接觸孔而連接，第1控制電路與第2控制配線未於上下方向重疊，第2控制電路與第1控制配線未於上下方向重疊。
  5. 如請求項3之記憶胞單元陣列，其中於將一記憶胞單元之第1接觸孔、及於第1方向上與該一記憶胞單元鄰接之記憶胞單元之第1接觸孔投影至與第2方向平行之假想垂直面時，第1接觸孔之投影像之位置係沿第2方向而位於等間隔。
  6. 如請求項1之記憶胞單元陣列，其中第2配線係於端部連接於第2控制電路。
  7. 如請求項1之記憶胞單元陣列，其中記憶胞單元沿第2方向配置為1行，且沿第1方向互相錯開而配置。
  8. 如請求項7之記憶胞單元陣列，其中記憶胞單元係沿第2方向配置為1行，且沿第1方向以沿第2方向之記憶胞單元之長度之1/2互相錯開而配置。
  9. 如請求項8之記憶胞單元陣列，其中構成記憶胞單元之第1配線之一半連接於構成該記憶胞單元之第1控制電路，且構成該記憶胞單元之第1配線之其餘之一半，連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路。
  10. 如請求項1之記憶胞單元陣列，其中記憶胞單元係基於砌磚圖案之順磚砌合圖案而配置。
  11. 如請求項10之記憶胞單元陣列，其中構成記憶胞單元之第1配線之一半，連接於構成該記憶胞單元之第1控制電路，且構成記憶胞單元之第1配線之其餘之一半，連接於構成於第1方向鄰接之鄰接記憶胞單元之第1控制電路。
  12. 如請求項1之記憶胞單元陣列，其中第1控制電路係由第1-1控制電路及第1-2控制電路之2個電路構成；第2控制電路係由第2-1控制電路及第2-2控制電路之2個電路構成；第1-1控制電路係沿與第2方向平行地延伸之控制電路之第1邊而配置；第1-2控制電路係沿與第2方向平行地延伸、且與第1邊對向之控制電路之第3邊而配置；第2-1控制電路係沿與第1方向平行地延伸之控制電路之第2邊而配置；第2-2控制電路係沿與第1方向平行地延伸、且與第2邊對向之控制電路之第4邊而配置。
  13. 如請求項12之記憶胞單元陣列，其中第2-1控制電路係以佔第2邊全體、且佔第1邊之一部分及第3邊之一部分之方式配置；第2-2控制電路係以佔第4邊全體、且佔第1邊之一部分及第3邊之一部分之方式配置；第1-1控制電路係以佔第1邊之一部分之方式配置；第1-2控制電路係以佔第3邊之一部分之方式配置。
  14. 如請求項1之記憶胞單元陣列，其中第2控制電路係由第2-1控制電路及第2-2控制電路之2個電路構成；第2-1控制電路係沿與第1方向平行地延伸之控制電路之第2邊而配置；第2-2控制電路係沿與第1方向平行地延伸、且與第2邊對向之控制電路之第4邊而配置；第1控制電路係自與第2方向平行地延伸之控制電路之第1邊遍至與第1邊對向之控制電路之第3邊而配置。
  15. 如請求項1之記憶胞單元陣列，其中第1控制電路係由第1-1控制電路及第1-2控制電路之2個電路構成；第2控制電路係自與第1方向平行地延伸之控制電路之第2邊遍至與第2邊對向之控制電路之第4邊而配置；第1-1控制電路係沿與第2方向平行地延伸之控制電路之第1邊而配置；第1-2控制電路係沿與第1方向平行地延伸、且與第1邊對向之控制電路之第3邊而配置。
  16. 如請求項1之記憶胞單元陣列，其中非揮發性記憶胞係經N層(其中，N≧2)之多層化。
  17. 如請求項16之記憶胞單元陣列，其中第1配線係形成於N層之第1配線層，第2配線係形成於N層之第2配線層，且於第1配線層與第2配線層之間形成有非揮發性記憶胞。
  18. 如請求項16之記憶胞單元陣列，其中第1配線係形成於(N/2+1)層(其中，N為2以上之偶數)之第1配線層，第2配線係形成於(N/2)層之第2配線層，且於第1配線層與第2配線層之間形成有非揮發性記憶胞。
  19. 如請求項16之記憶胞單元陣列，其中第1配線係形成於(N/2)層(其中，N為2以上之偶數)之第1配線層，第2配線係形成於(N/2+1)層之第2配線層，且於第1配線層與第2配線層之間形成有非揮發性記憶胞。
  20. 如請求項16之記憶胞單元陣列，其中第1配線係形成於{(N+1)/2}層(其中，N為3以上之奇數)之第1配線層，第2配線係形成於{(N+1)/2}層之第2配線層，且於第1配線層與第2配線層之間形成有非揮發性記憶胞。
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