KR20170057254A - 메모리 셀 유닛 어레이 - Google Patents

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KR20170057254A
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memory cell
wiring
cell unit
layer
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하루히코 데라다
마코토 기타가와
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

메모리 셀 유닛 어레이는, 제1 배선(31), 제2 배선, 및 불휘발성 메모리 셀로 구성된 메모리 셀 유닛(10)이, 제1 방향 및 제2 방향으로 2차원 매트릭스 형상으로 배치되어 있으며, 각 메모리 셀 유닛은, 그 하방에 제어 회로를 구비하고 있으며, 제어 회로는 제1 제어 회로(50) 및 제 2제어 회로(60)로 구성되어 있으며, 제2 배선은 제2 제어 회로(60)에 접속되어 있고, 메모리 셀 유닛을 구성하는 제1 배선(31)의 일부는, 이 메모리 셀 유닛을 구성하는 제1 제어 회로(50)에 접속되어 있으며, 제1 배선(31)의 잔부는, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로(50)에 접속되어 있다.

Description

메모리 셀 유닛 어레이{MEMORY CELL UNIT ARRAY}
본 개시는, 메모리 셀 유닛 어레이, 구체적으로는, 복수의 불휘발성 메모리 셀로 구성된 메모리 셀 유닛 어레이에 관한 것이다.
복수의 불휘발성 메모리 셀로 구성된, 소위 크로스 포인트형 메모리 셀 유닛이 잘 알려져 있다. 이 크로스 포인트형 메모리 셀 유닛은,
제1 방향으로 연장되는 복수의 제1 배선(비트선),
제1 배선과 상하 방향으로 이격하여 배치되고, 제1 배선과 상이한 제2 방향으로 연장되는 복수의 제2 배선(워드선), 및
제1 배선과 제2 배선이 중복되는 영역에 배치되고, 제1 배선 및 제2 배선에 접속된 불휘발성 메모리 셀
로 구성되어 있다. 그리고, 제1 배선과 제2 배선의 사이에 인가하는 전압의 방향, 혹은, 제1 배선과 제2 배선의 사이에 흘리는 전류의 방향에 의해, 불휘발성 메모리 셀에 있어서의 정보의 기입, 소거가 행해진다.
이와 같은 크로스 포인트형 메모리 셀 유닛에 있어서 칩 면적을 삭감하기 위해서, 일본 특허공개 제2009-223971호에 개시된 메모리 셀 유닛은, 구성하는 복수의 불휘발성 메모리 셀의 바로 아래에, 2개의 칼럼계 제어 회로 및 2개의 로우계 제어 회로를 구비하고 있으며, 2개의 칼럼계 제어 회로 및 2개의 로우계 제어 회로는 체커보드 형상으로 배치되어 있다.
그런데, 반도체 장치의 집적도를 표현하는 데 일반적으로 사용되는 지표로서, 최소 가공 치수 「F」가 있다. 크로스 포인트형 메모리 셀 유닛에 있어서, 가장 고밀도로 되는 메모리 셀의 구성은, 비트선의 피치를 2F, 워드선의 피치를 2F로 하고, 1개의 메모리 셀이 차지하는 면적을 4F2로 하는 것이다. 제어 회로와 비트선, 워드선을 접속하기 위해서는, 콘택트 홀을 형성할 필요가 있다. 반도체 장치의 제조 프로세스에 있어서 제조 수율을 향상시키기 위한 제약(디자인 룰)으로서, 콘택트 홀의 주위에 있어서 배선의 폭을 최소 가공 치수 「F」보다도 넓게 해야 하는 경우가 많다. 따라서, 어떤 비트선의 단부에 콘택트 홀을 배치하면, 이 비트선에 인접하는 비트선의 같은 측의 단부에는 콘택트 홀을 배치할 수 없다. 왜냐하면, 콘택트 홀을 배치하기 위해서 폭이 넓어진 비트선과, 인접하는 비트선의 간격이, 최소 가공 치수 「F」를 하회하기 때문이다. 따라서, 모든 비트선과 제어 회로를 접속하기 위해서는, 도 49에 모식적인 배치도를 나타내는 바와 같이, 예를 들어 평면상, 홀수 번째에 배치된 비트선에 있어서는, 도 49의 상측 단부에 콘택트 홀을 설치하고, 평면상, 짝수 번째에 배치된 비트선에 있어서는, 도 49의 하측 단부에 콘택트 홀을 설치한다. 워드선에 대해서도 마찬가지이며, 홀수 번째에 배치된 워드선에 있어서는, 도 49의 좌측 단부에 콘택트 홀을 설치하고, 짝수 번째에 배치된 워드선에 있어서는, 도 49의 우측 단부에 콘택트 홀을 설치한다.
일본 특허공개 제2009-223971호
상기의 특허 공개공보에 개시된 크로스 포인트형 메모리 셀 유닛에 있어서의 제어 회로, 콘택트 홀 등의 배치를 모식적으로 도 50a 및 도 50b에 나타내고, 제1 배선(비트선)의 배치를 모식적으로 도 51a에 나타내고, 도 50a의 화살표 B-B 및 화살표 C-C를 따른 모식적인 일부 단면도를 도 51b 및 도 51c에 나타낸다. 이 메모리 셀 유닛에 있어서는, 예를 들어 칼럼계 제어 회로(101A)와 비트선을 접속하는 경우, 칼럼계 제어 회로(101A)에 있어서, 평면상, 홀수 번째에 배치된 비트선(115)에 있어서는, 칼럼계 제어 회로(101A)의 한쪽의 단부에 콘택트 홀(111)을 설치하고, 홀수 번째에 배치된 비트선(115)과 칼럼계 제어 회로(101A)를 콘택트 홀(111)을 통해 접속한다. 한편, 평면상, 짝수 번째에 배치된 비트선(116)에 있어서는, 칼럼계 제어 회로(101A)의 다른 쪽의 단부에 콘택트 홀(112)을 설치할 필요가 있다. 그리고, 칼럼계 제어 회로(101A)와 짝수 번째에 배치된 비트선(116)을, 콘택트 홀(112, 113)을 통해 접속한다. 콘택트 홀(111, 112)을 이와 같이 배치하지 않으면, 전술한 이유에 의해, 가장 고밀도의 배치를 달성할 수 없다. 그리고, 콘택트 홀(112)과 콘택트 홀(113)을, 칼럼계 제어 회로(101A, 101B) 및 로우계 제어 회로(102A, 102B)를 덮는 층간 절연층 위에 형성된 배선(114)에 의해 접속하지 않으면 안 된다. 배선(114)은, 로우계 제어 회로(102B)의 상방에, 층간 절연층을 개재해서 배치되어 있다. 그로 인해, 배선(114)에 기인한 기생 용량의 발생, 배선(114)에 있어서의 노이즈 발생, 배선(114)과 로우계 제어 회로(102B) 사이의 간섭과 같은 문제가 발생하기 쉽다. 도시는 하지 않았지만, 칼럼계 제어 회로(101B)와 홀수 번째에 배치된 비트선을 접속하는 배선에서도 마찬가지의 문제가 발생하고, 워드선과 로우계 제어 회로(102A, 102B)를 접속하는 배선에서도 마찬가지의 문제가 발생한다.
따라서, 본 개시의 목적은, 불휘발성 메모리 셀의 가장 고밀도의 배치를 가능하게 하는 구성, 구조를 갖는 크로스 포인트형 메모리 셀 유닛이 2차원 매트릭스 형상으로 배치된 메모리 셀 유닛 어레이를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 개시의 메모리 셀 유닛 어레이는,
제1 방향으로 연장되는 복수의 제1 배선,
제1 배선과 상하 방향으로 이격하여 배치되고, 제1 배선과 상이한 제2 방향으로 연장되는 복수의 제2 배선, 및
제1 배선과 제2 배선이 중복되는 영역에 배치되고, 제1 배선 및 제2 배선에 접속된 불휘발성 메모리 셀
로 구성된 메모리 셀 유닛이, 제1 방향 및 제2 방향으로 2차원 매트릭스 형상으로 배치되어 있으며,
각 메모리 셀 유닛은, 메모리 셀 유닛의 하방에, 메모리 셀 유닛의 동작을 제어하는 제어 회로를 구비하고 있으며,
제어 회로는, 제1 배선을 통해 메모리 셀 유닛을 구성하는 불휘발성 메모리 셀의 동작을 제어하는 제1 제어 회로 및 제2 배선을 통해 메모리 셀 유닛을 구성하는 불휘발성 메모리 셀의 동작을 제어하는 제2 제어 회로로 구성되어 있으며,
메모리 셀 유닛을 구성하는 제2 배선은, 상기 메모리 셀 유닛을 구성하는 제2 제어 회로에 접속되어 있고,
메모리 셀 유닛을 구성하는 제1 배선의 일부는, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며,
메모리 셀 유닛을 구성하는 제1 배선의 잔부는, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있다.
본 개시의 메모리 셀 유닛 어레이에 있어서, 메모리 셀 유닛을 구성하는 제1 배선의 일부는, 이 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며, 메모리 셀 유닛을 구성하는 제1 배선의 잔부는, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으므로, 불휘발성 메모리 셀의 가장 고밀도의 배치를 가능하게 하는 구성, 구조를 갖는 메모리 셀 유닛이 2차원 매트릭스 형상으로 배치된 메모리 셀 유닛 어레이를 제공할 수 있다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시로서 한정되는 것은 아니며, 또한, 부가적인 효과가 있어도 된다.
도 1은, 실시예 1의 메모리 셀 유닛 어레이의 일부분을 모식적으로 나타내는 평면도이며, 제1 배선의 일부를 나타낸다.
도 2는, 실시예 1의 메모리 셀 유닛 어레이의 일부분을 모식적으로 나타내는 평면도이며, 제2 배선의 일부를 나타낸다.
도 3a는, 실시예 1에 있어서의 불휘발성 메모리 셀을 모식적으로 나타내는 사시도이며, 도 3b 및 도 3c는, 실시예 1에 있어서의 불휘발성 메모리 셀의 등가 회로도이다.
도 4는, 실시예 1에 있어서의 불휘발성 메모리 셀을 개념적으로 나타내는 사시도이다.
도 5는, 실시예 1의 메모리 셀 유닛 어레이의 일부분을 모식적으로 나타내는 평면도이며, 제1 배선의 일부를 나타낸다.
도 6은, 제1 방향과 평행한 가상 수직면에서 실시예 1의 메모리 셀 유닛 어레이를 절단했을 때의, 모식적인 일부 단면도이다.
도 7은, 제1 방향과 평행한 다른 가상 수직면에서 실시예 1의 메모리 셀 유닛 어레이를 절단했을 때의, 모식적인 일부 단면도이다.
도 8은, 제1 방향과 평행한 다른 가상 수직면에서 실시예 1의 메모리 셀 유닛 어레이를 절단했을 때의, 모식적인 일부 단면도이다.
도 9는, 제1 방향과 평행한 다른 가상 수직면에서 실시예 1의 메모리 셀 유닛 어레이를 절단했을 때의, 모식적인 일부 단면도이다.
도 10a 및 도 10b는, 실시예 1의 메모리 셀 유닛 어레이에 있어서, 도 6의 화살표(10A) 및 화살표(10B)를 따라 바라본 모식적인 부분적 평면도이다.
도 11a 및 도 11b는, 실시예 1의 메모리 셀 유닛 어레이에 있어서, 도 6의 화살표(11A) 및 화살표(11B)를 따라 바라본 모식적인 부분적 평면도이다.
도 12a 및 도 12b는, 제2 방향과 평행한 가상 수직면에서 실시예 1의 메모리 셀 유닛 어레이를 절단했을 때의, 모식적인 일부 단면도이다.
도 13a 및 도 13b는, 실시예 1의 메모리 셀 유닛 어레이에 있어서, 도 12a 및 도 12b의 화살표(13A) 및 화살표(13B)를 따라 바라본 모식적인 부분적 평면도이다.
도 14a 및 도 14b는, 실시예 1의 메모리 셀 유닛 어레이에 있어서, 도 12a 및 도 12b의 화살표(14A) 및 화살표(14B)를 따라 바라본 모식적인 부분적 평면도이다.
도 15는, 실시예 1의 메모리 셀 유닛 어레이에 있어서, 도 12a 및 도 12b의 화살표(15)를 따라 바라본 모식적인 부분적 평면도이다.
도 16은, 제1 방향과 평행한 가상 수직면에서 실시예 1의 메모리 셀 유닛 어레이의 변형예를 절단했을 때의, 모식적인 일부 단면도이다.
도 17a 및 도 17b는, 실시예 1의 메모리 셀 유닛 어레이의 변형예에 있어서, 도 16의 화살표(17A) 및 화살표(17B)를 따라 바라본 모식적인 부분적 평면도이다.
도 18a 및 도 18b는, 실시예 1의 메모리 셀 유닛 어레이의 변형예에 있어서, 도 16의 화살표(18A) 및 화살표(18B)를 따라 바라본 모식적인 부분적 평면도이다.
도 19는, 실시예 2에 있어서의 불휘발성 메모리 셀을 모식적으로 나타내는 사시도이다.
도 20은, 실시예 2의 메모리 셀 유닛 어레이의 구성 요소를 설명하기 위한 개념적인 일부 단면도이다.
도 21a 및 도 21b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 20의 화살표(21A) 및 화살표(21B)를 따라 바라본 모식적인 부분적 평면도이다.
도 22a 및 도 22b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 20의 화살표(22A) 및 화살표(22B)를 따라 바라본 모식적인 부분적 평면도이다.
도 23a 및 도 23b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 20의 화살표(23A) 및 화살표(23B)를 따라 바라본 모식적인 부분적 평면도이다.
도 24a 및 도 24b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 20의 화살표(24A) 및 화살표(24B)를 따라 바라본 모식적인 부분적 평면도이다.
도 25a 및 도 25b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 20의 화살표(25A) 및 화살표(25B)를 따라 바라본 모식적인 부분적 평면도이다.
도 26은, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 20의 화살표(26)를 따라 바라본 모식적인 부분적 평면도이다.
도 27은, 실시예 2의 메모리 셀 유닛 어레이의 구성 요소를 설명하기 위한 개념적인 일부 단면도이다.
도 28a 및 도 28b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 27의 화살표(28A) 및 화살표(28B)를 따라 바라본 모식적인 부분적 평면도이다.
도 29a 및 도 29b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 27의 화살표(29A) 및 화살표(29B)를 따라 바라본 모식적인 부분적 평면도이다.
도 30a 및 도 30b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 27의 화살표(30A) 및 화살표(30B)를 따라 바라본 모식적인 부분적 평면도이다.
도 31a 및 도 31b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 27의 화살표(31A) 및 화살표(31B)를 따라 바라본 모식적인 부분적 평면도이다.
도 32a 및 도 3b는, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 27의 화살표(32A) 및 화살표(32B)를 따라 바라본 모식적인 부분적 평면도이다.
도 33은, 실시예 3에 있어서의 불휘발성 메모리 셀을 모식적으로 나타내는 사시도이다.
도 34는, 실시예 3의 메모리 셀 유닛 어레이의 구성 요소를 설명하기 위한 개념적인 일부 단면도이다.
도 35는, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(35)를 따라 바라본 모식적인 부분적 평면도이다.
도 36은, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(36)를 따라 바라본 모식적인 부분적 평면도이다.
도 37은, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(37)를 따라 바라본 모식적인 부분적 평면도이다.
도 38은, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(38)를 따라 바라본 모식적인 부분적 평면도이다.
도 39는, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(39)를 따라 바라본 모식적인 부분적 평면도이다.
도 40은, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(40)를 따라 바라본 모식적인 부분적 평면도이다.
도 41은, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(41)를 따라 바라본 모식적인 부분적 평면도이다.
도 42는, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(42)를 따라 바라본 모식적인 부분적 평면도이다.
도 43은, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(43)를 따라 바라본 모식적인 부분적 평면도이다.
도 44는, 실시예 4에 있어서의 불휘발성 메모리 셀을 모식적으로 나타내는 사시도이다.
도 45는, 실시예 5에 있어서의 메모리 셀 유닛의 배치의 변형예를 설명하는 도면이다.
도 46은, 실시예 5에 있어서의 메모리 셀 유닛의 배치의 변형예를 설명하는 도면이다.
도 47은, 실시예 5에 있어서의 메모리 셀 유닛의 배치의 변형예를 설명하는 도면이다.
도 48은, 실시예 5에 있어서의 메모리 셀 유닛의 배치의 변형예를 설명하는 도면이다.
도 49는, 종래의 크로스 포인트형 메모리 셀 유닛에 있어서의 비트선, 워드선, 콘택트 홀의 배치를 모식적으로 나타내는 도면이다.
도 50a 및 도 50b는, 일본 특허공개 제2009-223971호에 개시된 크로스 포인트형 메모리 셀 유닛에 있어서의 제어 회로, 콘택트 홀 등의 배치를 모식적으로 나타내는 도면이다.
도 51a는, 도 50a, 도 50b에 도시한 일본 특허공개 제2009-223971호에 개시된 크로스 포인트형 메모리 셀 유닛에 있어서의 제1 배선(비트선)의 배치를 모식적으로 나타내는 도면이며, 도 51b 및 도 51c는, 도 50a의 화살표 B-B 및 화살표 C-C를 따른 모식적인 일부 단면도이다.
이하, 도면을 참조하여, 실시예에 기초하여 본 개시를 설명하지만, 본 개시는 실시예로 한정되는 것은 아니며, 실시예에 있어서의 다양한 수치나 재료는 예시이다. 또한, 설명은, 이하의 순서로 행한다.
1. 본 개시의 메모리 셀 유닛 어레이, 전반에 관한 설명
2. 실시예 1(본 개시의 메모리 셀 유닛 어레이)
3. 실시예 2(실시예 1의 변형)
4. 실시예 3(실시예 1의 다른 변형)
5. 실시예 4(실시예 1의 또 다른 변형)
6. 실시예 5(제어 회로의 배치의 변형예)
7. 기타
<본 개시의 메모리 셀 유닛 어레이, 전반에 관한 설명>
본 개시의 메모리 셀 유닛 어레이에 있어서는, 각 메모리 셀 유닛에 있어서, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속된 제1 배선과, 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속된 제1 배선은, 교대로 배치되어 있는 형태로 할 수 있다.
상기의 바람직한 형태를 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서,
제어 회로는 층간 절연층에 의해 피복되어 있으며,
제1 제어 회로와 제1 배선은, 층간 절연층에 형성된 제1 콘택트 홀을 통해 접속되어 있으며,
제2 제어 회로와 제2 배선은, 층간 절연층에 형성된 제2 콘택트 홀을 통해 접속되어 있는 형태로 할 수 있다. 또는,
제어 회로는 층간 절연층에 의해 피복되어 있으며,
제1 제어 회로와 제1 배선은, 제1 제어 배선, 및 층간 절연층에 형성된 제1 콘택트 홀을 통해 접속되어 있고,
제2 제어 회로와 제2 배선은, 제2 제어 배선, 및 층간 절연층에 형성된 제2 콘택트 홀을 통해 접속되어 있으며,
제1 제어 회로와 제2 제어 배선은, 상하 방향에서 겹치지 않고,
제2 제어 회로와 제1 제어 배선은, 상하 방향에서 겹치지 않는 형태로 할 수 있다. 그리고, 이들의 경우, 하나의 메모리 셀 유닛에 있어서의 제1 콘택트 홀과, 제1 방향에 있어서 상기 하나의 메모리 셀 유닛에 인접하는 메모리 셀 유닛에 있어서의 제1 콘택트 홀을, 제2 방향에 평행한 가상 수직면에 사영했을 때, 제1 콘택트 홀의 사영 상의 위치는 제2 방향을 따라서 등간격으로 위치하는 형태로 할 수 있다.
이상으로 설명한 각종의 바람직한 형태를 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서, 제2 배선은, 단부에 있어서 제2 제어 회로에 접속되어 있는 형태로 할 수 있다.
평면상, 홀수 번째의 제2 배선의 일단부는, 후술하는 제2 제어 회로의 한쪽에 접속되고, 평면상, 짝수 번째의 제2 배선의 일단부는, 후술하는 제2 제어 회로의 다른 쪽에 접속된다. 하나의 메모리 셀 유닛에 속하는 제1 배선은, 제1 방향을 따라서 이 하나의 메모리 셀 유닛에 인접하는 메모리 셀 유닛에 속하는 제1 배선과 공통이며, 제1 배선의 대략 중앙부에 있어서, 제1 배선은 제1 제어 회로에 접속되어 있다.
또한, 이상으로 설명한 각종의 바람직한 형태를 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서, 메모리 셀 유닛은, 제2 방향을 따라서 일렬로 배치되어 있으며, 제1 방향을 따라서 서로 어긋나게 배치되어 있는 형태로 할 수 있다. 그리고, 이 경우, 메모리 셀 유닛은, 제2 방향을 따라서 일렬로 배치되어 있으며, 제1 방향을 따라서, 제2 방향을 따른 메모리 셀 유닛의 길이의 1/2만큼 서로 어긋나게 배치되어 있는 구성으로 할 수 있고, 나아가, 메모리 셀 유닛을 구성하는 제1 배선의 절반은, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며, 메모리 셀 유닛을 구성하는 제1 배선의 나머지 절반은, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있는 구성으로 할 수 있다.
또한, 이상으로 설명한 각종의 바람직한 형태를 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서, 메모리 셀 유닛은, 벽돌 깔기 패턴에 있어서의 스트레처 본드 패턴에 기초하여 배치되어 있는 구성으로 할 수 있다. 그리고, 이 경우, 메모리 셀 유닛을 구성하는 제1 배선의 절반은, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며, 메모리 셀 유닛을 구성하는 제1 배선의 나머지 절반은, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있는 구성으로 할 수 있다.
또한, 이상으로 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서,
제1 제어 회로는, 제1-1 제어 회로 및 제1-2 제어 회로의 2개의 회로로 구성되어 있으며,
제2 제어 회로는, 제2-1 제어 회로 및 제2-2 제어 회로의 2개의 회로로 구성되어 있으며,
제1-1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변을 따라서 배치되어 있으며,
제1-2 제어 회로는, 제2 방향에 평행하게 연장되고, 제1 변과 대향하는 제어 회로의 제3 변을 따라서 배치되어 있으며,
제2-1 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변을 따라서 배치되어 있으며,
제2-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제2 변과 대향하는 제어 회로의 제4 변을 따라서 배치되어 있는 형태로 할 수 있다. 그리고, 이 경우,
제2-1 제어 회로는, 제2 변의 전부를 차지하고, 또한, 제1 변의 일부 및 제3 변의 일부를 차지하도록 배치되어 있으며,
제2-2 제어 회로는, 제4 변의 전부를 차지하고, 또한, 제1 변의 일부 및 제3 변의 일부를 차지하도록 배치되어 있으며,
제1-1 제어 회로는, 제1 변의 일부를 차지하도록 배치되어 있으며,
제1-2 제어 회로는, 제3 변의 일부를 차지하도록 배치되어 있는 구성으로 할 수 있고, 또한, 이들의 경우, 제어 회로의 중심에 대하여, 제1-1 제어 회로가 차지하는 영역과 제1-2 제어 회로가 차지하는 영역은 점대칭(2회 대칭)으로 배치되어 있으며, 제어 회로의 중심에 대하여, 제2-1 제어 회로가 차지하는 영역과 제2-2 제어 회로가 차지하는 영역은 점대칭(2회 대칭)으로 배치되어 있는 구성, 혹은, 제어 회로의 중심을 통과하고, 제2 방향에 평행한 축선에 대하여, 제1-1 제어 회로가 차지하는 영역과 제1-2 제어 회로가 차지하는 영역은 선대칭으로 배치되어 있으며, 제어 회로의 중심을 통과하고, 제1 방향에 평행한 축선에 대하여, 제2-1 제어 회로가 차지하는 영역과 제2-2 제어 회로가 차지하는 영역은 선대칭으로 배치되어 있는 구성으로 할 수 있다. (제1 제어 회로의 제2 방향을 따른 길이)/(제어 회로 전체의 제2 방향을 따른 길이)의 비율로서, 1/3 내지 2/3, 바람직하게는 1/2를 예시할 수 있다. 또한, 하나의 메모리 셀 유닛에 있어서의 제1 제어 회로의 제2 방향을 따른 길이를 L1, 하나의 메모리 셀 유닛에 인접한 인접 메모리 셀 유닛에 있어서의 제1 제어 회로의 제2 방향을 따른 길이(구체적으로는, 하나의 메모리 셀 유닛을 구성하는 제1 배선의 잔부에 접속된, 인접 메모리 셀 유닛을 구성하는 제1 제어 회로의 부분의 제2 방향을 따른 길이)를 L1', 제어 회로 전체의 제2 방향을 따른 길이를 L0으로 했을 때,
L0=L1+L1'
를 만족하는 것이 바람직하지만, 경우에 따라서는,
L0>L1+L1'
여도 된다.
또한, 이상으로 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서,
제2 제어 회로는, 제2-1 제어 회로 및 제2-2 제어 회로의 2개의 회로로 구성되어 있으며,
제2-1 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변을 따라서 배치되어 있으며,
제2-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제2 변과 대향하는 제어 회로의 제4 변을 따라서 배치되어 있으며,
제1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변으로부터, 제1 변과 대향하는 제어 회로의 제3 변에 걸쳐 배치되어 있는 구성으로 할 수 있다.
또한, 이상으로 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서,
제1 제어 회로는, 제1-1 제어 회로 및 제1-2 제어 회로의 2개의 회로로 구성되어 있으며,
제2 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변으로부터, 제2 변과 대향하는 제어 회로의 제4 변에 걸쳐 배치되어 있으며,
제1-1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변을 따라서 배치되어 있으며,
제1-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제1 변과 대향하는 제어 회로의 제3 변을 따라서 배치되어 있는 구성으로 할 수 있다.
또한, 이상으로 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서, 불휘발성 메모리 셀은 N층(단, N≥2)으로 다층화되어 있는 형태로 할 수 있다. 그리고, 이 경우,
제1 배선은 N층의 제1 배선층에 형성되어 있고, 제2 배선은 N층의 제2 배선층에 형성되어 있으며,
제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는 구성으로 할 수 있으며, 또는,
제1 배선은 (N/2+1)층(단, N은 2 이상의 짝수)의 제1 배선층에 형성되어 있고, 제2 배선은 (N/2)층의 제2 배선층에 형성되어 있으며,
제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는 구성으로 할 수 있으며, 또는,
제1 배선은 (N/2)층(단, N은 2 이상의 짝수)의 제1 배선층에 형성되어 있고, 제2 배선은 (N/2+1)층의 제2 배선층에 형성되어 있으며,
제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는 구성으로 할 수 있으며, 또는,
제1 배선은 {(N+1)/2}층(단, N은 3 이상의 홀수)의 제1 배선층에 형성되어 있고, 제2 배선은 {(N+1)/2}층의 제2 배선층에 형성되어 있으며,
제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는 구성으로 할 수 있다.
이상으로 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 메모리 셀 유닛 어레이에 있어서, 불휘발성 메모리 셀은 불휘발성 메모리 소자를 포함하는데, 불휘발성 메모리 소자로서, 예를 들어,
(A) 상변화형의 불휘발성 메모리 소자(Phase Change RAM, PCRAM)
(B) TMR(Tunnel Magnetoresistance) 효과를 사용한 MRAM(Magnetic Random Access Memory)인 터널 자기 저항 효과 소자
(C) 스핀 토크에 의해 기억층의 자화가 반전됨으로써, 정보의 기입, 소거를 행하는, 즉, 스핀 주입에 의한 자화 반전을 응용한 스핀 주입형 자기 저항 효과 소자
(D) 강유전체 재료를 사용한 강유전체형 불휘발성 반도체 메모리 소자(FeRAM, Ferroelectric Random Access Memory)
(E) 전극 간에 전극 간 물질층이 형성되고, 전극 간으로의 전압의 인가 상태에 따라 전극 반응 저해층으로 될 수 있는 산화 환원 반응 활성 물질을 포함하고, 전극 간으로의 전압의 인가 상태에 따라서, 전극과 전극 간 물질층 사이의 계면 영역을 따라서 전극 반응 저해층이 형성되거나, 혹은, 소멸되고, 또는, 전극 반응 저해층의 면적이 증감되는 불휘발성 메모리 소자
(F) 카본 나노 튜브 메모리 소자(카본 나노 튜브, 그 자체에 의해 메모리 소자가 구성되는 것이나, 각종 불휘발성 메모리 셀(각종 불휘발성 메모리 소자)에 있어서의 배선이나 전극을 카본 나노 튜브로 구성하는 것)
(G) 유기 박막 메모리 소자(정보를 기억하는 유기 화합물층에 유기 재료를 사용하는 것)
를 들 수 있다. 이들 불휘발성 메모리 소자의 구성, 구조는, 주지의 구성, 구조로 할 수 있다.
상변화형의 불휘발성 메모리 소자는, 2개의 전극 간에 메모리부로서 기능하는 저항 변화층을 배치한 구조를 갖는다. 여기서, 저항 변화층에 있어서는, 전기 저항값(이하, 단순히 『저항값』이라 칭하는 경우가 있음)이 변화됨으로써 정보를 기억한다. 그리고, 이 경우, 상변화형(저항 변화형)의 불휘발성 메모리 소자는, 예를 들어
(a) 금속을 포함하는 이온 전도체로 이루어지는 저항 변화층을 갖고 있는 형태
(b) 고저항층과 이온원층(이온 공급원층)의 적층 구조로 이루어지는 저항 변화층을 갖고 있는 형태
(c) 칼코게나이드계 재료로 이루어지는 저항 변화층을 갖고 있는 형태
(d) 전계 유기 거대 저항 변화 효과(CER 효과: Colossal Electro-Resistance 효과)를 갖는 재료로 이루어지는 저항 변화층을 갖고 있는 형태
(e) 거대 자기 저항 변화 효과(CMR 효과: Colossal Magneto-Resistance 효과)를 갖는 재료로 이루어지는 저항 변화층을 갖고 있는 형태
로 할 수 있으며, 또한,
(f) 저항 변화층을 구성하는 상변화 재료가 아몰퍼스 상태와 결정 상태에서 전기 저항이 몇 자리수 다른 것을 이용해서 메모리 소자로서 동작시키는 상변화형 메모리 소자(PRAM)나, PMC(Programmable Metallization Cell)
(g) 금속 산화물을 2개의 전극의 사이에서 끼우고, 전극에 펄스 전압을 인가하는 ReRAM(Resistance Random Access Memory)
을 들 수 있다.
저항 변화층을 금속을 포함하는 이온 전도체로 구성하는 경우, 구체적으로는, 저항 변화층을, 구리(Cu), 은(Ag) 및 아연(Zn)으로 이루어지는 군에서 선택된 적어도 1종류의 원소(원자)와, 텔루륨(Te), 황(S) 및 셀레늄(Se)으로 이루어지는 군에서 선택된 적어도 1종류의 원소(칼코겐)(원자)가 포함되어 있는 도전성 또는 반도전성의 박막(예를 들어, GeSbTe, GeTe, GeSe, GeS, SiGeTe, SiGeSbTe로 이루어지는 박막)으로 구성할 수 있다. 또한, 이들 박막과, 예를 들어 Ag, Ag 합금, Cu, Cu 합금, Zn, Zn 합금으로 이루어지는 박막의 적층 구조를 채용해도 되거나, 또는, 이들 박막의 전체 혹은 막 두께 방향의 일부분에, 희토류 원소 중, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb 및 Y로 이루어지는 군에서 선택된 적어도 1종류의 희토류 원소의 산화물로 이루어지는 막(희토류 산화물 박막)이나, Hf, Ta, W 등의 산화막이 형성된 구성으로 할 수도 있다. 또는, 게르마늄(Ge), 실리콘(Si), 안티몬(Sb) 및 인듐(In)으로 이루어지는 군에서 선택된 적어도 1종류의 원소(원자)와, 텔루륨(Te), 황(S) 및 셀레늄(Se)으로 이루어지는 군에서 선택된 적어도 1종류의 원소(칼코겐)(원자)가 포함되어 있는 도전성 또는 반도전성의 박막(예를 들어, GeSbTeGd로 이루어지는 아몰퍼스 박막)으로 구성할 수 있다.
저항 변화층이 고저항층과 이온원층의 적층 구조로 이루어지는 경우, 구체적으로는, 이온원층은, 양이온화 가능한 원소로서 적어도 1종의 금속 원소를 포함하고, 또한, 음이온화 가능한 원소로서의 텔루륨(Te), 황(S) 및 셀레늄(Se)으로 이루어지는 군에서 선택된 적어도 1종의 원소(칼코겐)(원자)를 포함하는 구성으로 할 수 있다. 금속 원소와 칼코겐은 결합하여 금속 칼코게나이드층(칼코게나이드계 재료층)을 형성한다. 금속 칼코게나이드층은, 주로 비정질 구조를 갖고, 이온 공급원으로서의 역할을 한다. 여기서, 이온원층은, 초기 상태 또는 소거 상태의 고저항층보다도, 그 저항값이 낮게 형성된다.
금속 칼코게나이드층을 구성하는 금속 원소는, 기입 동작 시에 전극 상에서 환원되어 금속 상태의 전도 경로(필라멘트)를 형성하도록, 전술한 칼코겐이 포함되는 이온원층 중에 있어서 금속 상태로 존재하는 것이 가능한, 화학적으로 안정된 원소인 것이 바람직하고, 이와 같은 금속 원소로서, 구리(Cu), 알루미늄(Al), 게르마늄(Ge), 아연(Zn)이나, 예를 들어 주기율표상의 4A, 5A, 6A족의 전이 금속, 즉, Ti(티타늄), Zr(지르코늄), Hf(하프늄), V(바나듐), Nb(니오븀), Ta(탄탈륨), Cr(크롬), Mo(몰리브덴), 및 W(텅스텐)을 들 수 있으며, 이들 원소의 1종 혹은 2종 이상을 사용할 수 있다. 또한, Al(알루미늄), Cu(구리), Ge(게르마늄), Si(규소) 등을 이온원층으로의 첨가 원소로 해도 된다.
이온원층의 구체적인 구성 재료로서, 예를 들어, ZrTeAl, TiTeAl, CrTeAl, WTeAl, TaTeAl, CuTe를 들 수 있다. 또한, 예를 들어 ZrTeAl에 대하여, Cu를 첨가한 CuZrTeAl, 또한, Ge를 첨가한 CuZrTeAlGe, 나아가, Si를 첨가 원소를 첨가한 CuZrTeAlSiGe를 들 수도 있다. 또는, Al 대신에 Mg을 사용한 ZrTeMg을 들 수도 있다. 금속 칼코게나이드층을 구성하는 금속 원소로서, 지르코늄(Zr) 대신에 티타늄(Ti)이나 탄탈륨(Ta) 등의 다른 전이 금속 원소를 선택한 경우에서도, 마찬가지의 첨가 원소를 사용하는 것이 가능하며, 이온원층의 구체적인 구성 재료로서, 예를 들어, TaTeAlGe 등을 들 수도 있다. 나아가, 텔루륨(Te) 이외에도, 황(S), 셀레늄(Se), 요오드(I)를 사용해도 되며, 이온원층의 구체적인 구성 재료로서, ZrSAl, ZrSeAl, ZrIAl 등을 들 수 있다.
또한, 금속 칼코게나이드층을 구성하는 금속 원소를, 고저항층에 포함되는 텔루륨(Te)과 반응하기 쉬운 금속 원소(M)로 구성함으로써, Te/이온원층(금속 원소 M을 포함함)과 같은 적층 구조로 했을 때, 성막 후의 가열 처리에 의해, M·Te/이온원층과 같은 안정화된 구조를 얻을 수 있다. 여기서, 텔루륨(Te)과 반응하기 쉬운 금속 원소(M)로서, 예를 들어 알루미늄(Al)이나 마그네슘(Mg)을 들 수 있다.
또한, 이온원층에는, 저항 변화층을 형성할 때의 고온 열처리 시의 막 박리를 억제하는 등의 목적으로, 그 밖의 원소가 첨가되어 있어도 된다. 예를 들어, 실리콘(Si)은, 유지 특성의 향상도 동시에 기대할 수 있는 첨가 원소이며, 예를 들어 이온원층에 지르코늄(Zr)과 함께 첨가하는 것이 바람직하다. 단, 실리콘(Si) 첨가량이 지나치게 적으면 막 박리 방지 효과를 기대할 수 없게 되고, 지나치게 많으면 양호한 메모리 동작 특성이 얻어지지 않으므로, 이온원층 중의 실리콘(Si)의 함유량은 10 내지 45원자% 정도의 범위 내인 것이 바람직하다.
고저항층은, 불휘발성 메모리 소자에 소정의 전압을 인가했을 때, 양이온화 가능한 원소로서 적어도 1종의 금속 원소가 고저항층으로 확산됨으로써 그 저항값이 낮아진다. 그리고, 고저항층은, 전기 전도에 있어서의 배리어로서의 기능을 갖고, 초기화 상태 또는 소거 상태에 있어서 전극과 도전 재료층(혹은 배선)의 사이에 소정의 전압을 인가했을 때, 이온원층보다도 높은 저항값을 나타낸다. 고저항층은, 전술한 바와 같이, 예를 들어 음이온 성분으로서 거동하는 텔루륨(Te)을 주성분으로 하는 화합물로 이루어지는 층을 포함한다. 이와 같은 화합물로서, 구체적으로는, 예를 들어 AlTe, MgTe, ZnTe 등을 들 수 있다. 텔루륨(Te)을 함유하는 화합물의 조성에 있어서는, 예를 들어 AlTe에서는 알루미늄(Al)의 함유량은 20원자% 이상 60원자% 이하인 것이 바람직하다. 또는, 고저항층은 알루미늄 산화물(AlOX) 등의 산화물을 포함해도 된다. 또한, 고저항층의 초기 저항값은 1㏁ 이상인 것이 바람직하고, 저저항 상태에 있어서의 저항값은 수 100㏀ 이하인 것이 바람직하다. 즉, 불휘발성 메모리 소자는, 이 고저항층의 저항값을 변화시킴으로써 정보 등을 기억한다. 미세화한 불휘발성 메모리 소자의 저항 상태를 고속으로 판독하기 위해서는, 가능한 한 저저항 상태에 있어서의 저항값을 낮게 하는 것이 바람직하다. 그러나, 20㎂ 내지 50㎂, 2V의 조건에서 정보(데이터) 등을 기입한 경우의 저항값은 40㏀ 내지 100㏀이므로, 불휘발성 메모리 소자의 초기 저항값은 이 값보다 높은 것이 전제로 된다. 또한 한 자리수의 저항 분리폭을 고려하면, 상기의 저항값이 적당하다고 생각된다. 또한, 고저항층은, 단층 구성뿐만 아니라, 다층 구성으로 할 수도 있으며, 이 경우, 음이온 성분으로서 텔루륨을 가장 많이 포함하는 하층이 고저항층측 전극에 접하고, 상층에는 텔루륨 이외의 음이온 성분으로서의 원소가 포함된다. 또는, 고저항층으로서, SiN, SiO2, Gd2O3을 들 수도 있으며, 불소를 포함하는 재료(예를 들어, MgF2, AlF3, CaF2, LiF)를 들 수도 있다.
여기서, 고저항층에 음이온 성분으로서 텔루륨(Te)이 가장 많이 포함되어 있는 것으로 하면, 고저항층의 저저항화 시에 고저항층으로 확산한 금속 원소가 안정화되어, 저저항 상태를 유지하기 쉬워진다. 한편, 텔루륨(Te)은 산화물이나 실리콘 화합물에 비하여 금속 원소와의 결합력이 약하고, 고저항층 중으로 확산한 금속 원소가 이온원층으로 이동되기 쉽기 때문에, 소거 특성이 향상된다. 즉, 저저항 상태에 있어서의 기입 데이터의 유지 특성이 향상됨과 함께, 데이터 소거 시의 저전압화가 가능해진다. 또한, 다수회의 기입·소거 동작에 대하여, 소거 상태에 있어서의 저항값의 변동을 저감하는 것이 가능해진다. 또한, 전기 음성도는, 일반적으로, 칼코게나이드 화합물에서는, 텔루륨<셀레늄<황<산소의 순으로 절댓값이 높아지기 때문에, 고저항층 중에 산소가 적을수록, 또한, 전기 음성도가 낮은 칼코게나이드를 사용할수록 개선 효과가 높다.
전극을 구성하는 재료로서, 예를 들어, W(텅스텐), WN(질화텅스텐), Cu(구리), Al(알루미늄), Mo(몰리브덴), Au(금), Pt(백금), Ti(티타늄), TiN(질화티타늄), TiW(티타늄·텅스텐), Mo(몰리브덴), Ta(탄탈륨) 혹은 실리사이드 등을 들 수 있다. 또한, 전극이, 구리(Cu) 등의 전계에 의해 이온 전도가 발생할 가능성이 있는 재료에 의해 구성되어 있는 경우에는, 전극의 표면을, 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 질화탄탈륨(TaN) 등의 이온 전도나 열 확산하기 어려운 재료로 피복해도 된다. 또한, 이온원층에 Al(알루미늄)이 포함되어 있는 경우에는, 전극을 구성하는 재료로서, Al(알루미늄)보다도 이온화하기 어려운 재료, 예를 들어 Cr(크롬), W(텅스텐), Co(코발트), Si(규소), Au(금), Pd(팔라듐), Mo(몰리브덴), Ir(이리듐), Ti(티타늄) 등 중 적어도 1종을 포함한 금속막이나, 이들 산화막 또는 질화막을 들 수 있다. 도전 재료층(혹은 배선)은, 전극과 마찬가지의 도전 재료를 포함하는 공지의 도전 재료를 사용할 수 있다. 또는, Cr이나 Ti 등으로 이루어지는 하지층과, 그 위에 형성된 Cu층, Au층, Pt층 등의 적층 구조를 갖고 있어도 된다. 나아가, Ta 등의 단층 혹은 Cu, Ti 등과의 적층 구조로 구성할 수도 있다. 전극, 도전 재료층(혹은 배선)은, 예를 들어 스퍼터링법으로 예시되는 PVD법, CVD법에 의해 형성할 수 있다.
정보를 기억할(기입할) 때에는, 초기 상태(고저항 상태)의 불휘발성 메모리 소자에 대하여 「정방향」(예를 들어, 고저항층을 부전위, 이온원층측을 정전위)의 전압 펄스를 가한다. 그 결과, 이온원층에 포함된 금속 원소가 이온화하여 고저항층 중으로 확산하고, 전극 상에서 전자와 결합해서 석출하거나, 또는, 고저항층 중에 머물러 불순물 준위를 형성한다. 이에 의해, 정보 기억층 내에, 보다 구체적으로는 고저항층 내에, 금속 원소를 포함하는 전도 경로가 형성되고, 정보 기억층의 저항이 낮아진다(정보 기억 상태). 그 후, 불휘발성 메모리 소자에 대한 전압의 인가를 제외해도, 정보 기억층은 저저항 상태로 유지된다. 이에 의해 정보가 기입되고, 유지된다. 한번만 기입이 가능한 기억 장치, 소위, PROM(Programmable Read Only Memory)에 사용하는 경우에는, 이 정보 기억 과정만으로 정보의 기억(기록)은 완결된다. 한편, 정보의 여러 번의 재기입이 가능한 기억 장치, 즉, RAM(Random Access Memory) 혹은 EEPROM 등으로의 응용에는 재기입 과정이 필요하다. 정보를 재기입할 때에는, 저저항 상태의 불휘발성 메모리 소자에 대하여 「부방향」(예를 들어, 고저항층을 정전위, 이온원층측을 부전위)의 전압 펄스를 인가한다. 그 결과, 전극 상에 석출하고 있던 금속 원소가 이온화하여 이온원층 중에 용해된다. 이에 의해 금속 원소를 포함하는 전도 경로가 소멸하고, 고저항층의 저항이 높은 상태로 된다(초기 상태 또는 소거 상태). 그 후, 불휘발성 메모리 소자에 대한 전압의 인가를 제거해도, 정보 기억층은 고저항 상태로 유지된다. 이렇게 해서, 기입된 정보가 소거된다. 이와 같은 과정을 반복함으로써, 불휘발성 메모리 소자로의 정보의 기입과 기입된 정보의 소거를 반복해서 행할 수 있다. 불휘발성 메모리 소자에 기억된 정보의 판독에 있어서는, 예를 들어 「정방향」(예를 들어, 고저항층을 부전위, 이온원층측을 정전위)의 전압을 가하지만, 그 값은, 정보를 기억할(기입할) 때 가하는 전압의 값보다도 낮다. 예를 들어, 고저항 상태를 「0」의 정보에, 저저항 상태를 「1」의 정보에, 각각 대응시키면, 정보 기입 과정에서 「0」으로부터 「1」로 바뀌고, 정보 소거 과정에서 「1」로부터 「0」으로 바뀐다. 또한, 저저항 상태로 하는 동작 및 고저항 상태로 하는 동작을, 각각, 기입 동작 및 소거 동작에 대응시켰지만, 이와는 반대의 저항 상태에서, 소거 동작 및 기입 동작을 대응시켜도 된다.
저항 변화층을 칼코게나이드계 재료로 구성하는 경우, 칼코게나이드계 재료로서, GeSbTe, ZnSe, GaSnTe 등의, 금속과 Se나 Te의 화합물을 들 수 있다.
또한, 전계 유기 거대 저항 변화 효과(CER 효과)를 갖는 재료로 저항 변화층을 구성하는 경우, 이러한 재료로서, 3원계 페로브스카이트형 전이 금속 산화물(PrCaMnO3이나 SrTiO3)을 들 수 있으며, 2원계 전이 금속 산화물(CiO, NiO, CuO, TiO2, Fe3O4)을 들 수도 있다.
또한, 상변화형 불휘발성 메모리 소자의 저항 변화층을 구성하는 상변화 재료가 아몰퍼스 상태와 결정 상태에서 전기 저항이 몇 자리수 다른 것을 이용해서 메모리 소자로서 동작시키기 위해서는, 저항 변화층을 칼코게나이드계 재료로 구성한다. 그리고, 저항 변화층에 단시간, 펄스 형상의 대전류(예를 들어, 200마이크로암페어, 20나노초)를 흘린 후, 급냉하면, 저항 변화층을 구성하는 상변화 재료는 아몰퍼스 상태로 되고, 고저항을 나타낸다. 한편, 저항 변화층에 비교적 장시간, 펄스 형상의 소전류(예를 들어, 100마이크로암페어, 100나노초)를 흘린 후, 서냉하면, 저항 변화층을 구성하는 상변화 재료는 결정 상태로 되고, 저저항을 나타낸다.
또한, ReRAM은, 페로브스카이트형 금속 산화물 등의 복수의 금속 원소와 산소로 구성된 다원계 금속 산화물로 이루어지고, 또는, 1종류의 금속 원소와 산소로 구성된 2원계 금속 산화물로 이루어지며, 단극성(무극성)형, 양극성형으로 할 수 있고, 필라멘트형(퓨즈·안티 퓨즈형), 계면형으로 할 수도 있다.
또한, 불휘발성 메모리 소자는, 소위, 자기 저항 효과를 갖는 불휘발성 자기 메모리 소자로 구성할 수 있다. 이와 같은 불휘발성 메모리 소자로서, 구체적으로는, 전류 자장 반전 방식의 터널 자기 저항 효과 소자(MRAM)를 들 수 있으며, 스핀 주입에 의한 자화 반전을 응용한 스핀 주입형 자기 저항 효과 소자(스핀 RAM)를 들 수도 있다. 후자에 있어서는, 면 내 자화 방식 및 수직 자화 방식이 포함된다.
면 내 자화 방식 및 수직 자화 방식의 스핀 주입형 자기 저항 효과 소자에 있어서는, 정보를 기억하는 기억층(기록층, 자화 반전층 혹은 자유층이라고도 불림), 중간층 및 고정층(자화 참조층, 고착층 혹은 자화 고정층이라고도 불림)에 의해, TMR(Tunnel Magnetoresistance) 효과 혹은 GMR(Giant Magnetoresistance, 거대 자기 저항) 효과를 갖는 적층 구조체가 구성되어 있는 구조로 할 수 있다. 반평행의 자화 상태에서, 기입 전류(이하, 『스핀 편극 전류』라 칭하는 경우가 있음)를 기억층으로부터 고정층으로 흘리면, 전자가 고정층으로부터 기억층으로 주입됨으로써 작용하는 스핀 토크에 의해 기억층의 자화가 반전되고, 기억층의 자화 방향과 고정층의 자화 방향과 기억층의 자화 방향이 평행 배열로 된다. 한편, 평행의 자화 상태에서, 스핀 편극 전류를 고정층으로부터 기억층으로 흘리면, 전자가 기억층으로부터 고정층으로 흐름으로써 작용하는 스핀 토크에 의해 기억층의 자화가 반전되고, 기억층의 자화 방향과 고정층의 자화 방향이 반평행 배열로 된다. 또는, 복수의 고정층, 중간층, 기억층, 중간층, 복수의 고정층에 의해, TMR 효과 혹은 GMR 효과를 갖는 적층 구조체가 구성되어 있는 구조(더블·스핀 필터 구조)로 할 수도 있다. 이와 같은 구조에 있어서는, 기억층의 상하에 위치하는 2개의 중간층의 자기 저항 변화에 차를 형성해 둘 필요가 있다. 고정층, 중간층 및 기억층에 의해, TMR 효과를 갖는 적층 구조체가 구성된다는 것은, 자성 재료로 이루어지는 고정층과, 자성 재료로 이루어지는 기억층의 사이에, 터널 절연막으로서 기능하는 비자성체막으로 이루어지는 중간층이 끼워진 구조를 가리킨다. 이러한 중간층은, 기억층과 고정층 사이의 자기적 결합을 끊음과 함께, 터널 전류를 흘리기 위한 역할을 한다.
기억층을 구성하는 재료로서, 니켈(Ni), 철(Fe), 코발트(Co)와 같은 강자성 재료, 이들 강자성 재료의 합금(예를 들어, Co-Fe, Co-Fe-B, Co-Fe-Ni, Fe-Pt, Ni-Fe 등), 혹은, 이들 합금에 가돌리늄(Gd)이 첨가된 합금, 이들 합금에 비자성 원소(예를 들어, 탄탈륨, 붕소, 크롬, 백금, 실리콘, 탄소, 질소 등)를 섞은 합금(예를 들어, Co-Fe-B 등), Co, Fe, Ni 중 1종류 이상을 포함하는 산화물(예를 들어, 페라이트: Fe-MnO 등), 하프 메탈릭 강자성 재료라 불리는 1군의 금속 간 화합물(호이스라 합금: NiMnSb, Co2MnGe, Co2MnSi, Co2CrAl 등), 산화물(예를 들어, (La, Sr)MnO3, CrO2, Fe3O4 등)을 들 수 있다. 또는, 수직 자화형에 있어서, 수직 자기 이방성을 한층 증가시키기 위해서, 이러한 합금에 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho) 등의 중희토류를 첨가해도 되며, 이들을 포함하는 합금을 적층해도 된다. 기억층이나 고정층의 결정성은, 본질적으로 임의이며, 다결정이어도 되고, 단결정이어도 되고, 비정질이어도 된다. 또한, 기억층은, 단층 구성으로 할 수도 있고, 전술한 복수의 서로 다른 강자성 재료층을 적층한 적층 구성으로 할 수도 있으며, 강자성 재료층과 비자성 재료층을 적층한 적층 구성으로 할 수도 있다.
고정층을 구성하는 재료로서, 상기의 기억층을 구성하는 재료(강자성 재료)를 들 수 있고, 또는, 고정층은, Co층과 Pt층의 적층체, Co층과 Pd층의 적층체, Co층과 Ni층의 적층체, Co층과 Tb층의 적층체, Co-Pt 합금층, Co-Pd 합금층, Co-Ni 합금층, Co-Fe 합금층, Co-Tb 합금층, Co층, Fe층, 또는, Co-Fe-B 합금층으로 이루어지는 구성으로 할 수 있고, 또는, 이들 재료에, Ag, Cu, Au, Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Hf, Ir, W, Mo, Nb 등의 비자성 원소를 첨가해서 자기 특성을 조정하거나, 결정 구조나 결정성이나 물질의 안정성 등의 각종 물성을 조정해도 되며, 나아가, 바람직하게는 고정층은 Co-Fe-B 합금층으로 이루어지는 구성으로 할 수 있다. 고정층의 자화 방향은 정보의 기준이므로, 정보의 기억(기록)이나 판독에 의해 자화 방향이 변화해서는 안 되지만, 반드시 특정한 방향으로 고정되어 있을 필요는 없으며, 기억층보다도 보자력을 크게 하거나, 막 두께를 두껍게 하거나, 혹은, 자기 댐핑 상수를 크게 하여, 기억층보다도 자화 방향이 변화하기 어려운 구성, 구조로 하면 된다.
고정층을, 복수의 고정층으로 이루어지는 구조로 할 수도 있으며, 이러한 구조는, 적층 페리 구조라 불린다. 적층 페리 구조는, 반강자성적 결합을 갖는 적층 구조이며, 즉, 2개의 자성 재료층의 층간 교환 결합이 반강자성적이 되는 구조이며, 합성 반강자성 결합(SAF: Synthetic Antiferromagnet)이라고도 불리며, 비자성층의 두께에 의해, 2개의 자성 재료층의 층간 교환 결합이, 반강자성적 혹은 강자성적이 되는 구조를 가리키며, 예를 들어 S. S. Parkin et. al, Physical Review Letters, 7 May, pp 2304-2307(1990)에 보고되어 있다. 비자성층을 구성하는 재료로서, 루테늄(Ru)이나 그 합금을 들 수 있고, 또는, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb나, 이들 합금을 들 수 있다.
또한, 고정층은 정자석 결합 구조를 갖는 구성으로 할 수 있고, 고정층에 인접해서 반강자성체층을 배치해도 된다. 여기서, 정자석 결합 구조란, 2개의 자성 재료층에 있어서, 자성 재료층의 단부면으로부터의 누설 자계에 의해 반강자성적 결합이 얻어지는 구조이다. 반강자성체층을 구성하는 재료로서, 구체적으로는, 철-망간 합금, 니켈-망간 합금, 백금-망간 합금, 백금-크롬-망간 합금, 이리듐-망간 합금, 로듐-망간 합금, 코발트 산화물, 니켈 산화물, 철 산화물(Fe2O3)을 들 수 있다.
중간층은 비자성체막으로 이루어지는 것이 바람직하다. 즉, 스핀 주입형 자기 저항 효과 소자에 있어서, TMR 효과를 갖는 적층 구조체를 구성하는 경우의 중간층은, 절연 재료로 이루어지는 비자성체막으로 구성되는 것이 바람직하다. 여기서, 절연 재료로 이루어지는 비자성체막을 구성하는 재료로서, 마그네슘 산화물(MgO), 마그네슘 질화물, 마그네슘 불화물, 알루미늄 산화물(AlOX), 알루미늄 질화물(AlN), 실리콘 산화물(SiOX), 실리콘 질화물(SiN), TiO2, Cr2O3, Ge, NiO, CdOX, HfO2, Ta2O5, Bi2O3, CaF, SrTiO3, AlLaO3, Al-N-O, BN, ZnS 등의 각종 절연 재료, 유전체 재료, 반도체 재료를 들 수 있다. 한편, GMR 효과를 갖는 적층 구조체를 구성하는 비자성체막을 구성하는 재료로서, Cu, Ru, Cr, Au, Ag, Pt, Ta 등, 혹은, 이들 합금과 같은 도전성 재료를 들 수 있고, 도전성이 높으면(저항률이 수백 μΩ·㎝ 이하), 임의의 비금속 재료로 해도 되지만, 기억층이나 고정층과 계면 반응을 일으키기 어려운 재료를, 적절히 선택하는 것이 바람직하다.
절연 재료로 이루어지는 중간층은, 예를 들어 스퍼터링법으로 형성된 금속막을 산화 혹은 질화함으로써 얻을 수 있다. 보다 구체적으로는, 중간층을 구성하는 절연 재료로서 알루미늄 산화물(AlOX), 마그네슘 산화물(MgO)을 사용하는 경우, 예를 들어 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 대기 중에서 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 플라즈마 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 IPC 플라즈마로 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 중에서 자연 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 라디칼로 산화하는 방법, 스퍼터링법으로 형성된 알루미늄이나 마그네슘을 산소 중에서 자연 산화시킬 때 자외선을 조사하는 방법, 알루미늄이나 마그네슘을 반응성 스퍼터링법으로 성막하는 방법, 알루미늄 산화물(AlOX)이나 마그네슘 산화물(MgO)을 스퍼터링법으로 성막하는 방법을 예시할 수 있다.
이상으로 설명한 다양한 층은, 예를 들어 스퍼터링법, 이온빔 퇴적법, 진공 증착법으로 예시되는 물리적 기상 성장법(PVD법), ALD(Atomic Layer Deposition)법으로 대표되는 화학적 기상 성장법(CVD법)으로 형성할 수 있다. 또한, 이들 층의 패터닝은, 반응성 이온 에칭법(RIE법)이나 이온 밀링법(이온빔 에칭법)으로 행할 수 있다. 다양한 층을 진공 장치 내에서 연속적으로 형성하는 것이 바람직하며, 그 후, 패터닝을 행하는 것이 바람직하다.
고정층과 제1 배선(혹은 제2 배선)의 전기적인 접속 상태로서, 제1 배선(혹은 제2 배선)이, 직접, 고정층에 접속되어 있는 형태를 들 수 있으며, 또는, 제1 배선(혹은 제2 배선)이, 반강자성체층을 개재하여 고정층에 접속되어 있는 형태를 들 수 있다. 고정층이 제1 배선에 접속되어 있는 경우, 제1 배선으로부터 고정층을 개재하여, 또한, 고정층이 제2 배선에 접속되어 있는 경우, 제2 배선으로부터 고정층을 개재하여, 스핀 편극 전류를 기억층 내에 주입함으로써, 기억층에 있어서의 자화의 방향이 규정되고, 기억층에 정보가 기입된다. 제1 배선(혹은 제2 배선)과 반강자성체층의 사이에는, 반강자성체층의 결정성 향상을 위해 Ta, Cr, Ru, Ti 등으로 이루어지는 하지층을 형성해도 된다.
기억층과 배선의 사이에는, 배선이나 접속부를 구성하는 원자와 기억층을 구성하는 원자의 상호 확산 방지, 접촉 저항의 저감, 기억층의 산화 방지를 위해서, 캡층을 형성하는 것이 바람직하다. 캡층으로서, Ta층, Ru층, Pt층, Ti층, W층, MgO층, Ru막/Ta막의 적층 구조를 들 수 있다.
수직 자화 방식의 스핀 주입형 자기 저항 효과 소자에 있어서, 적층 구조체의 입체 형상은, 원기둥형(원통형)인 것이, 가공의 용이함, 기억층에 있어서의 자화 용이축의 방향의 균일성을 확보한다고 하는 관점에서 바람직하지만, 이것으로 한정되는 것이 아니라, 삼각기둥, 사각기둥, 육각기둥, 팔각기둥 등(이들에 있어서는 측변 혹은 옆모서리가 둥글게 되어 있는 것을 포함함), 타원 기둥으로 할 수도 있다. 제1 배선으로부터 제2 배선으로, 또는, 제2 배선으로부터 제1 배선으로, 스핀 편극 전류를 적층 구조체에 흘림으로써, 기억층에 있어서의 자화의 방향을 제1 방향 혹은 제2 방향(제1 방향과는 반대 방향)으로 함으로써, 기억층에 정보가 기입된다. 적층 구조체와 배선의 사이에는, 적층 구조체의 배선과 접하는 자성층의 결정성 향상을 위해 Ta, Cr, Ru, Ti 등으로 이루어지는 하지층을 형성해도 된다.
전극 간 물질층이 형성되고, 전극 반응 저해층이 형성·소멸되며, 또는, 면적이 증감되는 불휘발성 메모리 소자에 있어서, 산화 환원 활성 물질층은, 니켈(Ni), 코발트(Co), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 철(Fe), 알루미늄(Al), 바나듐(V), 산화텅스텐(WO3)의 환원체 (HxWO3) 및 바나듐(V)의 산화물로 이루어지는 군 중 적어도 1종으로 구성되어 있다. 또한, 전극 간 물질층은, 황(S), 셀레늄(Se) 및 텔루륨(Te)과 같은 칼코게나이드계 재료 중 적어도 1종과, 게르마늄(Ge), 실리콘(Si), 안티몬(Sb) 및 인듐(In) 중 적어도 1종을 포함하여 이루어지는 아몰퍼스 박막을 모재로 하고 있다.
제1 배선이나 제2 배선은, 구리(Cu), 알루미늄(Al), 금(Au), 백금(Pt), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), TiN, TiW, WN, 실리사이드 등의 단층 구조로 이루어지고, 또는, Cr이나 Ti 등으로 이루어지는 하지층과, 그 위에 형성된 Cu층, Au층, Pt층 등의 적층 구조를 갖고 있어도 된다. 나아가, Ta 등의 단층혹은 Cu, Ti 등과의 적층 구조로 구성할 수도 있다. 이들 배선은, 예를 들어 스퍼터링법으로 예시되는 PVD법에 의해 형성할 수 있다.
제1 배선, 제2 배선은, 층간 절연층 위에 형성되어 있지만, 층간 절연층을 구성하는 재료로서, 산화실리콘(SiO2), 질화실리콘(SiN), SiON, SOG, NSG, BPSG, PSG, BSG 혹은 LTO를 예시할 수 있고, CVD법이나, 스퍼터링법으로 예시되는 PVD법에 기초하여 형성할 수 있다. 콘택트 홀을 구성하는 재료로서, 불순물이 도핑된 폴리실리콘이나, 텅스텐, Ti, Pt, Pd, Cu, TiW, TiNW, WSi2, MoSi2 등의 고융점 금속이나 금속 실리사이드를 들 수 있으며, CVD법이나, 스퍼터링법으로 예시되는 PVD법에 기초하여 형성할 수 있다. 불휘발성 메모리 셀은 제1 배선과 제2 배선의 사이에 형성되어 있지만, 제1 배선과 불휘발성 메모리 셀의 사이, 또는, 제2 배선과 불휘발성 메모리 셀의 사이에는, 또는, 불휘발성 메모리 셀을 흐르는 전류의 제어를 위한 선택 소자가 설치되어 있다. 여기서, 선택 소자로서, 쌍방향 다이오드나 배리스터 등의 비선형의 전류-전압 특성을 갖는 소자를 들 수 있다. 제어 회로로서, 실리콘 반도체 기판에 형성된 주지의 회로를 들 수 있다. 제어 회로에는, 예를 들어 각종 디코더나 감지 증폭기 등이 포함된다.
실시예 1
실시예 1은, 본 개시의 메모리 셀 유닛 어레이에 관한 것이다. 실시예 1의 메모리 셀 유닛 어레이의 일부분의 모식적인 평면도를 도 1 및 도 2에 도시한다. 또한, 도 1에는 제1 배선의 일부를 나타내고, 도 2에는 제2 배선의 일부를 나타낸다. 또한, 불휘발성 메모리 셀을 모식적으로 도 3a의 사시도로 나타내고, 불휘발성 메모리 셀의 등가 회로도를 도 3b 및 도 3c에 나타낸다. 나아가, 불휘발성 메모리 셀을 개념적으로 나타내는 사시도를 도 4에 도시하고, 메모리 셀 유닛 어레이의 일부분을 모식적으로 나타내는 평면도로서, 제1 배선의 일부를 나타내는 평면도를 도 5에 도시한다. 나아가, 제1 방향과 평행한 가상 수직면에서 메모리 셀 유닛 어레이를 절단했을 때의 모식적인 일부 단면도를 도 6, 도 7, 도 8, 도 9에 나타내고, 도 6의 화살표(10A), 화살표(10B), 화살표(11A), 화살표(11B)를 따라 바라본 모식적인 부분적 평면도를 도 10a, 도 10b, 도 11a, 도 11b에 나타낸다. 또한, 제2 방향과 평행한 다른 가상 수직면에서 메모리 셀 유닛 어레이를 절단했을 때의 모식적인 일부 단면도를 도 12a 및 도 12b에 나타내고, 메모리 셀 유닛 어레이에 있어서, 도 12a 및 도 12b의 화살표(13A), 화살표(13B), 화살표(14A), 화살표(14B), 화살표(15)를 따라 바라본 모식적인 부분적 평면도를, 도 13a, 도 13b, 도 14a, 도 14b, 도 15에 나타낸다. 또한, 모식적인 부분적 평면도에 있어서, 메모리 셀 유닛의 경계를 일점쇄선으로 나타내고, 이들 모식적인 부분적 평면도는, 도 8의 영역 「A」 부분의 모식적인 부분적 평면도이다.
실시예 1의 메모리 셀 유닛 어레이는,
제1 방향으로 연장되는 복수의 제1 배선(31),
제1 배선(31)과 상하 방향으로 이격하여 배치되고, 제1 배선(31)과 상이한 제2 방향으로 연장되는 복수의 제2 배선(41), 및
제1 배선(31)과 제2 배선(41)이 중복되는 영역에 배치되고, 제1 배선(31) 및 제2 배선(41)에 접속된 불휘발성 메모리 셀(20)
로 구성된 메모리 셀 유닛(10)이, 제1 방향 및 제2 방향으로 2차원 매트릭스 형상으로 배치되어 있으며,
각 메모리 셀 유닛(10)은, 메모리 셀 유닛(10)의 하방에, 메모리 셀 유닛(10)의 동작을 제어하는 제어 회로를 구비하고 있으며,
제어 회로는, 제1 배선(31)을 통해 메모리 셀 유닛(10)을 구성하는 불휘발성 메모리 셀(20)의 동작을 제어하는 제1 제어 회로 및 제2 배선(41)을 통해 메모리 셀 유닛(10)을 구성하는 불휘발성 메모리 셀(20)의 동작을 제어하는 제2 제어 회로로 구성되어 있으며,
메모리 셀 유닛(10)을 구성하는 제2 배선(41)은, 이 메모리 셀 유닛(10)을 구성하는 제2 제어 회로에 접속되어 있다.
또한, 제어 회로는, 메모리 셀 유닛(10)의 하방에 배치되어 있지만, 구체적으로는, 제어 회로의 사영 상이 메모리 셀 유닛(10)의 사영 상 내에 위치하고 있어도 되며, 제어 회로의 사영 상과 메모리 셀 유닛(10)의 사영 상이 겹쳐 있어도 되며, 제어 회로의 사영 상의 일부가 메모리 셀 유닛(10)의 사영 상 내에 위치하고 있어도 된다(즉, 제어 회로와 메모리 셀 유닛(10)은, 상하 방향에 있어서, 약간 어긋나 있어도 됨).
그리고, 메모리 셀 유닛(10)을 구성하는 제1 배선(31)의 일부는, 이 메모리 셀 유닛(10)을 구성하는 제1 제어 회로에 접속되어 있으며, 메모리 셀 유닛(10)을 구성하는 제1 배선(31)의 잔부는, 제1 방향에 인접한 인접 메모리 셀 유닛(10)을 구성하는 제1 제어 회로에 접속되어 있다.
그리고, 각 메모리 셀 유닛(10)에 있어서, 이 메모리 셀 유닛(10)을 구성하는 제1 제어 회로에 접속된 제1 배선(31)과, 인접 메모리 셀 유닛(10)을 구성하는 제1 제어 회로에 접속된 제1 배선(31)은, 교대로 배치되어 있다. 예를 들어, 도 5에 도시한 바와 같이, 메모리 셀 유닛(10m,n)과 메모리 셀 유닛(10m+ 1,n)에 관하여, 메모리 셀 유닛(10m+ 1,n)을 구성하는 제1-2 제어 회로(50B)에 접속된 제1 배선(31B)(점선으로 나타냄)과, 인접 메모리 셀 유닛(10m,n)을 구성하는 제1-1 제어 회로(50A)에 접속된 제1 배선(31A)(미세한 실선으로 나타냄)은, 교대로 배치되어 있다.
또한, 제어 회로는 층간 절연층(71, 72, 73, 74)에 의해 피복되어 있으며, 제1 제어 회로와 제1 배선(31A, 31B)은, 층간 절연층에 형성된 제1 콘택트 홀(32A, 32B)(경우에 따라서는, 첨자를 생략)을 통해 접속되어 있으며, 제2 제어 회로와 제2 배선(41)은, 층간 절연층에 형성된 제2 콘택트 홀(42A, 42B)(경우에 따라서는, 첨자를 생략)을 통해 접속되어 있다. 그리고, 하나의 메모리 셀 유닛(10)에 있어서의 제1 콘택트 홀과, 제1 방향에 있어서 이 하나의 메모리 셀 유닛(10)에 인접하는 메모리 셀 유닛(10)에 있어서의 제1 콘택트 홀을, 제2 방향에 평행한 가상 수직면에 사영했을 때, 제1 콘택트 홀의 사영 상의 위치는 제2 방향을 따라서 등간격으로 위치한다(예를 들어, 도 5의 흰색 동그라미 표시의 「A」 및 백색 사각 표시의 「B」로 나타내는 제1 콘택트 홀(32A) 및 제 1 콘택트 홀(32B)을 참조). 또한, 도 1, 도 2, 도 5, 도 16에 있어서, 콘택트 홀을 제어 회로의 외측에 위치하도록 도시하고 있지만, 실제로는, 제어 회로 내에 설치되어 있다.
또한, 제2 배선(41)은, 단부에 있어서 제2 제어 회로에 접속되어 있다. 또한, 평면상, 홀수 번째의 제2 배선(41)의 일단부는, 후술하는 제2-1 제어 회로(60A)에 접속되고, 평면상, 짝수 번째의 제2 배선(41)의 일단부는, 후술하는 제2-2 제어 회로(60B)에 접속된다.
여기서, 메모리 셀 유닛(10)은, 제2 방향을 따라서 일렬로 배치되어 있으며, 제1 방향을 따라서 서로 어긋나게 배치되어 있다. 구체적으로는, 메모리 셀 유닛(10)은, 제2 방향을 따라서 일렬로 배치되어 있으며, 제1 방향을 따라서, 제2 방향을 따른 메모리 셀 유닛(10)의 길이의 1/2만큼 서로 어긋나게 배치되어 있다. 또는, 메모리 셀 유닛(10)은, 벽돌 깔기 패턴에 있어서의 스트레처 본드 패턴에 기초하여 배치되어 있다.
그리고, 실시예 1에 있어서는, 메모리 셀 유닛(10)을 구성하는 제1 배선(31)의 절반은, 이 메모리 셀 유닛(10)을 구성하는 제1 제어 회로에 접속되어 있으며, 메모리 셀 유닛(10)을 구성하는 제1 배선(31)의 나머지 절반은, 제1 방향에 인접한 인접 메모리 셀 유닛(10)을 구성하는 제1 제어 회로에 접속되어 있다.
실시예 1의 메모리 셀 유닛 어레이에 있어서,
제1 제어 회로는, 제1-1 제어 회로(50A) 및 제1-2 제어 회로(50B)의 2개의 회로로 구성되어 있으며,
제2 제어 회로는, 제2-1 제어 회로(60A) 및 제2-2 제어 회로(60B)의 2개의 회로로 구성되어 있으며,
제1-1 제어 회로(50A)는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변(10a)을 따라 배치되어 있으며,
제1-2 제어 회로(50B)는, 제2 방향에 평행하게 연장되고, 제1 변(10a)과 대향하는 제어 회로의 제3 변(10c)을 따라 배치되어 있으며,
제2-1 제어 회로(60A)는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변(10b)을 따라 배치되어 있으며,
제2-2 제어 회로(60B)는, 제1 방향에 평행하게 연장되고, 제2 변(10b)과 대향하는 제어 회로의 제4 변(10d)을 따라 배치되어 있다. 그리고, 이 경우,
제2-1 제어 회로(60A)는, 제2 변(10b)의 전부를 차지하고, 또한, 제1 변(10a)의 일부 및 제3 변(10c)의 일부를 차지하도록 배치되어 있으며,
제2-2 제어 회로(60B)는, 제4 변(10d)의 전부를 차지하고, 또한, 제1 변(10a)의 일부 및 제3 변(10c)의 일부를 차지하도록 배치되어 있으며,
제1-1 제어 회로(50A)는, 제1 변(10a)의 일부를 차지하도록 배치되어 있으며,
제1-2 제어 회로(50B)는, 제3 변(10c)의 일부를 차지하도록 배치되어 있다. 또한, 실시예 1에 있어서는, 제어 회로의 중심에 대하여, 제1-1 제어 회로(50A)가 차지하는 영역과 제1-2 제어 회로(50B)가 차지하는 영역은 점대칭으로 배치되어 있으며, 제어 회로의 중심에 대하여, 제2-1 제어 회로(60A)가 차지하는 영역과 제2-2 제어 회로(60B)가 차지하는 영역은 점대칭으로 배치되어 있다. 또한, 제어 회로의 중심을 통과하고, 제2 방향에 평행한 축선에 대하여, 제1-1 제어 회로(50A)가 차지하는 영역과 제1-2 제어 회로(50B)가 차지하는 영역은 선대칭으로 배치되어 있으며, 제어 회로의 중심을 통과하고, 제1 방향에 평행한 축선에 대하여, 제2-1 제어 회로(60A)가 차지하는 영역과 제2-2 제어 회로(60B)가 차지하는 영역은 선대칭으로 배치되어 있다. 또한, 실시예 1에 있어서는,
L0=L1+L1'
를 만족하고, 또한,
L1=L1'
를 만족하고 있다.
실시예 1에 있어서는, 불휘발성 메모리 셀(20)은 N층(단, N≥2)으로 다층화되어 있다. 구체적으로는, 불휘발성 메모리 셀(20)은 2층(=N)이며, 제1 배선(31)은 (N/2)층의 제1 배선층(1층의 제1 배선층(30))에 형성되어 있고, 제2 배선(41)은 (N/2+1)층의 제2 배선층(2층의 제2 배선층(401, 402))에 형성되어 있으며, 제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀(20)이 형성되어 있다. 즉, 불휘발성 메모리 셀(20)은, 제1 배선(31)과 제2 배선(411)의 사이에 형성되어 있으며, 또한, 제1 배선(31)과 제2 배선(412)의 사이에 형성되어 있다. 제1 배선(411) 및 제2 배선(412)은, 독립적으로 따로따로 구동된다. 그리고, 2개의 제1 배선(31)을 사이에 끼워서 설치된 2개의 불휘발성 메모리 셀(20)은, 독립적으로 정보의 기입, 판독, 소거가 행해진다.
실시예 1의 불휘발성 메모리 셀(20)은, 상변화형의 불휘발성 메모리 소자, 구체적으로는, 저항 변화형의 불휘발성 메모리 소자로 이루어지고, 보다 구체적으로는, 저항 변화층은 고저항층과 이온원층의 적층 구조로 이루어진다. 또한, 실시예 1에 있어서, 불휘발성 메모리 셀(20)은, 불휘발성 메모리 소자(21) 및 쌍방향 다이오드 등의 비선형의 전류-전압 특성을 갖는 선택 소자(22)로 구성되어 있다. 선택 소자(22)는, 제1 배선(31)과 불휘발성 메모리 소자(21)의 사이, 또는, 제2 배선(41)과 불휘발성 메모리 소자(21)의 사이에 설치되어 있고, 불휘발성 메모리 소자(21)를 흐르는 전류를 제어한다. 예를 들어, 제1 배선(31)으로부터 제2 배선(41)으로 전류 Iset가 흐를 때, 불휘발성 메모리 소자(21)에는 정보가 기입된다. 또한, 제1 배선(31)으로부터 제2 배선(41)으로 미소 전류를 흘리고, 불휘발성 메모리 소자(21)의 전기 저항값을 측정함으로써, 불휘발성 메모리 소자(21)에 기억된 정보의 판독을 행할 수 있다. 또한, 제2 배선(41)으로부터 제1 배선(31)으로 전류 Ireset가 흐를 때, 불휘발성 메모리 소자(21)의 정보는 소거된다. 전류 Iset, Ireset 등을 흘리는 방향은 반대여도 된다.
구체적으로는, 고저항층은 알루미늄 산화물(AlOX)로 이루어지고, 이온원층은, 구리-텔루륨(Cu-Te) 합금막으로 이루어진다. 또한, 제1 배선(31), 제2 배선(41)은 구리(Cu)로 이루어지고, 콘택트 홀은 텅스텐(W)으로 이루어지며, 층간 절연층은 SiO2로 이루어진다. 주지의 구성, 구조를 갖는 제어 회로는, 실리콘 반도체 기판(70)에, 주지의 방법에 기초하여 형성되어 있다. 메모리 셀 유닛과 메모리 셀 유닛 사이의 실리콘 반도체 기판(70)의 부분에는, 예를 들어 전원선이나 각종 신호선이 설치되어 있고, 메모리 셀 유닛을 구동하는 구동 회로가 메모리 셀 유닛 어레이의 주변에 주변 회로로서 설치되어 있지만, 이들 도시는 생략하였다.
제1 방향과 평행한 가상 수직면에서 실시예 1의 메모리 셀 유닛을 절단했을 때의 모식적인 일부 단면도인 도 6, 도 7, 도 8, 도 9, 제2 방향과 평행한 다른 가상 수직면에서 실시예 1의 메모리 셀 유닛 어레이를 절단했을 때의 모식적인 일부 단면도인 도 12a 및 도 12b, 모식적인 부분적 평면도인 도 10a, 도 10b, 도 11a, 도 11b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15를 참조하여, 실시예 1의 메모리 셀 유닛 어레이를 더 설명하지만, 도 6은, 도 5의 「α」로 나타내는 제1 배선(31B)을 포함하는 수직 가상 평면에서 메모리 셀 유닛을 절단했을 때의 모식적인 일부 단면도이며, 도 7은, 도 5의 「β」로 나타내는 제1 배선(31A)을 포함하는 수직 가상 평면에서 메모리 셀 유닛을 절단했을 때의 모식적인 일부 단면도이며, 도 8은, 도 5의 「γ」로 나타내는 제1 배선(31B)을 포함하는 수직 가상 평면에서 메모리 셀 유닛을 절단했을 때의 모식적인 일부 단면도이며, 도 9는, 도 5의 「δ」로 나타내는 제1 배선(31A)을 포함하는 수직 가상 평면에서 메모리 셀 유닛을 절단했을 때의 모식적인 일부 단면도이다.
도 10a에 도시한 바와 같이, 제1-2 제어 회로(50B)로부터 층간 절연층(71) 내를 제1 콘택트 홀(32B1)이 상방으로 연장된다. 또한, 도 13a에 도시한 바와 같이, 제2-1 제어 회로(60A)로부터 층간 절연층(71) 내를 제2 콘택트 홀(42A11, 42A12)이 상방으로 연장된다. 또한, 도 10b에 도시한 바와 같이, 제1 콘택트 홀(32B1)로부터 층간 절연층(72) 내를 제1 콘택트 홀(32B2)이 상방으로 연장된다. 또한, 도 13b에 도시한 바와 같이, 제2 콘택트 홀(42A11, 4212)로부터 층간 절연층(72) 내를 제2 콘택트 홀(42A21, 4222)이 상방으로 연장된다. 또한, 도 11a에 도시한 바와 같이, 제1 콘택트 홀(32B2)로부터 층간 절연층(73) 내를 제1 콘택트 홀(32B3)이 상방으로 연장된다. 또한, 도 14a에 도시한 바와 같이, 제2 콘택트 홀(42A22)로부터 층간 절연층(72) 위를 제2 배선(411)이 제2 방향으로 연장되고, 제2 콘택트 홀(42A21)로부터 층간 절연층(73) 내를 제2 콘택트 홀(42A31)이 상방으로 연장된다. 또한, 도 11b에 도시한 바와 같이, 제1 콘택트 홀(32B3)로부터 층간 절연층(73) 위를 제1 배선(31)이 제1 방향으로 연장된다. 또한, 도 14b에 도시한 바와 같이, 제2 콘택트 홀(42A31)로부터 층간 절연층(74) 내를 제2 콘택트 홀(42A41)이 상방으로 연장된다. 그리고, 도 15에 도시한 바와 같이, 제2 콘택트 홀(42A 41)로부터 층간 절연층(74) 위를 제2 배선(411)이 제2 방향으로 연장된다.
이상으로 설명한 실시예 1의 메모리 셀 유닛 어레이에 있어서, 1개의 제1 배선(31)은, 제1-2 제어 회로(50B)로부터 상방으로 연장되는 1조의 제1 콘택트 홀(32B1, 32B2, 32B3)을 통하여, 제1-2 제어 회로(50B)에 접속되어 있다. 단, 이와 같은 구성으로 한정되는 것은 아니다.
제1 방향과 평행한 가상 수직면에서 실시예 1의 메모리 셀 유닛 어레이의 변형예를 절단했을 때의, 모식적인 일부 단면도를 도 16에 나타내고, 실시예 1의 메모리 셀 유닛 어레이의 변형예에 있어서, 도 16의 화살표(17A), 화살표(17B), 화살표(18A), 화살표(18B)를 따라 바라본 모식적인 부분적 평면도를 도 17a, 도 17b, 도 18a, 도 18b에 나타낸다. 또한, 도 16은, 도 6과 마찬가지의 모식적인 일부 단면도이며, 또한, 이들 모식적인 부분적 평면도는, 도 16의 영역 「A」의 부분의 모식적인 부분적 평면도이다. 이 실시예 1의 메모리 셀 유닛 어레이의 변형예에 있어서는, 도 17a에 도시한 바와 같이, 제1-2 제어 회로(50B)로부터 층간 절연층(71) 내를 제1 콘택트 홀(32B1)이 상방으로 연장되고, 도 17b에 도시한 바와 같이, 제1 콘택트 홀(32B1)로부터 층간 절연층(71) 위를, 제1 제어 배선(33)이 인접하는 메모리 셀 유닛을 향해서 연장된다. 그리고, 도 17b에 도시한 바와 같이, 제1 제어 배선(33) 위로부터 층간 절연층(72) 내를 제1 콘택트 홀(32B2)이 상방으로 연장되고, 또한, 도 18a에 도시한 바와 같이, 제1 콘택트 홀(32B2)로부터 층간 절연층(73) 내를 제1 콘택트 홀(32B3)이 상방으로 연장되고, 도 18b에 도시한 바와 같이, 제1 콘택트 홀(32B3)로부터 층간 절연층(73) 위를 제1 배선(31B)이 제1 방향으로 연장된다. 또한, 제1 배선(31B)은, 서로 분리되어 있지만, 제1 제어 배선(33)에 의해 전기적으로 접속되어 있다.
실시예 1의 메모리 셀 유닛 어레이에 있어서, 메모리 셀 유닛을 구성하는 제1 배선의 일부는, 이 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며, 메모리 셀 유닛을 구성하는 제1 배선의 잔부는, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으므로, 게다가, 복수의 불휘발성 메모리 셀과 제어 회로가 상하에 배치되어 있으므로, 불휘발성 메모리 셀의 가장 고밀도의 배치를 가능하게 하고, 높은 면적 효율을 갖는 구성, 구조의, 크로스 포인트형 메모리 셀 유닛이 2차원 매트릭스 형상으로 배치된 메모리 셀 유닛 어레이를 제공할 수 있어, 제조 수율의 향상을 도모할 수 있다. 게다가, 제어 회로의 바로 위에는, 기본적으로 배선(제어 배선)이 설치되어 있지 않으므로, 배선에 기인한 기생 용량의 발생, 배선에 있어서의 노이즈 발생, 배선과 제어 회로 사이의 간섭과 같은 문제가 발생하지 않아, 신뢰성이 높은 메모리 셀 유닛 어레이를 제공할 수 있다.
실시예 2
실시예 2는, 실시예 1의 변형이다. 실시예 2에 있어서의 불휘발성 메모리 셀을 모식적으로 나타내는 사시도를 도 19에 도시하고, 실시예 2의 메모리 셀 유닛 어레이의 구성 요소를 설명하기 위한 개념적인 일부 단면도를 도 20, 도 27에 도시한다. 또한, 또한, 실시예 2의 메모리 셀 유닛 어레이에 있어서, 도 20의 화살표(21A), 화살표(21B), 화살표(22A), 화살표(22B), 화살표(23A), 화살표(23B), 화살표(24A), 화살표(24B), 화살표(25A), 화살표(25B), 화살표(26), 도 27의 화살표(28A), 화살표(28B), 화살표(29A), 화살표(29B), 화살표(30A), 화살표(30B), 화살표(31A), 화살표(31B), 화살표(32A), 화살표(32B)를 따라 바라본 모식적인 부분적 평면도를, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 도 25b, 도 26, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a, 도 32b에 도시한다.
실시예 2의 메모리 셀 유닛 어레이에 있어서, 제1 배선(311, 312, 313, 314)은 N층(단, N은 2 이상의 짝수이며, 구체적으로는, 실시예 2에 있어서는, N=4)의 제1 배선층에 형성되어 있고, 제2 배선(411, 412, 413, 414)은 N층(=4)의 제2 배선층에 형성되어 있으며, 제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀(20)이 형성되어 있다. 그리고, 제2 배선(411, 412, 413, 414)은, 독립적으로, 따로따로 구동된다. 한편, 제1 배선(311, 312, 313, 314)은, 동시에, 동일하게 구동되지만, 독립적으로 따로따로 구동해도 된다.
제1 배선(311, 312, 313, 314)의 제1 제어 회로(50A, 50B)로의 접속은, 이하와 같다.
또한, 제어 회로는 층간 절연층(71, 72, 73, 74)에 의해 피복되어 있으며, 제1 제어 회로(50A, 50B)와 제1 배선(31)은, 제1 제어 배선(33) 및 층간 절연층에 형성된 제1 콘택트 홀(32A, 32B)을 통해 접속되어 있고, 제2 제어 회로(60A, 60B)와 제2 배선(41)은, 제2 제어 배선(43) 및 층간 절연층에 형성된 제2 콘택트 홀(42A, 42B)을 통해 접속되어 있다. 그리고, 제1 제어 회로(50A, 50B)와 제2 제어 배선(43)은, 상하 방향에서 겹치지 않고, 제2 제어 회로(60A, 60B)와 제1 제어 배선(33)은, 상하 방향에서 겹치지 않는다. 또한, 하나의 메모리 셀 유닛(10)에 있어서의 제1 콘택트 홀(32A, 32B)과, 제1 방향에 있어서 이 하나의 메모리 셀 유닛(10)에 인접하는 메모리 셀 유닛(10)에 있어서의 제1 콘택트 홀(32A, 32B)을, 제2 방향에 평행한 가상 수직면에 사영했을 때, 제1 콘택트 홀(32A, 32B)의 사영 상의 위치는 제2 방향을 따라서 등간격으로 위치한다.
도 21a에 도시한 바와 같이, 제1-2 제어 회로(50B)로부터 층간 절연층(71) 내를 제1 콘택트 홀(32B1)이 상방으로 연장되고, 도 21b에 도시한 바와 같이, 제1 콘택트 홀(32B1)로부터 층간 절연층(71) 위를, 제1 제어 배선(33)이 인접하는 메모리 셀 유닛을 향해서 연장된다. 그리고, 도 21b에 도시한 바와 같이, 제1 제어 배선(33) 위로부터 층간 절연층(72) 내를 제1 콘택트 홀(32B2)이 상방으로 연장되고, 또한, 도 22a에 도시한 바와 같이, 제1 콘택트 홀(32B2)로부터 층간 절연층(73) 내를 제1 콘택트 홀(32B3)이 상방으로 연장되고, 도 22b에 도시한 바와 같이, 제1 콘택트 홀(32B3)로부터 층간 절연층(74) 내를 제1 콘택트 홀(32B4)이 상방으로 연장되고, 도 23a에 도시한 바와 같이, 제1 콘택트 홀(32B4)로부터 층간 절연층(74) 위를 제1 배선(311)이 제1 방향으로 연장된다.
또한, 도 23a에 도시한 바와 같이, 제1 배선(311) 위로부터 층간 절연층(75) 내를 제1 콘택트 홀(32B5)이 상방으로 연장되고, 도 23b에 도시한 바와 같이, 제1 콘택트 홀(32B5)로부터 층간 절연층(76) 내를 제1 콘택트 홀(32B6)이 상방으로 연장되고, 도 24a에 도시한 바와 같이, 제1 콘택트 홀(32B6)로부터 층간 절연층(76) 위를 제1 배선(312)이 제1 방향으로 연장된다.
또한, 도 24a에 도시한 바와 같이, 제1 배선(312) 위로부터 층간 절연층(77) 내를 제1 콘택트 홀(32B7)이 상방으로 연장되고, 도 24b에 도시한 바와 같이, 제1 콘택트 홀(32B7)로부터 층간 절연층(78) 내를 제1 콘택트 홀(32B8)이 상방으로 연장되고, 도 25a에 도시한 바와 같이, 제1 콘택트 홀(32B8)로부터 층간 절연층(78) 위를 제1 배선(313)이 제1 방향으로 연장된다.
또한, 도 25a에 도시한 바와 같이, 제1 배선(313) 위로부터 층간 절연층(79) 내를 제1 콘택트 홀(32B9)이 상방으로 연장되고, 도 25b에 도시한 바와 같이, 제1 콘택트 홀(32B9)로부터 층간 절연층(80) 내를 제1 콘택트 홀(32B10)이 상방으로 연장되고, 도 26에 도시한 바와 같이, 제1 콘택트 홀(32B10)로부터 층간 절연층(80) 위를 제1 배선(314)이 제1 방향으로 연장된다. 또한, 제1 배선(311, 312, 313, 314)은, 각각이 서로 분리되어 있지만, 제1 제어 배선(33)에 의해 전기적으로 접속되어 있다.
또한, 제2 배선(411, 412, 413, 414)의 제2 제어 회로(60A, 60B)로의 접속은, 이하와 같다. 즉, 도 28a에 도시한 바와 같이, 제2-1 제어 회로(60B)로부터 층간 절연층(71) 내를 제2 콘택트 홀(42A11, 42A12)이 상방으로 연장되고, 또한, 도시하지 않은 제2 콘택트 홀(42A13, 42A14)이 상방으로 연장된다. 그리고, 도 28b에 도시한 바와 같이, 도시하지 않은 제2 콘택트 홀(42A13)로부터 층간 절연층(71) 위를, 제1 제어 배선(433)이 제2 콘택트 홀(42A23)을 형성해야 할 영역까지 연장된다. 그리고, 도 28b에 도시한 바와 같이, 제2 콘택트 홀(42A21, 42A22, 42A23), 도시하지 않은 제2 콘택트 홀(42A24)이 층간 절연층(72) 내를 상방으로 연장되고, 도 29a에 도시한 바와 같이, 도시하지 않은 제2 콘택트 홀(42A24)로부터 층간 절연층(72) 위를, 제1 제어 배선(434)이 제2 콘택트 홀(42A34)을 형성해야 할 영역까지 연장된다. 또한, 제1 제어 배선(433, 434)은, 제2-1 제어 회로(60B)에 접속되어 있다. 또한, 도 29a에 도시한 바와 같이, 제2 콘택트 홀(42A31, 42A32, 42A33, 42A34)이 층간 절연층(73) 내를 상방으로 연장된다. 그리고, 도 29b에 도시한 바와 같이, 제2 콘택트 홀(42A34)로부터 층간 절연층(73) 위를, 제2 배선(411)이 제2 방향으로 연장된다.
또한, 도 29b에 도시한 바와 같이, 제2 콘택트 홀(42A41, 42A42, 42A43)이 층간 절연층(74) 내를 상방으로 연장되고, 도 30a에 도시한 바와 같이, 제2 콘택트 홀(42A41, 42A42, 42A43)로부터, 제2 콘택트 홀(42A51, 42A52, 42A53)이 층간 절연층(75) 내를 상방으로 연장되고, 도 30b에 도시한 바와 같이, 제2 콘택트 홀(42A53)로부터 층간 절연층(75) 위를, 제2 배선(412)이 제2 방향으로 연장된다.
또한, 도 30b에 도시한 바와 같이, 제2 콘택트 홀(42A61, 42A62)이 층간 절연층(76) 내를 상방으로 연장되고, 도 31a에 도시한 바와 같이, 제2 콘택트 홀(42A61, 42A62)로부터, 제2 콘택트 홀(42A71, 42A72)이 층간 절연층(77) 내를 상방으로 연장되고, 도 31b에 도시한 바와 같이, 제2 콘택트 홀(42A72)로부터 층간 절연층(77) 위를, 제2 배선(413)이 제2 방향으로 연장된다.
또한, 도 31b에 도시한 바와 같이, 제2 콘택트 홀(42A81)이 층간 절연층(78) 내를 상방으로 연장되고, 도 32a에 도시한 바와 같이, 제2 콘택트 홀(42A81)로부터, 제2 콘택트 홀(42A91)이 층간 절연층(79) 내를 상방으로 연장되고, 도 32b에 도시한 바와 같이, 제2 콘택트 홀(42A91)로부터 층간 절연층(79) 위를, 제2 배선(414)이 제2 방향으로 연장된다.
이상으로 설명한 점을 제외하고, 실시예 2의 메모리 셀 유닛 어레이의 구성, 구조는, 실시예 1에 있어서 설명한 메모리 셀 유닛 어레이의 구성, 구조와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
실시예 3
실시예 3도 실시예 1의 변형이다. 실시예 3에 있어서의 불휘발성 메모리 셀을 모식적으로 나타내는 사시도를 도 33에 도시하고, 실시예 3의 메모리 셀 유닛 어레이의 구성 요소를 설명하기 위한 개념적인 일부 단면도를 도 34에 도시한다. 또한, 실시예 3의 메모리 셀 유닛 어레이에 있어서, 도 34의 화살표(35), 화살표(36), 화살표(37), 화살표(38), 화살표(39), 화살표(40), 화살표(41), 화살표(42), 화살표(43)를 따라 바라본 모식적인 부분적 평면도를, 도 35, 도 36, 도 37, 도 38, 도 39, 도 40, 도 41, 도 42, 도 43에 도시한다.
실시예 3의 메모리 셀 유닛 어레이에 있어서는, 제1 배선(31)은 (N/2+1)층(단, N은 2 이상의 짝수)의 제1 배선층에 형성되어 있고, 제2 배선(41)은 (N/2)층의 제2 배선층에 형성되어 있으며, 제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀(20)이 형성되어 있다. 여기서, 실시예 3에 있어서는, N=8로 하였다.
즉, 제1 배선(311, 312, 313, 314, 315)은 5층의 제1 배선층에 형성되어 있고, 제2 배선(411, 412, 413, 414)은 4층의 제2 배선층에 형성되어 있으며, 제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀(20)이 형성되어 있다. 그리고, 제2 배선(411, 412, 413, 414)은, 독립적으로 따로따로 구동된다. 또한, 제1 배선(311, 313, 315)은, 동시에, 동일하게 구동된다. 한편, 제1 배선(312, 314)은, 동시에, 동일하게 구동된다. 제1 배선(311, 313, 315)과, 제1 배선(312, 314)은, 따로따로 구동된다. 또한, 제1 배선(311, 312, 313, 314, 315)을, 따로따로 구동해도 된다.
제1 배선(311, 312, 313, 314, 315)의 제1 제어 회로(50A, 50B)로의 접속은, 이하와 같다. 또한, 도면에 있어서는, 4개의 제1 배선(31)을 1군으로 하고 있으며, 편의상, 제1 배선(31n-1, 31n-2, 31n-3, 31n-4)(단, n=1, 2, 3, 4)으로 나타낸다. 제2 배선(411, 412, 413, 414)의 제2 제어 회로(60A, 60B)로의 접속은, 실시예 2에 있어서 설명한 것과 마찬가지로 할 수 있다.
도시는 하지 않았지만, 예를 들어 제1-2 제어 회로(50B)로부터 층간 절연층 내를 제1 콘택트 홀(32B)이 상방으로 연장되고, 층간 절연층 위를, 제1 제어 배선이 인접하는 메모리 셀 유닛을 향해서 연장된다.
그리고, 도 35에 도시한 바와 같이, 제1 제어 배선(도시생략)의 위로부터 층간 절연층(72) 내를 제1 콘택트 홀(32B11, 32B12, 32B13, 32B14)이 상방으로 연장되고, 또한, 층간 절연층(72) 위에 있어서, 제1 콘택트 홀(32B11, 32B13)로부터, 제1 배선(311-1, 311-3)이 제1 방향으로 연장된다.
또한, 도 35에 도시한 바와 같이, 제1 콘택트 홀(32B11, 32B12, 32B13, 32B14)로부터 층간 절연층(73) 내를 제1 콘택트 홀(32B21, 32B22, 32B23, 32B24)이 상방으로 연장되고, 도 36에 도시한 바와 같이, 제1 콘택트 홀(32B21, 32B22, 32B23, 32B24)로부터 층간 절연층(74) 내를 제1 콘택트 홀(32B31, 32B32, 32B33, 32B34)이 상방으로 연장되고, 도 37에 도시한 바와 같이, 층간 절연층(74) 위에 있어서, 제1 콘택트 홀(32B32, 32B34)로부터, 제1 배선(312-1, 312-3)이 제1 방향으로 연장된다.
또한, 도 37에 도시한 바와 같이, 제1 콘택트 홀(32B21, 32B22, 32B23, 32B24)로부터 층간 절연층(75) 내를 제1 콘택트 홀(32B31, 32B32, 32B33, 32B34)이 상방으로 연장되고, 도 38에 도시한 바와 같이, 제1 콘택트 홀(32B31, 32B32, 32B33, 32B34)로부터 층간 절연층(76) 내를 제1 콘택트 홀(32B41, 32B42, 32B43, 32B44)이 상방으로 연장되고, 도 39에 도시한 바와 같이, 층간 절연층(76) 위에 있어서, 제1 콘택트 홀(32B41, 32B43)로부터, 제1 배선(313-1, 313-3)이 제1 방향으로 연장된다.
또한, 도 39에 도시한 바와 같이, 제1 콘택트 홀(32B41, 32B42, 32B43, 32B44)로부터 층간 절연층(77) 내를 제1 콘택트 홀(32B51, 32B52, 32B53, 32B54)이 상방으로 연장되고, 도 40에 도시한 바와 같이, 제1 콘택트 홀(32B51, 32B52, 32B53, 32B54)로부터 층간 절연층(78) 내를 제1 콘택트 홀(32B61, 32B62, 32B63, 32B64)이 상방으로 연장되고, 도 41에 도시한 바와 같이, 층간 절연층(78) 위에 있어서, 제1 콘택트 홀(32B62, 32B64)로부터, 제1 배선(314-1, 314-3)이 제1 방향으로 연장된다.
또한, 도 41에 도시한 바와 같이, 제1 콘택트 홀(32B61, 32B63)로부터 층간 절연층(79) 내를 제1 콘택트 홀(32B71, 32B73)이 상방으로 연장되고, 도 42에 도시한 바와 같이, 제1 콘택트 홀(32B71, 32B73)로부터 층간 절연층(80) 내를 제1 콘택트 홀(32B81, 32B83)이 상방으로 연장되고, 도 43에 도시한 바와 같이, 층간 절연층(80) 위에 있어서, 제1 콘택트 홀(32B81, 32B83)로부터, 제1 배선(315-1, 315-3)이 제1 방향으로 연장된다.
이상으로 설명한 점을 제외하고, 실시예 3의 메모리 셀 유닛 어레이의 구성, 구조는, 실시예 1에 있어서 설명한 메모리 셀 유닛 어레이의 구성, 구조와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
실시예 4
실시예 4도 실시예 1의 변형이다. 실시예 4에 있어서의 불휘발성 메모리 셀을 모식적으로 도 44의 사시도로 나타낸다. 실시예 4에 있어서는, 제1 배선(31)은 {(N+1)/2}층(단, N은 3 이상의 홀수)의 제1 배선층에 형성되어 있고, 제2 배선(41)은 {(N+1)/2}층의 제2 배선층에 형성되어 있으며, 제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있다. 여기서, 실시예 4에 있어서는, N=7로 하였다.
즉, 제1 배선(31)은 4층의 제1 배선층에 형성되어 있고, 제2 배선(41)은 4층의 제2 배선층에 형성되어 있으며, 상하 방향, 제1 배선층과 제2 배선층의 사이에, 합계, 7개의 불휘발성 메모리 셀(20)이 형성되어 있다. 그리고, 각 제2 배선은, 독립적으로 따로따로 구동된다. 또한, 상하 방향, 홀수 번째의 제1 배선은, 동시에, 동일하게 구동되는 한편, 상하 방향, 짝수 번째의 제1 배선은, 동시에 동일하게 구동된다. 즉, 상하 방향, 홀수 번째의 제1 배선과, 상하 방향, 짝수 번째의 제1 배선은, 따로따로 구동된다. 상하 방향, 홀수 번째 및 짝수 번째의 제1 배선의 전부를, 따로따로 구동해도 된다.
제1 배선(31)의 제1 제어 회로(50A, 50B)로의 접속, 제2 배선(41)의 제2 제어 회로(60A, 60B)로의 접속은, 실시예 2, 실시예 3에 있어서 설명한 것과 마찬가지로 할 수 있다. 이상으로 설명한 점을 제외하고, 실시예 4의 메모리 셀 유닛 어레이의 구성, 구조는, 실시예 1에 있어서 설명한 메모리 셀 유닛 어레이의 구성, 구조와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
실시예 5
실시예 5는, 실시예 1 내지 실시예 4의 변형이며, 제1 제어 회로 및 제 2제어 회로의 평면 형상이나 배치에 관한 변형이다. 도 45 및 도 46에 있어서는, 메모리 셀 유닛의 각각의 예에 있어서, 2개의 메모리 셀 유닛을 제1 방향으로 배열해서 표시하고 있다. 또한, 도 47, 도 48에는, 다수의 메모리 셀 유닛을, 제1 방향 및 제2 방향으로 배열해서 표시하고 있다.
도 45의 (A)에 도시한 메모리 셀 유닛 어레이의 예에 있어서는,
제2 제어 회로는, 제2-1 제어 회로(60A) 및 제2-2 제어 회로(60B)의 2개의 회로로 구성되어 있고,
제2-1 제어 회로(60A)는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변(10b)을 따라 배치되어 있으며,
제2-2 제어 회로(60B)는, 제1 방향에 평행하게 연장되고, 제2 변(10b)과 대향하는 제어 회로의 제4 변(10d)을 따라 배치되어 있으며,
제1 제어 회로(50)는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변(10a)으로부터, 제1 변(10a)과 대향하는 제어 회로의 제3 변(10c)에 걸쳐 배치되어 있다.
도 45의 (B)에 도시한 메모리 셀 유닛 어레이의 예에 있어서는,
제1 제어 회로는, 제1-1 제어 회로(50A) 및 제1-2제어 회로(50B)의 2개의 회로로 구성되어 있고,
제2 제어 회로(60)는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변(10b)로부터, 제2 변(10b)과 대향하는 제어 회로의 제4 변(10d)에 걸쳐 배치되어 있으며,
제1-1 제어 회로(50A)는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변(10a)을 따라 배치되어 있으며,
제1-2 제어 회로(50B)는, 제1 방향에 평행하게 연장되고, 제1 변(10a)과 대향하는 제어 회로의 제3 변(10c)을 따라 배치되어 있다.
또한, 도 45의 (C)에 도시한 메모리 셀 유닛 어레이의 예에 있어서는, 어떤 메모리 셀 유닛에 있어서의 제1 제어 회로의 제2 방향을 따른 길이와, 이 메모리 셀 유닛에 인접하는 메모리 셀 유닛에 있어서의 제1 제어 회로의 제2 방향을 따른 길이가 상이하다. 도 45의 (D)에 도시한 메모리 셀 유닛 어레이의 예에 있어서는, 제1-1 제어 회로, 제1-2 제어 회로의 각각은 2 분할되어 있고, 분할된 영역(51)과, 메모리 셀 유닛과 메모리 셀 유닛 사이의 영역(52)이 제1 방향으로 연속되어 있다. 이와 같은 배치를 채용함으로써, 예를 들어 전원선이나 각종 신호선이 배치되기 쉬워진다. 도 45의 (A), (B), (C), (D)에 도시한 예에 있어서는, 제어 회로의 중심에 대하여, 제1-1 제어 회로(50A)가 차지하는 영역과 제1-2 제어 회로(50B)가 차지하는 영역은 점대칭으로 배치되어 있으며, 제어 회로의 중심에 대하여, 제2-1 제어 회로(60A)가 차지하는 영역과 제2-2 제어 회로(60B)가 차지하는 영역은 점대칭으로 배치되어 있으며, 또한, 제어 회로의 중심을 통과하고, 제2 방향에 평행한 축선에 대하여, 제1-1 제어 회로(50A)가 차지하는 영역과 제1-2 제어 회로(50B)가 차지하는 영역은 선대칭으로 배치되어 있으며, 제어 회로의 중심을 통과하고, 제1 방향에 평행한 축선에 대하여, 제2-1 제어 회로(60A)가 차지하는 영역과 제2-2 제어 회로(60B)가 차지하는 영역은 선대칭으로 배치되어 있다.
도 46의 (A)에 도시한 메모리 셀 유닛 어레이의 예에 있어서는, 제어 회로의 중심을 통과하고, 제2 방향에 평행한 축선에 대하여, 제1-1 제어 회로(50A)가 차지하는 영역과 제1-2 제어 회로(50B)가 차지하는 영역은 선대칭으로 배치되어 있으며, 제어 회로의 중심을 통과하고, 제1 방향에 평행한 축선에 대하여, 제2-1 제어 회로(60A)가 차지하는 영역이 차지하는 영역과 제2-2 제어 회로(60B)가 차지하는 영역은 선대칭으로 배치되어 있다. 또한, 도 46의 (B)에 도시한 메모리 셀 유닛 어레이의 예에 있어서는, 제어 회로의 중심에 대하여, 제1-1 제어 회로(50A)가 차지하는 영역과 제1-2 제어 회로(50B)가 차지하는 영역은 점대칭으로 배치되어 있으며, 제어 회로의 중심에 대하여, 제2-1 제어 회로(60A)가 차지하는 영역과 제2-2 제어 회로(60B)가 차지하는 영역은 점대칭으로 배치되어 있다.
도 47, 도 48에 도시한 메모리 셀 유닛 어레이의 예에 있어서는, 메모리 셀 유닛 A, 메모리 셀 유닛 B, 메모리 셀 유닛 C, 메모리 셀 유닛 D에 있어서, 제1-1 제어 회로(50A) 및 제1-2 제어 회로(50B)의 평면 형상 및 배치 위치가 상이하다.
단, 이상으로 설명한 실시예 5의 메모리 셀 유닛 어레이에 있어서도, 하나의 메모리 셀 유닛에 있어서의 제1 콘택트 홀과, 제1 방향에 있어서 이 하나의 메모리 셀 유닛에 인접하는 메모리 셀 유닛에 있어서의 제1 콘택트 홀을, 제2 방향에 평행한 가상 수직면에 사영했을 때, 제1 콘택트 홀의 사영 상의 위치는 제2 방향을 따라서 등간격으로 위치한다. 또한, 도 45의 (D)에 도시한 예에서는, 하나의 메모리 셀 유닛(10)에 있어서의 제1 콘택트 홀에 있어서는, 일부의 제1 콘택트 홀은, 제2 방향을 따라서 등간격으로 위치하지 않는다.
이상, 본 개시의 메모리 셀 유닛 어레이를 바람직한 실시예에 기초하여 설명하였지만, 본 개시의 메모리 셀 유닛 어레이는 이들 실시예로 한정되는 것은 아니다. 실시예에 있어서 설명한 제1 제어 회로, 제2 제어 회로의 배치, 메모리 셀 유닛 어레이의 구성, 구조는 예시이고, 불휘발성 메모리 셀의 구성, 구조도 예시이며, 적절히, 변경할 수 있다. 또한, 제1 제어 회로, 제2 제어 회로의 평면 형상, 제1 배선이나 제2 배선, 제1 제어 배선, 제2 제어 배선의 평면 형상, 배치 등도 예시이며, 적절히 변경할 수 있다. 나아가, 메모리 셀 유닛 어레이의 구조에 있어서, 제1 배선과 제2 배선이 차지하는 위치를 교환하여도, 즉, 제1 배선과 제2 배선을 교체하여도, 등가의 메모리 셀 유닛 어레이를 얻을 수 있다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
[A01] 《메모리 셀 유닛 어레이》
제1 방향으로 연장되는 복수의 제1 배선,
제1 배선과 상하 방향으로 이격하여 배치되고, 제1 배선과 상이한 제2 방향으로 연장되는 복수의 제2 배선, 및
제1 배선과 제2 배선이 중복되는 영역에 배치되고, 제1 배선 및 제2 배선에 접속된 불휘발성 메모리 셀
로 구성된 메모리 셀 유닛이, 제1 방향 및 제2 방향으로 2차원 매트릭스 형상으로 배치되어 있으며,
각 메모리 셀 유닛은, 메모리 셀 유닛의 하방에, 메모리 셀 유닛의 동작을 제어하는 제어 회로를 구비하고 있으며,
제어 회로는, 제1 배선을 통해 메모리 셀 유닛을 구성하는 불휘발성 메모리 셀의 동작을 제어하는 제1 제어 회로 및 제2 배선을 통해 메모리 셀 유닛을 구성하는 불휘발성 메모리 셀의 동작을 제어하는 제2 제어 회로로 구성되어 있으며,
메모리 셀 유닛을 구성하는 제2 배선은, 상기 메모리 셀 유닛을 구성하는 제2 제어 회로에 접속되어 있고,
메모리 셀 유닛을 구성하는 제1 배선의 일부는, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며,
메모리 셀 유닛을 구성하는 제1 배선의 잔부는, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있는, 메모리 셀 유닛 어레이.
[A02] 각 메모리 셀 유닛에 있어서, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속된 제1 배선과, 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속된 제1 배선은, 교대로 배치되어 있는, [A01]에 기재된 메모리 셀 유닛 어레이.
[A03] 제어 회로는 층간 절연층에 의해 피복되어 있으며,
제1 제어 회로와 제1 배선은, 층간 절연층에 형성된 제1 콘택트 홀을 통해 접속되어 있으며,
제2 제어 회로와 제2 배선은, 층간 절연층에 형성된 제2 콘택트 홀을 통해 접속되어 있는, [A01] 또는 [A02]에 기재된 메모리 셀 유닛 어레이.
[A04] 제어 회로는 층간 절연층에 의해 피복되어 있으며,
제1 제어 회로와 제1 배선은, 제1 제어 배선 및 층간 절연층에 형성된 제1 콘택트 홀을 통해 접속되어 있고,
제2 제어 회로와 제2 배선은, 제2 제어 배선 및 층간 절연층에 형성된 제2 콘택트 홀을 통해 접속되어 있으며,
제1 제어 회로와 제2 제어 배선은, 상하 방향에서 겹치지 않고,
제2 제어 회로와 제1 제어 배선은, 상하 방향에서 겹치지 않는, [A03]에 기재된 메모리 셀 유닛 어레이.
[A05] 하나의 메모리 셀 유닛에 있어서의 제1 콘택트 홀과, 제1 방향에 있어서 상기 하나의 메모리 셀 유닛에 인접하는 메모리 셀 유닛에 있어서의 제1 콘택트 홀을, 제2 방향에 평행한 가상 수직면에 사영했을 때, 제1 콘택트 홀의 사영 상의 위치는 제2 방향을 따라서 등간격으로 위치하는, [A03] 또는 [A04]에 기재된 메모리 셀 유닛.
[A06] 제2 배선은, 단부에 있어서 제2 제어 회로에 접속되어 있는, [A01] 내지 [A05] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A07] 메모리 셀 유닛은, 제2 방향을 따라서 일렬로 배치되어 있으며, 제1 방향을 따라서 서로 어긋나게 배치되어 있는, [A01] 내지 [A06] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A08] 메모리 셀 유닛은, 제2 방향을 따라서 일렬로 배치되어 있으며, 제1 방향을 따라서, 제2 방향을 따른 메모리 셀 유닛의 길이의 1/2만큼 서로 어긋나게 배치되어 있는, [A07]에 기재된 메모리 셀 유닛 어레이.
[A09] 메모리 셀 유닛을 구성하는 제1 배선의 절반은, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며,
메모리 셀 유닛을 구성하는 제1 배선의 나머지 절반은, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있는, [A08]에 기재된 메모리 셀 유닛 어레이.
[A10] 메모리 셀 유닛은, 벽돌 깔기 패턴에 있어서의 스트레처 본드 패턴에 기초하여 배치되어 있는, [A01] 내지 [A06] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A11] 메모리 셀 유닛을 구성하는 제1 배선의 절반은, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며,
메모리 셀 유닛을 구성하는 제1 배선의 나머지 절반은, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있는, [A10]에 기재된 메모리 셀 유닛 어레이.
[A12] 제1 제어 회로는, 제1-1 제어 회로 및 제1-2 제어 회로의 2개의 회로로 구성되어 있으며,
제2 제어 회로는, 제2-1 제어 회로 및 제2-2 제어 회로의 2개의 회로로 구성되어 있으며,
제1-1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변을 따라서 배치되어 있으며,
제1-2 제어 회로는, 제2 방향에 평행하게 연장되고, 제1 변과 대향하는 제어 회로의 제3 변을 따라서 배치되어 있으며,
제2-1 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변을 따라서 배치되어 있으며,
제2-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제2 변과 대향하는 제어 회로의 제4 변을 따라서 배치되어 있는, [A01] 내지 [A11] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A13] 제2-1 제어 회로는, 제2 변의 전부를 차지하고, 또한, 제1 변의 일부 및 제3 변의 일부를 차지하도록 배치되어 있으며,
제2-2 제어 회로는, 제4 변의 전부를 차지하고, 또한, 제1 변의 일부 및 제3 변의 일부를 차지하도록 배치되어 있으며,
제1-1 제어 회로는, 제1 변의 일부를 차지하도록 배치되어 있으며,
제1-2 제어 회로는, 제3 변의 일부를 차지하도록 배치되어 있는, [A12]에 기재된 메모리 셀 유닛 어레이.
[A14] 제2 제어 회로는, 제2-1 제어 회로 및 제2-2 제어 회로의 2개의 회로로 구성되어 있으며,
제2-1 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변을 따라서 배치되어 있으며,
제2-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제2 변과 대향하는 제어 회로의 제4 변을 따라서 배치되어 있으며,
제1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변으로부터, 제1 변과 대향하는 제어 회로의 제3 변에 걸쳐 배치되어 있는, [A01] 내지 [A11] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A15] 제1 제어 회로는, 제1-1 제어 회로 및 제1-2 제어 회로의 2개의 회로로 구성되어 있으며,
제2 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변으로부터, 제2 변과 대향하는 제어 회로의 제4 변에 걸쳐 배치되어 있으며,
제1-1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변을 따라서 배치되어 있으며,
제1-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제1 변과 대향하는 제어 회로의 제3 변을 따라서 배치되어 있는, [A01] 내지 [A11] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A16] 제어 회로의 중심에 대하여, 제1-1 제어 회로가 차지하는 영역과 제1-2 제어 회로가 차지하는 영역은 점대칭으로 배치되어 있는, [A12], [A13] 및 [A15] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A17] 제어 회로의 중심을 통과하고, 제2 방향에 평행한 축선에 대하여, 제1-1 제어 회로가 차지하는 영역과 제1-2 제어 회로가 차지하는 영역은 선대칭으로 배치되어 있는, [A12], [A13], [A15] 및 [A16] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A18] 제어 회로의 중심에 대하여, 제2-1 제어 회로가 차지하는 영역과 제2-2 제어 회로가 차지하는 영역은 점대칭으로 배치되어 있는, [A12] 내지 [A14] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A19] 제어 회로의 중심을 통과하고, 제1 방향에 평행한 축선에 대하여, 제2-1 제어 회로가 차지하는 영역이 차지하는 영역과 제2-2 제어 회로가 차지하는 영역은 선대칭으로 배치되어 있는, [A12] 내지 [A14] 및 [A18] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A20] (제1 제어 회로의 제2 방향을 따른 길이)/(제어 회로 전체의 제2 방향을 따른 길이)의 비율은, 1/3 내지 2/3인, [A01] 내지 [A19] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A21] (제1 제어 회로의 제2 방향을 따른 길이)/(제어 회로 전체의 제2 방향을 따른 길이)의 비율은, 1/2인, [A20]에 기재된 메모리 셀 유닛 어레이.
[A22] 하나의 메모리 셀 유닛에 있어서의 제1 제어 회로의 제2 방향을 따른 길이를 L1, 하나의 메모리 셀 유닛에 인접한 인접 메모리 셀 유닛에 있어서의 제1 제어 회로의 제2 방향을 따른 길이를 L1', 제어 회로 전체의 제2 방향을 따른 길이를 L0으로 했을 때,
L0=L1+L1'
를 만족하는, [A01] 내지 [A21] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A23] 불휘발성 메모리 셀은 N층(단, N≥2)으로 다층화되어 있는, [A01] 내지 [A22] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
[A24] 제1 배선은 N층의 제1 배선층에 형성되어 있고, 제2 배선은 N층의 제2 배선층에 형성되어 있으며,
제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는, [A23]에 기재된 메모리 셀 유닛 어레이.
[A25] 제1 배선은 (N/2+1)층(단, N은 2 이상의 짝수)의 제1 배선층에 형성되어 있고, 제2 배선은 (N/2)층의 제2 배선층에 형성되어 있으며,
제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는, [A23]에 기재된 메모리 셀 유닛 어레이.
[A26] 제1 배선은 (N/2)층(단, N은 2 이상의 짝수)의 제1 배선층에 형성되어 있고, 제2 배선은 (N/2+1)층의 제2 배선층에 형성되어 있으며,
제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는, [A23]에 기재된 메모리 셀 유닛 어레이.
[A27] 제1 배선은 {(N+1)/2}층(단, N은 3 이상의 홀수)의 제1 배선층에 형성되어 있고, 제2 배선은 {(N+1)/2}층의 제2 배선층에 형성되어 있으며,
제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는, [A23]에 기재된 메모리 셀 유닛 어레이.
[A28] 불휘발성 메모리 셀은, 불휘발성 메모리 소자 및 선택 소자로 이루어지고,
불휘발성 메모리 소자는, 상변화형의 불휘발성 메모리 소자로 이루어지는, [A01] 내지 [A27] 중 어느 한 항에 기재된 메모리 셀 유닛 어레이.
10: 메모리 셀 유닛
10a: 제어 회로의 제1 변
10b: 제어 회로의 제2 변
10c: 제어 회로의 제3 변
10d: 제어 회로의 제4 변
20: 불휘발성 메모리 셀
21: 불휘발성 메모리 소자
22: 선택 소자
30: 제1 배선층
31, 31A, 32B: 제1 배선
32A, 32B: 제1 콘택트 홀
33: 제1 제어 배선
40: 제2 배선층
41: 제2 배선
42A, 42B: 제2 콘택트 홀
43: 제2 제어 배선
50: 제1 제어 회로
50A: 제1-1 제어 회로
50B: 제1-2 제어 회로
51: 제1-1 제어 회로, 제1-2 제어 회로의 분할된 영역
52: 메모리 셀 유닛과 메모리 셀 유닛 사이의 영역
60: 제2 제어 회로
60A: 제2-1 제어 회로
60B: 제2-2 제어 회로
70: 실리콘 반도체 기판
71, 72, 73, 74: 층간 절연층

Claims (20)

  1. 제1 방향으로 연장되는 복수의 제1 배선,
    제1 배선과 상하 방향으로 이격하여 배치되고, 제1 배선과 상이한 제2 방향으로 연장되는 복수의 제2 배선, 및
    제1 배선과 제2 배선이 중복되는 영역에 배치되고, 제1 배선 및 제2 배선에 접속된 불휘발성 메모리 셀
    로 구성된 메모리 셀 유닛이, 제1 방향 및 제2 방향으로 2차원 매트릭스 형상으로 배치되어 있으며,
    각 메모리 셀 유닛은, 메모리 셀 유닛의 하방에, 메모리 셀 유닛의 동작을 제어하는 제어 회로를 구비하고 있으며,
    제어 회로는, 제1 배선을 통해 메모리 셀 유닛을 구성하는 불휘발성 메모리 셀의 동작을 제어하는 제1 제어 회로 및 제2 배선을 통해 메모리 셀 유닛을 구성하는 불휘발성 메모리 셀의 동작을 제어하는 제2 제어 회로로 구성되어 있으며,
    메모리 셀 유닛을 구성하는 제2 배선은, 상기 메모리 셀 유닛을 구성하는 제2 제어 회로에 접속되어 있고,
    메모리 셀 유닛을 구성하는 제1 배선의 일부는, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며,
    메모리 셀 유닛을 구성하는 제1 배선의 잔부는, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있는, 메모리 셀 유닛 어레이.
  2. 제1항에 있어서,
    각 메모리 셀 유닛에 있어서, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속된 제1 배선과, 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속된 제1 배선은, 교대로 배치되어 있는, 메모리 셀 유닛 어레이.
  3. 제1항에 있어서,
    제어 회로는 층간 절연층에 의해 피복되어 있으며,
    제1 제어 회로와 제1 배선은, 층간 절연층에 형성된 제1 콘택트 홀을 통해 접속되어 있으며,
    제2 제어 회로와 제2 배선은, 층간 절연층에 형성된 제2 콘택트 홀을 통해 접속되어 있는, 메모리 셀 유닛 어레이.
  4. 제3항에 있어서,
    제어 회로는 층간 절연층에 의해 피복되어 있으며,
    제1 제어 회로와 제1 배선은, 제1 제어 배선 및 층간 절연층에 형성된 제1 콘택트 홀을 통해 접속되어 있고,
    제2 제어 회로와 제2 배선은, 제2 제어 배선 및 층간 절연층에 형성된 제2 콘택트 홀을 통해 접속되어 있으며,
    제1 제어 회로와 제2 제어 배선은, 상하 방향에서 겹치지 않고,
    제2 제어 회로와 제1 제어 배선은, 상하 방향에서 겹치지 않는, 메모리 셀 유닛 어레이.
  5. 제3항에 있어서,
    하나의 메모리 셀 유닛에 있어서의 제1 콘택트 홀과, 제1 방향에 있어서 상기 하나의 메모리 셀 유닛에 인접하는 메모리 셀 유닛에 있어서의 제1 콘택트 홀을, 제2 방향에 평행한 가상 수직면에 사영했을 때, 제1 콘택트 홀의 사영 상의 위치는 제2 방향을 따라서 등간격으로 위치하는, 메모리 셀 유닛.
  6. 제1항에 있어서,
    제2 배선은, 단부에 있어서 제2 제어 회로에 접속되어 있는, 메모리 셀 유닛 어레이.
  7. 제1항에 있어서,
    메모리 셀 유닛은, 제2 방향을 따라서 일렬로 배치되어 있으며, 제1 방향을 따라서 서로 어긋나게 배치되어 있는, 메모리 셀 유닛 어레이.
  8. 제7항에 있어서,
    메모리 셀 유닛은, 제2 방향을 따라서 일렬로 배치되어 있으며, 제1 방향을 따라서, 제2 방향을 따른 메모리 셀 유닛의 길이의 1/2만큼 서로 어긋나게 배치되어 있는, 메모리 셀 유닛 어레이.
  9. 제8항에 있어서,
    메모리 셀 유닛을 구성하는 제1 배선의 절반은, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며,
    메모리 셀 유닛을 구성하는 제1 배선의 나머지 절반은, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있는, 메모리 셀 유닛 어레이.
  10. 제1항에 있어서,
    메모리 셀 유닛은, 벽돌 깔기 패턴에 있어서의 스트레처 본드 패턴에 기초하여 배치되어 있는, 메모리 셀 유닛 어레이.
  11. 제10항에 있어서,
    메모리 셀 유닛을 구성하는 제1 배선의 절반은, 상기 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있으며,
    메모리 셀 유닛을 구성하는 제1 배선의 나머지 절반은, 제1 방향에 인접한 인접 메모리 셀 유닛을 구성하는 제1 제어 회로에 접속되어 있는, 메모리 셀 유닛 어레이.
  12. 제1항에 있어서,
    제1 제어 회로는, 제1-1 제어 회로 및 제1-2 제어 회로의 2개의 회로로 구성되어 있으며,
    제2 제어 회로는, 제2-1 제어 회로 및 제2-2 제어 회로의 2개의 회로로 구성되어 있으며,
    제1-1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변을 따라서 배치되어 있으며,
    제1-2 제어 회로는, 제2 방향에 평행하게 연장되고, 제1 변과 대향하는 제어 회로의 제3 변을 따라서 배치되어 있으며,
    제2-1 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변을 따라서 배치되어 있으며,
    제2-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제2 변과 대향하는 제어 회로의 제4 변을 따라서 배치되어 있는, 메모리 셀 유닛 어레이.
  13. 제12항에 있어서,
    제2-1 제어 회로는, 제2 변의 전부를 차지하고, 또한, 제1 변의 일부 및 제3 변의 일부를 차지하도록 배치되어 있으며,
    제2-2 제어 회로는, 제4 변의 전부를 차지하고, 또한, 제1 변의 일부 및 제3 변의 일부를 차지하도록 배치되어 있으며,
    제1-1 제어 회로는, 제1 변의 일부를 차지하도록 배치되어 있으며,
    제1-2 제어 회로는, 제3 변의 일부를 차지하도록 배치되어 있는, 메모리 셀 유닛 어레이.
  14. 제1항에 있어서,
    제2 제어 회로는, 제2-1 제어 회로 및 제2-2 제어 회로의 2개의 회로로 구성되어 있으며,
    제2-1 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변을 따라서 배치되어 있으며,
    제2-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제2 변과 대향하는 제어 회로의 제4 변을 따라서 배치되어 있으며,
    제1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변으로부터, 제1 변과 대향하는 제어 회로의 제3 변에 걸쳐 배치되어 있는, 메모리 셀 유닛 어레이.
  15. 제1항에 있어서,
    제1 제어 회로는, 제1-1 제어 회로 및 제1-2 제어 회로의 2개의 회로로 구성되어 있으며,
    제2 제어 회로는, 제1 방향에 평행하게 연장되는 제어 회로의 제2 변으로부터, 제2 변과 대향하는 제어 회로의 제4 변에 걸쳐 배치되어 있으며,
    제1-1 제어 회로는, 제2 방향에 평행하게 연장되는 제어 회로의 제1 변을 따라서 배치되어 있으며,
    제1-2 제어 회로는, 제1 방향에 평행하게 연장되고, 제1 변과 대향하는 제어 회로의 제3 변을 따라서 배치되어 있는, 메모리 셀 유닛 어레이.
  16. 제1항에 있어서,
    불휘발성 메모리 셀은 N층(단, N≥2)으로 다층화되어 있는, 메모리 셀 유닛 어레이.
  17. 제16항에 있어서,
    제1 배선은 N층의 제1 배선층에 형성되어 있고, 제2 배선은 N층의 제2 배선층에 형성되어 있으며,
    제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는, 메모리 셀 유닛 어레이.
  18. 제16항에 있어서,
    제1 배선은 (N/2+1)층(단, N은 2 이상의 짝수)의 제1 배선층에 형성되어 있고, 제2 배선은 (N/2)층의 제2 배선층에 형성되어 있으며,
    제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는, 메모리 셀 유닛 어레이.
  19. 제16항에 있어서,
    제1 배선은 (N/2)층(단, N은 2 이상의 짝수)의 제1 배선층에 형성되어 있고, 제2 배선은 (N/2+1)층의 제2 배선층에 형성되어 있으며,
    제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는, 메모리 셀 유닛 어레이.
  20. 제16항에 있어서,
    제1 배선은 {(N+1)/2}층(단, N은 3 이상의 홀수)의 제1 배선층에 형성되어 있고, 제2 배선은 {(N+1)/2}층의 제2 배선층에 형성되어 있으며,
    제1 배선층과 제2 배선층의 사이에 불휘발성 메모리 셀이 형성되어 있는, 메모리 셀 유닛 어레이.
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