JP6913763B2 - 自己選択メモリにおけるプログラミング改良 - Google Patents
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Description
材料は、カルコゲニド材料の上に設けることができる。第1の導電性材料、第2の導電性材料、およびカルコゲニド材料は、その後、エッチングされ、非対称形状を有するメモリ・セルを作り出すことができる。誘電性材料は、導電性材料およびカルコゲニド材料の周りに設けることができる。
の電極に向かってイオンが移動したかを感知するために、セルの両端間に電圧を加えることによって読み取ることができる。
点でメモリ・セル105の読取りまたは書込みをするために付勢することができる。同じワード・ライン110またはビット・ライン115と電子連通(例えば、接続)している他のメモリ・セル105は、非ターゲット・メモリ・セル105と呼ぶことができる。
感知することができる。例えば、感知構成部品125は、メモリ・セル105にアクセスすることによって生成される信号に基づいて、メモリ・セル105の記憶された論理状態を判断するように構成することができる。信号は電圧または電流を含むことができ、電圧感知増幅器、電流感知増幅器、または両方を備えることができる。例えば、電圧は、(対応するワード・ライン110およびビット・ライン115を使用して)メモリ・セル105に加えることができ、得られた電流の大きさはメモリ・セル105の電気抵抗に依存することがある。同様に、電流をメモリ・セル105に加えることができ、電流を生成するための電圧の大きさはメモリ・セル105の電気抵抗に依存することがある。感知構成部品125は、信号を検出および増幅させるために、様々なトランジスタまたは増幅器を備え、ラッチングと呼ぶこともできる。メモリ・セル105の検出された論理状態はその後、出力135として出力することができる。いくつかの場合では、感知構成部品125は、列デコーダ130または行デコーダ120の一部であってもよい。あるいは、感知構成部品125は、列デコーダ130または行デコーダ120に接続、または電子連通してもよい。
などの限界のある電源に頼る移動デバイスに対して、メモリ・アレイの展開または動作(例えば、電力供給、熱生成、材料制限など)を抑制する可能性がある。以下に論じるように、不揮発性PCMおよび/または自己選択メモリ・セルは、他のメモリ・アーキテクチャに対する改良された性能をもたらす有益な特性を有する。例えば、PCMおよび/または自己選択メモリは、DRAMに匹敵する読取/書込速度を提供するが、不揮発性であってもよく、大きなセル密度を可能にする。
の導電性ライン(例えば、ビット・ライン115−aなどのアクセス・ライン)と接触していてもよい。ピラーはメモリ・セル105−aを備えることができ、メモリ・セル105−aは第1の電極(例えば、上部電極205)、メモリ記憶素子220、および第2の電極(例えば、底部電極210)を備えている。メモリ記憶素子220は、非対称形状(例えば、図3を参照して記載したように、メモリ記憶素子220−a)であってもよい。この非対称形状は、メモリ・セル105−aの極性によって、上部電極205または底部電極210でのイオンの混み合いを生じさせることがある。上部電極205または底部電極210でのイオンの混み合いにより、上に記載するように、メモリ・セル105−aのより正確な感知が可能になる。
含む第1のカルコゲニド・ガラスを含むことができる。いくつかの例では、メモリ記憶素子220は、セレニウム、ヒ素(As)、テルル(Te)、ケイ素(Si)、ゲルマニウム(Ge)、またはアンチモン(Sb)の少なくとも1つの合成物を含んでいる。電圧がメモリ記憶素子220の両端間に加えられると(または、上部電極205と底部電極210の間に電圧差があると)、イオンは一方またはその他の電極に向かって移動することができる。例えば、TeおよびSeイオンは正の電極に向かって移動することができ、GeおよびAsイオンは負の電極に向かって移動することができる。メモリ記憶素子220はまた、セレクタ・デバイスとして働くことができる。このタイプのメモリ・アーキテクチャは、自己選択メモリと呼ぶことができる。
せることができる。第1の電極(例えば、上部電極205−a)の一部は、第1の側部305に接触することができ、また第2の側部310に接触することができる第2の電極(例えば、底部電極210−a)の一部より小さい面積を有することができる。
て、ワード・ライン110−bまたはデジット・ライン115−bを活性化するように構成することができる。例えば、バイアス構成部品405は、上に記載したように、メモリ・セル105−fを読み取るまたは書き込むために、メモリ・セル105−fを操作するために電圧を加えるように構成することができる。いくつかの場合では、メモリ・コントローラ140−aは、図1に示すように、列デコーダ、行デコーダ、または両方を備えることができる。これにより、メモリ・コントローラ140−aが1つまたは複数のメモリ・セル105−fにアクセスすることが可能になる。バイアス構成部品405は、感知構成部品125−aの動作に対する電圧を提供することができる。
)、UNIX(登録商標)、LINUX(登録商標)、または別の知られているオペレーティング・システムなどのオペレーティング・システムを利用することができる。
ことができ、第2の側部および第3の側部は鋭角を形成することができる。いくつかの例では、材料の第1の除去は、第1の導電性材料で始まるエッチングを含むことができる。別の例では、材料の第1の除去は、第2の導電性材料で始まるエッチングを含むことができる。
させることができる。
を含むことができ、カルコゲニド材料815は、セレニウム、ヒ素、テルル、ケイ素またはゲルマニウムの少なくとも1つの組成物を含むことができる。いくつかの例では、追加のインターフェイス材料を、第1の導電性材料805と第2の導電性材料810の間、および第2の導電性材料810と第3の導電性材料820の間に蒸着させることができる。
手段と、カルコゲニド材料内に複数のメモリ構成部品を形成するための第1の方向の材料の第1の除去するための手段であって、複数のうちの各カルコゲニド材料メモリ構成部品は、第1の側部、第2の側部、第3の側部、および第4の側部を備え、第1の側部および第3の側部は鈍角を形成し、第2の側部および第3の側部は鋭角を形成する、該手段と、第1の導電性材料、第2の導電性材料、および複数のカルコゲニド材料メモリ構成部品の周りに誘電性材料を蒸着させるための手段とを備えることができる。
もよく、パルスを負の極性で加えられることもできる。いくつかの例は、第1の表面で化学素子の濃度を増加させることに少なくとも一部基づいて、メモリ記憶構成部品の第2の表面で異なる化学素子の濃度を増加させることを含むことができる。
エピタキシャル層であってもよい。基板、または基板のサブ領域の導電性は、これに限らないが、リン、ホウ素、またはヒ素を含む様々な化学種を使用して、ドーピングにより制御することができる。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中に行なうことができる。
憶、磁気ディスク記憶または他の磁気記憶デバイス、または指示またはデータ構造の形で所望のプログラム・コード手段を担持または記憶するために使用することができ、汎用または専用コンピュータ、または汎用または専用プロセッサによってアクセスすることができる任意の他の持続性媒体を含むことができる。また、任意の接続がコンピュータ読取可能媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル・サブスクライバ・ライン(DSL)、または赤外線、放射線およびマイクロ波などの無線技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから伝達される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル・サブスクライバ・ライン(DSL)、または赤外線、放射線およびマイクロ波などの無線技術が媒体の定義に含まれる。本明細書で使用する、ディスク(disk)およびディスク(disc)は、CD、レーザ・ディスク、光ディスク、デジタル多用途ディスク(DVD)、フロッピー・ディスクおよびブルーレイ・ディスクを含み、ディスク(disk)は通常データを磁気的に再生し、ディスク(disc)はレーザで光学的にデータを再生する。上記の組合せはまた、コンピュータ読取可能媒体の範囲内に含まれる。
Claims (36)
- 第1の表面および前記第1の表面に対向する第2の表面を備えたカルコゲニド材料メモリ記憶素子であって、前記第2の表面は前記第1の表面より大きな面積を有し、前記カルコゲニド材料メモリ記憶素子に蓄積された論理状態は、前記第1の表面又は前記第2の表面に関連する化学素子の濃度に少なくとも部分的に基づく、カルコゲニド材料メモリ記憶素子と、
前記第1の表面に結合された第1の電極と、
前記第2の表面に結合され、前記カルコゲニド材料メモリ記憶素子を介して前記第1の電極と電子連通する第2の電極と
を備える、メモリ・デバイス。 - 前記カルコゲニド材料メモリ記憶素子はセレニウムを含む、請求項1に記載のメモリ・デバイス。
- 前記第1の表面または前記第2の表面に対する前記セレニウムの濃度は、前記第1の電極と前記第2の電極の間で前記カルコゲニド材料メモリ記憶素子の両端間の電圧の極性に少なくとも一部基づく、請求項2に記載のメモリ・デバイス。
- 前記メモリ・デバイスの論理状態は、前記電圧の前記極性を使用して前記カルコゲニド材料メモリ記憶素子をプログラミングすることに少なくとも一部基づく、請求項3に記載のメモリ・デバイス。
- 前記カルコゲニド材料メモリ記憶素子の断面は台形を含む、請求項1に記載のメモリ・デバイス。
- 前記カルコゲニド材料メモリ記憶素子は台形柱を含む、請求項1に記載のメモリ・デバイス。
- 前記カルコゲニド材料メモリ記憶素子は錐台を含む、請求項1に記載のメモリ・デバイス。
- 第1の側部、前記第1の側部に対向する第2の側部、前記第1の側部および前記第2の側部に隣接する第3の側部、および前記第3の側部に対向する第4の側部を有するカルコゲニド材料メモリ記憶素子であって、前記第1の側部および前記第3の側部は鈍角を形成し、前記第2の側部および前記第3の側部は鋭角を形成し、前記カルコゲニド材料メモリ記憶素子に蓄積された論理状態は、前記第1の側部又は前記第2の側部に関連する化学素子の濃度に少なくとも部分的に基づく、カルコゲニド材料メモリ記憶素子と、
前記カルコゲニド材料メモリ記憶素子の前記第1の側部と第1のアクセス・ラインの間に結合された第1の電極と、
前記カルコゲニド材料メモリ記憶素子の前記第2の側部と第2のアクセス・ラインの間に結合された第2の電極と
を備える、メモリ・デバイス。 - 前記第1の側部および前記第4の側部は鈍角を形成し、前記第2の側部および前記第4の側部は鋭角を形成する、請求項8に記載のメモリ・デバイス。
- 前記第1の側部に接触している前記第1の電極の一部は、前記第2の側部に接触している前記第2の電極の一部より小さい面積を有する、請求項9に記載のメモリ・デバイス。
- 前記カルコゲニド材料メモリ記憶素子は自己選択メモリ構成部品を備える、請求項8に記載のメモリ・デバイス。
- 前記カルコゲニド材料メモリ記憶素子は、セレニウム、ヒ素、テルル、ケイ素、またはゲルマニウムの少なくとも1つの組成物を含む、請求項8に記載のメモリ・デバイス。
- 前記カルコゲニド材料メモリ記憶素子の前記第1の側部または前記第2の側部に対するセレニウムの濃度は、前記カルコゲニド材料メモリ記憶素子のプログラミング動作中に、前記第1のアクセス・ラインおよび前記第2のアクセス・ラインの間の電圧の極性に少なくとも一部基づく、請求項12に記載のメモリ・デバイス。
- 前記メモリ・デバイスの論理状態は、前記第1の電極に接触している前記カルコゲニド材料メモリ記憶素子の閾値電圧に少なくとも一部基づく、請求項8に記載のメモリ・デバイス。
- 第1の導電性材料、第2の導電性材料、および前記第1の導電性材料と前記第2の導電性材料の間のカルコゲニド材料を含むスタックを形成することと、
前記カルコゲニド材料内に複数のメモリ構成部品を形成するための第1の方向の材料の第1の除去することとであって、前記複数のうちの各カルコゲニド材料メモリ構成部品は、第1の側部、第2の側部、第3の側部、および第4の側部を備え、論理状態を指し示すための、前記第1の側部又は前記第2の側部に関連する化学素子の濃度を含み、前記第1の側部および前記第3の側部は鈍角を形成し、前記第2の側部および前記第3の側部は鋭角を形成することと、
前記第1の導電性材料、前記第2の導電性材料、および前記複数のカルコゲニド材料メモリ構成部品の周りに誘電性材料を蒸着させること
を含む、メモリ・デバイスを形成する方法。 - 前記材料の第1の除去することは、前記第1の側部と平行な平面に第1の寸法を有する前記第1の導電性材料、および前記第2の側部と平行な平面に第2の寸法を有する前記第2の導電性材料をもたらし、前記第1の寸法は、前記第2の寸法より小さい、請求項15に記載の方法。
- 前記第1の導電性材料の前記第1の寸法は、前記第1の側部の第1の寸法と等しく、前記第2の側部の前記第2の寸法は、前記第2の側部の第1の寸法と等しい、請求項16に記載の方法。
- 前記第1の導電性材料に結合された第1のアクセス・ラインを形成することと、
前記第2の導電性材料に結合された第2のアクセス・ラインを形成すること
を含む、請求項15に記載の方法。 - 前記第1の導電性材料は、前記第2の導電性材料とは異なる、請求項18に記載の方法。
- 前記カルコゲニド材料は、セレニウム、ヒ素、ゲルマニウム、ケイ素またはテルルの少なくとも1つを含む、請求項19に記載の方法。
- 前記材料の第1の除去することは、前記第1の導電性材料で開始する、エッチングすることを含む、請求項15に記載の方法。
- 前記材料の第1の除去することは、前記第2の導電性材料で開始する、エッチングすることを含む、請求項15に記載の方法。
- 前記誘電性材料は、窒化ケイ素、酸化ケイ素、酸化アルミニウム、または酸化ハフニウムの少なくとも1つを含む、請求項15に記載の方法。
- 第2の方向の材料の第2の除去することであって、前記複数のメモリ構成部品は、第5の側部、第6の側部、第7の側部、および第8の側部を備え、前記第5の側部および前記第7の側部は鈍角を形成し、前記第6の側部および前記第7の側部は鋭角を形成することをさらに含む、請求項16に記載の方法。
- 前記材料の第2の除去することは、前記第5の側部と平行な平面で第3の寸法を有する前記第1の導電性材料をもたらす、請求項24に記載の方法。
- 前記材料の第2の除去することは、前記第5の側部と平行な平面で第4の寸法を有する前記第2の導電性材料をもたらし、前記第3の寸法は前記第2の寸法より大きい、請求項25に記載の方法。
- 第1の論理値を記憶するために、カルコゲニド材料メモリ記憶構成部品の第1の表面で化学素子の濃度を増加させることと、
前記第1の論理値と異なる第2の論理値を記憶するために、前記カルコゲニド材料メモリ記憶構成部品の第2の表面で前記化学素子の濃度を増加させることであって、前記第1の表面は前記第2の表面に対向し、前記第2の表面は、前記第1の表面の面積より大きな面積を有すること
を含む、方法。 - 前記第1の表面での前記化学素子の前記濃度は、前記第2の表面での前記化学素子の前記濃度より大きい、請求項27に記載の方法。
- 前記カルコゲニド材料メモリ記憶構成部品に読取パルスを加えることと、
前記第1の論理値または前記第2の論理値が、前記読取パルスを加えることに少なくとも一部基づいて、前記カルコゲニド材料メモリ記憶構成部品で記憶されたかどうかを判断することと
をさらに含む、請求項27に記載の方法。 - 前記化学素子はカチオンであり、前記読取パルスを負の極性で加えられる、請求項29に記載の方法。
- 前記第1の表面で前記化学素子の前記濃度を増加させることに少なくとも一部基づいて、前記カルコゲニド材料メモリ記憶構成部品の前記第2の表面で異なる化学素子の濃度を増加させることをさらに含む、請求項27に記載の方法。
- 第1の論理値を記憶するために、カルコゲニド材料メモリ記憶構成部品の第1の表面で化学素子の濃度を増加させるための手段と、
前記第1の論理値と異なる第2の論理値を記憶するために、前記カルコゲニド材料メモリ記憶構成部品の第2の表面で前記化学素子の濃度を増加させるための手段であって、前記第1の表面は前記第2の表面に対向し、前記第2の表面は、前記第1の表面の面積より大きな面積を有する、該手段と
を備える、装置。 - 前記第1の表面での前記化学素子の前記濃度は、前記第2の表面での前記化学素子の前記濃度より大きい、請求項32に記載の装置。
- 前記カルコゲニド材料メモリ記憶構成部品に読取パルスを加えるための手段と、
前記第1の論理値または前記第2の論理値が、前記読取パルスを加えることに少なくとも一部基づいて、前記カルコゲニド材料メモリ記憶構成部品で記憶されたかどうかを判断するための手段と
をさらに含む、請求項32に記載の装置。 - 前記化学素子はカチオンであり、前記読取パルスを負の極性で加えられる、請求項34に記載の装置。
- 前記第1の表面で前記化学素子の前記濃度を増加させることに少なくとも一部基づいて、前記カルコゲニド材料メモリ記憶構成部品の前記第2の表面で異なる化学素子の濃度を増加させるための手段をさらに含む、請求項35に記載の装置。
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