JP2020519010A - 自己選択メモリにおけるプログラミング改良 - Google Patents

Abstract

メモリ・セル内のプログラミング改良のための方法、システム、およびデバイスが記載されている。非対称形状のメモリ・セルは、メモリ・セルの記憶された値を正確に読み取るために利用することができる特定の電極で、またはその近くでのイオンの混み合いを改良することができる。メモリ・セルをプログラミングすることにより、セル内の素子が分離させられ、特定の電極に向かうイオンの移動をもたらす。移動は、セルの極性によることができ、セル内に高抵抗領域および低抵抗領域を作り出すことができる。メモリ・セルは、セルの両端間に電圧を加えることによって感知することができる。得られる電流はその後、高抵抗領域および低抵抗領域に遭遇することができ、領域の向きはセルの第１または第２の論理状態を示すことができる。【選択図】図３

Description

本特許出願は、本発明の譲受人に譲渡された、２０１７年４月２８日出願の“Ｐｒｏｇｒａｍｍｉｎｇ Ｅｎｈａｎｃｅｍｅｎｔ ｉｎ Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ”という名称の、Ｒｅｄａｅｌｌｉ他による米国特許出願第１５／５８２，３２９号の優先権および利益を主張するものであり、参照によって明示的に本明細書に組み込まれる。

以下は、一般にメモリ・セルにおけるプログラミング改良に関し、より詳細には、自己選択メモリにおけるプログラミング改良に関する。

メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスに情報を記憶するために幅広く使用される。情報は、メモリ・デバイスの異なる状態をプログラミングすることによって記憶される。例えば、二値デバイスは、しばしば、論理「１」または論理「０」によって示される２つの状態を有する。他のシステムでは、３つ以上の状態を記憶することがある。記憶された情報にアクセスするために、電子デバイスの構成部品は、メモリ・デバイス内の記憶状態を読み取る、または感知することができる。情報を記憶するために、電子デバイスの構成部品は、メモリ・デバイス内の状態を書き込む、またはプログラミングすることができる。

磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期動的ＲＡＭ（ＳＤＲＡＭ）、強誘電ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、読取専用メモリ（ＲＯＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）、およびその他を含む多数のタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でさえも、長期間、記憶した論理状態を維持することができる。揮発性メモリ・デバイス、例えば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、時間の経過と共に、記憶された状態を失うことがある。メモリ・デバイスを改良することは、他の基準のうち、メモリ・セル密度を増加させること、読取／書込速度を増加させること、信頼性を増加させること、データ維持を増加させること、消費電力を少なくすること、または製造コストを少なくすることを含むことができる。

いくつかのタイプのメモリ・デバイスは、セルの両端間での抵抗の変化または電圧低下を使用して、異なる論理状態をプログラミングおよび感知することができる。例えば、自己選択メモリは、異なるプログラミングされた状態間のメモリ・セルの閾値電圧の差を大きくすることができる。セルがプログラミングされる方法は、セルを構成する様々な材料の分配に影響を与え、セルのイオンの移動に影響を与え、その後、セルの閾値電圧に影響を与える可能性がある。閾値電圧は、セルの論理状態に関する、またはこれを示すことがある。異なる論理状態間の閾値電圧の小さな変化はしたがって、セルを読み取ることができる精度に影響を与えることがある。

図１は、本開示の例による、自己選択メモリにおけるプログラミング改良をサポートする例示的メモリ・アレイを示す図である。 図２は、本開示の例による、自己選択メモリにおけるプログラミング改良をサポートする例示的メモリ・アレイを示す図である。 図３は、本開示の例による、プログラミング改良をサポートする例示的メモリ・デバイスを示す図である。 図４は、本開示の例による、自己選択メモリにおけるプログラミング改良をサポートする例示的メモリ・アレイを示す図である。 図５は、本開示の例による、自己選択メモリにおけるプログラミング改良をサポートするメモリ・アレイを含むデバイスを示す図である。 図６は、本開示の例による、プログラミング改良をサポートする自己選択メモリ・デバイスを操作する１つまたは複数の方法を示すフローチャートである。 図７は、本開示の例による、プログラミング改良をサポートする自己選択メモリ・デバイスを形成する例示的過程を示す図である。 図８は、本開示の例による、プログラミング改良をサポートする自己選択メモリ・デバイスを形成する例示的過程を示す図である。 図９は、本開示の例による、プログラミング改良をサポートする自己選択メモリ・デバイスを操作する１つまたは複数の方法を示すフローチャートである。

非対称幾何形状を有する自己選択メモリは、異なるプログラミングされた状態間のメモリ・セルの閾値電圧の差を大きくすることができる。このような差は、セルの特定の電極における、またはその近くのイオンの混み合いによることがある。次に、セルに対する感知ウィンドウを改善することがあり、このことは対称幾何形状を有するセルと比較して、より正確な感知をもたらすことがある。

例として、特定の自己選択メモリ・セルがプログラミングされると、セル内の素子が分離し、イオンの移動が生じる。所与のセルの極性によって、イオンは特定の電極に向かって移動することがある。例えば、自己選択メモリ・セルにおいて、イオンは負の電極に向かって移動することできる。メモリ・セルはその後、どの電極に向かってイオンが移動したかを感知するために、セルの両端間に電圧を加えることによって読み取ることができる。自己選択メモリ・デバイスにおける感知信頼性の増大は、特定の電極で、またはその近くでのイオンの混み合いを改良する非対称幾何形状で実現することができる。各メモリ・セルは、プログラミングされると、セル内のイオンが１つの電極に向かって移動するように構成することができる。非対称幾何形状により、イオンのより大きな密度は、１つの電極で、またはその近くで増大することがある。これにより、高密度のイオンの移動を有する領域、およびセル内の低密度のイオンの移動を有する領域を作り出すことがある。メモリ・セルの極性により、移動するイオンのこのような濃度は、論理「１」または論理「０」の状態を示すことがある。

メモリ・セルはその後、セルの両端間に電圧を加えることによって感知することができる。得られた電流は最初、バンド・ギャップの後の高抵抗領域、その後、セル内の低抵抗領域に遭遇することがある。セルが活性化すると、セルを通して流れる電流は両方の領域に遭遇するので、これによりセルの閾値電圧に影響があることがある。領域の向きは、セルの第１または第２の論理状態を示すことがある。例えば、第１の電極における、またはその近くの高抵抗領域は、論理「１」の状態を示すことがあり、第１の電極における、またはその近くの低抵抗領域は、論理「０」の状態を示すことがある。例えば、高抵抗および低抵抗領域の向きは、セルの閾値電圧、したがって、セルの論理状態に影響を与える可能性がある。このような非対称幾何形状により、メモリ・セルをより正確に感知することが可能になる。

非対称幾何形状を有する自己選択メモリ・デバイスは、第１のアクセス・ラインまたは第２のアクセス・ラインの視点から形成することができる。第１のアクセス・ラインの視点から、カルコゲニド材料は、第１の導電性材料の上に設けることができ、第２の導電性
材料は、カルコゲニド材料の上に設けることができる。第１の導電性材料、第２の導電性材料、およびカルコゲニド材料は、その後、エッチングされ、非対称形状を有するメモリ・セルを作り出すことができる。誘電性材料は、導電性材料およびカルコゲニド材料の周りに設けることができる。

第２のアクセス・ラインの視点から、カルコゲニド材料は、第１の導電性材料の上に設けることができる。第２の導電性材料は、カルコゲニド材料の上に設けることができる。カルコゲニド材料および第２の導電性材料はその後、エッチングされ、対称形状を有するメモリ・セルを作り出すことができる。誘電性材料は、カルコゲニド材料および第２の導電性材料の周りに設けることができる。

別の方法では、非対称幾何形状を有する自己選択メモリ・デバイスはまた、第１のアクセス・ラインまたは第２のアクセス・ラインの視点から形成することができる。第１のアクセス・ラインの視点から、カルコゲニド材料は、第１の導電性材料の上に設けることができ、第２の導電性材料は、カルコゲニド材料の上に設けることができる。第１の導電性材料、第２の導電性材料、およびカルコゲニド材料は、その後、エッチングされ、非対称形状を有するメモリ・セルを作り出すことができる。誘電性材料は、導電性材料およびカルコゲニド材料の周りに設けることができる。

第２のアクセス・ラインの視点から、カルコゲニド材料は、第１の導電性材料の上に設けることができる。第２の導電性材料は、カルコゲニド材料の上に設けることができる。カルコゲニド材料および第２の導電性材料は、その後、エッチングされ、非対称形状を有するカルコゲニド材料を作り出すことができる。誘電性材料は、カルコゲニド材料および第２の導電性材料の周りに設けることができる。

上で案内した開示の特性はさらに、メモリ・アレイの内容で以下に説明され、非対称幾何形状を有する自己選択メモリ・セルは、十字アーキテクチャの内容で例示および示されている。開示のこれらおよび他の特性はさらに、自己選択メモリにおけるプログラミング改良に関連する装置図、システム図、およびフローチャートによって例示され、これに関連して記載されている。

図１は、本開示の様々な例による、メモリ・セルにおけるプログラミング改良をサポートする例示的メモリ・アレイ１００を示している。メモリ・アレイ１００はまた、電子メモリ装置と呼ぶこともできる。メモリ・アレイ１００は、異なる状態を記憶するようにプログラミング可能なメモリ・セル１０５を含む。各メモリ・セル１０５は、論理「０」および論理「１」で示される、２つの状態を記憶するようにプログラミング可能である。いくつかの場合では、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成されている。

メモリ・セル１０５は、可変および構成可能閾値電圧または電気抵抗を有する、または両方を有し、論理状態を示す、カルコゲニド材料メモリ構成部品またはメモリ記憶素子とも呼ばれる、カルコゲニド材料を含むことができる。いくつかの例では、セルの閾値電圧は、セルをプログラミングするために使用される極性によって変化する。例えば、１つの極性でプログラミングされた自己選択メモリ・セルは、特定の抵抗特性、したがって１つの閾値電圧を有することができる。また、この自己選択メモリ・セルは、セルの異なる抵抗特性、したがって、異なる閾値電圧をもたらす可能性がある異なる極性でプログラミングすることができる。上で論じたように、自己選択メモリ・セルがプログラミングされると、セル内の素子は分離し、イオンの移動が生じることがある。所与のセルの極性によって、イオンは特定の電極に向かって移動することがある。例えば、自己選択メモリ・セルにおいて、イオンは負の電極に向かって移動することできる。メモリ・セルはその後、ど
の電極に向かってイオンが移動したかを感知するために、セルの両端間に電圧を加えることによって読み取ることができる。

いくつかの例では、セル・プログラミングは、異なる論理状態を達成するために、結晶構造または原子構成を利用することができる。例えば、結晶または非結晶原子構成を有する材料は、異なる電気抵抗を有することができる。結晶状態は、低電気抵抗を有することができ、いくつかの場合では、「設定」状態とも呼ぶことができる。非結晶状態は、高電気抵抗を有することができ、「再設定」状態と呼ぶこともできる。メモリ・セル１０５に加えられた電圧は、したがって、材料が結晶または非結晶状態にあるかどうかによって、異なる電流をもたらすことができ、得られた電流の大きさを使用して、メモリ・セル１０５によって記憶された論理状態を判断することができる。

いくつかの場合では、非結晶または再設定状態の材料は、これに関連する閾値電圧を有することができる、すなわち、電流は閾値電圧を超えた後に流れる。したがって、加えられた電圧が閾値電圧より小さい場合、メモリ素子が再設定状態にあると、電流は流れないことがあり、メモリ素子が設定状態にあると、閾値電圧を有さず（すなわち、ゼロの閾値電圧）、したがって、電流は加えられた電圧に応じて流れることがある。その他の場合では、メモリ・セル１０５は、異なる論理状態（すなわち、論理１または論理０以外の状態）に対応することが可能で、メモリ・セル１０５が３つ以上の異なる論理状態を記憶することを可能にする、中間抵抗をもたらすことがある結晶および非結晶領域の組合せを有することができる。以下で論じるように、メモリ・セル１０５の論理状態は、メモリ素子の溶融を含む加熱によって設定することができる。

メモリ・アレイ１００は、３次元（３Ｄ）メモリ・アレイであり、２次元（２Ｄ）メモリ・アレイは互いの上に形成されている。これにより、２Ｄアレイと比べて、単一の金型または基板上に形成することができるメモリ・セルの数を増加させ、その後、製造コストを少なくする、またはメモリ・アレイの性能を向上させる、あるいはその両方を行なうことができる。図１に示した例によると、メモリ・アレイ１００は、２つのレベルのメモリ・アレイ１０５を備え、したがって、３次元メモリ・アレイであると考えられるが、レベルの数は２つに限らない。各レベルは、メモリ・セル１０５が各レベルにわたって互いにおおよそ整列されて、メモリ・セル・スタック１４５を形成するように、整列または位置決めすることができる。

メモリ・セル１０５の各列は、アクセス・ライン１１０およびアクセス・ライン１１５に接続されている。アクセス・ライン１１０は、それぞれ、ワード・ライン１１０およびビット・ライン１１５としても知られている。ビット・ライン１１５は、既知のデジット・ライン１１５であってもよい。ワード・ラインおよびビット・ライン、またはその類似物への言及は、理解または操作の損失なしで、相互変更可能である。ワード・ライン１１０およびビット・ライン１１５は、アレイを作り出すために、互いにほぼ垂直であってもよい。メモリ・セル・スタック１４５内の２つのメモリ・セル１０５は、デジット・ライン１１５などの共通の導電性ラインを共有することができる。すなわち、デジット・ライン１１５は、上側メモリ・セル１０５の底部電極および下側メモリ・セル１０５の上部電極と電子連通することができる。他の構成も可能であり、例えば、メモリ・セル１０５は、図３を参照して、メモリ・セル１０５−ｃのように、非対称の形状をしていてもよい。

一般的に、１つのメモリ・セル１０５は、ワード・ライン１１０およびビット・ライン１１５などの２つの導電性ラインの交差点に置くことができる。この交差点は、メモリ・セルのアドレスと呼ぶことができる。ターゲット・メモリ・セル１０５は、付勢されたワード・ライン１１０およびビット・ライン１１５の交差点にあるメモリ・セル１０５であってもよく、すなわち、ワード・ライン１１０およびビット・ライン１１５は、その交差
点でメモリ・セル１０５の読取りまたは書込みをするために付勢することができる。同じワード・ライン１１０またはビット・ライン１１５と電子連通（例えば、接続）している他のメモリ・セル１０５は、非ターゲット・メモリ・セル１０５と呼ぶことができる。

上で論じたように、電極は、メモリ・セル１０５およびワード・ライン１１０またはビット・ライン１１５に結合させることができる。電極という用語は、電気導体のことを言うことがあり、いくつかの場合では、メモリ・セル１０５への電気的接点として利用することができる。電極としては、メモリ・アレイ１００の素子または構成部品の間に導電性経路を提供する、トレース、ワイヤ、導電性ライン、導電層などが挙げられる。

読取りおよび書込みなどの操作は、それぞれのラインに電圧または電流を加えることを含むことができる、ワード・ライン１１０およびビット・ライン１１５を活性化させるまたは選択することによって、メモリ・セル１０５上で行なうことができる。ワード・ライン１１０およびビット・ライン１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金あるいは化合物などの導電性材料でできていてもよい。メモリ・セル１０５を選択する際、例えば、セレニウム（Ｓｅ）イオンの移動を、セルの論理状態を設定するために活用することができる。加えて、または別の方法では、他の導電性材料のイオンが、セレニウム（Ｓｅ）イオンに加えて、またはこれに代えて移動することができる。

例えば、メモリ・セルは、セレニウムを含むメモリ記憶素子を備えることができ、セルに電気パルスを提供することによってプログラミングすることができる。パルスは、例えば、第１のアクセス・ライン（例えば、ワード・ライン１１０）または第２のアクセス・ライン（例えば、ビット・ライン１１５）を介して提供することができる。パルスを提供する際、セレニウム・イオンは、メモリ・セルの極性によって、メモリ記憶素子内で移動することができる。したがって、メモリ記憶素子の第１の側または第２の側に対するセレニウムの濃度は、第１のアクセス・ラインと第２のアクセス・ラインの間の電圧の極性に少なくとも一部基づいている。本明細書に記載したような、非対称形状のメモリ記憶素子では、セレニウム・イオンは、より大きな領域を有する素子の部分でさらに混み合っていてもよい。メモリ記憶素子のセレニウムが豊富な部分は、比較的少ないセレニウムを有する素子の部分より、高い抵抗を有し、したがって、より高い閾値電圧をもたらすことがある。対称形状のメモリ記憶素子と比べて、メモリ記憶素子の異なる部分間の相対抵抗を向上させることができる。

セルを読み取るために、電圧をメモリ・セル１０５の両端間に加えることができ、得られた電流、または電流が流れ始める閾値電圧は、論理「１」または論理「０」の状態を示すことができる。メモリ記憶素子の一端部または他の端部でのセレニウム・イオンの混み合いは、抵抗および／または閾値電圧に影響を与え、論理状態間のセル応答におけるより大きな区別をもたらす可能性がある。

メモリ・セル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を通して制御することができる。例えば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて、適当なワード・ライン１１０を活性化させることができる。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受信し、適当なビット・ライン１１５を活性化させる。したがって、ワード・ライン１１０およびビット・ライン１１５を活性化させることによって、メモリ・セル１０５にアクセスすることができる。

アクセスの際、メモリ・セル１０５は、感知構成部品１２５によって読み取る、または
感知することができる。例えば、感知構成部品１２５は、メモリ・セル１０５にアクセスすることによって生成される信号に基づいて、メモリ・セル１０５の記憶された論理状態を判断するように構成することができる。信号は電圧または電流を含むことができ、電圧感知増幅器、電流感知増幅器、または両方を備えることができる。例えば、電圧は、（対応するワード・ライン１１０およびビット・ライン１１５を使用して）メモリ・セル１０５に加えることができ、得られた電流の大きさはメモリ・セル１０５の電気抵抗に依存することがある。同様に、電流をメモリ・セル１０５に加えることができ、電流を生成するための電圧の大きさはメモリ・セル１０５の電気抵抗に依存することがある。感知構成部品１２５は、信号を検出および増幅させるために、様々なトランジスタまたは増幅器を備え、ラッチングと呼ぶこともできる。メモリ・セル１０５の検出された論理状態はその後、出力１３５として出力することができる。いくつかの場合では、感知構成部品１２５は、列デコーダ１３０または行デコーダ１２０の一部であってもよい。あるいは、感知構成部品１２５は、列デコーダ１３０または行デコーダ１２０に接続、または電子連通してもよい。

メモリ・セル１０５は、関連するワード・ライン１１０およびビット・ライン１１５を同様に活性化させることによってプログラミングまたは書込みをすることができる、すなわち、論理値をメモリ・セル１０５に記憶させることができる。列デコーダ１３０または行デコーダ１２０は、データ、例えば入出力１３５を、メモリ・セル１０５に書き込むことを許容することができる。位相変化メモリまたは自己選択メモリの場合、メモリ・セル１０５は、メモリ記憶素子を加熱することによって、例えば、メモリ記憶素子を通して電流を通過させることによって書き込むことができる。メモリ・セル１０５に書き込まれた論理状態、例えば、論理「１」または論理「０」によって、セレニウム・イオンは特定の電極で、またはその近くで混み合っている可能性がある。例えば、メモリ・セル１０５の極性によって、第１の電極で、またはその近くでのイオンの混み合いは、論理「１」の状態を示す第１の閾値電圧をもたらすことがあり、第２の電極で、またはその近くでのイオンの混み合いは、論理「０」の状態を示す第１の閾値電圧とは異なる第２の閾値電圧をもたらすことがある。第１の閾値電圧および第２の閾値電圧は、例えば、所定の極性で行なわれる読取動作中に判断することができる。第１および第２の閾値電圧間の差は、図３を参照して説明するものを含む、非対称なメモリ記憶素子内でより顕著である可能性がある。

いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５へのアクセスにより、記憶した論理状態を劣化または崩壊させることがあり、メモリ・セル１０５に対する元の論理状態に戻るために、再書込みまたはリフレッシュ動作が行なわれることがある。ＤＲＡＭでは、例えば、論理記憶コンデンサは、感知動作中に部分的にまたは完全に放電されて、記憶した論理状態を破壊する。したがって、論理状態は感知動作後に再書込みをすることができる。加えて、単一のワード・ライン１１０を活性化させることは、行における全てのメモリ・セルの放電をもたらし、したがって、行における全てのメモリ・セル１０５は再書込みをする必要がある場合がある。しかし、ＰＣＭおよび／または自己選択メモリなどの不揮発性メモリでは、メモリ・セル１０５へのアクセスは、論理状態を崩壊させず、したがって、メモリ・セル１０５はアクセス後の再書込みを必要としないことができる。

ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、時間の経過と共にその記憶した状態を失うことがある。例えば、充電されたコンデンサは、漏洩電流により時間の経過と共に放電され、記憶した情報の損失をもたらすことがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ速度は、比較的高く、例えば、ＤＲＡＭに対して数十リフレッシュ動作／秒であり、かなりの電力消費をもたらす。メモリ・アレイがより大きくなると、大きな電力消費が、特に電池
などの限界のある電源に頼る移動デバイスに対して、メモリ・アレイの展開または動作（例えば、電力供給、熱生成、材料制限など）を抑制する可能性がある。以下に論じるように、不揮発性ＰＣＭおよび／または自己選択メモリ・セルは、他のメモリ・アーキテクチャに対する改良された性能をもたらす有益な特性を有する。例えば、ＰＣＭおよび／または自己選択メモリは、ＤＲＡＭに匹敵する読取／書込速度を提供するが、不揮発性であってもよく、大きなセル密度を可能にする。

メモリ・コントローラ１４０は、様々な構成部品、例えば、行デコーダ１２０、列デコーダ１３０、および感知構成部品１２５を通してメモリ・セル１０５の動作（読取り、書込み、再書込み、リフレッシュ、放電など）を制御することができる。いくつかの場合では、行デコーダ１２０、列デコーダ１３０、および感知構成部品１２５の１つまたは複数は、メモリ・コントローラ１４０と共に配置することができる。メモリ・コントローラ１４０は、所望のワード・ライン１１０およびビット・ライン１１５を活性化させるために、行および列アドレス信号を生成することができる。メモリ・コントローラ１４０はまた、メモリ・アレイ１００の動作中に使用される様々な電圧または電流を生成および制御することができる。例えば、１つまたは複数のメモリ・セル１０５にアクセスした後に、ワード・ライン１１０またはビット・ライン１１５に放電電圧を加えることができる。

一般的に、本明細書で論じた印加電圧または電流の大きさ、形状、または持続時間は、調節または変更することができ、メモリ・アレイ１００を操作する際に論じた様々な動作で異なっていてもよい。さらに、メモリ・アレイ１００内の１つ、多数、または全てのセル１０５は同時にアクセスすることができ、例えば、メモリ・アレイ１００の多数または全てのセルは、全てのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されている再設定動作中に同時にアクセスすることができる。

図２は、本開示の様々な例による、不揮発性メモリ・セルの読取りおよび書込み、およびメモリ・セルにおけるプログラミング改良をサポートする例示的メモリ・アレイ２００を示している。メモリ・アレイ２００は、図１を参照したメモリ・アレイ１００の例であってもよい。

メモリ・アレイ２００は、図１を参照して記載したような、メモリ・セル１０５、ワード・ライン１１０、およびビット・ライン１１５の例であることがある、メモリ・セル１０５−ａ、メモリ・セル１０５−ｂ、ワード・ライン１１０−ａ、およびビット・ライン１１５−ａを備えることができる。メモリ・セル１０５−ａは、電極２０５（例えば、上部電極）、電極２１０（例えば、底部電極）、およびメモリ記憶素子２２０を備えることができ、カルコゲニド・ガラス・メモリ記憶素子と呼ぶことができ、自己選択メモリ構成部品を含んでもよく、またはこれであってもよい。メモリ・セル１０５−ａの論理状態は、メモリ記憶素子２２０の少なくとも１つの特徴に基づいていてもよい。メモリ・セル１０５−ｂは、メモリ・セル１０５−ａと同様に、上部電極、底部電極、およびメモリ記憶素子を備えることができる。電極２０５は上部電極と呼ぶことができ、電極２１０は底部電極と呼ぶことができる。いくつかの場合では、３次元（３Ｄ）メモリ・アレイは、多数のメモリ・アレイ２００を互いに積み重ねることによって形成することができる。２つの積み重ねられたアレイは、いくつかの例では、共通の導電性ラインを有し、したがって、各レベルがワード・ライン１１０−ａまたはビット・ライン１１５−ａを共有することができる。メモリ・セル１０５−ａは、ターゲット・メモリ・セル、すなわち、本明細書の他の部分に記載されているような、感知動作のターゲットを示すことができる。

メモリ・アレイ２００のアーキテクチャは、交差点アーキテクチャと呼ぶこともできる。また、ピラー構造と呼ぶこともできる。例えば、図２に示すように、ピラーは、第１の導電性ライン（例えば、ワード・ライン１１０−ａなどのアクセス・ライン）および第２
の導電性ライン（例えば、ビット・ライン１１５−ａなどのアクセス・ライン）と接触していてもよい。ピラーはメモリ・セル１０５−ａを備えることができ、メモリ・セル１０５−ａは第１の電極（例えば、上部電極２０５）、メモリ記憶素子２２０、および第２の電極（例えば、底部電極２１０）を備えている。メモリ記憶素子２２０は、非対称形状（例えば、図３を参照して記載したように、メモリ記憶素子２２０−ａ）であってもよい。この非対称形状は、メモリ・セル１０５−ａの極性によって、上部電極２０５または底部電極２１０でのイオンの混み合いを生じさせることがある。上部電極２０５または底部電極２１０でのイオンの混み合いにより、上に記載するように、メモリ・セル１０５−ａのより正確な感知が可能になる。

図２に示す交差点またはピラー・アーキテクチャは、他のメモリ・アーキテクチャと比較して、より低い製造コストで比較的高密度のデータ記憶を提供することができる。例えば、交差点アーキテクチャは、他のアーキテクチャと比較して、小さくした領域、したがって、大きなメモリ・セル密度を有するメモリ・セルを有する。例えば、アーキテクチャは４Ｆ^２メモリ・セル領域を有することができ、Ｆは、３端子選択のものなどの、６Ｆ^２メモリ・セル領域を有する他のアーキテクチャと比較して、最も小さな機構寸法である。例えば、ＤＲＡＭは、各メモリ・セルに対する選択構成部品として３端末デバイスであるトランジスタを使用することができ、ピラー・アーキテクチャと比較して、より大きなメモリ・セル領域を有することができる。

いくつかの例では、正の電圧源を使用して、メモリ・アレイ２００を操作することができ、中間電圧の大きさは正の電圧源の大きさと仮想接地の間である。いくつかの例では、ビット・ライン・アクセス電圧およびワード・ライン・アクセス電圧は両方とも、メモリ・セル１０５−ａのアクセス動作前に、中間電圧で維持される。アクセス動作中、ビット・ライン・アクセス電圧は（例えば、正の供給レールに対して）大きくなり、ワード・ライン・アクセス電圧は（例えば、仮想接地に対して）同時に小さくなって、メモリ・セル１０５−ａの両端間に正味電圧を生成することができる。セル１０５−ａの両端間に電圧を加えた結果、電流がセル１０５−ａを通して流れ始める閾値電圧は、上部電極２０５または底部電極２１０に向かうイオンの移動の機能であり、その後、メモリ記憶素子２２０ａの形状で変化することができる。

メモリ記憶素子２２０は、いくつかの例では、第１の導電性ラインと第２の導電性ラインの間、例えば、ワード・ライン１１０−ａとビット・ライン１１５−ａの間で直列に接続されている。例えば、図２に示すように、メモリ記憶素子２２０は、上部電極２０５と底部電極２１０の間に配置することができ、したがって、メモリ記憶素子２２０は、ビット・ライン１１５−ａとワード・ライン１１０−ａの間で直列に配置することができる。他の構成も可能である。上に記載したように、メモリ記憶素子２２０は、閾値電圧が満たされたまたはこれを超えた場合に、電流がメモリ記憶素子２２０を通して流れるように、閾値電圧を有することができる。閾値電圧は、セル１０５−ａのプログラミング、およびメモリ記憶素子２２０の形状によって決まってもよい。

メモリ記憶素子２２０は、上部電極２０５または底部電極２１０で、またはその近くでのイオンの混み合いを容易にするように、非対称形状で構成することができる。例えば、メモリ記憶素子２２０は、台形柱の形状であってもよく、メモリ記憶素子２２０の断面は台形を含むことができる。別の方法では、メモリ記憶素子２２０は錐台であってもよい。本明細書で使用するような錐台は、上部が取り除かれた円錐または錐体の一部のまたはこれに似た形状、または上部の下で円錐または錐体を妨害する第１の平面と基部にまたはその上にある第２の平面の間の円錐または錐体の一部のまたはこれに似た形状を含む。メモリ記憶素子２２０は、第１のアクセス・ライン１１０−ａと第２のアクセス・ライン１１５−ａの間で直列構成に配置することができる。メモリ記憶素子２２０は、セレニウムを
含む第１のカルコゲニド・ガラスを含むことができる。いくつかの例では、メモリ記憶素子２２０は、セレニウム、ヒ素（Ａｓ）、テルル（Ｔｅ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはアンチモン（Ｓｂ）の少なくとも１つの合成物を含んでいる。電圧がメモリ記憶素子２２０の両端間に加えられると（または、上部電極２０５と底部電極２１０の間に電圧差があると）、イオンは一方またはその他の電極に向かって移動することができる。例えば、ＴｅおよびＳｅイオンは正の電極に向かって移動することができ、ＧｅおよびＡｓイオンは負の電極に向かって移動することができる。メモリ記憶素子２２０はまた、セレクタ・デバイスとして働くことができる。このタイプのメモリ・アーキテクチャは、自己選択メモリと呼ぶことができる。

メモリ・アレイ２００は、材料生成および除去の様々な組合せによって作ることができる。例えば、材料の層は、ワード・ライン１１０−ａ、底部電極２１０、メモリ記憶素子２２０、および上部電極２０５に対応して蒸着させることができる。材料を選択的に取り除いて、その後、図３に示す構造などの所望の機構を作り出すことができる。例えば、機構は、フォトレジストをパターン化するためにフォトリソグラフィを使用して画定することができ、その後、材料はエッチングなどの技術によって取り除くことができる。ビット・ライン１１５−ａは、その後、例えば、材料の層を蒸着することによって、また図２に示すライン構造を形成するための選択的エッチングによって形成することができる。いくつかの場合では、電気絶縁領域または層を形成または蒸着することができる。電気絶縁領域は、酸化ケイ素、窒化ケイ素、または他の電気絶縁材料などの酸化物または窒化物材料を含むことができる。このようなアレイを形成する例示的方法は、図７および８を参照して記載されている。

様々な技術を使用して、メモリ・アレイ２００の材料または構成部品を形成することができる。これらとしては、例えば、他の薄膜成長技術のうち、化学蒸着（ＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタ蒸着、原子層蒸着（ＡＬＤ）、または分子線エピタキシー（ＭＢＥ）が挙げられる。例えば、化学エッチング（「湿式エッチング」とも呼ばれる）、プラズマ・エッチング（「乾式エッチング」とも呼ばれる）、または化学機械平坦化を含むことができるいくつかの技術を使用して取り除くことができる。

図３は、本開示の例による、メモリ・セルにおけるプログラミング改良をサポートする例示的メモリ・セル１０５−ｃ、１０５−ｄ、および１０５−ｅを示している。メモリ・セル１０５−ｃは、例えば、上部電極２０５−ａおよび底部電極２１０−ａに結合された非対称メモリ記憶素子２２０−ａを示している。メモリ・セル１０５−ｄおよび１０５ｅは、同様の機構を示している。いくつかの例では、上部電極２０５−ａは底部電極と呼ぶこともあり、底部電極２１０−ａは上部電極と呼ぶこともある。

メモリ記憶素子２２０−ａは、第１の側部３０５（例えば、第１の表面）、第２の側部３１０（例えば、第２の表面）、第３の側部３１５（例えば、第３の表面）、および第４の側部３２０（例えば、第４の表面）を備えている。第２の表面３１０は、第１の表面３０５より大きい面積を有することができる。第１の側部３０５は第２の側部３１０に対向することができ、第３の側部３１５は第４の側部３２０に対向することができる。さらに、第１の側部３０５および第３の側部３１５は鈍角を形成することができ、第２の側部３１０および第３の側部３１５は鋭角３３０を形成することができる。加えて、第１の側部３０５および第４の側部３２０は鈍角を形成することができ、第２の側部３１０および第４の側部３２０は鋭角を形成することができる。メモリ記憶素子２２０−ｂおよび２２０−ｃは、同様に形成することができる。

メモリ記憶素子２２０−ａは、上部電極２０５−ａおよび底部電極２１０−ａに結合さ
せることができる。第１の電極（例えば、上部電極２０５−ａ）の一部は、第１の側部３０５に接触することができ、また第２の側部３１０に接触することができる第２の電極（例えば、底部電極２１０−ａ）の一部より小さい面積を有することができる。

メモリ・セル１０５−ｃは、メモリ記憶素子２２０−ａにパルスを提供することによってプログラミングすることができる。パルスを提供する前に、メモリ素子２２０−ａ内のイオンは平衡であってもよい。すなわち、メモリ素子２２０−ａ内のイオンは、開始位置に対して上部電極２０５−ａまたは底部電極２１０−ａに向かって移動していない可能性があり、正味の原子束はゼロである可能性がある。パルスは、メモリ記憶素子２２０−ａ内のイオン（例えば、セレニウム・イオン）を移動させ、上部電極２０５−ａおよび底部電極２１０−ａを介して加えることができる。メモリ記憶素子２２０−ａ内のイオンのこのような移動は、加えられたパルスの極性の機能であってもよい。例えば、論理「１」を示す第１のパルスを加えることにより、イオンを底部電極２１０−ａに向かって移動させることができる。いくつかの例では、論理「０」を示す第２のパルスを加えることにより、イオンを上部電極２０５−ａに向かって移動させることができる。イオンの移動の方法に関わらず、高抵抗領域および低抵抗領域が、メモリ記憶素子２２０−ａ内に作り出される。高抵抗領域および低抵抗領域は、それぞれ、第１の閾値電圧および第２の閾値電圧を示すことがある。

メモリ・セル１０５−ｃは、メモリ記憶素子２２０−ａの両端間に電圧を加えることによって読み取ることができる。電圧は、所定の極性でメモリ記憶素子２２０−ａの両端間に加えることができる。メモリ記憶素子２２０−ａの閾値電圧、および／または２２０−ａを通して得られた電流は、イオンの移動により、メモリ記憶素子２２０−ａ内の高抵抗領域および低抵抗領域の位置によるものである。領域の抵抗は、メモリ記憶素子２２０−ａの構成に基づく。例えば、セレニウム（Ｓｅ）を含むメモリ記憶素子２２０−ａの高抵抗領域は、ヒ素（Ａｓ）を含むメモリ記憶素子２２０−ａの高抵抗領域と異なっていてもよい。高抵抗領域および低抵抗領域の相対的な向きは、閾値電圧に影響を与えることがある。したがって、イオン（例えば、セレニウム・イオン）のいくつかは、閾値電圧に影響を与え、このようなイオンの位置はメモリ・セル１０５−ｃの読取動作に影響を与える可能性がある。

加えて、メモリ記憶素子２２０−ａをプログラミングするために使用される極性は、特定の電極に対する高抵抗領域または低抵抗領域の位置に影響を与えることがある。したがって、閾値電圧は、メモリ記憶素子２２０−ａをプログラミングするために使用される極性によって変化することがある。いくつかの例では、電圧はメモリ記憶素子２２０−ａのプログラミング状態（例えば、論理「１」または論理「０」）に関わらず、同じ方向に加えることができる。例えば、電圧を負の電極（例えば、上部電極２０５−ａ）に加えることができ、電子なだれ注入を誘導する可能性がある。

メモリ・セル１０５−ｄは、それぞれ、高イオン濃度領域および低イオン濃度領域を示すことがある、高抵抗領域３３５および低抵抗領域３４０を示している。加えて、メモリ・セル１０５−ｅは、高抵抗領域３３５−ａおよび低抵抗領域３４０−ａを示している。メモリ記憶素子（例えば、メモリ記憶素子２２０−ｂ）の論理状態を感知するために、電圧を上部電極（例えば、上部電極２０５−ａ）に加えることができる。例えば、メモリ・セル１０５−ｄでは、電圧を上部電極２０５−ａに加えることができる。得られた電流は、その後、それぞれ高イオン濃度領域および低イオン濃度領域を示すことがある、高抵抗領域３３５および低抵抗領域３４０に遭遇する可能性がある。これらの抵抗領域、すなわち上部電極２０５−ｂでの、またはその近くの高抵抗領域３３５、および底部電極２１０−ｂでの、またはその近くの低抵抗領域３４０の向き、および各向きに関連する閾値電圧は、メモリ・セル１０５−ｄの第１の記憶された論理状態（例えば、論理「１」）を示す
ことがある。加えて、例えば、メモリ・セル１０５−ｅはまた、上部電極２０５−ｃに電圧を加えることによって感知することができる。得られる電流はその後、低抵抗領域３４０−ａおよび高抵抗領域３３５−ａに遭遇する可能性がある。これらの抵抗領域、すなわち底部電極２１０−ｃでの、またはその近くの高抵抗領域３３５−ａ、および上部電極２１０−ｃでの、またはその近くの低抵抗領域３４０−ａの反対の向き、および各向きに関連する閾値電圧は、メモリ・セル１０５−ｅの第１の記憶された論理状態（例えば、論理「０」）を示すことがある。

追加の例では、メモリ・セル１０５−ｃ、１０５−ｄ、および１０５−ｅのいずれかは、メモリ・アレイ内の第２のまたは多数のデッキとして構成することができる。例えば、共通のアクセス・ライン（例えば、図２のビット・ライン１１５−ａ）は、メモリ・セルの２つのデッキによって共有することができる。この例では、第１のデッキ内のメモリ・セルの幾何形状は、第２のデッキ内のメモリ・セルの幾何形状の反対とすることができる。換言すれば、例えば、第１のデッキ内の上部電極（例えば、上部電極２０５−ａ）は、第２のデッキ内の同じ電極の反対向きとすることができる。両方の電極は、共通のアクセス・ラインを共有することができる。別の方法では、各デッキは独立したアクセス・ラインに結合することができる。この例では、第１のデッキ内のメモリ・セルの幾何形状は、第２のデッキ内のメモリ・セルの幾何形状と同一であってもよい。

図４は、本開示の例による、メモリ・セル内のプログラミング改良をサポートするメモリ・アレイ１００−ａの例示的なブロック図４００を示している。メモリ・アレイ１００−ａは、電子メモリ装置と言うことができ、図１を参照して記載するように、メモリ・コントローラ１４０の構成部品の例であってもよい。

メモリ・アレイ１００−ａは、１つまたは複数のメモリ・セル１０５−ｆ、メモリ・コントローラ１４０−ａ、ワード・ライン１１０−ｂ、感知構成部品１２５−ａ、デジット・ライン１１５−ｂ、およびラッチ４１５を備えることができる。これらの構成部品は、互いに電子連通することができ、本明細書に記載した機能の１つまたは複数を行なうことができる。いくつかの場合では、メモリ・コントローラ１４０−ａは、バイアス構成部品４０５およびタイミング構成部品４１０を備えることができる。メモリ・コントローラ１４０−ａは、図１および２を参照して記載した、ワード・ライン１１０、デジット・ライン１１５および感知構成部品１２５であってもよい、ワード・ライン１１０−ｂ、デジット・ライン１１５−ｂ、および感知構成部品１２５−ａと電子連通してもよい。いくつかの場合では、感知構成部品１２５ａおよびラッチ４１５は、メモリ・コントローラ１４０−ａの構成部品であってもよい。

メモリ・セル１０５−ｆは、非対称形状を有するメモリ記憶素子を備えることができる。例えば、メモリ・セル１０５−ｆは、図３を参照して記載されたメモリ・セル１０５の例であってもよい。

いくつかの例では、デジット・ライン１１５−ｂは、感知構成部品１２５−ａおよびメモリ・セル１０５−ｆと電子連通する。論理状態（例えば、第１または第２の論理状態）をメモリ・セル１０５−ｆに書き込むことができる。ワード・ライン１１０−ｂは、メモリ・コントローラ１４０−ａおよびメモリ・セル１５０−ｆと電子連通することができる。感知構成部品１２５−ａは、メモリ・コントローラ１４０−ａ、デジット・ライン１１５−ｂ、およびラッチ４１５と電子連通することができる。これらの構成部品はまた、他の構成部品、接続またはバスを介して、上で挙げていない構成部品に加えて、メモリ・アレイ１００−ａの内側および外側の両方で、他の構成部品と電子連通することができる。

メモリ・コントローラ１４０−ａは、これらの様々なノードに電圧を加えることによっ
て、ワード・ライン１１０−ｂまたはデジット・ライン１１５−ｂを活性化するように構成することができる。例えば、バイアス構成部品４０５は、上に記載したように、メモリ・セル１０５−ｆを読み取るまたは書き込むために、メモリ・セル１０５−ｆを操作するために電圧を加えるように構成することができる。いくつかの場合では、メモリ・コントローラ１４０−ａは、図１に示すように、列デコーダ、行デコーダ、または両方を備えることができる。これにより、メモリ・コントローラ１４０−ａが１つまたは複数のメモリ・セル１０５−ｆにアクセスすることが可能になる。バイアス構成部品４０５は、感知構成部品１２５−ａの動作に対する電圧を提供することができる。

いくつかの場合では、メモリ・コントローラ１４０−ａは、タイミング構成部品４１０を使用して、その動作を行なうことができる。例えば、タイミング構成部品４１０は、本明細書で論じた、読取りおよび書込みなどの、メモリ機能を行なうためのスイッチングおよび電圧印加のタイミングを含む、様々なワード・ライン選択またはプレートバイアスのタイミングを制御することができる。いくつかの場合では、タイミング構成部品４１０は、バイアス構成部品４０５の動作を制御することができる。

メモリ・セル１０５−ｆの論理状態を判断する際に、感知構成部品１２５−ａは、ラッチ４１５内に出力を記憶することができ、メモリ・アレイ１００−ａが一部である電子デバイスの動作によって使用することができる。感知構成部品１２５−ａは、ラッチおよびメモリ・セル１０５−ｆと電子連通する感知増幅器を備えることができる。

いくつかの例では、メモリ・コントローラ１４０−ａは、第１の論理値を記憶するようにカルコゲニド材料メモリ記憶構成部品の第１の表面で化学素子の局所濃度を増加させるための手段と、第１の論理値とは異なる第２の論理値を記憶するようにカルコゲニド材料メモリ記憶構成部品の第２の表面で素子の濃度を増加させるための手段とを備えることができ、第１の表面は第２の表面に対向する。

上に記載した方法および装置の追加の例では、第２の表面は、第１の表面の面積より大きい領域を有することができる。さらに、第１の表面での化学素子の濃度は、第２の表面での化学素子の濃度より大きくてもよい。上に記載した方法および装置のいくつかの例はさらに、カルコゲニド・メモリ記憶構成部品に読取パルスを加え、第１の論理値または第２の論理値が、読取パルスを加えることに少なくとも一部基づいて、カルコゲニド材料メモリ構成部品で記憶できたかどうかを判断する過程、機構、手段、または指示を含むことができる。加えて、化学素子はカチオンであってもよく、パルスを負の極性で加えられることもできる。上に記載した方法および装置のいくつかの例は、さらに、第１の表面で化学物質の濃度を増加させることに少なくとも一部基づいて、メモリ記憶構成部品の第２の表面で異なる化学素子の局所濃度を増加させる過程、機構、手段、または指示を含むことができる。

メモリ・コントローラ１４０−ａ、または、その様々なサブコンポーネントの少なくともいくつかは、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組合せで実施することができる。プロセッサによって実行されるソフトウェアで実施される場合、メモリ・コントローラ１４０−ａおよび／またはその様々なサブコンポーネントの少なくともいくつかの機能を、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック構成部品、離散ハードウェア構成部品、または本開示に記載された機能を実施するように設計されたその任意の組合せによって実行することができる。

メモリ・コントローラ１４０−ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、機能の部分が１つまたは複数の物理的デバイスによって異なる物理的位置で実施されるように分散されていることを含む、様々な位置に物理的に配置することができる。いくつかの例では、メモリ・コントローラ１４０−ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、本開示の様々な例によると、個別で区別される構成部品であってもよい。他の例では、メモリ・コントローラ１４０−ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、これに限らないが、受信機、送信機、送受信機、本開示に記載された１つまたは複数の他の構成部品、または本開示の様々な例によるその組合せを含む、１つまたは複数のハードウェア構成部品と組み合わせることができる。

図５は、本開示の様々な例による、メモリ・セルにおけるプログラミング改良をサポートするデバイス５０５を備えたシステム５００の例示的な図を示している。デバイス５０５は、図１を参照して上に記載したように、メモリ・コントローラ１４０の構成部品の例である、またはこれを含むことができる。デバイス５０５は、メモリ・コントローラ１４０−ｂおよびメモリ・セル１０５−ｇを備えたメモリ・アレイ１００−ｂ、基本入出力システム（ＢＩＯＳ）構成部品５１５、プロセッサ５１０、入出力コントローラ５２５、および周辺構成部品５２０を含む、通信を送信および受信するための構成部品を含む双方向音声およびデータ通信用の構成部品を備えることができる。これらの構成部品は、１つまたは複数のバス（例えば、バス５３０）を介して電子連通することができる。

メモリ・セル１０５−ｇは、本明細書に記載するように、情報を（すなわち、論理状態の形で）記憶することができる。メモリ・セル１０５−ｇは、例えば、図３を参照して記載されるように、メモリ記憶素子を備えた自己選択メモリ・セルであってもよい。

ＢＩＯＳ構成部品５１５は、様々なハードウェア構成部品を開始および実行することができるファームウェアとして操作されたＢＩＯＳを備えたソフトウェア構成部品であってもよい。ＢＩＯＳ構成部品５１５はまた、プロセッサと、様々な他の構成部品、例えば、周辺構成部品、入出力制御構成部品などの間のデータ・フローを管理することができる。ＢＩＯＳ構成部品５１５は、読取専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または任意の他の不揮発性メモリ内に記憶されたプログラムまたはソフトウェアを備えることができる。

プロセッサ５１０は、インテリジェント・ハードウェア・デバイス（例えば、汎用プロセッサ、ＤＳＰ、中央演算処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック構成部品、離散ハードウェア構成部品、またはその任意の組合せ）を備えることができる。いくつかの場合では、プロセッサ５１０は、メモリ・コントローラを使用してメモリ・アレイを操作するように構成することができる。他の場合では、メモリ・コントローラはプロセッサ５１０内に集積させることができる。プロセッサ５１０は、様々な機能（例えば、自己選択メモリにおけるプログラミング改良をサポートする機能またはタスク）を行なうように、メモリ内に記憶されたコンピュータ読取可能指示を実行するように構成することができる。

入出力コントローラ５２５は、デバイス５０５に対する入力信号および出力信号を管理することができる。入出力コントローラ５２５はまた、デバイス５０５内に集積されない周辺機器を管理することができる。いくつかの場合では、入出力コントローラ５２５は、外部周辺機器に対する物理的接続またはポートに相当することができる。いくつかの場合では、入出力コントローラ５２５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標
）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の知られているオペレーティング・システムなどのオペレーティング・システムを利用することができる。

周辺構成部品５２０は、任意の入力または出力デバイス、またはこのようなデバイスに対するインターフェイスを備えることができる。例としては、ディスク・コントローラ、音声コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルまたはパラレル・ポート、または周辺構成部品相互接続（ＰＣＩ）またはアクセラレイティッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットが挙げられる。

入力５３５は、デバイス５０５またはその構成部品に入力を提供するデバイス５０５の外部のデバイスまたは信号に相当することができる。これは、ユーザ・インターフェイス、または他のデバイスとのまたはその間のインターフェイスを含むことができる。いくつかの場合では、入力５３５は、入出力コントローラ５２５によって管理することができ、周辺構成部品５２０を介してデバイス５０５と相互作用することができる。

出力５４０はまた、デバイス５０５からの出力を受信するように構成されたデバイス５０５の外部のデバイスまたは信号、またはその構成部品のいずれかに相当することができる。出力５４０の例としては、ディスプレイ、音声スピーカ、印刷デバイス、別のプロセッサまたは印刷基板などが挙げられる。いくつかの場合では、出力５４０は、周辺構成部品５２０を介してデバイス５０５とインターフェイス接続する周辺素子であってもよい。いくつかの場合では、出力５４０は入出力コントローラ５２５によって管理することができる。

デバイス５０５の構成部品は、その機能を実行するように設計された回路を含むことができる。これは、様々な回路素子、例えば、導電性ライン、トランジスタ、コンデンサ、インダクタ、レジスタ、増幅器、または本明細書に記載された機能を実行するために構成された他の活性または不活性素子が挙げられる。デバイス５０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。あるいは、デバイス５０５は、このようなデバイスの一部または構成部品であってもよい。

図６は、本開示の例による、メモリ・セルにおけるプログラミング改良をサポートするメモリ・デバイスを形成するための方法６００を示すフローチャートを示している。形成方法は、図７および８を参照して記載されるものを含むことができる。例えば、材料または構成部品は、材料蒸着および除去の様々な組合せにより形成することができる。いくつかの場合では、材料形成または除去は、明示的には示していないが、１つまたは複数のフォトリソグラフィまたはエッチングステップを含むことができる。

ブロック６０５では、方法は、図７を参照して記載するように、第１の導電性材料、第２の導電性材料、および第１の導電性材料と第２の導電性材料の間のカルコゲニド材料（例えば、カルコゲニド・ガラス）を含むスタックを形成するステップを含むことができる。いくつかの例では、カルコゲニド・ガラスは、セレニウム、ヒ素、テルル、ケイ素、またはゲルマニウムの少なくとも１つを含むことができる。

ブロック６１０では、方法は、カルコゲニド・ガラス内に複数のメモリ構成部品を形成するために、第１の方向に材料の第１の除去を含むことができる。複数のうちの各メモリ構成部品は、第１の側部、第２の側部、第３の側部、および第４の側部を備えることができる。図７を参照して記載されるように、第１の側部および第３の側部は鈍角を形成する
ことができ、第２の側部および第３の側部は鋭角を形成することができる。いくつかの例では、材料の第１の除去は、第１の導電性材料で始まるエッチングを含むことができる。別の例では、材料の第１の除去は、第２の導電性材料で始まるエッチングを含むことができる。

ブロック６１５では、方法は、図７を参照して記載するように、第１の導電性材料、第２の導電性材料、および複数のカルコゲニド・ガラス・メモリ構成部品の周りに誘電性材料を形成することを含むことができる。いくつかの例では、材料の第１の除去は、第１の側部と平行な平面に第１の寸法を有する第１の導電性材料、および第２の側部と平行な平面に第２の寸法を有する第２の導電性材料をもたらす可能性がある。第１の寸法は、第２の寸法より小さくてもよい。別の例では、第１の導電性材料の第１の寸法は、第１の側部の第１の寸法と等しくてもよく、第２の側部の第２の寸法は、第２の側部の第１の寸法と等しくてもよい。別の例では、誘電性材料は、窒化ケイ素、酸化ケイ素、酸化アルミニウム、または酸化アフニウムの少なくとも１つを含むことができる。

別の例では、方法はまた、第１の導電性材料に対する第１のアクセス・ラインを形成することと、第２の導電性材料に対する第２のアクセス・ラインを形成することを含むことができる。第１の導電性材料は、第２の導電性材料と異なっていてもよい。別の例では、方法は、第２の方向の材料の第２の除去を含むことができる。材料の第２の除去は、第５の側部、第６の側部、第７の側部、および第８の側部を有する複数のメモリ構成部品をもたらす可能性がある。第５の側部および第７の側部は鈍角を形成することができ、第６の側部および第７の側部は鋭角を形成することができる。材料の第２の除去は、第５の側部と平行な平面に第２の寸法を有する第１の導電性材料をもたらす可能性がある。加えて、材料の第２の除去は、第５の側部と平行な平面に第３の寸法を有する第２の導電性材料をもたらす可能性がある。第３の寸法は、第２の寸法より大きくてもよい。

図７は、本開示の例による、ステップ７００−ａ、７００−ｂ、および７００−ｃを含むことができる、プログラミング改良をサポートする自己選択メモリ・デバイスを形成する例示的なプロセス・フローを示している。得られたメモリ・デバイスは、図１〜３を参照して記載された、メモリ・セル１０５を備えたメモリ・セルおよびアーキテクチャの例であってもよい。

（１つまたは複数の）処理ステップ７００−ａは、第１の導電性材料７０５、第２の導電性材料７１０、カルコゲニド材料７１５、および第３の導電性材料７２０の形成を含む。処理ステップ７００−ａに示された材料または構成部品を形成するために、様々な技術を使用することができる。これらとしては、例えば、他の薄膜成長技術のうち、化学蒸着（ＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタ蒸着、原子層蒸着（ＡＬＤ）、または分子線エピタキシー（ＭＢＥ）が挙げられる。ブロック６０５での方法は、（１つまたは複数の）処理ステップ７００−ａの例であってもよい。

（１つまたは複数の）処理ステップ７００−ａでは、第２の導電性材料７１０を第１の導電性材料７０５上に蒸着させることができる。カルコゲニド材料７１５をその後、第２の導電性材料７１０上に蒸着させることができる。カルコゲニド材料７１５が第２の導電性材料７１０と第３の導電性材料７２０の間にあるように、第３の導電性材料７２０をその後、カルコゲニド材料７１５の上に蒸着させることができる。第１の導電性材料７０５はタングステン（Ｗ）を含むことができ、第２の導電性材料７１０および第３の導電性材料７２０は炭素（Ｃ）を含むことができ、カルコゲニド材料７１５は、セレニウム、ヒ素、テルル、ケイ素またはゲルマニウムの少なくとも１つの組成物を含むことができる。いくつかの例では、追加のインターフェイス材料を、第１の導電性材料７０５と第２の導電性材料７１０の間、および第２の導電性材料７１０と第３の導電性材料７２０の間に蒸着
させることができる。

処理ステップ７００−ｂおよび７００−ｃでは、第１の導電性材料７０５、第２の導電性材料７１０、カルコゲニド材料７１５、および第３の導電性材料７２０の除去が起こる可能性がある。材料の除去は、非対称形状を有する複数のメモリ・セル（例えば、図３を参照して記載されたメモリ・セル１０５−ｃ）をもたらす可能性がある。このような材料の除去は、第１の方向のみに非対称形状を有するメモリ・セルをもたらす可能性がある。例えば、材料の除去は、処理ステップ７００−ｂに示すように第１の方向に非対称形状、および処理ステップ７００−ｃに示すように第２の方向に対称形状を有するメモリ・セルをもたらす可能性がある。ブロック６１０およびブロック６１５での方法は、（１つまたは複数の）処理ステップ７００−ｂおよび７００−ｃの例であってもよい。

例えば、処理ステップ７００−ｂは、第１の方向から見た複数のメモリ・セルを示すことができ、処理ステップ７００−ｃは、第２の方向から見た複数のメモリ・セルを示すことができる。第２の方向は第１の方向と垂直であってもよい。処理ステップ７００−ｂおよび７００−ｃで取り除かれる材料は、例えば、化学エッチング（「湿式エッチング」とも呼ばれる）、プラズマ・エッチング（「乾式エッチング」とも呼ばれる）、または化学機械平坦化を含むことができるいくつかの技術を使用して取り除くことができる。エッチングは、第１の導電性材料７０５または第３の導電性材料７２０で開始し、ドット・パターンのマスクを使用して行なうことができる。加えて、エッチングは、第１の向きまたは第２の向きを有するカルコゲニド材料７１５をもたらす可能性がある。第２の向きは、第１の向きと反対であって（例えば、反転して）もよい。材料の除去後、誘電性材料７３０を複数のメモリ・セルの周りに蒸着させることができる。誘電性材料は、窒化ケイ素、酸化ケイ素、酸化アルミニウム、または酸化アフニウムの少なくとも１つを含むことができる。最後に、第４の導電性７２５材料を第３の導電性材料７２０の上に蒸着させることができる。第４の導電性材料は、ビット・ライン（例えば、図２のビット・ライン１１５−ａ）を示していてもよい。１つまたは複数のエッチングステップを利用することができる。当業者なら、いくつかの例では、単一露出および／またはエッチングステップで記載された過程のステップを別のエッチングステップで行なうことができ、またその逆も行なうことができることを理解されたい。

図８は、本開示の例による、ステップ８００−ａ、８００−ｂおよび８００−ｃを含むことができる、プログラミング改良をサポートする自己選択メモリ・デバイスを形成するための例示的なプロセス・フローを示している。得られるメモリ・デバイスは、図２を参照したメモリ・セル１０５−ｃ、および図１を参照したメモリ・アレイ１００内のメモリ・セル・アーキテクチャの例であってもよい。

処理ステップ８００−ａは、第１の導電性材料８０５、第２の導電性材料８１０、カルコゲニド材料８１５、および第３の導電性材料８２０の形成を含む。処理ステップ８００−ａに示された材料または構成部品を形成するために、様々な技術を使用することができる。これらとしては、例えば、他の薄膜成長技術のうち、化学蒸着（ＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタ蒸着、原子層蒸着（ＡＬＤ）、または分子線エピタキシー（ＭＢＥ）が挙げられる。

処理ステップ８００−ａでは、第２の導電性材料８１０を第１の導電性材料８０５上に蒸着させることができる。カルコゲニド材料８１５をその後、第２の導電性材料８１０上に蒸着させることができる。カルコゲニド材料８１５が第２の導電性材料８１０と第３の導電性材料８２０の間にあるように、第３の導電性材料８２０をその後、カルコゲニド材料８１５の上に蒸着させることができる。第１の導電性材料８０５はタングステン（Ｗ）を含むことができ、第２の導電性材料８１０および第３の導電性材料８２０は炭素（Ｃ）
を含むことができ、カルコゲニド材料８１５は、セレニウム、ヒ素、テルル、ケイ素またはゲルマニウムの少なくとも１つの組成物を含むことができる。いくつかの例では、追加のインターフェイス材料を、第１の導電性材料８０５と第２の導電性材料８１０の間、および第２の導電性材料８１０と第３の導電性材料８２０の間に蒸着させることができる。

処理ステップ８００−ｂおよび８００−ｃでは、第１の導電性材料８０５、第２の導電性材料８１０、カルコゲニド材料８１５、および第３の導電性材料８２０の除去が起こる可能性がある。材料の除去は、非対称形状を有する複数のメモリ・セル（例えば、図３を参照して記載されたメモリ・セル１０５−ｃ）をもたらす可能性がある。このような材料の除去は、第１の方向および第２の方向に非対称形状を有するメモリ・セルをもたらす可能性がある。例えば、処理ステップ８００−ｂは、第１の方向から見た複数のメモリ・セルを示すことができ、処理ステップ８００−ｃは、第２の方向から見た複数のメモリ・セルを示すことができる。第２の方向は第１の方向と垂直であってもよい。

処理ステップ８００−ｂおよび８００−ｃで取り除かれる材料は、例えば、化学エッチング（「湿式エッチング」とも呼ばれる）、プラズマ・エッチング（「乾式エッチング」とも呼ばれる）、または化学機械平坦化を含むことができるいくつかの技術を使用して取り除くことができる。エッチングは、第１の導電性材料８０５または第３の導電性材料８２０で開始することができる。加えて、エッチングは、第１の向きまたは第２の向きを有するカルコゲニド材料８１５をもたらす可能性がある。第２の向きは、第１の向きと反対であって（例えば、反転して）もよい。材料の除去後、誘電性材料８３０を複数のメモリ・セルの周りに蒸着させることができる。誘電性材料は、窒化ケイ素、酸化ケイ素、酸化アルミニウム、または酸化アフニウムの少なくとも１つを含むことができる。最後に、第４の導電性８２５材料を第３の導電性材料８２０の上に蒸着させることができる。第４の導電性材料は、ビット・ライン（例えば、図２のビット・ライン１１５−ａ）を示していてもよい。１つまたは複数のエッチングステップを利用することができる。当業者なら、いくつかの例では、単一露出および／またはエッチングステップで記載された過程のステップを別のエッチングステップで行なうことができ、またその逆も行なうことができることを理解されたい。

図９は、本開示の実施形態による、自己選択メモリにおけるプログラミング改良方法９００を示すフローチャートを示している。方法９００の動作は、本明細書に記載するようにメモリ・コントローラ（例えば、図４を参照してメモリ・コントローラ１４０−ａ）またはその構成部品によって実施することができる。いくつかの例では、メモリ・コントローラは、以下に記載する機能を行なうために、デバイスの機能素子を制御するための一式のコードを実行することができる。加えて、または別の方法では、メモリ・コントローラは、専用ハードウェアを使用して、以下に記載した機能の態様を行なうことができる。

ブロック９０５では、メモリ・コントローラは、第１の論理値を記憶するために、カルコゲニド材料メモリ記憶構成部品の第１の表面で化学素子の局所濃度を増加させる可能性がある。ブロック９０５の動作は、図１から図５を参照して記載した方法によって行なうことができる。

ブロック９１０では、メモリ・コントローラは、第１の論理値と異なる第２の論理値を記憶するために、カルコゲニド材料メモリ記憶構成部品の第２の表面で素子の濃度を増加させる可能性があり、第１の表面は第２の表面に対向する。ブロック９１０の動作は、図１から図５を参照して記載した方法によって行なうことができる。

装置が記載されている。装置は、第１の導電性材料、第２の導電性材料、および第１の導電性材料と第２の導電性材料の間のカルコゲニド材料を含むスタックを形成するための
手段と、カルコゲニド材料内に複数のメモリ構成部品を形成するための第１の方向の材料の第１の除去するための手段であって、複数のうちの各カルコゲニド材料メモリ構成部品は、第１の側部、第２の側部、第３の側部、および第４の側部を備え、第１の側部および第３の側部は鈍角を形成し、第２の側部および第３の側部は鋭角を形成する、該手段と、第１の導電性材料、第２の導電性材料、および複数のカルコゲニド材料メモリ構成部品の周りに誘電性材料を蒸着させるための手段とを備えることができる。

いくつかの例では、材料の第１の除去するための手段は、第１の側部と平行な平面に第１の寸法を有する第１の導電性材料、および第２の側部と平行な平面に第２の寸法を有する第２の導電性材料をもたらし、第１の寸法は、第２の寸法より小さくてもよい。いくつかの例では、第１の導電性材料の第１の寸法は、第１の側部の第１の寸法と等しくでもよく、第２の側部の第２の寸法は、第２の側部の第１の寸法と等しくてもよい。いくつかの例では、装置は、第２の方向の材料の第２の除去するための手段を備えることができ、複数のメモリ構成部品は、第５の側部、第６の側部、第７の側部、および第８の側部を備え、第５の側部および第７の側部は鈍角を形成し、第６の側部および第７の側部は鋭角を形成する。

いくつかの例では、材料の第２の除去するための手段は、第５の側部と平行な平面に第３の寸法を有する第１の導電性材料をもたらす。いくつかの例では、材料の第２の除去するための手段は、第５の側部と平行な平面に第４の寸法を有する第２の導電性材料をもたらし、第３の寸法は、第２の寸法より大きくてもよい。いくつかの例はさらに、第１の導電性材料に結合された第１のアクセス・ラインを形成するための手段を備えることができる。いくつかの例はさらに、第２の導電性材料に結合された第２のアクセス・ラインを形成するための手段を備えることができる。いくつかの例では、第１の導電性材料は、第２の導電性材料と異なっていてもよい。

いくつかの例では、カルコゲニド材料は、セレニウム、ヒ素、ゲルマニウム、ケイ素またはテルルの少なくとも１つを含んでいる。いくつかの例では、材料の第１の除去するための手段は、第１の導電性材料で開始するエッチングを含んでいる。いくつかの例では、材料の第１の除去するための手段は、第２の導電性材料で開始するエッチングを含んでいる。いくつかの例では、誘電性材料は、窒化ケイ素、酸化ケイ素、酸化アルミニウム、または酸化アフニウムの少なくとも１つを含んでいる。

装置が記載されている。装置は、第１の論理値を記憶するために、カルコゲニド材料メモリ記憶構成部品の第１の表面で化学素子の濃度を増加させるための手段と、第１の論理値と異なる第２の論理値を記憶するために、カルコゲニド材料メモリ記憶構成部品の第２の表面で化学素子の濃度を増加させるための手段であって、第１の表面は第２の表面に対向する、該手段とを備えることができる。いくつかの例では、第２の表面は、第１の表面の面積より大きな面積を有することができる。

いくつかの例では、第１の表面での化学素子の濃度は、第２の表面での化学素子の濃度より大きくてもよい。いくつかの例はさらに、カルコゲニド材料メモリ記憶構成部品に読取パルスを加えることを含むことができる。いくつかの例はさらに、第１の論理値または第２の論理値が、読取パルスを加えることに少なくとも一部基づいて、カルコゲニド材料メモリ記憶構成部品で記憶できたかどうかを判断するための手段を含むことができる。

いくつかの例では、化学素子はカチオンであってもよく、パルスを負の極性で加えられえることもできる。いくつかの例は、第１の表面で化学素子の濃度を増加させることに少なくとも一部基づいて、メモリ記憶構成部品の第２の表面で異なる化学素子の濃度を増加させるための手段を含むことができる。いくつかの例では、化学素子はカチオンであって
もよく、パルスを負の極性で加えられることもできる。いくつかの例は、第１の表面で化学素子の濃度を増加させることに少なくとも一部基づいて、メモリ記憶構成部品の第２の表面で異なる化学素子の濃度を増加させることを含むことができる。

上に記載した方法は可能な実施を記載し、動作およびステップを再配置あるいは変更することができ、他の実施が可能であることに留意されたい。さらに、方法の２つ以上から機構またはステップを組み合わせることができる。

本明細書に記載された情報および信号を、様々な異なるテクノロジーおよび技術のいずれかを使用して示すことができる。例えば、上記記載全体を通して参照することができるデータ、指示、コマンド、情報、信号、ビット、符号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはその任意の組合せによって示すことができる。いくつかの図は、信号を単一の信号として示すことがあるが、当業者なら、信号は信号のバスを示すことができ、バスは様々なビット幅を有することができることを理解されたい。

本明細書で使用するように、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧で保持されるが、接地に直接接続されていない電気回路のノードのことを言う。したがって、仮想接地の電圧は、定常状態で、一時的に変動し、ほぼ０Ｖに戻ることがある。仮想接地は、動作増幅器およびレジスタからなる分圧器などの様々な電子回路素子を使用して実施することができる。他の実施も可能である。「仮想接地している」または「仮想接地された」は、約０Ｖへの接続を意味する。

「電子連通」および「結合」という用語は、構成部品の間の電子流れをサポートする構成部品間の関係のことを言う。これは、構成部品の間の直接接続を含むことができ、または中間構成部品を含むことができる。互いに電子連通または結合された構成部品は、（例えば、付勢された回路内の）動的交換電子または信号であってもよく、または（例えば、付勢されていない回路内の）動的交換電子または信号でなくてもよいが、回路が付勢される際に電子または信号を交換するように構成するおよび動作可能であってもよい。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つの構成部品は、電子連通する、またはスイッチの状態（すなわち、開いているまたは閉じている）に関わらず結合させることができる。

「絶縁された」という用語は、電子がその間で現在流れることが可能ではない構成部品の間の関係のことを言い、間に開回路にある場合に、構成部品は互いに絶縁されている。例えば、スイッチによって物理的に接続された２つの構成部品は、スイッチが開いている場合に、互いに絶縁させることができる。

本明細書で使用するように、「短絡」という用語は、導電性経路が問題の２つの構成部品の間の単一の中間構成部品の作動を介して構成部品の間に確立される、構成部品間の関係のことを言う。例えば、２つの構成部品間のスイッチが閉じている場合、第２の構成部品に短絡された第１の構成部品は、第２の構成部品と電子を交換することができる。したがって、短絡は、電子連通する構成部品（またはライン）間の充電の流れを可能にする動的動作であってもよい。

メモリ・アレイ１００を含む、本明細書で論じたデバイスは、ケイ素、ゲルマニウム、ケイ素・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成することができる。いくつかの場合では、基板は半導体ウェーハである。他の場合では、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料の
エピタキシャル層であってもよい。基板、または基板のサブ領域の導電性は、これに限らないが、リン、ホウ素、またはヒ素を含む様々な化学種を使用して、ドーピングにより制御することができる。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中に行なうことができる。

カルコゲニド材料は、硫黄（Ｓ）、セレニウム（Ｓｅ）およびテルル（Ｔｅ）の素子の少なくとも１つを含む材料または合金であってもよい。本明細書で論じる位相変化材料は、カルコゲニド材料であってもよい。カルコゲニド材料および合金としては、これに限らないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔが挙げられる。本明細書で使用されるような、ハイフンで結ばれた化学構成表示は、特定の化合物または合金に含まれる素子を示し、示した素子に関連する全ての化学量を示すことを意図している。例えば、Ｇｅ−ＴｅはＧｅ_ｘＴｅ_ｙを含むことができ、ｘおよびｙは任意の正の整数である。可変抵抗材料の他の例としては、２つ以上の金属、例えば、遷移金属、アルカリ土類金属、および／または希土類金属を含む二値金属酸化物材料または混合価数酸化物が挙げられる。実施形態は、特定の可変抵抗材料、またはメモリ・セルのメモリ素子に関連する材料に限らない。例えば、可変抵抗材料の他の例を使用して、メモリ素子を形成することができ、特に、カルコゲニド材料、巨大な磁気抵抗材料、またはポリマー系材料を挙げることができる。

本明細書で論じた１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を示し、ソース、ドレイン、およびゲートを含む３端子デバイスを含むことができる。端子は、導電性材料、例えば金属を通して他の電子素子に接続させることができる。ソースおよびドレインは導電性であってもよく、十分にドーピングした半導体領域、例えば、縮退半導体領域を含むことができる。ソースおよびドレインは、軽くドーピングした半導体領域またはチャネルによって分離させることができる。チャネルがｎタイプの（すなわち、大部分の担体が電子である）場合、ＦＥＴはｎタイプＦＥＴと言うことができる。チャネルがｐタイプの（すなわち、大部分の担体がホールである）場合、ＦＥＴはｐタイプＦＥＴと言うことができる。チャネルは、絶縁ゲート酸化物によってキャップをすることができる。チャネル導電性は、ゲートに電圧を加えることによって制御することができる。例えば、正の電圧または負の電圧をｎタイプＦＥＴまたはｐタイプＦＥＴにそれぞれ加えることにより、チャネルが導電性を有することをもたらすことがある。それぞれトランジスタの閾値電圧より大きいまたはこれに等しい電圧が、トランジスタ・ゲートに加えられると、トランジスタを「オン」または「起動」することができる。トランジスタの閾値電圧より小さい電圧がトランジスタ・ゲートに加えられると、トランジスタを「オフ」または「停止」することができる。

添付の図面に関連して本明細書に記載した説明は、例示的な構成を記載しており、実施することができる、または特許請求の範囲内にある全ての例を示しているものではない。本明細書で使用する「例示的」という用語は、「例、場合、または例示として働く」ことを意味しており、「好ましい」または「他の例より有利である」ことを意味するものではない。詳細な説明は、記載した技術の理解を行なう目的で、特定の詳細を含んでいる。しかし、これらの技術は、これらの特定の詳細でなく実施することもできる。いくつかの場合では、既知の構造およびデバイスが、記載した例の概念を妨げるのを防ぐために、ブロック図の形で示されている。

添付の図では、同様の構成部品または機構は、同じ参照符号を有することがある。さらに、同じタイプの様々な構成部品は、参照符号の後にダッシュと同様の構成部品の中で区別される第２の符号とを伴うことによって区別することができる。第１の参照符号だけが明細書で使用されている場合、説明は、第２の参照符号とは関係なく、同じ第１の参照符号を有する同様の構成部品のいずれか１つに適用可能である。

本明細書に記載された情報および信号を、様々な異なるテクノロジーおよび技術のいずれかを使用して示すことができる。例えば、上記記載全体を通して参照することができるデータ、指示、コマンド、情報、信号、ビット、符号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはその任意の組合せによって示すことができる。

本明細書の開示に関連して記載された、様々な例示的なブロックおよびモジュールは、本明細書に記載した機能を行なうために設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック、離散ハードウェア構成部品、またはその任意の組合せで実施または行なうことができる。汎用プロセッサはマイクロプロセッサであってもよいが、別の方法では、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、演算デバイスの組合せ（例えば、デジタル信号プロセッサ（ＤＳＰ）およびマイクロプロセッサ、多数のマイクロプロセッサ、ＤＳＰコアと合わせた１つまたは複数のマイクロプロセッサ、または任意の他のこのような構成）として実施することができる。

本明細書に記載した機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組合せで実施することができる。プロセッサによって実行されるソフトウェアで実施される場合、機能はコンピュータ読取可能媒体上で１つまたは複数の指示またはコードとして、記憶または伝達することができる。他の例および実施は、開示および添付の特許請求の範囲の範囲内である。例えば、ソフトウェアの性質により、上に記載した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、またはこれらのいずれかの組合せを使用して実施することができる。機能を実施する機構はまた、機能の部分が異なる物理位置で実施されるように分散されていることを含む、様々な位置に物理的に配置することができる。また、特許請求の範囲を含む本明細書で使用されるように、アイテムのリスト（例えば、「少なくとも１つの」または「１つまたは複数の」などの表現が前にあるアイテムのリスト）で使用されるような「または」は、例えば、Ａ、ＢまたはＣの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的リストを示している。また、本明細書で使用されるように、「基づく」という表現は、決められたセットの状態に言及するものと解釈すべきではない。例えば、「条件Ａに基づく」として記載されている例示的ステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。すなわち、本明細書で使用されるように、「基づく」という表現は、「少なくとも一部基づく」という表現と同様の方法で解釈すべきものである。

コンピュータ読取可能媒体は、１つの場所から別のところへのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、持続性コンピュータ記憶媒体および通信媒体の両方を含む。持続性記憶媒体は、汎用または専用コンピュータによってアクセスすることができる任意の市販の媒体であってもよい。例として、これに限らないが、持続性コンピュータ読取可能媒体としては、ＲＡＭ、ＲＯＭ、電気消去可能プログラマブル読取専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭまたは他の光学ディスク記
憶、磁気ディスク記憶または他の磁気記憶デバイス、または指示またはデータ構造の形で所望のプログラム・コード手段を担持または記憶するために使用することができ、汎用または専用コンピュータ、または汎用または専用プロセッサによってアクセスすることができる任意の他の持続性媒体を含むことができる。また、任意の接続がコンピュータ読取可能媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル・サブスクライバ・ライン（ＤＳＬ）、または赤外線、放射線およびマイクロ波などの無線技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから伝達される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル・サブスクライバ・ライン（ＤＳＬ）、または赤外線、放射線およびマイクロ波などの無線技術が媒体の定義に含まれる。本明細書で使用する、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスクおよびブルーレイ・ディスクを含み、ディスク（ｄｉｓｋ）は通常データを磁気的に再生し、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。上記の組合せはまた、コンピュータ読取可能媒体の範囲内に含まれる。

本明細書の記載は、当業者が開示を利用または使用することを可能にするために提供されたものである。開示に対する様々な変更は、当業者にはすぐに自明のことであろうし、また本明細書で定義された一般的原理は開示の範囲から逸脱することなく他の変更に加えることができる。したがって、開示は本明細書に記載した例および設計に限るものではなく、本明細書で開示された原理および新規特性と一貫する最も広い範囲と一致するものして扱うものとする。

本特許出願は、その各々が本発明の譲受人に譲渡された、２０１７年４月２８日出願の“Ｐｒｏｇｒａｍｍｉｎｇ Ｅｎｈａｎｃｅｍｅｎｔ ｉｎ Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ”という名称の、Ｒｅｄａｅｌｌｉ他による米国特許出願第１５／５８２，３２９号の優先権を主張する２０１８年４月１８日出願の“Ｐｒｏｇｒａｍｍｉｎｇ Ｅｎｈａｎｃｅｍｅｎｔ ｉｎ Ｓｅｌｆ−Ｓｅｌｅｃｔｉｎｇ Ｍｅｍｏｒｙ”という名称の、Ｒｅｄａｅｌｌｉ他によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／２８３９１の優先権を主張するものであり、その各々は、その全体がその参照によって明示的に本明細書に組み込まれる。

メモリ・セル１０５−ｄは、それぞれ、高イオン濃度領域および低イオン濃度領域を示すことがある、高抵抗領域３３５および低抵抗領域３４０を示している。加えて、メモリ・セル１０５−ｅは、高抵抗領域３３５−ａおよび低抵抗領域３４０−ａを示している。メモリ記憶素子（例えば、メモリ記憶素子２２０−ｂ）の論理状態を感知するために、電圧を上部電極（例えば、上部電極２０５−ａ）に加えることができる。例えば、メモリ・セル１０５−ｄでは、電圧を上部電極２０５−ａに加えることができる。得られた電流は、その後、それぞれ高イオン濃度領域および低イオン濃度領域を示すことがある、高抵抗領域３３５および低抵抗領域３４０に遭遇する可能性がある。これらの抵抗領域、すなわち上部電極２０５−ｂでの、またはその近くの高抵抗領域３３５、および底部電極２１０−ｂでの、またはその近くの低抵抗領域３４０の向き、および各向きに関連する閾値電圧は、メモリ・セル１０５−ｄの第１の記憶された論理状態（例えば、論理「１」）を示すことがある。加えて、例えば、メモリ・セル１０５−ｅはまた、上部電極２０５−ｃに電圧を加えることによって感知することができる。得られる電流はその後、低抵抗領域３４０−ａおよび高抵抗領域３３５−ａに遭遇する可能性がある。これらの抵抗領域、すなわち底部電極２１０−ｃでの、またはその近くの高抵抗領域３３５−ａ、および上部電極２０５−ｃでの、またはその近くの低抵抗領域３４０−ａの反対の向き、および各向きに関連する閾値電圧は、メモリ・セル１０５−ｅの第１の記憶された論理状態（例えば、論理「０」）を示すことがある。

Claims (50)

1. 第１の表面および前記第１の表面に対向する第２の表面を備えたカルコゲニド材料メモリ記憶素子であって、前記第２の表面は前記第１の表面より大きな面積を有する、カルコゲニド材料メモリ記憶素子と、
   前記第１の表面に結合された第１の電極と、
   前記第２の表面に結合され、前記カルコゲニド材料メモリ記憶素子を介して前記第１の電極と電子連通する第２の電極と
   を備える、メモリ・デバイス。
2. 前記カルコゲニド材料メモリ記憶素子はセレニウムを含む、請求項１に記載のメモリ・デバイス。
3. 前記第１の表面または前記第２の表面に対する前記セレニウムの濃度は、前記第１の電極と前記第２の電極の間で前記カルコゲニド材料メモリ記憶素子の両端間の電圧の極性に少なくとも一部基づく、請求項２に記載のメモリ・デバイス。
4. 前記メモリ・デバイスの論理状態は、前記電圧の前記極性を使用して前記カルコゲニド材料メモリ記憶素子をプログラミングすることに少なくとも一部基づく、請求項３に記載のメモリ・デバイス。
5. 前記カルコゲニド材料メモリ記憶素子の断面は台形を含む、請求項１に記載のメモリ・デバイス。
6. 前記カルコゲニド材料メモリ記憶素子は台形柱を含む、請求項１に記載のメモリ・デバイス。
7. 前記カルコゲニド材料メモリ記憶素子は錐台を含む、請求項１に記載のメモリ・デバイス。
8. 第１の側部、前記第１の側部に対向する第２の側部、前記第１の側部および前記第２の側部に隣接する第３の側部、および前記第３の側部に対向する第４の側部を有するカルコゲニド材料メモリ記憶素子であって、前記第１の側部および前記第３の側部は鈍角を形成し、前記第２の側部および前記第３の側部は鋭角を形成する、カルコゲニド材料メモリ記憶素子と、
   前記カルコゲニド材料メモリ記憶素子の前記第１の側部と第１のアクセス・ラインの間に結合された第１の電極と、
   前記カルコゲニド材料メモリ記憶素子の前記第２の側部と第２のアクセス・ラインの間に結合された第２の電極と
   を備える、メモリ・デバイス。
9. 前記第１の側部および前記第４の側部は鈍角を形成し、前記第２の側部および前記第４の側部は鋭角を形成する、請求項８に記載のメモリ・デバイス。
10. 前記第１の側部に接触している前記第１の電極の一部は、前記第２の側部に接触している前記第２の電極の一部より小さい面積を有する、請求項９に記載のメモリ・デバイス。
11. 前記カルコゲニド材料メモリ記憶素子は自己選択メモリ構成部品を備える、請求項８に記載のメモリ・デバイス。
12. 前記カルコゲニド材料メモリ記憶素子は、セレニウム、ヒ素、テルル、ケイ素、またはゲルマニウムの少なくとも１つの組成物を含む、請求項８に記載のメモリ・デバイス。
13. 前記カルコゲニド材料メモリ記憶素子の前記第１の側部または前記第２の側部に対するセレニウムの濃度は、前記カルコゲニド材料メモリ記憶素子のプログラミング動作中に、前記第１のアクセス・ラインおよび前記第２のアクセス・ラインの間の電圧の極性に少なくとも一部基づく、請求項１２に記載のメモリ・デバイス。
14. 前記メモリ・デバイスの論理状態は、前記第１の電極に接触している前記カルコゲニド材料メモリ記憶素子の閾値電圧に少なくとも一部基づく、請求項８に記載のメモリ・デバイス。
15. 第１の導電性材料、第２の導電性材料、および前記第１の導電性材料と前記第２の導電性材料の間のカルコゲニド材料を含むスタックを形成することと、
    前記カルコゲニド材料内に複数のメモリ構成部品を形成するための第１の方向の材料の第１の除去することとであって、前記複数のうちの各カルコゲニド材料メモリ構成部品は、第１の側部、第２の側部、第３の側部、および第４の側部を備え、前記第１の側部および前記第３の側部は鈍角を形成し、前記第２の側部および前記第３の側部は鋭角を形成することと、
    前記第１の導電性材料、前記第２の導電性材料、および前記複数のカルコゲニド材料メモリ構成部品の周りに誘電性材料を蒸着させること
    を含む、メモリ・デバイスを形成する方法。
16. 前記材料の第１の除去することは、前記第１の側部と平行な平面に第１の寸法を有する前記第１の導電性材料、および前記第２の側部と平行な平面に第２の寸法を有する前記第２の導電性材料をもたらし、前記第１の寸法は、前記第２の寸法より小さい、請求項１５に記載の方法。
17. 前記第１の導電性材料の前記第１の寸法は、前記第１の側部の第１の寸法と等しく、前記第２の側部の前記第２の寸法は、前記第２の側部の第１の寸法と等しい、請求項１６に記載の方法。
18. 前記第１の導電性材料に結合された第１のアクセス・ラインを形成することと、
    前記第２の導電性材料に結合された第２のアクセス・ラインを形成すること
    を含む、請求項１５に記載の方法。
19. 前記第１の導電性材料は、前記第２の導電性材料とは異なる、請求項１８に記載の方法。
20. 前記カルコゲニド材料は、セレニウム、ヒ素、ゲルマニウム、ケイ素またはテルルの少なくとも１つを含む、請求項１９に記載の方法。
21. 前記材料の第１の除去することは、前記第１の導電性材料で開始する、エッチングすることを含む、請求項１５に記載の方法。
22. 前記材料の第１の除去することは、前記第２の導電性材料で開始する、エッチングすることを含む、請求項１５に記載の方法。
23. 前記誘電性材料は、窒化ケイ素、酸化ケイ素、酸化アルミニウム、または酸化アフニウムの少なくとも１つを含む、請求項１５に記載の方法。
24. 第２の方向の材料の第２の除去することであって、前記複数のメモリ構成部品は、第５の側部、第６の側部、第７の側部、および第８の側部を備え、前記第５の側部および前記第７の側部は鈍角を形成し、前記第６の側部および前記第７の側部は鋭角を形成することをさらに含む、請求項１６に記載の方法。
25. 前記材料の第２の除去することは、前記第５の側部と平行な平面で第３の寸法を有する前記第１の導電性材料をもたらす、請求項２４に記載の方法。
26. 前記材料の第２の除去することは、前記第５の側部と平行な平面で第４の寸法を有する前記第２の導電性材料をもたらし、前記第３の寸法は前記第２の寸法より大きい、請求項２５に記載の方法。
27. 第１の論理値を記憶するために、カルコゲニド材料メモリ記憶構成部品の第１の表面で化学素子の濃度を増加させることと、
    前記第１の論理値と異なる第２の論理値を記憶するために、前記カルコゲニド材料メモリ記憶構成部品の第２の表面で前記化学素子の濃度を増加させることであって、前記第１の表面は前記第２の表面に対向すること
    を含む、方法。
28. 前記第２の表面は、前記第１の表面の面積より大きな面積を有する、請求項２７に記載の方法。
29. 前記第１の表面での前記化学素子の前記濃度は、前記第２の表面での前記化学素子の前記濃度より大きい、請求項２７に記載の方法。
30. 前記カルコゲニド材料メモリ記憶構成部品に読取パルスを加えることと、
    前記第１の論理値または前記第２の論理値が、前記読取パルスを加えることに少なくとも一部基づいて、前記カルコゲニド材料メモリ記憶構成部品で記憶されたかどうかを判断することと
    をさらに含む、請求項２７に記載の方法。
31. 前記化学素子はカチオンであり、前記パルスを負の極性で加えられる、請求項３０に記載の方法。
32. 前記第１の表面で前記化学素子の前記濃度を増加させることに少なくとも一部基づいて、前記メモリ記憶構成部品の前記第２の表面で異なる化学素子の濃度を増加させることをさらに含む、請求項２７に記載の方法。
33. 第１の導電性材料、第２の導電性材料、および前記第１の導電性材料と前記第２の導電性材料の間のカルコゲニド材料を含むスタックを形成するための手段と、
    前記カルコゲニド材料内に複数のメモリ構成部品を形成するための第１の方向の材料の第１の除去するための手段であって、前記複数のうちの各カルコゲニド材料メモリ構成部品は、第１の側部、第２の側部、第３の側部、および第４の側部を備え、前記第１の側部および前記第３の側部は鈍角を形成し、前記第２の側部および前記第３の側部は鋭角を形成する、該手段と、
    前記第１の導電性材料、前記第２の導電性材料、および前記複数のカルコゲニド材料メモリ構成部品の周りに誘電性材料を蒸着させるための手段と
    を備える、装置。
34. 前記材料の第１の除去は、前記第１の側部と平行な平面に第１の寸法を有する前記第１の導電性材料、および前記第２の側部と平行な平面に第２の寸法を有する前記第２の導電性材料をもたらし、前記第１の寸法は、前記第２の寸法より小さい、請求項３３に記載の装置。
35. 前記第１の導電性材料の前記第１の寸法は、前記第１の側部の第１の寸法と等しく、前記第２の側部の前記第２の寸法は、前記第２の側部の第１の寸法と等しい、請求項３４に記載の装置。
36. 前記第１の導電性材料に結合された第１のアクセス・ラインを形成するための手段と、
    前記第２の導電性材料に結合された第２のアクセス・ラインを形成するための手段と
    を備える、請求項３３に記載の装置。
37. 前記第１の導電性材料は、前記第２の導電性材料とは異なる、請求項３６に記載の装置。
38. 前記カルコゲニド材料は、セレニウム、ヒ素、ゲルマニウム、ケイ素またはテルルの少なくとも１つを含む、請求項３７に記載の装置。
39. 前記材料の第１の除去するための手段は、前記第１の導電性材料で開始するエッチングを含む、請求項３３に記載の装置。
40. 前記材料の第１の除去するための手段は、前記第２の導電性材料で開始するエッチングを含む、請求項３３に記載の装置。
41. 前記誘電性材料は、窒化ケイ素、酸化ケイ素、酸化アルミニウム、または酸化アフニウムの少なくとも１つを含む、請求項３３に記載の装置。
42. 第２の方向の材料の第２の除去するための手段であって、前記複数のメモリ構成部品は、第５の側部、第６の側部、第７の側部、および第８の側部を備え、前記第５の側部および前記第７の側部は鈍角を形成し、前記第６の側部および前記第７の側部は鋭角を形成する、該手段をさらに備える、請求項３４に記載の装置。
43. 前記材料の第２の除去するための手段は、前記第５の側部と平行な平面で第３の寸法を有する前記第１の導電性材料をもたらす、請求項４２に記載の装置。
44. 前記材料の第２の除去するための手段は、前記第５の側部と平行な平面で第４の寸法を有する前記第２の導電性材料をもたらし、前記第３の寸法は前記第２の寸法より大きい、請求項４３に記載の装置。
45. 第１の論理値を記憶するために、カルコゲニド材料メモリ記憶構成部品の第１の表面で化学素子の濃度を増加させるための手段と、
    前記第１の論理値と異なる第２の論理値を記憶するために、前記カルコゲニド材料メモリ記憶構成部品の第２の表面で前記化学素子の濃度を増加させるための手段であって、前記第１の表面は前記第２の表面に対向する、該手段と
    を備える、装置。
46. 前記第２の表面は、前記第１の表面の面積より大きな面積を有する、請求項４５に記載の装置。
47. 前記第１の表面での前記化学素子の前記濃度は、前記第２の表面での前記化学素子の前記濃度より大きい、請求項４５に記載の装置。
48. 前記カルコゲニド材料メモリ記憶構成部品に読取パルスを加えるための手段と、
    前記第１の論理値または前記第２の論理値が、前記読取パルスを加えることに少なくとも一部基づいて、前記カルコゲニド材料メモリ記憶構成部品で記憶されたかどうかを判断するための手段と
    をさらに含む、請求項４５に記載の装置。
49. 前記化学素子はカチオンであり、前記パルスを負の極性で加えられる、請求項４８に記載の装置。
50. 前記第１の表面で前記化学素子の前記濃度を増加させることに少なくとも一部基づいて、前記メモリ記憶構成部品の前記第２の表面で異なる化学素子の濃度を増加させるための手段をさらに含む、請求項４９に記載の装置。