KR101952879B1 - 도핑된 상 변화 재료를 형성하기 위한 복합 타겟의 스퍼터링 - Google Patents

Abstract

본 발명의 주된 목적은, 상 변화 재료 층을 형성하는 방법을 제공함으로써 종래 기술에서의 웨이퍼 표면의 오염, 수율의 감소 문제를 극복할 수 있다.
규소 또는 다른 반도체, 혹은 규소계열이나 다른 반도체 계열의 첨가물을 갖는 상 변화 재료 층이 규소나 다른 반도체 및 상 변화 재료를 포함하는 복합 스퍼터 타겟을 사용하는 것에 의하여 형성된다. 규소 또는 다른 반도체의 농도는, 형성되는 상기 층에서 규소 또는 다른 반도체의 특정된 농도보다도 5배 이상 크다. GST 형의 상 변화 재료의 규소계열 첨가물에 대해, 스퍼터 타겟은 40 at% 이상의 규소를 포함할 수 있다. 규소계열 또는 다른 반도체 계열의 첨가물은 성막시의 스퍼터 챔버 내에 복합 스퍼터 타겟 및 산소나 질소 같은 반응 가스의 유량을 이용하여 형성될 수 있다.

Description

도핑된 상 변화 재료를 형성하기 위한 복합 타겟의 스퍼터링{Composite target sputtering for forming doped phase change meterials}

본 발명은 칼코겐 화합물(chalcogenide) 재료를 포함한 상 변화 재료에 기반한 메모리 장치의 제조 방법에 관한 것으로, 이와 같은 장치에 사용하여, 도핑된 칼코겐 화합물 재료를 형성하기 위한 방법에 관한 것이다.

상 변화에 기반한 메모리 재료는, 칼코게나이드 계열 재료 및 같은 종류의 재료와 같은 집적 회로에 있어서, 전류 응용에서 실행에 적합한 레벨에 의해, 비 정질결정 상화한다.

칼코게나이드와 다른 상 변화 재료는, 도전성, 전이 온도, 용융 온도 및 다른 재료의 특성을 수정하도록 첨가물과 조합시킬 수 있다. 첨가물과 상 변화 재료와 조합시키는 것은, 때때로 "불순물을 도핑 한다" 또는 "도판트를 가한다"로 표시된다. 본원의 명세서에 관한 "첨가물", "도판트" 또는 "불순물"이라는 용어는 교환할 수 있게 사용된다. 칼코게나이드로 사용되는 대표적인 첨가물은 질소, 규소, 산소, 산화 실리콘, 질화 실리콘, 동, 은, 금, 알루미늄, 산화 알루미늄, 탄탈, 산화 탄탈, 질화 탄탈, 티타늄 및 산화 티타늄이 포함된다. 예를 들면, 미국특허 제6,800,504호 (금속 도핑) 및 미국특허 출원공개 제2005/0029502호(질소 도핑)를 참조해 주세요. 연구는, 상 변화 메모리의 도핑 농도를 조정하는 것에 의해서, 낮은 리셋 전류로 동작하는 메모리 장치를 제공하도록 진행하고 있다.

동시에 출원중인 "1개 또는 복수 개의 비(非) 정수(定數)의 도핑 프로파일을 갖는 상 변화 메모리"라는 제목으로, 2010년 3월 23일에 출원한 미국특허출원 제12/729,837호는 여러 목적을 위해, 칼코게나이드에서 첨가물의 사용을 설명하고, 여기에 참고로 원용한다. 유전체 첨가물, 특히 GST 계열 칼코게나이드로 사용하기 위한 실리콘 산화물 및 실리콘 질화물은 널리 제안되어, 제조에 충분한 산출(産出)을 생산하기 위한 방법으로 실행하는 것은 곤란하다. 예를 들어, 공동 스퍼터링은 실리콘 산화물 타겟 및 칼코게나이드 타겟을 사용하고, 한편으로는, 상기 2개의 타겟에 적용되는 전력은 실리콘 산화물 도핑된 칼코게나이드를 생성하기 위하여 조정한다. 예를 들어, Ryu 등의 논문 "상 변화 랜덤 액세스 메모리 장치용 마그네트론 스퍼터링법에 의해 작성한 Ge2Sb2Te5 박막에서 SiO2의 취득작용"(Electrochemical and Solid-State Letters, 9(8) G259-G261 (2006)), Lee 등의 논문 "Ge2Sb2Te5-SiOx 혼합층에서 분리 영역의 형성"(Appl. Phys. Lett. 89,163503 (2006)), Czubatyj 등의 논문 "오보 닉 메모리 장치의 전류 절감"(E*PCOS06 (2006)), "상 변화 랜덤 억세스 메모리(RAM)의 작업을 개선하도록 SiOx의 첨가에 의한 Ge2Sb2Te5의 수식"(Mater. Res. Soc. Symp. Proc. Vol. 888 (2006)) 등을 참조해 주세요. 이상은 공동 스퍼터링의 사용을 기재하였다. Liang 등의 미국특허출원(2009년 3월 26일 공개된 미국특허 출원공개 제2009/0078924호)의 제 2 페이지의 단락 [0024]에는 스퍼터 챔버 내에 산소 가스를 이용하여 산소를 가할 때, 단일 원소 실리콘 타겟과 GST 타겟과의 반응성 공동 스퍼터링을 이용하여 실리콘 산화 도핑된 칼코게나이드의 형성이 설명되었다.

질화물인 첨가물에 관한 선행기술, Chen 등의 미국특허 제6,501,648호 "상 변화 재료 및 관련하는 메모리 장치"의 란 5행 54 ~ 63에는, 공동 스퍼터링, 복합 스퍼터링 및 단일 원소 타겟의 반응성 스퍼터링 기술이 기재되어 있다.

그러나, 입자는 공동 스퍼터링 공정 및 유전체 첨가물을 위한 복합 타겟 공정에서 제조되기 때문에 웨이퍼의 표면을 오염시키고 수율을 감소시킨다.

첨가물을 사용하므로 수율 상의 실질적인 이점을 달성할 수 있지만, 신뢰성과 코스트(cost) 효과에서는 도핑된 칼코게나이드의 제조에 관한 문제점이 남는다.

따라서, 위에서 언급한 수율, 내구성 및 데이터의 보존 문제에 대처하기 위한 메모리 셀을 제공하는 것이 바람직하다.

본 발명의 주된 목적은 상 변화 재료 층을 형성하는 방법을 제공함으로써 종래 기술에서의 웨이퍼 표면의 오염, 수율의 감소 등의 문제를 극복할 수 있다.

기존 기술의 결점을 극복하기 위하여 본 발명의 주된 목적은, 상 변화 재료 층을 형성하는 방법을 제공하는 것을 목표로 한다. 규소 또는 다른 반도체 또는, 규소 계열나 다른 반도체 계열의 첨가물을 갖는 상 변화 재료 층을 형성하는 방법은, 규소나 다른 반도체 및 상 변화 재료를 포함하는 복합 스퍼터 타겟을 사용하는 것에 기초하여 설명하고, 규소 또는 다른 반도체의 농도는, 형성되는 상기 층에서 규소 또는 다른 반도체의 특정된 농도보다도 5배 이상 크다. GST형의 상 변화 재료의 규소계열 첨가물에 대해, 스퍼터 타겟은 30at% ~ 60 at%, 바람직하게는 40 ~ 60at%의 규소를 포함할 수 있다.

상기 방법은 스퍼터 타겟을 사용하여 재료 층을 형성하고, 상기 타겟은 상술한 바와 같은 특성을 가지고 있다. 스퍼터 타겟과 기판을 챔버에 장착하여 스퍼터링을 유발하도록 하는 조건을 응용한다. 규소 계열 첨가물, 예를 들면 산화 실리콘이나 질화 실리콘을 형성하기 위해 스퍼터링 공정에서 상기 챔버에 산소 또는 질소의 반응성 가스를 가(加)한다. 산소나 질소의 농도는 형성되는 층에 원하는 특정 농도에 기초하여 설정되고 있다.

다층의 실시 형태를 형성하는 것이 가능하고, 여기서 복수 층의 하나는, 반응성 가스 없이 복합 타겟을 이용하여 형성되고, 복수 층의 하나 또는 이상의 다른 층은, 반응성 가스와 복합 타겟을 이용하여 형성된다. 따라서 실리콘 도핑된 GST와 실리콘 산화물 도핑된 GST와의 이중 층은 단일 스퍼터 챔버에 형성될 수 있다. 반도체 및 반도체 계열의 첨가물의 다른 조합은 단일 챔버와 단일 스퍼터 타겟을 이용하여 반응성 가스의 유량을 제어함에 따라 형성할 수 있다.

메모리 장치는, 본원 명세서에 기재된 바와 같이, 형성된 메모리 재료 층을 이용하여 형성할 수 있다.

뒤판(backing plate)과 타겟을 포함하는 스퍼터 타겟이 기술되어 있다. 상기 타겟은, GST 등의 상 변화 재료 및 30at% ~ 60 at%의 규소 또는 다른 반도체를 포함한다.

본원 명세서에 기재된 기술의 다른 형태 및 장점은, 이하의 도면, 발명의 상세한 설명 및 특허 청구 범위에서 볼 수 있다.

이상의 설명에 의하면, 본 발명은 도핑된 상 변화 재료의 조성을 개선하는 것에 의해, 종래기술에서의 웨이퍼 표면의 오염, 수율의 감소 등의 문제를 피할 뿐만 아니라, 비용을 대폭 삭감할 수 있다.

도 1은, 유전체 도핑된 GST 메모리 층을 가지는 상 변화 메모리 셀의 간략 단면이다.
도 2는, 본원 명세서에 기재된 복합 타겟을 포함하는 스퍼터 챔버의 개략도이다.
도 3은, 콜리메이터의 추가에 의해, 본원 명세서에 기재된 복합 타겟을 포함하는 스퍼터 챔버의 개략도이다.
도 4a는, 수직축 상의 증착 막에서 실리콘 농도 및 수평축 상의 복합 타겟에서 실리콘 농도를 나타내는 그래프이다.
도 4b는, 본원 명세서에 기재된 복합 타겟 재료를 포함하는 스퍼터 타겟의 개략도이다.
도 5 ~ 도 8은, 본원 명세서에 기재된 복합 타겟을 이용하는 제조 공정을 위한 간략화 하고 있는 플로우 차트를 나타낸다.
도 9는, 본원 명세서에 제조되는 다른 도판트 프로파일을 갖고 있는 2개의 영역이 있는 메모리 층을 가지는 상 변화 메모리 셀의 간략 단면도이다.
도 10은, 본원 명세서에 기재된 복합 스퍼터 타겟을 사용하여 제조된 메모리 재료 및 복수의 도판트의 농도 프로파일(concentration profiles)을 나타내는 그래프이다.
도 11은, 본원 명세서에 기재된 복합 스퍼터 타겟을 사용하여 제조된 상 변화 메모리 소자를 가지는 메모리 셀의 다른 실시 형태의 개략도이다.
도 12는, 본원 명세서에 기재된 복합 스퍼터 타겟을 사용하여 제조된 상 변화 메모리 소자를 가지는 메모리 셀의 또 다른 실시 형태의 개략도이다.
도 13은, 본원 명세서에 기재된 복합 스퍼터 타겟을 사용하여 제조된 상 변화 재료를 사용하는 제조 공정의 개략도이다.
도 14는, 비 정수 첨가물 농도 프로파일을 가지는 상 변화 메모리 셀의 어레이를 포함하는 집적회로 메모리 장치의 개요도이다.

이하에서, 본 발명을 실시 예에 기초하여 상세히 설명하지만, 어디까지나 예시이며, 본 발명의 범위는 이들의 실시 형태에 한정하지 않는다. 본 발명의 범위는 특허청구 범위에 기재되어 있고, 또한 특허 청구 범위의 기재와 균등한 의미 및 범위 내에서 모든 변경을 포함하고 있다.

본 발명의 실시 형태에 관한 상세한 설명은 도 1 ~ 도 14를 참조하여 제공되어 있다.

도 1은 메모리 소자(116)를 포함하는 메모리 셀(100)의 단면도를 나타낸다. 메모리 소자(116)는 상 변화 재료의 본체로 구성되어 있고, 상기 상 변화 재료는 규소(실리콘), 실리콘 산화물 또는 실리콘 질화물 등의 첨가제를 가지며, 전극 사이의 전류 경로에 따라서 메모리 소자(116)를 세운다. 메모리 셀은, 활성 영역(110)을 포함한다. 메모리 셀(100)은, 메모리 소자(116)의 저면에 접촉하도록 유전체 층(130)을 통해 연장되는 제1 전극(120)과, 메모리 소자(116)에 있는 제2 전극(140)을 포함한다. 제1 및 제2 전극(120, 140)은, 예를 들어, TiN 또는 TaN을 포함할 수 있다. 혹은 제1 및 제2 전극(120,140)의 각각은, 텅스텐(W), 텅스텐 질화물(WN), 알루미늄 티타늄 질화물 (TiAlN) 또는 탄탈 알루미늄 질화물(TaAlN), 또 다른 예로서는, 도핑된 실리콘, 규소(Si), 탄소(C), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 탄탈(Ta), 동(Cu), 백금(Pt), 이리듐(Ir), 란탄(La), 니켈(Ni), 질소(N), 산소(0), 루테늄(Ru) 및 그들의 조합으로 이루어진 군으로부터 선택된 1개 또는 그 이상의 원소이다.

도시된 실시 형태에서, 유전체 층(130)은 질화 실리콘, 산 질화 실리콘, 실리콘 산화물과 다른 재료를 포함하여도 좋다.

도 1에 나타낸 바와 같이, 제1 전극(120)의 비교적 좁은 폭(122)(몇 개의 실시 형태에서는 직경이다)에 의해, 제1 전극(120)과 메모리 소자(116)와의 사이의 접촉 면적이 메모리 소자(116)와 상부 전극(140)과의 사이의 접촉 면적보다도 작다. 따라서, 전류는 메모리 소자(116)에 인접하는 제 1 전극(120)의 부분에 집중되어 있고, 결과가 도시한 바와 같이 활성 영역(110)은 제1 전극(120) 또는 그 부근에 접촉하게 된다. 메모리 소자(116)는 활성 영역(110) 외측의 불활성 영역을 포함하고, 상기 불활성 영역은 동작 중에 상 전이를 일으키지 않는다는 의미에서 불활성이 된다. 메모리 소자(116)는 기본 상 변화 재료를 포함한다.

이 예에서는, 메모리 소자(116)의 기본 상 변화 재료로서는, Ge2Sb2Te5로 구성되어 있다. 기본재료는 상 변화 재료로서 선택된 원소의 조합이라 정의되며, 그 재료 특성인 농도 프로파일에 의해서 증착할 수 있다. 첨가제가 결합되면 기본 재료의 원소 농도는 서로 상대적으로 변화하지 않는다.

다른 기본 상 변화 재료는, Ge(x)Sb(2y)Te(x+3y)를 포함시켜 사용할 수 있으며, 여기서 x와 y는 정수(0을 포함)이다. GeSbTe 계열 재료 이외의 다른 기본 상 변화 재료는 GaSbTe 시스템을 포함시켜 사용할 수 있고, GaSbTe 시스템은 Ga(x)Sb(x+2y)Te(3y)과 같이 기재할 수 있고, 여기서 x, y는 정수이다. 또한 기본 상 변화 재료는, In(x)Ag(y)Sb2Te3 시스템에서 선택할 수 있으며, 여기서 x, y는 1 미만의 소수이다.

또한, 다른 실시 형태에서는 실리콘(규소 계열) 산화물과 실리콘의 복합 도핑을 사용하여 비 정수 첨가제 농도의 프로파일을 형성할 수 있다. 예를 들어, 저부에서 제1 전극(120)과 메모리 소자(116)과의 계면에 있어서, 산화 실리콘 첨가물인 상 변화 재료는, 약 5 at%±2 at%의 실리콘 농도 및 10 at%±4 at%의 산소 농도를 갖는다. 이 예에서는 규소가 이산화 규소의 일부로 계수되는 것에 더하여, 최대의 실리콘 첨가물은 약 1 ~ 5 at%이다. 따라서, 규소와 산소 원소에 대한 연결 농도 프로파일 및 GST 기본 재료는 10 at%의 규소, 10 at%의 산소 및 80 at%의 GST 원소의 조합을 포함시킬 수 있다. 실리콘의 첨가물은, 유지 시간과 내구성을 향상시키는 것이 판명되었지만, 설정 시간을 유지 연장할 수 있다. 활성 영역(110) 내에 고농도의 실리콘을 두는 것은, 활성 영역(110)에서 유지를 개선하고, 활성 영역(110)에서 멀리 떨어진 영역에서 유지에 영향을 크게 주지 않는다. 또한, 활성 영역에서 떨어진 도핑 실리콘의 감축은 메모리 셀의 전체 저항을 줄이고, 낮은 동작 전압을 절감하고 조정하는 능력을 향상시킨다.

도 2는, 물리 증착 시스템으로 알려져 있는 스퍼터링 시스템의 개략도이다. 스퍼터링 시스템은, 본원 명세서에 기재된 복합 타겟으로 사용할 수 있다. 또한 스퍼터링 시스템은, 스퍼터 타겟(151) 및 기판(152)을 장착한 챔버(150)를 포함한다. 타겟(151) 및 기판(152)은, 스퍼터링 공정에서 바이어스 전압을 인가하기 위하여 사용되는 전원과 컨트롤러(156)에 결합되어 있다. 인가되는 바이어스는, DC, 펄스DC, 무선 주파수, 또는 그 조합이며, 특정의 스퍼터링 공정에 적합하도록 컨트롤러(156)에 의해서 켜기(ON), 끄기(OFF) 및 변조한다. 챔버(150)에는, 진공펌프(155) 혹은 챔버를 배기하고 배기 가스를 제거하기 위한 다른 수단이 설치되어있다. 또한 챔버는, 아르곤 등인 불활성 가스의 공급원(153) 및 이러한 예에 기재된 산소나 질소 등인 반응성 가스의 공급원(154)으로 구성되어 있다. 스퍼터링 공정에서 동적으로 형성되어 있는 층의 조성에 영향을 주기 위해서 시스템이 공급원(153, 154)으로부터의 가스의 유량을 제어하는 능력을 갖고 있다. 스퍼터 타겟(151)은, 상 변화 재료 및 실리콘 복합물을 포함하고, 기판(152)에 층을 형성하도록 사용되는 재료 공급원으로서 기능을 한다. 본원 명세서에는 기술된 발견적 목적을 위해서 충분한 개략도인 것이 이해된다. 스퍼터링 챔버는 반도체 제조 공장에서의 표준장비이고, 다양한 상업원으로 이용할 수 있다.

도 3은, 다른 스퍼터링 시스템의 개략도이다. 상기 스퍼터링 시스템은, 본원 명세서에 기재된 바와 같이 복합 타겟으로 사용할 수 있다. 도 3은, 콜리메이터(157)가 타겟(151)과 기판(152)과의 사이에 배치된다는 점에서 도 2와는 다르다. 높은 종횡비율 (aspect ratio)의 특징을 포함하는 기판을 스퍼터링 할 때, 콜리메이터(157)를 사용하여 높은 종횡비율 특징의 적용범위 균일성을 향상시킨다. 일부의 스퍼터링 장치는 필요에 따라 스퍼터링 챔버 내외에 콜리메이터를 이동하는 기능을 갖고 있다.

도 4a 및 도 4b는, 상 변화 재료와 실리콘 복합물을 포함하는 스퍼터 타겟을 기술한다. 도 4a는, 스퍼터 타겟의 실리콘 함유량의 그래프이다. 스퍼터 타겟은, 증착 막에 있는 GST와 실리콘의 복합체이다. 도면에서 보여지는 바와 같이, 상 변화 막에서 4 ~ 10 at%의 실리콘 함유량을 달성하기 위해, 복합 타겟은 40 ~ 60 %의 실리콘을 갖고 있다. 형성된 층이 2 at%의 실리콘 농도를 달성하기 위해 스퍼터 타겟에서 실리콘 농도는, 약 5배보다도 높게 할 필요가 있다. 이 비율은 형성되어 있는 층에 있어서, 약 3 ~ 5 %의 특정 실리콘 농도에 대해 10배까지 증가시킨다. 타겟에서 실리콘 농도가 약 60 %를 초과하면 재료의 상 변화를 유발(誘發)하는 것이 곤란하게 된다.

실리콘과 GST를 이용한 상 변화층의 효과적인 처방에 대해서, 실리콘 농도가 약 5 %인 것이 바람직하다. 따라서, 스퍼터 타겟은 바람직하게는 30 ~ 60 at%의 실리콘에 의해 형성되어 스퍼터 층에 약 4 ~ 8 at%의 실리콘이 생성된다. 보다 큰 챔버 내에서 보다 큰 타겟, 예를 들어 13인치의 타겟, 50 at%의 타겟을 사용하여 상 변화 막에 4 ~ 8 at%인 실리콘이 생성되는 것을 알 수 있다. 따라서, 테스트 챔버 내의 보다 큰 타겟에서 실리콘보다 낮은 농도는, 30 at%의 규소 타겟보다 낮고, 원하는 실리콘 농도를 증착 막에 생성하기 위해 이용할 수 있다.

도 4b는, 본 발명에 관한 스퍼터 타겟의 개략도이다. 스퍼터 타겟은 본질적으로 상변화 재료와 실리콘 복합물로 구성된 스퍼터 플레이트(170)와, 스퍼터 시스템에 장착되기 위하여 배치되는 뒤판(171)을 포함한다. 도 4b에 나타낸 바와 같은 타겟을 제조하기 위하여, 예를 들면, 다량의 분체를 제공하는 것에 의해, 플레이트(170)를 제조할 수 있고, 상기의 다량의 분체는 원하는 비율로 상 변화 재료와 실리콘 첨가물을 일괄적으로 포함하는 입자를 포함한다. 그 후, 상기 다량의 분체는 하나 또는 그 이상의 기계적 합금화, 분쇄, 혹은 블랜드(blend) 공정에 의해 처리된 양을 생성한다. 그 후, 처리된 양은 병합하고, 예를 들면 소결 또는 다른 공정에 의해, 압축하는 한편 병합하여 원하는 조성을 가지는 스퍼터 플레이트를 제조한다.

도 5 ~ 8은, 상기와 같은 복합 타겟을 이용하여 실리콘 계 첨가물을 가진 상 변화 층의 형성을 위한 대표적인 제조 플로우 챠트를 나타낸다. 도 5는, 실리콘 첨가물을 가진 상 변화 재료 층을 형성하기 위한 공정의 플로우 챠트를 나타낸다. 상기 층은 4 ~ 8 at%의 실리콘을 가지고 있다. 집적회로의 제조중에, 웨이퍼는 메모리 재료 층을 필요로 하는 정도로 처리된다. 웨이퍼는 실리콘/상 변화 재료의 복합 타겟을 가진 스퍼터 챔버에 장착되어 있다(201). 다음으로, 상기 챔버는 배기된다(202). 스퍼터링에 적합한 분위기를 확립하기 위해 아르곤 등의 불활성 가스를 챔버로 유입시킨다(203).

바이어스, 예를 들어 DC 바이어스는, 기판과 타겟을 초과하게 인가하고, 스퍼터링 공정을 유발하도록 스퍼터 챔버에 필요한 전계를 확립한다(204). 웨이퍼를 스퍼터링 분위기에 노출하기 전에 타겟을 준비하기 위해, 프레 스퍼터링 (pre-sputtering) 간격을 실행할 수 있다. 웨이퍼를 노출할 때, 스퍼터링 조건을 유지하고 충분한 시간 간격으로 기판에 메모리 재료의 원하는 두께를 얻는다(205). 바이어스를 오프로 하고, 챔버를 세정한다(206). 마지막으로, 웨이퍼를 제거한다(207). 30 ~ 60 at%의 실리콘을 갖는 복합 타겟을 이용하여 GST와 같은 상 변화 재료를 포함하여 균형을 맞추는 것에 의해, 발생한 층은, 예를 들어, 4 ~ 8 %의 실리콘의 유효농도를 갖는 것이 된다.

도 6은, 산화 실리콘 첨가물을 갖는 상 변화 재료 층을 형성하기 위한 공정 플로우 챠트를 나타낸다. 상기 상 변화 재료 층은, 4 ~ 8 at%의 실리콘 농도 및 필요한 산소 농도를 가진다. 집적회로의 제조 과정에서 웨이퍼는 메모리 재료 층을 필요로 하는 정도로 처리된다. 웨이퍼는 실리콘/상 변화 재료의 복합 타겟을 갖는 스퍼터 챔버에 장착되어 있다(211). 다음으로, 상기 챔버는 배기 된다(212). 스퍼터링에 적합한 분위기를 확립하기 위해 아르곤 등의 불활성 가스를 챔버로 유입시킨다(213). 그 후, 불활성 가스와 반응성 가스의 조합된 것을 챔버에 유입한다. 이 예에서 반응성 가스는 산소이며, 선택된 유량을 갖는 것으로서, 상 변화 재료로 실리콘 산화물의 원하는 처방을 달성한다(214). 바이어스, 예를 들어 DC 바이어스는, 기판과 타겟을 초과하게 인가하고, 스퍼터링 공정을 유발하도록 스퍼터 챔버에 필요한 전계를 확립한다(215). 웨이퍼를 스퍼터링 분위기에 노출하기 전에, 타겟을 준비하기 위해, 사전 스퍼터링 간격을 실행할 수 있다. 웨이퍼를 노출할 때, 스퍼터링 조건을 유지하고, 충분한 시간 간격으로 기판에 메모리 재료의 원하는 두께를 얻는다(216). 바이어스를 오프로 하고, 챔버를 세정한다(217). 마지막으로, 웨이퍼를 제거한다(218). 40 ~ 60 at%의 실리콘을 가진 복합 타겟을 이용하여, GST와 같은 상 변화 재료를 포함시켜 균형을 맞도록 함에 따라, 1 ~ 6 sccm과 같은 원하는 유량으로 챔버에 산소 등의 반응 가스를 가하여 그 결과로서 발생하는 층은 효과적인 산화 실리콘 농도를 가지며, 예를 들어, 4 ~ 8 at%의 실리콘 및 4 ~ 24 at%의 산소를 갖는 것이 된다.

도 7은 실리콘 첨가물을 갖는 제 1층 및 산화 실리콘 첨가물을 갖는 제2층의 이중 층을 포함하는 상 변화 재료를 형성하기 위한 공정의 프로우 챠트를 나타낸다. 집적회로의 제조 과정에 웨이퍼는 메모리 재료 층을 필요로 하는 정도로 처리된다. 웨이퍼는 실리콘/상 변화 재료의 복합 타겟을 가진 스퍼터 챔버에 장착되어 있다(221). 다음으로, 상기 챔버는 배기 된다(222). 스퍼터링에 적합한 분위기를 확립하기 위해 아르곤 등의 불활성 가스를 챔버로 유시킨다(223). 바이어스, 예를 들어 DC 바이어스는, 기판과 타겟을 초과하게 인가하여, 스퍼터링 공정을 유발하도록 스퍼터 챔버에 필요한 전계를 확립한다(224). 웨이퍼를 스퍼터링 분위기에 노출하기 전에, 타겟을 준비하기 위하여, 프레 스퍼터링 간격을 실행할 수 있다. 웨이퍼를 노출할 때, 스퍼터링 조건을 유지하여 충분한 시간 간격으로 기판에 메모리 재료의 원하는 두께를 얻는다(225). 하나의 대표적인 예로서, 실리콘 도핑된 GST는 이 공정에서 약 1 ~ 10 ㎚의 두께를 갖도록 형성된다. 그 후, 스퍼터 챔버 내의 가스 조성이 변경되어 적절한 순서로 스퍼터링을 위한 환경으로 세정하고, 또 재구성하여 불활성 가스와 반응성 가스를 조합시키게 된다. 이 예에서는 반응성 가스는 산소이며, 선택된 유량을 갖는 것으로, 상 변화 재료에서 실리콘 산화물의 원하는 처방을 달성한다(226). 바이어스, 예를 들어 DC 바이어스는, 기판과 타겟을 초과하게 인가하고, 반응성 가스가 없는 스퍼터링 중에 동일하게 또는 상대적으로 변경되어 유지할 수 있게 스퍼터링 공정을 유발하도록 스퍼터 챔버에 필요한 전계를 확립한다. 스퍼터링 조건을 유지하여 충분한 시간 간격으로 기판에 메모리 재료의 원하는 두께를 얻는다(227). 하나의 대표적인 예로서, 산화 실리콘 도핑된 GST는 이 공정에서 약 90 ~ 100 ㎚의 두께를 갖도록 형성된다. 바이어스를 오프로 하고, 챔버를 세정한다(228). 마지막으로, 웨이퍼를 제거한다(229).

도 8은, 실리콘 첨가물을 갖는 제1층, 산화 실리콘 첨가물을 갖는 제2층 및 산화 실리콘 첨가물을 갖는 제3층의 다층을 포함하는 상 변화 재료를 형성하기 위한 공정 프로우 챠트를 나타낸다. 집적회로의 제조 과정에서 웨이퍼는, 메모리 재료 층을 필요로 하는 정도로 처리된다. 웨이퍼는 실리콘/상 변화 재료의 복합 타겟을 가진 스퍼터 챔버에 장착되어 있다(231). 다음으로, 상기 챔버는 배기 된다(232). 스퍼터링에 적합한 분위기를 확보하기 위하여 아르곤 등의 불활성 가스를 챔버에 유입시킨다(233). 바이어스, 예를 들어 DC 바이어스는, 기판과 타겟을 초과하게 인가하고, 스퍼터링 공정을 유발하도록 스퍼터 챔버에 필요한 전계를 확립한다(234). 웨이퍼를 스퍼터링 분위기에 노출하기 전에 타겟을 준비하기 위해 프레 스퍼터링 간격을 실행할 수 있다. 웨이퍼를 노출할 때, 스퍼터링 조건을 유지하여 충분한 시간 간격으로 기판에 제1 메모리 재료 층의 원하는 두께를 얻는다(235). 그 후, 바이어스를 오프로 할 때, 스퍼터 챔버 내의 가스 조성을 변경하여 불활성 가스와 반응성 가스를 조합시키게 된다. 이 예에서는 반응성 가스는 산소이며, 선택된 유량을 갖는 것으로, 상 변화 재료에서 실리콘 산화물의 원하는 처방을 달성한다(236). 바이어스, 예를 들어 DC 바이어스는 기판과 타겟을 초과하게 인가하여, 반응성 가스가 없는 스퍼터링 중에 동일하게 또는 상대적으로 변경되어 유지 할수 있고, 스퍼터링 공정을 유발하도록 스퍼터 챔버에 필요한 전계를 확립한다. 스퍼터링 조건을 유지하고 충분한 시간 간격으로 기판에 메모리 재료의 원하는 두께를 얻는다(237). 그 후, 바이어스를 오프로 할 때, 스퍼터 챔버 내의 가스 조성을 변경하여 불활성 가스와 제2 반응성 가스를 조합시키게 된다. 이 예에서는, 반응성 가스는 질소이며, 선택된 유량을 갖는 것으로서, 상 변화 재료에서 실리콘 질화물의 원하는 처방을 달성한다(238). 바이어스, 예를 들어 DC 바이어스는 기판과 타겟을 초과하게 인가하고, 반응성 가스가 없거나 또는 제 1 반응성 가스를 가진 스퍼터링 중에, 동일하게 또는 상대적으로 변경되어 유지될 수 있고, 스퍼터링 공정을 유발하도록 스퍼터 챔버에 필요한 전계를 확립한다. 스퍼터링 조건을 유지하고 충분한 시간 간격으로 기판에 산화 실리콘 첨가물을 가진 메모리 재료의 원하는 두께를 얻는다(239). 도 8에 도시되어 있지 않지만, 바이어스를 오프로 하고, 챔버를 새정하고, 웨이퍼를 제거한다.

도 5 ~ 8에 나타낸 공정 프로우 챠트는, 다양한 공정의 조합을 대표한다. 상기 공정은 복합 타겟을 사용하는 것으로 적용할 수 있고, 단일 복합 타겟 및 스퍼터 챔버를 이용하여 다층 메모리 요소의 처방을 형성한다.

예를 들어, 도 9에 나타낸 바와 같은 메모리 셀은, 복합 실리콘/상 변화 타겟을 갖는 하나의 챔버 스퍼터링 공정을 이용하여 제조되어 있다. 도 9의 메모리 셀(300)은 아래의 액세스 구조에서 유전체 층(330)을 통해 연장되는 하부 전극(320)을 갖는다. 이중 층(312)의 메모리 재료는 제1 상 변화 재료 층(312A) 및 제 2 상 변화 재료 층(312B)로 구성되며, 제1 상 변화 재료 층(312A)는 실리콘 첨가물인 상 변화 재료를 가지며, 제2 상 변화 재료 층(312B)는, 예를 들어 실리콘 산화물과 상 변화 재료와의 조합을 포함한다. 상부 전극(340)은 이중 층(312)의 상면에 형성된다. 활성 영역(310)의 메모리 셀은, 이중 층(312)의 제1층(312A)에 주로 발생하고, 하부 전극(320)의 폭(322)에 의하여 부분적으로 결정되는 크기를 갖는다. 이중 층 메모리 소자는 위에서 언급한 도 7과 같은 방법에 따라서 행할 수 있다.

도 10은, 횡축 상에 증착한 층의 깊이에 대하여, 종축으로 기본 상 변화 물질의 농도 그래프이다. 도 10은 도 8과 같은 공정을 사용하여 보다 복잡한 도핑 프로파일을 실행할 수 있는 것을 보여준다. 도 10과 같이 기본 상 변화 물질의 상대 농도는, 메모리 층의 두께에 걸쳐서 본질적으로 일정하다. 도핑된 상대 농도는, 제1 공정에서 하부 전극에 인접한 산화 실리콘 도핑된 층을 형성하고 질화 실리콘 도핑된 층을 계속하고, 상부 전극에 별도의 산화 실리콘 도핑된 층을 더 계속하는 것을 설명했다. 이 다층 구조는 증착 공정 중에서 반응성 가스를 변경하여 산화 실리콘 막과 질화 실리콘 도핑된 층과의 사이에서 변경하면, 단일의 복합 실리콘/상 변화 스퍼터 타겟을 이용하여 실행할 수 있다. 하부 전극과 메모리 소자와의 계면에서의 상 변화 재료인 산화 실리콘 첨가물은 약 5 at%±2 at%의 규소 농도 및 약 10 at%±4 at%의 산소 농도를 가질 수 있다. 이 예에서는 최대의 질화 실리콘 첨가물은 5 at%±2 at%의 실리콘 및 8.3 at%±3.3 at%의 질소를 가질 수 있다. 질화 실리콘 도핑된 GST(SiN-doped GST)는 산화 실리콘 GST(SiO-GST)보다도 우수한 유지 시간을 제공하지만, 장치가 SiO-GST 보다도 빠르게 실패하는 것이 판명되었다. 도 10의 실시 형태에서는 보다 우수한 내구성 및 유지를 위해, 모든 활성 영역은 항상 질화 실리콘으로 도핑되어 있는 경우, 산화 실리콘에서 제1 및 제2 전극에 인접한 계면 영역을 도핑 하는 것 및 산화 실리콘에서의 중요한 공헌 없이, 질화 실리콘에서 도핑되는 활성 영역에 의해 제안되어 있다. 또한, 이 예에서는 상부 전극에서 질화 실리콘을 도핑 영역 및 계면 영역의 사이의 대부분의 영역은 이산화 실리콘에 의해 도핑되어 있다.

도 11은, 메모리 소자(416)를 포함한 메모리 셀(400)의 단면도를 보여준다. 메모리 소자(416)는, 메모리 소자(416)를 통한 전극 사이의 전류 경로에 있어서, 규소 계열 첨가물을 가진 상 변화 재료의 본체로 구성되어 있다. 도 11에 나타낸 바와 같이 메모리 셀의 제조 공정에서는, 도 3에서와 같이 스퍼터 챔버에서 콜리메이터를 사용하는 것에 더하여, 도 5 ~ 8과 같은 공정 흐름을 특정의 실행에 적합한 것도 포함될 수 있다.

메모리 셀(400)의 각각은, 상부 표면 및 하부 표면(422, 424)에 제1 및 제2 전극(420, 440)에 접촉하는 기둥형 메모리 소자(416)를 포함하고 있다. 메모리 소자(416)는 제1 및 제2 전극(420, 440)과 실질적으로 동일한 폭(417)을 가지며, 유전체(미 도시)에 둘러싸인 다층 기둥으로 정의한다. 본원 명세서에서 "실질적으로"는 제조 공차에 적응시킬 수 있도록 의도한다. 동작에서는 전류를 제1 전극(420)과 제2 전극(440)과의 사이로 통전하고, 또 메모리 소자(416)를 통하여 활성 영역(410)은 메모리 소자의 나머지 부분(예를 들어, 불활성 영역 413)보다도 신속하게 가열된다.

도 12는, 메모리 소자(516)를 포함한 메모리 셀(500)의 단면도를 나타낸다. 메모리 소자(516)는 규소 계 첨가물을 갖는 상 변화 재료의 본체로 구성되어 있다. 도 11에 나타낸 바와 같은 메모리 셀의 제조 공정에서는, 도 3에 나타낸 바와 같이, 스퍼터 챔버에서 콜리메이터를 사용하는 것에 더하여 도5 ~ 8과 같은 공정 흐름을 특정의 실행에 적합한 것도 포함될 수 있다.

메모리 셀(500)은 유전체(미 도시)에 의해 둘러싸인 기공(氣孔) 형상의 메모리 소자(516)를 포함하고, 각각의 상부 표면 및 하부 표면에서 제1 및 제2 전극(520, 540)에 접촉된다. 메모리 소자는 제1 및 제2 전극보다도 작은 폭을 갖는다. 동작에서는 전류를 제1 전극과 제2 전극 사이에 통전하고, 또 메모리 소자를 통해 활성 영역(510)은 메모리 소자인 나머지 부분보다도 신속하게 가열된다.

본원 명세서에 기재된 바와 같이, 메모리 재료는 다양한 메모리 셀 구조에 사용할 수 있으며, 여기에 기재된 메모리 셀 구조에 한정되지 않는다.

도 13은, 도 1과 같은 구조를 가지고, 본원 명세서에 기재된 비 정수 첨가물 농도 프로파일을 가진 메모리 셀을 제조하는 제조공정을 나타낸다. 메모리 셀의 요소에 적용되는 참조부호는 도 1에서 사용한 것으로 대응하고 있다.

공정(600)에 있어서, 폭 또는 직경(122)을 갖는 제1 전극(120)은 유전체 층(130)을 통해 연장되게 형성된다. 도시된 실시형태에서는 제1 전극(120)은, TiN을 포함하며, 유전체 층(130)은 SiN을 포함한다. 어떤 실시 형태에서는 제1 전극(120)은 서브 리소그래피의 폭 또는 직경(122)을 가진다.

제1 전극(120)은 유전체 층(130)을 통하여, 아래에 있는 액세스 회로(미 도시)에 연장되어 있다. 아래에 있는 액세스 회로는 해당 분야에서 공지된 표준 공정에 의해 형성되며, 액세스 회로 요소의 배치는 여기에 기재되는 바와 같이 어레이 배치에서 메모리 셀에 의하여 실행될 수 있다. 일반적으로 액세스 회로는 액세스 장치를 포함하며, 예를 들면 반도체 기판 내에 있는 트랜지스터, 다이오드, 워드 라인, 소스 라인, 도전성 플러그 및 도핑된 영역 등이다.

제1 전극(120)과 유전체 층(130)은, 예를 들어, 2007년 6월 18일에 제출된 미국특허출원 11/764,678(미국특허공개 2008/0191187) "기둥형 하부 전극을 갖는 상 변화 메모리 장치를 제조하기 위한 방법"에 개시된 방법, 재료 및 공정을 사용하여 형성할 수 있고, 참조를 위해 본원 명세서에 포함되어 있다. 예를 들어, 전극 재료 층은 액세스 회로의 상부표면에 형성할 수 있고(미 도시), 제1 전극(120)의 위치를 덮는 포토 레지스트 마스크를 형성하도록 표준적인 포토 리소그래피 기술을 이용하여 전극 층에 포토 레지스트 층을 패턴 형성한다. 다음으로, 제1 전극(120)의 위치를 덮어서 서브 리소그래피의 치수를 갖는 마스크 구조를 형성하기 위하여, 예를 들면 산소 플라즈마를 사용하여 포토 레지스트 마스크를 트리밍 한다. 그 후, 트리밍된 포토 레지스트 마스크를 이용하고, 전극 재료 층을 에칭하여 서브 리소그래피의 직경(122)을 갖는 제1 전극(120)을 형성한다. 다음으로 유전체 층(130)을 형성하기 위하여 유전체 재료를 형성하여 평탄화하게 된다.

다른 예로서, 제1 전극(120) 및 유전체(130)는, 예를 들어, 2007년 9월 14일에 제출된 미국특허출원 11/855,979 (미국특허공개 2009/0072215) "비아 어레이 (Via Array)에서 자기 정렬, 자기 수검형의 하부 전극을 가진 상 변화 메모리 셀 및 그 제조 방법 "에 개시된 방법, 재료 및 공정을 사용하여 형성할 수 있고, 참조로 본원 명세서에 포함되어 있다. 예를 들어, 유전체 층(130)은 액세스 회로의 상부표면에 형성할 수 있고, 분리 층과 희생 층을 형성한다. 다음으로, 상기 희생 층에 개구부를 갖는 마스크를 형성하고, 개구부는 사용되는 공정의 최소 특징 크기와 유사하거나 동일하게 되고, 제1 전극(120)의 위치를 덮는다. 또한 마스크를 이용해 상기 분리 층과 상기 희생 층을 선택적으로 에칭하여 비아를 형성하고, 상기 비아는 유전체 층(130)의 상부 표면에 노출한다. 마스크를 제거한 후, 상기 비아에 선택적인 언더컷 에칭을 행하는 것으로, 상기 분리 층을 에칭하여 손상 없는 상기 희생 층과 유전체 층(130)을 남긴다. 선택적인 언더컷 에칭에 의하여 상기 비아에 충전 재료가 형성되기 때문에, 상기 충전 재료에서 자기 정렬 간격이 상기 비아 내에 형성되어 있다. 또, 상기 간격을 개방(open)하기 위하여 상기 충전 재료에서 이방성 에칭 공정을 행하고, 유전체 층(130)이 상기 간격보다도 낮은 영역으로 노출할 때까지 에칭을 계속하여 상기 충전 재료를 포함하는 측벽 스페이서를 상기 비아에 형성한다. 상기 측벽 스페이서는, 실질적인 공극의 크기에 따라 결정되는 구멍 크기를 갖기 때문에, 리소그래피 공정의 최소 특징 크기보다도 작게 될 가능성이 있다. 다음으로, 측벽 스페이서를 에칭 마스크로 이용하여 유전체 층(130)을 에칭하는 것에 의하여 최소 특징 크기보다도 작은 직경을 가진 개구부를 유전체 층(130)에 형성한다. 또한, 전극 층은 유전체 층(130)의 개구부 내에 형성한다. 그 후, 상기 절연 층과 상기 희생 층을 제거하고, 제1 전극(120)을 형성하기 위하여, 예를 들면 화학 기계적 연마(CMP)의 평탄화 공정이 실행된다. 공정(610)에 있어서, 상 변화 소자가 형성되어 있고, 상기 상 변화 소자는, 예를 들면 Ge2Sb2Te5 등의 기본 상 변화 재료를 포함하는 하나 또는 그 이상의 실리콘, 산화 실리콘 또는 질화 실리콘의 첨가물을 가지며, 40 ~ 60 at%의 실리콘 복합 타겟을 이용하여 상술한 바와 같은 스퍼터링을 행한다.

다음으로, 공정(620)에서 제2 전극이 형성되며, 공정(630)에 있어서, 칩의 반도체 공정을 완료하여 도1에 나타낸 구조를 얻기 위해, 백 엔드 오브라인(back-end-of-line, BEOL)처리를 행한다. BEOL 공정은, 해당 분야에서 공지된 표준적인 공정으로 하고, 메모리 셀이 실장되는 칩의 배치에 의하여 행한다. 일반적으로 BEOL 공정에 의해 형성되는 구조는 칩에서 상호 접속을 위하여, 접점, 층간 절연막 및 각종 금속 층을 포함하여도 좋고, 상기 칩은, 주변 회로에 결합된 메모리 셀에 회로를 포함한다. 이와 같은 BEOL 공정은, 높아진 온도에서 유전 재료의 증착을 포함할 수 있고, 예를 들면 400 ℃에서의 SiN 증착 혹은 500 ℃ 또는 그 이상의 온도에서의 고밀도 플라즈마(HDP) 산화물 증착이 있다. 이러한 공정에 의해, 도 14에 나타낸 바와 같이, 제어 회로와 바이어스 회로는 장치상에 형성되어 있다.

도 14는 메모리 어레이(712)를 포함하는 집적회로(710)의 개략 블록도이다. 메모리 어레이(712)는, 본원 명세서에 기재된 비 정수 첨가물 농도 프로파일을 갖는 메모리 셀을 이용하여 실장 된다. 워드 라인 디코더(714)는 읽기, 설정 및 리셋 모드를 가지고 있다. 워드 라인 디코더(714)는 메모리 어레이(712) 내의 행을 따라 배치된 복수의 워드 라인(716)과 전기적으로 결합되고 또한 전기적으로 통신 된다. 비트 라인(열) 디코더(718)는, 상 변화 메모리 셀(미 도시)을 메모리 어레이(712)에서 읽어들이고, 설정하고, 또 리셋하기 위한 것이다. 비트 라인(열) 디코더(718)은, 어레이(712) 내의 열에 따라 배치된 복수의 비트 라인(720)과 전기적으로 접속되어 있다. 버스(722)에서의 어드레스는, 워드 라인 디코더와 드라이버(714) 및 비트 라인 디코더(718)에 제공된다. 블록(724)에서 센스 회로(센스 앰프)와 데이터 입력 구조는, 읽기, 설정 및 리셋 모드에 사용하는 전압 및/또는 전류원을 포함하고, 데이터 버스(726)를 통해 비트 라인 디코더(718)에 연결되어 있다. 데이터는 집적 회로(710)의 입력/출력 포트로부터, 혹은 집적회로(710)의 내부 또는 외부에 다른 데이터 소스로부터, 데이터 입력라인(728)을 통해서 블록(724)의 데이터 입력 구조로 공급된다. 다른 회로(730)는 집적 회로(710)에 포함되며, 예를 들어 범용 프로세서나 특수 용도의 응용 회로구성 또는 어레이(712)에 의해서 지원되는 시스템 온 칩(system-on-a-chip) 기능을 제공하는 모듈의 조합이다. 데이터는 블록(724)에서 센스 앰프로부터, 혹은 집적회로(710)의 내부 또는 외부에 다른 데이터 소스로부터 데이터 출력라인(732)을 통하여 집적회로(710)의 입력/출력 포트로 공급된다.

이 예에서 실행되는 컨트롤러(734)는, 바이어스 배치 상태 머신을 사용하여 바이어스 회로의 전압 및 전류원(736)의 응용을 제어하고, 바이어스 배치의 응용은 워드 라인과 비트 라인에 대하여 전압 및/또는 전류를 읽기, 프로그램 또는 소거, 그 검증을 소거나 프로그램하는 것을 포함한다. 또한 융해/냉각사이클을 위한 바이어스 배치를 실행할 수 있다. 컨트롤러(734)는 해당 분야에서 공지된 특수 용도의 로직 회로를 사용하여 실행할 수 있다. 다른 실시 형태에서는, 컨트롤러(734)는 범용 프로세서를 구비하고, 상기 장치의 동작을 제어하는 컴퓨터 프로그램을 실행하기 위하여 동일한 집적 회로 상에 실행할 수 있다.

또한 다른 실시 형태에서는, 특수 용도의 로직 회로와 범용 프로세서의 조합은, 컨트롤러(734)의 실행에 이용할 수 있다.

본원에 기재된 실시 형태에서는, 사용되는 재료는 1개 또는 복수 개의 첨가물을 갖는 GST(Ge2Sb2Te5) 기본 상 변화 재료를 포함한다. 본원 명세서에 기재된 것 이외의 첨가물 및 다른 칼코게나이드도 사용할 수 있다. 칼코겐은 산소(O), 유황(S), 셀렌(Se), 텔루르(Te) 중 하나를 포함하고, 주기율표 ⅥA 족의 일부를 구성하는 4개의 원소이다. 칼코게나이드는 보다 많은 양전성 원소나 기를 가진 칼코겐 의 화합물을 포함한다. 칼코게나이드 합금은, 예를 들면 천이 금속과 같은 다른 재료를 갖는 칼코게나이드의 조합을 포함한다. 칼코게나이드 합금은, 통상, 주기율표의 ⅣA 족으로부터 하나 또는 복수의 원소를 포함하고, 예를 들면 게르마늄(Ge)과 주석(Sn) 등의 원소이다. 많은 경우에는, 칼코게나이드 합금은, 안티몬(SB), 갈륨(Ga), 인듐(In) 및 은(Ag)으로부터 하나 또는 복수의 원소의 조합이 포함된다. 많은 상 변화형 메모리 재료는, 기술 문헌에 기재되어 있는 바와 같이, Ga/Sb, In/Sb, In/Se, Sb/Te, Ge/Te, Ge/Sb/Te, In/Sb/Te, Ga/Se/Te, Sn/Sb/Te, In/ Sb/Ge, Ag/In/Sb/Te, Ge/Sn/Sb/Te, Ge/Sb/Se/Te 및 Te/Ge/Sb/S 인 합금을 포함한다. 게르마늄/안티몬/텔루르의 합금 가족에서는, 넓은 범위의 합금 조성을 실행할 수 있다. 상기 조성은, TeaGebSb100-(a+b)와 같은 특징을 부여할 수 있다. 연구자는 가장 유용한 합금을 설명했다. 상기 유용한 합금은, 증착 재료에서 Te의 평균 농도는 70 % 이하, 통상 약 60 %를 가지며, 또, 일반적으로 23 % ~ 58 %의 Te를 갖고, 가장 바람직하게는 약 48 % ~ 58 %의 Te를 가진다. 증착 재료에서 Ge의 농도는, 약 5 %를 상회 하고, 8 %의 낮은 값과 30 %의 평균값의 사이에 있으며, 일반적으로 50 % 이하이고, 가장 바람직하게는, Ge의 농도는 약 8 %에서 약 40 %의 범위에 있다. 이 조성물에서 주요 구성 원소에는 남는 부분이 Sb이다. 이러한 비율은, 100 %로서 합계하는 구성 원소의 원자 농도(atomic percentage)이다(Ovshinsky의 5,687,112 특허, 란 10-11). 다른 연구자에 의해 평가된 특정 합금은 Ge2Sb2Te5, GeSb2Te4 및 GeSb4Te7을 포함한다(Noboru Yamada "높은 데이터 속도 기록을 위한 Ge-Sb-Te 계열 상 변화 광디스크의 잠재 능력 "SPIE v.3109, 페이지 28 ~ 37 (1997)). 보다 일반적인 전이 금속은, 예를 들면 크롬(Cr), 철(Fe), 니켈(Ni), 니오브(Nb), 팔라듐(Pd), 백금(Pt) 및 그들의 혼합물 또는 합금 등이,Ge/Sb/Te와 조합할 수 있고, 프로그램 가능한 저항성의 특성을 갖는 상 변화 합금을 형성한다. 상기 Ovshinsky의 '112 특허의 열 11 ~ 13에는, 메모리 재료의 구체적인 예가 기재되고, 참조를 위해 본원 명세서에 기재된다.

상술한 바와 같이, 산화 실리콘 도핑된 GST 막에 적용되어 있는 기술은, 동일 챔버에서 GST 타겟과 산화 실리콘 타겟을 이용하여 공동 스퍼터링에 관계된다. 이 공정은 메모리 장치를 제조하기 위하여 적용되고 있다. 그러나 이 제조 공정의 수율은, 실리콘 산화물의 입자가 막 위에 증착되어 있다는 것에 따라 제한된다. 이러한 입자는 상기 입자가 존재하는 메모리 셀을 파괴하고, 또 제조 공정의 수율을 감소시킨다. 본원 명세서에서 설명한 실리콘/상 변화 복합 타겟의 사용 및 스퍼터링 시에 산소를 반응성 가스로 사용하는 것은, 실리콘 산화물을 갖는 상 변화 재료 층을 형성하는 것을 나타내고, 공동 스퍼터링에서 생성되는 상 변화 재료 층과 동일한 특징을 가지고 있다. 그러나 여기에 기재된 공정은 입자 오염 물질의 형성됨이 없이 수율을 대폭 향상시킨다.

하나의 테스트에서는, 50 %의 실리콘 및 Ge2Sb2Te5 상 변화 재료를 갖는 복합 타겟을 사용하여 산화 실리콘 도핑된 Ge2Sb2Te5 층을 형성한다. 형성된 샘플은 재료의 상대 농도를 측정하도록 분석되었다. 아래 표에는 제1 샘플 "(a)COMP"는, 약 40 sccm의 아르곤 유량 및 약 2 sccm의 산소 유량을 이용하여 형성되었다. 아래 표에는, 제2 샘플 "(b)COMP"는, 약 40 sccm의 아르곤 유량 및 약 4 sccm의 산소 유량을 이용하여 형성되었다. "DUAL"이라 표시된 샘플은 산화 실리콘 타겟과 GST 타겟을 가진 공동 스퍼터링을 이용하여 만든다. 표에 보여지는 바와 같이, 제1 샘플 "(a)COMP"에서는, 복합 타겟을 사용하여 4.7 at%의 실리콘 농도와 10 at% 산화물 농도를 가진 102.00 ㎚ 정도의 층을 생성하고, 결과로서는 GST 상 변화층에서 약 15 at%의 이산화 규소 첨가물을 보여준다. 제2 샘플 "(b)COMP"에서는 복합 타겟을 사용하여 4.4 at%의 실리콘 농도와 14 at%의 산화물 농도를 가지는 102.0 ㎚ 정도의 층을 생성하고, 결과로서, GST 상 변화층에서 리치 산화물을 가지며, 약 19 at%의 이산화 규소 첨가물을 보여준다. 증가된 산소 유량은 얻어지는 층에 낮은 실리콘 농도에 다다른다. 40 ~ 60 at% 범위의 실리콘 농도 및 1 ~ 6 sccm 범위의 산소 유량을 가진 복합 타겟을 이용하여 실리콘과 산소의 효과적인 농도를 형성할 수 있다. DC 전원은 스퍼터링 공정을 위해 이용된다. 늘어놓아 보면, 이산화 규소와 GST 타겟의 사이에, 12.5 %의 출력 분배로 공동 스퍼터링을 사용하여 약 5.9 %의 실리콘 농도와 약 22.7 %의 산소 농도를 갖는 약 45.8 ㎚의 층을 생성한다.

[Ge]at.% [Sb]at.% [Te]at.% [Si]at.% [O]at.% t(nm)

(a)COMP.: 18.6±0.5 22.7±5 44.0±5 4.7±0.5 10.0±0.5 102.2±5.0 (b)COMP.: 17.8±0.5 22.2±5 41.6±5 4.4±0.5 14.0±0.5 101.9±5.0 DUAL : 16.5±0.5 19.9±5 35.0±0.5 5.9±0.5 22.7±0.5 45.8±3.0

박막에서 농도는 러더포드 후방 산란 분광법(Rutherford backscattering spectrometry)을 이용하여 ±0.5 at%의 오차로 측정된다. 복합 스퍼터 타겟을 사용하여 제조되는 재료 층의 시험은 공동 스퍼터링을 사용하여 제조되는 것과 동일하게 동작한다. 저항 대 온도 곡선의 관점에서는, 결정화 온도와 용융 온도가 동일하게 유지하고 있다는 것을 시사하고 있다. 그러나 층이 이산화 규소 입자 없이 복합 타겟을 이용하여 형성되어 실질적으로 보다 큰 수율로 제조할 수 있다.

추가 시험에서는, 질소를 반응성 가스로 사용하여 실행한다. 이들의 샘플에서는 질화 실리콘 첨가물이 GST 막으로 형성된다. 공동 스퍼터링 공정의 사용 및 복합 스퍼터 타겟의 사용 간의 비교 결과는 본원 명세서에 기재되어 있다. 아래 표에는, 공동 스퍼터링에 사용하는 "DUAL"샘플 및 복합 타겟에 사용하는 "COMP"샘플의 특징을 나타내고 있다. "COMP"샘플에서는 질소 유량은 약 4.5 sccm이며, 아르곤 유량은 약 80 sccm이다. DC 전원은 스퍼터링 공정을 위해 이용된다.

DUAL [Ge]at.% [TeSb]at.% [Si]at.% [N]at.% [O]at.% [Ar]at.% t(nm)

18.4±0.5 62.5±0.5 5.9±0.5 5.2±0.5 7.2±0.5 0.8±0.2 49.3±5.0

COMP.:[Ge]at,% [Sb]at.% [Te]at.% [Si]at.% [N]at.% [O]at.% T(nm)

19.0±0.5 22.5±5 42.8±5 4.6±0.5 5.0±0.5 6.1±0.5 95.3±5.0

이들의 결과에서는, 산소(O)와 아르곤(Ar)의 측정치는, 박막의 조성에 관련되는 것으로 인식되지 않는다. 상기 측정치는, 어쩌면 처리중에 샘플의 다른 구조나 샘플의 산화에 의해 생긴다.

샘플의 테스트에서는, 박막의 성능이 동등한 것으로 나타내지만, 복합 타겟을 사용하여 감소되는 수율이 대폭 개선된다. 또한 질화 실리콘 첨가물의 GST 재료의 동작 속도는 공동 스퍼터링에 의해 생성되는 샘플보다도 빠른 전환 속도를 나타내고 있다. 또한 GST 층에서 질화 실리콘 첨가물은 약 1천만의 주기 또는 그 이상의 내구성이 있는 실험적인 메모리 층이 얻어진다.

상 변화 메모리를 위해, 이산화 실리콘 도핑된 GST 상 변화 재료를 사용한다고 하는 이점은, 상 변화 재료의 결정입자 직경을 감소시켜 상 변화 재료 내부의 계면에서 공극 형성을 배제하고, 또한 칩의 수율을 전체적으로 향상시킬 수 있는 동시에 비 도핑된 상 변화 재료의 내구 특성을 유지한다.

다른 재료는, 예를 들면 증착 박막에서 산소나 질소와 반응하여 산화물과 질화물을 형성할 수 있고, 결과로서는, 유전체를 형성하고 상 변화 재료의 첨가물로 사용할 수 있다. 반도체와 상 변화 합금과의 복합 타겟을 사용하는 것은 본원 명세서에 기재된 제조 및 사용에서와 같이, 상기 타겟에서 첨가물의 농도는 증착 박막에서 반도체의 원하는 농도보다도 5 ~ 10배 크다.

이상의 설명에 의하면, 당업자이면 본 발명의 기술 사상을 일탈하지 않는 범위 내에서 다양한 변경 및 수정이 가능 하다는 것을 알 수 있다. 따라서, 본 발명의 기술적인 범위는 명세서의 상세한 설명에 기재된 내용에 한정하지 않고, 특허 청구 범위에 의해 결정되어야 한다.

본 발명은 도핑된 상 변화 재료의 조성을 개선함으로써, 종래 기술에서의 웨이퍼 표면의 오염, 수율의 감소 등의 문제를 피할 뿐만 아니라 비용을 대폭 삭감할 수 있다.

100 : 메모리 셀 110 : 활성 영역
116 : 메모리 소자 120 : 제 1 전극
122 : 폭 130 : 유전체 층
140 : 제2 전극(또는 상부 전극)
150 : 챔버 (또는 스퍼터 챔버)
151 : 스퍼터 타겟 152 : 기판
153 : 불활성 가스 공급원 154 : 반응성 가스 공급원
155 : 진공 펌프 156 : 전원 및 컨트롤러
157 : 콜리메이터 170 : 스퍼터 플레이트
171 : 뒤판 201 ~ 207 : 공정
211 ~ 218 : 공정 221 ~ 229 : 공정
231 ~ 239 : 공정 300 : 메모리 셀
310 : 활성 영역 312 : 이중 층
312A : 제1 상 변화 재료 층 312B : 제2 상 변화 재료 층
320 : 하부 전극 322 : 폭
330 : 유전체 층 340 : 상부 전극
400 : 메모리 셀 410 : 활성 영역
413 : 불활성 영역 416 : 메모리 소자
417 : 폭 420 : 제1 전극
422 : 상부 표면 424 : 하부 표면
440 : 제2 전극 500 : 메모리 셀
510 : 활성 영역 516 : 메모리 소자
520 : 제1 전극 540 : 제2 전극
600,610,620,630 : 공정 710 : 집적회로
712 : 메모리 어레이
714 : 워드 라인 디코더와 드라이버(또는 워드 라인 디코더)
716 : 복수의 워드 라인 718 : 비트 라인 디코더
720 : 복수의 비트 라인 722 : 버스
724 : 블록 726 : 데이터 버스
728 : 데이터 입력 라인 730 : 다른 회로
732 : 데이터 출력 라인 734 : 컨트롤러
736 : 바이어스 회로의 전압 및 전류 소스

Claims (24)

1. 기판에 하부 전극 구조를 형성하는 공정과,
   30 at% ~ 60 at%의 규소 및 2개 이상의 원소를 포함한 상 변화 재료를 포함하고 있는 스퍼터 타겟을 사용하고, 단일 스퍼터 챔버에서 스퍼터링에 의해 규소 또는 규소 계열 첨가물을 갖는 상 변화 메모리 재료 층을 상기 하부 전극에 형성하는 공정과,
   상기 상 변화 메모리 재료 층 상에 상부 전극을 형성하는 공정을 구비하고,
   상기 스퍼터 타겟은 30 at% ~ 60 at%의 규소를 포함할 때, 형성된 상기 상 변화 메모리 재료 층은 적어도 4 at%의 규소가 생성하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
2. 제1항에 있어서,
   상기 스퍼터 타겟과 상기 기판을 챔버에 장착하는 공정과,
   상기 챔버에 산소 또는 질소를 가하면서 상기 챔버에 스퍼터링을 유발하는 조건을 응용하는 공정을 구비하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
3. 제1항에 있어서,
   상기 스퍼터 타겟과 상기 기판을 챔버에 장착하는 공정과,
   상기 챔버에 산소를 가하면서 상기 챔버에 스퍼터링을 유발하는 조건을 응용하고, 상기 챔버 내의 산소 농도와 상기 타겟의 규소 농도를 상기 상 변화 메모리 재료 층의 산화 실리콘으로 이루어지는 공정을 구비하며,
   상기 상 변화 메모리 재료 층의 규소 농도는 4at% ~ 6at% 인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
4. 제 1항에 있어서,
   상기 스퍼터 타겟과 상기 기판을 챔버에 장착하는 공정과,
   제1 시간 간격에서 상기 챔버에 스퍼터링을 유발하는 조건을 응용하고, 또한 상기 제1 시간 간격으로 계속하는 제2 시간 간격에 있어서, 상기 챔버에 산소 또는 질소를 추가하는 것을 포함하는 공정을 구비하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
5. 제 1항에 있어서,
   상기 스퍼터 타겟과 상기 기판을 챔버에 장착하는 공정과,
   처리 시간 간격에 있어서, 상기 챔버에 스퍼터링을 유발하는 조건을 응용하고, 또한 상기 처리 시간 간격에 있어서, 규소와의 반응성을 위하여 선택된 반응 가스를 상기 챔버에 추가하는 것을 포함하는 공정을 구비하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
6. 제 5항에 있어서,
   상기 처리 시간 간격에 있어서, 상기 반응 가스의 농도를 바꾸는 공정을 구비하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
7. 제 1항에 있어서,
   상기 스퍼터 타겟은 40 at% ~ 60 at%의 규소를 포함하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
8. 제 1항에 있어서,
   상기 단일 스퍼터 챔버는 업계에 통용되는 크기보다 큰 크기를 가지고, 업계에 통용되는 크기보다 큰 타겟을 사용하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
9. 30 at% ~ 60 at%의 규소 및 2개 이상의 원소를 포함한 상 변화 재료를 포함하는 스퍼터 타겟을 사용하고, 스퍼터링에 의해 재료 층을 형성하는 공정을 구비하고,
   상기 스퍼터 타겟은 30 at% ~ 60 at%의 규소를 포함할 때, 형성된 상기 재료 층은 적어도 4 at%의 규소가 생성하는 것을 특징으로 하는 도핑된 상 변화 재료 층을 형성하는 방법.
10. 제 9항에 있어서,
    상기 스퍼터 타겟을 챔버에 장착하는 공정과,
    상기 챔버에 산소 또는 질소를 가하면서 상기 챔버에 스퍼터링을 유발하는 조건을 응용하는 공정을 구비하는 것을 특징으로 하는 도핑된 상변화 재료 층을 형성하는 방법.
11. 제 9항에 있어서,
    상기 스퍼터 타겟을 챔버에 장착하는 공정과,
    제1 시간 간격에서 상기 챔버에 스퍼터링을 유발하는 조건을 응용하고, 또한 상기 제1 시간 간격으로 계속하는 제2 시간 간격에 있어서, 상기 챔버에 산소 또는 질소를 가하는 것을 포함하는 공정을 구비하는 것을 특징으로 하는 도핑된 상 변화 재료 층을 형성하는 방법.
12. 제 9 항에 있어서,
    상기 스퍼터 타겟을 챔버에 장착하는 공정과,
    처리 시간 간격에 있어서, 상기 챔버에 스퍼터링을 유발하는 조건을 응용하고, 또한 상기 처리 시간 간격에 있어서, 규소와의 반응성을 위하여 선택된 반응 가스를 상기 챔버에 가하는 것을 포함하는 공정을 구비하는 것을 특징으로 하는 도핑된 상변화 재료 층을 형성하는 방법.
13. 제 12 항에 있어서,
    상기 처리 시간 간격에 있어서, 상기 반응 가스의 농도를 바꾸는 공정을 구비하는 것을 특징으로 하는 도핑된 상 변화 재료 층을 형성하는 방법.
14. 제 9 항에 있어서,
    상기 스퍼터 타겟은 40 at% ~ 60 at%의 규소를 포함하는 것을 특징으로 하는 도핑된 상 변화 재료 층을 형성하는 방법.
15. 상 변화 메모리 재료 및 30 at% ~ 60 at%의 규소를 구비하고,
    스퍼터 타겟은 30 at% ~ 60 at%의 규소를 포함할 때, 형성된 상기 상 변화 메모리 재료 층은 적어도 4 at%의 규소가 생성하는 것을 특징으로 하는 스퍼터 타겟.
16. 제 15 항에 있어서,
    상기 스퍼터 타겟은 40 at% ~ 60 at%의 규소를 포함하는 것을 특징으로 하는 스퍼터 타겟.
17. 제 15 항에 있어서,
    상기 스퍼터 타겟은 GexSbyTez 및 30 at% ~ 60 at%의 규소를 포함하는 것을 특징으로 하는 스퍼터 타겟.
18. 제 15 항에 있어서,
    상기 스퍼터 타겟은 GexSbyTez 및 30 at% ~ 60 at%의 규소를 포함하고,
    상기 x, 상기 y 및 상기 z의 각각은, 2, 2 및 5인 것을 특징으로 하는 스퍼터 타겟.
19. 상 변화 메모리 소자를 포함하는 집적회로에 있어서,,
    상기 상 변화 메모리 소자는, 규소 또는 규소 계열 첨가물을 갖는 상 변화 재료 층을 포함하고,
    상기 상 변화 재료 층은 상 변화 재료와 규소를 포함한 스퍼터 타겟을 사용하여 제조되고,
    상기 규소는 스퍼터 타겟에서 30 at% ~ 60 at%의 농도를 갖고, 상기 타겟은 30 at% ~ 60 at%의 규소를 포함할 때, 상기 상 변화 재료 층은 적어도 4 at%의 규소가 생성하는 것을 특징으로 하는 집적 회로.
20. 제 19 항에 있어서,
    상기 스퍼터 타겟은 GexSbyTez및 30 at% ~ 60 at%의 규소를 포함하는 것을 특징으로 하는 집적 회로.
21. 산소나 질소와 규소와의 반응에 의하여 형성된 유전체 첨가물에 의해 상 변화 재료 층을 형성하는 방법에 있어서,
    상기 상 변화 재료 층에 특정된 농도보다도 5배 이상의 농도의 규소를 가지며, 2개 이상의 원소를 포함한 상 변화 재료를 포함하는 스퍼터 타겟을 챔버에 장착하는 공정과, 상기 스퍼터 타겟은 30 at% ~ 60 at%의 규소를 포함하고, 산소 또는 질소를 포함하지 않고,
    기판을 상기 챔버에 장착하는 공정과,
    상기 챔버에 스퍼터링을 유발하는 조건을 응용하는 공정과,
    상기 챔버에 산소 및 질소 중 어느 하나 또는 모두를 가하면서 상기 챔버에 스퍼터링을 유발하도록 상기 조건을 응용하는 공정을 구비하는 것을 특징으로 하는 상 변화 재료 층을 형성하는 방법.
22. 상 변화 메모리 재료 층을 형성하기 위한 스퍼터 타겟에 있어서,
    상기 상 변화 메모리 재료 층은 규소의 특정된 농도를 가지며,
    상기 규소는 산소나 질소와 반응하여 유전체를 형성하고
    상기 스퍼터 타겟은 산소 또는 질소를 포함하지 않고 상 변화 재료와 30 at% ~ 60 at%의 규소를 포함하고
    상기 스퍼터 타겟이 포함하는 규소는 상기 상 변화 재료 층에 상기 특정된 농도보다도 5배 이상의 농도를 갖는 것을 특징으로 하는 스퍼터 타겟.
23. 상 변화 메모리 소자를 포함한 집적회로에 있어서,
    상기 상 변화 메모리 소자는 상 변화 재료 층과 유전체를 포함하고
    상기 유전체는 질소 또는 산소의 화합물 및 질소 또는 산소와 반응하는 규소를 포함하고
    상기 규소는 상기 상 변화 재료 층에 특정된 농도를 가지며,
    상기 상 변화 재료 층은 상 변화 재료와 30 at% ~ 60 at%의 규소를 포함하고 산소 또는 질소를 포함하지 않는 스퍼터 타겟을 사용하여 제조되고,
    상기 스퍼터 타겟이 포함하는 규소는 상기 상 변화 재료 층에 상기 특정된 농도보다도 5배 이상의 농도를 갖는 것을 특징으로 하는 집적 회로.
24. 제 23 항에 있어서,
    상기 스퍼터 타겟은 GexSbyTez를 포함하는 것을 특징으로 하는 집적 회로.
    

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