KR102447260B1 - 메모리 디바이스 도펀트-조절 에칭 - Google Patents
메모리 디바이스 도펀트-조절 에칭 Download PDFInfo
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Abstract
도펀트-조절 에칭의 사용에 기초한 방법들 및 디바이스들이 설명된다. 제조 동안, 메모리 셀의 메모리 저장 요소는 메모리 저장 요소의 후속하는 에칭율에 영향을 미치는 도펀트로 불균일하게 도핑될 수 있다. 에칭 이후, 메모리 저장 요소는 불균일한 도핑 농도에 대응하는 비대칭 기하학적 구조 또는 테이퍼 프로파일을 가질 수 있다. 도펀트-조절 에칭을 사용하여 멀티-데크 메모리 디바이스가 또한 형성될 수 있다. 상이한 메모리 데크들 상의 메모리 저장 요소들은 상이한 테이퍼 프로파일들 및 상이한 도핑 구배들을 가질 수 있다.
Description
상호 참조
본 특허 출원은 2018년 2월 9일자로 출원된 Tortorelli 외의 "Dopant-Modulated Etching for Memory Devices"라는 명칭의 미국 특허 출원 제15/893,110호의 우선권을 주장하는, 2019년 1월 29일자로 출원된 Tortorelli 외의 "Dopant-Modulated Etching for Memory Devices"라는 명칭의 PCT 출원 제PCT/US2019/015678호의 우선권을 주장하며, 이의 각각은 이의 각각의 양수인에게 양도되고 여기에 그 전문이 참고로 명시적으로 통합된다.
본 특허 출원은 2018년 2월 9일자로 출원된 Tortorelli 외의 "Dopant-Modulated Etching for Memory Devices"라는 명칭의 미국 특허 출원 제15/893,110호의 우선권을 주장하는, 2019년 1월 29일자로 출원된 Tortorelli 외의 "Dopant-Modulated Etching for Memory Devices"라는 명칭의 PCT 출원 제PCT/US2019/015678호의 우선권을 주장하며, 이의 각각은 이의 각각의 양수인에게 양도되고 여기에 그 전문이 참고로 명시적으로 통합된다.
다음은 개괄적으로 메모리 디바이스에서 메모리 셀들의 에칭량을 제어하는데 도펀트를 사용하여 형성될 수있는 메모리 디바이스들에 관한 것으로, 보다 구체적으로는 자기-선택 메모리 디바이스들을 위한 도펀트-조절 에칭에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 기타 같은 종류의 것과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그램함으로써 저장된다. 예를 들어, 2진 디바이스들은 보통 논리 "1" 또는 논리 "0"으로 표기되는 두 개의 상태를 갖는다. 다른 시스템들에서는, 둘보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에 상태를 기록 또는 프로그램할 수 있다.
랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 판독 전용 메모리(ROM), 플래시 메모리, 상 변화 메모리(PCM) 등을 비롯하여 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없을 때에도 장시간 그것들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 재생되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 메모리 디바이스들은 예를 들어, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 유지를 증가시키는 것, 전력 소모를 감소시키는 것 또는 제조 비용을 감소시키는 것에 의해 개선될 수 있다.
일부 유형의 메모리 디바이스는 셀에 걸친 저항 변화를 사용하여 상이한 논리 상태들을 프로그램하고 감지할 수 있다. 예를 들어, 자기-선택 메모리 셀에서 논리 상태는 메모리 셀 내 이온들의 분포에 기초하여 저장될 수 있다. 메모리 셀의 물리적 기하학적 구조는 셀의 이온들의 분포에 영향을 미칠 수 있으며, 이는 결과적으로 셀의 임계 전압에 영향을 미칠 수 있다. 임계 전압은 셀의 논리 상태에 관하거나 이를 나타낼 수 있다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 기타 같은 종류의 것과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그램함으로써 저장된다. 예를 들어, 2진 디바이스들은 보통 논리 "1" 또는 논리 "0"으로 표기되는 두 개의 상태를 갖는다. 다른 시스템들에서는, 둘보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에 상태를 기록 또는 프로그램할 수 있다.
랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 판독 전용 메모리(ROM), 플래시 메모리, 상 변화 메모리(PCM) 등을 비롯하여 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없을 때에도 장시간 그것들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 재생되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 메모리 디바이스들은 예를 들어, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 유지를 증가시키는 것, 전력 소모를 감소시키는 것 또는 제조 비용을 감소시키는 것에 의해 개선될 수 있다.
일부 유형의 메모리 디바이스는 셀에 걸친 저항 변화를 사용하여 상이한 논리 상태들을 프로그램하고 감지할 수 있다. 예를 들어, 자기-선택 메모리 셀에서 논리 상태는 메모리 셀 내 이온들의 분포에 기초하여 저장될 수 있다. 메모리 셀의 물리적 기하학적 구조는 셀의 이온들의 분포에 영향을 미칠 수 있으며, 이는 결과적으로 셀의 임계 전압에 영향을 미칠 수 있다. 임계 전압은 셀의 논리 상태에 관하거나 이를 나타낼 수 있다.
도 1은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 어레이를 도시한다.
도 2는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 어레이를 도시한다.
도 3은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀들을 도시한다.
도 4a 및 도 4b는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀을 도시한다.
도 5는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 멀티-데크 메모리 디바이스를 도시한다.
도 6은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 멀티-데크 메모리 디바이스를 도시한다.
도 7은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀을 도시한다.
도 8은 본 개시의 예들에 따라 도핑-조절 에칭을 사용하여 형성된 메모리 셀들을 포함할 수 있는 예시적인 메모리 어레이를 도시한다.
도 9는 본 개시의 예들에 따라 도핑-조절 에칭을 사용하여 형성될 수 있는 메모리 셀들을 갖는 메모리 어레이를 포함하는 디바이스를 도시한다.
도 10은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 비대칭 메모리 셀들을 갖는 메모리 디바이스를 형성하기 위한 방법 또는 방법들을 도시하는 흐름도이다.
도 11은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀들을 도시한다.
도 2는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 어레이를 도시한다.
도 3은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀들을 도시한다.
도 4a 및 도 4b는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀을 도시한다.
도 5는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 멀티-데크 메모리 디바이스를 도시한다.
도 6은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 멀티-데크 메모리 디바이스를 도시한다.
도 7은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀을 도시한다.
도 8은 본 개시의 예들에 따라 도핑-조절 에칭을 사용하여 형성된 메모리 셀들을 포함할 수 있는 예시적인 메모리 어레이를 도시한다.
도 9는 본 개시의 예들에 따라 도핑-조절 에칭을 사용하여 형성될 수 있는 메모리 셀들을 갖는 메모리 어레이를 포함하는 디바이스를 도시한다.
도 10은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 비대칭 메모리 셀들을 갖는 메모리 디바이스를 형성하기 위한 방법 또는 방법들을 도시하는 흐름도이다.
도 11은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀들을 도시한다.
테이퍼 또는 계단 모양 프로파일과 같은 비대칭 기하학적 구조를 갖는 자기-선택 메모리 셀은 메모리 셀에서의 이온들의 분포에 영향을 미칠 수 있다. 메모리 셀에서의 이온들의 분포가 변화할 때, 그것은 메모리 셀의 임계 전압에 영향을 미칠 수 있고 상이한 프로그램된 상태들을 저장하는데 사용될 수 있다. 예를 들어, 특정 프로그래밍 펄스를 인가하면 이온들이 셀의 특정 전극에 또는 부근에 군집될 수 있다. 메모리 셀의 기하학적 구조는 셀에 대한 감지 윈도우를 향상시킬 수 있으며, 이는 대칭 프로파일을 갖는 셀들과 비교하여 보다 정확한 감지를 야기할 수 있다.
비대칭 프로파일들을 갖는 자기-선택 메모리 셀들을 제조하기 위한 기술들이 여기에 설명된다. 각각의 메모리 셀은 메모리 저장 요소에서의 이온 분포에 적어도 부분적으로 기초하여 셀의 논리 상태를 저장하는 메모리 저장 요소를 가질 수 있다. 자기-선택 메모리 셀들에 대해, 메모리 저장 요소는 칼코게나이드 물질일 수 있다. 셀이 형성될 때, 메모리 저장 요소는 메모리 저장 요소의 후속하는 에칭율에 영향을 미치는 도펀트로 도핑될 수 있다. 메모리 저장 요소 내 도핑 농도를 변화시키고 그 다음 메모리 셀을 에칭함으로써, 메모리 저장 요소의 결과적인 기하학적 구조를 제어하는 것이 가능하다. 일부 경우에, 도펀트는 셀의 전도도에 영향을 미치지 않고 에칭율를 제어하는데 사용된다. 메모리 저장 요소를 불균일한 도핑 농도로 도핑하면 에칭 이후 메모리 저장 요소의 비대칭 기하학적 구조가 생성될 수 있다. 예를 들어, 메모리 저장 요소의 상단 표면과 하단 표면 사이에 도핑 구배로 메모리 저장 요소를 도핑하면 에칭 이후 메모리 저장 요소의 대응하는 테이퍼 프로파일이 생성될 수 있으며, 메모리 저장 요소의 하나의 표면이 다른 표면보다 큰 면적을 갖는다. 이는 두 개의 전극 중 하나에 또는 부근에 이온을 군집하는 효과를 가짐으로써, 셀에 대한 감지 윈도우를 향상시킬 수 있다.
멀티-데크 자기-선택 메모리 디바이스들의 경우, 비대칭 메모리 저장 요소들을 갖는 메모리 셀들을 제조하는 목표는 인접하는 데크들에서 서로의 위에 적층되는 메모리 셀들 간에 액세스 라인들(예를 들어, 워드 라인들 및/또는 디지트 라인들)을 공유하는 추가 설계 목표에 의해 복잡해질 수 있다. 이는 공유되는 액세스 라인들 및 비대칭 메모리 셀 기하학적 구조들과 연관된 이점들을 얻기 위해 상이한 기하학적 구조들을 갖는 상이한 데크들 상에 메모리 셀들을 갖는 디바이스를 제조할 것을 요구할 수 있다. 여기에 설명된 기술들은 이러한 목표들을 달성하기 위해 도펀트-조절 에칭을 사용할 수 있다.
위에서 소개된 본 개시의 특징들은 아래에서 메모리 어레이의 상황에서 더 설명된다. 테이퍼 또는 계단 모양의 프로파일들을 갖는 자기-선택 메모리 셀들이 교차점 아키텍처와 관련하여 예시 및 도시된다. 또한 본 개시의 이러한 그리고 다른 특징들은 메모리 디바이스들, 이를테면 자기-선택 메모리 디바이스들에 대한 도펀트-조절 에칭과 관련된 장치도들, 시스템도들 및 흐름도들에 의해 도시되고 그것들을 참조하여 설명된다.
이러한 논의를 위해, "비대칭 메모리 셀" 및 "비대칭 메모리 저장 요소"라는 용어들은 통용된다. 예를 들어, 비대칭 메모리 저장 요소(이를테면 테이퍼 프로파일 또는 계단 프로파일을 갖는 메모리 저장 요소)를 갖는 메모리 셀은 비대칭 메모리 셀로 지칭될 수 있다. 또한, 비대칭 메모리 저장 요소는 이를테면 사다리꼴 또는 배럴-형 형상의 경우, 단지 하나의 축을 따라 비대칭일 수 있고; 그것은 다른 축을 따라서는 대칭일 수 있다.
도 1은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 어레이를 도시한다. 메모리 어레이(100)는 전자 메모리 장치라고도 할 수 있다. 메모리 어레이(100)는 상이한 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 각 메모리 셀 (105)은 논리 "0" 및 논리 "1"로 표기되는 두 개의 상태를 저장하도록 프로그램 가능할 수 있다. 일부 경우에, 메모리 셀(105)은 둘보다 많은 논리 상태를 저장하도록 구성된다.
메모리 셀(105)은 논리 상태들을 나타내는 가변적이고 구성 가능한 임계 전압 또는 전기 저항을 갖거나 둘 다를 갖는, 칼코게나이드 물질 메모리 구성요소 또는 메모리 저장 요소로 지칭될 수 있는, 칼코게나이드 물질을 포함할 수 있다. 일부 예에서, 셀의 임계 전압은 셀을 프로그램하는데 사용되는 극성에 따라 변한다. 예를 들어, 하나의 극성으로 프로그램된 자기-선택 메모리 셀은 특정 저항 속성들 그리고 그에 따른 하나의 임계 전압을 가질 수 있다. 그리고 그러한 자기-선택 메모리 셀은 셀의 저항 속성들이 상이해지고 그에 따라 임계 전압이 상이해질 수 있는 상이한 극성으로 프로그램될 수 있다. 상술된 바와 같이, 자기-선택 메모리 셀이 프로그램될 때, 셀 내의 요소들은 분리되어, 이온을 이동시킬 수 있다. 이온들은 소정의 메모리 셀의 극성에 따라 특정 전극으로 이동할 수 있다. 예를 들어, 자기-선택 메모리 셀에서, 이온들은 음극으로 이동할 수 있다. 그 다음 메모리 셀은 셀에 걸쳐 전압을 인가하여 이온들이 어느 전극으로 이동했는지 감지함으로써 판독될 수 있다. 일부 예에서, 양이온들은 전극들 중 하나의 전극으로 이동할 수 있는 한편, 음이온들은 전극들 중 다른 전극으로 이동할 수 있다.
일부 예에서, 셀 프로그래밍은 상이한 논리 상태들을 얻기 위해 결정 구조 또는 원자 구성을 이용할 수 있다. 예를 들어, 결정질 또는 비정질 원자 구성을 갖는 물질은 상이한 전기 저항들을 가질 수 있다. 결정질 상태는 낮은 전기 저항을 가질 수 있고, 경우에 따라 "세트" 상태로 지칭될 수 있다. 비정질 상태는 높은 전기 저항을 가질 수 있고, "리셋" 상태로 지칭될 수 있다. 그에 따라 메모리 셀(105)에 인가되는 전압은 물질이 결정질 상태인지 또는 비정질 상태인지에 따라 상이한 전류들을 야기할 수 있고, 결과적인 전류의 크기가 메모리 셀(105)에 의해 저장된 논리 상태를 결정하는데 사용될 수 있다.
일부 경우에, 비정질, 또는 리셋, 상태의 물질은 그것과 연관된 임계 전압을 가질 수 있다―즉, 임계 전압이 초과된 후 전류가 흐른다. 그에 따라, 인가된 전압이 임계 전압 미만일 경우, 메모리 요소가 리셋 상태에 있으면 전류가 흐르지 않을 수 있다; 메모리 요소가 세트 상태에 있는 경우에는, 임계 전압을 갖지 않을 수 있고(즉, 제로의 임계 전압), 그에 따라 인가된 전압에 응답하여 전류가 흐를 수 있다. 다른 경우들에서, 메모리 셀(105)은 상이한 논리 상태들(즉, 논리 1 또는 논리 0 이외의 상태들)에 대응할 수 있고 메모리 셀들(105)이 둘보다 많은 상이한 논리 상태를 저장하게 할 수 있는 중간 저항들을 야기할 수 있는 결정질 및 비정질 영역들의 조합을 가질 수 있다. 후술될 바와 같이, 메모리 셀(105)의 논리 상태는 메모리 요소를 가열함으로써(용융시키는 것을 포함) 세팅될 수 있다.
메모리 어레이(100)는 2-차원(2D) 메모리 어레이들이 서로의 위에 형성되는 3-차원(3D) 메모리 어레이일 수 있다. 이는 2D 어레이들과 비교할 때 하나의 다이 또는 기판 상에 형성될 수 있는 메모리 셀들의 수를 증가시킬 수 있으며, 결국 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 도 1에 도시된 예에 따르면, 메모리 어레이(100)는 메모리 셀들(105-a)의 두 개의 레벨(예를 들어, 데크)을 포함하고 그에 따라 3차원 메모리 어레이인 것으로 고려될 수 있다; 그러나, 데크 수가 2로 제한되지는 않는다. 각 데크는 메모리 셀들(105)이 각각의 데크에 걸쳐 서로 거의 정렬될 수 있도록 정렬 또는 위치되어, 메모리 셀 스택(145)을 형성할 수 있다.
메모리 셀들(105)의 각 로우는 액세스 라인(110) 및 액세스 라인(115)에 연결된다. 액세스 라인들(110 및 115)은 워드 라인들(110) 및 디지트 라인들(115)이라고도 알려져 있다. 디지트 라인들(115)은 비트 라인들(115)이라고도 알려져 있다. 워드 라인들 및 디지트 라인들, 또는 그것들의 유사체들에 대한 지칭들은 이해 또는 운용을 잃지 않고 호환 가능하다. 워드 라인들(110) 및 디지트 라인들(115)은 서로 실질적으로 수직하여 어레이를 생성할 수 있다. 메모리 셀 스택(145)에서의 두 개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 디지트 라인(115)은 상측 메모리 셀(105)의 하단 전극 및 하측 메모리 셀(105)의 상단 전극과 전자 통신할 수 있다. 메모리 셀(105)은 비대칭으로 형성될 수 있다(예를 들어, 메모리 셀(105)은 비대칭으로 형성된 메모리 저장 요소를 가질 수 있다).
일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 디지트 라인(115)과 같은 두 개의 전도성 라인의 교차부에 위치될 수 있다. 이러한 교차부를 메모리 셀의 어드레스라고 할 수 있다. 타겟 메모리 셀(105)은 여자된 워드 라인(110) 및 디지트 라인(115)의 교차부에 위치되는 메모리 셀(105)일 수 있다; 즉, 워드 라인(110) 및 디지트 라인(115)은 그것들의 교차부의 메모리 셀(105)을 판독 또는 기록하기 위해 여자될 수 있다. 동일한 워드 라인(110) 또는 디지트 라인(115)과 전자 통신하는(예를 들어, 그것에 연결되는) 다른 메모리 셀들(105)은 미타겟 메모리 셀들(105)이라고 할 수 있다.
상술된 바와 같이, 메모리 셀(105) 및 워드 라인(110) 또는 디지트 라인(115)에는 전극들이 결합될 수 있다. "전극"이라는 용어는 전기 도체를 지칭할 수 있고 일부 경우에, 메모리 셀(105)에 대한 전기 접점으로 채용될 수 있다. 전극은 메모리 어레이(100)의 요소들 또는 구성요소들 간에 전도로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 또는 기타 같은 종류의 것을 포함할 수 있다.
메모리 셀들(105)에 관한 판독 및 기록과 같은 동작들은 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 수행될 수 있으며, 이는 각각의 라인에 전압 또는 전류를 인가하는 것을 포함할 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 금속들(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금들, 탄소, 전도성으로 도핑된 반도체들 또는 다른 전송성 물질들, 합금들, 화합물들과 같은 전도성 물질들로 만들어질 수 있다. 메모리 셀(105)을 선택시, 예를 들어, 셀레늄(Se) 이온들의 이동이 셀의 논리 상태를 세팅하는데 활용될 수 있다. 추가적으로 또는 대안적으로, 다른 전도성 물질들의 이온들이 셀레늄(Se) 이온들에 더하여 또는 대신하여 이동할 수 있다.
예를 들어, 셀에 전기 펄스를 인가함으로써 메모리 셀이 프로그램될 수 있으며, 이는 셀레늄을 포함하는 메모리 저장 요소를 포함할 수 있다. 펄스는 예를 들어, 제1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제2 액세스 라인(예를 들어, 디지트 라인(115))을 통해 제공될 수 있다. 펄스를 제공시, 셀레늄 이온들은 메모리 셀의 극성에 따라, 메모리 저장 요소 내에서 이동할 수 있다. 그에 따라, 메모리 저장 요소의 제1 측 또는 제2 측에 관한 셀레늄의 농도는 제1 액세스 라인과 제2 액세스 라인 간 전압의 극성에 적어도 부분적으로 기초한다.
여기에 설명된 것들과 같은 테이퍼 프로파일 또는 계단 프로파일을 갖는 메모리 셀들의 경우, 셀레늄 이온들은 보다 많은 면적을 갖는 메모리 저장 요소의 부분들에 보다 군집될 수 있다. 메모리 저장 요소의 셀레늄이 풍부한 부분들은 상대적으로 적은 셀레늄을 갖는 요소의 부분들보다 더 높은 저항률을 갖고 그에 따라 더 높은 임계 전압이 생기게 할 수 있다. 대칭으로 형성된(예를 들어, 직사각형, 테이퍼지지 않은 Z고 단차지지 않은) 메모리 셀들과 비교할 때, 메모리 저장 요소의 상이한 부분들 간 상대 저항이 향상될 수 있다.
그 다음 메모리 셀은 셀에 걸쳐 전압을 인가하여 이온들이 어느 전극으로 이동했는지 감지함으로써 판독될 수 있다. 자기-선택 메모리 디바이스에서 증가된 감지 신뢰성은 특정 전극에 또는 부근에 이온 군집을 향상시키는 비대칭 형상으로 실현될 수 있다. 각각의 메모리 셀은 프로그램될 때, 셀 내의 이온들이 하나의 전극으로 이동하도록 구성될 수 있다. 메모리 셀의 비대칭적인 기하학적 구조(테이퍼 프로파일과 같은)로 인해, 전극에 또는 부근에 보다 큰 밀도의 이온들이 축적될 수 있다. 이는 셀 내에 높은 밀도의 이온들을 갖는 영역 및 낮은 밀도의 이온들을 갖는 영역을 생성할 수 있다. 메모리 셀의 극성에 따라, 이러한 이동하는 이온들의 농도는 논리 "1" 또는 논리 "0" 상태를 나타낼 수 있다.
메모리 셀은 셀에 걸쳐 전압을 인가함으로써 감지될 수 있다. 결과적인 전류는 셀 내에서 먼저 높은 저항률 영역, 이어서 밴드 갭, 그리고 그 다음 낮은 저항률 영역을 만날 수 있다. 이는 셀이 활성화될 때, 셀을 통해 흐르는 전류가 두 영역을 모두 만날 수 있기 때문에 셀의 임계 전압에 영향을 미칠 수 있다. 영역의 배향은 셀의 제1 또는 제2 논리 상태를 나타낼 수 있다. 예를 들어, 제1 전극 또는 그 부근의 높은 저항률 영역은 논리 "1" 상태를 나타낼 수 있고, 제1 전극 또는 그 부근의 낮은 저항률 영역은 논리 "0" 상태를 나타낼 수 있다. 예를 들어, 고저항 및 저저항 영역들의 배향이 셀의 임계 전압 그리고 그에 따른 셀의 논리 상태에 영향을 미칠 수 있다. 그러한 비대칭 기하학적 구조는 메모리 셀이 보다 정확하게 감지될 수 있게 한다.
일부 예에서, 비대칭 기하학적 구조를 갖는 메모리 셀은 칼코게나이드 물질을 칼코게나이드 물질의 후속하는 에칭률에 영향을 미치는 도펀트로 도핑하고, 그 다음 메모리 셀을 에칭함으로써 형성될 수 있다. 칼코게나이드 물질은 불균일하게 도핑될 수 있어서 에칭 이후, 그것이 테이퍼 또는 계단 프로파일과 같은 비대칭 기하학적 구조를 갖게 된다. 일부 경우에, 도핑 농도 또는 도핑 구배는 요구되는 테이퍼 프로파일에 기초하여 결정될 수 있고; 즉, 특정 메모리 셀 기하학적 구조가 요구되는 경우, 메모리 셀이 에칭 이후 요구되는 비대칭 기하학적 구조를 갖도록 대응하는 불균일 도핑 농도가 결정될 수 있다.
셀을 판독하기 위해, 전압이 메모리 셀(105)에 걸쳐 인가될 수 있고 결과적인 전류 또는 전류가 흐르기 시작하는 임계 전압이 논리 "1" 또는 논리 "0" 상태를 나타낼 수 있다. 메모리 저장 요소의 일단 또는 타단에 셀레늄 이온들의 밀집은 저항률 및/또는 임계 전압에 영향을 미쳐, 셀 응답에서 논리 상태들 간 차이를 보다 크게 할 수 있다.
메모리 셀들(105)에 액세스하는 것은 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킨다. 그에 따라, 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써, 메모리 셀(105)에 액세스될 수 있다.
액세스시, 메모리 셀(105)은 감지 구성요소(125)에 의해 판독, 또는 감지될 수 있다. 예를 들어, 감지 구성요소(125)는 메모리 셀(105)에 액세스하여 생성되는 신호에 기초하여 메모리 셀(105)의 저장된 논리 상태를 결정하도록 구성될 수 있다. 신호는 전압 또는 전류를 포함할 수 있고, 감지 구성요소(125)는 전압 감지 증폭기들, 전류 감지 증폭기들 또는 양자를 포함할 수 있다. 예를 들어, 전압이 메모리 셀(105)에 인가될 수 있다(대응하는 워드 라인(110) 및 디지트 라인(115)을 사용하여) 및 결과 전류의 크기는 메모리 셀(105)의 전기 저항에 따를 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항에 따를 수 있다. 감지 구성요소(125)는 다양한 트랜지스터 또는 증폭기를 포함하여 신호를 검출 및 증폭할 수 있으며, 이를 래칭(latching)이라 할 수 있다. 그 다음, 메모리 셀(105)의 검출된 논리 상태가 출력(135)으로서 출력될 수 있다. 일부 경우에, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더 (120)에 연결되거나 그것과 전자 통신할 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화시킴으로써 프로그램 또는 기록될 수 있다―즉, 메모리 셀(105)에 논리 값이 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력/출력(135)을 수용할 수 있다. 상 변화 메모리 또는 자기-선택 메모리의 경우, 메모리 셀(105)은 예를 들어, 메모리 저장 요소를 통해 전류를 통과시킴으로써, 메모리 저장 요소를 가열함으로써 기록될 수 있다. 메모리 셀(105)에 기록되는 논리 상태에 따라―예를 들어, 논리 "1" 또는 논리 "0"―셀레늄 이온들이 특정 전극에 또는 부근에 군집할 수 있다. 예를 들어, 메모리 셀 (105)의 극성에 따라, 제1 전극 또는 그 부근의 이온 군집은 논리 "1" 상태를 나타내는 제1 임계 전압을 초래할 수 있고 제2 전극 또는 그 부근의 이온 군집은 논리 "0" 상태를 나타내는 제1과 상이한 제2 임계 전압을 초래할 수 있다. 제1 임계 전압 및 제2 임계 전압은 예를 들어, 미리 결정된 극성으로 수행되는 판독 동작 동안 결정될 수 있다. 제1과 제2 임계 전압들 간 차는 도 3을 참조하여 설명된 것들을 포함하여 비대칭인 메모리 저장 요소에서 보다 두드러질 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하 또는 훼손시킬 수 있고 메모리 셀(105)에 원래 논리 상태를 복귀시키기 위해 재기록 또는 리프레시 동작들이 수행될 수 있다. DRAM에서, 예를 들어, 논리-저장 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태에 오류를 일으킬 수 있다. 따라서 논리 상태는 감지 동작 후 재기록될 수 있다. 또한, 단일 워드 라인(110)을 활성화하는 것은 로우의 모든 메모리 셀을 방전시킬 수 있다; 그에 따라, 로우의 모든 메모리 셀(105)이 재기록될 필요가 있을 수 있다. 그러나 비휘발성 메모리, 이를테면 PCM 및/또는 자기-선택 메모리에서, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있고, 그에 따라 메모리 셀(405)은 액세스 이후 재기록을 필요로 하지 않을 수 있다.
DRAM을 비롯한 일부 메모리 아키텍처는 외부 전원에 의해 주기적으로 재생되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태가 손실될 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되게 되어, 저장된 정보를 잃을 수 있다. 이러한 이른바 휘발성 메모리 디바이스들의 리프레시율은 예를 들어, DRAM의 경우 초당 10 리프레시 동작으로 비교적 높을 수 있으며, 이는 상당한 전력 소비를 야기할 수 있다. 메모리 어레이들이 점점 더 커지면서, 증가되는 전력 소비는 특히 배터리와 같은 유한 전원에 의존하는 모바일 디바이스들의 경우, 메모리 어레이들의 전개 또는 동작을 저해할 수 있다(예를 들어, 전원 공급, 열 발생, 물질 제한 등). 후술될 바와 같이, 비휘발성 PCM 및/또는 자기-선택 메모리 셀들은 다른 메모리 아키텍처들에 비해 성능이 개선될 수 있는 유익한 속성들을 가질 수 있다. 예를 들어, PCM 및/또는 자기-선택 메모리는 DRAM과 비슷한 판독/기록 속도를 제공할 수 있지만 비휘발성 일 수 있으며 셀 밀도를 높일 수 있다.
메모리 제어기(140)는 다양한 구성요소, 예를 들어, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125)를 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 요구되는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위한 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 그것은 하나 이상의 메모리 셀에 액세스한 후 워드 라인(110) 또는 디지트 라인(115)에 방전 전압들을 인가할 수 있다.
도 2는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 어레이(200)를 도시한다. 메모리 어레이(200)는 도 1을 참조하여 메모리 어레이(100)의 일례일 수 있다.
메모리 어레이(200)는 도 1을 참조하여 설명된 바와 같은 메모리 셀(105), 워드 라인(110) 및 디지트 라인(115)의 예들일 수 있는 메모리 셀들(105-a, 105-b), 워드 라인들(110-a, 110-b) 및 디지트 라인들(115-a, 115-b)을 포함할 수 있다. 메모리 셀(105-a)은 전극(205)(예를 들어, 상단 전극), 전극(210)(예를 들어, 하단 전극), 및 메모리 저장 요소(220)를 포함할 수 있으며, 이는 칼코게나이드 저장 물질을 포함할 수 있고 자기-선택 메모리 구성요소를 포함하거나 자기-선택 메모리 구성요소일 수 있다. 메모리 셀(105-a)의 논리 상태는 메모리 저장 요소(220)의 적어도 하나의 특성에 기초할 수 있다. 메모리 셀(105-b)은 메모리 셀(105-a)과 유사하게 상단 전극, 하단 전극 및 메모리 저장 요소를 포함할 수 있다. 전극(205)은 상단 전극으로 지칭될 수 있고 전극(210)은 하단 전극으로 지칭될 수 있다. 일부 경우에, 3D 메모리 어레이는 다수의 메모리 어레이(200)를 서로 적층함으로써 형성될 수 있다. 일부 예에서, 두 개의 적층된 어레이는 공통 전도성 라인들을 가질 수 있어서 각 데크는 워드 라인들(110-a, 110-b) 또는 디지트 라인들(115-a, 115-b)을 공유할 수 있게 된다. 메모리 셀(105-a)은 여기서 다른 곳에 설명된 바와 같이, 타겟 메모리 셀―즉, 감지 동작의 타겟을 도시할 수 있다.
메모리 어레이(200)의 아키텍처는 교차점 아키텍처라 할 수 있다. 그것은 필라 구조라고도 할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 필라는 제1 전도성 라인(예를 들어, 워드 라인(110-a)과 같은 액세스 라인) 및 제2 전도성 라인(예를 들어, 디지트 라인(115-a)과 같은 액세스 라인)과 접촉할 수 있다. 필라는 메모리 셀(105-a)을 포함할 수 있으며, 여기서 메모리 셀(105-a)은 제1 전극(예를 들어, 상단 전극(205)), 메모리 저장 요소(220) 및 제2 전극(예를 들어, 하단 전극(210))을 포함한다. 메모리 저장 요소(220)(그리고 그에 따라, 메모리 셀(105-a))는 각각, 도 4 및 도 7에 대하여 설명된 바와 같이 테이퍼 또는 계단 프로파일과 같은 비대칭 기하학적 구조를 가질 수 있다. 테이퍼 또는 계단 프로파일은 메모리 셀(105-a)의 극성에 따라, 상단 전극(205) 또는 하단 전극(210)에 이온 군집을 야기할 수 있다. 상단 전극(205) 또는 하단 전극(210)에서의 이온 군집은 상술한 바와 같이, 메모리 셀(105-a)의 보다 정확한 감지를 가능하게 할 수 있다.
도 2에 도시된 교차점 또는 필라 아키텍처는 다른 메모리 아키텍처들에 비해 생산 비용이 저렴한 상대적으로 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 다른 아키텍처들과 비교하여 감소된 면적 및 증가된 메모리 셀 밀도를 갖는 메모리 셀들을 가질 수 있다. 예를 들어, 아키텍처는 3-단자 선택을 갖는 것들과 같은 6F2 메모리 셀 영역을 갖는 다른 아키텍처들에 비교하여, 4F2(여기서 F는 가장 작은 피처 크기) 메모리 셀 영역을 가질 수 있다. 예를 들어, DRAM은 각 메모리 셀에 대한 선택 구성요소로서 3-단자 디바이스인 트랜지스터를 사용할 수 있고 필라 아키텍처와 비교하여 큰 메모리 셀 영역을 가질 수 있다.
일부 예에서, 메모리 어레이(200)는 양의 전압원을 사용하여 동작될 수 있고 중간 전압의 크기는 양의 전압원의 크기와 가상 접지 사이이다. 일부 예에서, 메모리 셀(105-a)의 액세스 동작 이전에 디지트 라인 액세스 전압 및 워드 라인 액세스 전압은 둘 다 중간 전압으로 유지된다. 그리고 액세스 동작 동안, 디지트 라인 액세스 전압은 증가될 수 있는 한편(예를 들어, 양의 공급 레일로) 워드 라인 액세스 전압은 동시에 감소될 수 있어(예를 들어, 가상 접지로), 메모리 셀(105-a)에 걸쳐 순 전압을 생성한다. 셀(105-a)에 걸쳐 전압을 인가한 결과로서 전류가 셀(105-a)을 통해 흐르기 시작하는 임계 전압은 상단 전극(205) 또는 하단 전극(210)을 향한 이온 이동의 함수일 수 있으며, 이는 결과적으로 메모리 저장 요소(220)의 형상에 따라 변할 수 있다.
메모리 저장 요소(220)는 일부 경우에, 제1 전도성 라인과 제2 전도성 라인 사이, 예를 들어 워드 라인(110-a)과 디지트 라인(115-a) 사이에 직렬로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 메모리 저장 요소(220)는 상단 전극(205)과 하단 전극(210) 사이에 위치될 수 있고; 그에 따라, 메모리 저장 요소(220)는 디지트 라인(115-a)과 워드 라인(110-a) 사이에 직렬로 위치될 수 있다. 다른 구성들도 가능하다. 상술한 바와 같이, 메모리 저장 요소(220)는 임계 전압이 충족 또는 초과될 때 메모리 저장 요소(220)를 통해 전류가 흐르도록 하는 임계 전압을 가질 수 있다. 임계 전압은 셀(105-a)의 프로그래밍 및 메모리 저장 요소(220)의 형상에 따를 수 있다.
메모리 저장 요소(220)는 상단 전극(205) 또는 하단 전극(210)에 또는 부근에 이온 군집을 가능하게 하도록 비대칭 형상으로 구성될 수 있다. 예를 들어, 메모리 저장 요소(220)는 사다리꼴 프리즘 형상을 가질 수 있고 메모리 저장 요소(220)의 단면은 사다리꼴을 포함할 수 있다. 대안적으로, 메모리 저장 요소(200)는 절두체일 수 있다. 절두체는 여기서 사용될 때, 상측 부분이 제거된 추상체 또는 피라미드의 부분의 형상 또는 이와 유사한 형상, 또는 상단 아래 추상체 또는 피라미드를 가로지르는 제1 평면과 기저 또는 그 위 제2 평면 사이 추상체 또는 피라미드의 부분의 형상 또는 이와 유사한 형상을 포함한다.. 메모리 저장 요소(220)는 제1 액세스 라인(110-a)과 제2 액세스 라인(115-a) 사이에 직렬 구성으로 배열될 수 있다. 메모리 저장 요소(220)는 셀레늄을 포함하는 제1 칼코게나이드 유리 물질을 포함할 수 있다. 일부 예에서, 메모리 저장 요소(220)는 셀레늄, 비소(As), 텔루륨(Te), 실리콘(Si), 게르마늄(Ge) 또는 안티모니(Sb) 중 적어도 하나의 조성을 포함한다. 메모리 저장 요소(220)에 걸쳐 프로그래밍 전압이 인가될 때(또는 상단 전극(205)과 하단 전극(210) 간에 전압 차가 있을 때, 이온들은 하나의 전극 또는 다른 전극으로 이동할 수 있다. 예를 들어, Te 및 Se 이온들은 양극으로 이동할 수 있고 Ge 및 As 이온들은 음극으로 이동할 수 있다. 메모리 저장 요소(220)는 또한 선택기 디바이스로서의 역할을 할 수도 있다. 이러한 유형의 메모리 아키텍처를 자기-선택 메모리라 할 수 있다.
비대칭 형상을 얻기 위해, 일부 예에서, 메모리 저장 요소(220)는 메모리 저장 요소(220)의 후속하는 에칭 프로세스의 에칭율에 영향을 미칠 도펀트로 불균일하게 도핑될 수 있다. 도펀트는 예를 들어, 인듐일 수 있다. 도펀트의 최대 도핑 농도는 도펀트가 메모리 셀의 전도도(예를 들어, Te, Se, Ge 또는 As 이온들의 이동, 또는 다른 전기적 속성들)에 실질적으로 영향을 미치지 않을 정도로 충분히 낮도록 선택될 수 있다. 도펀트에 따라, 도핑 농도는 예를 들어, 0.5% 내지 15%의 범위 내일 수 있다.
일부 예에서, 도펀트의 불균일 농도는 제조 이후 그리고 정상 동작 동안 메모리 셀에 계속 존재할 수 있다. 다른 예들에서, 도펀트의 불균일한 농도는 예를 들어, 메모리 셀의 도핑 농도를 바꾸는 하나 이상의 전기 펄스를 메모리 셀에 인가함으로써 제조 이후 변경될 수 있다. 그러한 전기 펄스들은 후속 제조 프로세스 동안, 패키징 프로세스 동안 그리고/또는 판독 또는 기록 동작과 같은 메모리 셀 액세스 동작 동안 인가될 수 있다. 이 경우, 도펀트의 농도는 상이한 불균일 도핑 농도 또는 실질적으로 균일한 도핑 농도로 변경될 수 있다.
메모리 어레이(200)는 다양한 형성 및 제거의 조합에 의해 만들어질 수 있다. 예를 들어, 워드 라인(100), 하단 전극들(210), 메모리 저장 요소(220) 및 상부 전극(205)에 대응하는 물질 층들이 침적될 수 있다. 물질은 선택적으로 제거된 다음 도 4a 및 도 7에 도시된 구조와 같은 요구되는 특징부들을 생성할 수 있다. 예를 들어, 특징부들은 포토리소그래피를 사용하여 포토레지스트를 패터닝하여 획정될 수 있고 물질이 에칭과 같은 기술들에 의해 제거될 수 있다. 그 다음, 디지트 라인(115)이 예를 들어, 물질 층을 침적하고 선택적으로 에칭하여 라인 구조를 형성함으로써 형성될 수 있다. 일부 경우에, 전기 절연 영역들 또는 층들이 형성되거나 침적될 수 있다. 전기 절연 영역들은 산화 규소, 질화 규소 또는 다른 전기 절연 물질들과 같은 산화물 또는 질화물 물질들을 포함할 수 있다.
메모리 어레이(200)의 물질들 또는 구성요소들을 형성하는데 다양한 기술이 사용될 수 있다. 이들은 예를 들어, 다른 박막 성장 기술들 중 에서도, 화학 증착(CVD), 유기 금속 화학 증착(MOCVD), 물리 증착(PVD), 스퍼터링 침적, 원자 층 침적(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 물질은 예를 들어, 화학적 에칭(“습식 에칭”이라고도 함), 플라즈마 에칭(“건식 에칭”이라고도 함) 또는 화학적-기계적 평탄화를 포함할 수 있는 다수의 기술을 사용하여 제거될 수 있다.
도 3은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀들(105-c, 105-d)을 도시한다. 메모리 셀들(105-c 및 105-d)은 도펀트-조절 에칭을 가능하게 하기 위해 도핑될 수 있는 메모리 저장 요소들(220-a, 220-b)을 갖는다. 도 3은 예를 들어, 도핑 이후 그러나 에칭 이전 메모리 셀들(105-c, 105-d)을 도시할 수 있다. 메모리 저장 요소들(220-a, 200b)은 칼코게나이드 물질을 포함할 수 있다.
메모리 셀(105-c)은 예를 들어, 상단 전극(205-a) 및 하단 전극(210-a)에 결합된 메모리 저장 요소(220-a)를 도시한다. 메모리 셀(105-d)은 상단 전극(205-b) 및 하단 전극(210-b)에 결합된 메모리 저장 요소(220-b)와 유사한 특징들을 도시한다. 일부 예에서, 상단 전극(205-a, 205-b)을 하단 전극이라 할 수 있고 하단 전극(210-a, 210-b)을 상단 전극이라 할 수 있다.
메모리 셀들(105-c 및 105-d)은 에칭 이전 메모리 저장 요소들(220-a, 220-b)의 기하학적 구조를 도시할 수 있고; 이러한 예에서, 기하학적 구조는 직사각형 프리즘일 수 있다. 메모리 셀들(105-c 및 105-d)은 메모리 저장 요소들(220-a, 220-b)의 라인의 단면일 수 있다. 그러한 경우들에서, 메모리 셀들(105-c 및 105-d)의 기하학적 구조는 물질의 라인의 단면의 기하학적 구조일 수 있다.
각 메모리 저장 요소(220-a, 220-b)는 상단 표면(305-a, 305-b), 하단 표면(310-a, 310-b), 및 상단 표면(305-a, 305-b)과 하단 표면(310-a, 310-b) 간 제2 방향 사이에 실질적으로 수직인 제1 방향으로의 폭(315-a, 315-b)을 포함할 수 있다. 도 3의 예에서, 에칭 이전 메모리 저장 요소(220-a)의 폭(315-a)은 제2 방향을 따라 균일하다. 상단 표면(305-a, 305-b)은 상단 전극(205-a, 205-b)에 결합될 수 있고 하단 표면(310-a, 310-b)은 하단 전극(210-a, 210-b)에 결합될 수 있다. 메모리 셀(105-c)의 상단 전극(205-a)은 예를 들어, 디지트 라인(115)에 결합될 수 있다. 메모리 셀(105-c)의 하단 전극(210-a)은 예를 들어, 워드 라인(110)에 결합될 수 있다. 다른 예들에서는, 그 반대일 수 있다; 예를 들어, 상단 전극(205-a)은 워드 라인(110)에 결합될 수 있고 하단 전극(210-a)은 디지트 라인(115)에 결합될 수 있다. 메모리 셀(105-d)은 워드 라인 및 디지트 라인에 유사하게 결합될 수 있다.
메모리 저장 요소(220-a, 220-b)는 그것이 후속하여 에칭될 때 메모리 저장 요소(220-a, 220-b)의 에칭율에 영향을 미칠 도펀트로 도핑될 수 있다. 일부 예에서, 메모리 저장 요소(220)는 불균일한 도핑 농도; 예를 들어, 메모리 저장 요소(220) 내에서 불균일한 도핑 농도로 도핑될 수 있다.
도 3에서, 메모리 저장 요소(220-a, 220-b)의 불균일한 도핑 농도는 그레이스케일 구배로 표기되며, 보다 어두운 그레이 색상이 메모리 저장 요소 물질에서 보다 높은 도펀트의 농도를 나타낸다. 메모리 저장 요소(220-a)는 도핑 농도가 상단 표면(305-a)으로부터 하단 표면(310-b)으로의 방향으로 증가하는 한편, 메모리 저장 요소(220-b)의 도핑 농도는 상단 표면(305-b)으로부터 하단 표면(310-b)으로의 방향으로 감소하도록 하는 도핑 구배로 도핑된다. 두 예 모두에서, 메모리 저장 요소(220-a, 220-b)에서의 도핑 농도는 상단 표면(305-a, 305-b) 및 하단 표면(310-a, 310-b)에 대략 수직인 방향에서 불균일하다.
일부 예에서, 메모리 저장 요소(220)는 메모리 저장 요소 상의 상이한 부분들 또는 상이한 위치들의 에칭율을 조절하기 위해 불균일한 도핑 농도로 도핑될 수 있다. 메모리 저장 요소의 에칭율을 변화시킴으로써, 테이퍼 프로파일(예를 들어, 도 4 내지 도 6에 도시된 바와 같은) 또는 계단 프로파일(예를 들어, 도 7에 도시된 바와 같은)을 갖는 메모리 저장 요소 또는 메모리 셀이 형성될 수 있다.
일부 예에서, 도핑 농도는 디지트 라인에 결합된 메모리 저장 요소의 표면으로부터 워드 라인에 결합된 메모리 저장 요소의 표면 영역으로 증가할 수 있다; 즉, 메모리 저장 요소의 도핑 농도는 디지트 라인에 근접한 것보다 워드 라인에 더 높게 근접할 수 있다. 일부 예에서, 이러한 불균일한 도핑 농도는 에칭 이후, 워드 라인(110)에 결합된(예를 들어, 전극(210-a)을 통해) 메모리 저장 요소의 표면의 영역이 디지트 라인(115)에 결합된(예를 들어, 전극(205-a)을 통해) 메모리 저장 요소의 표면의 영역보다 크도록 에칭 프로세스를 조절한다. 표면 영역들에서의 이러한 차이는 전술한 바와 같이, 이온을 디지트 라인에 더 가깝게 군집시킴으로써 메모리 셀 동작을 개선할 수 있다.
다른 예들에서는, 그 반대일 수 있다. 예를 들어, 메모리 저장 요소의 도핑 농도는 에칭 이후, 디지트 라인(115)에 결합된(예를 들어, 전극(205-b)을 통해) 메모리 저장 요소의 표면의 영역이 워드 라인(110)에 결합된(예를 들어, 전극(210-b)을 통해) 메모리 저장 요소의 표면의 영역보다 크도록 워드 라인으로부터 디지트 라인으로 증가할 수 있다. 표면 영역들에서의 이러한 차이는 이온을 워드 라인에 더 가깝게 군집시킬 수 있다.
일부 예에서, 도펀트는 인듐이며, 이는 물질이 인듐으로 도핑되지 않거나 보다 낮은 농도의 인듐으로 도핑되는 경우보다 소정의 양의 물질을 제거하는데 보다 많은 시간이 걸리도록 특정 에칭 프로세스의 에칭율을 감소시킬 수 있다.
일부 예에서, 도펀트는 인듐과 상이한 도펀트일 수 있다. 여기에 도시된 예들은 보다 높은 농도의 도펀트가 보다 느린(보다 낮은) 에칭율을 초래한다고 가정한다. 그러나, 다른 도펀트들 또는 다른 에칭 프로세스들에 대해서는 반대 특성이 사실일 수 있다.
일부 예에서, 메모리 저장 요소(220-a, 220-b)의 도펀트 및/또는 도핑 농도는 도펀트가 메모리 셀(105-c, 105-d)의 전도도, 이를테면 메모리 저장 요소에서의 이온 이동에 실질적으로 영향을 미치지 않도록 선택될 수 있다. 예를 들어, 도펀트는 인듐일 수 있으며, 이는 예를 들어, 15% 미만인 도핑 농도들에서 메모리 셀에서의 이온 이동에 실질적으로 영향을 미치지 않을 수 있다. 예를 들어, 도핑 농도는 제1 표면에서 대략 1%로부터 제2 표면에서 10%로 증가할 수 있다. 다른 도펀트들에 대해서는, 상이한 범위가 적절할 수 있다.
일부 예에서, 메모리 저장 요소(220)는 코-스퍼터 프로세스를 사용하여 불균일하게 도핑될 수 있다. 코-스퍼터 프로세스는 메모리 저장 요소 상에 또는 내에 물질을 침적하기 위해 두 개의 상이한 타겟(이 중 적어도 하나는 인듐과 같은 선택된 도펀트를 포함함)을 사용함으로써 메모리 저장 요소(220)에서 도핑 구배의 비교적 정밀한 제어를 가능하게 할 수 있다. 일부 예에서, 메모리 저장 요소(220)는 저에너지 임플란트 및/또는 상이한 에너지들에서의 임플란트와 같은 임플란트 프로세스를 사용하여 불균일하게 도핑될 수 있다.
도 4a 및 도 4b는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀(105)을 도시한다. 메모리 셀(105-e)은 그것이 하나 이상의 에칭 단계로 에칭된 후 메모리 셀(105-c)에 대응할 수 있다. 도 3에 도시된 메모리 저장 요소(220-a)의 불균일한 도핑 농도는 에칭 이후 메모리 저장 요소(220-c)의 상단 표면(305-c)과 바닥 표면(310-c) 사이에 방향을 따라 메모리 저장 요소(220-c)의 폭(315-c)의 대응하는 변화를 야기할 수 있음에 따라, 도 4a 및 도 4b에 도시된 메모리 저장 요소(220-c)의 비대칭 기하학적 구조를 초래한다.
메모리 저장 요소(220-c)는 테이퍼 프로파일을 갖는다. 도 4a 내지 도 4b에 도시된 대표적인 테이퍼 프로파일에서, 메모리 저장 요소(220-c)는 하단 표면(310-c)으로부터 상단 표면(305-c)으로 테이퍼된다(예를 들어, 좁아진다). 다른 예들에서, 메모리 저장 요소(220)는 상단 표면(305)으로부터 하단 표면(310)으로 테이퍼되는 테이퍼 프로파일을 가질 수 있다. 예를 들어, 테이퍼 프로파일은 도 4a에 도시된 테이퍼 프로파일의 거울상(reflection)일 수 있다. 비평활 또는 불연속 프로파일들(예를 들어, 도 7을 참조하여 설명된 계단 프로파일)을 비롯한 다른 임의의 기하학적 구조들도 가능하다.
도 4a에 도시된 바와 같이, 메모리 저장 요소(220-c)의 폭(315-c)은 상단 표면(305-c)으로부터 하단 표면(310-c)으로의 방향을 따라 변한다; 이러한 예에서, 폭(315-c)은 하단 표면(310-c)보다 상단 표면(305-c)에서 더 좁다. 일부 예에서, 도 4b에 도시된 바와 같이, 메모리 저장 요소(220-c)의 깊이(405) 또한 상단 표면으로부터 하단 표면으로의 방향을 따라 변할 수 있다. 다른 예들에서, 메모리 저장 요소(220)의 깊이는 상단 표면으로부터 하단 표면으로의 방향을 따라 일정할 수 있다.
일부 예에서, 에칭 이후 메모리 저장 요소(220)는 메모리 저장 요소(220-c)에서와 같이 사다리꼴 프리즘 형상으로 있고, 상단 표면으로부터 하단 표면으로의 방향을 따라 크기가 변하는 단면적을 갖는다.
도 4a 내지 도 4b의 예에서, 메모리 저장 요소(220-c)의 상단 표면(305-c)의 면적이 메모리 저장 요소(220-c)의 하단 표면(310-c)의 면적보다 작다. 전술한 바와 같이, 하나의 액세스 라인(예를 들어, 워드 라인)에 결합된 메모리 저장 요소의 표면적이 다른 액세스 라인(예를 들어, 디지트 라인)에 결합된 메모리 저장 요소의 표면적보다 더 큰 것이 바람직할 수 있다. 메모리 셀(105-e)의 상단 전극(205-c)은 예를 들어, 디지트 라인(115)에 결합될 수 있고, 하단 전극(210-c)은 워드 라인(110)에 결합될 수 있거나, 또는 그 반대일 수 있다.
일부 예에서, 상단 표면(305)의 면적 및 하단 표면(310)의 면적은 메모리 셀(105)이 논리 상태를 저장할 때 디지트 라인 또는 워드 라인에 또는 부근에 이온들을 군집시킴으로써 메모리 셀(105)과 연관된 감지 윈도우를 획정하도록 구성된 비를 결정한다. 보다 일반적으로, 상단 표면(305)의 특정 면적, 하단 표면(310)의 면적, 및 상단 표면(305)과 하단 표면(310)의 면적들 간 비를 갖는 특정 기하학적 프로파일(예를 들어, 테이퍼 프로파일 또는 계단 프로파일 또는 일부 다른 프로파일)을 형성함으로써, 감지 윈도우를 획정하는 것이 가능하다.
메모리 저장 요소의 기하학적 프로파일은 메모리 저장 요소의 도핑 구배에 의해 결정될 수 있다. 예를 들어, 요구되는 기하학적 프로파일이 알려져 있는 경우, 메모리 저장 요소에 대한 대응하는 도핑 구배가 에칭 이후, 메모리 저장 요소가 요구되는 테이퍼 프로파일을 가질 수 있도록 결정되고 적용될 수 있다.
도 5는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 멀티-데크 메모리 디바이스(500)를 도시한다. 멀티-데크 메모리 디바이스(500)는 예를 들어, 도펀트-조절 에칭을 사용하여 형성될 수 있는 비대칭 메모리 셀들을 갖는 3D 메모리 어레이에 기초한 메모리 디바이스일 수 있다. 멀티-데크 메모리 디바이스(500)는 네 개의 데크를 포함하며, 각각의 데크는 도 4a에 대하여 앞서 설명된 메모리 셀(105-e)과 같은 적어도 하나의 메모리 셀(105-f, 105-g, 105-h, 105-i)을 포함한다. 일부 실시 예에서, 멀티-데크 메모리 디바이스는 넷보다 많거나 적은 데크를 가질 수 있다. 예를 들어, 멀티-데크 메모리 디바이스는 2, 4, 8 또는 16개 이상의 데크를 가질 수 있다.
메모리 저장 요소들(220-d, 220-e, 220-f, 220-g)은 테이퍼 프로파일들을 갖는다. 예를 들어, 메모리 저장 요소들(220-e, 220-g)은 하단 표면(310-e, 310-g)으로부터 상단 표면(305-e, 305-g)으로 테이퍼된다. 그에 반해, 메모리 저장 요소들(220-d, 220-f)은 상단 표면(305-d, 305-f)으로부터 하단 표면(310-d, 310-f)으로 테이퍼된다.
도 5의 예에서, 각 데크에서의 메모리 저장 요소(예를 들어, 220-d, 220-f)의 테이퍼 프로파일은 인접한 데크에서의 메모리 저장 요소(예를 들어, 220-e, 220-g)의 테이퍼 프로파일의 거울상이다. 이러한 방식으로 메모리 데크들에 걸쳐 테이퍼 프로파일들을 교대로 하면 인접한 데크들에서의 메모리 셀들에 결합된 디지트 라인들 및 워드 라인들이 데크들 간에 쉽게 공유될 수 있게 하면서, 앞서 설명한 비대칭 기하학적 구조의 이점들도 제공할 수 있다. 예를 들어, 워드 라인(110-d)은 워드 라인(110-e)에 결합될 수 있고 디지트 라인(115-e)은 디지트 라인(115-f)에 결합될 수 있다. 일부 예에서, 인접한 데크들에서의 워드 라인들(또는 디지트 라인들)은 단일 전도성 라인을 공유함으로써, 또는 서로 접촉하는 인접한 전도성 라인들을 통해 결합될 수 있다. 상이한 데크들에서의 메모리 셀들 간에 전도성 라인들(이를테면 워드 라인들 또는 디지트 라인들)을 공유하면 메모리 디바이스 제조와 연관된 다이 영역을 감소시킬 수 있거나, 비용, 전력 소비 또는 성능과 같은 다른 메모리 디바이스 메트릭스를 개선할 수 있다.
메모리 저장 요소들(220-d, 220-e, 220-f, 220-g)은 테이퍼 프로파일들에 대응하는 불균일한 도핑 농도들을 갖는다. 예를 들어, 그레이스케일 구배로 표기된 바와 같이, 메모리 저장 요소(220-d)에서 도펀트의 도핑 농도는 상단 표면(305-d)에서의 제1(보다 높은) 도핑 농도로부터 하단 표면(310-d)에서의 제2(보다 낮은) 도핑 농도로 감소한다. 그에 반해, 메모리 저장 요소(220-e)에서의 도펀트의 도핑 농도는 상단 표면(305-e)에서의 제1 도핑 농도로부터 하단 표면(310-e)에서의 제2 도핑 농도로 증가한다. 이러한 예에서, 메모리 저장 요소(220-d)에서의 도핑 구배는 메모리 저장 요소(220-e)에서의 도핑 구배의 역이며, 그 반대도 마찬가지이다. 즉, 220-d의 도핑 구배는 구배가 반대 방향으로 진행한다는 점을 제외하고, 본질적으로 220-f의 도핑 구배와 동일하다. 하나의 도핑 구배를 인접한 데크들에서 메모리 셀들에 대한 메모리 저장 요소들의 도핑 구배의 역으로 교대시키면 도펀트-조절 에칭을 사용하여 교대 테이퍼 프로파일들을 갖는 메모리 셀들의 형성이 가능할 수 있다.
일부 예에서, 메모리 저장 요소들의 기하학적 구조는 메모리 셀들 및 메모리 데크들에 걸쳐 일관된 것이 바람직할 수 있다. 그러한 일관성으로 인해 보다 균일하고 예측 가능한 디바이스 거동을 낼 수 있다. 일부 예에서, 짝수 번째 데크들 상의 메모리 셀들의 메모리 저장 요소들(예를 들어, 메모리 셀들(105-g 및 105-i))은 모두 제1 테이퍼 프로파일(및 대응하는 도핑 구배)을 가질 수 있는 한편, 홀수 데크들 상의 메모리 저장 요소들(예를 들어, 메모리 셀들(105-f 및 105-h)은 모두 제1 테이퍼 프로파일의 거울상인 제2 테이퍼 프로파일(그리고 대응하는 역 도핑 구배)을 가질 수 있다. 이러한 예에서, 거울상 테이퍼 프로파일은 비거울상 테이퍼 프로파일과 동일한 거동을 제공할 수 있기 때문에 메모리 저장 요소들(220-d, 220-e, 220-f 및 220-g)에 대한 테이퍼 프로파일들은 데크들에 걸쳐 일관된 것으로 간주될 수 있다.
도 5에 도시된 메모리 디바이스(500)는 교대 테이퍼 프로파일들을 갖는 메모리 저장 요소 그리고 그에 따라 짝수 번째 데크들 및 홀수 번째 데크들에 대한 교대 도핑 구배들을 갖는 메모리 데크들을 도시하지만, 이것이 필요하지는 않다. 예를 들어, 상이한 데크들 상의 메모리 셀들은 서로 상이하지만 역이 아닌 도핑 구배들을 가질 수 있다. 예를 들어, 하나의 데크 상의 메모리 셀들은 선형 도핑 구배(예를 들어, 도핑 농도가 선형적으로 증가 또는 감소)를 가질 수 있는 한편, 다른 데크 상의 메모리 셀들은 비선형 도핑 구배를 가질 수 있다(예를 들어, 도핑 농도가 지수적으로 증가 또는 감소).
상이한 데크들 상의 메모리 셀들은 서로 상이하지만 서로의 거울상이 아닌 비대칭 기하학적 구조들을 가질 수 있다. 예를 들어, 하나의 데크는 사다리꼴 형상의 메모리 셀들을 가질 수 있는 한편, 다른 데크는 추상체 형상의 메모리 셀들을 가질 수 있다. 도핑-조절 에칭은 상이한 데크들 상에 임의의 기하학적 구조들을 형성하는데 사용될 수 있다. 일부 예에서, 도핑-조절 에칭은 모든 데크 상에 동일한 비대칭 기하학적 구조를 형성하는데 사용될 수 있다.
뿐만 아니라, 동일한 데크 내의 메모리 셀들은 상이한 비대칭 기하학적 구조들 및/또는 상이한 불균일한 도핑 농도들을 갖는 것이 가능하다.
일부 예에서, 메모리 어레이는 하나 이상의 불활성 메모리 셀; 예를 들어, 정보를 저장하는데 사용되지 않는 메모리 셀들을 포함할 수 있다. 이러한 불활성 메모리 셀들은 예를 들어, 메모리 어레이의 경계 또는 메모리 어레이의 더미 영역에 위치되는 여분의 메모리 셀들일 수 있다. 불활성 메모리 셀들은 활성 메모리 셀들과 동일한 데크(예를 들어, 정보를 저장하는데 사용되는 메모리 셀들) 또는 활성 메모리 셀들과 상이한 데크 상에 있을 수 있다. 불활성 메모리 셀들은 활성 메모리 셀들과 동일한 액세스 라인들에 연결되거나 상이한 액세스 라인들에 연결될 수 있다. 전술한 바와 같이, 메모리 셀의 불균일 도핑 농도는 제조 이후 전기 펄스들에 의해 바뀔 수 있다; 예를 들어, 판독 또는 기록 동작들 동안, 제조 동안 등. 일부 경우에, 그러한 전기 펄스들은 활성 메모리 셀들에는 인가되지만 불활성 메모리 셀들에는 인가되지 않을 수 있다. 그에 따라, 일부 경우에, 활성 메모리 셀들의 도핑 농도는 바뀔 수 있는 한편, 불활성 메모리 셀들의 도핑 농도는 바뀌지 않을 수 있다. 결과적으로, 활성 및 불활성 메모리 셀들이 동일한 불균일한 도핑 농도들을 사용하여 제조되더라도, 전기 펄스들이 활성 메모리 셀들에 인가된 후 활성 및 불활성 메모리 셀들은 상이한 도핑 농도들을 가질 수 있다. 이 경우, 활성 및 불활성 메모리 셀들은 동일한 비대칭 기하학적 구조를 갖지만 도핑 농도들은 상이할 수 있다.
도 6은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 멀티-데크 메모리 디바이스(600)를 도시한다. 멀티-데크 메모리 디바이스(600)는 도펀트-조절 에칭을 사용하여 형성될 수 있는 테이퍼 메모리 셀들을 갖는 3D 메모리 어레이에 기초한 메모리 디바이스일 수 있다. 멀티-데크 메모리 디바이스(600)는 네 개의 데크를 포함하며, 각각의 데크는 도 4a에 대하여 앞서 설명된 메모리 셀(105-e)과 같은 적어도 하나의 메모리 셀(105-j, 105-k, 105-l, 105-m)을 갖는다. 이러한 예에서는, 도 5에 도시된 예와 달리, 상이한 데크들에서의 메모리 저장 요소들(220-h, 220-i, 220-j, 220-k)은 하나의 데크상의 테이퍼 프로파일과 인접한 데크상의 테이퍼 프로파일의 상(reflecton) 사이를 오가지 않고, 모두 동일한 테이퍼 프로파일을 갖는다. 유사하게, 이러한 예에서, 대응하는 도핑 구배는 하나의 데크 상의 도핑 구배와 다른 데크상의 도핑 구배의 역 사이를 오가지 않고 메모리 저장 요소들(220-h, 220-i, 220-j, 220-k)에 대해 동일할 수 있다.
일부 예에서, 멀티-데크 메모리 디바이스(500 및 600)는 도 3 및 도 4a에 대하여 설명된 방식으로 형성될 수 있다. 멀티-데크 디바이스에서 각각의 메모리 저장 요소에 대한 도핑 프로파일은 각각의 메모리 저장 요소에 대해 요구되는 테이퍼 프로파일에 기초하여 결정될 수 있다. 각각의 메모리 셀의 메모리 저장 요소는 다른 액세스 라인(예를 들어, 디지트 라인)에 결합되는 메모리 저장 요소의 표면에서보다 하나의 액세스 라인(예를 들어, 워드 라인)에 결합되는 메모리 저장 요소의 표면에서 도핑 농도가 더 높도록 워드 라인과 디지트 라인 사이에서 방향을 따라 불균일한 도핑 농도로 도핑될 수 있다.
도 3 내지 도 6의 예들은 본질적으로 사다리꼴 형상들을 갖는 메모리 저장 요소들을 도시하지만, 해당 기술분야의 통상의 기술자는 많은 다른 형상 또는 테이퍼 프로파일이 적절할 수 있음을 이해할 것이다. 예를 들어, 메모리 저장 요소는 삼각형 프리즘 형상, 피라미드 형상, 원추형 형상(예를 들어, 만곡된 에지들을 갖는 테이퍼 프로파일) 등을 가질 수 있다.
나아가, 도 3 내지 도 6의 예들은 매끄러운 테이퍼 프로파일들을 갖는 메모리 저장 요소들을 도시하고, 상단 표면과 하단 표면 사이에서 매끄럽게 또는 연속적으로 테이퍼되지 않는 기하학적 구조들과 같은 다른 기하학적 구조들도 가능하다.
도 7은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀(105)을 도시한다. 메모리 셀(105-n)의 메모리 저장 요소(220-l)는 매끄러운 테이퍼 프로파일 대신, 에칭 이후, 제1 폭(315-d) 및 대응하는 제1 도핑 농도를 갖는 메모리 저장 요소(220-l)의 제1 부분(705) 및 제2 폭(315-e) 및 대응하는 제2 도핑 농도를 갖는 메모리 저장 요소(220-l)의 제2 부분(710)을 갖는 계단 프로파일을 가질 수 있다.
메모리 셀(105-n)은 도 3 및 도 4에 대하여 앞서 설명된 것과 유사한 방식으로 도핑-조절 에칭을 사용하여 형성될 수 있다. 예를 들어, 메모리 저장 요소(220-l)의 제1 부분(705)은 도펀트의 제1 농도로 균일하게 도핑될 수 있고, 메모리 저장 요소(220-l)의 제2 부분(710)은 도펀트의 제2(보다 낮은) 농도로 균일하게 도핑될 수 있다. 제1 부분 및 제2 부분의 상대적인 도핑 농도는 요구되는 상대적인 폭들 또는 전극(210-h)에 결합되는 제1 부분(705)의 하단 표면(310-h)의 면적 및 전극(205-h)에 결합되는 제2 부분(710)의 상단 표면(305-h)의 면적의 요구되는 비에 기초하여 결정될 수 있다. 그 다음 메모리 셀(105-n)이 에칭될 수 있다. 일부 예에서, 보다 높은 도핑 농도를 갖는 메모리 저장 요소(220-l)의 제1 부분(705)은 보다 낮은 도핑 농도를 갖는 제2 부분(710)보다 더 낮은 에칭율를 가질 수 있어서, 도 7에 도시된 바와 같이, 제1 폭(315-d)을 제2 폭(315-e)보다 더 넓게 생성할 수 있다. 메모리 저장 요소(220-1)는 예를 들어 전극들(205-h, 210-h)을 통해 액세스 라인들에 결합될 수 있다.
도 7의 예는 각각 상이한 도핑 농도에 대응하는 상이한 폭을 갖는 두 개의 부분을 갖는 메모리 저장 요소를 도시하지만, 해당 기술분야의 통상의 기술자는 유사한 접근법이 각각 를테면 도 11 일례에 도시된 바와 같이, 상이한 도핑 농도에 대응하는 상이한 폭을 가질 수 있는 세 개 이상의 부분을 갖는 메모리 저장 요소를 갖는 메모리 셀을 제조하는데 사용될 수 있음을 이해할 것이다. 나아가, 도 7에 도시된 접근법은 제1 부분은 불균일한 도핑 농도를 갖고, 제2 부분은 균일한 도핑 농도 등을 갖도록 도 3 내지 도 6에 도시된 접근법과 조합될 수 있다.
도 8은 본 개시의 예들에 따라 도핑-조절 에칭을 사용하여 형성된 메모리 셀들을 포함할 수 있는 예시적인 메모리 어레이(800)를 도시한다. 메모리 어레이(800)는 본 개시의 예들에 따라, 도핑-조절 에칭을 사용하여 형성된 하나 이상의 메모리 셀을 포함할 수 있다. 메모리 어레이(800)는 전자 메모리 장치로서 지칭될 수 있고, 도 1을 참조하여 설명된 바와 같은 메모리 제어기(140)의 구성요소의 일례일 수 있다.
메모리 어레이(800)는 하나 이상의 메모리 셀(105-o), 메모리 제어기(140-a), 워드 라인(도시되지 않음), 감지 구성요소(125-a), 디지트 라인(도시되지 않음) 및 래치(825)를 포함할 수 있다. 이러한 구성요소들은 서로 전자 통신할 수 있고 여기서 설명된 기능들 중 하나 이상을 수행할 수 있다. 몇몇 경우, 메모리 제어기(140-a)는 바이어싱 구성요소(805) 및 타이밍 구성요소(810)를 포함할 수 있다. 메모리 제어기(140)는 도 1 및 2를 참조하여 설명된 워드 라인(110), 디지트 라인(115) 및 감지 구성요소(125)의 예들일 수 있는 워드 라인, 디지트 라인 및 감지 구성요소(125-a)와 전자 통신할 수 있다. 일부 경우에, 감지 구성요소(125-a) 및 래치(825)는 메모리 제어기(140-a)의 구성요소들일 수 있다.
메모리 셀(105-o)은 테이퍼 프로파일 또는 계단 프로파일과 같은 비대칭 형상을 갖는 메모리 저장 요소를 포함할 수 있다. 예를 들어, 메모리 셀(105-o)은 도 4a를 참조하여 설명된 메모리 셀(105-e) 또는 도 7을 참조하여 설명된 메모리 셀(105-n)의 일례일 수 있다.
일부 예에서, 디지트 라인은 감지 구성요소(125-a) 및 메모리 셀(105-a)과 전자 통신한다. 메모리 셀(105-o)에는 논리 상태(예를 들어, 제1 또는 제2 논리 상태)가 기록될 수 있다. 워드 라인은 메모리 제어기(140-a) 및 메모리 셀(150-a)과 전자 통신할 수 있다. 감지 구성요소(125-a)는 메모리 제어기(140-a), 디지트 라인 및 래치(825)와 전자 통신할 수 있다. 이러한 구성요소들은 또한 다른 구성요소들, 연결들 또는 버스들을 통해, 위에서 나열되지 않은 구성요소들에 더하여, 메모리 어레이(100-a)의 내외부 양측, 다른 구성요소들과 전자 통신할 수도 있다.
메모리 제어기(140)는 그러한 다양한 노드에 전압들을 인가함으로써 워드 라인 또는 디지트 라인을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(805)는 상술한 바와 같이 메모리 셀(105-o)을 판독 또는 기록하도록 메모리 셀(105)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 경우에 따라, 메모리 제어기(140-a)는 도 1을 참조하여 설명된 바와 같이, 로우 디코더, 컬럼 디코더 또는 둘 다를 포함할 수 있다. 이는 메모리 제어기(140-a)가 하나 이상의 메모리 셀(105-o)에 액세스할 수 있게 할 수 있다. 바이어싱 구성요소(805)는 감지 구성요소(125-a)의 동작을 위한 전압을 제공할 수도 있다. 메모리 제어기(140-a)는 워드 라인을 통해 워드 라인 바이어스 신호 (815)를 메모리 셀 (105-o)에 전송할 수 있고/있거나, 비트 라인을 통해 비트 라인 바이어스(820) 신호를 메모리 셀(105-o)에 전송할 수 있다.
경우에 따라, 메모리 제어기(140-a)는 타이밍 구성요소(810)를 사용하여 그것의 동작들을 수행할 수 있다. 예를 들어, 타이밍 구성요소(810)는 여기서 논의된 판독 및 기록과 같은 메모리 기능들을 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 비롯하여 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 경우에 따라, 타이밍 구성요소(615)는 바이어싱 구성요소(610)의 동작들을 제어할 수 있다.
메모리 셀(105-o)의 논리 상태를 결정시, 감지 구성요소(125-a)는 래치(825)에 출력을 저장할 수 있으며, 여기서 그것은 메모리 어레이(100)가 일부인 전자 디바이스의 동작들에 따라 사용될 수 있다. 감지 구성요소(125)는 래치 및 메모리 셀(105-o)과 전자 통신하는 감지 증폭기를 포함할 수 있다.
일부 예에서, 메모리 제어기(140-a)는 제1 논리 값을 저장하기 위해 칼코게나이드 물질 메모리 저장 구성요소의 제1 표면에서 화학 원소의 논리적 농도를 증가시키기 위한 수단들 및 제1 값과 상이한 제2 논리 값을 저장하기 위해 칼코게나이드 물질 메모리 저장 구성요소의 제2 표면에서 원소의 농도를 증가시키기 위한 수단들을 포함할 수 있으며, 여기서 제1 표면은 제2 표면 반대편이다.
상술한 방법들 및 장치의 일부 예에서, 제2 표면은 제1 표면의 면적보다 큰 면적을 가질 수 있다. 나아가, 제1 표면에서 도펀트의 농도는 제2 표면에서 도펀트의 농도보다 클 수 있고, 제1 표면에서 화학 원소의 농도는 제2 표면에서 화학 원소의 농도보다 클 수 있다. 상술한 방법 및 장치의 일부 예는 비대칭 기하학적 구조 또는 테이퍼 프로파일을 갖고/거나 도펀트의 불균일한 도핑 농도를 갖는 메모리 저장 요소를 갖는 메모리 셀(105-o)을 제조하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다.
메모리 제어기(140-a) 또는 그것의 다양한 부분 구성요소의 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현될 경우, 메모리 제어기(140-a) 및/또는 그것의 다양한 부분 구성요소의 적어도 일부의 기능들은 본 개시에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 다른 프로그램 가능 논리 디바이스, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 실행될 수 있다.
메모리 제어기(140-a) 및/또는 그것의 다양한 부분 구성요소의 적어도 일부는 기능들의 부분들이 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수 있다. 일부 예에서, 메모리 제어기(140-a) 및/또는 그것의 다양한 부분 구성요소의 적어도 일부는 본 개시의 다양한 예에 따른 별도의 그리고 별개의 구성요소일 수 있다. 다른 예들에서, 메모리 제어기(140-a) 및/또는 그것의 다양한 부분 구성요소의 적어도 일부는 이에 제한되지는 않지만 수신기, 송신기, 송수신기, 본 개시에 설명된 하나 이상의 다른 구성요소 또는 본 개시의 다양한 예에 따른 이들의 조합을 비롯하여 하나 이상의 다른 하드웨어 구성요소와 조합될 수 있다.
도 9는 본 개시의 다양한 예에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 디바이스(905)를 포함하는 시스템(900)의 예시적인 도해를 도시한다. 디바이스(905)는 도 1을 참조하여 상술된 바와 같은 메모리 제어기(140)의 구성요소들의 일례이거나 그러한 구성요소들을 포함할 수 있다. 디바이스(905)는 메모리 제어기(140-b) 및 메모리 셀들(105-p)을 포함하는 메모리 어레이(100-b), 기본 입력/출력 시스템(BIOS) 구성요소(915), 프로세서(910), I/O 제어기(925) 및 주변 구성요소들(920)을 포함하는 메모리 어레이(100-b)를 포함하여, 통신을 송수신하기 위한 구성요소들을 포함하는 양방향 음성 및 데이터 통신을 위한 구성요소들을 포함할 수 있다. 이러한 구성요소들은 하나 이상의 버스(예를 들어, 버스(930))를 통해 전자 통신할 수 있다.
메모리 셀들(105)은 여기서 설명된 바와 같이 정보를 저장할 수 있다(즉, 논리 상태의 형태로). 메모리 셀들(105-p)은 예를 들어, 도 4를 참조하여 설명된 바와 같이 메모리 저장 요소를 갖는 자기-선택 메모리 셀들일 수 있다.
BIOS 구성요소(915)는 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소일 수 있으며, 이는 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있다. 또한 BIOS 구성요소들(915)는 프로세서와 다양한 다른 구성요소, 예를 들어, 주변 구성요소들, 입력/출력 제어 구성요소 등 간의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소 (915)는 판독-전용 메모리 (ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(910)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛(CPU)), 마이크로 제어기, ASIC, FPGA, 프로그램 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성요소, 이상 하드웨어 구성 요소 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(710)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우들에서, 메모리 제어기는 프로세서(910)로 통합될 수 있다. 프로세서(910)는 다양한 기능(예를 들어, 자기-선택 메모리에서의 프로그래밍 향상을 지원하는 기능들 또는 작업들)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능한 지시들을 실행하도록 구성될 수 있다.
I/O 제어기(925)는 디바이스(905)에 대한 입력 및 출력 신호들을 관리할 수 있다. I/O 제어기(925)는 또한 디바이스(905)로 통합되지 않는 주변 디바이스들을 관리할 수 있다. 일부 경우에, I/O 제어기(925)은 외부 주변 기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(925)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수있다.
주변 구성요소들(920)은 임의의 입력 또는 출력 디바이스, 또는 그러한 디바이스들을 위한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB (universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다.
입력(935)은 디바이스(905) 또는 그것의 구성 요소들에 입력을 제공하는 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 디바이스들과의 또는 그것들 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(935)은 I/O 제어기(915)에 의해 관리될 수 있고, 주변 구성요소(920)를 통해 디바이스(905)와 상호 작용할 수 있다.
출력(940)은 또한 디바이스(905) 또는 그것의 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(940)의 예들에는 디스플레이, 오디오 스피커들, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등이 포함될 수 있다. 일부 경우에, 출력(940)은 주변 구성요소(들)(920)를 통해 디바이스(905)와 인터페이싱하는 주변 요소일 수 있다. 일부 경우에, 출력(940)은 I/O 제어기(925)에 의해 관리될 수 있다.
디바이스(905)의 구성요소들은 그것들의 기능들을 수행하도록 설계된 회로를 포함할 수 있다. 이는 여기서 설명된 기능들을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들 또는 다른 활성 또는 비활성 요소들을 포함할 수 있다. 디바이스(905)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 디바이스, 개인용 전자 디바이스 또는 그 밖에 유사한 것일 수 있다. 또는 디바이스(905)는 그러한 디바이스의 일 부분 또는 구성요소일 수 있다.
도 10은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 비대칭 메모리 셀들(예를 들어, 비대칭 기하학적 구조들을 갖는 메모리 저장 요소들을 갖는 메모리 셀들)을 갖는 메모리 디바이스를 형성하기 위한 방법 또는 방법들(1000)을 도시하는 흐름도이다. 메모리 셀들은 제1 메모리 셀의 제1 메모리 저장 요소를 도펀트의 제1 도핑 구배로 도핑하고, 제1 메모리 셀을 에칭하여 제1 메모리 셀의 제1 테이퍼를 형성함으로써 형성될 수 있으며, 여기서 도펀트의 제1 도핑 구배는 제1 메모리 셀의 에칭률에 영향을 미치고, 테이퍼는 도펀트에 적어도 기초한다. 도핑 구배는 예를 들어, 요구되는 테이퍼 프로파일에 기초하여 컴퓨터 프로그램에 의해 결정될 수 있다. 메모리 저장 요소는 예를 들어, 스퍼터링, 코-스퍼터링 또는 주입을 위한 장치를 포함할 수 있는 적절한 도핑 장치에 의해 도핑될 수 있다. 메모리 저장 요소는 화학적 에칭, 플라즈마 에칭 또는 화학-기계적 평탄화를 위한 장치를 포함할 수 있는 적절한 에칭 장치에 의해 에칭될 수 있다.
블록(1005)에서, 방법(1000)은 제1 메모리 셀의 제1 메모리 저장 요소를 제1 도펀트 구배로 도핑할 수 있다. 일부 경우에, 제1 메모리 셀은 제1 액세스 라인 및 제2 액세스 라인(예를 들어, 제1 워드 라인 및 제1 디지트 라인)에 결합되고 제1 메모리 저장 요소는 제1 액세스 라인과 제2 액세스 라인 사이에 제1 방향으로 제1 불균일한 도핑 농도의 도펀트로 도핑된다. 일부 예에서, 방법은 제2 메모리 셀의 제2 메모리 저장 요소를 제2 도펀트 구배로 도핑하는 단계를 포함할 수 있다. 일부 경우에, 제2 메모리 셀은 제3 액세스 라인 및 제4 액세스 라인(예를 들어, 제2 워드 라인 및 제2 디지트 라인)에 결합되고 제2 메모리 저장 요소는 제3 액세스 라인과 제4 액세스 라인 사이에 제2 방향으로 제2 불균일한 도핑 농도의 도펀트로 도핑된다. 일부 경우에, 제1 구배 및 제2 구배는 동일한 구배이고, 제1 메모리 셀은 활성 메모리 셀이고 제2 메모리 셀은 불활성 메모리 셀이며, 방법은 제2 메모리 셀에 하나 이상의 전기 펄스를 인가하지 않고 제1 메모리 셀에 하나 이상의 전기 펄스를 인가하는 단계를 포함한다. 일부 경우에, 제1 메모리 셀에 하나 이상의 전기 펄스를 인가하는 단계는 제1 도펀트 구배를 제2 구배와 상이한 도펀트의 농도로 변화시킨다.
블록(1010)에서, 방법(1000)은 제1 메모리 셀을 에칭하여 제1 메모리 셀의 제1 테이퍼를 형성할 수 있다. 일부 예에서, 제1 도펀트 구배는 제1 메모리 셀의 에칭률에 영향을 미치고, 제1 테이퍼는 제1 도펀트 구배에 적어도 부분적으로 기초한다. 일부 경우에, 방법은 제2 메모리 저장 요소를 에칭하여 제2 메모리 셀의 제2 테이퍼를 형성할 수 있다. 일부 경우에, 제2 도펀트 구배는 제2 메모리 셀의 에칭률에 영향을 미치고, 제2 테이퍼는 제2 도펀트 구배에 적어도 기초한다.
앞서 설명된 예들은 소정의 방향으로 단조 증가 또는 감소할 수 있는 테이퍼 프로파일들 및/또는 도핑 구배들에 초점을 맞추고 있지만, 이것이 필요하지는 않다. 예를 들어, 메모리 저장 요소의 요구되는 프로파일/형상이 모래 시계 형상을 포함하는 경우, 에칭 프로세스를 조절하는데 사용될 수있는 대응하는 불균일한 도핑 농도는 메모리 저장 요소의 상단 표면과 하단 표면 사이에 모래 시계 형상의 중간의 보다 낮은 농도에 비해 모래 시계 형상의 양단에 보다 높은 농도를 갖는 방향을 따라 단조롭지 않게 변할 수 있다. 유사하게, 저장 메모리 요소가 보다 넓은 중간 부분으로부터 상단 표면 및 하단 표면의 보다 좁은 단부로 테이퍼되는 배럴-형 테이퍼 프로파일에 대해, 에칭 프로세스를 조절하는데 사용될 수 있는 대응하는 불균일한 도핑 농도는 상단 표면과 하단 표면 사이에 배럴 형상의 중간에서의 보다 높은 농도에 비해 배럴 형상의 양 단부에서 보다 낮은 농도를 갖는 방향을 따라 단조롭지 않게 변할 수 있다.
일부 경우에, 배럴-형 테이퍼 프로파일이 바람직할 수 있다. 예를 들어, 메모리 셀이 소정의 극성을 사용하여 프로그램될 때, 음이온들은 메모리 저장 요소의 하나의 표면(예를 들어, 상단 또는 하단 표면)으로 표류할 수 있고 양이온들은 메모리 저장 요소의 반대 표면(예를 들어, 하단 또는 상단 표면)으로 표류할 수 있다. 대칭 형상으로 된 메모리 셀들과 비교할 때, 배럴-형 테이퍼 프로파일을 갖는 메모리 저장 요소, 또는 메모리 저장 요소의 상단 및 하단 표면들의 폭들이 메모리 저장 요소의 중간 부분의 폭보다 좁은 다른 비대칭 프로파일은 예를 들어, 각 전극에 좁은 접촉 면적들을, 그리고 메모리 저장 요소의 중간에 보다 큰 벌크 이온 저장소를 가짐으로써, 각각의 표면들에서의 양이온들 및/또는 음이온들의 농도를 증가시킬 수 있다.
일부 예에서, 여기에 설명된 바와 같은 장치는 방법(1000)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 도펀트 구배로 제1 메모리 셀의 제1 메모리 저장 요소를 도핑하고, 제1 메모리 셀을 에칭하여 제1 메모리 셀의 제1 테이퍼를 형성하기 위한 특징들, 수단들 또는 명령들(예를 들어, 프로세서에 의해 실행 가능한 명령들을 저장하는 비일시적 컴퓨터 판독 가능한 매체)을 포함할 수 있으며, 여기서 제1 도펀트 구배는 제1 메모리 셀의 에칭률에 영향을 미치고, 여기서 제1 테이퍼는 제1 도펀트 구배에 적어도 부분적으로 기초한다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 셀은 제1 액세스 라인 및 제2 액세스 라인에 결합되고, 제1 메모리 저장 요소를 도핑하는 단계는 제1 액세스 라인과 제2 액세스 라인 사이에 제1 방향으로 제1 메모리 저장 요소에 제1 불균일한 도핑 농도의 도펀트를 포함한다.
여기에 설명된 방법(1000) 및 장치의 일부 예는 제2 도펀트 구배로 제2 메모리 저장 요소를 도핑하고, 제2 메모리 저장 요소를 에칭하여 제2 메모리 셀의 제2 테이퍼를 형성하기 위한 특징들, 수단들 또는 명령들을 더 포함할 수 있으며, 여기서 제2 도펀트 구배는 제2 메모리 셀의 에칭률에 영향을 미치고, 여기서 제2 테이퍼는 제2 도펀트 구배에 적어도 부분적으로 기초하는, 제2 테이퍼를 형성하는 단계를 더 포함한다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 셀은 제1 메모리 데크에 있고 제2 메모리 셀은 제2 메모리 데크에 있다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 셀의 제1 테이퍼가 제2 메모리 셀의 제2 테이퍼와 상이하다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 셀의 제1 테이퍼가 제2 메모리 셀의 제2 테이퍼와 동일하다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제2 메모리 셀은 제3 액세스 라인 및 제4 액세스 라인에 결합되고, 제2 메모리 저장 요소를 도핑하는 단계는 제3 액세스 라인과 제4 액세스 라인 사이에 제2 방향으로 제2 메모리 저장 요소에 제2 불균일한 도핑 농도의 도펀트로 제2 메모리 저장 요소를 도핑한다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 저장 요소 및 제2 메모리 저장 요소는 칼코게나이드 물질을 포함한다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 구배 및 제2 구배는 동일한 구배이고, 제1 메모리 셀은 활성 메모리 셀이며 제2 메모리 셀은 불활성 메모리 셀이다.
여기에 설명된 방법(1000) 및 장치의 일부 예는 제2 메모리 셀에 하나 이상의 전기 펄스를 인가하지 않고 제1 메모리 셀에 하나 이상의 전기 펄스를 인가하는 단계로서, 제1 도펀트 구배를 제2 구배와 상이한 도펀트의 농도로 변화시키는, 하나 이상의 전기 펄스를 인가하기 위한 특징들, 수단들 또는 명령들을 더 포함할 수 있다.
도 11은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀들(105-p, 105-q)을 도시한다. 메모리 셀들(105-p, 105-q)은 메모리 저장 요소의 상단 및 하단 표면들의 폭들이 메모리 저장 요소의 중간 부분의 폭보다 좁은 비대칭 기하학적 구조들의 예들을 제공한다. 메모리 셀들(105-p, 105-q)은 동작 극성에 따라, 음이온을 메모리 저장 요소의 하나의 표면에 군집시키고 양이온은 반대 표면에 군집시킬 수 있거나, 또는 그 반대일 수 있는 메모리 저장 요소 프로파일들을 갖는다.
메모리 셀(105-p)의 메모리 저장 요소(220-m)는 배럴-형 테이퍼 프로파일의 일례를 제공하며, 메모리 저장 요소의 중간 부근에서 보다 넓은 폭(315-g)을, 그리고 전극들(205-i, 205-j)과 결합되는 메모리 저장 요소(220-m)의 표면들 부근에서 보다 좁은 폭(315-f, 315-h)을 갖는다. 일부 경우에, 폭(315-f)은 폭(315-h)과 유사하다. 일부 경우에, 폭(315-f)은 폭(315-h)과 상이하다. 대응하는 불균일한 도핑 농도는 메모리 저장 요소의 중간 부근에서 보다 높고 메모리 저장 요소의 상단 및 하단 표면들을 향해 감소한다. 메모리 저장 요소(220-1)는 예를 들어, 전극들(205-i, 205-j)을 통해 액세스 라인들(예를 들어, 워드 라인 및 디지트 라인)에 결합될 수 있다.
메모리 셀(105-q)의 메모리 저장 요소(220-n)는 메모리 저장 요소(220-n)의 상단 및 하단 표면들 부근에서 보다 좁은 폭들(315-i, 315-k)을 갖는 제2 및 제3 부분(들1105, 1115)에 비해 더 넓은 폭(315-j)을 갖는 제1(중간) 부분(1110)을 갖는 계단 프로파일을 갖는 계단 모양 메모리 저장 요소의 일례를 제공한다. 제1 부분(1110)은 제2 및 제3 부분들(1105, 1115)의 도핑 농도보다 더 높은 도핑 농도를 가질 수 있다. 이러한 예에서, 제2 및 제3 부분들(1105, 1115)은 상이한 폭들(315-i, 315-k)을 갖고, 그에 따라 상이한 도핑 농도들을 갖는다. 다른 예들에서, 제2 및 제3 부분들은 동일한 폭 및 동일한 도핑 농도를 가질 수 있다. 메모리 저장 요소(220-n)는 예를 들어, 전극들(205-k, 205-l)을 통해 액세스 라인들(예를 들어, 워드 라인 및 디지트 라인)에 결합될 수 있다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들이 재배열되거나 그 외 다르게 수정될 수 있으며, 다른 구현 예들이 가능하다는 점에 유의해야 한다. 나아가, 상기 방법들 중 둘 이상으로부터의 피처들 또는 단계들은 조합될 수 있다.
여기서 설명된 정보 및 신호들은 다양한 상이한 기술 중 임의의 기술을 사용하여 표현될 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호들을 하나의 신호로서 도시할 수 있으나; 해당 기술분야의 통상의 기술자에 의해 신호가 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것이 이해될 것이다.
여기서 사용될 때, "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지는 않는 전기 회로의 노드를 지칭한다. 그에 따라, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기들 및 저항기들로 이루어지는 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현들도 또한 가능하다. "가상 접지시키는 것" 또는 "가상 접지되는"은 대략 0V에 연결됨을 의미한다.
"전자 통신" 및 "접속된"이라는 용어는 구성요소들 간 전자 흐름을 지원하는 구성요소들 간 관계를 지칭한다. 이는 구성요소들 간 직접 연결이 포함할 수도 있고 중간 구성요소들을 포함할 수도 있다. 서로 전자 통신하거나 접속되는 구성요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예를 들어, 여자된 회로에서) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예를 들어, 여자되지 않은 회로에서) 회로가 여자될 시 전자들 또는 신호들을 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는 스위치의 상태 (즉, 개방 또는 폐쇄)에 관계없이 전자 통신하거나 접속될 수 있다.
"단리된(isolated)"이라는 용어는 현재 전자들이 흐를 수 없는 구성요소들 간 관계를 지칭한다; 구성요소들은 그것들 간에 개방 회로가 있을 경우 서로 단리된다. 예를 들어, 스위치에 의해 물리적으로 연결된 두 구성요소는 스위치가 열려있을 때 서로 단리될 수 있다.
여기서 사용될 때, "단락(shorting)"이라는 용어는 두 개의 구성요소 간 단일 중간 구성요소의 활성화를 통해 문제의 구성요소들 간에 전도로가 확립되는 구성요소들 간 관계를 지칭한다. 예를 들어, 제2 구성요소에 단락되는 제1 구성요소는 두 개의 구성요소 간 스위치가 폐쇄될 때 제2 구성요소와 전자들을 교환할 수 있다. 그에 따라, 단락은 전자 통신하는 구성요소들(또는 선들) 간 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 비롯하여 여기서 논의되는 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 하위 영역들의 전도성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯한 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 반도체 기판의 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단들에 의해 수행될 수 있다.
칼코게나이드 물질들은 황(S), 셀레늄(Se) 및 텔루륨(Te) 원소들 중 적어도 하나를 포함하는 물질들 또는 합금들이다. 여기서 논의되는 상 변화 물질들은 칼코게나이드 물질들일 수 있다. 칼코게나이드 물질들 및 합금들은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-P를 포함할 수 있나, 이에 제한되지는 않는다. 하이픈으로 연결된 화학 조성물 표기법은 여기서 사용될 때, 특정 화합물 또는 합금에 포함되는 원소들을 나타내고 표기된 원소들을 수반하는 모든 화학량론을 나타내는 것으로 의도된다. 예를 들어, Ge-Te은 GexTey(여기서 x 및 y는 임의의 양수일 수 있음)를 포함할 수 있다. 가변 저항 물질들의 다른 예들은 둘 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 이원 금속 산화물 물질들 또는 혼합 원자가 산화물을 포함할 수 있다. 실시 예들은 메모리 셀들의 메모리 요소들과 연관된 특정 가변 저항 물질 또는 물질들로 제한되지는 않는다. 예를 들어, 가변 저항 물질들의 다른 예들이 메모리 요소들을 형성하는데 사용될 수 있고 다른 것들 중에서도 칼코게나이드 물질들, 거대 자기 저항 물질들 또는 폴리머 기반 물질들을 포함할 수 있다.
여기서 설명될 때, 상술한 반도체 기판의 도핑에 더하여, 메모리 셀에서의 칼코게나이드 물질이 후속하는 에칭 단계 동안 메모리 셀의 에칭율에 영향을 미치는 도펀트로 도핑될 수 있다. 일부 예에서, 메모리 셀에서의 칼코게나이드 물질은 메모리 셀의 전도도를 실질적으로 바꾸지 않는 방식으로 도펀트로 도핑될 수 있다. 예를 들어, 칼코게나이드 물질은 칼코게나이드 물질 내 이온들의 이동에 실질적으로 영향을 미치지 않는 농도로 인듐으로 도핑될 수 있다.
여기서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 대부분 캐리어가 전자들이다)이면, FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형(즉, 대부분 캐리어가 홀들이다)이면, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각, n-형 FET 또는 p-형 FET에 인가하면 채널이 전도하게 될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여, 여기에 제시된 설명은 예시적인 구성들을 설명하고 구현될 수 있거나 본 청구범위의 범위 내에 있는 모든 예를 나타내지는 않는다. 여기서 사용된 "대표적인"이라는 용어는 "예, 사례 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이러한 구체적인 세부 사항들 없이도 실시될 수 있다. 일부 사례에서, 주지된 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성요소는 참조 라벨 다음 유사한 구성요소들을 구별하는 대시 기호 및 제2 라벨이 뒤따르는 것에 의해 구별될 수 있다. 본 명세서에서 단지 제1 참조 라벨이 사용될 경우, 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 구성요소에 설명이 적용 가능하다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술및 기법을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다.
여기서의 개시와 관련되어 설명된 다양한 예시적인 블록 및 모듈은 여기서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상적인 프로세서, 제어기, 마이크로 제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, 디지털 신호 프로세서(DSP) 및 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련되는 하나 이상의 마이크로 프로세서 또는 임의의 다른 그러한 구성)으로 구현될 수도 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능한 매체 상에 하나 이상의 지시 또는 코드로서 저장되거나 송신될 수 있다. 다른 예들 및 구현들이 본 개시 내용 및 첨부된 청구범위의 범위 내이다. 예를 들어, 소프트웨어의 성질에 기인하여, 상술된 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수도 있다. 또한, 청구범위를 비롯하여 여기서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전달하는 것을 가능하게 하는 임의의 매체를 비롯하여 비일시적 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 비일시적 저장 매체는 범용 또는 전용 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한 없이, 비일시적 컴퓨터 판독 가능 매체는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 수송 또는 저장하는 데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 액세스될 수 있는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들 또는 임의의 다른 비일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 적절하게 컴퓨터 판독 가능 매체로 칭해진다. 예를 들어, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 사용하여 웹 사이트, 서버 또는 다른 원격 소스에서 소프트웨어가 전송된다면, 동축 케이블, 광섬유 케이블, 연선, DSL 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는 여기서 사용될 때, CD, 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 이때 디스크들(disks)은 일반적으로 데이터를 자기적으로 재생하는 한편 디스크들(discs)은 데이터를 레이저로 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
여기서의 설명은 해당 기술분야의 통상의 기술자가 본 개시 내용을 제조 또는 사용할 수 있게 하기 위해 제공된다. 해당 기술분야의 통상의 기술자들에게 본 개시에 대한 다양한 변형이 쉽게 이해될 것이고, 여기에 정의된 일반적 원리들은 본 개시의 범위에서 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 여기서 설명된 예들 및 설계들로 제한되지 않고, 여기에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.
비대칭 프로파일들을 갖는 자기-선택 메모리 셀들을 제조하기 위한 기술들이 여기에 설명된다. 각각의 메모리 셀은 메모리 저장 요소에서의 이온 분포에 적어도 부분적으로 기초하여 셀의 논리 상태를 저장하는 메모리 저장 요소를 가질 수 있다. 자기-선택 메모리 셀들에 대해, 메모리 저장 요소는 칼코게나이드 물질일 수 있다. 셀이 형성될 때, 메모리 저장 요소는 메모리 저장 요소의 후속하는 에칭율에 영향을 미치는 도펀트로 도핑될 수 있다. 메모리 저장 요소 내 도핑 농도를 변화시키고 그 다음 메모리 셀을 에칭함으로써, 메모리 저장 요소의 결과적인 기하학적 구조를 제어하는 것이 가능하다. 일부 경우에, 도펀트는 셀의 전도도에 영향을 미치지 않고 에칭율를 제어하는데 사용된다. 메모리 저장 요소를 불균일한 도핑 농도로 도핑하면 에칭 이후 메모리 저장 요소의 비대칭 기하학적 구조가 생성될 수 있다. 예를 들어, 메모리 저장 요소의 상단 표면과 하단 표면 사이에 도핑 구배로 메모리 저장 요소를 도핑하면 에칭 이후 메모리 저장 요소의 대응하는 테이퍼 프로파일이 생성될 수 있으며, 메모리 저장 요소의 하나의 표면이 다른 표면보다 큰 면적을 갖는다. 이는 두 개의 전극 중 하나에 또는 부근에 이온을 군집하는 효과를 가짐으로써, 셀에 대한 감지 윈도우를 향상시킬 수 있다.
멀티-데크 자기-선택 메모리 디바이스들의 경우, 비대칭 메모리 저장 요소들을 갖는 메모리 셀들을 제조하는 목표는 인접하는 데크들에서 서로의 위에 적층되는 메모리 셀들 간에 액세스 라인들(예를 들어, 워드 라인들 및/또는 디지트 라인들)을 공유하는 추가 설계 목표에 의해 복잡해질 수 있다. 이는 공유되는 액세스 라인들 및 비대칭 메모리 셀 기하학적 구조들과 연관된 이점들을 얻기 위해 상이한 기하학적 구조들을 갖는 상이한 데크들 상에 메모리 셀들을 갖는 디바이스를 제조할 것을 요구할 수 있다. 여기에 설명된 기술들은 이러한 목표들을 달성하기 위해 도펀트-조절 에칭을 사용할 수 있다.
위에서 소개된 본 개시의 특징들은 아래에서 메모리 어레이의 상황에서 더 설명된다. 테이퍼 또는 계단 모양의 프로파일들을 갖는 자기-선택 메모리 셀들이 교차점 아키텍처와 관련하여 예시 및 도시된다. 또한 본 개시의 이러한 그리고 다른 특징들은 메모리 디바이스들, 이를테면 자기-선택 메모리 디바이스들에 대한 도펀트-조절 에칭과 관련된 장치도들, 시스템도들 및 흐름도들에 의해 도시되고 그것들을 참조하여 설명된다.
이러한 논의를 위해, "비대칭 메모리 셀" 및 "비대칭 메모리 저장 요소"라는 용어들은 통용된다. 예를 들어, 비대칭 메모리 저장 요소(이를테면 테이퍼 프로파일 또는 계단 프로파일을 갖는 메모리 저장 요소)를 갖는 메모리 셀은 비대칭 메모리 셀로 지칭될 수 있다. 또한, 비대칭 메모리 저장 요소는 이를테면 사다리꼴 또는 배럴-형 형상의 경우, 단지 하나의 축을 따라 비대칭일 수 있고; 그것은 다른 축을 따라서는 대칭일 수 있다.
도 1은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 어레이를 도시한다. 메모리 어레이(100)는 전자 메모리 장치라고도 할 수 있다. 메모리 어레이(100)는 상이한 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 각 메모리 셀 (105)은 논리 "0" 및 논리 "1"로 표기되는 두 개의 상태를 저장하도록 프로그램 가능할 수 있다. 일부 경우에, 메모리 셀(105)은 둘보다 많은 논리 상태를 저장하도록 구성된다.
메모리 셀(105)은 논리 상태들을 나타내는 가변적이고 구성 가능한 임계 전압 또는 전기 저항을 갖거나 둘 다를 갖는, 칼코게나이드 물질 메모리 구성요소 또는 메모리 저장 요소로 지칭될 수 있는, 칼코게나이드 물질을 포함할 수 있다. 일부 예에서, 셀의 임계 전압은 셀을 프로그램하는데 사용되는 극성에 따라 변한다. 예를 들어, 하나의 극성으로 프로그램된 자기-선택 메모리 셀은 특정 저항 속성들 그리고 그에 따른 하나의 임계 전압을 가질 수 있다. 그리고 그러한 자기-선택 메모리 셀은 셀의 저항 속성들이 상이해지고 그에 따라 임계 전압이 상이해질 수 있는 상이한 극성으로 프로그램될 수 있다. 상술된 바와 같이, 자기-선택 메모리 셀이 프로그램될 때, 셀 내의 요소들은 분리되어, 이온을 이동시킬 수 있다. 이온들은 소정의 메모리 셀의 극성에 따라 특정 전극으로 이동할 수 있다. 예를 들어, 자기-선택 메모리 셀에서, 이온들은 음극으로 이동할 수 있다. 그 다음 메모리 셀은 셀에 걸쳐 전압을 인가하여 이온들이 어느 전극으로 이동했는지 감지함으로써 판독될 수 있다. 일부 예에서, 양이온들은 전극들 중 하나의 전극으로 이동할 수 있는 한편, 음이온들은 전극들 중 다른 전극으로 이동할 수 있다.
일부 예에서, 셀 프로그래밍은 상이한 논리 상태들을 얻기 위해 결정 구조 또는 원자 구성을 이용할 수 있다. 예를 들어, 결정질 또는 비정질 원자 구성을 갖는 물질은 상이한 전기 저항들을 가질 수 있다. 결정질 상태는 낮은 전기 저항을 가질 수 있고, 경우에 따라 "세트" 상태로 지칭될 수 있다. 비정질 상태는 높은 전기 저항을 가질 수 있고, "리셋" 상태로 지칭될 수 있다. 그에 따라 메모리 셀(105)에 인가되는 전압은 물질이 결정질 상태인지 또는 비정질 상태인지에 따라 상이한 전류들을 야기할 수 있고, 결과적인 전류의 크기가 메모리 셀(105)에 의해 저장된 논리 상태를 결정하는데 사용될 수 있다.
일부 경우에, 비정질, 또는 리셋, 상태의 물질은 그것과 연관된 임계 전압을 가질 수 있다―즉, 임계 전압이 초과된 후 전류가 흐른다. 그에 따라, 인가된 전압이 임계 전압 미만일 경우, 메모리 요소가 리셋 상태에 있으면 전류가 흐르지 않을 수 있다; 메모리 요소가 세트 상태에 있는 경우에는, 임계 전압을 갖지 않을 수 있고(즉, 제로의 임계 전압), 그에 따라 인가된 전압에 응답하여 전류가 흐를 수 있다. 다른 경우들에서, 메모리 셀(105)은 상이한 논리 상태들(즉, 논리 1 또는 논리 0 이외의 상태들)에 대응할 수 있고 메모리 셀들(105)이 둘보다 많은 상이한 논리 상태를 저장하게 할 수 있는 중간 저항들을 야기할 수 있는 결정질 및 비정질 영역들의 조합을 가질 수 있다. 후술될 바와 같이, 메모리 셀(105)의 논리 상태는 메모리 요소를 가열함으로써(용융시키는 것을 포함) 세팅될 수 있다.
메모리 어레이(100)는 2-차원(2D) 메모리 어레이들이 서로의 위에 형성되는 3-차원(3D) 메모리 어레이일 수 있다. 이는 2D 어레이들과 비교할 때 하나의 다이 또는 기판 상에 형성될 수 있는 메모리 셀들의 수를 증가시킬 수 있으며, 결국 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 도 1에 도시된 예에 따르면, 메모리 어레이(100)는 메모리 셀들(105-a)의 두 개의 레벨(예를 들어, 데크)을 포함하고 그에 따라 3차원 메모리 어레이인 것으로 고려될 수 있다; 그러나, 데크 수가 2로 제한되지는 않는다. 각 데크는 메모리 셀들(105)이 각각의 데크에 걸쳐 서로 거의 정렬될 수 있도록 정렬 또는 위치되어, 메모리 셀 스택(145)을 형성할 수 있다.
메모리 셀들(105)의 각 로우는 액세스 라인(110) 및 액세스 라인(115)에 연결된다. 액세스 라인들(110 및 115)은 워드 라인들(110) 및 디지트 라인들(115)이라고도 알려져 있다. 디지트 라인들(115)은 비트 라인들(115)이라고도 알려져 있다. 워드 라인들 및 디지트 라인들, 또는 그것들의 유사체들에 대한 지칭들은 이해 또는 운용을 잃지 않고 호환 가능하다. 워드 라인들(110) 및 디지트 라인들(115)은 서로 실질적으로 수직하여 어레이를 생성할 수 있다. 메모리 셀 스택(145)에서의 두 개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 디지트 라인(115)은 상측 메모리 셀(105)의 하단 전극 및 하측 메모리 셀(105)의 상단 전극과 전자 통신할 수 있다. 메모리 셀(105)은 비대칭으로 형성될 수 있다(예를 들어, 메모리 셀(105)은 비대칭으로 형성된 메모리 저장 요소를 가질 수 있다).
일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 디지트 라인(115)과 같은 두 개의 전도성 라인의 교차부에 위치될 수 있다. 이러한 교차부를 메모리 셀의 어드레스라고 할 수 있다. 타겟 메모리 셀(105)은 여자된 워드 라인(110) 및 디지트 라인(115)의 교차부에 위치되는 메모리 셀(105)일 수 있다; 즉, 워드 라인(110) 및 디지트 라인(115)은 그것들의 교차부의 메모리 셀(105)을 판독 또는 기록하기 위해 여자될 수 있다. 동일한 워드 라인(110) 또는 디지트 라인(115)과 전자 통신하는(예를 들어, 그것에 연결되는) 다른 메모리 셀들(105)은 미타겟 메모리 셀들(105)이라고 할 수 있다.
상술된 바와 같이, 메모리 셀(105) 및 워드 라인(110) 또는 디지트 라인(115)에는 전극들이 결합될 수 있다. "전극"이라는 용어는 전기 도체를 지칭할 수 있고 일부 경우에, 메모리 셀(105)에 대한 전기 접점으로 채용될 수 있다. 전극은 메모리 어레이(100)의 요소들 또는 구성요소들 간에 전도로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 또는 기타 같은 종류의 것을 포함할 수 있다.
메모리 셀들(105)에 관한 판독 및 기록과 같은 동작들은 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 수행될 수 있으며, 이는 각각의 라인에 전압 또는 전류를 인가하는 것을 포함할 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 금속들(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금들, 탄소, 전도성으로 도핑된 반도체들 또는 다른 전송성 물질들, 합금들, 화합물들과 같은 전도성 물질들로 만들어질 수 있다. 메모리 셀(105)을 선택시, 예를 들어, 셀레늄(Se) 이온들의 이동이 셀의 논리 상태를 세팅하는데 활용될 수 있다. 추가적으로 또는 대안적으로, 다른 전도성 물질들의 이온들이 셀레늄(Se) 이온들에 더하여 또는 대신하여 이동할 수 있다.
예를 들어, 셀에 전기 펄스를 인가함으로써 메모리 셀이 프로그램될 수 있으며, 이는 셀레늄을 포함하는 메모리 저장 요소를 포함할 수 있다. 펄스는 예를 들어, 제1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제2 액세스 라인(예를 들어, 디지트 라인(115))을 통해 제공될 수 있다. 펄스를 제공시, 셀레늄 이온들은 메모리 셀의 극성에 따라, 메모리 저장 요소 내에서 이동할 수 있다. 그에 따라, 메모리 저장 요소의 제1 측 또는 제2 측에 관한 셀레늄의 농도는 제1 액세스 라인과 제2 액세스 라인 간 전압의 극성에 적어도 부분적으로 기초한다.
여기에 설명된 것들과 같은 테이퍼 프로파일 또는 계단 프로파일을 갖는 메모리 셀들의 경우, 셀레늄 이온들은 보다 많은 면적을 갖는 메모리 저장 요소의 부분들에 보다 군집될 수 있다. 메모리 저장 요소의 셀레늄이 풍부한 부분들은 상대적으로 적은 셀레늄을 갖는 요소의 부분들보다 더 높은 저항률을 갖고 그에 따라 더 높은 임계 전압이 생기게 할 수 있다. 대칭으로 형성된(예를 들어, 직사각형, 테이퍼지지 않은 Z고 단차지지 않은) 메모리 셀들과 비교할 때, 메모리 저장 요소의 상이한 부분들 간 상대 저항이 향상될 수 있다.
그 다음 메모리 셀은 셀에 걸쳐 전압을 인가하여 이온들이 어느 전극으로 이동했는지 감지함으로써 판독될 수 있다. 자기-선택 메모리 디바이스에서 증가된 감지 신뢰성은 특정 전극에 또는 부근에 이온 군집을 향상시키는 비대칭 형상으로 실현될 수 있다. 각각의 메모리 셀은 프로그램될 때, 셀 내의 이온들이 하나의 전극으로 이동하도록 구성될 수 있다. 메모리 셀의 비대칭적인 기하학적 구조(테이퍼 프로파일과 같은)로 인해, 전극에 또는 부근에 보다 큰 밀도의 이온들이 축적될 수 있다. 이는 셀 내에 높은 밀도의 이온들을 갖는 영역 및 낮은 밀도의 이온들을 갖는 영역을 생성할 수 있다. 메모리 셀의 극성에 따라, 이러한 이동하는 이온들의 농도는 논리 "1" 또는 논리 "0" 상태를 나타낼 수 있다.
메모리 셀은 셀에 걸쳐 전압을 인가함으로써 감지될 수 있다. 결과적인 전류는 셀 내에서 먼저 높은 저항률 영역, 이어서 밴드 갭, 그리고 그 다음 낮은 저항률 영역을 만날 수 있다. 이는 셀이 활성화될 때, 셀을 통해 흐르는 전류가 두 영역을 모두 만날 수 있기 때문에 셀의 임계 전압에 영향을 미칠 수 있다. 영역의 배향은 셀의 제1 또는 제2 논리 상태를 나타낼 수 있다. 예를 들어, 제1 전극 또는 그 부근의 높은 저항률 영역은 논리 "1" 상태를 나타낼 수 있고, 제1 전극 또는 그 부근의 낮은 저항률 영역은 논리 "0" 상태를 나타낼 수 있다. 예를 들어, 고저항 및 저저항 영역들의 배향이 셀의 임계 전압 그리고 그에 따른 셀의 논리 상태에 영향을 미칠 수 있다. 그러한 비대칭 기하학적 구조는 메모리 셀이 보다 정확하게 감지될 수 있게 한다.
일부 예에서, 비대칭 기하학적 구조를 갖는 메모리 셀은 칼코게나이드 물질을 칼코게나이드 물질의 후속하는 에칭률에 영향을 미치는 도펀트로 도핑하고, 그 다음 메모리 셀을 에칭함으로써 형성될 수 있다. 칼코게나이드 물질은 불균일하게 도핑될 수 있어서 에칭 이후, 그것이 테이퍼 또는 계단 프로파일과 같은 비대칭 기하학적 구조를 갖게 된다. 일부 경우에, 도핑 농도 또는 도핑 구배는 요구되는 테이퍼 프로파일에 기초하여 결정될 수 있고; 즉, 특정 메모리 셀 기하학적 구조가 요구되는 경우, 메모리 셀이 에칭 이후 요구되는 비대칭 기하학적 구조를 갖도록 대응하는 불균일 도핑 농도가 결정될 수 있다.
셀을 판독하기 위해, 전압이 메모리 셀(105)에 걸쳐 인가될 수 있고 결과적인 전류 또는 전류가 흐르기 시작하는 임계 전압이 논리 "1" 또는 논리 "0" 상태를 나타낼 수 있다. 메모리 저장 요소의 일단 또는 타단에 셀레늄 이온들의 밀집은 저항률 및/또는 임계 전압에 영향을 미쳐, 셀 응답에서 논리 상태들 간 차이를 보다 크게 할 수 있다.
메모리 셀들(105)에 액세스하는 것은 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킨다. 그에 따라, 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써, 메모리 셀(105)에 액세스될 수 있다.
액세스시, 메모리 셀(105)은 감지 구성요소(125)에 의해 판독, 또는 감지될 수 있다. 예를 들어, 감지 구성요소(125)는 메모리 셀(105)에 액세스하여 생성되는 신호에 기초하여 메모리 셀(105)의 저장된 논리 상태를 결정하도록 구성될 수 있다. 신호는 전압 또는 전류를 포함할 수 있고, 감지 구성요소(125)는 전압 감지 증폭기들, 전류 감지 증폭기들 또는 양자를 포함할 수 있다. 예를 들어, 전압이 메모리 셀(105)에 인가될 수 있다(대응하는 워드 라인(110) 및 디지트 라인(115)을 사용하여) 및 결과 전류의 크기는 메모리 셀(105)의 전기 저항에 따를 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항에 따를 수 있다. 감지 구성요소(125)는 다양한 트랜지스터 또는 증폭기를 포함하여 신호를 검출 및 증폭할 수 있으며, 이를 래칭(latching)이라 할 수 있다. 그 다음, 메모리 셀(105)의 검출된 논리 상태가 출력(135)으로서 출력될 수 있다. 일부 경우에, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더 (120)에 연결되거나 그것과 전자 통신할 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화시킴으로써 프로그램 또는 기록될 수 있다―즉, 메모리 셀(105)에 논리 값이 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력/출력(135)을 수용할 수 있다. 상 변화 메모리 또는 자기-선택 메모리의 경우, 메모리 셀(105)은 예를 들어, 메모리 저장 요소를 통해 전류를 통과시킴으로써, 메모리 저장 요소를 가열함으로써 기록될 수 있다. 메모리 셀(105)에 기록되는 논리 상태에 따라―예를 들어, 논리 "1" 또는 논리 "0"―셀레늄 이온들이 특정 전극에 또는 부근에 군집할 수 있다. 예를 들어, 메모리 셀 (105)의 극성에 따라, 제1 전극 또는 그 부근의 이온 군집은 논리 "1" 상태를 나타내는 제1 임계 전압을 초래할 수 있고 제2 전극 또는 그 부근의 이온 군집은 논리 "0" 상태를 나타내는 제1과 상이한 제2 임계 전압을 초래할 수 있다. 제1 임계 전압 및 제2 임계 전압은 예를 들어, 미리 결정된 극성으로 수행되는 판독 동작 동안 결정될 수 있다. 제1과 제2 임계 전압들 간 차는 도 3을 참조하여 설명된 것들을 포함하여 비대칭인 메모리 저장 요소에서 보다 두드러질 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하 또는 훼손시킬 수 있고 메모리 셀(105)에 원래 논리 상태를 복귀시키기 위해 재기록 또는 리프레시 동작들이 수행될 수 있다. DRAM에서, 예를 들어, 논리-저장 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태에 오류를 일으킬 수 있다. 따라서 논리 상태는 감지 동작 후 재기록될 수 있다. 또한, 단일 워드 라인(110)을 활성화하는 것은 로우의 모든 메모리 셀을 방전시킬 수 있다; 그에 따라, 로우의 모든 메모리 셀(105)이 재기록될 필요가 있을 수 있다. 그러나 비휘발성 메모리, 이를테면 PCM 및/또는 자기-선택 메모리에서, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있고, 그에 따라 메모리 셀(405)은 액세스 이후 재기록을 필요로 하지 않을 수 있다.
DRAM을 비롯한 일부 메모리 아키텍처는 외부 전원에 의해 주기적으로 재생되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태가 손실될 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되게 되어, 저장된 정보를 잃을 수 있다. 이러한 이른바 휘발성 메모리 디바이스들의 리프레시율은 예를 들어, DRAM의 경우 초당 10 리프레시 동작으로 비교적 높을 수 있으며, 이는 상당한 전력 소비를 야기할 수 있다. 메모리 어레이들이 점점 더 커지면서, 증가되는 전력 소비는 특히 배터리와 같은 유한 전원에 의존하는 모바일 디바이스들의 경우, 메모리 어레이들의 전개 또는 동작을 저해할 수 있다(예를 들어, 전원 공급, 열 발생, 물질 제한 등). 후술될 바와 같이, 비휘발성 PCM 및/또는 자기-선택 메모리 셀들은 다른 메모리 아키텍처들에 비해 성능이 개선될 수 있는 유익한 속성들을 가질 수 있다. 예를 들어, PCM 및/또는 자기-선택 메모리는 DRAM과 비슷한 판독/기록 속도를 제공할 수 있지만 비휘발성 일 수 있으며 셀 밀도를 높일 수 있다.
메모리 제어기(140)는 다양한 구성요소, 예를 들어, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125)를 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 요구되는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위한 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 그것은 하나 이상의 메모리 셀에 액세스한 후 워드 라인(110) 또는 디지트 라인(115)에 방전 전압들을 인가할 수 있다.
도 2는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 어레이(200)를 도시한다. 메모리 어레이(200)는 도 1을 참조하여 메모리 어레이(100)의 일례일 수 있다.
메모리 어레이(200)는 도 1을 참조하여 설명된 바와 같은 메모리 셀(105), 워드 라인(110) 및 디지트 라인(115)의 예들일 수 있는 메모리 셀들(105-a, 105-b), 워드 라인들(110-a, 110-b) 및 디지트 라인들(115-a, 115-b)을 포함할 수 있다. 메모리 셀(105-a)은 전극(205)(예를 들어, 상단 전극), 전극(210)(예를 들어, 하단 전극), 및 메모리 저장 요소(220)를 포함할 수 있으며, 이는 칼코게나이드 저장 물질을 포함할 수 있고 자기-선택 메모리 구성요소를 포함하거나 자기-선택 메모리 구성요소일 수 있다. 메모리 셀(105-a)의 논리 상태는 메모리 저장 요소(220)의 적어도 하나의 특성에 기초할 수 있다. 메모리 셀(105-b)은 메모리 셀(105-a)과 유사하게 상단 전극, 하단 전극 및 메모리 저장 요소를 포함할 수 있다. 전극(205)은 상단 전극으로 지칭될 수 있고 전극(210)은 하단 전극으로 지칭될 수 있다. 일부 경우에, 3D 메모리 어레이는 다수의 메모리 어레이(200)를 서로 적층함으로써 형성될 수 있다. 일부 예에서, 두 개의 적층된 어레이는 공통 전도성 라인들을 가질 수 있어서 각 데크는 워드 라인들(110-a, 110-b) 또는 디지트 라인들(115-a, 115-b)을 공유할 수 있게 된다. 메모리 셀(105-a)은 여기서 다른 곳에 설명된 바와 같이, 타겟 메모리 셀―즉, 감지 동작의 타겟을 도시할 수 있다.
메모리 어레이(200)의 아키텍처는 교차점 아키텍처라 할 수 있다. 그것은 필라 구조라고도 할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 필라는 제1 전도성 라인(예를 들어, 워드 라인(110-a)과 같은 액세스 라인) 및 제2 전도성 라인(예를 들어, 디지트 라인(115-a)과 같은 액세스 라인)과 접촉할 수 있다. 필라는 메모리 셀(105-a)을 포함할 수 있으며, 여기서 메모리 셀(105-a)은 제1 전극(예를 들어, 상단 전극(205)), 메모리 저장 요소(220) 및 제2 전극(예를 들어, 하단 전극(210))을 포함한다. 메모리 저장 요소(220)(그리고 그에 따라, 메모리 셀(105-a))는 각각, 도 4 및 도 7에 대하여 설명된 바와 같이 테이퍼 또는 계단 프로파일과 같은 비대칭 기하학적 구조를 가질 수 있다. 테이퍼 또는 계단 프로파일은 메모리 셀(105-a)의 극성에 따라, 상단 전극(205) 또는 하단 전극(210)에 이온 군집을 야기할 수 있다. 상단 전극(205) 또는 하단 전극(210)에서의 이온 군집은 상술한 바와 같이, 메모리 셀(105-a)의 보다 정확한 감지를 가능하게 할 수 있다.
도 2에 도시된 교차점 또는 필라 아키텍처는 다른 메모리 아키텍처들에 비해 생산 비용이 저렴한 상대적으로 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 다른 아키텍처들과 비교하여 감소된 면적 및 증가된 메모리 셀 밀도를 갖는 메모리 셀들을 가질 수 있다. 예를 들어, 아키텍처는 3-단자 선택을 갖는 것들과 같은 6F2 메모리 셀 영역을 갖는 다른 아키텍처들에 비교하여, 4F2(여기서 F는 가장 작은 피처 크기) 메모리 셀 영역을 가질 수 있다. 예를 들어, DRAM은 각 메모리 셀에 대한 선택 구성요소로서 3-단자 디바이스인 트랜지스터를 사용할 수 있고 필라 아키텍처와 비교하여 큰 메모리 셀 영역을 가질 수 있다.
일부 예에서, 메모리 어레이(200)는 양의 전압원을 사용하여 동작될 수 있고 중간 전압의 크기는 양의 전압원의 크기와 가상 접지 사이이다. 일부 예에서, 메모리 셀(105-a)의 액세스 동작 이전에 디지트 라인 액세스 전압 및 워드 라인 액세스 전압은 둘 다 중간 전압으로 유지된다. 그리고 액세스 동작 동안, 디지트 라인 액세스 전압은 증가될 수 있는 한편(예를 들어, 양의 공급 레일로) 워드 라인 액세스 전압은 동시에 감소될 수 있어(예를 들어, 가상 접지로), 메모리 셀(105-a)에 걸쳐 순 전압을 생성한다. 셀(105-a)에 걸쳐 전압을 인가한 결과로서 전류가 셀(105-a)을 통해 흐르기 시작하는 임계 전압은 상단 전극(205) 또는 하단 전극(210)을 향한 이온 이동의 함수일 수 있으며, 이는 결과적으로 메모리 저장 요소(220)의 형상에 따라 변할 수 있다.
메모리 저장 요소(220)는 일부 경우에, 제1 전도성 라인과 제2 전도성 라인 사이, 예를 들어 워드 라인(110-a)과 디지트 라인(115-a) 사이에 직렬로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 메모리 저장 요소(220)는 상단 전극(205)과 하단 전극(210) 사이에 위치될 수 있고; 그에 따라, 메모리 저장 요소(220)는 디지트 라인(115-a)과 워드 라인(110-a) 사이에 직렬로 위치될 수 있다. 다른 구성들도 가능하다. 상술한 바와 같이, 메모리 저장 요소(220)는 임계 전압이 충족 또는 초과될 때 메모리 저장 요소(220)를 통해 전류가 흐르도록 하는 임계 전압을 가질 수 있다. 임계 전압은 셀(105-a)의 프로그래밍 및 메모리 저장 요소(220)의 형상에 따를 수 있다.
메모리 저장 요소(220)는 상단 전극(205) 또는 하단 전극(210)에 또는 부근에 이온 군집을 가능하게 하도록 비대칭 형상으로 구성될 수 있다. 예를 들어, 메모리 저장 요소(220)는 사다리꼴 프리즘 형상을 가질 수 있고 메모리 저장 요소(220)의 단면은 사다리꼴을 포함할 수 있다. 대안적으로, 메모리 저장 요소(200)는 절두체일 수 있다. 절두체는 여기서 사용될 때, 상측 부분이 제거된 추상체 또는 피라미드의 부분의 형상 또는 이와 유사한 형상, 또는 상단 아래 추상체 또는 피라미드를 가로지르는 제1 평면과 기저 또는 그 위 제2 평면 사이 추상체 또는 피라미드의 부분의 형상 또는 이와 유사한 형상을 포함한다.. 메모리 저장 요소(220)는 제1 액세스 라인(110-a)과 제2 액세스 라인(115-a) 사이에 직렬 구성으로 배열될 수 있다. 메모리 저장 요소(220)는 셀레늄을 포함하는 제1 칼코게나이드 유리 물질을 포함할 수 있다. 일부 예에서, 메모리 저장 요소(220)는 셀레늄, 비소(As), 텔루륨(Te), 실리콘(Si), 게르마늄(Ge) 또는 안티모니(Sb) 중 적어도 하나의 조성을 포함한다. 메모리 저장 요소(220)에 걸쳐 프로그래밍 전압이 인가될 때(또는 상단 전극(205)과 하단 전극(210) 간에 전압 차가 있을 때, 이온들은 하나의 전극 또는 다른 전극으로 이동할 수 있다. 예를 들어, Te 및 Se 이온들은 양극으로 이동할 수 있고 Ge 및 As 이온들은 음극으로 이동할 수 있다. 메모리 저장 요소(220)는 또한 선택기 디바이스로서의 역할을 할 수도 있다. 이러한 유형의 메모리 아키텍처를 자기-선택 메모리라 할 수 있다.
비대칭 형상을 얻기 위해, 일부 예에서, 메모리 저장 요소(220)는 메모리 저장 요소(220)의 후속하는 에칭 프로세스의 에칭율에 영향을 미칠 도펀트로 불균일하게 도핑될 수 있다. 도펀트는 예를 들어, 인듐일 수 있다. 도펀트의 최대 도핑 농도는 도펀트가 메모리 셀의 전도도(예를 들어, Te, Se, Ge 또는 As 이온들의 이동, 또는 다른 전기적 속성들)에 실질적으로 영향을 미치지 않을 정도로 충분히 낮도록 선택될 수 있다. 도펀트에 따라, 도핑 농도는 예를 들어, 0.5% 내지 15%의 범위 내일 수 있다.
일부 예에서, 도펀트의 불균일 농도는 제조 이후 그리고 정상 동작 동안 메모리 셀에 계속 존재할 수 있다. 다른 예들에서, 도펀트의 불균일한 농도는 예를 들어, 메모리 셀의 도핑 농도를 바꾸는 하나 이상의 전기 펄스를 메모리 셀에 인가함으로써 제조 이후 변경될 수 있다. 그러한 전기 펄스들은 후속 제조 프로세스 동안, 패키징 프로세스 동안 그리고/또는 판독 또는 기록 동작과 같은 메모리 셀 액세스 동작 동안 인가될 수 있다. 이 경우, 도펀트의 농도는 상이한 불균일 도핑 농도 또는 실질적으로 균일한 도핑 농도로 변경될 수 있다.
메모리 어레이(200)는 다양한 형성 및 제거의 조합에 의해 만들어질 수 있다. 예를 들어, 워드 라인(100), 하단 전극들(210), 메모리 저장 요소(220) 및 상부 전극(205)에 대응하는 물질 층들이 침적될 수 있다. 물질은 선택적으로 제거된 다음 도 4a 및 도 7에 도시된 구조와 같은 요구되는 특징부들을 생성할 수 있다. 예를 들어, 특징부들은 포토리소그래피를 사용하여 포토레지스트를 패터닝하여 획정될 수 있고 물질이 에칭과 같은 기술들에 의해 제거될 수 있다. 그 다음, 디지트 라인(115)이 예를 들어, 물질 층을 침적하고 선택적으로 에칭하여 라인 구조를 형성함으로써 형성될 수 있다. 일부 경우에, 전기 절연 영역들 또는 층들이 형성되거나 침적될 수 있다. 전기 절연 영역들은 산화 규소, 질화 규소 또는 다른 전기 절연 물질들과 같은 산화물 또는 질화물 물질들을 포함할 수 있다.
메모리 어레이(200)의 물질들 또는 구성요소들을 형성하는데 다양한 기술이 사용될 수 있다. 이들은 예를 들어, 다른 박막 성장 기술들 중 에서도, 화학 증착(CVD), 유기 금속 화학 증착(MOCVD), 물리 증착(PVD), 스퍼터링 침적, 원자 층 침적(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 물질은 예를 들어, 화학적 에칭(“습식 에칭”이라고도 함), 플라즈마 에칭(“건식 에칭”이라고도 함) 또는 화학적-기계적 평탄화를 포함할 수 있는 다수의 기술을 사용하여 제거될 수 있다.
도 3은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀들(105-c, 105-d)을 도시한다. 메모리 셀들(105-c 및 105-d)은 도펀트-조절 에칭을 가능하게 하기 위해 도핑될 수 있는 메모리 저장 요소들(220-a, 220-b)을 갖는다. 도 3은 예를 들어, 도핑 이후 그러나 에칭 이전 메모리 셀들(105-c, 105-d)을 도시할 수 있다. 메모리 저장 요소들(220-a, 200b)은 칼코게나이드 물질을 포함할 수 있다.
메모리 셀(105-c)은 예를 들어, 상단 전극(205-a) 및 하단 전극(210-a)에 결합된 메모리 저장 요소(220-a)를 도시한다. 메모리 셀(105-d)은 상단 전극(205-b) 및 하단 전극(210-b)에 결합된 메모리 저장 요소(220-b)와 유사한 특징들을 도시한다. 일부 예에서, 상단 전극(205-a, 205-b)을 하단 전극이라 할 수 있고 하단 전극(210-a, 210-b)을 상단 전극이라 할 수 있다.
메모리 셀들(105-c 및 105-d)은 에칭 이전 메모리 저장 요소들(220-a, 220-b)의 기하학적 구조를 도시할 수 있고; 이러한 예에서, 기하학적 구조는 직사각형 프리즘일 수 있다. 메모리 셀들(105-c 및 105-d)은 메모리 저장 요소들(220-a, 220-b)의 라인의 단면일 수 있다. 그러한 경우들에서, 메모리 셀들(105-c 및 105-d)의 기하학적 구조는 물질의 라인의 단면의 기하학적 구조일 수 있다.
각 메모리 저장 요소(220-a, 220-b)는 상단 표면(305-a, 305-b), 하단 표면(310-a, 310-b), 및 상단 표면(305-a, 305-b)과 하단 표면(310-a, 310-b) 간 제2 방향 사이에 실질적으로 수직인 제1 방향으로의 폭(315-a, 315-b)을 포함할 수 있다. 도 3의 예에서, 에칭 이전 메모리 저장 요소(220-a)의 폭(315-a)은 제2 방향을 따라 균일하다. 상단 표면(305-a, 305-b)은 상단 전극(205-a, 205-b)에 결합될 수 있고 하단 표면(310-a, 310-b)은 하단 전극(210-a, 210-b)에 결합될 수 있다. 메모리 셀(105-c)의 상단 전극(205-a)은 예를 들어, 디지트 라인(115)에 결합될 수 있다. 메모리 셀(105-c)의 하단 전극(210-a)은 예를 들어, 워드 라인(110)에 결합될 수 있다. 다른 예들에서는, 그 반대일 수 있다; 예를 들어, 상단 전극(205-a)은 워드 라인(110)에 결합될 수 있고 하단 전극(210-a)은 디지트 라인(115)에 결합될 수 있다. 메모리 셀(105-d)은 워드 라인 및 디지트 라인에 유사하게 결합될 수 있다.
메모리 저장 요소(220-a, 220-b)는 그것이 후속하여 에칭될 때 메모리 저장 요소(220-a, 220-b)의 에칭율에 영향을 미칠 도펀트로 도핑될 수 있다. 일부 예에서, 메모리 저장 요소(220)는 불균일한 도핑 농도; 예를 들어, 메모리 저장 요소(220) 내에서 불균일한 도핑 농도로 도핑될 수 있다.
도 3에서, 메모리 저장 요소(220-a, 220-b)의 불균일한 도핑 농도는 그레이스케일 구배로 표기되며, 보다 어두운 그레이 색상이 메모리 저장 요소 물질에서 보다 높은 도펀트의 농도를 나타낸다. 메모리 저장 요소(220-a)는 도핑 농도가 상단 표면(305-a)으로부터 하단 표면(310-b)으로의 방향으로 증가하는 한편, 메모리 저장 요소(220-b)의 도핑 농도는 상단 표면(305-b)으로부터 하단 표면(310-b)으로의 방향으로 감소하도록 하는 도핑 구배로 도핑된다. 두 예 모두에서, 메모리 저장 요소(220-a, 220-b)에서의 도핑 농도는 상단 표면(305-a, 305-b) 및 하단 표면(310-a, 310-b)에 대략 수직인 방향에서 불균일하다.
일부 예에서, 메모리 저장 요소(220)는 메모리 저장 요소 상의 상이한 부분들 또는 상이한 위치들의 에칭율을 조절하기 위해 불균일한 도핑 농도로 도핑될 수 있다. 메모리 저장 요소의 에칭율을 변화시킴으로써, 테이퍼 프로파일(예를 들어, 도 4 내지 도 6에 도시된 바와 같은) 또는 계단 프로파일(예를 들어, 도 7에 도시된 바와 같은)을 갖는 메모리 저장 요소 또는 메모리 셀이 형성될 수 있다.
일부 예에서, 도핑 농도는 디지트 라인에 결합된 메모리 저장 요소의 표면으로부터 워드 라인에 결합된 메모리 저장 요소의 표면 영역으로 증가할 수 있다; 즉, 메모리 저장 요소의 도핑 농도는 디지트 라인에 근접한 것보다 워드 라인에 더 높게 근접할 수 있다. 일부 예에서, 이러한 불균일한 도핑 농도는 에칭 이후, 워드 라인(110)에 결합된(예를 들어, 전극(210-a)을 통해) 메모리 저장 요소의 표면의 영역이 디지트 라인(115)에 결합된(예를 들어, 전극(205-a)을 통해) 메모리 저장 요소의 표면의 영역보다 크도록 에칭 프로세스를 조절한다. 표면 영역들에서의 이러한 차이는 전술한 바와 같이, 이온을 디지트 라인에 더 가깝게 군집시킴으로써 메모리 셀 동작을 개선할 수 있다.
다른 예들에서는, 그 반대일 수 있다. 예를 들어, 메모리 저장 요소의 도핑 농도는 에칭 이후, 디지트 라인(115)에 결합된(예를 들어, 전극(205-b)을 통해) 메모리 저장 요소의 표면의 영역이 워드 라인(110)에 결합된(예를 들어, 전극(210-b)을 통해) 메모리 저장 요소의 표면의 영역보다 크도록 워드 라인으로부터 디지트 라인으로 증가할 수 있다. 표면 영역들에서의 이러한 차이는 이온을 워드 라인에 더 가깝게 군집시킬 수 있다.
일부 예에서, 도펀트는 인듐이며, 이는 물질이 인듐으로 도핑되지 않거나 보다 낮은 농도의 인듐으로 도핑되는 경우보다 소정의 양의 물질을 제거하는데 보다 많은 시간이 걸리도록 특정 에칭 프로세스의 에칭율을 감소시킬 수 있다.
일부 예에서, 도펀트는 인듐과 상이한 도펀트일 수 있다. 여기에 도시된 예들은 보다 높은 농도의 도펀트가 보다 느린(보다 낮은) 에칭율을 초래한다고 가정한다. 그러나, 다른 도펀트들 또는 다른 에칭 프로세스들에 대해서는 반대 특성이 사실일 수 있다.
일부 예에서, 메모리 저장 요소(220-a, 220-b)의 도펀트 및/또는 도핑 농도는 도펀트가 메모리 셀(105-c, 105-d)의 전도도, 이를테면 메모리 저장 요소에서의 이온 이동에 실질적으로 영향을 미치지 않도록 선택될 수 있다. 예를 들어, 도펀트는 인듐일 수 있으며, 이는 예를 들어, 15% 미만인 도핑 농도들에서 메모리 셀에서의 이온 이동에 실질적으로 영향을 미치지 않을 수 있다. 예를 들어, 도핑 농도는 제1 표면에서 대략 1%로부터 제2 표면에서 10%로 증가할 수 있다. 다른 도펀트들에 대해서는, 상이한 범위가 적절할 수 있다.
일부 예에서, 메모리 저장 요소(220)는 코-스퍼터 프로세스를 사용하여 불균일하게 도핑될 수 있다. 코-스퍼터 프로세스는 메모리 저장 요소 상에 또는 내에 물질을 침적하기 위해 두 개의 상이한 타겟(이 중 적어도 하나는 인듐과 같은 선택된 도펀트를 포함함)을 사용함으로써 메모리 저장 요소(220)에서 도핑 구배의 비교적 정밀한 제어를 가능하게 할 수 있다. 일부 예에서, 메모리 저장 요소(220)는 저에너지 임플란트 및/또는 상이한 에너지들에서의 임플란트와 같은 임플란트 프로세스를 사용하여 불균일하게 도핑될 수 있다.
도 4a 및 도 4b는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀(105)을 도시한다. 메모리 셀(105-e)은 그것이 하나 이상의 에칭 단계로 에칭된 후 메모리 셀(105-c)에 대응할 수 있다. 도 3에 도시된 메모리 저장 요소(220-a)의 불균일한 도핑 농도는 에칭 이후 메모리 저장 요소(220-c)의 상단 표면(305-c)과 바닥 표면(310-c) 사이에 방향을 따라 메모리 저장 요소(220-c)의 폭(315-c)의 대응하는 변화를 야기할 수 있음에 따라, 도 4a 및 도 4b에 도시된 메모리 저장 요소(220-c)의 비대칭 기하학적 구조를 초래한다.
메모리 저장 요소(220-c)는 테이퍼 프로파일을 갖는다. 도 4a 내지 도 4b에 도시된 대표적인 테이퍼 프로파일에서, 메모리 저장 요소(220-c)는 하단 표면(310-c)으로부터 상단 표면(305-c)으로 테이퍼된다(예를 들어, 좁아진다). 다른 예들에서, 메모리 저장 요소(220)는 상단 표면(305)으로부터 하단 표면(310)으로 테이퍼되는 테이퍼 프로파일을 가질 수 있다. 예를 들어, 테이퍼 프로파일은 도 4a에 도시된 테이퍼 프로파일의 거울상(reflection)일 수 있다. 비평활 또는 불연속 프로파일들(예를 들어, 도 7을 참조하여 설명된 계단 프로파일)을 비롯한 다른 임의의 기하학적 구조들도 가능하다.
도 4a에 도시된 바와 같이, 메모리 저장 요소(220-c)의 폭(315-c)은 상단 표면(305-c)으로부터 하단 표면(310-c)으로의 방향을 따라 변한다; 이러한 예에서, 폭(315-c)은 하단 표면(310-c)보다 상단 표면(305-c)에서 더 좁다. 일부 예에서, 도 4b에 도시된 바와 같이, 메모리 저장 요소(220-c)의 깊이(405) 또한 상단 표면으로부터 하단 표면으로의 방향을 따라 변할 수 있다. 다른 예들에서, 메모리 저장 요소(220)의 깊이는 상단 표면으로부터 하단 표면으로의 방향을 따라 일정할 수 있다.
일부 예에서, 에칭 이후 메모리 저장 요소(220)는 메모리 저장 요소(220-c)에서와 같이 사다리꼴 프리즘 형상으로 있고, 상단 표면으로부터 하단 표면으로의 방향을 따라 크기가 변하는 단면적을 갖는다.
도 4a 내지 도 4b의 예에서, 메모리 저장 요소(220-c)의 상단 표면(305-c)의 면적이 메모리 저장 요소(220-c)의 하단 표면(310-c)의 면적보다 작다. 전술한 바와 같이, 하나의 액세스 라인(예를 들어, 워드 라인)에 결합된 메모리 저장 요소의 표면적이 다른 액세스 라인(예를 들어, 디지트 라인)에 결합된 메모리 저장 요소의 표면적보다 더 큰 것이 바람직할 수 있다. 메모리 셀(105-e)의 상단 전극(205-c)은 예를 들어, 디지트 라인(115)에 결합될 수 있고, 하단 전극(210-c)은 워드 라인(110)에 결합될 수 있거나, 또는 그 반대일 수 있다.
일부 예에서, 상단 표면(305)의 면적 및 하단 표면(310)의 면적은 메모리 셀(105)이 논리 상태를 저장할 때 디지트 라인 또는 워드 라인에 또는 부근에 이온들을 군집시킴으로써 메모리 셀(105)과 연관된 감지 윈도우를 획정하도록 구성된 비를 결정한다. 보다 일반적으로, 상단 표면(305)의 특정 면적, 하단 표면(310)의 면적, 및 상단 표면(305)과 하단 표면(310)의 면적들 간 비를 갖는 특정 기하학적 프로파일(예를 들어, 테이퍼 프로파일 또는 계단 프로파일 또는 일부 다른 프로파일)을 형성함으로써, 감지 윈도우를 획정하는 것이 가능하다.
메모리 저장 요소의 기하학적 프로파일은 메모리 저장 요소의 도핑 구배에 의해 결정될 수 있다. 예를 들어, 요구되는 기하학적 프로파일이 알려져 있는 경우, 메모리 저장 요소에 대한 대응하는 도핑 구배가 에칭 이후, 메모리 저장 요소가 요구되는 테이퍼 프로파일을 가질 수 있도록 결정되고 적용될 수 있다.
도 5는 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 멀티-데크 메모리 디바이스(500)를 도시한다. 멀티-데크 메모리 디바이스(500)는 예를 들어, 도펀트-조절 에칭을 사용하여 형성될 수 있는 비대칭 메모리 셀들을 갖는 3D 메모리 어레이에 기초한 메모리 디바이스일 수 있다. 멀티-데크 메모리 디바이스(500)는 네 개의 데크를 포함하며, 각각의 데크는 도 4a에 대하여 앞서 설명된 메모리 셀(105-e)과 같은 적어도 하나의 메모리 셀(105-f, 105-g, 105-h, 105-i)을 포함한다. 일부 실시 예에서, 멀티-데크 메모리 디바이스는 넷보다 많거나 적은 데크를 가질 수 있다. 예를 들어, 멀티-데크 메모리 디바이스는 2, 4, 8 또는 16개 이상의 데크를 가질 수 있다.
메모리 저장 요소들(220-d, 220-e, 220-f, 220-g)은 테이퍼 프로파일들을 갖는다. 예를 들어, 메모리 저장 요소들(220-e, 220-g)은 하단 표면(310-e, 310-g)으로부터 상단 표면(305-e, 305-g)으로 테이퍼된다. 그에 반해, 메모리 저장 요소들(220-d, 220-f)은 상단 표면(305-d, 305-f)으로부터 하단 표면(310-d, 310-f)으로 테이퍼된다.
도 5의 예에서, 각 데크에서의 메모리 저장 요소(예를 들어, 220-d, 220-f)의 테이퍼 프로파일은 인접한 데크에서의 메모리 저장 요소(예를 들어, 220-e, 220-g)의 테이퍼 프로파일의 거울상이다. 이러한 방식으로 메모리 데크들에 걸쳐 테이퍼 프로파일들을 교대로 하면 인접한 데크들에서의 메모리 셀들에 결합된 디지트 라인들 및 워드 라인들이 데크들 간에 쉽게 공유될 수 있게 하면서, 앞서 설명한 비대칭 기하학적 구조의 이점들도 제공할 수 있다. 예를 들어, 워드 라인(110-d)은 워드 라인(110-e)에 결합될 수 있고 디지트 라인(115-e)은 디지트 라인(115-f)에 결합될 수 있다. 일부 예에서, 인접한 데크들에서의 워드 라인들(또는 디지트 라인들)은 단일 전도성 라인을 공유함으로써, 또는 서로 접촉하는 인접한 전도성 라인들을 통해 결합될 수 있다. 상이한 데크들에서의 메모리 셀들 간에 전도성 라인들(이를테면 워드 라인들 또는 디지트 라인들)을 공유하면 메모리 디바이스 제조와 연관된 다이 영역을 감소시킬 수 있거나, 비용, 전력 소비 또는 성능과 같은 다른 메모리 디바이스 메트릭스를 개선할 수 있다.
메모리 저장 요소들(220-d, 220-e, 220-f, 220-g)은 테이퍼 프로파일들에 대응하는 불균일한 도핑 농도들을 갖는다. 예를 들어, 그레이스케일 구배로 표기된 바와 같이, 메모리 저장 요소(220-d)에서 도펀트의 도핑 농도는 상단 표면(305-d)에서의 제1(보다 높은) 도핑 농도로부터 하단 표면(310-d)에서의 제2(보다 낮은) 도핑 농도로 감소한다. 그에 반해, 메모리 저장 요소(220-e)에서의 도펀트의 도핑 농도는 상단 표면(305-e)에서의 제1 도핑 농도로부터 하단 표면(310-e)에서의 제2 도핑 농도로 증가한다. 이러한 예에서, 메모리 저장 요소(220-d)에서의 도핑 구배는 메모리 저장 요소(220-e)에서의 도핑 구배의 역이며, 그 반대도 마찬가지이다. 즉, 220-d의 도핑 구배는 구배가 반대 방향으로 진행한다는 점을 제외하고, 본질적으로 220-f의 도핑 구배와 동일하다. 하나의 도핑 구배를 인접한 데크들에서 메모리 셀들에 대한 메모리 저장 요소들의 도핑 구배의 역으로 교대시키면 도펀트-조절 에칭을 사용하여 교대 테이퍼 프로파일들을 갖는 메모리 셀들의 형성이 가능할 수 있다.
일부 예에서, 메모리 저장 요소들의 기하학적 구조는 메모리 셀들 및 메모리 데크들에 걸쳐 일관된 것이 바람직할 수 있다. 그러한 일관성으로 인해 보다 균일하고 예측 가능한 디바이스 거동을 낼 수 있다. 일부 예에서, 짝수 번째 데크들 상의 메모리 셀들의 메모리 저장 요소들(예를 들어, 메모리 셀들(105-g 및 105-i))은 모두 제1 테이퍼 프로파일(및 대응하는 도핑 구배)을 가질 수 있는 한편, 홀수 데크들 상의 메모리 저장 요소들(예를 들어, 메모리 셀들(105-f 및 105-h)은 모두 제1 테이퍼 프로파일의 거울상인 제2 테이퍼 프로파일(그리고 대응하는 역 도핑 구배)을 가질 수 있다. 이러한 예에서, 거울상 테이퍼 프로파일은 비거울상 테이퍼 프로파일과 동일한 거동을 제공할 수 있기 때문에 메모리 저장 요소들(220-d, 220-e, 220-f 및 220-g)에 대한 테이퍼 프로파일들은 데크들에 걸쳐 일관된 것으로 간주될 수 있다.
도 5에 도시된 메모리 디바이스(500)는 교대 테이퍼 프로파일들을 갖는 메모리 저장 요소 그리고 그에 따라 짝수 번째 데크들 및 홀수 번째 데크들에 대한 교대 도핑 구배들을 갖는 메모리 데크들을 도시하지만, 이것이 필요하지는 않다. 예를 들어, 상이한 데크들 상의 메모리 셀들은 서로 상이하지만 역이 아닌 도핑 구배들을 가질 수 있다. 예를 들어, 하나의 데크 상의 메모리 셀들은 선형 도핑 구배(예를 들어, 도핑 농도가 선형적으로 증가 또는 감소)를 가질 수 있는 한편, 다른 데크 상의 메모리 셀들은 비선형 도핑 구배를 가질 수 있다(예를 들어, 도핑 농도가 지수적으로 증가 또는 감소).
상이한 데크들 상의 메모리 셀들은 서로 상이하지만 서로의 거울상이 아닌 비대칭 기하학적 구조들을 가질 수 있다. 예를 들어, 하나의 데크는 사다리꼴 형상의 메모리 셀들을 가질 수 있는 한편, 다른 데크는 추상체 형상의 메모리 셀들을 가질 수 있다. 도핑-조절 에칭은 상이한 데크들 상에 임의의 기하학적 구조들을 형성하는데 사용될 수 있다. 일부 예에서, 도핑-조절 에칭은 모든 데크 상에 동일한 비대칭 기하학적 구조를 형성하는데 사용될 수 있다.
뿐만 아니라, 동일한 데크 내의 메모리 셀들은 상이한 비대칭 기하학적 구조들 및/또는 상이한 불균일한 도핑 농도들을 갖는 것이 가능하다.
일부 예에서, 메모리 어레이는 하나 이상의 불활성 메모리 셀; 예를 들어, 정보를 저장하는데 사용되지 않는 메모리 셀들을 포함할 수 있다. 이러한 불활성 메모리 셀들은 예를 들어, 메모리 어레이의 경계 또는 메모리 어레이의 더미 영역에 위치되는 여분의 메모리 셀들일 수 있다. 불활성 메모리 셀들은 활성 메모리 셀들과 동일한 데크(예를 들어, 정보를 저장하는데 사용되는 메모리 셀들) 또는 활성 메모리 셀들과 상이한 데크 상에 있을 수 있다. 불활성 메모리 셀들은 활성 메모리 셀들과 동일한 액세스 라인들에 연결되거나 상이한 액세스 라인들에 연결될 수 있다. 전술한 바와 같이, 메모리 셀의 불균일 도핑 농도는 제조 이후 전기 펄스들에 의해 바뀔 수 있다; 예를 들어, 판독 또는 기록 동작들 동안, 제조 동안 등. 일부 경우에, 그러한 전기 펄스들은 활성 메모리 셀들에는 인가되지만 불활성 메모리 셀들에는 인가되지 않을 수 있다. 그에 따라, 일부 경우에, 활성 메모리 셀들의 도핑 농도는 바뀔 수 있는 한편, 불활성 메모리 셀들의 도핑 농도는 바뀌지 않을 수 있다. 결과적으로, 활성 및 불활성 메모리 셀들이 동일한 불균일한 도핑 농도들을 사용하여 제조되더라도, 전기 펄스들이 활성 메모리 셀들에 인가된 후 활성 및 불활성 메모리 셀들은 상이한 도핑 농도들을 가질 수 있다. 이 경우, 활성 및 불활성 메모리 셀들은 동일한 비대칭 기하학적 구조를 갖지만 도핑 농도들은 상이할 수 있다.
도 6은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 멀티-데크 메모리 디바이스(600)를 도시한다. 멀티-데크 메모리 디바이스(600)는 도펀트-조절 에칭을 사용하여 형성될 수 있는 테이퍼 메모리 셀들을 갖는 3D 메모리 어레이에 기초한 메모리 디바이스일 수 있다. 멀티-데크 메모리 디바이스(600)는 네 개의 데크를 포함하며, 각각의 데크는 도 4a에 대하여 앞서 설명된 메모리 셀(105-e)과 같은 적어도 하나의 메모리 셀(105-j, 105-k, 105-l, 105-m)을 갖는다. 이러한 예에서는, 도 5에 도시된 예와 달리, 상이한 데크들에서의 메모리 저장 요소들(220-h, 220-i, 220-j, 220-k)은 하나의 데크상의 테이퍼 프로파일과 인접한 데크상의 테이퍼 프로파일의 상(reflecton) 사이를 오가지 않고, 모두 동일한 테이퍼 프로파일을 갖는다. 유사하게, 이러한 예에서, 대응하는 도핑 구배는 하나의 데크 상의 도핑 구배와 다른 데크상의 도핑 구배의 역 사이를 오가지 않고 메모리 저장 요소들(220-h, 220-i, 220-j, 220-k)에 대해 동일할 수 있다.
일부 예에서, 멀티-데크 메모리 디바이스(500 및 600)는 도 3 및 도 4a에 대하여 설명된 방식으로 형성될 수 있다. 멀티-데크 디바이스에서 각각의 메모리 저장 요소에 대한 도핑 프로파일은 각각의 메모리 저장 요소에 대해 요구되는 테이퍼 프로파일에 기초하여 결정될 수 있다. 각각의 메모리 셀의 메모리 저장 요소는 다른 액세스 라인(예를 들어, 디지트 라인)에 결합되는 메모리 저장 요소의 표면에서보다 하나의 액세스 라인(예를 들어, 워드 라인)에 결합되는 메모리 저장 요소의 표면에서 도핑 농도가 더 높도록 워드 라인과 디지트 라인 사이에서 방향을 따라 불균일한 도핑 농도로 도핑될 수 있다.
도 3 내지 도 6의 예들은 본질적으로 사다리꼴 형상들을 갖는 메모리 저장 요소들을 도시하지만, 해당 기술분야의 통상의 기술자는 많은 다른 형상 또는 테이퍼 프로파일이 적절할 수 있음을 이해할 것이다. 예를 들어, 메모리 저장 요소는 삼각형 프리즘 형상, 피라미드 형상, 원추형 형상(예를 들어, 만곡된 에지들을 갖는 테이퍼 프로파일) 등을 가질 수 있다.
나아가, 도 3 내지 도 6의 예들은 매끄러운 테이퍼 프로파일들을 갖는 메모리 저장 요소들을 도시하고, 상단 표면과 하단 표면 사이에서 매끄럽게 또는 연속적으로 테이퍼되지 않는 기하학적 구조들과 같은 다른 기하학적 구조들도 가능하다.
도 7은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀(105)을 도시한다. 메모리 셀(105-n)의 메모리 저장 요소(220-l)는 매끄러운 테이퍼 프로파일 대신, 에칭 이후, 제1 폭(315-d) 및 대응하는 제1 도핑 농도를 갖는 메모리 저장 요소(220-l)의 제1 부분(705) 및 제2 폭(315-e) 및 대응하는 제2 도핑 농도를 갖는 메모리 저장 요소(220-l)의 제2 부분(710)을 갖는 계단 프로파일을 가질 수 있다.
메모리 셀(105-n)은 도 3 및 도 4에 대하여 앞서 설명된 것과 유사한 방식으로 도핑-조절 에칭을 사용하여 형성될 수 있다. 예를 들어, 메모리 저장 요소(220-l)의 제1 부분(705)은 도펀트의 제1 농도로 균일하게 도핑될 수 있고, 메모리 저장 요소(220-l)의 제2 부분(710)은 도펀트의 제2(보다 낮은) 농도로 균일하게 도핑될 수 있다. 제1 부분 및 제2 부분의 상대적인 도핑 농도는 요구되는 상대적인 폭들 또는 전극(210-h)에 결합되는 제1 부분(705)의 하단 표면(310-h)의 면적 및 전극(205-h)에 결합되는 제2 부분(710)의 상단 표면(305-h)의 면적의 요구되는 비에 기초하여 결정될 수 있다. 그 다음 메모리 셀(105-n)이 에칭될 수 있다. 일부 예에서, 보다 높은 도핑 농도를 갖는 메모리 저장 요소(220-l)의 제1 부분(705)은 보다 낮은 도핑 농도를 갖는 제2 부분(710)보다 더 낮은 에칭율를 가질 수 있어서, 도 7에 도시된 바와 같이, 제1 폭(315-d)을 제2 폭(315-e)보다 더 넓게 생성할 수 있다. 메모리 저장 요소(220-1)는 예를 들어 전극들(205-h, 210-h)을 통해 액세스 라인들에 결합될 수 있다.
도 7의 예는 각각 상이한 도핑 농도에 대응하는 상이한 폭을 갖는 두 개의 부분을 갖는 메모리 저장 요소를 도시하지만, 해당 기술분야의 통상의 기술자는 유사한 접근법이 각각 를테면 도 11 일례에 도시된 바와 같이, 상이한 도핑 농도에 대응하는 상이한 폭을 가질 수 있는 세 개 이상의 부분을 갖는 메모리 저장 요소를 갖는 메모리 셀을 제조하는데 사용될 수 있음을 이해할 것이다. 나아가, 도 7에 도시된 접근법은 제1 부분은 불균일한 도핑 농도를 갖고, 제2 부분은 균일한 도핑 농도 등을 갖도록 도 3 내지 도 6에 도시된 접근법과 조합될 수 있다.
도 8은 본 개시의 예들에 따라 도핑-조절 에칭을 사용하여 형성된 메모리 셀들을 포함할 수 있는 예시적인 메모리 어레이(800)를 도시한다. 메모리 어레이(800)는 본 개시의 예들에 따라, 도핑-조절 에칭을 사용하여 형성된 하나 이상의 메모리 셀을 포함할 수 있다. 메모리 어레이(800)는 전자 메모리 장치로서 지칭될 수 있고, 도 1을 참조하여 설명된 바와 같은 메모리 제어기(140)의 구성요소의 일례일 수 있다.
메모리 어레이(800)는 하나 이상의 메모리 셀(105-o), 메모리 제어기(140-a), 워드 라인(도시되지 않음), 감지 구성요소(125-a), 디지트 라인(도시되지 않음) 및 래치(825)를 포함할 수 있다. 이러한 구성요소들은 서로 전자 통신할 수 있고 여기서 설명된 기능들 중 하나 이상을 수행할 수 있다. 몇몇 경우, 메모리 제어기(140-a)는 바이어싱 구성요소(805) 및 타이밍 구성요소(810)를 포함할 수 있다. 메모리 제어기(140)는 도 1 및 2를 참조하여 설명된 워드 라인(110), 디지트 라인(115) 및 감지 구성요소(125)의 예들일 수 있는 워드 라인, 디지트 라인 및 감지 구성요소(125-a)와 전자 통신할 수 있다. 일부 경우에, 감지 구성요소(125-a) 및 래치(825)는 메모리 제어기(140-a)의 구성요소들일 수 있다.
메모리 셀(105-o)은 테이퍼 프로파일 또는 계단 프로파일과 같은 비대칭 형상을 갖는 메모리 저장 요소를 포함할 수 있다. 예를 들어, 메모리 셀(105-o)은 도 4a를 참조하여 설명된 메모리 셀(105-e) 또는 도 7을 참조하여 설명된 메모리 셀(105-n)의 일례일 수 있다.
일부 예에서, 디지트 라인은 감지 구성요소(125-a) 및 메모리 셀(105-a)과 전자 통신한다. 메모리 셀(105-o)에는 논리 상태(예를 들어, 제1 또는 제2 논리 상태)가 기록될 수 있다. 워드 라인은 메모리 제어기(140-a) 및 메모리 셀(150-a)과 전자 통신할 수 있다. 감지 구성요소(125-a)는 메모리 제어기(140-a), 디지트 라인 및 래치(825)와 전자 통신할 수 있다. 이러한 구성요소들은 또한 다른 구성요소들, 연결들 또는 버스들을 통해, 위에서 나열되지 않은 구성요소들에 더하여, 메모리 어레이(100-a)의 내외부 양측, 다른 구성요소들과 전자 통신할 수도 있다.
메모리 제어기(140)는 그러한 다양한 노드에 전압들을 인가함으로써 워드 라인 또는 디지트 라인을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(805)는 상술한 바와 같이 메모리 셀(105-o)을 판독 또는 기록하도록 메모리 셀(105)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 경우에 따라, 메모리 제어기(140-a)는 도 1을 참조하여 설명된 바와 같이, 로우 디코더, 컬럼 디코더 또는 둘 다를 포함할 수 있다. 이는 메모리 제어기(140-a)가 하나 이상의 메모리 셀(105-o)에 액세스할 수 있게 할 수 있다. 바이어싱 구성요소(805)는 감지 구성요소(125-a)의 동작을 위한 전압을 제공할 수도 있다. 메모리 제어기(140-a)는 워드 라인을 통해 워드 라인 바이어스 신호 (815)를 메모리 셀 (105-o)에 전송할 수 있고/있거나, 비트 라인을 통해 비트 라인 바이어스(820) 신호를 메모리 셀(105-o)에 전송할 수 있다.
경우에 따라, 메모리 제어기(140-a)는 타이밍 구성요소(810)를 사용하여 그것의 동작들을 수행할 수 있다. 예를 들어, 타이밍 구성요소(810)는 여기서 논의된 판독 및 기록과 같은 메모리 기능들을 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 비롯하여 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 경우에 따라, 타이밍 구성요소(615)는 바이어싱 구성요소(610)의 동작들을 제어할 수 있다.
메모리 셀(105-o)의 논리 상태를 결정시, 감지 구성요소(125-a)는 래치(825)에 출력을 저장할 수 있으며, 여기서 그것은 메모리 어레이(100)가 일부인 전자 디바이스의 동작들에 따라 사용될 수 있다. 감지 구성요소(125)는 래치 및 메모리 셀(105-o)과 전자 통신하는 감지 증폭기를 포함할 수 있다.
일부 예에서, 메모리 제어기(140-a)는 제1 논리 값을 저장하기 위해 칼코게나이드 물질 메모리 저장 구성요소의 제1 표면에서 화학 원소의 논리적 농도를 증가시키기 위한 수단들 및 제1 값과 상이한 제2 논리 값을 저장하기 위해 칼코게나이드 물질 메모리 저장 구성요소의 제2 표면에서 원소의 농도를 증가시키기 위한 수단들을 포함할 수 있으며, 여기서 제1 표면은 제2 표면 반대편이다.
상술한 방법들 및 장치의 일부 예에서, 제2 표면은 제1 표면의 면적보다 큰 면적을 가질 수 있다. 나아가, 제1 표면에서 도펀트의 농도는 제2 표면에서 도펀트의 농도보다 클 수 있고, 제1 표면에서 화학 원소의 농도는 제2 표면에서 화학 원소의 농도보다 클 수 있다. 상술한 방법 및 장치의 일부 예는 비대칭 기하학적 구조 또는 테이퍼 프로파일을 갖고/거나 도펀트의 불균일한 도핑 농도를 갖는 메모리 저장 요소를 갖는 메모리 셀(105-o)을 제조하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다.
메모리 제어기(140-a) 또는 그것의 다양한 부분 구성요소의 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현될 경우, 메모리 제어기(140-a) 및/또는 그것의 다양한 부분 구성요소의 적어도 일부의 기능들은 본 개시에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 다른 프로그램 가능 논리 디바이스, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 실행될 수 있다.
메모리 제어기(140-a) 및/또는 그것의 다양한 부분 구성요소의 적어도 일부는 기능들의 부분들이 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수 있다. 일부 예에서, 메모리 제어기(140-a) 및/또는 그것의 다양한 부분 구성요소의 적어도 일부는 본 개시의 다양한 예에 따른 별도의 그리고 별개의 구성요소일 수 있다. 다른 예들에서, 메모리 제어기(140-a) 및/또는 그것의 다양한 부분 구성요소의 적어도 일부는 이에 제한되지는 않지만 수신기, 송신기, 송수신기, 본 개시에 설명된 하나 이상의 다른 구성요소 또는 본 개시의 다양한 예에 따른 이들의 조합을 비롯하여 하나 이상의 다른 하드웨어 구성요소와 조합될 수 있다.
도 9는 본 개시의 다양한 예에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 디바이스(905)를 포함하는 시스템(900)의 예시적인 도해를 도시한다. 디바이스(905)는 도 1을 참조하여 상술된 바와 같은 메모리 제어기(140)의 구성요소들의 일례이거나 그러한 구성요소들을 포함할 수 있다. 디바이스(905)는 메모리 제어기(140-b) 및 메모리 셀들(105-p)을 포함하는 메모리 어레이(100-b), 기본 입력/출력 시스템(BIOS) 구성요소(915), 프로세서(910), I/O 제어기(925) 및 주변 구성요소들(920)을 포함하는 메모리 어레이(100-b)를 포함하여, 통신을 송수신하기 위한 구성요소들을 포함하는 양방향 음성 및 데이터 통신을 위한 구성요소들을 포함할 수 있다. 이러한 구성요소들은 하나 이상의 버스(예를 들어, 버스(930))를 통해 전자 통신할 수 있다.
메모리 셀들(105)은 여기서 설명된 바와 같이 정보를 저장할 수 있다(즉, 논리 상태의 형태로). 메모리 셀들(105-p)은 예를 들어, 도 4를 참조하여 설명된 바와 같이 메모리 저장 요소를 갖는 자기-선택 메모리 셀들일 수 있다.
BIOS 구성요소(915)는 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소일 수 있으며, 이는 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있다. 또한 BIOS 구성요소들(915)는 프로세서와 다양한 다른 구성요소, 예를 들어, 주변 구성요소들, 입력/출력 제어 구성요소 등 간의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소 (915)는 판독-전용 메모리 (ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(910)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛(CPU)), 마이크로 제어기, ASIC, FPGA, 프로그램 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성요소, 이상 하드웨어 구성 요소 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(710)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우들에서, 메모리 제어기는 프로세서(910)로 통합될 수 있다. 프로세서(910)는 다양한 기능(예를 들어, 자기-선택 메모리에서의 프로그래밍 향상을 지원하는 기능들 또는 작업들)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능한 지시들을 실행하도록 구성될 수 있다.
I/O 제어기(925)는 디바이스(905)에 대한 입력 및 출력 신호들을 관리할 수 있다. I/O 제어기(925)는 또한 디바이스(905)로 통합되지 않는 주변 디바이스들을 관리할 수 있다. 일부 경우에, I/O 제어기(925)은 외부 주변 기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(925)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수있다.
주변 구성요소들(920)은 임의의 입력 또는 출력 디바이스, 또는 그러한 디바이스들을 위한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB (universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다.
입력(935)은 디바이스(905) 또는 그것의 구성 요소들에 입력을 제공하는 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 디바이스들과의 또는 그것들 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(935)은 I/O 제어기(915)에 의해 관리될 수 있고, 주변 구성요소(920)를 통해 디바이스(905)와 상호 작용할 수 있다.
출력(940)은 또한 디바이스(905) 또는 그것의 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(940)의 예들에는 디스플레이, 오디오 스피커들, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등이 포함될 수 있다. 일부 경우에, 출력(940)은 주변 구성요소(들)(920)를 통해 디바이스(905)와 인터페이싱하는 주변 요소일 수 있다. 일부 경우에, 출력(940)은 I/O 제어기(925)에 의해 관리될 수 있다.
디바이스(905)의 구성요소들은 그것들의 기능들을 수행하도록 설계된 회로를 포함할 수 있다. 이는 여기서 설명된 기능들을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들 또는 다른 활성 또는 비활성 요소들을 포함할 수 있다. 디바이스(905)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 디바이스, 개인용 전자 디바이스 또는 그 밖에 유사한 것일 수 있다. 또는 디바이스(905)는 그러한 디바이스의 일 부분 또는 구성요소일 수 있다.
도 10은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 비대칭 메모리 셀들(예를 들어, 비대칭 기하학적 구조들을 갖는 메모리 저장 요소들을 갖는 메모리 셀들)을 갖는 메모리 디바이스를 형성하기 위한 방법 또는 방법들(1000)을 도시하는 흐름도이다. 메모리 셀들은 제1 메모리 셀의 제1 메모리 저장 요소를 도펀트의 제1 도핑 구배로 도핑하고, 제1 메모리 셀을 에칭하여 제1 메모리 셀의 제1 테이퍼를 형성함으로써 형성될 수 있으며, 여기서 도펀트의 제1 도핑 구배는 제1 메모리 셀의 에칭률에 영향을 미치고, 테이퍼는 도펀트에 적어도 기초한다. 도핑 구배는 예를 들어, 요구되는 테이퍼 프로파일에 기초하여 컴퓨터 프로그램에 의해 결정될 수 있다. 메모리 저장 요소는 예를 들어, 스퍼터링, 코-스퍼터링 또는 주입을 위한 장치를 포함할 수 있는 적절한 도핑 장치에 의해 도핑될 수 있다. 메모리 저장 요소는 화학적 에칭, 플라즈마 에칭 또는 화학-기계적 평탄화를 위한 장치를 포함할 수 있는 적절한 에칭 장치에 의해 에칭될 수 있다.
블록(1005)에서, 방법(1000)은 제1 메모리 셀의 제1 메모리 저장 요소를 제1 도펀트 구배로 도핑할 수 있다. 일부 경우에, 제1 메모리 셀은 제1 액세스 라인 및 제2 액세스 라인(예를 들어, 제1 워드 라인 및 제1 디지트 라인)에 결합되고 제1 메모리 저장 요소는 제1 액세스 라인과 제2 액세스 라인 사이에 제1 방향으로 제1 불균일한 도핑 농도의 도펀트로 도핑된다. 일부 예에서, 방법은 제2 메모리 셀의 제2 메모리 저장 요소를 제2 도펀트 구배로 도핑하는 단계를 포함할 수 있다. 일부 경우에, 제2 메모리 셀은 제3 액세스 라인 및 제4 액세스 라인(예를 들어, 제2 워드 라인 및 제2 디지트 라인)에 결합되고 제2 메모리 저장 요소는 제3 액세스 라인과 제4 액세스 라인 사이에 제2 방향으로 제2 불균일한 도핑 농도의 도펀트로 도핑된다. 일부 경우에, 제1 구배 및 제2 구배는 동일한 구배이고, 제1 메모리 셀은 활성 메모리 셀이고 제2 메모리 셀은 불활성 메모리 셀이며, 방법은 제2 메모리 셀에 하나 이상의 전기 펄스를 인가하지 않고 제1 메모리 셀에 하나 이상의 전기 펄스를 인가하는 단계를 포함한다. 일부 경우에, 제1 메모리 셀에 하나 이상의 전기 펄스를 인가하는 단계는 제1 도펀트 구배를 제2 구배와 상이한 도펀트의 농도로 변화시킨다.
블록(1010)에서, 방법(1000)은 제1 메모리 셀을 에칭하여 제1 메모리 셀의 제1 테이퍼를 형성할 수 있다. 일부 예에서, 제1 도펀트 구배는 제1 메모리 셀의 에칭률에 영향을 미치고, 제1 테이퍼는 제1 도펀트 구배에 적어도 부분적으로 기초한다. 일부 경우에, 방법은 제2 메모리 저장 요소를 에칭하여 제2 메모리 셀의 제2 테이퍼를 형성할 수 있다. 일부 경우에, 제2 도펀트 구배는 제2 메모리 셀의 에칭률에 영향을 미치고, 제2 테이퍼는 제2 도펀트 구배에 적어도 기초한다.
앞서 설명된 예들은 소정의 방향으로 단조 증가 또는 감소할 수 있는 테이퍼 프로파일들 및/또는 도핑 구배들에 초점을 맞추고 있지만, 이것이 필요하지는 않다. 예를 들어, 메모리 저장 요소의 요구되는 프로파일/형상이 모래 시계 형상을 포함하는 경우, 에칭 프로세스를 조절하는데 사용될 수있는 대응하는 불균일한 도핑 농도는 메모리 저장 요소의 상단 표면과 하단 표면 사이에 모래 시계 형상의 중간의 보다 낮은 농도에 비해 모래 시계 형상의 양단에 보다 높은 농도를 갖는 방향을 따라 단조롭지 않게 변할 수 있다. 유사하게, 저장 메모리 요소가 보다 넓은 중간 부분으로부터 상단 표면 및 하단 표면의 보다 좁은 단부로 테이퍼되는 배럴-형 테이퍼 프로파일에 대해, 에칭 프로세스를 조절하는데 사용될 수 있는 대응하는 불균일한 도핑 농도는 상단 표면과 하단 표면 사이에 배럴 형상의 중간에서의 보다 높은 농도에 비해 배럴 형상의 양 단부에서 보다 낮은 농도를 갖는 방향을 따라 단조롭지 않게 변할 수 있다.
일부 경우에, 배럴-형 테이퍼 프로파일이 바람직할 수 있다. 예를 들어, 메모리 셀이 소정의 극성을 사용하여 프로그램될 때, 음이온들은 메모리 저장 요소의 하나의 표면(예를 들어, 상단 또는 하단 표면)으로 표류할 수 있고 양이온들은 메모리 저장 요소의 반대 표면(예를 들어, 하단 또는 상단 표면)으로 표류할 수 있다. 대칭 형상으로 된 메모리 셀들과 비교할 때, 배럴-형 테이퍼 프로파일을 갖는 메모리 저장 요소, 또는 메모리 저장 요소의 상단 및 하단 표면들의 폭들이 메모리 저장 요소의 중간 부분의 폭보다 좁은 다른 비대칭 프로파일은 예를 들어, 각 전극에 좁은 접촉 면적들을, 그리고 메모리 저장 요소의 중간에 보다 큰 벌크 이온 저장소를 가짐으로써, 각각의 표면들에서의 양이온들 및/또는 음이온들의 농도를 증가시킬 수 있다.
일부 예에서, 여기에 설명된 바와 같은 장치는 방법(1000)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 도펀트 구배로 제1 메모리 셀의 제1 메모리 저장 요소를 도핑하고, 제1 메모리 셀을 에칭하여 제1 메모리 셀의 제1 테이퍼를 형성하기 위한 특징들, 수단들 또는 명령들(예를 들어, 프로세서에 의해 실행 가능한 명령들을 저장하는 비일시적 컴퓨터 판독 가능한 매체)을 포함할 수 있으며, 여기서 제1 도펀트 구배는 제1 메모리 셀의 에칭률에 영향을 미치고, 여기서 제1 테이퍼는 제1 도펀트 구배에 적어도 부분적으로 기초한다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 셀은 제1 액세스 라인 및 제2 액세스 라인에 결합되고, 제1 메모리 저장 요소를 도핑하는 단계는 제1 액세스 라인과 제2 액세스 라인 사이에 제1 방향으로 제1 메모리 저장 요소에 제1 불균일한 도핑 농도의 도펀트를 포함한다.
여기에 설명된 방법(1000) 및 장치의 일부 예는 제2 도펀트 구배로 제2 메모리 저장 요소를 도핑하고, 제2 메모리 저장 요소를 에칭하여 제2 메모리 셀의 제2 테이퍼를 형성하기 위한 특징들, 수단들 또는 명령들을 더 포함할 수 있으며, 여기서 제2 도펀트 구배는 제2 메모리 셀의 에칭률에 영향을 미치고, 여기서 제2 테이퍼는 제2 도펀트 구배에 적어도 부분적으로 기초하는, 제2 테이퍼를 형성하는 단계를 더 포함한다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 셀은 제1 메모리 데크에 있고 제2 메모리 셀은 제2 메모리 데크에 있다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 셀의 제1 테이퍼가 제2 메모리 셀의 제2 테이퍼와 상이하다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 셀의 제1 테이퍼가 제2 메모리 셀의 제2 테이퍼와 동일하다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제2 메모리 셀은 제3 액세스 라인 및 제4 액세스 라인에 결합되고, 제2 메모리 저장 요소를 도핑하는 단계는 제3 액세스 라인과 제4 액세스 라인 사이에 제2 방향으로 제2 메모리 저장 요소에 제2 불균일한 도핑 농도의 도펀트로 제2 메모리 저장 요소를 도핑한다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 메모리 저장 요소 및 제2 메모리 저장 요소는 칼코게나이드 물질을 포함한다.
여기에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 구배 및 제2 구배는 동일한 구배이고, 제1 메모리 셀은 활성 메모리 셀이며 제2 메모리 셀은 불활성 메모리 셀이다.
여기에 설명된 방법(1000) 및 장치의 일부 예는 제2 메모리 셀에 하나 이상의 전기 펄스를 인가하지 않고 제1 메모리 셀에 하나 이상의 전기 펄스를 인가하는 단계로서, 제1 도펀트 구배를 제2 구배와 상이한 도펀트의 농도로 변화시키는, 하나 이상의 전기 펄스를 인가하기 위한 특징들, 수단들 또는 명령들을 더 포함할 수 있다.
도 11은 본 개시의 예들에 따라 도펀트-조절 에칭을 사용하여 형성될 수 있는 예시적인 메모리 셀들(105-p, 105-q)을 도시한다. 메모리 셀들(105-p, 105-q)은 메모리 저장 요소의 상단 및 하단 표면들의 폭들이 메모리 저장 요소의 중간 부분의 폭보다 좁은 비대칭 기하학적 구조들의 예들을 제공한다. 메모리 셀들(105-p, 105-q)은 동작 극성에 따라, 음이온을 메모리 저장 요소의 하나의 표면에 군집시키고 양이온은 반대 표면에 군집시킬 수 있거나, 또는 그 반대일 수 있는 메모리 저장 요소 프로파일들을 갖는다.
메모리 셀(105-p)의 메모리 저장 요소(220-m)는 배럴-형 테이퍼 프로파일의 일례를 제공하며, 메모리 저장 요소의 중간 부근에서 보다 넓은 폭(315-g)을, 그리고 전극들(205-i, 205-j)과 결합되는 메모리 저장 요소(220-m)의 표면들 부근에서 보다 좁은 폭(315-f, 315-h)을 갖는다. 일부 경우에, 폭(315-f)은 폭(315-h)과 유사하다. 일부 경우에, 폭(315-f)은 폭(315-h)과 상이하다. 대응하는 불균일한 도핑 농도는 메모리 저장 요소의 중간 부근에서 보다 높고 메모리 저장 요소의 상단 및 하단 표면들을 향해 감소한다. 메모리 저장 요소(220-1)는 예를 들어, 전극들(205-i, 205-j)을 통해 액세스 라인들(예를 들어, 워드 라인 및 디지트 라인)에 결합될 수 있다.
메모리 셀(105-q)의 메모리 저장 요소(220-n)는 메모리 저장 요소(220-n)의 상단 및 하단 표면들 부근에서 보다 좁은 폭들(315-i, 315-k)을 갖는 제2 및 제3 부분(들1105, 1115)에 비해 더 넓은 폭(315-j)을 갖는 제1(중간) 부분(1110)을 갖는 계단 프로파일을 갖는 계단 모양 메모리 저장 요소의 일례를 제공한다. 제1 부분(1110)은 제2 및 제3 부분들(1105, 1115)의 도핑 농도보다 더 높은 도핑 농도를 가질 수 있다. 이러한 예에서, 제2 및 제3 부분들(1105, 1115)은 상이한 폭들(315-i, 315-k)을 갖고, 그에 따라 상이한 도핑 농도들을 갖는다. 다른 예들에서, 제2 및 제3 부분들은 동일한 폭 및 동일한 도핑 농도를 가질 수 있다. 메모리 저장 요소(220-n)는 예를 들어, 전극들(205-k, 205-l)을 통해 액세스 라인들(예를 들어, 워드 라인 및 디지트 라인)에 결합될 수 있다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들이 재배열되거나 그 외 다르게 수정될 수 있으며, 다른 구현 예들이 가능하다는 점에 유의해야 한다. 나아가, 상기 방법들 중 둘 이상으로부터의 피처들 또는 단계들은 조합될 수 있다.
여기서 설명된 정보 및 신호들은 다양한 상이한 기술 중 임의의 기술을 사용하여 표현될 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호들을 하나의 신호로서 도시할 수 있으나; 해당 기술분야의 통상의 기술자에 의해 신호가 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것이 이해될 것이다.
여기서 사용될 때, "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지는 않는 전기 회로의 노드를 지칭한다. 그에 따라, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기들 및 저항기들로 이루어지는 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현들도 또한 가능하다. "가상 접지시키는 것" 또는 "가상 접지되는"은 대략 0V에 연결됨을 의미한다.
"전자 통신" 및 "접속된"이라는 용어는 구성요소들 간 전자 흐름을 지원하는 구성요소들 간 관계를 지칭한다. 이는 구성요소들 간 직접 연결이 포함할 수도 있고 중간 구성요소들을 포함할 수도 있다. 서로 전자 통신하거나 접속되는 구성요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예를 들어, 여자된 회로에서) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예를 들어, 여자되지 않은 회로에서) 회로가 여자될 시 전자들 또는 신호들을 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는 스위치의 상태 (즉, 개방 또는 폐쇄)에 관계없이 전자 통신하거나 접속될 수 있다.
"단리된(isolated)"이라는 용어는 현재 전자들이 흐를 수 없는 구성요소들 간 관계를 지칭한다; 구성요소들은 그것들 간에 개방 회로가 있을 경우 서로 단리된다. 예를 들어, 스위치에 의해 물리적으로 연결된 두 구성요소는 스위치가 열려있을 때 서로 단리될 수 있다.
여기서 사용될 때, "단락(shorting)"이라는 용어는 두 개의 구성요소 간 단일 중간 구성요소의 활성화를 통해 문제의 구성요소들 간에 전도로가 확립되는 구성요소들 간 관계를 지칭한다. 예를 들어, 제2 구성요소에 단락되는 제1 구성요소는 두 개의 구성요소 간 스위치가 폐쇄될 때 제2 구성요소와 전자들을 교환할 수 있다. 그에 따라, 단락은 전자 통신하는 구성요소들(또는 선들) 간 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 비롯하여 여기서 논의되는 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 하위 영역들의 전도성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯한 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 반도체 기판의 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단들에 의해 수행될 수 있다.
칼코게나이드 물질들은 황(S), 셀레늄(Se) 및 텔루륨(Te) 원소들 중 적어도 하나를 포함하는 물질들 또는 합금들이다. 여기서 논의되는 상 변화 물질들은 칼코게나이드 물질들일 수 있다. 칼코게나이드 물질들 및 합금들은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-P를 포함할 수 있나, 이에 제한되지는 않는다. 하이픈으로 연결된 화학 조성물 표기법은 여기서 사용될 때, 특정 화합물 또는 합금에 포함되는 원소들을 나타내고 표기된 원소들을 수반하는 모든 화학량론을 나타내는 것으로 의도된다. 예를 들어, Ge-Te은 GexTey(여기서 x 및 y는 임의의 양수일 수 있음)를 포함할 수 있다. 가변 저항 물질들의 다른 예들은 둘 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 이원 금속 산화물 물질들 또는 혼합 원자가 산화물을 포함할 수 있다. 실시 예들은 메모리 셀들의 메모리 요소들과 연관된 특정 가변 저항 물질 또는 물질들로 제한되지는 않는다. 예를 들어, 가변 저항 물질들의 다른 예들이 메모리 요소들을 형성하는데 사용될 수 있고 다른 것들 중에서도 칼코게나이드 물질들, 거대 자기 저항 물질들 또는 폴리머 기반 물질들을 포함할 수 있다.
여기서 설명될 때, 상술한 반도체 기판의 도핑에 더하여, 메모리 셀에서의 칼코게나이드 물질이 후속하는 에칭 단계 동안 메모리 셀의 에칭율에 영향을 미치는 도펀트로 도핑될 수 있다. 일부 예에서, 메모리 셀에서의 칼코게나이드 물질은 메모리 셀의 전도도를 실질적으로 바꾸지 않는 방식으로 도펀트로 도핑될 수 있다. 예를 들어, 칼코게나이드 물질은 칼코게나이드 물질 내 이온들의 이동에 실질적으로 영향을 미치지 않는 농도로 인듐으로 도핑될 수 있다.
여기서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 대부분 캐리어가 전자들이다)이면, FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형(즉, 대부분 캐리어가 홀들이다)이면, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각, n-형 FET 또는 p-형 FET에 인가하면 채널이 전도하게 될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여, 여기에 제시된 설명은 예시적인 구성들을 설명하고 구현될 수 있거나 본 청구범위의 범위 내에 있는 모든 예를 나타내지는 않는다. 여기서 사용된 "대표적인"이라는 용어는 "예, 사례 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이러한 구체적인 세부 사항들 없이도 실시될 수 있다. 일부 사례에서, 주지된 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성요소는 참조 라벨 다음 유사한 구성요소들을 구별하는 대시 기호 및 제2 라벨이 뒤따르는 것에 의해 구별될 수 있다. 본 명세서에서 단지 제1 참조 라벨이 사용될 경우, 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 구성요소에 설명이 적용 가능하다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술및 기법을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다.
여기서의 개시와 관련되어 설명된 다양한 예시적인 블록 및 모듈은 여기서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상적인 프로세서, 제어기, 마이크로 제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, 디지털 신호 프로세서(DSP) 및 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련되는 하나 이상의 마이크로 프로세서 또는 임의의 다른 그러한 구성)으로 구현될 수도 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능한 매체 상에 하나 이상의 지시 또는 코드로서 저장되거나 송신될 수 있다. 다른 예들 및 구현들이 본 개시 내용 및 첨부된 청구범위의 범위 내이다. 예를 들어, 소프트웨어의 성질에 기인하여, 상술된 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수도 있다. 또한, 청구범위를 비롯하여 여기서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전달하는 것을 가능하게 하는 임의의 매체를 비롯하여 비일시적 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 비일시적 저장 매체는 범용 또는 전용 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한 없이, 비일시적 컴퓨터 판독 가능 매체는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 수송 또는 저장하는 데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 액세스될 수 있는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들 또는 임의의 다른 비일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 적절하게 컴퓨터 판독 가능 매체로 칭해진다. 예를 들어, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 사용하여 웹 사이트, 서버 또는 다른 원격 소스에서 소프트웨어가 전송된다면, 동축 케이블, 광섬유 케이블, 연선, DSL 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는 여기서 사용될 때, CD, 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 이때 디스크들(disks)은 일반적으로 데이터를 자기적으로 재생하는 한편 디스크들(discs)은 데이터를 레이저로 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
여기서의 설명은 해당 기술분야의 통상의 기술자가 본 개시 내용을 제조 또는 사용할 수 있게 하기 위해 제공된다. 해당 기술분야의 통상의 기술자들에게 본 개시에 대한 다양한 변형이 쉽게 이해될 것이고, 여기에 정의된 일반적 원리들은 본 개시의 범위에서 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 여기서 설명된 예들 및 설계들로 제한되지 않고, 여기에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.
Claims (41)
- 메모리 디바이스로서,
제1 액세스 라인;
제2 액세스 라인; 및
상기 제1 액세스 라인 및 상기 제2 액세스 라인과 결합되는 메모리 셀로서, 상기 메모리 셀은 도펀트로 도핑되는 메모리 저장 요소를 포함하고, 상기 메모리 저장 요소는 상기 제1 액세스 라인과 상기 제2 액세스 라인 사이에 제1 방향으로 불균일한 상기 도펀트의 농도를 갖고, 상기 메모리 저장 요소는 상기 메모리 저장 요소 내의 상기 도펀트의 상기 농도의 변화에 의해 적어도 부분적으로 초래된 에칭된 테이퍼를 갖는, 상기 메모리 셀을 포함하는, 메모리 디바이스. - 청구항 1에 있어서, 상기 메모리 저장 요소의 상기 에칭된 테이퍼는 상기 메모리 저장 요소의 도펀트-조절 에칭에 의한 것인, 메모리 디바이스.
- 청구항 1에 있어서, 상기 도펀트의 상기 농도의 상기 변화는 상기 에칭된 테이퍼를 형성하기 위해 상기 메모리 저장 요소의 에칭율에 영향을 미치는, 메모리 디바이스.
- 청구항 1에 있어서, 상기 메모리 셀은 상기 제1 액세스 라인과 결합되는 제1 표면 및 상기 제2 액세스 라인과 결합되는 제2 표면을 포함하며, 상기 제1 방향에서 상기 도펀트의 상기 농도의 상기 변화에 따라 상기 제1 표면의 제1 면적이 상기 제2 표면의 제2 면적보다 큰, 메모리 디바이스.
- 청구항 4에 있어서, 상기 제1 표면의 상기 제1 면적 및 상기 제2 표면의 상기 제2 면적은 상기 메모리 셀이 논리 상태를 저장할 때 상기 제2 액세스 라인에 또는 부근에 이온들을 군집시킴으로써 상기 메모리 셀과 연관된 감지 윈도우를 획정하도록 구성되는 비를 결정하는, 메모리 디바이스.
- 청구항 1에 있어서, 상기 도펀트의 상기 농도는 제1 도핑 농도로부터 제2 도핑 농도로 증가하는, 메모리 디바이스.
- 청구항 1에 있어서, 상기 메모리 저장 요소의 상기 도펀트의 상기 농도는 상기 제2 액세스 라인보다 상기 제1 액세스 라인에서 더 높은, 메모리 디바이스.
- 청구항 1에 있어서, 상기 메모리 저장 요소는 칼코게나이드 물질인, 메모리 디바이스.
- 청구항 1에 있어서, 상기 도펀트는 인듐인, 메모리 디바이스.
- 청구항 1에 있어서, 상기 메모리 셀은 상기 제1 액세스 라인과 결합되는 제1 표면을 갖는 제1 부분, 상기 제2 액세스 라인과 결합되는 제2 표면을 갖는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에 단면적을 갖는 제3 부분을 포함하고, 상기 제1 방향에서 상기 도펀트의 상기 농도의 상기 변화에 따라 상기 제1 방향의 제1 면적 및 상기 제2 표면의 제2 면적이 둘 다 상기 제3 부분의 상기 단면적보다 작은, 메모리 디바이스.
- 메모리 디바이스로서,
메모리 셀들의 제1 데크로서:
제1 액세스 라인;
제2 액세스 라인; 및
상기 제1 액세스 라인과 결합되는 제1 하단 표면 및 상기 제1 하단 표면 반대편의 제1 상단 표면을 갖는 제1 메모리 셀로서, 상기 제1 상단 표면은 상기 제2 액세스 라인과 결합되며, 상기 제1 메모리 셀은 도펀트의 제1 도핑 구배 및 상기 제1 도핑 구배에 의해 적어도 부분적으로 초래된 에칭된 프로파일인 제1 테이퍼 프로파일을 갖는, 상기 제1 메모리 셀을 포함하는, 상기 제1 데크; 및
메모리 셀들의 제2 데크로서:
제3 액세스 라인;
제4 액세스 라인; 및
상기 제4 액세스 라인과 결합되는 제2 하단 표면 및 상기 제2 하단 표면 반대편의 제2 상단 표면을 갖는 제2 메모리 셀로서, 상기 제2 상단 표면은 상기 제3 액세스 라인과 결합되며, 상기 제2 메모리 셀은 상기 도펀트의 제2 도핑 구배 및 상기 제2 도핑 구배에 대응하는 제2 에칭된 테이퍼 프로파일을 갖는, 상기 제2 메모리 셀을 포함하는, 상기 제2 데크를 포함하는, 메모리 디바이스. - 청구항 11에 있어서, 상기 제1 도핑 구배는 상기 제1 메모리 셀에서의 상기 도펀트의 제1 도핑 농도가 상기 제1 하단 표면으로부터 상기 제1 상단 표면으로 감소되도록 하고, 상기 제2 도핑 구배는 상기 제2 메모리 셀에서의 상기 도펀트의 제2 도핑 농도가 상기 제2 상단 표면으로부터 상기 제2 하단 표면으로 감소되도록 하는, 메모리 디바이스
- 청구항 11에 있어서, 상기 제1 액세스 라인 및 상기 제3 액세스 라인이 결합되는, 메모리 디바이스.
- 청구항 11에 있어서, 상기 제2 액세스 라인 및 상기 제4 액세스 라인이 결합되는, 메모리 디바이스.
- 청구항 11에 있어서, 상기 제1 데크 상의 상기 제1 메모리 셀의 상기 제1 도핑 구배는 상기 제2 데크 상의 상기 제2 메모리 셀의 상기 제2 도핑 구배의 역인, 메모리 디바이스.
- 청구항 11에 있어서, 상기 제2 도핑 구배가 상기 제1 도핑 구배와 동일한, 메모리 디바이스.
- 청구항 11에 있어서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀은 칼코게나이드 물질을 포함하는, 메모리 디바이스.
- 청구항 11에 있어서,
메모리 셀들의 제3 데크로서:
제5 액세스 라인;
제6 액세스 라인; 및
상기 제6 액세스 라인과 결합되는 제3 하단 표면 및 상기 제3 하단 표면 반대편의 제3 상단 표면을 갖는 제3 메모리 셀로서, 상기 제3 상단 표면은 상기 제5 액세스 라인과 결합되며, 상기 제3 메모리 셀은 상기 도펀트의 상기 제1 도핑 구배를 갖는, 상기 제3 메모리 셀을 포함하는, 상기 제3 데크; 및
메모리 셀들의 제4 데크로서:
제7 액세스 라인;
제8 액세스 라인; 및
상기 제8 액세스 라인과 결합되는 제4 하단 표면 및 상기 제4 하단 표면 반대편의 제4 상단 표면을 갖는 제4 메모리 셀로서, 상기 제4 상단 표면은 상기 제8 액세스 라인과 결합되며, 상기 제4 메모리 셀은 상기 도펀트의 상기 제2 도핑 구배를 갖는, 상기 제4 메모리 셀을 포함하는, 상기 제4 데크를 포함하며,
상기 제5 액세스 라인 및 상기 제3 액세스 라인이 결합되고, 상기 제8 액세스 라인 및 상기 제6 액세스 라인이 결합되는, 메모리 디바이스. - 메모리 디바이스로서,
메모리 셀들의 제1 데크로서:
제1 액세스 라인;
제2 액세스 라인; 및
상기 제1 액세스 라인과 결합되는 제1 하단 표면 및 상기 제1 하단 표면 반대편의 제1 상단 표면을 갖는 제1 메모리 셀로서, 상기 제1 상단 표면은 상기 제2 액세스 라인과 결합되며, 상기 제1 메모리 셀은 도펀트로 도핑되고 상기 제1 하단 표면과 상기 제1 상단 표면 사이에 제1 테이퍼 프로파일을 갖고, 상기 제1 테이퍼 프로파일은 상기 제1 메모리 셀의 상기 도펀트의 농도의 변화에 의해 적어도 부분적으로 초래된 에칭된 프로파일인, 상기 제1 메모리 셀을 포함하는, 상기 제1 데크; 및
메모리 셀들의 제2데크로서:
제3 액세스 라인;
제4 액세스 라인; 및
상기 제4 액세스 라인과 결합되는 제2 하단 표면 및 상기 제2 하단 표면 반대편의 제2 상단 표면을 갖는 제2 메모리 셀로서, 상기 제2 상단 표면은 상기 제3 액세스 라인과 결합되며, 상기 제2 메모리 셀은 상기 제2 하단 표면과 상기 제2 상단 표면 사이에 제2 테이퍼 프로파일을 갖는, 상기 제2 메모리 셀을 포함하는, 상기 제2 데크를 포함하는, 메모리 디바이스. - 청구항 19에 있어서, 상기 제1 테이퍼 프로파일을 갖는 상기 제1 메모리 셀은 상기 제1 하단 표면으로부터 상기 제1 상단 표면으로 테이퍼되고, 상기 제2 테이퍼 프로파일을 갖는 상기 제2 메모리 셀은 상기 제2 상단 표면으로부터 상기 제2 하단 표면으로 테이퍼되는, 메모리 디바이스.
- 청구항 19에 있어서, 상기 제1 액세스 라인 및 상기 제3 액세스 라인이 결합되는, 메모리 디바이스.
- 청구항 19에 있어서, 상기 제2 액세스 라인 및 상기 제4 액세스 라인이 결합되는, 메모리 디바이스.
- 청구항 19에 있어서, 상기 제1 데크에서의 상기 제1 메모리 셀의 상기 제1 테이퍼 프로파일은 상기 제2 데크에서의 상기 제2 메모리 셀의 상기 제2 테이퍼 프로파일의 거울상(reflection)인, 메모리 디바이스.
- 청구항 19에 있어서, 상기 제2 테이퍼 프로파일이 상기 제1 테이퍼 프로파일과 동일한, 메모리 디바이스.
- 청구항 19에 있어서, 상기 제1 메모리 셀의 상기 도펀트의 상기 농도는 상기 제1 액세스 라인과 상기 제2 액세스 라인 사이에서 제1 방향으로 불균일한, 메모리 디바이스.
- 청구항 19에 있어서,
메모리 셀들의 제3 데크로서:
제5 액세스 라인;
제6 액세스 라인; 및
상기 제5 액세스 라인과 결합되는 제3 하단 표면 및 상기 제3 하단 표면 반대편의 제3 상단 표면을 갖는 제3 메모리 셀로서, 상기 제3 상단 표면은 상기 제6 액세스 라인과 결합되며, 상기 제3 메모리 셀은 상기 제1 테이퍼 프로파일을 갖는, 상기 제3 메모리 셀을 포함하는, 상기 제3 데크;
메모리 셀들의 제4 데크로서:
제7 액세스 라인;
제8 액세스 라인; 및
상기 제8 액세스 라인과 결합되는 제4 하단 표면 및 상기 제4 하단 표면 반대편의 제4 상단 표면을 갖는 제4 메모리 셀로서, 상기 제4 상단 표면은 상기 제7 액세스 라인과 결합되며, 상기 제4 메모리 셀은 상기 제2 테이퍼 프로파일을 갖는, 상기 제4 메모리 셀을 포함하는, 상기 제4 데크를 포함하며,
상기 제5 액세스 라인 및 상기 제3 액세스 라인이 결합되고, 상기 제8 액세스 라인 및 상기 제6 액세스 라인이 결합되는, 메모리 디바이스. - 방법으로서,
제1 메모리 셀의 제1 메모리 저장 요소를 제1 도펀트 구배로 도핑하는 단계; 및
상기 제1 메모리 셀을 에칭하여 상기 제1 메모리 셀의 제1 테이퍼를 형성하는 단계로서, 상기 제1 도펀트 구배는 상기 제1 메모리 셀의 에칭률에 영향을 미치고, 상기 제1 테이퍼는 상기 제1 도펀트 구배에 적어도 부분적으로 기초하는, 상기 제1 테이퍼를 형성하는 단계를 포함하는, 방법. - 청구항 27에 있어서, 상기 제1 메모리 셀은 제1 액세스 라인 및 제2 액세스 라인에 결합되고, 상기 제1 메모리 저장 요소를 도핑하는 단계는 상기 제1 액세스 라인과 상기 제2 액세스 라인 사이에 제1 방향으로 상기 제1 메모리 저장 요소에 제1 불균일한 도핑 농도의 상기 도펀트를 포함하는, 방법.
- 청구항 27에 있어서,
제2 메모리 저장 요소를 제2 도펀트 구배로 도핑하는 단계; 및
상기 제2 메모리 저장 요소를 에칭하여 제2 메모리 셀의 제2 테이퍼를 형성하는 단계로서, 상기 제2 도펀트 구배는 상기 제2 메모리 셀의 에칭률에 영향을 미치고, 상기 제2 테이퍼는 상기 제2 도펀트 구배에 적어도 부분적으로 기초하는, 상기 제2 테이퍼를 형성하는 단계를 더 포함하는, 방법. - 청구항 29에 있어서, 상기 제1 메모리 셀은 제1 메모리 데크에 있고 상기 제2 메모리 셀은 제2 메모리 데크에 있는, 방법.
- 청구항 29에 있어서, 상기 제1 메모리 셀의 상기 제1 테이퍼가 상기 제2 메모리 셀의 상기 제2 테이퍼와 상이한, 방법.
- 청구항 29에 있어서, 상기 제1 메모리 셀의 상기 제1 테이퍼가 상기 제2 메모리 셀의 상기 제2 테이퍼와 동일한, 방법
- 청구항 29에 있어서, 상기 제2 메모리 셀은 제3 액세스 라인 및 제4 액세스 라인에 결합되고, 상기 제2 메모리 저장 요소를 도핑하는 단계는 상기 제3 액세스 라인과 상기 제4 액세스 라인 사이에 제2 방향으로 상기 제2 메모리 저장 요소에 제2 불균일한 도핑 농도의 상기 도펀트로 상기 제2 메모리 저장 요소를 도핑하는 단계를 포함하는, 방법.
- 청구항 29에 있어서, 상기 제1 메모리 저장 요소 및 상기 제2 메모리 저장 요소는 칼코게나이드 물질을 포함하는, 방법.
- 청구항 29에 있어서, 상기 제1 도펀트 구배 및 상기 제2 도펀트 구배는 동일한 구배이고, 상기 제1 메모리 셀은 활성 메모리 셀이고 상기 제2 메모리 셀은 불활성 메모리 셀이며, 상기 방법은:
상기 제2 메모리 셀에 하나 이상의 전기 펄스를 인가하지 않고 상기 제1 메모리 셀에 상기 하나 이상의 전기 펄스를 인가하는 단계로서, 상기 제1 도펀트 구배를 상기 제2 도펀트 구배와 상이한 상기 도펀트의 농도로 변화시키는, 상기 하나 이상의 전기 펄스를 인가하는 단계를 더 포함하는, 방법. - 메모리 디바이스로서,
제1 액세스 라인;
제2 액세스 라인; 및
상기 제1 액세스 라인 및 상기 제2 액세스 라인과 결합되는 메모리 셀로서, 제1 폭 및 도펀트의 제1 도핑 농도를 갖는 칼코게나이드 메모리 저장 요소의 제1 부분, 및 제2 폭 및 상기 도펀트의 제2 도핑 농도를 갖는 상기 칼코게나이드 메모리 저장 요소의 제2 부분을 포함하며, 상기 칼코게나이드 메모리 저장 요소는 상기 제1 도핑 농도와 상기 제2 도핑 농도의 차이에 의해 적어도 부분적으로 초래된 에칭된 스텝 프로파일을 갖는, 상기 메모리 셀을 포함하는, 메모리 디바이스. - 청구항 36에 있어서, 상기 제1 도핑 농도가 상기 제2 도핑 농도와 상이한 것에 적어도 부분적으로 기초하여 상기 칼코게나이드 메모리 저장 요소의 상기 제1 부분의 상기 제1 폭이 상기 칼코게나이드 메모리 저장 요소의 상기 제2 부분의 상기 제2 폭과 상이한, 메모리 디바이스.
- 청구항 36에 있어서, 상기 칼코게나이드 메모리 저장 요소의 상기 제1 부분이 상기 제1 액세스 라인에 결합되고 상기 제1 도핑 농도가 상기 제2 도핑 농도보다 높은, 메모리 디바이스.
- 청구항 36에 있어서, 상기 칼코게나이드 메모리 저장 요소의 상기 제1 부분의 상기 제1 폭은 상기 칼코게나이드 메모리 저장 요소의 상기 제2 부분의 상기 제2 폭과 동일하고 상기 제1 도핑 농도는 상기 제2 도핑 농도와 상이한, 메모리 디바이스.
- 청구항 36에 있어서, 상기 메모리 셀은 제3 폭 및 상기 도펀트의 제3 도핑 농도를 갖는 상기 칼코게나이드 메모리 저장 요소의 제3 부분을 포함하고, 상기 제3 도핑 농도가 상기 제1 도핑 농도 및 상기 제2 도핑 농도와 상이한 것에 적어도 부분적으로 기초하여 상기 제3 폭이 상기 제1 폭 및 상기 제2 폭보다 큰, 메모리 디바이스.
- 청구항 36에 있어서, 상기 도펀트는 인듐인, 메모리 디바이스.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10424374B2 (en) | 2017-04-28 | 2019-09-24 | Micron Technology, Inc. | Programming enhancement in self-selecting memory |
| US10854813B2 (en) * | 2018-02-09 | 2020-12-01 | Micron Technology, Inc. | Dopant-modulated etching for memory devices |
| US10693065B2 (en) | 2018-02-09 | 2020-06-23 | Micron Technology, Inc. | Tapered cell profile and fabrication |
| US10424730B2 (en) | 2018-02-09 | 2019-09-24 | Micron Technology, Inc. | Tapered memory cell profiles |
| KR102549544B1 (ko) * | 2018-09-03 | 2023-06-29 | 삼성전자주식회사 | 메모리 장치 |
| US10796729B2 (en) | 2019-02-05 | 2020-10-06 | Micron Technology, Inc. | Dynamic allocation of a capacitive component in a memory device |
| US11194726B2 (en) | 2019-02-25 | 2021-12-07 | Micron Technology, Inc. | Stacked memory dice for combined access operations |
| US10861862B1 (en) * | 2019-06-24 | 2020-12-08 | Wuxi Petabyte Technologies Co, Ltd. | Ferroelectric memory devices |
| US11309490B2 (en) * | 2020-02-10 | 2022-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and methods of forming the same |
| US11818899B2 (en) * | 2020-11-03 | 2023-11-14 | Samsung Electronics Co., Ltd. | Semiconductor device including layers with different chalcogen compounds and semiconductor apparatus including the same |
| JP2022111856A (ja) * | 2021-01-20 | 2022-08-01 | ソニーセミコンダクタソリューションズ株式会社 | スイッチ素子およびメモリ装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070097739A1 (en) | 2005-11-02 | 2007-05-03 | Thomas Happ | Phase change memory cell including multiple phase change material portions |
| KR100810617B1 (ko) | 2007-02-09 | 2008-03-06 | 삼성전자주식회사 | 멀티 비트 상전이 메모리소자 및 그 제조방법 |
| JP2009218259A (ja) * | 2008-03-07 | 2009-09-24 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| JP2012160710A (ja) | 2011-02-01 | 2012-08-23 | Macronix International Co Ltd | ドープされた相変化材料を形成するための複合ターゲットのスパッタリング |
| KR101952879B1 (ko) | 2011-02-01 | 2019-02-28 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | 도핑된 상 변화 재료를 형성하기 위한 복합 타겟의 스퍼터링 |
Family Cites Families (91)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950027954A (ko) * | 1994-03-17 | 1995-10-18 | 김주용 | 반도체 소자의 콘택홀 형성방법 |
| CN100391004C (zh) * | 2002-10-30 | 2008-05-28 | 株式会社半导体能源研究所 | 半导体装置以及半导体装置的制作方法 |
| US20040099926A1 (en) * | 2002-11-22 | 2004-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and light-emitting device, and methods of manufacturing the same |
| JP4554152B2 (ja) * | 2002-12-19 | 2010-09-29 | 株式会社半導体エネルギー研究所 | 半導体チップの作製方法 |
| US6885590B1 (en) * | 2003-01-14 | 2005-04-26 | Advanced Micro Devices, Inc. | Memory device having A P+ gate and thin bottom oxide and method of erasing same |
| US7049652B2 (en) | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
| DE102004020575B3 (de) | 2004-04-27 | 2005-08-25 | Infineon Technologies Ag | Halbleiterspeicherbauelement in Cross-Point-Architektur |
| US7259038B2 (en) | 2005-01-19 | 2007-08-21 | Sandisk Corporation | Forming nonvolatile phase change memory cell having a reduced thermal contact area |
| US8110863B2 (en) | 2005-06-01 | 2012-02-07 | Sandisk 3D Llc | TFT charge storage memory cell having high-mobility corrugated channel |
| US20070054460A1 (en) | 2005-06-23 | 2007-03-08 | Atmel Corporation | System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop |
| US20070010082A1 (en) | 2005-07-05 | 2007-01-11 | Cay-Uwe Pinnow | Structure and method for manufacturing phase change memories with particular switching characteristics |
| KR101369864B1 (ko) | 2005-08-12 | 2014-03-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제조방법 |
| JP2007073779A (ja) | 2005-09-07 | 2007-03-22 | Elpida Memory Inc | 不揮発性メモリ素子及びその製造方法 |
| US7723692B2 (en) | 2005-11-21 | 2010-05-25 | Fujifilm Corporation | Solid state radiation sensor and manufacturing method of the same |
| US20070238225A1 (en) | 2006-04-07 | 2007-10-11 | Guy Wicker | Phase change memory with improved temperature stability |
| US8896045B2 (en) | 2006-04-19 | 2014-11-25 | Infineon Technologies Ag | Integrated circuit including sidewall spacer |
| TWI312189B (en) * | 2006-07-04 | 2009-07-11 | Macronix Int Co Ltd | Memory device and manufacturing method and operating method thereof |
| US7688618B2 (en) | 2006-07-18 | 2010-03-30 | Qimonda North America Corp. | Integrated circuit having memory having a step-like programming characteristic |
| US8084799B2 (en) | 2006-07-18 | 2011-12-27 | Qimonda Ag | Integrated circuit with memory having a step-like programming characteristic |
| US7800092B2 (en) | 2006-08-15 | 2010-09-21 | Micron Technology, Inc. | Phase change memory elements using energy conversion layers, memory arrays and systems including same, and methods of making and using |
| US8003972B2 (en) | 2006-08-30 | 2011-08-23 | Micron Technology, Inc. | Bottom electrode geometry for phase change memory |
| US20080096344A1 (en) * | 2006-10-24 | 2008-04-24 | Macronix International Co., Ltd. | Method for Manufacturing a Resistor Random Access Memory with a Self-Aligned Air Gap insulator |
| TWI327381B (en) * | 2006-10-27 | 2010-07-11 | Macronix Int Co Ltd | Apparatus, fabrication method and operating method and for non-volatile multi-bit memory |
| US7656697B2 (en) | 2007-03-29 | 2010-02-02 | Qimonda Ag | Integrated circuit having a resistively switching memory and method |
| US7786461B2 (en) | 2007-04-03 | 2010-08-31 | Macronix International Co., Ltd. | Memory structure with reduced-size memory element between memory material portions |
| US7808028B2 (en) * | 2007-04-18 | 2010-10-05 | International Business Machines Corporation | Trench structure and method of forming trench structure |
| US8368044B2 (en) | 2007-04-20 | 2013-02-05 | Nxp B.V. | Electronic device comprising a convertible structure |
| US7550313B2 (en) | 2007-07-21 | 2009-06-23 | International Business Machines Corporation | Method for delineation of phase change memory (PCM) cells separated by PCM and upper electrode regions modified to have high film resistivity |
| JP5885285B2 (ja) | 2007-11-07 | 2016-03-15 | サイプレス セミコンダクター コーポレーション | 不揮発性メモリ用可変抵抗およびその製造方法並びに不揮発性メモリ |
| JP5159270B2 (ja) | 2007-11-22 | 2013-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR20090077232A (ko) | 2008-01-10 | 2009-07-15 | 삼성전자주식회사 | 상변화층 및 그를 포함하는 상변화 메모리 소자 |
| JP5451740B2 (ja) | 2008-04-01 | 2014-03-26 | エヌエックスピー ビー ヴィ | 多重ビット相変化メモリセル |
| US7825398B2 (en) | 2008-04-07 | 2010-11-02 | Macronix International Co., Ltd. | Memory cell having improved mechanical stability |
| US8179713B2 (en) | 2008-06-03 | 2012-05-15 | Panasonic Corporation | Nonvolatile memory element, nonvolatile memory device, and nonvolatile semiconductor device |
| JP5288933B2 (ja) | 2008-08-08 | 2013-09-11 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US7772583B2 (en) | 2008-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory devices and methods of forming the same |
| IT1392578B1 (it) | 2008-12-30 | 2012-03-09 | St Microelectronics Rousset | Metodo di programmazione multilivello di celle di memoria a cambiamento di fase utilizzante impulsi di reset adattativi |
| JP5367400B2 (ja) | 2009-02-12 | 2013-12-11 | 株式会社東芝 | 半導体記憶装置、及びその製造方法 |
| US8153488B2 (en) | 2009-03-24 | 2012-04-10 | Kabushiki Kaisha Toshiba | Method for manufacturing nonvolatile storage device |
| JP4810581B2 (ja) | 2009-03-25 | 2011-11-09 | 株式会社東芝 | 不揮発性記憶装置 |
| US8193522B2 (en) | 2009-04-09 | 2012-06-05 | Qualcomm Incorporated | Diamond type quad-resistor cells of PRAM |
| US8363463B2 (en) * | 2009-06-25 | 2013-01-29 | Macronix International Co., Ltd. | Phase change memory having one or more non-constant doping profiles |
| KR20110015934A (ko) | 2009-08-10 | 2011-02-17 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 프로그램 방법 |
| US8278641B2 (en) | 2009-12-23 | 2012-10-02 | Intel Corporation | Fabricating current-confining structures in phase change memory switch cells |
| US8847186B2 (en) | 2009-12-31 | 2014-09-30 | Micron Technology, Inc. | Self-selecting PCM device not requiring a dedicated selector transistor |
| DK2544679T3 (da) | 2010-03-12 | 2019-07-22 | Omeros Corp | Pde10-inhibitorer og relaterede sammensætninger og fremgangsmåder |
| JP2011216768A (ja) | 2010-04-01 | 2011-10-27 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US8729521B2 (en) | 2010-05-12 | 2014-05-20 | Macronix International Co., Ltd. | Self aligned fin-type programmable memory cell |
| WO2012033106A1 (ja) * | 2010-09-10 | 2012-03-15 | 独立行政法人科学技術振興機構 | メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法 |
| US8502343B1 (en) * | 2010-11-17 | 2013-08-06 | The University Of Toledo | Nanoelectric memristor device with dilute magnetic semiconductors |
| WO2012114744A1 (ja) | 2011-02-23 | 2012-08-30 | パナソニック株式会社 | 不揮発性記憶素子及びその製造方法 |
| JP5439419B2 (ja) | 2011-03-18 | 2014-03-12 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2013016530A (ja) | 2011-06-30 | 2013-01-24 | Sony Corp | 記憶素子およびその製造方法ならびに記憶装置 |
| US8536561B2 (en) | 2011-10-17 | 2013-09-17 | Micron Technology, Inc. | Memory cells and memory cell arrays |
| JP5780948B2 (ja) | 2011-12-22 | 2015-09-16 | 日立建機株式会社 | アキシャルピストン式液圧ポンプ |
| US9496491B2 (en) | 2012-05-21 | 2016-11-15 | Micron Technology, Inc. | Methods of forming a metal chalcogenide material and related methods of forming a memory cell |
| US8993374B2 (en) * | 2012-08-03 | 2015-03-31 | Micron Technology, Inc. | Phase change material gradient structures and methods |
| US8796098B1 (en) * | 2013-02-26 | 2014-08-05 | Cypress Semiconductor Corporation | Embedded SONOS based memory cells |
| US9343668B2 (en) * | 2013-03-14 | 2016-05-17 | Crossbar, Inc. | Low temperature in-situ doped silicon-based conductor material for memory cell |
| KR101431656B1 (ko) | 2013-04-05 | 2014-08-21 | 한국과학기술연구원 | 저머늄 및 셀레늄을 이용한 칼코지나이드 스위칭 소자 및 그 제조방법 |
| JP2014216553A (ja) * | 2013-04-26 | 2014-11-17 | 株式会社東芝 | 抵抗変化型記憶装置 |
| GB2515100A (en) | 2013-06-14 | 2014-12-17 | Ibm | Phase-change memory cells |
| US20150028280A1 (en) | 2013-07-26 | 2015-01-29 | Micron Technology, Inc. | Memory cell with independently-sized elements |
| US9257431B2 (en) | 2013-09-25 | 2016-02-09 | Micron Technology, Inc. | Memory cell with independently-sized electrode |
| CN104517987B (zh) | 2013-09-27 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储控制单元、集成电路及集成电路的制造方法 |
| US9176020B2 (en) | 2013-10-01 | 2015-11-03 | Freescale Semiconductor, Inc. | Pressure sensor having multiple pressure cells and sensitivity estimation methodology |
| KR20150085155A (ko) | 2014-01-13 | 2015-07-23 | 에스케이하이닉스 주식회사 | 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법 |
| US9806129B2 (en) | 2014-02-25 | 2017-10-31 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
| US9362338B2 (en) | 2014-03-03 | 2016-06-07 | Sandisk Technologies Inc. | Vertical thin film transistors in non-volatile storage systems |
| US9564582B2 (en) | 2014-03-07 | 2017-02-07 | Applied Materials, Inc. | Method of forming magnetic tunneling junctions |
| DE102014103303A1 (de) | 2014-03-12 | 2015-10-01 | Universität Konstanz | Verfahren zum Herstellen von Solarzellen mit simultan rückgeätzten dotierten Bereichen |
| US9324423B2 (en) | 2014-05-07 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for bi-directional access of cross-point arrays |
| US9455301B2 (en) * | 2014-05-20 | 2016-09-27 | Sandisk Technologies Llc | Setting channel voltages of adjustable resistance bit line structures using dummy word lines |
| JP6489480B2 (ja) | 2014-06-12 | 2019-03-27 | パナソニックＩｐマネジメント株式会社 | 不揮発性記憶装置およびその製造方法 |
| KR20160006028A (ko) | 2014-07-08 | 2016-01-18 | 삼성전자주식회사 | 저항 변화 메모리 장치 |
| US10056143B2 (en) * | 2015-09-08 | 2018-08-21 | Arm Ltd. | Correlated electron switch programmable fabric |
| US9847481B2 (en) | 2015-10-27 | 2017-12-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal landing on top electrode of RRAM |
| US10134470B2 (en) | 2015-11-04 | 2018-11-20 | Micron Technology, Inc. | Apparatuses and methods including memory and operation of same |
| US10128262B2 (en) * | 2015-12-26 | 2018-11-13 | Intel Corporation | Vertical memory having varying storage cell design through the storage cell stack |
| US9553265B1 (en) | 2016-01-14 | 2017-01-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM device with data storage layer having increased height |
| US9607691B1 (en) * | 2016-02-17 | 2017-03-28 | Micron Technology, Inc. | Memory cell architecture for multilevel cell programming |
| KR20170099214A (ko) | 2016-02-23 | 2017-08-31 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 제조 방법 |
| US9923139B2 (en) * | 2016-03-11 | 2018-03-20 | Micron Technology, Inc. | Conductive hard mask for memory device formation |
| KR102495000B1 (ko) | 2016-03-18 | 2023-02-02 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
| US9799381B1 (en) | 2016-09-28 | 2017-10-24 | Intel Corporation | Double-polarity memory read |
| US10424374B2 (en) | 2017-04-28 | 2019-09-24 | Micron Technology, Inc. | Programming enhancement in self-selecting memory |
| US10566519B2 (en) | 2017-08-18 | 2020-02-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a flat bottom electrode via (BEVA) top surface for memory |
| JP2019057660A (ja) | 2017-09-22 | 2019-04-11 | 東芝メモリ株式会社 | メモリデバイス |
| US10424730B2 (en) | 2018-02-09 | 2019-09-24 | Micron Technology, Inc. | Tapered memory cell profiles |
| US10854813B2 (en) * | 2018-02-09 | 2020-12-01 | Micron Technology, Inc. | Dopant-modulated etching for memory devices |
| US10693065B2 (en) | 2018-02-09 | 2020-06-23 | Micron Technology, Inc. | Tapered cell profile and fabrication |
-
2018
- 2018-02-09 US US15/893,110 patent/US10854813B2/en active Active
-
2019
- 2019-01-29 WO PCT/US2019/015678 patent/WO2019156856A1/en unknown
- 2019-01-29 EP EP19752050.5A patent/EP3750185A4/en active Pending
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- 2019-01-29 KR KR1020207022822A patent/KR102447260B1/ko active IP Right Grant
- 2019-01-29 JP JP2020541947A patent/JP7123151B2/ja active Active
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- 2019-01-30 TW TW108103433A patent/TWI754793B/zh active
-
2020
- 2020-10-13 US US17/069,380 patent/US11800816B2/en active Active
-
2023
- 2023-09-29 US US18/374,925 patent/US20240049610A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070097739A1 (en) | 2005-11-02 | 2007-05-03 | Thomas Happ | Phase change memory cell including multiple phase change material portions |
| KR100810617B1 (ko) | 2007-02-09 | 2008-03-06 | 삼성전자주식회사 | 멀티 비트 상전이 메모리소자 및 그 제조방법 |
| JP2009218259A (ja) * | 2008-03-07 | 2009-09-24 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
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