TW202205532A - 用於記憶體裝置之摻雜劑調變蝕刻 - Google Patents

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Abstract

本發明描述基於使用摻雜劑調變蝕刻之方法及裝置。在製造期間，一記憶體單元之一記憶體儲存元件可使用影響該記憶體儲存元件之一後續蝕刻速率之一摻雜劑不均勻摻雜。在蝕刻之後，該記憶體儲存元件可具有對應於該不均勻摻雜濃度之一不對稱幾何結構或錐形輪廓。亦可使用摻雜劑調變蝕刻形成一多層疊記憶體裝置。不同記憶體層疊上之記憶體儲存元件可具有不同錐形輪廓及不同摻雜梯度。

Description

用於記憶體裝置之摻雜劑調變蝕刻
技術領域係關於用於記憶體裝置之摻雜劑調變蝕刻。
下文大體上係關於可藉由使用一摻雜劑控制一記憶體裝置中之記憶體單元之蝕刻量而形成之記憶體裝置，且更特定言之係關於用於自選擇記憶體裝置之摻雜劑調變蝕刻。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似物。藉由程式化一記憶體裝置之不同狀態而儲存資訊。例如，二進位裝置具有兩個狀態，其等通常由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存兩個以上狀態。為存取所儲存之資訊，電子裝置之一組件可讀取或感測記憶體裝置中之經儲存狀態。為儲存資訊，電子裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在多種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、唯讀記憶體(ROM)、快閃記憶體、相變記憶體(PCM)等等。記憶體裝置可係揮發性或非揮發性。非揮發性記憶體(例如，FeRAM)可甚至在不存在一外部電源的情況下維持其等經儲存邏輯狀態達延長時段。揮發性記憶體裝置(例如，DRAM)可隨時間丟失其等儲存狀態，除非其等藉由一外部電源週期性再新。記憶體裝置可藉由(例如)增大記憶體單元密度、增大讀取/寫入速度、增大可靠性、增大資料保持、降低功率消耗或降低製造成本而改良。
一些類型之記憶體裝置可使用跨一單元之電阻變動來程式化且感測不同邏輯狀態。例如，在一自選擇記憶體(SSM)單元中，可基於記憶體單元內之離子之一分佈儲存一邏輯狀態。記憶體單元之實體幾何結構可影響該單元之離子分佈，其繼而可影響該單元之一臨限電壓。臨限電壓可與單元之邏輯狀態相關或指示單元之邏輯狀態。
本專利申請案主張2018年2月9日申請之Tortorelli等人之標題為「Dopant-Modulated Etching for Memory Devices」之美國專利申請案第15/893,110號之優先權，該案經讓渡給其受讓人且其全部內容明確地以引用的方式併入本文中。
具有一不對稱幾何結構(諸如一錐形或階梯型輪廓)之一SSM單元可影響一記憶體單元中之離子之一分佈。隨著記憶體單元中之離子分佈改變，其可影響記憶體單元之一臨限電壓且可用於儲存不同程式化狀態。例如，施加一特定程式化脈衝可引起離子聚集在一單元之一特定電極處或附近。記憶體單元之幾何結構可增強單元之感測窗，此可導致相較於具有一對稱輪廓之單元之更精確感測。
本文描述用於製造具有不對稱輪廓之SSM單元之技術。各記憶體單元可具有一記憶體儲存元件，其至少部分基於記憶體儲存元件中之離子之一分佈儲存該單元之邏輯狀態。針對SSM單元，記憶體儲存元件可為硫屬化物材料。當形成該單元時，可使用影響記憶體儲存元件之一後續蝕刻速率之一摻雜劑摻雜記憶體儲存元件。藉由改變記憶體儲存元件內之摻雜濃度且接著蝕刻該記憶體單元，可控制記憶體儲存元件之所得幾何結構。在一些情況中，使用該摻雜劑來控制蝕刻速率而非影響單元之導電率。使用一不均勻摻雜濃度來摻雜記憶體儲存元件可導致在蝕刻之後記憶體儲存元件之一不對稱幾何結構。例如，使用記憶體儲存元件之頂部表面與底部表面之間的一摻雜梯度摻雜記憶體儲存元件可導致在蝕刻之後記憶體儲存元件之一對應錐形輪廓，其中記憶體儲存元件之一個表面具有大於另一表面之一面積。此可具有在兩個電極之一者處或附近聚集離子之效應，藉此增強單元之感測窗。
針對多層疊SSM記憶體裝置，製造具有不對稱記憶體儲存元件之記憶體單元之目標可藉由在相鄰層疊中堆疊於彼此頂部上之記憶體單元之間共用存取線(例如，字線及/或數位線)之額外設計目標複雜化。此可需要製造具有在具有不同幾何結構之不同層疊上之記憶體單元之一裝置，以便獲得與共用存取線及不對稱記憶體單元幾何結構相關聯之益處。本文描述之技術可使用摻雜劑調變蝕刻來達成此等目標。
下文在一記憶體陣列之內容背景中進一步描述上文介紹之本發明之特徵。在一交叉點架構之內容背景中繪示且描述具有錐形或階梯形輪廓之SSM單元。本發明之此等及其他特徵進一步藉由與記憶體裝置(諸如自選擇記憶體裝置)之摻雜劑調變蝕刻相關之設備圖、系統圖及流程圖繪示且參考其等加以描述。
為此論述之目的，術語「不對稱記憶體單元」及「不對稱記憶體儲存元件」可互換使用。例如，具有一不對稱記憶體儲存元件(諸如具有一錐形輪廓或階梯形輪廓之一記憶體儲存元件)之一記憶體單元可稱為一不對稱記憶體單元。另外，一不對稱記憶體儲存元件可僅沿著一個軸係不對稱的；其可沿著另一軸係對稱的，諸如在一梯形或筒狀形狀之情況中。
圖1繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性記憶體陣列。記憶體陣列100亦可被稱為一電子記憶體設備。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。各記憶體單元105可經程式化以儲存表示為一邏輯「0」及一邏輯「1」之兩個狀態。在一些情況中，記憶體單元105經組態以儲存超過兩個邏輯狀態。
記憶體單元105可包含硫屬化物材料，其可被稱為硫屬化物材料記憶體組件或記憶體儲存元件，其具有表示邏輯狀態之一可變且可組態臨限電壓或電阻，或兩者。在一些實例中，一單元之一臨限電壓取決於用於程式化單元之一極性而改變。例如，經程式化具有一個極性之一SSM單元可具有特定電阻性質且因此具有一個臨限電壓。且該SSM單元可經程式化具有一不同極性，此可導致單元之不同電阻性質且因此導致一不同臨限電壓。如上文論述，當程式化一SSM單元時，單元內之元件可分離，從而造成離子遷移。取決於給定單元之極性，離子可遷移朝向一特定電極。例如，在一SSM單元中，離子可遷移朝向負電極。接著，可藉由跨單元施加一電壓以感測離子已經遷移朝向哪個電極而讀取記憶體單元。在一些實例中，陽離子可遷移朝向該等電極之一者，而陰離子可遷移朝向該等電極之另一者。
在一些實例中，單元程式化可利用結晶結構或原子組態來達成不同邏輯狀態。例如，具有一結晶原子組態或一非晶原子組態之一材料可具有不同電阻。結晶狀態可具有一低電阻且在一些情況中可稱為「設定」狀態。非晶狀態可具有一高電阻且可稱為「重設」狀態。因此，施加至記憶體單元105之一電壓可取決於該材料處於結晶狀態或非晶狀態而導致不同電流，且所得電流之量值可用於判定由記憶體單元105儲存之邏輯狀態。
在一些情況中，在非晶或重設狀態中之一材料可具有與之相關聯之一臨限電壓，即，電流在超過臨限電壓之後流動。因此，若所施加之電壓小於臨限電壓，則在記憶體元件處於重設狀態中之情況下無電流可流動；若記憶體元件處於設定狀態中，則其可不具有一臨限電壓(即，零之一臨限電壓)且因此，一電流可回應於所施加之電壓而流動。在其他情況中，記憶體單元105可具有可導致中間電阻之結晶及非晶區域之一組合，該等中間電阻可對應於不同邏輯狀態(即，除邏輯1或邏輯0以外之狀態)且可容許記憶體單元105儲存兩個以上不同邏輯狀態。如下文論述，可藉由加熱(包含熔融)記憶體元件而設定一記憶體單元105之邏輯狀態。
記憶體陣列100可為一三維(3D)記憶體陣列，其中二維(2D)記憶體陣列形成於彼此之頂部上。相較於2D陣列，此可增大可形成於一單一晶粒或基板上之記憶體單元之數目，此繼而可降低生產成本或增大記憶體陣列之效能，或兩者。根據圖1中描繪之實例，記憶體陣列100包含記憶體單元105之兩個層級(例如，層疊)，且因此可視為一三維記憶體陣列；然而，層疊數目不限於兩個。各層疊可經對準或定位使得記憶體單元105可跨各層疊彼此近似對準，從而形成一記憶體單元堆疊145。
記憶體單元105之各列經連接至一存取線110及一存取線115。存取線110亦可分別稱為字線110及數位線115。數位線115亦可稱為數位線115。對字線及數位線或其等類似物之參考可在不損失理解或操作的情況下互換。字線110及數位線115可實質上彼此垂直以產生一陣列。一記憶體單元堆疊145中之兩個記憶體單元105可共用一共同導電線(諸如一數位線115)。即，一數位線115可與上記憶體單元105之底部電極及下記憶體單元105之頂部電極電子通信。記憶體單元105可具有不對稱形狀(例如，記憶體單元105可具有一不對稱形狀之記憶體儲存元件)。
一般言之，一個記憶體單元105可定位於兩個導電線(諸如一字線110及一數位線115)之交叉點處。此交叉點可稱為一記憶體單元之位址。一目標記憶體單元105可為定位於一通電字線110與數位線115之交叉點處之一記憶體單元105；即，一字線110及數位線115可經通電以便在其等交叉點處讀取或寫入一記憶體單元105。與相同字線110或數位線115電子通信(例如，連接)之其他記憶體單元105可稱為未標定記憶體單元105。
如上文論述，電極可經耦合至一記憶體單元105及一字線110或一數位線115。術語電極可係指一電導體，且在一些情況中，可用作對一記憶體單元105之一電接觸。一電極可包含提供記憶體陣列100之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層或類似物。
可藉由啟動或選擇一字線110及數位線115 (此可包含施加一電壓或一電流至各自線)對記憶體單元105執行操作(諸如讀取及寫入)。字線110及數位線115可由導電材料(諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti)等)、金屬合金、碳、導電摻雜半導體或其他導電材料、合金或化合物)製成。在選擇一記憶體單元105之後，可利用(例如)硒(Se)離子之一遷移以設定單元之一邏輯狀態。另外或替代地，除硒(Se)離子以外或代替硒(Se)離子，其他導電材料之離子亦可遷移。
例如，可藉由施加一電脈衝至一記憶體單元而程式化單元，其可包含包含硒之一記憶體儲存元件。可經由(例如)一第一存取線(例如，字線110)或一第二存取線(例如，數位線115)提供脈衝。在提供脈衝之後，取決於記憶體單元之極性，硒離子可在記憶體儲存元件內遷移。因此，相對於記憶體儲存元件之第一側或第二側之硒之一濃度至少部分基於第一存取線與第二存取線之間的一電壓之一極性。
針對具有一錐形輪廓或階梯形輪廓之記憶體單元(諸如本文描述者)，硒離子可在具有更大面積之一記憶體儲存元件之部分處更密集。記憶體儲存元件之富含硒部分可具有一更高電阻率且因此可引起高於具有相對少硒之元件之該等部分之一臨限電壓。相較於對稱形狀(例如，矩形、非錐形及非階梯形)之記憶體單元，可增強記憶體儲存元件之不同部分之間的相對電阻。
接著，可藉由跨單元施加一電壓以感測離子已經遷移朝向哪個電極而讀取記憶體單元。可使用增強一特定電極處或附近之離子聚集之一不對稱幾何結構實現一SSM裝置中之增大感測可靠性。各記憶體單元可經組態使得在程式化時單元內之離子遷移朝向一個電極。歸因於記憶體單元之不對稱幾何結構(諸如錐形輪廓)，更大密度之離子可累積在一電極處或附近。此可在單元內產生具有一高離子密度之一區及具有一低離子密度之一區。取決於記憶體單元之極性，此遷移離子濃度可表示一邏輯「1」或邏輯「0」狀態。
可藉由跨該單元施加一電壓而感測該記憶體單元。所得電流可首先遇到高電阻率區，接著遇到一能隙且接著遇到單元內之低電阻率區。此可影響單元之臨限電壓，此係因為當啟動單元時，流動通過單元之電流可遇到高電阻率區及低電阻率區兩者。區之定向可表示單元之一第一邏輯狀態或一第二邏輯狀態。例如，在第一電極處或附近之一高電阻率區可表示一邏輯「1」狀態且在第一電極處或附近之一低電阻率區可表示一邏輯「0」狀態。例如，高電阻率及低電阻率區之定向可影響單元之臨限電壓且因此影響單元之邏輯狀態。此一不對稱幾何結構容許更精確地感測記憶體單元。
在一些實例中，具有一不對稱幾何結構之一記憶體單元可藉由使用影響硫屬化物材料之一後續蝕刻速率之一摻雜劑摻雜該硫屬化物，且接著蝕刻記憶體單元而形成。硫屬化物材料可經不均勻摻雜使得在蝕刻之後，其具有一不對稱幾何結構(諸如一錐形或階梯形輪廓)。在一些情況中，可基於所要錐形輪廓判定摻雜濃度或摻雜梯度；即，若期望一特定記憶體單元幾何結構，則可判定一對應非均勻摻雜濃度使得記憶體單元在蝕刻之後將具有所要不對稱幾何結構。
為讀取單元，可跨記憶體單元105施加一電壓，且所得電流或電流開始流動之臨限電壓可表示一邏輯「1」或一邏輯「0」狀態。在一記憶體儲存元件之一端或另一端處之硒離子之聚集可影響電阻率及/或臨限電壓，從而導致邏輯狀態之間的更大單元回應區別。
可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。例如，一列解碼器120可從記憶體控制器140接收一列位址且基於所接收之列位址啟動適當字線110。類似地，一行解碼器130從記憶體控制器140接收一行位址且啟動適當數位線115。因此，藉由啟動一字線110及一數位線115，可存取一記憶體單元105。
在存取之後，可藉由感測組件125讀取或感測一記憶體單元105。例如，感測組件125可經組態以基於藉由存取記憶體單元105產生之一信號判定記憶體單元105之經儲存邏輯狀態。信號可包含一電壓或電流，且感測組件125可包含電壓感測放大器、電流感測放大器或兩者。例如，可(使用對應字線110及數位線115)施加一電壓至一記憶體單元105，且所得電流之量值可取決於記憶體單元105之電阻。同樣地，可施加一電流至一記憶體單元105，且產生電流之電壓之量值可取決於記憶體單元105之電阻。感測組件125可包含各種電晶體或放大器以便偵測且放大一信號，此可被稱為鎖存。記憶體單元105之經偵測邏輯狀態接著可經輸出作為輸出135。在一些情況中，感測組件125可為行解碼器130或列解碼器120之一部分。或，感測組件125可與行解碼器130或列解碼器120連接或電子通信。
可藉由類似地啟動相關字線110及數位線115而程式化或寫入一記憶體單元105，即，可將一邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受將寫入至記憶體單元105之資料(例如，輸入/輸出135)。在相變記憶體或SSM之情況中，可藉由加熱記憶體儲存元件(例如，藉由使一電流通過記憶體儲存元件)而寫入一記憶體單元105。取決於寫入至記憶體單元105之邏輯狀態(例如，邏輯「1」或邏輯「0」)，硒離子可聚集在一特定電極處或附近。例如，取決於記憶體單元105之極性，在一第一電極處或附近之離子聚集可導致表示一邏輯「1」狀態之一第一臨限電壓且在一第二電極處或附近之離子聚集可導致表示一邏輯「0」狀態之不同於第一臨限電壓之一第二臨限電壓。可(例如)在以一預定極性執行之一讀取操作期間判定第一臨限電壓及第二臨限電壓。第一臨限電壓與第二臨限電壓之間的差可在不對稱之一記憶體儲存元件中更明顯(包含參考圖3所描述者)。
在一些記憶體架構中，存取記憶體單元105可使所儲存之邏輯狀態降級或損毀所儲存之邏輯狀態且可執行重寫或再新操作以將原始邏輯狀態傳回至記憶體單元105。在DRAM中，例如，邏輯儲存電容器可在一感測操作期間部分或完全放電，從而損壞所儲存之邏輯狀態。故可在一感測操作之後重寫邏輯狀態。另外，啟動一單一字線110可導致列中之所有記憶體單元放電；因此，列中之所有記憶體單元105可需要被重寫。但在非揮發性記憶體(諸如PCM及/或SSM)中，存取記憶體單元105不會損毀邏輯狀態，且因此，記憶體單元105可不需要在存取之後重新寫入。
一些記憶體架構(包含DRAM)可隨時間丟失其等儲存狀態，除非其等由一外部電源週期性再新。例如，一帶電電容器可透過洩漏電流隨時間變成放電，從而導致經儲存資訊之丟失。此等所謂的揮發性記憶體裝置之再新速率可係相對高的(例如，對於DRAM，每秒數十個再新操作)，此可導致明顯的電力消耗。隨著記憶體陣列愈來愈大，尤其對於依靠一有限電源(諸如電池)之行動裝置而言，增大之電力消耗可抑制記憶體陣列之部署或操作(例如，電力供應、熱產生、材料限制等)。如下文論述，非揮發性PCM及/或SSM單元可具有可導致相對於其他記憶體架構改良之效能之有益性質。例如，PCM及/或SSM可供應與DRAM相當之讀取/寫入速度，但可係非揮發性的且容許增大的單元密度。
記憶體控制器140可透過各種組件(例如，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(讀取、寫入、重寫、再新、放電等)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生且控制在記憶體陣列100之操作期間使用之各種電壓或電流。例如，其可在存取一或多個記憶體單元105之後施加放電電壓至一字線110或數位線115。
圖2繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性記憶體陣列200。記憶體陣列200可係參考圖1之記憶體陣列100之一實例。
記憶體陣列200可包含記憶體單元105-a、105-b、字線110-a、110-b及數位線115-a、115-b，其等可為如參考圖1描述之一記憶體單元105、字線110及數位線115之實例。記憶體單元105-a可包含電極205 (例如，頂部電極)、電極210 (例如，一底部電極)及記憶體儲存元件220，其可包含硫屬化物儲存材料且可含有或可為一SSM組件。記憶體單元105-a之邏輯狀態可基於記憶體儲存元件220之至少一個特性。記憶體單元105-b可類似於記憶體單元105-a包含頂部電極、底部電極及記憶體儲存元件。電極205可稱為一頂部電極且電極210可稱為一底部電極。在一些情況中，可藉由將多個記憶體陣列200彼此疊置而形成一3D記憶體陣列。在一些實例中，兩個堆疊陣列可具有共同導電線，故各層疊可共用字線110-a、110-b或數位線115-a、115-b。記憶體單元105-a可描繪一目標記憶體單元(即，一感測操作之一目標)，如在本文中別處描述。
記憶體陣列200之架構可稱為一交叉點架構。其亦可被稱為一支柱結構。例如，如在圖2中展示，一支柱可與一第一導電線(例如，一存取線，諸如字線110-a)及一第二導電線(例如，一存取線，諸如數位線115-a)接觸。支柱可包括記憶體單元105-a，其中記憶體單元105-a包含一第一電極(例如，頂部電極205)、記憶體儲存元件220及一第二電極(例如，底部電極210)。記憶體儲存元件220 (及因此，記憶體單元105-a)可具有一不對稱幾何結構，諸如分別關於圖4及圖7描述之一錐形或階梯形輪廓。取決於記憶體單元105-a之極性，錐形或階梯形輪廓可造成頂部電極205或底部電極210處之離子聚集。頂部電極205或底部電極210處之離子聚集可容許更精確地感測記憶體單元105-a，如上文描述。
相較於其他記憶體架構，在圖2中描繪之交叉點或支柱架構可以較低生產成本供應相對高密度之資料儲存。例如，相較於其他架構，交叉點架構可具有擁有一減小面積且因此擁有一增大記憶體單元密度之記憶體單元。例如，相較於具有一6F2 記憶體單元面積(諸如具有一三端選擇之架構)，架構可具有一4F2 記憶體單元面積，其中F係最小特徵大小。例如，DRAM可使用一電晶體(其係一三端裝置)作為各記憶體單元之選擇組件，且相較於支柱架構，可具有一較大記憶體單元面積。
在一些實例中，可使用一正電壓源來操作記憶體陣列200，且一中間電壓之量值在正電壓源之量值與一虛擬接地之間。在一些實例中，在記憶體單元105-a之一存取操作之前，數位線存取電壓及字線存取電壓兩者維持於一中間電壓。且在一存取操作期間，數位線存取電壓可增大(例如，至一正供應軌)，而字線存取電壓可同時減小(例如，至虛擬接地)，從而跨記憶體單元105-a產生一凈電壓。因跨記憶體單元105-a施加一電壓而使電流開始流動通過單元105-a之臨限電壓可依據朝向頂部電極205或底部電極210之離子遷移而變化，其繼而可隨記憶體儲存元件220之形狀而變化。
在一些情況中，記憶體儲存元件220可串聯連接在一第一導電線與一第二導電線之間(例如，字線110-a與數位線115-a之間)。例如，如在圖2中描繪，記憶體儲存元件220可定位於頂部電極205與底部電極210之間；因此，記憶體儲存元件220可串聯定位於數位線115-a與字線110-a之間。其他組態係可能的。如上文提及，記憶體儲存元件220可具有一臨限電壓，使得當滿足或超過臨限電壓時，一電流流動通過記憶體儲存元件220。臨限電壓可取決於單元105-a之程式化及記憶體儲存元件220之形狀。
記憶體儲存元件220可以一不對稱形狀組態以促進頂部電極205或底部電極210處或附近之離子聚集。例如，記憶體儲存元件220可呈一梯形稜柱之形狀，且記憶體儲存元件220之一橫截面可包含一梯形。替代地，記憶體儲存元件220可為一截頭錐。如本文使用之一截頭錐包含上部分被移除之一圓錐或錐體之部分之一形狀或類似於該部分，或在頂部下方截斷一圓錐或錐體之一第一平面與在基底處或上方之一第二平面之間的圓錐或錐體之部分之一形狀或類似於該部分。記憶體儲存元件220可以一串聯組態配置在第一存取線110-a與第二存取線115-a之間。記憶體儲存元件220可包含包括硒之一第一硫屬化物玻璃材料。在一些實例中，記憶體儲存元件220包括硒、砷(As)、碲(Te)、矽(Si)、鍺(Ge)、或銻(Sb)之至少一者之一組合物。當跨記憶體儲存元件220施加一程式化電壓時(或當頂部電極205與底部電極210之間存在一電壓差時)，離子可遷移朝向一個或另一電極。例如，Te及Se離子可遷移朝向一正電極且Ge及As離子可遷移朝向一負電極。記憶體儲存元件220亦可充當一選擇器裝置。此類型記憶體架構可稱為SSM。
在一些實例中，為達成一不對稱形狀，可使用將影響記憶體儲存元件220之一後續蝕刻程序之蝕刻速率之一摻雜劑不均勻地摻雜記憶體儲存元件220。摻雜劑可(例如)為銦。摻雜劑之最大摻雜濃度可經選擇為足夠低的，使得摻雜劑實質上不影響記憶體單元之導電率(諸如Te、Se、Ge或As離子之遷移或其他電子性質)。取決於摻雜劑，摻雜濃度可(例如)在0.5%至15%之間。
在一些實例中，摻雜劑之不均勻濃度可在製造之後且在正常操作期間繼續存在於記憶體單元中。在其他實例中，摻雜劑之不均勻濃度可歸因於(例如)施加一或多個電子脈衝(其更改記憶體單元之摻雜濃度)至記憶體單元而在製造之後改變。可(例如)在一後續製程期間，在一封裝程序期間，及/或在一記憶體單元存取操作(諸如一讀或寫操作)期間施加此等電子脈衝。在此情況中，摻雜劑之濃度可改變至一不同非均勻摻雜濃度，或改變至一實質上均勻之摻雜濃度。
記憶體陣列200可由材料形成及移除之各種組合製成。例如，可沈積對應於字線110-a、底部電極210、記憶體儲存元件220及頂部電極205之材料層。可選擇性地移除材料以接著產生所要特徵(諸如圖4A及圖7中描繪之結構)。例如，可使用光微影以圖案化一光阻劑且接著可藉由諸如蝕刻之技術移除材料而界定特徵。接著可(例如)藉由沈積一材料層且選擇性蝕刻以形成一線結構而形成數位線115-a。在一些情況中，可形成或沈積電絕緣區或層。電絕緣區可包含氧化物或氮化物材料，諸如氧化矽、氮化矽或其他電絕緣材料。
各種技術可用於形成記憶體陣列200之材料或組件。此等可包含(例如)化學氣相沈積(CVD)、有機金屬化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、濺鍍沈積、原子層沈積(ALD)或分子束磊晶(MBE)以及薄膜生長技術。可使用數種技術來移除材料，該等技術可包含(例如)化學蝕刻(亦稱為「濕式蝕刻」)、電漿蝕刻(亦稱為「乾式蝕刻」)或化學機械平坦化。
圖3繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之例示性記憶體單元105-c、105-d。記憶體單元105-c及105-d具有可經摻雜以實現摻雜劑調變蝕刻之記憶體儲存元件220-a、220-b。圖3可描繪(例如)在摻雜之後但在蝕刻之前之記憶體單元105-c、105-d。記憶體儲存元件220-a、220-b可包含硫屬化物材料。
例如，記憶體單元105-c繪示耦合至頂部電極205-a及底部電極210-a之記憶體儲存元件220-a。記憶體單元105-d繪示類似特徵，其中記憶體儲存元件220-b耦合至頂部電極205-b及底部電極210-b。在一些實例中，頂部電極205-a、205-b可稱為一底部電極且底部電極210-a、210-b可稱為一頂部電極。
記憶體單元105-c及105-d可描繪在蝕刻之前之記憶體儲存元件220-a、220-b之幾何結構；在此實例中，該幾何結構可為一矩形稜柱。記憶體單元105-c及105-d可為記憶體儲存元件220-a、220-b之一線之一橫截面。在此情況中，記憶體單元105-c及105-d之幾何結構可為材料之一線之一橫截面之一幾何結構。
各記憶體儲存元件220-a、220-b可包含頂部表面305-a、305-b、底部表面310-a、310-b及第一方向上之寬度315-a、315-b，該第一方向實質上垂直於第一表面305a、305b與第二表面310a、310b之間的一第二方向。在圖3之實例中，在蝕刻之前之記憶體儲存元件220-a之寬度315-a沿著第二方向係均勻的。頂部表面305-a、305-b可經耦合至頂部電極205-a、205-b且底部表面310-a、310-b可經耦合至底部電極210-a、210-b。記憶體單元105-c之頂部電極205-a可(例如)耦合至一數位線115。記憶體單元105-c之底部電極210-a可(例如)耦合至一字線110。在其他實例中，反之亦然；例如，頂部電極205-a可經耦合至一字線110且底部電極210-a可經耦合至一數位線115。記憶體單元105-d可類似地耦合至一字線及數位線。
記憶體儲存元件220-a、220-b可使用將在隨後蝕刻記憶體儲存元件220-a、220-b時影響記憶體儲存元件220-a、220-b之一蝕刻速率之一摻雜劑摻雜。在一些實例中，可使用一不均勻摻雜濃度摻雜一記憶體儲存元件220；例如，在記憶體儲存元件220內不均勻之一摻雜濃度。
在圖3中，記憶體儲存元件220-a、220-b之一不均勻摻雜濃度藉由一灰階梯度指示，其中較暗灰色指示記憶體儲存元件材料中之摻雜劑之一較高濃度。記憶體儲存元件220-a使用一摻雜梯度摻雜使得摻雜濃度在自頂部表面305-a至底部表面310-b之方向上增加，而記憶體儲存元件220-b之摻雜濃度在自頂部表面305-b至底部表面310-b之方向上減小。在兩個實例中，記憶體儲存元件220-a、220-b中之摻雜濃度在大致垂直於頂部表面305-a、305-b及底部表面310-a、310-b之一方向上係不均勻的。
在一些實例中，可使用一不均勻摻雜濃度摻雜記憶體儲存元件220以便調變一記憶體儲存元件上之不同部分或不同位置之蝕刻速率。藉由改變記憶體儲存元件之蝕刻速率，可形成具有一錐形輪廓(例如，如在圖4至圖6中描繪)或階梯形輪廓(例如，如在圖7中描繪)之一記憶體儲存元件或記憶體單元。
在一些實例中，一摻雜濃度可自耦合至一數位線之記憶體儲存元件之表面至耦合至一字線之記憶體儲存元件之表面增加；即，接近字線之記憶體儲存元件之摻雜濃度可高於接近數位線之記憶體儲存元件之摻雜濃度。在一些實例中，此不均勻摻雜濃度調變蝕刻程序使得在蝕刻之後，耦合至一字線110 (例如，透過電極210-a)之記憶體儲存元件之表面積大於耦合至一數位線115 (例如，透過電極205-a)之記憶體儲存元件之表面積。此表面積差可藉由引起更接近數位線之離子聚集而改良記憶體單元操作，如之前論述。
在其他實例中，反之亦然。例如，一記憶體儲存元件之摻雜濃度可自字線至數位線增加使得在蝕刻之後，耦合至一數位線115 (例如，透過電極205-b)之記憶體儲存元件之表面積大於耦合至一字線110 (例如，透過電極210-b)之記憶體儲存元件之表面積。此表面積差可引起更接近字線之離子聚集。
在一些實例中，摻雜劑係銦，其可降低特定蝕刻程序之蝕刻速率，使得移除一給定材料量比在材料未使用銦摻雜或使用銦以一較低濃度摻雜時花費更多時間。
在一些實例中，摻雜劑可為不同於銦之一摻雜劑。本文描述之實例假設摻雜劑之一較高濃度導致一較緩慢(較低)之蝕刻速率。然而，反向特性可適用於其他摻雜劑或其他蝕刻程序。
在一些實例中，可選擇記憶體儲存元件220-a、220-b之摻雜劑及/或摻雜濃度使得摻雜劑實質上不影響記憶體單元105-c、105-d之導電率(諸如記憶體儲存元件中之離子遷移)。例如，摻雜劑可為銦，其實質上可不影響在低於(例如) 15%之摻雜濃度下記憶體單元中之離子遷移。例如，摻雜濃度可自第一表面處之約1%增加至第二表面處之10%。針對其他摻雜劑，一不同範圍可為合適的。
在一些實例中，記憶體儲存元件220可使用一共濺鍍程序不均勻地摻雜。一共濺鍍程序可容許藉由使用兩個不同目標(其等之至少一者包含選定摻雜劑，諸如銦)以在記憶體儲存元件上或內沈積材料而相對精確地控制記憶體儲存元件220中之一摻雜梯度。在一些實例中，記憶體儲存元件220可使用一植入程序(諸如一低能量植入及/或以不同能量之植入)不均勻地摻雜。
圖4A至圖4B繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性記憶體單元105-e。記憶體單元105-e可在其已經使用一或多個蝕刻步驟蝕刻之後對應於記憶體單元105-c。圖3中描繪之記憶體儲存元件220-a之不均勻摻雜濃度可在蝕刻之後引起記憶體儲存元件220-c之寬度315-c沿著記憶體儲存元件220-c之頂部表面305-c與底部表面310-c之間的一方向之一對應變化，因此導致圖4A至圖4B中描繪之記憶體儲存元件220-c之不對稱幾何結構。
記憶體儲存元件220-c具有一錐形輪廓。在圖4A至圖4B中描繪之例示性錐形輪廓中，記憶體儲存元件220-c自底部表面310-c至頂部表面305-c漸縮(例如，變窄)。在其他實例中，一記憶體儲存元件220可具有一錐形輪廓，其自一頂部表面305至一底部表面310漸縮。例如，錐形輪廓可為圖4A中描繪之錐形輪廓之一反射。其他任意幾何結構亦係可能的，包含不平滑或間斷輪廓(例如，參考圖7描述之階梯形輪廓)。
如在圖4A中描繪，記憶體儲存元件220-c之寬度315-c沿著自頂部表面305-c至底部表面310-c之方向變化；在此實例中，寬度315-c在頂部表面305-c處比在底部表面310-c處更窄。在一些實例中，如在圖4B中描繪，記憶體儲存元件220-c之一深度405亦可沿著自頂部表面至底部表面之方向變化。在其他實例中，一記憶體儲存元件220之深度可沿著自頂部表面至底部表面之方向恆定。
在一些實例中，一記憶體儲存元件220在蝕刻之後呈一梯形稜柱之形狀(諸如記憶體儲存元件220-c中)，且具有一橫截面積，其之大小沿著自頂部表面至底部表面之方向變化。
在圖4A至圖4B之實例中，記憶體儲存元件220-c之頂部表面305-c之面積小於記憶體儲存元件220-C之底部表面310-c之面積。如之前論述，可期望使經耦合至一個存取線(例如，一字線)之一記憶體儲存元件之一表面積大於經耦合至另一存取線(例如，一數位線)之記憶體儲存元件之一表面積。記憶體單元105-e之頂部電極205-c可經耦合至(例如)一數位線115，且底部電極210-c可經耦合至一字線115，或反之亦然。
在一些實例中，頂部表面305之面積及底部表面310之面積判定經組態以藉由在記憶體單元105儲存一邏輯狀態時在數位線或字線處或附近聚集離子而定義與記憶體單元105相關聯之一感測窗之一比。更一般言之，藉由形成具有頂部表面305之一特定面積、底部表面310之面積及頂部表面305及底部表面310之面積之間的比之一特定幾何結構輪廓(例如，一錐形輪廓或階梯形輪廓或某一其他輪廓)，可定義一感測窗。
可藉由一記憶體儲存元件之摻雜梯度判定該記憶體儲存元件之一幾何結構輪廓。例如，若已知一所要幾何結構輪廓，則可判定且應用記憶體儲存元件之一對應摻雜梯度，使得在蝕刻之後，記憶體儲存元件可具有所要錐形輪廓。
圖5繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性多層疊記憶體裝置500。多層疊記憶體裝置500可(例如)係基於具有可使用摻雜劑調變蝕刻形成之不對稱記憶體單元之一3D記憶體陣列之一記憶體裝置。多層疊記憶體裝置500包含四個層疊，其中各層疊包含至少一個記憶體單元105-f、105-g、105-h、105-i，諸如之前關於圖4A描述之記憶體單元105-e。在一些實施例中，一多層疊記憶體裝置可具有多於或少於四個層。例如，一多層疊記憶體裝置可具有2個、4個、8個或16個層疊，或更多。
記憶體儲存元件220-d、220-e、220-f、220-g具有錐形輪廓。例如，記憶體儲存元件220-e、220-g自底部表面310-e、310-g至頂部表面305-e、305-g漸縮。相比而言，記憶體儲存元件220-d、220-f自頂部表面305-d、305-f至底部表面310-d、310-f漸縮。
在圖5之實例中，各層疊中之一記憶體儲存元件(例如，220-d、220-f)之錐形輪廓係一相鄰層疊中之一記憶體儲存元件(例如，220-e、220-g)之錐形輪廓之一反射。以此方式跨記憶體層疊交替錐形輪廓可啟用數位線及字線，其等經耦合至相鄰層疊中之記憶體單元以在層疊之間被輕易共用，同時亦提供先前描述之一不對稱幾何結構之益處。例如，字線110-d可經耦合至字線110-e且數位線115-e可經耦合至數位線115-f。在一些實例中，相鄰層疊中之字線(或數位線)可藉由共用一單一導電線或經由彼此接觸之相鄰導電線耦合。在不同層疊中之記憶體單元之間共用導電線(諸如字線或數位線)可減小與製造記憶體裝置相關聯之晶粒面積，或可改良其他記憶體裝置度量(諸如成本、功率消耗或效能)。
記憶體儲存元件220-d、220-e、220-f、220-g具有對應於錐形輪廓之不均勻摻雜濃度。例如，如藉由灰階梯度指示，記憶體儲存元件220-d中之摻雜劑之摻雜濃度自頂部表面305-d處之一第一(較高)摻雜濃度減小至底部表面310-d處之一第二(較低)摻雜濃度。相比而言，記憶體儲存元件220-e中之摻雜劑之摻雜濃度自頂部表面305-e處之一第一摻雜濃度減小至底部表面310-e處之一第二摻雜濃度。在此實例中，記憶體儲存元件220-d中之摻雜梯度係記憶體儲存元件220-e中之摻雜梯度之一反轉，且反之亦然。即，220-d之摻雜梯度與220-f之摻雜梯度本質上相同，除了在一相反方向上行進之一梯度外。使一個摻雜梯度與相鄰層疊中之記憶體單元之記憶體儲存元件之摻雜梯度之反轉交替可實現使用摻雜劑調變蝕刻形成具有交替錐形輪廓之記憶體單元。
在一些實例中，可期望記憶體儲存元件之幾何結構跨記憶體單元且跨記憶體層疊係一致的。此一致性可產生更均勻及可預測之裝置行為。在一些實例中，偶數層疊上之記憶體單元(例如，記憶體單元105-g及105-i)之記憶體儲存元件可皆具有一第一錐形輪廓(及對應摻雜梯度)，且奇數層上(例如，記憶體單元105-f及105-h)之記憶體儲存元件可皆具有一第二錐形輪廓(及對應反轉摻雜梯度)，其係第一錐形輪廓之一反射。在此實例中，記憶體儲存元件220-d、220-e、220-f及220-g之錐形輪廓可視為跨層疊係一致的，由於一反射錐形輪廓可提供與一未反射錐形輪廓相同之行為。
雖然圖5中描繪之記憶體裝置500描繪具有針對偶數層疊及奇數層疊擁有交替錐形輪廓及對應交替摻雜梯度之記憶體儲存元件之記憶體層，但此並非必需。例如，不同層疊上之記憶體單元可具有彼此不同但非反轉之摻雜梯度。例如，一個層疊上之記憶體單元可具有一線性摻雜梯度(例如，摻雜濃度線性增大或減小)，而另一層上疊之記憶體單元可具有一非線性摻雜梯度(例如，摻雜濃度指數增大或減小)。
不同層疊上之記憶體單元可具有彼此不同但非彼此之反射之不對稱幾何結構。例如，一個層疊可具有擁有一梯形形狀之記憶體單元，而另一層疊可具有擁有一錐形形狀之記憶體單元。摻雜調變蝕刻可用於在不同層疊上形成任意幾何結構。在一些實例中，摻雜調變蝕刻可用於在每一層疊上形成相同不對稱幾何結構。
此外，相同層內之記憶體單元可具有不同不對稱幾何結構及/或不同不均勻摻雜濃度。
在一些實例中，一記憶體陣列可包含一或多個非作用中記憶體單元；例如，不用於儲存資訊之記憶體單元。此等非作用中記憶體單元可(例如)係定位於一記憶體陣列之一邊界中或記憶體陣列之一虛設區中之額外記憶體單元。非作用中記憶體單元可在與作用中記憶體單元(例如，用於儲存資訊之記憶體單元)相同之層疊上或在不同於作用中記憶體單元之一層疊上。非作用中記憶體單元可經連接至與作用中記憶體單元相同之存取線或連接至不同存取線。如之前提及，一記憶體單元之一不均勻摻雜濃度可在製造之後藉由電子脈衝更改；例如，在讀取或寫入操作期間，在製造期間等。在一些情況中，此等電子脈衝可經施加至作用中記憶體單元而非非作用中記憶體單元。因此，在一些情況中，可更改作用中記憶體單元之摻雜濃度，而可不更改非作用中記憶體單元之摻雜濃度。因此，作用中及非作用中記憶體單元可在施加電子脈衝至作用中記憶體單元之後具有不同摻雜濃度，儘管使用相同不均勻摻雜濃度製造作用中及非作用中記憶體單元。在此情況中，作用中及非作用中記憶體單元可具有相同不對稱幾何結構但不同之摻雜濃度。
圖6繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性多層疊記憶體裝置600。多層疊記憶體裝置600可係基於具有可使用摻雜劑調變蝕刻形成之錐形記憶體單元之一3D記憶體陣列之一記憶體裝置。多層疊記憶體裝置600包含四個層疊，各層疊具有至少一個記憶體單元105-j、105-k、105-l、105-m，諸如之前關於圖4A描述之記憶體單元105-e。在此實例中，不同於圖5中描繪之實例，不同層疊中之記憶體儲存元件220-h、220-i、220-j、220-k皆具有相同錐形輪廓，而非在一個層疊上之一錐形輪廓與一相鄰層疊上之錐形輪廓之一反射之間交替。類似地，在此實例中，對應摻雜梯度可針對記憶體儲存元件220-h、220-i、220-j、220-k係相同的，而非在一個層疊上之一摻雜梯度與另一層疊上之該摻雜梯度之一反轉之間交替。
在一些實例中，一多層疊記憶體裝置500、600可以諸如關於圖3及圖4描述之一方式形成。可基於各記憶體儲存元件之所要錐形輪廓判定一多層疊裝置中之各記憶體儲存元件之一摻雜輪廓。各記憶體單元之記憶體儲存元件可使用沿著字線與數位線之間的方向之一不均勻摻雜濃度摻雜，使得耦合至一個存取線(例如，一字線)之記憶體儲存元件之表面處之摻雜濃度高於耦合至另一存取線(例如，一數位線)之記憶體儲存元件之表面處之摻雜濃度。
雖然圖3至圖6之實例描繪具有本質上梯形形狀之記憶體儲存元件，但熟習此項技術者將瞭解，許多其他形狀或錐形輪廓可為合適的。例如，一記憶體儲存元件可具有一三角形稜柱形狀、一錐體形狀、一錐形形狀(例如，具有彎曲邊緣之一錐形輪廓)等。
此外，雖然圖3至圖6之實例描繪具有平滑錐形輪廓之記憶體儲存元件，但其他幾何結構係可能的，諸如在一頂部表面與一底部表面之間並不平滑或連續漸縮之幾何結構。
圖7繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性記憶體單元105-n。在蝕刻之後，記憶體單元105-n之記憶體儲存元件220-l可具有一階梯形輪廓(而非一平滑錐形輪廓)，其中記憶體儲存元件220-l之一第一部分705具有一第一寬度315-d及一對應第一摻雜濃度且記憶體儲存元件220-l之一第二部分710有一第二寬度315-e及一對應第二摻雜濃度。
可以類似於先前關於圖3至圖4描述之一方式使用摻雜調變蝕刻形成記憶體單元105-n。例如，記憶體儲存元件220-l之一第一部分705可使用摻雜劑之一第一濃度均勻摻雜，且記憶體儲存元件220-l之一第二部分710可使用摻雜劑之一第二(較低)濃度均勻摻雜。第一部分及第二部分之相對摻雜濃度可基於所要相對寬度或基於耦合至電極210-h之第一部分705之一底部表面310-h之一面積與耦合至電極205-h之第二部分710之一頂部表面305-h之一面積之一所要比加以判定。可接著蝕刻記憶體單元105-n。在一些實例中，具有一較高摻雜濃度之記憶體儲存元件220-l之一第一部分705可具有低於具有一較低摻雜濃度之一第二部分710之一蝕刻速率，從而導致比第二寬度315-e寬之一第一寬度315-d，如在圖7中描繪。記憶體儲存元件220-l可(例如)經由電極205-h、210-h耦合至存取線。
雖然圖7之實例描繪具有兩個部分之一記憶體儲存元件，各部分具有對應於一不同摻雜濃度之一不同寬度，但熟習此項技術者將瞭解，可使用一類似方法來製造具有擁有三個或三個以上部分之一記憶體儲存元件之一記憶體單元，該等部分之各者可具有對應於一不同摻雜濃度之一不同寬度，諸如在圖11之一實例中描繪。此外，圖7中描繪之方法可與圖3至圖6中描繪之方法組合，使得一第一部分具有一不均勻摻雜濃度，且一第二部分具有一均勻摻雜濃度等。
圖8繪示根據本發明之實例之可包含使用摻雜調變蝕刻形成之記憶體單元之一實例記憶體陣列800。記憶體陣列800可包含根據本發明之實例之使用摻雜劑調變蝕刻形成之一或多個記憶體單元。記憶體陣列800可稱為一電子記憶體設備，且可為參考圖1描述之一記憶體控制器140之一組件之一實例。
記憶體陣列800可包含一或多個記憶體單元105-o、記憶體控制器140-a、字線(未展示)、感測組件125-a、數位線(未展示)及鎖存器825。此等組件可彼此電子通信且可執行本文描述之一或多個功能。在一些情況中，記憶體控制器140-a可包含偏壓組件805及時序組件810。記憶體控制器140-a可與字線、數位線及感測組件125-a電子通信，其等可係參考圖1及圖2描述之字線110、數位線115及感測組件125之實例。在一些情況中，感測組件125-a及鎖存器825可係記憶體控制器140-a之組件。
記憶體單元105-o可包含具有一不對稱形狀(諸如一錐形輪廓或階梯形輪廓)之一記憶體儲存元件。例如，記憶體單元105-o可為參考圖4A描述之一記憶體單元105-e或參考圖7描述之記憶體單元105-n之一實例。
在一些實例中，數位線與感測組件125-a及記憶體單元105-o電子通信。一邏輯狀態(例如，一第一或第二邏輯狀態)可經寫入至記憶體單元105-o。字線可與記憶體控制器140-a及記憶體單元105-o電子通信。感測組件125-a可與記憶體控制器140-a、數位線及鎖存器825電子通信。此等組件亦可經由其他組件、連接或匯流排與除上文未列出之組件以外的其他組件(在記憶體陣列100-b內部及外部兩者)電子通信。
記憶體控制器140-a可經組態以藉由施加電壓至一字線或一數位線而啟動該等各種節點。例如，偏壓組件805可經組態以施加一電壓以操作記憶體單元105-o以讀取或寫入記憶體單元105-o，如上文描述。在一些情況中，記憶體控制器140-a可包含一列解碼器、行解碼器或兩者，如參考圖1描述。此可使記憶體控制器140-a能夠存取一或多個記憶體單元105-o。偏壓組件805可為感測組件125-a之操作提供一電壓。記憶體控制器140-a可經由一字線發送一字線偏壓信號815至記憶體單元105-o，及/或可經由一位元線發送一位元線偏壓信號820至記憶體單元105-o。
在一些情況中，記憶體控制器140-a可使用時序組件810來執行其操作。例如，時序組件810可控制各種字線選擇或板極偏壓之時序(包含用於切換及電壓施加之時序)以執行本文論述之記憶體功能(諸如讀取及寫入)。在一些情況中，時序組件810可控制偏壓組件805之操作。
在判定記憶體單元105-o之一邏輯狀態之後，感測組件125-a可將輸出儲存於鎖存器825中，其中該輸出可根據一電子裝置(記憶體陣列100-b係其之一部分)之操作而使用。感測組件125-a可包含與鎖存器及記憶體單元105-o電子通信之一感測放大器。
在一些實例中，記憶體控制器140-a可包含用於增大在硫屬化物材料記憶體儲存組件之一第一表面處之一化學元素之一局部濃度以儲存一第一邏輯值之構件及用於增大在硫屬化物材料記憶體儲存組件之一第二表面處之元素之一濃度以儲存不同於第一值之一第二邏輯值之構件，其中第一表面與第二表面相對。
在上文描述之方法及設備之一些實例中，第二表面可具有大於第一表面之一面積之一面積。此外，在第一表面之一摻雜劑之濃度可大於在第二表面之摻雜劑之濃度，且在第一表面之一化學元素之一濃度可大於在第二表面之化學元素之濃度。上文描述之方法及設備之一些實例可進一步包含用於製造具有擁有一不對稱幾何結構或錐形輪廓及/或擁有一摻雜劑之一不均勻摻雜濃度之一記憶體儲存元件之記憶體單元105-o之程序、特徵、構件或指令。
可在硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中實施記憶體控制器140-a或至少一些其各種子組件。若實施於藉由一處理器執行之軟體中，可藉由一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或經設計以執行本發明中描述之功能之其等之任何組合執行記憶體控制器140-a及/或至少一些其各種子組件之功能。
記憶體控制器140-a及/或至少一些其各種子組件可實體定位於各種位置處，包含經分佈使得藉由一或多個實體裝置在不同實體位置處實施功能之部分。在一些實例中，記憶體控制器140-a及/或至少一些其各種子組件可為根據本發明之各種實例之一單獨且相異之組件。在其他實例中，記憶體控制器140-a及/或至少一些其各種子組件可與一或多個其他硬體組件組合，包含但不限於一接收器、一傳輸器、一收發器、本發明中描述之一或多個其他組件、或根據本發明之各種實例之其等之一組合。
圖9展示根據本發明之各種實例之包含可使用摻雜劑調變蝕刻形成之一裝置905之一系統900之一例示性圖。裝置905可係如上文描述之記憶體控制器140之組件之一實例或可包含如上文描述之記憶體控制器140之組件，參考圖1。裝置905可包含：用於雙向語音及資料通信之組件，包含用於傳輸及接收通信之組件，包含記憶體陣列100-b(其包含記憶體控制器140-b及記憶體單元105-p)；基本輸入/輸出系統(BIOS)組件915、處理器910、I/O控制器925及周邊組件920。此等組件可經由一或多個匯流排(例如，匯流排930)電子通信。
記憶體單元105-p可儲存如本文描述之資訊(即，呈一邏輯狀態之形式)。記憶體單元105-p可為(例如)具有如參考圖4描述之一記憶體儲存元件之SSM單元。
BIOS組件915可係包含操作為韌體之BIOS之一軟體組件，其可初始化且運行各種硬體組件。BIOS組件915亦可管理一處理器與各種其他組件(例如，周邊組件、輸入/輸出控制組件等)之間的資料流。BIOS組件915可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
處理器910可包含一智慧硬體裝置(例如，一通用處理器、一DSP、一中央處理單元(CPU)、一微控制器、一ASIC、一FPGA、一可程式化邏輯裝置、一離散閘或電晶體邏輯組件、一離散硬體組件或其等之任何組合)。在一些情況中，處理器910可經組態以使用一記憶體控制器操作一記憶體陣列。在其他情況中，一記憶體控制器可經整合至處理器910中。處理器910可經組態以執行儲存於一記憶體中之電腦可讀指令以執行各種功能(例如，支援自選擇記憶體中之程式化增強之功能或任務)。
I/O控制器925可管理裝置905之輸入信號及輸出信號。I/O控制器925亦可管理未經整合至裝置905中之周邊設備。在一些情況中，I/O控制器925可表示至一外部周邊設備之一實體連接或埠。在一些情況中，I/O控制器925可利用一作業系統，諸如iOS®、ANDROID®、MS-DOS®、MS-WINDOWS®、OS/2®、UNIX®、LINUX®或另一已知作業系統。
周邊組件920可包含任何輸入或輸出裝置，或此等裝置之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或周邊卡槽(諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽)。
輸入935可表示裝置905外部之一裝置或信號，其提供輸入至裝置905或其組件。此可包含一使用者介面或與其他裝置或其他裝置之間的一介面。在一些情況中，輸入935可由I/O控制器925管理，且可經由一周邊組件920與裝置905互動。
輸出940亦可表示裝置905外部之一裝置或信號，其經組態以從裝置905或裝置905之組件之任一者接收輸出。輸出940之實例可包含一顯示器、音訊揚聲器、一印刷裝置、另一處理器或印刷電路板等。在一些情況中，輸出940可係經由(若干)周邊組件920與裝置905介接之一周邊元件。在一些情況中，輸出940可由I/O控制器925管理。
裝置905之組件可包含經設計以實行其等功能之電路。此可包含經組態以實行本文描述之功能之各種電路元件，例如，導電線、電晶體、電容器、電感器、電阻器、放大器或其他作用中或非作用中元件。裝置905可為一電腦、一伺服器、一膝上型電腦、一筆記型電腦、一平板電腦、一行動電話、一可穿戴電子裝置、一個人電子裝置或類似物。或，裝置905可為此一裝置之一部分或組件。
圖10係繪示根據本發明之實例之用於使用摻雜劑調變蝕刻形成具有不對稱記憶體單元(例如，具有擁有不對稱幾何結構之記憶體儲存元件之記憶體單元)之一記憶體裝置之一或若干方法1000之一流程圖。可藉由使用一摻雜劑之第一摻雜梯度摻雜一第一記憶體單元之一第一儲存材料且蝕刻該第一記憶體單元以形成第一記憶體單元之第一錐形而形成記憶體單元，其中摻雜劑之第一摻雜梯度影響第一記憶體單元之一蝕刻速率，且其中錐形至少部分基於該摻雜劑。可藉由一電腦程式基於(例如)一所要錐形輪廓判定一摻雜梯度。可藉由適當摻雜設備摻雜一記憶體儲存元件，該設備可包含用於(例如)濺鍍、共濺鍍或植入之設備。可藉由適當蝕刻設備而蝕刻一記憶體儲存元件，該設備可包含用於化學蝕刻、電漿蝕刻或化學機械平坦化之設備。
在方塊1005，方法1000可使用一摻雜劑之一第一梯度摻雜一第一記憶體單元之一第一記憶體儲存元件。在一些情況中，第一記憶體單元經耦合至一第一存取線及一第二存取線(例如，一第一字線及一第一數位線)，且第一記憶體儲存元件使用第一存取線與第二存取線之間的一第一方向上之摻雜劑之一第一不均勻摻雜濃度摻雜。在一些實例中，方法可包含使用摻雜劑之一第二梯度摻雜一第二記憶體單元之一第二記憶體儲存元件。在一些情況中，第二記憶體單元經耦合至一第三存取線及一第四存取線(例如，一第二字線及一第二數位線)，且第二記憶體儲存元件使用第三存取線與第四存取線之間的一第二方向上之摻雜劑之一第二不均勻摻雜濃度摻雜。在一些情況中，第一梯度及第二梯度係相同梯度，且第一記憶體單元係一作用中記憶體單元且第二記憶體單元係一非作用中記憶體單元，且該方法包含施加一或多個電脈衝至第一記憶體單元而不施加一或多個電子脈衝至第二記憶體單元。在一些情況中，施加一或多個電脈衝至第一記憶體單元將摻雜劑之第一梯度改變至不同於第二梯度之摻雜劑之一濃度。
在方塊1010，方法1000可蝕刻第一記憶體單元以形成第一記憶體單元之一第一錐形。在一些實例中，摻雜劑之第一梯度影響第一記憶體單元之一蝕刻速率，且第一錐形至少部分基於摻雜劑之第一梯度。在一些情況中，方法可蝕刻第二記憶體儲存元件以形成第二記憶體單元之第二錐形。在一些情況中，摻雜劑之第二梯度影響第二記憶體單元之一蝕刻速率，且第二錐形至少部分基於摻雜劑之第二梯度。
描述一種用於執行方法1000之設備。該設備可包含用於使用一摻雜劑之一第一梯度摻雜一第一記憶體單元之一第一儲存材料之構件及用於蝕刻第一記憶體單元以形成第一記憶體單元之第一錐形之構件，其中摻雜劑之第一梯度影響第一記憶體單元之一蝕刻速率，且其中第一錐形輪廓至少部分基於第一摻雜梯度。
該設備可進一步包含用於使用摻雜劑之一第二梯度摻雜一第二記憶體儲存元件之構件及用於蝕刻第二記憶體儲存元件以形成第二記憶體單元之第二錐形之構件，其中摻雜劑之第二梯度影響第二記憶體單元之一蝕刻速率，且其中第二錐形基於摻雜劑之第二梯度。此外，第一記憶體單元可在一第一記憶體層疊中且第二記憶體單元可在一第二記憶體層疊中，第一記憶體單元之第一錐形可不同於第二記憶體單元之第二錐形，且第一記憶體單元之第一錐形可與第二記憶體單元之第二錐形相同。該設備可進一步包含用於將第一記憶體單元耦合至一第一存取線及一第二存取線之構件，其中摻雜第一記憶體儲存元件包含在第一存取線與第二存取線之間的一第一方向上之第一記憶體儲存元件中之摻雜劑之一第一不均勻摻雜濃度。
該設備可進一步包含用於將第二記憶體單元耦合至一第三存取線及一第四存取線之構件，其中摻雜第二記憶體儲存元件包含使用在第三存取線與第四存取線之間的一第二方向上之第二記憶體儲存元件中之摻雜劑之一第二不均勻摻雜濃度摻雜第二記憶體儲存元件。另外，第一記憶體儲存元件及第二記憶體儲存元件可包含硫屬化物材料。此外，第一梯度及第二梯度係相同梯度，其中第一記憶體單元係一作用中記憶體單元且第二記憶體單元係一非作用中記憶體單元，且該設備可包含用於施加一或多個電脈衝至第一記憶體單元而不施加一或多個電脈衝至第二記憶體單元之構件，其中施加一或多個電脈衝將摻雜劑之第一梯度改變至不同於第二梯度之摻雜劑之一濃度。
雖然先前描述之實例致力於可在一給定方向上單調增加或減小之錐形輪廓及/或摻雜梯度，但此並非係必需的。例如，若一記憶體儲存元件之所要輪廓/形狀包含一沙漏形狀，則可用於調變蝕刻程序之對應不均勻摻雜濃度可沿著記憶體儲存元件之頂部表面與底部表面之間的方向非單調變化，其中相對於沙漏形狀中間之一較低濃度，沙漏形狀之任一端處之濃度較高。類似地，針對一筒狀錐形輪廓，其中記憶體儲存元件自一較寬中間部分至頂部表面及底部表面處之較窄端漸縮，可用於調變蝕刻程序之對應不均勻摻雜濃度可沿著頂部表面與底部表面之間的方向非單調變化，其中相對於筒形中間之一較高濃度，筒形兩個端處之濃度較低。
在一些情況中，一筒形錐形輪廓可為有益的。例如，當使用一給定極性程式化一記憶體單元時，陰離子可漂移朝向一記憶體儲存元件之一個表面(例如，一頂部或底部表面)且陽離子可漂移朝向記憶體儲存元件之相對表面(例如，一底部或頂部表面)。相較於對稱形狀之記憶體單元，具有一筒形錐形輪廓或其中記憶體儲存元件之頂部表面及底部表面之寬度比記憶體儲存元件之一中間部分之寬度窄之另一不對稱輪廓之一記憶體儲存元件可藉由在各電極處具有窄接觸區域且(例如)在記憶體儲存元件之中間具有一較大、塊體離子貯槽而引起各自表面處之陽離子及/或陰離子之濃度增大。
圖11繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之例示性記憶體單元105-o、105-p。記憶體單元105-o、105-p提供不對稱幾何結構之實例，其中記憶體儲存元件之頂部表面及底部表面之寬度比記憶體儲存元件之一中間部分之寬度窄。記憶體單元105-o及105-p具有記憶體儲存元件輪廓，其等可取決於操作之極性而導致記憶體儲存元件之一個表面之陰離子聚集及相對表面處之陽離子聚集，或反之亦然。
記憶體單元105-o之記憶體儲存元件220-m提供一筒形錐形輪廓之一實例，其中接近記憶體儲存元件之中間之寬度315-g較寬且接近與電極205-i、205-j耦合之記憶體儲存元件220-m之表面之寬度315-f、315-h較窄。在一些情況中，寬度315-f類似於寬度315-h。在一些情況中，寬度315-f不同於寬度315-h。對應不均勻摻雜濃度接近記憶體儲存元件之中間係較高的且朝向記憶體儲存元件之頂部及底部表面減小。記憶體儲存元件220-m可(例如)經由電極205-i、205-j耦合至存取線(例如，一字線及一數位線)。
記憶體單元105-p之記憶體儲存元件220-n提供具有一階梯形輪廓之一階梯形記憶體儲存元件之一實例，該輪廓具有一第一(中間)部分1110，相對於具有接近記憶體儲存元件220-n之頂部及底部表面之較窄寬度315-i、315-k之第二及第三部分1105、1115，第一(中間)部分1110具有一較寬寬度315-j。第一部分1110可具有比第二及第三部分1105、1115之摻雜濃度更高之一摻雜濃度。在此實例中，第二及第三部分1105、1115具有不同寬度315-i、315-k及對應地具有不同摻雜濃度。在其他實例中，第二及第三部分可具有相同寬度及相同摻雜濃度。記憶體儲存元件220-n可(例如)經由電極205-k、210-l耦合至存取線(例如，一字線及一數位線)。
應注意，上文描述之方法描述可能的實施方案，且操作及步驟可經重新配置或以其他方式修改，且其他實施方案係可能的。此外，可組合來自該等方法之兩個或兩個以上之特徵或步驟。
本文中所描述之資訊及信號可使用各種不同科技及技術之任一者表示。例如，可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合來表示。一些圖式可將信號繪示為單一信號；然而，一般技術者將理解，該信號可表示一信號匯流排，其中該匯流排可具有各種位元寬度。
如本文中所使用，術語「虛擬接地」係指保持於近似零伏特(0 V)之一電壓但不直接與接地連接的一電路之一節點。據此，一虛擬接地之電壓可暫時波動且在穩定狀態下返回至近似0 V。一虛擬接地可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一分壓器)來實施。其他實施方案亦可行。「虛擬接地」或「經虛擬接地」意謂連接至近似0 V。
術語「電子通信」及「耦合」係指支援組件之間的電子流之組件之間的一關係。此可包含組件之間的一直接連接或可包含中間組件。彼此電子通信或耦合之組件可主動交換電子或信號(例如，在一通電電路中)或可不主動地交換電子或信號(例如，在一斷電電路中)，但可經組態且可操作以在一電路通電之後交換電子或信號。例如，經由一開關(例如，一電晶體)實體連接之兩個組件電子通信或可耦合，而無關於該開關之狀態(即，斷開或閉合)。
術語「隔離」係指其中電子目前無法在其等之間流動之組件之間的一關係；若組件之間存在一開路，則其等彼此隔離。例如，當一開關斷開時，藉由該開關實體連接之兩個組件可彼此隔離。
如本文使用，術語「短接」係指組件之間的一關係，其中經由啟動所討論的兩個組件之間的一單一中間組件建立組件之間的一導電路徑。例如，經短接至一第二組件之一第一組件可在兩個組件之間的一開關閉合時與第二組件交換電子。因此，短接可為實現電子通信中之組件(或線)之間的電荷流動之一動態操作。
本文論述之裝置(包含記憶體陣列100)可形成在一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可係一絕緣體上覆矽(SOI)基板(諸如玻璃上覆矽(SOG)或藍寶石上覆矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於磷、硼或砷)摻雜而控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜方法在基板之初始形成或生長期間執行半導體基板之摻雜。
硫屬化物材料可為包含元素硫(S)、硒(Se)及碲(Te)之至少一者之材料或合金。本文論述之相變材料可為硫屬化物材料。硫屬化物材料及合金可包含但不限於Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用之帶連字符之化學組合物表示法指示一特定化合物或合金中所包含之元素且意欲表示涉及該等所指示元素之所有化學計量學。例如，Ge-Te可包含Gex Tey ，其中x及y可為任何正整數。可變電阻材料之其他實例可包含包括兩種或兩種以上金屬(例如，過渡金屬、鹼土金屬及/或稀土金屬)之二元金屬氧化物材料或混合價氧化物。實施例並不限於與記憶體胞元之記憶體元件相關聯之一(或若干)特定可變電阻材料。例如，可變電阻材料之其他實例可用於形成記憶體元件且可包含硫屬化物材料、巨磁阻材料或聚合物基材料等等。
如本文描述，除了半導體基板之上述摻雜之外，一記憶體單元中之硫屬化物材料可使用在一後續蝕刻步驟期間影響記憶體單元之蝕刻速率之一摻雜劑摻雜。在一些實例中，一記憶體單元中之硫屬化物材料可使用一摻雜劑以實質上不更改記憶體單元之導電率之一方式進行摻雜。例如，硫屬化物材料可使用銦以實質上不影響硫屬化物材料內之離子遷移之一濃度摻雜。
本文中所論述之一或若干電晶體可表示一場效電晶體(FET)且包括三端子裝置，包含一源極、汲極及閘極。該等端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區域。源極及汲極可藉由一輕度摻雜半導體區域或通道分離。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可由一絕緣閘極氧化物封蓋。可藉由將一電壓施加至閘極而控制通道導電性。例如，分別將一正電壓或負電壓施加至一n型FET或一p型FET可導致通道變為導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，該電晶體可「接通」或「啟動」。當將小於該電晶體之臨限電壓之一電壓施加至該電晶體閘極時，該電晶體可「關斷」或「撤銷啟動」。
本文中所闡述之描述結合隨附圖式描述實例性組態且不表示可實施或可在發明申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意謂「用作一實例、例項或圖解」，而非「較佳」或「優於其他實例」。詳細描述包含用於提供對所描述技術之理解之目的之具體細節。然而，此等技術可在無此等具體細節之情況下實踐。在一些例項中，以方塊圖形式展示熟知結構及裝置以避免模糊所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。當僅在說明書中使用第一參考標籤時，描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可使用各種不同科技及技術之任一者來表示本文中所描述之資訊及信號。例如，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合來表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可使用經設計以執行本文中所描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性區塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一數位信號處理器(DSP)及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中所描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任意者之組合來實施上文所描述之功能。實施功能之特徵亦可實體上定位於各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。又，如本文中所使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。又，如本文中所使用，片語「基於」不應解釋為對一條件閉集之參考。例如，在不脫離本發明之範疇之情況下，描述為「基於條件A」之一例示性步驟可基於條件A及條件B兩者。換言之，如本文中所使用，片語「基於」應按相同於片語「至少部分基於」之方式來解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，包含促進一電腦程式從一個位置傳送至另一位置之任何媒體。一非暫時性儲存媒體可係可藉由一通用或專用電腦存取之任何可用媒體。藉由實例但非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置、或可用於攜載或儲存呈指令或資料結構之形式之所要程式碼構件且可藉由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。又，任何連接適當地稱為一電腦可讀媒體。例如，若使用一同軸電纜、光纖、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線技術從一網站、伺服器或其他遠程源傳輸軟體，則同軸電纜、光纜、雙絞線、DSL或諸如紅外線、無線電及微波之無線技術包含於媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光學光碟、數位多功能光碟(DVD)、軟磁碟及藍光光碟(其中磁碟通常以磁性方式重現資料，而光碟使用雷射以光學方式重現資料)。上文之組合亦包含於電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠製成或使用本發明。熟習此項技術者將容易明白本發明之各種修改，且本文中所定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明並不意欲限於本文中所描述之實例及設計，而應符合與本文中所揭示之原理及新穎特徵一致之最廣範疇。
100:記憶體陣列 100-b:記憶體陣列 105:記憶體單元 105-a:記憶體單元 105-b:記憶體單元 105-c:記憶體單元 105-d:記憶體單元 105-e:記憶體單元 105-f:記憶體單元 105-g:記憶體單元 105-h:記憶體單元 105-i:記憶體單元 105-j:記憶體單元 105-k:記憶體單元 105-l:記憶體單元 105-m:記憶體單元 105-n:記憶體單元 105-o:記憶體單元 105-p:記憶體單元 110:字線 110-a:字線 110-b:字線 110-d:字線 110-e:字線 115:數位線 115-a:數位線 115-b:數位線 115-c:數位線 115-d:數位線 115-e:數位線 115-f:數位線 120:列解碼器 125:感測組件 125-a:感測組件 130:行解碼器 135:輸出 140:記憶體控制器 140-a:記憶體控制器 140-b:記憶體控制器 145:記憶體單元堆疊 200:記憶體陣列 205:頂部電極 205-a:頂部電極 205-b:頂部電極 205-c:頂部電極 205-d:電極 205-e:電極 205-f:電極 205-g:電極 205-h:電極 205-i:電極 205-j:電極 205-k:電極 205-l:電極 210:電極 210-a:底部電極 210-b:底部電極 210-c:底部電極 210-d:底部電極 210-e:底部電極 210-f:底部電極 210-g:底部電極 210-h:底部電極 220:記憶體儲存元件 220-a:記憶體儲存元件 220-b:記憶體儲存元件 220-c:記憶體儲存元件 220-d:記憶體儲存元件 220-e:記憶體儲存元件 220-f:記憶體儲存元件 220-g:記憶體儲存元件 220-h:記憶體儲存元件 220-i:記憶體儲存元件 220-j:記憶體儲存元件 220-k:記憶體儲存元件 220-l:記憶體儲存元件 220-m:記憶體儲存元件 220-n:記憶體儲存元件 305-a:頂部表面 305-b:頂部表面 305-c:頂部表面 305-d:頂部表面 305-e:頂部表面 305-f:頂部表面 305-g:頂部表面 305-h:頂部表面 310-a:底部表面 310-b:底部表面 310-c:底部表面 310-d:底部表面 310-e:底部表面 310-f:底部表面 310-g:底部表面 310-h:底部表面 315-a:寬度 315-b:寬度 315-c:寬度 315-d:第一寬度 315-e:第二寬度 315-f:寬度 315-g:寬度 315-h:寬度 315-i:寬度 315-j:寬度 315-k:寬度 405:深度 500:多層疊記憶體裝置 600:多層疊記憶體裝置 705:第一部分 710:第二部分 800:記憶體陣列 805:偏壓組件 810:時序組件 815:字線偏壓信號 820:位元線偏壓信號 825:鎖存器 900:系統 905:裝置 910:處理器 915:基本輸入/輸出系統(BIOS)組件 920:周邊組件 925:I/O控制器 930:匯流排 935:輸入 940:輸出 1000:方法 1005:方塊 1010:方塊 1105:第二部分 1110:第一部分 1115:第三部分
圖1繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性記憶體陣列。
圖2繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性記憶體陣列。
圖3繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之例示性記憶體單元。
圖4A至圖4B繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性記憶體單元。
圖5繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性多層疊記憶體裝置。
圖6繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性多層疊記憶體裝置。
圖7繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之一例示性記憶體單元。
圖8繪示根據本發明之實例之可包含使用摻雜調變蝕刻形成之記憶體單元之一例示性記憶體陣列。
圖9繪示根據本發明之實例之包含具有可使用摻雜調變蝕刻形成之記憶體單元之一記憶體陣列之一裝置。
圖10係繪示根據本發明之實例之用於使用摻雜劑調變蝕刻形成具有不對稱記憶體單元之一記憶體裝置之一或若干方法之一流程圖。
圖11繪示根據本發明之實例之可使用摻雜劑調變蝕刻形成之例示性記憶體單元。
105-e:記憶體單元
205-c:頂部電極
210-c:底部電極
220-c:記憶體儲存元件
305-c:頂部表面
310-c:底部表面
315-c:寬度
405:深度

Claims (21)

  1. 一種用於形成一記憶體裝置之方法，其包括： 使用一摻雜劑之一第一梯度摻雜一第一記憶體單元之一第一記憶體儲存元件；及 蝕刻該第一記憶體單元以形成該第一記憶體單元之一第一錐形，其中該摻雜劑之該第一梯度影響該第一記憶體單元之一蝕刻速率且至少部分引起該第一錐形。
  2. 如請求項1之方法，其中該第一記憶體單元經耦合至一第一存取線及一第二存取線，且其中摻雜該第一記憶體儲存元件包含在該第一存取線與該第二存取線之間的一第一方向上之該第一記憶體儲存元件中之該摻雜劑之一第一不均勻(non-uniform)摻雜濃度。
  3. 如請求項1之方法，其進一步包括： 使用該摻雜劑之一第二梯度摻雜一第二記憶體儲存元件；及 蝕刻該第二記憶體儲存元件以形成一第二記憶體單元之一第二錐形，其中該摻雜劑之該第二梯度影響該第二記憶體單元之一蝕刻速率，且其中該第二錐形至少部分基於該摻雜劑之該第二梯度。
  4. 如請求項3之方法，其中該第一記憶體單元係在一第一記憶體層疊件(deck)中且該第二記憶體單元係在一第二記憶體層疊中。
  5. 如請求項3之方法，其中該第一記憶體單元之該第一錐形不同於該第二記憶體單元之該第二錐形。
  6. 如請求項3之方法，其中該第一記憶體單元之該第一錐形與該第二記憶體單元之該第二錐形相同。
  7. 如請求項3之方法，其中該第二記憶體單元經耦合至一第三存取線及一第四存取線，且其中摻雜該第二記憶體儲存元件包含使用在該第三存取線與該第四存取線之間的一第二方向上之該第二記憶體儲存元件中之該摻雜劑之一第二不均勻摻雜濃度摻雜該第二記憶體儲存元件。
  8. 如請求項3之方法，其中該第一記憶體儲存元件及該第二記憶體儲存元件包含硫屬化物(chalcogenide)材料。
  9. 如請求項3之方法，其中該第一梯度及該第二梯度係相同梯度，且其中該第一記憶體單元係一作用中(active)記憶體單元且該第二記憶體單元係一非作用中(inactive)記憶體單元，該方法進一步包括： 施加一或多個電脈衝至該第一記憶體單元而不施加該一或多個電脈衝至該第二記憶體單元，其中施加該一或多個電脈衝將該摻雜劑之該第一梯度改變至不同於該第二梯度之該摻雜劑之一濃度。
  10. 一種用於形成一記憶體裝置之方法，其包括： 使用在經耦合至一記憶體單元之一第一存取線與經耦合至該記憶體單元之一第二存取線之間的一第一方向上之一摻雜劑之一不均勻摻雜濃度摻雜該記憶體單元之一記憶體儲存元件； 依據一蝕刻速率蝕刻該記憶體單元以形成該記憶體單元之一錐形，該蝕刻速率至少部分基於該摻雜劑之該不均勻摻雜濃度，其中在該第一方向上之該摻雜劑之該不均勻摻雜濃度至少部分引起在該第一方向上之該錐形。
  11. 如請求項10之方法，其中使用該不均勻摻雜濃度摻雜該記憶體儲存元件包括： 在相較於該第二存取線而更靠近該第一存取線之該記憶體儲存元件之一第一部分中沈積該摻雜劑之一第一濃度；及 在相較於該第一存取線而更靠近該第二存取線之該記憶體儲存元件之一第二部分中沈積該摻雜劑之一第二濃度，其中該摻雜劑之該第二濃度係小於該摻雜劑之該第一濃度。
  12. 如請求項10之方法，其中至少部分基於使用該不均勻摻雜濃度摻雜該記憶體儲存元件，經耦合至該第一存取線之該記憶體儲存元件之一第一表面之一第一面積係大於經耦合至該第二存取線之該記憶體儲存元件之一第二表面之一第二面積。
  13. 如請求項12之方法，其中該記憶體儲存元件之一寬度沿著該第一方向從該記憶體儲存元件之該第一表面至該記憶體儲存元件之該第二表面減少。
  14. 如請求項12之方法，其中該記憶體儲存元件之一深度沿著該第一方向從該記憶體儲存元件之該第一表面至該記憶體儲存元件之該第二表面減少。
  15. 如請求項12之方法，其中該記憶體儲存元件之一深度沿著該第一方向從該記憶體儲存元件之該第一表面至該記憶體儲存元件之該第二表面為一相同深度。
  16. 如請求項10之方法，其中該摻雜劑包括銦，且其中該蝕刻速率至少部分基於包括銦之該摻雜劑。
  17. 如請求項10之方法，其中該不均勻摻雜濃度沿著該第一方向線性(linearly)變化。
  18. 如請求項10之方法，其中該不均勻摻雜濃度沿著該第一方向指數(exponentially)變化。
  19. 一種用於形成一記憶體裝置之方法，其包括： 使用一摻雜劑之一第一梯度摻雜一第一記憶體單元之一第一記憶體儲存元件，該第一記憶體單元係在一第一層疊件中； 蝕刻該第一記憶體單元以形成該第一記憶體單元之一第一錐形，其中該摻雜劑之該第一梯度影響該第一記憶體單元之一蝕刻速率且至少部分引起該第一錐形； 使用不同於該摻雜劑之該第一梯度之該摻雜劑之一第二梯度摻雜一第二記憶體單元之一第二記憶體儲存元件，該第二記憶體單元係在不同於該第一層疊件之一第二層疊件中；及 蝕刻該第二記憶體單元以形成不同於該第一錐形之該第二記憶體單元之一第二錐形，其中該摻雜劑之該第二梯度影響該第二記憶體單元之一蝕刻速率且至少部分引起該第二錐形。
  20. 如請求項18之方法，其中： 該第一記憶體單元係經耦合至一第一存取線及一第二存取線； 該摻雜劑之該第一梯度對應於在該第一存取線與該第二存取線之間之一第一方向中之該第一記憶體儲存元件中之該摻雜劑之一不均勻摻雜濃度； 該第二記憶體單元係經耦合至該第一存取線及一第三存取線；及 該摻雜劑之該第二梯度對應於在該第三存取線與該第一存取線之間之一第二方向中之該第一記憶體儲存元件中之該摻雜劑之一第二不均勻摻雜濃度，其中該第二方向與該第一方向相反(opposite)。
  21. 如請求項19之方法，其中： 至少部分基於該摻雜劑之該第一梯度，經耦合至該第一存取線之該第一記憶體儲存元件之一第一表面之一第一面積係大於經耦合至該第二存取線之該第一記憶體儲存元件之一第二表面之一第二面積；及 至少部分基於該摻雜劑之該第二梯度，經耦合至該第一存取線之該第二記憶體儲存元件之一第三表面之一第三面積係大於經耦合至該第三存取線之該第二記憶體儲存元件之一第四表面之一第四面積。
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TW (3) TW202243127A (zh)
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US10854813B2 (en) * 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
KR102549544B1 (ko) * 2018-09-03 2023-06-29 삼성전자주식회사 메모리 장치
US10796729B2 (en) 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US11194726B2 (en) 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
US10861862B1 (en) * 2019-06-24 2020-12-08 Wuxi Petabyte Technologies Co, Ltd. Ferroelectric memory devices
US11309490B2 (en) * 2020-02-10 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
US11818899B2 (en) * 2020-11-03 2023-11-14 Samsung Electronics Co., Ltd. Semiconductor device including layers with different chalcogen compounds and semiconductor apparatus including the same
JP2022111856A (ja) * 2021-01-20 2022-08-01 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子およびメモリ装置
US20230309412A1 (en) * 2022-03-22 2023-09-28 International Business Machines Corporation Advanced mram device structure

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950027954A (ko) * 1994-03-17 1995-10-18 김주용 반도체 소자의 콘택홀 형성방법
WO2004040648A1 (ja) * 2002-10-30 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
US20040099926A1 (en) * 2002-11-22 2004-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and light-emitting device, and methods of manufacturing the same
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
US6885590B1 (en) * 2003-01-14 2005-04-26 Advanced Micro Devices, Inc. Memory device having A P+ gate and thin bottom oxide and method of erasing same
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
DE102004020575B3 (de) 2004-04-27 2005-08-25 Infineon Technologies Ag Halbleiterspeicherbauelement in Cross-Point-Architektur
US7259038B2 (en) 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
US8110863B2 (en) 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
US20070054460A1 (en) 2005-06-23 2007-03-08 Atmel Corporation System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop
US20070010082A1 (en) 2005-07-05 2007-01-11 Cay-Uwe Pinnow Structure and method for manufacturing phase change memories with particular switching characteristics
KR101369864B1 (ko) 2005-08-12 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법
JP2007073779A (ja) 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
US7973384B2 (en) * 2005-11-02 2011-07-05 Qimonda Ag Phase change memory cell including multiple phase change material portions
US7723692B2 (en) 2005-11-21 2010-05-25 Fujifilm Corporation Solid state radiation sensor and manufacturing method of the same
US20070238225A1 (en) 2006-04-07 2007-10-11 Guy Wicker Phase change memory with improved temperature stability
US8896045B2 (en) 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
TWI312189B (en) * 2006-07-04 2009-07-11 Macronix Int Co Ltd Memory device and manufacturing method and operating method thereof
US8084799B2 (en) 2006-07-18 2011-12-27 Qimonda Ag Integrated circuit with memory having a step-like programming characteristic
US7688618B2 (en) 2006-07-18 2010-03-30 Qimonda North America Corp. Integrated circuit having memory having a step-like programming characteristic
US7800092B2 (en) 2006-08-15 2010-09-21 Micron Technology, Inc. Phase change memory elements using energy conversion layers, memory arrays and systems including same, and methods of making and using
US8003972B2 (en) 2006-08-30 2011-08-23 Micron Technology, Inc. Bottom electrode geometry for phase change memory
US20080096344A1 (en) * 2006-10-24 2008-04-24 Macronix International Co., Ltd. Method for Manufacturing a Resistor Random Access Memory with a Self-Aligned Air Gap insulator
TWI327381B (en) * 2006-10-27 2010-07-11 Macronix Int Co Ltd Apparatus, fabrication method and operating method and for non-volatile multi-bit memory
KR100810617B1 (ko) 2007-02-09 2008-03-06 삼성전자주식회사 멀티 비트 상전이 메모리소자 및 그 제조방법
US7656697B2 (en) 2007-03-29 2010-02-02 Qimonda Ag Integrated circuit having a resistively switching memory and method
US7786461B2 (en) 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US7808028B2 (en) * 2007-04-18 2010-10-05 International Business Machines Corporation Trench structure and method of forming trench structure
CN101663770A (zh) 2007-04-20 2010-03-03 Nxp股份有限公司 包含可转换结构的电子装置
US7550313B2 (en) 2007-07-21 2009-06-23 International Business Machines Corporation Method for delineation of phase change memory (PCM) cells separated by PCM and upper electrode regions modified to have high film resistivity
JP5885285B2 (ja) 2007-11-07 2016-03-15 サイプレス セミコンダクター コーポレーション 不揮発性メモリ用可変抵抗およびその製造方法並びに不揮発性メモリ
JP5159270B2 (ja) 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20090077232A (ko) 2008-01-10 2009-07-15 삼성전자주식회사 상변화층 및 그를 포함하는 상변화 메모리 소자
JP5364280B2 (ja) 2008-03-07 2013-12-11 株式会社東芝 不揮発性記憶装置及びその製造方法
JP5451740B2 (ja) 2008-04-01 2014-03-26 エヌエックスピー ビー ヴィ 多重ビット相変化メモリセル
US7825398B2 (en) 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
WO2009147790A1 (ja) 2008-06-03 2009-12-10 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
JP5288933B2 (ja) 2008-08-08 2013-09-11 株式会社東芝 半導体記憶装置及びその製造方法
US7772583B2 (en) 2008-08-21 2010-08-10 Micron Technology, Inc. Memory devices and methods of forming the same
IT1392578B1 (it) 2008-12-30 2012-03-09 St Microelectronics Rousset Metodo di programmazione multilivello di celle di memoria a cambiamento di fase utilizzante impulsi di reset adattativi
JP5367400B2 (ja) 2009-02-12 2013-12-11 株式会社東芝 半導体記憶装置、及びその製造方法
US8153488B2 (en) 2009-03-24 2012-04-10 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile storage device
JP4810581B2 (ja) 2009-03-25 2011-11-09 株式会社東芝 不揮発性記憶装置
US8193522B2 (en) 2009-04-09 2012-06-05 Qualcomm Incorporated Diamond type quad-resistor cells of PRAM
US8363463B2 (en) * 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
KR20110015934A (ko) 2009-08-10 2011-02-17 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US8278641B2 (en) 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells
US8847186B2 (en) 2009-12-31 2014-09-30 Micron Technology, Inc. Self-selecting PCM device not requiring a dedicated selector transistor
KR101512548B1 (ko) 2010-03-12 2015-04-15 오메로스 코포레이션 Pde10 억제제 및 관련 조성물 및 방법
JP2011216768A (ja) 2010-04-01 2011-10-27 Elpida Memory Inc 半導体装置およびその製造方法
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
WO2012033106A1 (ja) * 2010-09-10 2012-03-15 独立行政法人科学技術振興機構 メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法
US8502343B1 (en) * 2010-11-17 2013-08-06 The University Of Toledo Nanoelectric memristor device with dilute magnetic semiconductors
US8426242B2 (en) 2011-02-01 2013-04-23 Macronix International Co., Ltd. Composite target sputtering for forming doped phase change materials
KR101952879B1 (ko) * 2011-02-01 2019-02-28 매크로닉스 인터내셔널 컴퍼니 리미티드 도핑된 상 변화 재료를 형성하기 위한 복합 타겟의 스퍼터링
CN103262240B (zh) 2011-02-23 2016-08-03 松下知识产权经营株式会社 非易失性存储元件及其制造方法
JP5439419B2 (ja) 2011-03-18 2014-03-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2013016530A (ja) 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
JP5780948B2 (ja) 2011-12-22 2015-09-16 日立建機株式会社 アキシャルピストン式液圧ポンプ
US9496491B2 (en) 2012-05-21 2016-11-15 Micron Technology, Inc. Methods of forming a metal chalcogenide material and related methods of forming a memory cell
US8993374B2 (en) * 2012-08-03 2015-03-31 Micron Technology, Inc. Phase change material gradient structures and methods
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9343668B2 (en) * 2013-03-14 2016-05-17 Crossbar, Inc. Low temperature in-situ doped silicon-based conductor material for memory cell
KR101431656B1 (ko) 2013-04-05 2014-08-21 한국과학기술연구원 저머늄 및 셀레늄을 이용한 칼코지나이드 스위칭 소자 및 그 제조방법
JP2014216553A (ja) * 2013-04-26 2014-11-17 株式会社東芝 抵抗変化型記憶装置
GB2515100A (en) 2013-06-14 2014-12-17 Ibm Phase-change memory cells
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
CN104517987B (zh) 2013-09-27 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体存储控制单元、集成电路及集成电路的制造方法
US9176020B2 (en) 2013-10-01 2015-11-03 Freescale Semiconductor, Inc. Pressure sensor having multiple pressure cells and sensitivity estimation methodology
KR20150085155A (ko) 2014-01-13 2015-07-23 에스케이하이닉스 주식회사 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
DE102014103303A1 (de) 2014-03-12 2015-10-01 Universität Konstanz Verfahren zum Herstellen von Solarzellen mit simultan rückgeätzten dotierten Bereichen
US9324423B2 (en) 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
US20160019960A1 (en) * 2014-05-20 2016-01-21 Sandisk 3D Llc Operation modes for adjustable resistance bit line structures
JP6489480B2 (ja) 2014-06-12 2019-03-27 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置およびその製造方法
KR20160006028A (ko) 2014-07-08 2016-01-18 삼성전자주식회사 저항 변화 메모리 장치
US10056143B2 (en) * 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10128262B2 (en) * 2015-12-26 2018-11-13 Intel Corporation Vertical memory having varying storage cell design through the storage cell stack
US9553265B1 (en) 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
US9607691B1 (en) * 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
KR20170099214A (ko) 2016-02-23 2017-08-31 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
US9923139B2 (en) * 2016-03-11 2018-03-20 Micron Technology, Inc. Conductive hard mask for memory device formation
KR102495000B1 (ko) 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9799381B1 (en) 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10566519B2 (en) 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
JP2019057660A (ja) 2017-09-22 2019-04-11 東芝メモリ株式会社 メモリデバイス
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10854813B2 (en) * 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles

Also Published As

Publication number Publication date
TWI781792B (zh) 2022-10-21
EP3750185A4 (en) 2021-11-10
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KR102447260B1 (ko) 2022-09-26
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KR20200097358A (ko) 2020-08-18
CN111670497A (zh) 2020-09-15
US20210043838A1 (en) 2021-02-11
TW201939674A (zh) 2019-10-01
TW202243127A (zh) 2022-11-01
EP3750185A1 (en) 2020-12-16
US20190252612A1 (en) 2019-08-15
WO2019156856A1 (en) 2019-08-15

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