CN111670497A - 用于存储器装置的掺杂剂调制蚀刻 - Google Patents

用于存储器装置的掺杂剂调制蚀刻 Download PDF

Info

Publication number
CN111670497A
CN111670497A CN201980011242.1A CN201980011242A CN111670497A CN 111670497 A CN111670497 A CN 111670497A CN 201980011242 A CN201980011242 A CN 201980011242A CN 111670497 A CN111670497 A CN 111670497A
Authority
CN
China
Prior art keywords
memory
access line
memory cell
dopant
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980011242.1A
Other languages
English (en)
Other versions
CN111670497B (zh
Inventor
I·托尔托雷利
M·罗布斯泰利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN111670497A publication Critical patent/CN111670497A/zh
Application granted granted Critical
Publication of CN111670497B publication Critical patent/CN111670497B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H10N70/043—Modification of switching materials after formation, e.g. doping by implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明描述基于使用掺杂剂调制蚀刻的方法及装置。在制造期间，存储器单元的存储器存储元件可使用影响所述存储器存储元件的后续蚀刻速率的掺杂剂不均匀掺杂。在蚀刻之后，所述存储器存储元件可具有对应于所述不均匀掺杂浓度的不对称几何结构或锥形轮廓。也可使用掺杂剂调制蚀刻形成多层叠存储器装置。不同存储器层叠上的存储器存储元件可具有不同锥形轮廓及不同掺杂梯度。

Description

用于存储器装置的掺杂剂调制蚀刻
交叉参考
本专利申请案主张2018年2月9日申请的托里拆利(Tortorelli)等人的标题为“用于存储器装置的掺杂剂调制蚀刻(Dopant-Modulated Etching for Memory Devices)”的第15/893,110号美国专利申请案的优先权，所述申请案经转让给其受让人且其全部内容明确地以引用的方式并入本文中。
背景技术
下文大体上涉及可通过使用掺杂剂控制存储器装置中的存储器单元的蚀刻量而形成的存储器装置，且更特定来说涉及用于自选择存储器装置的掺杂剂调制蚀刻。
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似物。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置具有两个状态，其通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。
存在多种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、只读存储器(ROM)、快闪存储器、相变存储器(PCM)等等。存储器装置可为易失性或非易失性。非易失性存储器(例如，FeRAM)可甚至在不存在外部电源的情况下维持其经存储逻辑状态达延长时段。易失性存储器装置(例如，DRAM)可随时间丢失其存储状态，除非其通过外部电源周期性刷新。存储器装置可通过(例如)增大存储器单元密度、增大读取/写入速度、增大可靠性、增大数据保持、降低功率消耗或降低制造成本而改进。
一些类型的存储器装置可使用跨单元的电阻变化来编程且感测不同逻辑状态。举例来说，在自选择存储器单元中，可基于存储器单元内的离子的分布存储逻辑状态。存储器单元的物理几何结构可影响所述单元的离子分布，其又可影响所述单元的阈值电压。阈值电压可与单元的逻辑状态相关或指示单元的逻辑状态。
附图说明
图1说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器阵列。
图2说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器阵列。
图3说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器单元。
图4A到4B说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器单元。
图5说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例多层叠存储器装置。
图6说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例多层叠存储器装置。
图7说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器单元。
图8说明根据本发明的实例的可包含使用掺杂调制蚀刻形成的存储器单元的实例存储器阵列。
图9说明根据本发明的实例的包含具有可使用掺杂调制蚀刻形成的存储器单元的存储器阵列的装置。
图10是说明根据本发明的实例的用于使用掺杂剂调制蚀刻形成具有不对称存储器单元的存储器装置的方法的流程图。
图11说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器单元。
具体实施方式
具有不对称几何结构(例如锥形或阶梯型轮廓)的自选择存储器单元可影响存储器单元中的离子的分布。随着存储器单元中的离子分布改变，其可影响存储器单元的阈值电压且可用于存储不同编程状态。举例来说，施加特定编程脉冲可引起离子聚集在单元的特定电极处或附近。存储器单元的几何结构可增强单元的感测窗，这可导致相较于具有对称轮廓的单元的更精确感测。
本文描述用于制造具有不对称轮廓的自选择存储器单元的技术。每一存储器单元可具有存储器存储元件，其至少部分基于存储器存储元件中的离子的分布存储所述单元的逻辑状态。针对自选择存储器单元，存储器存储元件可为硫属化物材料。当形成所述单元时，可使用影响存储器存储元件的后续蚀刻速率的掺杂剂掺杂存储器存储元件。通过改变存储器存储元件内的掺杂浓度且接着蚀刻所述存储器单元，可控制存储器存储元件的所得几何结构。在一些情况中，使用所述掺杂剂来控制蚀刻速率而非影响单元的导电率。使用不均匀掺杂浓度来掺杂存储器存储元件可导致在蚀刻之后存储器存储元件的不对称几何结构。举例来说，使用存储器存储元件的顶部表面与底部表面之间的掺杂梯度掺杂存储器存储元件可导致在蚀刻之后存储器存储元件的对应锥形轮廓，其中存储器存储元件的一个表面具有大于另一表面的面积。这可具有在两个电极中的一者处或附近聚集离子的效应，借此增强单元的感测窗。
针对多层叠自选择存储器存储器装置，制造具有不对称存储器存储元件的存储器单元的目标可通过在相邻层叠中彼此上下堆叠的存储器单元之间共享存取线(例如，字线及/或数字线)的额外设计目标复杂化。这可需要制造具有在具有不同几何结构的不同层叠上的存储器单元的装置，以便获得与共享存取线及不对称存储器单元几何结构相关联的益处。本文描述的技术可使用掺杂剂调制蚀刻来实现这些目标。
下文在存储器阵列的内容背景中进一步描述上文介绍的本发明的特征。在交叉点架构的内容背景中说明且描述具有锥形或阶梯形轮廓的自选择存储器单元。本发明的这些及其它特征进一步通过与存储器装置(例如自选择存储器装置)的掺杂剂调制蚀刻相关的设备图、系统图及流程图说明且参考其加以描述。
出于此论述的目的，术语“不对称存储器单元”及“不对称存储器存储元件”可互换使用。举例来说，具有不对称存储器存储元件(例如具有锥形轮廓或阶梯形轮廓的存储器存储元件)的存储器单元可称为不对称存储器单元。另外，不对称存储器存储元件可仅沿着一个轴是不对称的；其可沿着另一轴是对称的，例如在梯形或筒状形状的情况中。
图1说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器阵列。存储器阵列100也可被称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可经编程以存储表示为逻辑“0”及逻辑“1”的两个状态。在一些情况中，存储器单元105经配置以存储超过两个逻辑状态。
存储器单元105可包含硫属化物材料，其可被称为硫属化物材料存储器组件或存储器存储元件，其具有表示逻辑状态的可变且可配置阈值电压或电阻，或两者。在一些实例中，单元的阈值电压取决于用于编程单元的极性而改变。举例来说，经编程具有一个极性的自选择存储器单元可具有特定电阻性质且因此具有一个阈值电压。且所述自选择存储器单元可经编程具有不同极性，这可导致单元的不同电阻性质且因此导致不同阈值电压。如上文论述，当编程自选择存储器单元时，单元内的元件可分离，从而造成离子迁移。取决于给定单元的极性，离子可迁移朝向特定电极。举例来说，在自选择存储器单元中，离子可迁移朝向负电极。接着，可通过跨单元施加电压以感测离子已经迁移朝向哪个电极而读取存储器单元。在一些实例中，阳离子可迁移朝向所述电极中的一者，而阴离子可迁移朝向所述电极中的另一者。
在一些实例中，单元编程可利用结晶结构或原子配置来实现不同逻辑状态。举例来说，具有结晶原子配置或非晶原子配置的材料可具有不同电阻。结晶状态可具有低电阻且在一些情况中可称为“设置”状态。非晶状态可具有高电阻且可称为“复位”状态。因此，施加到存储器单元105的电压可取决于所述材料处于结晶状态或非晶状态而导致不同电流，且所得电流的量值可用于确定由存储器单元105存储的逻辑状态。
在一些情况中，在非晶或复位状态中的材料可具有与的相关联的阈值电压，即，电流在超过阈值电压之后流动。因此，如果所施加的电压小于阈值电压，那么在存储器元件处于复位状态中的情况下无电流可流动；如果存储器元件处于设置状态中，那么其可不具有阈值电压(即，零的阈值电压)且因此，电流可响应于所施加的电压而流动。在其它情况中，存储器单元105可具有可导致中间电阻的结晶及非晶区域的组合，所述中间电阻可对应于不同逻辑状态(即，除逻辑1或逻辑0以外的状态)且可允许存储器单元105存储两个以上不同逻辑状态。如下文论述，可通过加热(包含熔融)存储器元件而设置存储器单元105的逻辑状态。
存储器阵列100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列彼此上下形成。相较于2D阵列，这可增大可形成于单个裸片或衬底上的存储器单元的数目，此又可降低生产成本或增大存储器阵列的性能，或两者。根据图1中描绘的实例，存储器阵列100包含存储器单元105的两个层级(例如，层叠)，且因此可视为三维存储器阵列；然而，层叠数目不限于两个。每一层叠可经对准或定位使得存储器单元105可跨每一层叠彼此近似对准，从而形成存储器单元堆叠145。
存储器单元105的每一行经连接到存取线110及存取线115。存取线110还可分别称为字线110及数字线115。数字线115也可称为数字线115。对字线及数字线或其类似物的参考可在不损失理解或操作的情况下互换。字线110及数字线115可大体上彼此垂直以产生阵列。存储器单元堆叠145中的两个存储器单元105可共享共同导电线(例如数字线115)。即，数字线115可与上存储器单元105的底部电极及下存储器单元105的顶部电极电子通信。存储器单元105可具有不对称形状(例如，存储器单元105可具有不对称形状的存储器存储元件)。
一般来说，一个存储器单元105可定位于两个导电线(例如字线110及数字线115)的交叉点处。此交叉点可称为存储器单元的地址。目标存储器单元105可为定位于通电字线110与数字线115的交叉点处的存储器单元105；即，字线110及数字线115可经通电以便在其交叉点处读取或写入存储器单元105。与相同字线110或数字线115电子通信(例如，连接)的其它存储器单元105可称为未标定存储器单元105。
如上文论述，电极可经耦合到存储器单元105及字线110或数字线115。术语电极可为指电导体，且在一些情况中，可用作对存储器单元105的电接触。电极可包含提供存储器阵列100的元件或组件之间的导电路径的迹线、导线、导电线、导电层或类似物。
可通过激活或选择字线110及数字线115(这可包含施加电压或电流到相应线)对存储器单元105执行操作(例如读取及写入)。字线110及数字线115可由导电材料(例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti)等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金或化合物)制成。在选择存储器单元105之后，可利用(例如)硒(Se)离子的迁移以设置单元的逻辑状态。另外或替代地，除硒(Se)离子以外或代替硒(Se)离子，其它导电材料的离子也可迁移。
举例来说，可通过施加电脉冲到存储器单元而编程单元，其可包含包含硒的存储器存储元件。可经由(例如)第一存取线(例如，字线110)或第二存取线(例如，数字线115)提供脉冲。在提供脉冲之后，取决于存储器单元的极性，硒离子可在存储器存储元件内迁移。因此，相对于存储器存储元件的第一侧或第二侧的硒的浓度至少部分基于第一存取线与第二存取线之间的电压的极性。
针对具有锥形轮廓或阶梯形轮廓的存储器单元(例如本文描述者)，硒离子可在具有更大面积的存储器存储元件的部分处更密集。存储器存储元件的富含硒部分可具有更高电阻率且因此可引起高于具有相对少硒的元件的所述部分的阈值电压。相较于对称形状(例如，矩形、非锥形及非阶梯形)的存储器单元，可增强存储器存储元件的不同部分之间的相对电阻。
接着，可通过跨单元施加电压以感测离子已经迁移朝向哪个电极而读取存储器单元。可使用增强特定电极处或附近的离子聚集的不对称几何结构实现自选择存储器装置中的增大感测可靠性。每一存储器单元可经配置使得在编程时单元内的离子迁移朝向一个电极。归因于存储器单元的不对称几何结构(例如锥形轮廓)，更大密度的离子可积累在电极处或附近。这可在单元内产生具有高离子密度的区及具有低离子密度的区。取决于存储器单元的极性，此迁移离子浓度可表示逻辑“1”或逻辑“0”状态。
可通过跨所述单元施加电压而感测所述存储器单元。所得电流可首先遇到高电阻率区，接着遇到能隙且接着遇到单元内的低电阻率区。这可影响单元的阈值电压，此是因为当激活单元时，流动通过单元的电流可遇到高电阻率区及低电阻率区两者。区的定向可表示单元的第一逻辑状态或第二逻辑状态。举例来说，在第一电极处或附近的高电阻率区可表示逻辑“1”状态且在第一电极处或附近的低电阻率区可表示逻辑“0”状态。举例来说，高电阻率及低电阻率区的定向可影响单元的阈值电压且因此影响单元的逻辑状态。此不对称几何结构允许更精确地感测存储器单元。
在一些实例中，具有不对称几何结构的存储器单元可通过使用影响硫属化物材料的后续蚀刻速率的掺杂剂掺杂所述硫属化物，且接着蚀刻存储器单元而形成。硫属化物材料可经不均匀掺杂使得在蚀刻之后，其具有不对称几何结构(例如锥形或阶梯形轮廓)。在一些情况中，可基于所要锥形轮廓确定掺杂浓度或掺杂梯度；即，如果期望特定存储器单元几何结构，那么可确定对应非均匀掺杂浓度使得存储器单元在蚀刻之后将具有所要不对称几何结构。
为读取单元，可跨存储器单元105施加电压，且所得电流或电流开始流动的阈值电压可表示逻辑“1”或逻辑“0”状态。在存储器存储元件的端或另一端处的硒离子的聚集可影响电阻率及/或阈值电压，从而导致逻辑状态之间的更大单元响应区别。
可通过行解码器120及列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址且基于所接收的行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。因此，通过激活字线110及数字线115，可存取存储器单元105。
在存取之后，可通过感测组件125读取或感测存储器单元105。举例来说，感测组件125可经配置以基于通过存取存储器单元105产生的信号确定存储器单元105的经存储逻辑状态。信号可包含电压或电流，且感测组件125可包含电压感测放大器、电流感测放大器或两者。举例来说，可(使用对应字线110及数字线115)施加电压到存储器单元105，且所得电流的量值可取决于存储器单元105的电阻。同样地，可施加电流到存储器单元105，且产生电流的电压的量值可取决于存储器单元105的电阻。感测组件125可包含各种晶体管或放大器以便检测且放大信号，这可被称为锁存。存储器单元105的经检测逻辑状态接着可经输出作为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的一部分。或，感测组件125可与列解码器130或行解码器120连接或电子通信。
可通过类似地激活相关字线110及数字线115而编程或写入存储器单元105，即，可将逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受将写入到存储器单元105的数据(例如，输入/输出135)。在相变存储器或自选择存储器的情况中，可通过加热存储器存储元件(例如，通过使电流通过存储器存储元件)而写入存储器单元105。取决于写入到存储器单元105的逻辑状态(例如，逻辑“1”或逻辑“0”)，硒离子可聚集在特定电极处或附近。举例来说，取决于存储器单元105的极性，在第一电极处或附近的离子聚集可导致表示逻辑“1”状态的第一阈值电压且在第二电极处或附近的离子聚集可导致表示逻辑“0”状态的不同于第一阈值电压的第二阈值电压。可(例如)在以预定极性执行的读取操作期间确定第一阈值电压及第二阈值电压。第一阈值电压与第二阈值电压之间的差可在不对称的存储器存储元件中更明显(包含参考图3所描述者)。
在一些存储器架构中，存取存储器单元105可使所存储的逻辑状态降级或损毁所存储的逻辑状态且可执行重写或刷新操作以将原始逻辑状态传回到存储器单元105。在DRAM中，举例来说，逻辑存储电容器可在感测操作期间部分或完全放电，从而损坏所存储的逻辑状态。因此可在感测操作之后重写逻辑状态。另外，激活单个字线110可导致行中的所有存储器单元放电；因此，行中的所有存储器单元105可需要被重写。但在非易失性存储器(例如PCM及/或自选择存储器)中，存取存储器单元105不会损毁逻辑状态，且因此，存储器单元105可不需要在存取之后重新写入。
一些存储器架构(包含DRAM)可随时间丢失其存储状态，除非其由外部电源周期性刷新。举例来说，带电电容器可通过泄漏电流随时间变成放电，从而导致经存储信息的丢失。这些所谓的易失性存储器装置的刷新速率可为相对高的(例如，对于DRAM，每秒数十个刷新操作)，这可导致明显的电力消耗。随着存储器阵列越来越大，尤其对于依靠有限电源(例如电池)的移动装置来说，增大的电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料限制等)。如下文论述，非易失性PCM及/或自选择存储器单元可具有可导致相对于其它存储器架构改进的性能的有益性质。举例来说，PCM及/或自选择存储器可供应与DRAM相当的读取/写入速度，但可为非易失性的且允许增大的单元密度。
存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重写、刷新、放电等)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可产生且控制在存储器阵列100的操作期间使用的各种电压或电流。举例来说，其可在存取一或多个存储器单元105之后施加放电电压到字线110或数字线115。
图2说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器阵列200。存储器阵列200可为参考图1的存储器阵列100的实例。
存储器阵列200可包含存储器单元105-a、105-b、字线110-a、110-b及数字线115-a、115-b，其可为如参考图1描述的存储器单元105、字线110及数字线115的实例。存储器单元105-a可包含电极205(例如，顶部电极)、电极210(例如，底部电极)及存储器存储元件220，其可包含硫属化物存储材料且可含有或可为自选择存储器组件。存储器单元105-a的逻辑状态可基于存储器存储元件220的至少一个特性。存储器单元105-b可类似于存储器单元105-a包含顶部电极、底部电极及存储器存储元件。电极205可称为顶部电极且电极210可称为底部电极。在一些情况中，可通过将多个存储器阵列200彼此叠置而形成3D存储器阵列。在一些实例中，两个堆叠阵列可具有共同导电线，因此每一层叠可共享字线110-a、110-b或数字线115-a、115-b。存储器单元105-a可描绘目标存储器单元(即，感测操作的目标)，如在本文中别处描述。
存储器阵列200的架构可称为交叉点架构。其也可被称为支柱结构。举例来说，如在图2中展示，支柱可与第一导电线(例如，存取线，例如字线110-a)及第二导电线(例如，存取线，例如数字线115-a)接触。支柱可包括存储器单元105-a，其中存储器单元105-a包含第一电极(例如，顶部电极205)、存储器存储元件220及第二电极(例如，底部电极210)。存储器存储元件220(及因此，存储器单元105-a)可具有不对称几何结构，例如分别关于图4及7描述的锥形或阶梯形轮廓。取决于存储器单元105-a的极性，锥形或阶梯形轮廓可造成顶部电极205或底部电极210处的离子聚集。顶部电极205或底部电极210处的离子聚集可允许更精确地感测存储器单元105-a，如上文描述。
相较于其它存储器架构，在图2中描绘的交叉点或支柱架构可以较低生产成本供应相对高密度的数据存储。举例来说，相较于其它架构，交叉点架构可具有拥有减小面积且因此拥有增大存储器单元密度的存储器单元。举例来说，相较于具有6F2存储器单元面积(例如具有三端选择的架构)，架构可具有4F2存储器单元面积，其中F是最小特征大小。举例来说，DRAM可使用晶体管(其是三端装置)作为每一存储器单元的选择组件，且相较于支柱架构，可具有较大存储器单元面积。
在一些实例中，可使用正电压源来操作存储器阵列200，且中间电压的量值在正电压源的量值与虚拟接地之间。在一些实例中，在存储器单元105-a的存取操作之前，数字线存取电压及字线存取电压两者维持于中间电压。且在存取操作期间，数字线存取电压可增大(例如，到正供应轨)，而字线存取电压可同时减小(例如，到虚拟接地)，从而跨存储器单元105-a产生净电压。因跨存储器单元105-a施加电压而使电流开始流动通过单元105-a的阈值电压可依据朝向顶部电极205或底部电极210的离子迁移而变化，其又可随存储器存储元件220的形状而变化。
在一些情况中，存储器存储元件220可串联连接在第一导电线与第二导电线之间(例如，字线110-a与数字线115-a之间)。举例来说，如在图2中描绘，存储器存储元件220可定位于顶部电极205与底部电极210之间；因此，存储器存储元件220可串联定位于数字线115-a与字线110-a之间。其它配置是可能的。如上文提及，存储器存储元件220可具有阈值电压，使得当达到或超过阈值电压时，电流流动通过存储器存储元件220。阈值电压可取决于单元105-a的编程及存储器存储元件220的形状。
存储器存储元件220可以不对称形状配置以促进顶部电极205或底部电极210处或附近的离子聚集。举例来说，存储器存储元件220可呈梯形棱柱的形状，且存储器存储元件220的横截面可包含梯形。替代地，存储器存储元件220可为截头锥。如本文使用的截头锥包含上部分被移除的圆锥或锥体的部分的形状或类似于所述部分，或在顶部下方截断圆锥或锥体的第一平面与在基底处或上方的第二平面之间的圆锥或锥体的部分的形状或类似于所述部分。存储器存储元件220可以串联配置布置在第一存取线110-a与第二存取线115-a之间。存储器存储元件220可包含包括硒的第一硫属化物玻璃材料。在一些实例中，存储器存储元件220包括硒、砷(As)、碲(Te)、硅(Si)、锗(Ge)、或锑(Sb)的至少一者的组合物。当跨存储器存储元件220施加编程电压时(或当顶部电极205与底部电极210之间存在电压差时)，离子可迁移朝向一个或另一电极。举例来说，Te及Se离子可迁移朝向正电极且Ge及As离子可迁移朝向负电极。存储器存储元件220还可充当选择器装置。此类型存储器架构可称为自选择存储器。
在一些实例中，为实现不对称形状，可使用将影响存储器存储元件220的后续蚀刻工艺的蚀刻速率的掺杂剂不均匀地掺杂存储器存储元件220。掺杂剂可(例如)为铟。掺杂剂的最大掺杂浓度可经选择为足够低的，使得掺杂剂大体上不影响存储器单元的导电率(例如Te、Se、Ge或As离子的迁移或其它电子性质)。取决于掺杂剂，掺杂浓度可(例如)在0.5％到15％之间。
在一些实例中，掺杂剂的不均匀浓度可在制造之后且在正常操作期间继续存在于存储器单元中。在其它实例中，掺杂剂的不均匀浓度可归因于(例如)施加一或多个电子脉冲(其更改存储器单元的掺杂浓度)到存储器单元而在制造之后改变。可(例如)在后续制造过程期间，在封装工艺期间，及/或在存储器单元存取操作(例如读或写操作)期间施加这些电子脉冲。在此情况中，掺杂剂的浓度可改变到不同非均匀掺杂浓度，或改变到大体上均匀的掺杂浓度。
存储器阵列200可由材料形成及移除的各种组合制成。举例来说，可沉积对应于字线110-a、底部电极210、存储器存储元件220及顶部电极205的材料层。可选择性地移除材料以接着产生所要特征(例如图4A及7中描绘的结构)。举例来说，可使用光刻以图案化光致抗蚀剂来界定特征且接着可通过例如蚀刻的技术移除材料。接着可(例如)通过沉积材料层且选择性蚀刻以形成线结构而形成数字线115-a。在一些情况中，可形成或沉积电绝缘区或层。电绝缘区可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。
各种技术可用于形成存储器阵列200的材料或组件。这些可包含(例如)化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、物理气相沉积(PVD)、溅镀沉积、原子层沉积(ALD)或分子束外延(MBE)以及薄膜生长技术。可使用数种技术来移除材料，所述技术可包含(例如)化学蚀刻(也称为“湿式蚀刻”)、等离子体蚀刻(也称为“干式蚀刻”)或化学机械平坦化。
图3说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器单元105-c、105-d。存储器单元105-c及105-d具有可经掺杂以实现掺杂剂调制蚀刻的存储器存储元件220-a、220-b。图3可描绘(例如)在掺杂之后但在蚀刻之前的存储器单元105-c、105-d。存储器存储元件220-a、220-b可包含硫属化物材料。
举例来说，存储器单元105-c说明耦合到顶部电极205-a及底部电极210-a的存储器存储元件220-a。存储器单元105-d说明类似特征，其中存储器存储元件220-b耦合到顶部电极205-b及底部电极210-b。在一些实例中，顶部电极205-a、205-b可称为底部电极且底部电极210-a、210-b可称为顶部电极。
存储器单元105-c及105-d可描绘在蚀刻之前的存储器存储元件220-a、220-b的几何结构；在此实例中，所述几何结构可为矩形棱柱。存储器单元105-c及105-d可为存储器存储元件220-a、220-b的线的横截面。在此情况中，存储器单元105-c及105-d的几何结构可为材料的线的横截面的几何结构。
每一存储器存储元件220-a、220-b可包含顶部表面305-a、305-b、底部表面310-a、310-b及第一方向上的宽度315-a、315-b，所述第一方向大体上垂直于第一表面305a、305b与第二表面310a、310b之间的第二方向。在图3的实例中，在蚀刻之前的存储器存储元件220-a的宽度315-a沿着第二方向是均匀的。顶部表面305-a、305-b可经耦合到顶部电极205-a、205-b且底部表面310-a、310-b可经耦合到底部电极210-a、210-b。存储器单元105-c的顶部电极205-a可(例如)耦合到数字线115。存储器单元105-c的底部电极210-a可(例如)耦合到字线110。在其它实例中，反之亦然；举例来说，顶部电极205-a可经耦合到字线110且底部电极210-a可经耦合到数字线115。存储器单元105-d可类似地耦合到字线及数字线。
存储器存储元件220-a、220-b可使用将在随后蚀刻存储器存储元件220-a、220-b时影响存储器存储元件220-a、220-b的蚀刻速率的掺杂剂掺杂。在一些实例中，可使用不均匀掺杂浓度掺杂存储器存储元件220；举例来说，在存储器存储元件220内不均匀的掺杂浓度。
在图3中，存储器存储元件220-a、220-b的不均匀掺杂浓度通过灰度梯度指示，其中较暗灰色指示存储器存储元件材料中的掺杂剂的较高浓度。存储器存储元件220-a使用掺杂梯度掺杂使得掺杂浓度在从顶部表面305-a到底部表面310-b的方向上增加，而存储器存储元件220-b的掺杂浓度在从顶部表面305-b到底部表面310-b的方向上减小。在两个实例中，存储器存储元件220-a、220-b中的掺杂浓度在大致垂直于顶部表面305-a、305-b及底部表面310-a、310-b的方向上是不均匀的。
在一些实例中，可使用不均匀掺杂浓度掺杂存储器存储元件220以便调制存储器存储元件上的不同部分或不同位置的蚀刻速率。通过改变存储器存储元件的蚀刻速率，可形成具有锥形轮廓(例如，如在图4到6中描绘)或阶梯形轮廓(例如，如在图7中描绘)的存储器存储元件或存储器单元。
在一些实例中，掺杂浓度可从耦合到数字线的存储器存储元件的表面到耦合到字线的存储器存储元件的表面区域增加；即，接近字线的存储器存储元件的掺杂浓度可高于接近数字线的存储器存储元件的掺杂浓度。在一些实例中，此不均匀掺杂浓度调制蚀刻工艺使得在蚀刻之后，耦合到字线110(例如，通过电极210-a)的存储器存储元件的表面积大于耦合到数字线115(例如，通过电极205-a)的存储器存储元件的表面积。此表面积差可通过引起更接近数字线的离子聚集而改进存储器单元操作，如之前论述。
在其它实例中，反之亦然。举例来说，存储器存储元件的掺杂浓度可从字线到数字线增加使得在蚀刻之后，耦合到数字线115(例如，通过电极205-b)的存储器存储元件的表面积大于耦合到字线110(例如，通过电极210-b)的存储器存储元件的表面积。此表面积差可引起更接近字线的离子聚集。
在一些实例中，掺杂剂是铟，其可降低特定蚀刻工艺的蚀刻速率，使得移除给定材料量比在材料未使用铟掺杂或使用铟以较低浓度掺杂时花费更多时间。
在一些实例中，掺杂剂可为不同于铟的掺杂剂。本文描述的实例假设掺杂剂的较高浓度导致较缓慢(较低)的蚀刻速率。然而，反向特性可适用于其它掺杂剂或其它蚀刻工艺。
在一些实例中，可选择存储器存储元件220-a、220-b的掺杂剂及/或掺杂浓度使得掺杂剂大体上不影响存储器单元105-c、105-d的导电率(例如存储器存储元件中的离子迁移)。举例来说，掺杂剂可为铟，其大体上可不影响在低于(例如)15％的掺杂浓度下存储器单元中的离子迁移。举例来说，掺杂浓度可从第一表面处的约1％增加到第二表面处的10％。针对其它掺杂剂，不同范围可为合适的。
在一些实例中，存储器存储元件220可使用共溅镀工艺不均匀地掺杂。共溅镀工艺可允许通过使用两个不同目标(其中的至少一者包含选定掺杂剂，例如铟)以在存储器存储元件上或内沉积材料而相对精确地控制存储器存储元件220中的掺杂梯度。在一些实例中，存储器存储元件220可使用植入工艺(例如低能量植入及/或以不同能量的植入)不均匀地掺杂。
图4A到4B说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器单元105-e。存储器单元105-e可在其已经使用一或多个蚀刻步骤蚀刻之后对应于存储器单元105-c。图3中描绘的存储器存储元件220-a的不均匀掺杂浓度可在蚀刻之后引起存储器存储元件220-c的宽度315-c沿着存储器存储元件220-c的顶部表面305-c与底部表面310-c之间的方向的对应变化，因此导致图4A到4B中描绘的存储器存储元件220-c的不对称几何结构。
存储器存储元件220-c具有锥形轮廓。在图4A到4B中描绘的实例锥形轮廓中，存储器存储元件220-c从底部表面310-c到顶部表面305-c渐缩(例如，变窄)。在其它实例中，存储器存储元件220可具有锥形轮廓，其从顶部表面305到底部表面310渐缩。举例来说，锥形轮廓可为图4A中描绘的锥形轮廓的反射。其它任意几何结构也是可能的，包含不平滑或间断轮廓(例如，参考图7描述的阶梯形轮廓)。
如在图4A中描绘，存储器存储元件220-c的宽度315-c沿着从顶部表面305-c到底部表面310-c的方向变化；在此实例中，宽度315-c在顶部表面305-c处比在底部表面310-c处更窄。在一些实例中，如在图4B中描绘，存储器存储元件220-c的深度405还可沿着从顶部表面到底部表面的方向变化。在其它实例中，存储器存储元件220的深度可沿着从顶部表面到底部表面的方向恒定。
在一些实例中，存储器存储元件220在蚀刻之后呈梯形棱柱的形状(例如存储器存储元件220-c中)，且具有横截面积，其大小沿着从顶部表面到底部表面的方向变化。
在图4A到4B的实例中，存储器存储元件220-c的顶部表面305-c的面积小于存储器存储元件220-C的底部表面310-c的面积。如之前论述，可期望使经耦合到一个存取线(例如，字线)的存储器存储元件的表面积大于经耦合到另一存取线(例如，数字线)的存储器存储元件的表面积。存储器单元105-e的顶部电极205-c可经耦合到(例如)数字线115，且底部电极210-c可经耦合到字线115，或反之亦然。
在一些实例中，顶部表面305的面积及底部表面310的面积确定经配置以通过在存储器单元105存储逻辑状态时在数字线或字线处或附近聚集离子而定义与存储器单元105相关联的感测窗的比。更一般来说，通过形成具有顶部表面305的特定面积、底部表面310的面积及顶部表面305及底部表面310的面积之间的比的特定几何结构轮廓(例如，锥形轮廓或阶梯形轮廓或某一其它轮廓)，可定义感测窗。
可通过存储器存储元件的掺杂梯度确定所述存储器存储元件的几何结构轮廓。举例来说，如果已知所要几何结构轮廓，那么可确定且应用存储器存储元件的对应掺杂梯度，使得在蚀刻之后，存储器存储元件可具有所要锥形轮廓。
图5说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例多层叠存储器装置500。多层叠存储器装置500可(例如)是基于具有可使用掺杂剂调制蚀刻形成的不对称存储器单元的3D存储器阵列的存储器装置。多层叠存储器装置500包含四个层叠，其中每一层叠包含至少一个存储器单元105-f、105-g、105-h、105-i，例如之前关于图4A描述的存储器单元105-e。在一些实施例中，多层叠存储器装置可具有多于或少于四个层。举例来说，多层叠存储器装置可具有2个、4个、8个或16个层叠，或更多。
存储器存储元件220-d、220-e、220-f、220-g具有锥形轮廓。举例来说，存储器存储元件220-e、220-g从底部表面310-e、310-g到顶部表面305-e、305-g渐缩。相比来说，存储器存储元件220-d、220-f从顶部表面305-d、305-f到底部表面310-d、310-f渐缩。
在图5的实例中，每一层叠中的存储器存储元件(例如，220-d、220-f)的锥形轮廓是相邻层叠中的存储器存储元件(例如，220-e、220-g)的锥形轮廓的反射。以此方式跨存储器层叠交替锥形轮廓可启用数字线及字线，其经耦合到相邻层叠中的存储器单元以在层叠之间被轻易共享，同时还提供先前描述的不对称几何结构的益处。举例来说，字线110-d可经耦合到字线110-e且数字线115-e可经耦合到数字线115-f。在一些实例中，相邻层叠中的字线(或数字线)可通过共享单个导电线或经由彼此接触的相邻导电线耦合。在不同层叠中的存储器单元之间共享导电线(例如字线或数字线)可减小与制造存储器装置相关联的裸片面积，或可改进其它存储器装置度量(例如成本、功率消耗或性能)。
存储器存储元件220-d、220-e、220-f、220-g具有对应于锥形轮廓的不均匀掺杂浓度。举例来说，如通过灰度梯度指示，存储器存储元件220-d中的掺杂剂的掺杂浓度从顶部表面305-d处的第一(较高)掺杂浓度减小到底部表面310-d处的第二(较低)掺杂浓度。相比来说，存储器存储元件220-e中的掺杂剂的掺杂浓度从顶部表面305-e处的第一掺杂浓度减小到底部表面310-e处的第二掺杂浓度。在此实例中，存储器存储元件220-d中的掺杂梯度是存储器存储元件220-e中的掺杂梯度的反转，且反之亦然。即，220-d的掺杂梯度与220-f的掺杂梯度本质上相同，除了在相反方向上行进的梯度外。使一个掺杂梯度与相邻层叠中的存储器单元的存储器存储元件的掺杂梯度的反转交替可实现使用掺杂剂调制蚀刻形成具有交替锥形轮廓的存储器单元。
在一些实例中，可期望存储器存储元件的几何结构跨存储器单元且跨存储器层叠是一致的。此一致性可产生更均匀及可预测的装置行为。在一些实例中，偶数层叠上的存储器单元(例如，存储器单元105-g及105-i)的存储器存储元件可都具有第一锥形轮廓(及对应掺杂梯度)，且奇数层上(例如，存储器单元105-f及105-h)的存储器存储元件可都具有第二锥形轮廓(及对应反转掺杂梯度)，其是第一锥形轮廓的反射。在此实例中，存储器存储元件220-d、220-e、220-f及220-g的锥形轮廓可视为跨层叠是一致的，由于反射锥形轮廓可提供与未反射锥形轮廓相同的行为。
虽然图5中描绘的存储器装置500描绘具有针对偶数层叠及奇数层叠拥有交替锥形轮廓及对应交替掺杂梯度的存储器存储元件的存储器层，但此并非必需。举例来说，不同层叠上的存储器单元可具有彼此不同但非反转的掺杂梯度。举例来说，一个层叠上的存储器单元可具有线性掺杂梯度(例如，掺杂浓度线性增大或减小)，而另一层叠上的存储器单元可具有非线性掺杂梯度(例如，掺杂浓度指数地增大或减小)。
不同层叠上的存储器单元可具有彼此不同但非彼此的反射的不对称几何结构。举例来说，一个层叠可具有拥有梯形形状的存储器单元，而另一层叠可具有拥有锥形形状的存储器单元。掺杂调制蚀刻可用于在不同层叠上形成任意几何结构。在一些实例中，掺杂调制蚀刻可用于在每一层叠上形成相同不对称几何结构。
此外，相同层内的存储器单元可具有不同不对称几何结构及/或不同不均匀掺杂浓度。
在一些实例中，存储器阵列可包含一或多个非作用中存储器单元；举例来说，不用于存储信息的存储器单元。这些非作用中存储器单元可(例如)是定位于存储器阵列的边界中或存储器阵列的虚设区中的额外存储器单元。非作用中存储器单元可在与作用中存储器单元(例如，用于存储信息的存储器单元)相同的层叠上或在不同于作用中存储器单元的层叠上。非作用中存储器单元可经连接到与作用中存储器单元相同的存取线或连接到不同存取线。如之前提及，存储器单元的不均匀掺杂浓度可在制造之后通过电子脉冲更改；举例来说，在读取或写入操作期间，在制造期间等。在一些情况中，这些电子脉冲可经施加到作用中存储器单元而非非作用中存储器单元。因此，在一些情况中，可更改作用中存储器单元的掺杂浓度，而可不更改非作用中存储器单元的掺杂浓度。因此，作用中及非作用中存储器单元可在施加电子脉冲到作用中存储器单元之后具有不同掺杂浓度，尽管使用相同不均匀掺杂浓度制造作用中及非作用中存储器单元。在此情况中，作用中及非作用中存储器单元可具有相同不对称几何结构但不同的掺杂浓度。
图6说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例多层叠存储器装置600。多层叠存储器装置600可为基于具有可使用掺杂剂调制蚀刻形成的锥形存储器单元的3D存储器阵列的存储器装置。多层叠存储器装置600包含四个层叠，每一层叠具有至少一个存储器单元105-j、105-k、105-l、105-m，例如之前关于图4A描述的存储器单元105-e。在此实例中，不同于图5中描绘的实例，不同层叠中的存储器存储元件220-h、220-i、220-j、220-k都具有相同锥形轮廓，而非在一个层叠上的锥形轮廓与相邻层叠上的锥形轮廓的反射之间交替。类似地，在此实例中，对应掺杂梯度可针对存储器存储元件220-h、220-i、220-j、220-k是相同的，而非在一个层叠上的掺杂梯度与另一层叠上的所述掺杂梯度的反转之间交替。
在一些实例中，多层叠存储器装置500、600可以例如关于图3及4A描述的方式形成。可基于每一存储器存储元件的所要锥形轮廓确定多层叠装置中的每一存储器存储元件的掺杂轮廓。每一存储器单元的存储器存储元件可使用沿着字线与数字线之间的方向的不均匀掺杂浓度掺杂，使得耦合到一个存取线(例如，字线)的存储器存储元件的表面处的掺杂浓度高于耦合到另一存取线(例如，数字线)的存储器存储元件的表面处的掺杂浓度。
虽然图3到6的实例描绘具有本质上梯形形状的存储器存储元件，但所属领域的技术人员将了解，许多其它形状或锥形轮廓可为合适的。举例来说，存储器存储元件可具有三角形棱柱形状、锥体形状、锥形形状(例如，具有弯曲边缘的锥形轮廓)等。
此外，虽然图3到6的实例描绘具有平滑锥形轮廓的存储器存储元件，但其它几何结构是可能的，例如在顶部表面与底部表面之间并不平滑或连续渐缩的几何结构。
图7说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器单元105-n。在蚀刻之后，存储器单元105-n的存储器存储元件220-l可具有阶梯形轮廓(而非平滑锥形轮廓)，其中存储器存储元件220-l的第一部分705具有第一宽度315-d及对应第一掺杂浓度且存储器存储元件220-l的第二部分710有第二宽度315-e及对应第二掺杂浓度。
可以类似于先前关于图3到4描述的方式使用掺杂调制蚀刻形成存储器单元105-n。举例来说，存储器存储元件220-l的第一部分705可使用掺杂剂的第一浓度均匀掺杂，且存储器存储元件220-l的第二部分710可使用掺杂剂的第二(较低)浓度均匀掺杂。第一部分及第二部分的相对掺杂浓度可基于所要相对宽度或基于耦合到电极210-h的第一部分705的底部表面310-h的面积与耦合到电极205-h的第二部分710的顶部表面305-h的面积的所要比加以确定。可接着蚀刻存储器单元105-n。在一些实例中，具有较高掺杂浓度的存储器存储元件220-l的第一部分705可具有低于具有较低掺杂浓度的第二部分710的蚀刻速率，从而导致比第二宽度315-e宽的第一宽度315-d，如在图7中描绘。存储器存储元件220-l可(例如)经由电极205-h、210-h耦合到存取线。
虽然图7的实例描绘具有两个部分的存储器存储元件，每一部分具有对应于不同掺杂浓度的不同宽度，但所属领域的技术人员将了解，可使用类似方法来制造具有拥有三个或三个以上部分的存储器存储元件的存储器单元，所述部分中的每一者可具有对应于不同掺杂浓度的不同宽度，例如在图11的实例中描绘。此外，图7中描绘的方法可与图3到6中描绘的方法组合，使得第一部分具有不均匀掺杂浓度，且第二部分具有均匀掺杂浓度等。
图8说明根据本发明的实例的可包含使用掺杂调制蚀刻形成的存储器单元的实例存储器阵列800。存储器阵列800可包含根据本发明的实例的使用掺杂剂调制蚀刻形成的一或多个存储器单元。存储器阵列800可称为电子存储器设备，且可为参考图1描述的存储器控制器140的组件的实例。
存储器阵列800可包含一或多个存储器单元105-o、存储器控制器140-a、字线(未展示)、感测组件125-a、数字线(未展示)及锁存器825。这些组件可彼此电子通信且可执行本文描述的一或多个功能。在一些情况中，存储器控制器140-a可包含偏置组件805及时序组件810。存储器控制器140-a可与字线、数字线及感测组件125-a电子通信，其可为参考图1及2描述的字线110、数字线115及感测组件125的实例。在一些情况中，感测组件125-a及锁存器825可为存储器控制器140-a的组件。
存储器单元105-o可包含具有不对称形状(例如锥形轮廓或阶梯形轮廓)的存储器存储元件。举例来说，存储器单元105-o可为参考图4A描述的存储器单元105-e或参考图7描述的存储器单元105-n的实例。
在一些实例中，数字线与感测组件125-a及存储器单元105-o电子通信。逻辑状态(例如，第一或第二逻辑状态)可经写入到存储器单元105-o。字线可与存储器控制器140-a及存储器单元105-o电子通信。感测组件125-a可与存储器控制器140-a、数字线及锁存器825电子通信。这些组件还可经由其它组件、连接或总线与除上文未列出的组件以外的其它组件(在存储器阵列100-a内部及外部两者)电子通信。
存储器控制器140-a可经配置以通过施加电压到字线或数字线而激活所述各种节点。举例来说，偏置组件805可经配置以施加电压以操作存储器单元105-o以读取或写入存储器单元105-o，如上文描述。在一些情况中，存储器控制器140-a可包含列解码器、行解码器或两者，如参考图1描述。这可使存储器控制器140-a能够存取一或多个存储器单元105-o。偏置组件805可为感测组件125-a的操作提供电压。存储器控制器140-a可经由字线发送字线偏置信号815到存储器单元105-o，及/或可经由位线发送位线偏置820信号到存储器单元105-o。
在一些情况中，存储器控制器140-a可使用时序组件810来执行其操作。举例来说，时序组件810可控制各种字线选择或板极偏置的时序(包含用于切换及电压施加的时序)以执行本文论述的存储器功能(例如读取及写入)。在一些情况中，时序组件810可控制偏置组件805的操作。
在确定存储器单元105-o的逻辑状态之后，感测组件125-a可将输出存储于锁存器825中，其中所述输出可根据电子装置(存储器阵列100-a是其一部分)的操作而使用。感测组件125-a可包含与锁存器及存储器单元105-o电子通信的感测放大器。
在一些实例中，存储器控制器140-a可包含用于增大在硫属化物材料存储器存储组件的第一表面处的化学元素的局部浓度以存储第一逻辑值的构件及用于增大在硫属化物材料存储器存储组件的第二表面处的元素的浓度以存储不同于第一值的第二逻辑值的构件，其中第一表面与第二表面相对。
在上文描述的方法及设备的一些实例中，第二表面可具有大于第一表面的面积的面积。此外，在第一表面的掺杂剂的浓度可大于在第二表面的掺杂剂的浓度，且在第一表面的化学元素的浓度可大于在第二表面的化学元素的浓度。上文描述的方法及设备的一些实例可进一步包含用于制造具有拥有不对称几何结构或锥形轮廓及/或拥有掺杂剂的不均匀掺杂浓度的存储器存储元件的存储器单元105-o的工艺、特征、构件或指令。
可在硬件、通过处理器执行的软件、固件或其任何组合中实施存储器控制器140-a或至少一些其各种子组件。如果实施于通过处理器执行的软件中，可通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本发明中描述的功能的其任何组合执行存储器控制器140-a及/或至少一些其各种子组件的功能。
存储器控制器140-a及/或至少一些其各种子组件可物理定位于各种位置处，包含经分布使得通过一或多个物理装置在不同物理位置处实施功能的部分。在一些实例中，存储器控制器140-a及/或至少一些其各种子组件可为根据本发明的各种实例的单独且相异的组件。在其它实例中，存储器控制器140-a及/或至少一些其各种子组件可与一或多个其它硬件组件组合，包含但不限于接收器、发射器、收发器、本发明中描述的一或多个其它组件、或根据本发明的各种实例的其组合。
图9展示根据本发明的各种实例的包含可使用掺杂剂调制蚀刻形成的装置905的系统900的实例图。装置905可为如上文描述的存储器控制器140的组件的实例或可包含如上文描述的存储器控制器140的组件，参考图1。装置905可包含：用于双向语音及数据通信的组件，包含用于发射及接收通信的组件，包含存储器阵列100-b(其包含存储器控制器140-b及存储器单元105-p)；基本输入/输出系统(BIOS)组件915、处理器910、I/O控制器925及外围组件920。这些组件可经由一或多个总线(例如，总线930)电子通信。
存储器单元105-p可存储如本文描述的信息(即，呈逻辑状态的形式)。存储器单元105-p可为(例如)具有如参考图4描述的存储器存储元件的自选择存储器单元。
BIOS组件915可为包含操作为固件的BIOS的软件组件，其可初始化且运行各种硬件组件。BIOS组件915还可管理处理器与各种其它组件(例如，外围组件、输入/输出控制组件等)之间的数据流。BIOS组件915可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器910可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑设备、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况中，处理器910可经配置以使用存储器控制器操作存储器阵列。在其它情况中，存储器控制器可经集成到处理器910中。处理器910可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持自选择存储器中的编程增强的功能或任务)。
I/O控制器925可管理装置905的输入信号及输出信号。I/O控制器925还可管理未经集成到装置905中的外围设备。在一些情况中，I/O控制器925可表示到外部接口设备的物理连接或端口。在一些情况中，I/O控制器925可利用操作系统，例如
Figure BDA0002612195160000181
Figure BDA0002612195160000182
或另一已知操作系统。
外围组件920可包含任何输入或输出装置，或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽(例如外围组件互连(PCI)或加速图形端口(AGP)槽)。
输入935可表示装置905外部的装置或信号，其提供输入到装置905或其组件。这可包含用户接口或与其它装置或其它装置之间的接口。在一些情况中，输入935可由I/O控制器925管理，且可经由外围组件920与装置905交互。
输出940还可表示装置905外部的装置或信号，其经配置以从装置905或装置905的组件中的任一者接收输出。输出940的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况中，输出940可为经由外围组件920与装置905介接的外围元件。在一些情况中，输出940可由I/O控制器925管理。
装置905的组件可包含经设计以实行其功能的电路。这可包含经配置以实行本文描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或其它作用中或非作用中元件。装置905可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置或类似物。或，装置905可为此装置的一部分或组件。
图10是说明根据本发明的实例的用于使用掺杂剂调制蚀刻形成具有不对称存储器单元(例如，具有拥有不对称几何结构的存储器存储元件的存储器单元)的存储器装置的方法1000的流程图。可通过使用掺杂剂的第一掺杂梯度掺杂第一存储器单元的第一存储材料且蚀刻所述第一存储器单元以形成第一存储器单元的第一锥形而形成存储器单元，其中掺杂剂的第一掺杂梯度影响第一存储器单元的蚀刻速率，且其中锥形至少部分基于所述掺杂剂。可通过计算机程序基于(例如)所要锥形轮廓确定掺杂梯度。可通过适当掺杂设备掺杂存储器存储元件，所述设备可包含用于(例如)溅镀、共溅镀或植入的设备。可通过适当蚀刻设备而蚀刻存储器存储元件，所述设备可包含用于化学蚀刻、等离子体蚀刻或化学机械平坦化的设备。
在框1005，方法1000可使用掺杂剂的第一梯度掺杂第一存储器单元的第一存储器存储元件。在一些情况中，第一存储器单元经耦合到第一存取线及第二存取线(例如，第一字线及第一数字线)，且第一存储器存储元件使用第一存取线与第二存取线之间的第一方向上的掺杂剂的第一不均匀掺杂浓度掺杂。在一些实例中，方法可包含使用掺杂剂的第二梯度掺杂第二存储器单元的第二存储器存储元件。在一些情况中，第二存储器单元经耦合到第三存取线及第四存取线(例如，第二字线及第二数字线)，且第二存储器存储元件使用第三存取线与第四存取线之间的第二方向上的掺杂剂的第二不均匀掺杂浓度掺杂。在一些情况中，第一梯度及第二梯度是相同梯度，且第一存储器单元是作用中存储器单元且第二存储器单元是非作用中存储器单元，且所述方法包含施加一或多个电脉冲到第一存储器单元而不施加一或多个电子脉冲到第二存储器单元。在一些情况中，施加一或多个电脉冲到第一存储器单元将掺杂剂的第一梯度改变到不同于第二梯度的掺杂剂的浓度。
在框1010，方法1000可蚀刻第一存储器单元以形成第一存储器单元的第一锥形。在一些实例中，掺杂剂的第一梯度影响第一存储器单元的蚀刻速率，且第一锥形至少部分基于掺杂剂的第一梯度。在一些情况中，方法可蚀刻第二存储器存储元件以形成第二存储器单元的第二锥形。在一些情况中，掺杂剂的第二梯度影响第二存储器单元的蚀刻速率，且第二锥形至少部分基于掺杂剂的第二梯度。
虽然先前描述的实例致力于可在给定方向上单调增加或减小的锥形轮廓及/或掺杂梯度，但此并非是必需的。举例来说，如果存储器存储元件的所要轮廓/形状包含沙漏形状，那么可用于调制蚀刻工艺的对应不均匀掺杂浓度可沿着存储器存储元件的顶部表面与底部表面之间的方向非单调制化，其中相对于沙漏形状中间的较低浓度，沙漏形状的任一端处的浓度较高。类似地，针对筒状锥形轮廓，其中存储器存储元件从较宽中间部分到顶部表面及底部表面处的较窄端渐缩，可用于调制蚀刻工艺的对应不均匀掺杂浓度可沿着顶部表面与底部表面之间的方向非单调变化，其中相对于筒形中间的较高浓度，筒形两个端处的浓度较低。
在一些情况中，筒形锥形轮廓可为有益的。举例来说，当使用给定极性编程存储器单元时，阴离子可漂移朝向存储器存储元件的一个表面(例如，顶部或底部表面)且阳离子可漂移朝向存储器存储元件的相对表面(例如，底部或顶部表面)。相较于对称形状的存储器单元，具有筒形锥形轮廓或其中存储器存储元件的顶部表面及底部表面的宽度比存储器存储元件的中间部分的宽度窄的另一不对称轮廓的存储器存储元件可通过在每一电极处具有窄接触区域且(例如)在存储器存储元件的中间具有较大、块体离子贮槽而引起相应表面处的阳离子及/或阴离子的浓度增大。
图11说明根据本发明的实例的可使用掺杂剂调制蚀刻形成的实例存储器单元105-o、105-p。存储器单元105-o、105-p提供不对称几何结构的实例，其中存储器存储元件的顶部表面及底部表面的宽度比存储器存储元件的中间部分的宽度窄。存储器单元105-o及105-p具有存储器存储元件轮廓，其可取决于操作的极性而导致存储器存储元件的一个表面的阴离子聚集及相对表面处的阳离子聚集，或反之亦然。
存储器单元105-o的存储器存储元件220-m提供筒形锥形轮廓的实例，其中接近存储器存储元件的中间的宽度315-g较宽且接近与电极205-i、205-j耦合的存储器存储元件220-m的表面的宽度315-f、315-h较窄。在一些情况中，宽度315-f类似于宽度315-h。在一些情况中，宽度315-f不同于宽度315-h。对应不均匀掺杂浓度接近存储器存储元件的中间是较高的且朝向存储器存储元件的顶部及底部表面减小。存储器存储元件220-l可(例如)经由电极205-i、205-j耦合到存取线(例如，字线及数字线)。
存储器单元105-o的存储器存储元件220-n提供具有阶梯形轮廓的阶梯形存储器存储元件的实例，所述轮廓具有第一(中间)部分1110，相对于具有接近存储器存储元件220-n的顶部及底部表面的较窄宽度315-i、315-k的第二及第三部分1105、1115，第一(中间)部分1110具有较宽宽度315-j。第一部分1110可具有比第二及第三部分1105、1115的掺杂浓度更高的掺杂浓度。在此实例中，第二及第三部分1105、1115具有不同宽度315-i、315-k及对应地具有不同掺杂浓度。在其它实例中，第二及第三部分可具有相同宽度及相同掺杂浓度。存储器存储元件220-n可(例如)经由电极205-k、210-l耦合到存取线(例如，字线及数字线)。
应注意，上文描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法的两个或两个以上的特征或步骤。
本文中所描述的信息及信号可使用各种不同科技及技术中的任一者表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指保持于近似零伏特(0V)的电压但不直接与接地连接的电路的节点。据此，虚拟接地的电压可暂时波动且在稳定状态下返回到近似0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施。其它实施方案也可行。“虚拟接地”或“经虚拟接地”意味着连接到近似0V。
术语“电子通信”及“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在电路通电之后交换电子或信号。举例来说，经由开关(例如，晶体管)物理连接的两个组件电子通信或可耦合，而与所述开关的状态(即，断开或闭合)无关。
术语“隔离”是指其中电子目前无法在其之间流动的组件之间的关系；如果组件之间存在开路，那么其彼此隔离。举例来说，当开关断开时，通过所述开关物理连接的两个组件可彼此隔离。
如本文使用，术语“短接”是指组件之间的关系，其中经由激活所讨论的两个组件之间的单个中间组件建立组件之间的导电路径。举例来说，经短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为实现电子通信中的组件(或线)之间的电荷流动的动态操作。
本文论述的装置(包含存储器阵列100)可形成在半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上覆硅(SOI)衬底(例如玻璃上覆硅(SOG)或蓝宝石上覆硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)掺杂而控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂方法在衬底的初始形成或生长期间执行半导体衬底的掺杂。
硫属化物材料可为包含元素硫(S)、硒(Se)及碲(Te)中的至少一者的材料或合金。本文论述的相变材料可为硫属化物材料。硫属化物材料及合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用的带连字符的化学组合物表示法指示特定化合物或合金中所包含的元素且希望表示涉及所述所指示元素的所有化学计量学。举例来说，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含包括两种或两种以上金属(例如，过渡金属、碱土金属及/或稀土金属)的二元金属氧化物材料或混合价氧化物。实施例并不限于与存储器单元的存储器元件相关联的特定可变电阻材料。举例来说，可变电阻材料的其它实例可用于形成存储器元件且可包含硫属化物材料、巨磁阻材料或聚合物基材料等等。
如本文描述，除了半导体衬底的上述掺杂之外，存储器单元中的硫属化物材料可使用在后续蚀刻步骤期间影响存储器单元的蚀刻速率的掺杂剂掺杂。在一些实例中，存储器单元中的硫属化物材料可使用掺杂剂以大体上不更改存储器单元的导电率的方式进行掺杂。举例来说，硫属化物材料可使用铟以大体上不影响硫属化物材料内的离子迁移的浓度掺杂。
本文中所论述的晶体管可表示场效晶体管(FET)且包括三端子装置，包含源极、漏极与门极。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区域。源极及漏极可通过轻度掺杂半导体区域或沟道分离。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物封盖。可通过将电压施加到栅极而控制沟道导电性。举例来说，分别将正电压或负电压施加到n型FET或p型FET可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可“接通”或“激活”。当将小于所述晶体管的阈值电压的电压施加到所述晶体管栅极时，所述晶体管可“关断”或“撤销激活”。
本文中所阐述的描述结合附图描述实例配置且不表示可实施或可在权利要求书的范围内的所有实例。本文中所使用的术语“实例”意味着“用作实例、例子或图解”，而非“优选”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的目的的具体细节。然而，这些技术可在无这些具体细节的情况下实践。在一些例子中，以框图形式展示熟知结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标签后加破折号及区分类似组件的第二标记来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标记的类似组件中的任一者，而与第二参考标签无关。
可使用各种不同科技及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的揭示内容描述的各种说明性块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为运算装置的组合(例如，数字信号处理器(DSP)及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中所描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或程序代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任意者的组合来实施上文所描述的功能。实施功能的特征还可物理上定位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中所使用，包含在权利要求书中，如物项列表(例如，以例如“至少一者”或“一或多者”的短语开始的物项列表)中使用的“或”指示包含列表，使得(例如)A、B或C的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，短语“基于”不应解释为对条件闭集的参考。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的实例步骤可基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应按相同于短语“至少部分基于”的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。通过实例但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置、或可用于携载或存储呈指令或数据结构的形式的所要程序代码构件且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线技术从网站、服务器或其它远程源传输软件，那么同轴电缆、光缆、双绞线、DSL或例如红外线、无线电及微波的无线技术包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光盘、光学光盘、数字多功能光盘(DVD)、软磁盘及蓝光盘(其中磁盘通常以磁性方式重现数据，而光盘使用激光以光学方式重现数据)。上文的组合也包含于计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且本文中所定义的通用原理可应用于其它变化而不脱离本发明的范围。因此，本发明并不希望限于本文中所描述的实例及设计，而应符合与本文中所揭示的原理及新颖特征一致的最广范围。

Claims (41)

1.一种存储器装置，其包括：
第一存取线；
第二存取线；
存储器单元，其与所述第一存取线及所述第二存取线耦合，所述存储器单元包括使用掺杂剂掺杂的存储器存储元件，所述存储器存储元件具有在所述第一存取线与所述第二存取线之间的第一方向上不均匀的所述掺杂剂的浓度。
2.根据权利要求1所述的存储器装置，其中所述存储器单元至少部分基于所述第一方向上的所述掺杂剂的所述浓度的变化而渐缩。
3.根据权利要求1所述的存储器装置，其中所述掺杂剂影响所述存储器存储元件的蚀刻速率。
4.根据权利要求1所述的存储器装置，其中所述存储器单元包括与所述第一存取线耦合的第一表面及与所述第二存取线耦合的第二表面，其中根据所述第一方向上的所述掺杂剂的所述浓度的变化，所述第一表面的第一面积大于所述第二表面的第二面积。
5.根据权利要求4所述的存储器装置，其中所述第一表面的所述第一面积及所述第二表面的所述第二面积确定经配置以通过在所述存储器单元存储逻辑状态时在所述第二存取线处或附近聚集离子而定义与所述存储器单元相关联的感测窗的比。
6.根据权利要求1所述的存储器装置，其中所述掺杂剂的所述浓度从第一掺杂浓度增加到第二掺杂浓度。
7.根据权利要求1所述的存储器装置，其中所述存储器存储元件的所述掺杂剂的所述浓度在所述第一存取线处比在所述第二存取线处高。
8.根据权利要求1所述的存储器装置，其中所述存储器存储元件是硫属化物材料。
9.根据权利要求1所述的存储器装置，其中所述掺杂剂是铟。
10.根据权利要求1所述的存储器装置，其中所述存储器单元包括具有与所述第一存取线耦合的第一表面的第一部分、具有与所述第二存取线耦合的第二表面的第二部分及具有横截面积的所述第一部分与所述第二部分之间的第三部分，且其中根据所述第一方向上的所述掺杂剂的所述浓度的变化，所述第一表面的第一面积及所述第二表面的第二面积两者小于所述第三部分的所述横截面积。
11.一种存储器装置，其包括：
第一存储器单元层叠，其包括：
第一存取线；
第二存取线；
第一存储器单元，其具有与所述第一存取线耦合的第一底部表面且具有与所述第一底部表面相对的第一顶部表面，所述第一顶部表面与所述第二存取线耦合，所述第一存储器单元具有掺杂剂的第一掺杂梯度；及
第二存储器单元层叠，其包括：
第三存取线；
第四存取线；
第二存储器单元，其具有与所述第四存取线耦合的第二底部表面及与所述第二底部表面相对的第二顶部表面，所述第二顶部表面与所述第三存取线耦合，所述第二存储器单元具有所述掺杂剂的第二掺杂梯度。
12.根据权利要求11所述的存储器装置，其中所述第一掺杂梯度是使得所述第一存储器单元中的所述掺杂剂的第一掺杂浓度从所述第一底部表面到所述第一顶部表面减小，且其中所述第二掺杂梯度是使得所述第二存储器单元中的所述掺杂剂的第二掺杂浓度从所述第二顶部表面到所述第二底部表面减小。
13.根据权利要求11所述的存储器装置，其中耦合所述第一存取线及所述第三存取线。
14.根据权利要求11所述的存储器装置，其中耦合所述第二存取线及所述第四存取线。
15.根据权利要求11所述的存储器装置，其中所述第一层叠上的所述第一存储器单元的所述第一掺杂梯度是所述第二层叠上的所述第二存储器单元的所述第二掺杂梯度的反转。
16.根据权利要求11所述的存储器装置，其中所述第二掺杂梯度与所述第一掺杂梯度相同。
17.根据权利要求11所述的存储器装置，其中所述第一存储器单元及所述第二存储器单元包含硫属化物材料。
18.根据权利要求11所述的存储器装置，其进一步包括：
第三存储器单元层叠，其包括：
第五存取线；
第六存取线；
第三存储器单元，其具有与所述第六存取线耦合的第三底部表面且具有与所述第三底部表面相对的第三顶部表面，所述第三顶部表面与所述第五存取线耦合，所述第三存储器单元具有所述掺杂剂的所述第一掺杂梯度；及
第四存储器单元层叠，其包括：
第七存取线；
第八存取线；
第四存储器单元，其具有与所述第八存取线耦合的第四底部表面及与所述第四底部表面相对的第四顶部表面，所述第四顶部表面与所述第八存取线耦合，所述第四存储器单元具有所述掺杂剂的所述第二掺杂梯度，
其中耦合所述第五存取线及所述第三存取线，且其中耦合所述第八存取线及所述第六存取线。
19.一种存储器装置，其包括：
第一存储器单元层叠，其包括：
第一存取线；
第二存取线；
第一存储器单元，其具有与所述第一存取线耦合的第一底部表面及与所述第一底部表面相对的第一顶部表面，所述第一顶部表面与所述第二存取线耦合，所述
第一存储器单元在所述第一底部表面与所述第一顶部表面之间具有第一锥形轮廓；及
第二存储器单元层叠，其包括：
第三存取线；
第四存取线；
第二存储器单元，其具有与所述第四存取线耦合的第二底部表面及与所述第二底部表面相对的第二顶部表面，所述第二顶部表面与所述第三存取线耦合，所述第二存储器单元在所述第二底部表面与所述第二顶部表面之间具有第二锥形轮廓。
20.根据权利要求19所述的存储器装置，其中具有所述第一锥形轮廓的所述第一存储器单元从所述第一底部表面到所述第一顶部表面渐缩，且其中具有所述第二锥形轮廓的所述第二存储器单元从所述第二顶部表面到所述第二底部表面渐缩。
21.根据权利要求19所述的存储器装置，其中耦合所述第一存取线及所述第三存取线。
22.根据权利要求19所述的存储器装置，其中耦合所述第二存取线及所述第四存取线。
23.根据权利要求19所述的存储器装置，其中所述第一层叠中的所述第一存储器单元的所述第一锥形轮廓是所述第二层叠中的所述第二存储器单元的所述第二锥形轮廓的反射。
24.根据权利要求19所述的存储器装置，其中所述第二锥形轮廓与所述第一锥形轮廓相同。
25.根据权利要求19所述的存储器装置，其中所述第一存储器单元使用掺杂剂掺杂，且其中所述掺杂剂的掺杂浓度在所述第一存取线与所述第二存取线之间的第一方向上是不均匀的。
26.根据权利要求19所述的存储器装置，其进一步包括：
第三存储器单元层叠，其包括：
第五存取线；
第六存取线；
第三存储器单元，其具有与所述第五存取线耦合的第三底部表面且具有与所述第三底部表面相对的第三顶部表面，所述第三顶部表面与所述第六存取线耦合，所述第三存储器单元具有所述第一锥形轮廓；
第四存储器单元层叠，其包括：
第七存取线；
第八存取线；
第四存储器单元，其具有与所述第八存取线耦合的第四底部表面及与所述第四底部表面相对的第四顶部表面，所述第四顶部表面与所述第七存取线耦合，所述第四存储器单元具有所述第二锥形轮廓，
其中耦合所述第五存取线及所述第三存取线，且其中耦合所述第八存取线及所述第六存取线。
27.一种方法，其包括：
使用掺杂剂的第一梯度掺杂第一存储器单元的第一存储器存储元件；及
蚀刻所述第一存储器单元以形成所述第一存储器单元的第一锥形，其中所述掺杂剂的所述第一梯度影响所述第一存储器单元的蚀刻速率，且其中所述第一锥形至少部分基于所述掺杂剂的所述第一梯度。
28.根据权利要求27所述的方法，其中所述第一存储器单元经耦合到第一存取线及第二存取线，且其中掺杂所述第一存储器存储元件包含在所述第一存取线与所述第二存取线之间的第一方向上的所述第一存储器存储元件中的所述掺杂剂的第一不均匀掺杂浓度。
29.根据权利要求27所述的方法，其进一步包括：
使用所述掺杂剂的第二梯度掺杂第二存储器存储元件；及
蚀刻所述第二存储器存储元件以形成第二存储器单元的第二锥形，其中所述掺杂剂的所述第二梯度影响所述第二存储器单元的蚀刻速率，且其中所述第二锥形至少部分基于所述掺杂剂的所述第二梯度。
30.根据权利要求29所述的方法，其中所述第一存储器单元是在第一存储器层叠件中且所述第二存储器单元是在第二存储器层叠中。
31.根据权利要求29所述的方法，其中所述第一存储器单元的所述第一锥形不同于所述第二存储器单元的所述第二锥形。
32.根据权利要求29所述的方法，其中所述第一存储器单元的所述第一锥形与所述第二存储器单元的所述第二锥形相同。
33.根据权利要求29所述的方法，其中所述第二存储器单元经耦合到第三存取线及第四存取线，其中掺杂所述第二存储器存储元件包含使用在所述第三存取线与所述第四存取线之间的第二方向上的所述第二存储器存储元件中的所述掺杂剂的第二不均匀掺杂浓度掺杂所述第二存储器存储元件。
34.根据权利要求29所述的方法，其中所述第一存储器存储元件及所述第二存储器存储元件包含硫属化物材料。
35.根据权利要求29所述的方法，其中所述第一梯度及所述第二梯度是相同梯度，且其中所述第一存储器单元是作用中存储器单元且所述第二存储器单元是非作用中存储器单元，所述方法进一步包括：
施加一或多个电脉冲到所述第一存储器单元而不施加所述一或多个电脉冲到所述第二存储器单元，其中施加所述一或多个电脉冲将所述掺杂剂的所述第一梯度改变到不同于所述第二梯度的所述掺杂剂的浓度。
36.一种存储器装置，其包括：
第一存取线；
第二存取线；
存储器单元，其与所述第一存取线及所述第二存取线耦合，所述存储器单元包括具有第一宽度及掺杂剂的第一掺杂浓度的硫属化物存储器存储元件的第一部分及具有第二宽度及所述掺杂剂的第二掺杂浓度的所述硫属化物存储器存储元件的第二部分。
37.根据权利要求36所述的存储器装置，其中至少部分基于所述第一掺杂浓度不同于所述第二掺杂浓度，所述硫属化物存储器存储元件的所述第一部分的所述第一宽度不同于所述硫属化物存储器存储元件的所述第二部分的所述第二宽度。
38.根据权利要求36所述的存储器装置，其中所述硫属化物存储器存储元件的所述第一部分经耦合到所述第一存取线且其中所述第一掺杂浓度高于所述第二掺杂浓度。
39.根据权利要求36所述的存储器装置，其中所述硫属化物存储器存储元件的所述第一部分的所述第一宽度与所述硫属化物存储器存储元件的所述第二部分的所述第二宽度相同，且所述第一掺杂浓度不同于所述第二掺杂浓度。
40.根据权利要求36所述的存储器装置，其中所述存储器单元包括具有第三宽度及所述掺杂剂的第三掺杂浓度的所述硫属化物存储器存储元件的第三部分，且其中至少部分基于所述第三掺杂浓度不同于所述第一掺杂浓度及所述第二掺杂浓度，所述第三宽度大于所述第一宽度及所述第二宽度。
41.根据权利要求36所述的存储器装置，其中所述掺杂剂是铟。
CN201980011242.1A 2018-02-09 2019-01-29 用于存储器装置的掺杂剂调制蚀刻 Active CN111670497B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/893,110 US10854813B2 (en) 2018-02-09 2018-02-09 Dopant-modulated etching for memory devices
US15/893,110 2018-02-09
PCT/US2019/015678 WO2019156856A1 (en) 2018-02-09 2019-01-29 Dopant-modulated etching for memory devices

Publications (2)

Publication Number Publication Date
CN111670497A true CN111670497A (zh) 2020-09-15
CN111670497B CN111670497B (zh) 2023-08-29

Family

ID=67542346

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980011242.1A Active CN111670497B (zh) 2018-02-09 2019-01-29 用于存储器装置的掺杂剂调制蚀刻

Country Status (7)

Country Link
US (3) US10854813B2 (zh)
EP (1) EP3750185A4 (zh)
JP (1) JP7123151B2 (zh)
KR (1) KR102447260B1 (zh)
CN (1) CN111670497B (zh)
TW (3) TWI781792B (zh)
WO (1) WO2019156856A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10854813B2 (en) * 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
KR102549544B1 (ko) * 2018-09-03 2023-06-29 삼성전자주식회사 메모리 장치
US10796729B2 (en) 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US11194726B2 (en) 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
US10861862B1 (en) * 2019-06-24 2020-12-08 Wuxi Petabyte Technologies Co, Ltd. Ferroelectric memory devices
US11309490B2 (en) * 2020-02-10 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
US11818899B2 (en) * 2020-11-03 2023-11-14 Samsung Electronics Co., Ltd. Semiconductor device including layers with different chalcogen compounds and semiconductor apparatus including the same
JP2022111856A (ja) * 2021-01-20 2022-08-01 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子およびメモリ装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060157683A1 (en) * 2005-01-19 2006-07-20 Matrix Semiconductor, Inc. Nonvolatile phase change memory cell having a reduced thermal contact area
US20070097739A1 (en) * 2005-11-02 2007-05-03 Thomas Happ Phase change memory cell including multiple phase change material portions
CN101937970A (zh) * 2009-06-25 2011-01-05 旺宏电子股份有限公司 具有一个或多个非定值掺杂浓度分布的相变化存储器
US9607691B1 (en) * 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
US20170263862A1 (en) * 2016-03-11 2017-09-14 Micron Technology, Inc. Conductive hard mask for memory device formation

Family Cites Families (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950027954A (ko) * 1994-03-17 1995-10-18 김주용 반도체 소자의 콘택홀 형성방법
KR101079757B1 (ko) * 2002-10-30 2011-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 반도체장치의 제작방법
US20040099926A1 (en) * 2002-11-22 2004-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and light-emitting device, and methods of manufacturing the same
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
US6885590B1 (en) * 2003-01-14 2005-04-26 Advanced Micro Devices, Inc. Memory device having A P+ gate and thin bottom oxide and method of erasing same
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
DE102004020575B3 (de) 2004-04-27 2005-08-25 Infineon Technologies Ag Halbleiterspeicherbauelement in Cross-Point-Architektur
US8110863B2 (en) 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
US20070054460A1 (en) 2005-06-23 2007-03-08 Atmel Corporation System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop
US20070010082A1 (en) 2005-07-05 2007-01-11 Cay-Uwe Pinnow Structure and method for manufacturing phase change memories with particular switching characteristics
KR101369864B1 (ko) 2005-08-12 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법
JP2007073779A (ja) 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
US7723692B2 (en) 2005-11-21 2010-05-25 Fujifilm Corporation Solid state radiation sensor and manufacturing method of the same
US20070238225A1 (en) 2006-04-07 2007-10-11 Guy Wicker Phase change memory with improved temperature stability
US8896045B2 (en) 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
TWI312189B (en) * 2006-07-04 2009-07-11 Macronix Int Co Ltd Memory device and manufacturing method and operating method thereof
US8084799B2 (en) 2006-07-18 2011-12-27 Qimonda Ag Integrated circuit with memory having a step-like programming characteristic
US7688618B2 (en) 2006-07-18 2010-03-30 Qimonda North America Corp. Integrated circuit having memory having a step-like programming characteristic
US7800092B2 (en) 2006-08-15 2010-09-21 Micron Technology, Inc. Phase change memory elements using energy conversion layers, memory arrays and systems including same, and methods of making and using
US8003972B2 (en) 2006-08-30 2011-08-23 Micron Technology, Inc. Bottom electrode geometry for phase change memory
US20080096344A1 (en) * 2006-10-24 2008-04-24 Macronix International Co., Ltd. Method for Manufacturing a Resistor Random Access Memory with a Self-Aligned Air Gap insulator
TWI327381B (en) * 2006-10-27 2010-07-11 Macronix Int Co Ltd Apparatus, fabrication method and operating method and for non-volatile multi-bit memory
KR100810617B1 (ko) * 2007-02-09 2008-03-06 삼성전자주식회사 멀티 비트 상전이 메모리소자 및 그 제조방법
US7656697B2 (en) 2007-03-29 2010-02-02 Qimonda Ag Integrated circuit having a resistively switching memory and method
US7786461B2 (en) 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US7808028B2 (en) * 2007-04-18 2010-10-05 International Business Machines Corporation Trench structure and method of forming trench structure
US8368044B2 (en) 2007-04-20 2013-02-05 Nxp B.V. Electronic device comprising a convertible structure
US7550313B2 (en) 2007-07-21 2009-06-23 International Business Machines Corporation Method for delineation of phase change memory (PCM) cells separated by PCM and upper electrode regions modified to have high film resistivity
JP5885285B2 (ja) 2007-11-07 2016-03-15 サイプレス セミコンダクター コーポレーション 不揮発性メモリ用可変抵抗およびその製造方法並びに不揮発性メモリ
JP5159270B2 (ja) 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20090077232A (ko) 2008-01-10 2009-07-15 삼성전자주식회사 상변화층 및 그를 포함하는 상변화 메모리 소자
JP5364280B2 (ja) 2008-03-07 2013-12-11 株式会社東芝 不揮発性記憶装置及びその製造方法
US8649213B2 (en) 2008-04-01 2014-02-11 Nxp B.V. Multiple bit phase change memory cell
US7825398B2 (en) 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
WO2009147790A1 (ja) 2008-06-03 2009-12-10 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
JP5288933B2 (ja) 2008-08-08 2013-09-11 株式会社東芝 半導体記憶装置及びその製造方法
US7772583B2 (en) 2008-08-21 2010-08-10 Micron Technology, Inc. Memory devices and methods of forming the same
IT1392578B1 (it) 2008-12-30 2012-03-09 St Microelectronics Rousset Metodo di programmazione multilivello di celle di memoria a cambiamento di fase utilizzante impulsi di reset adattativi
JP5367400B2 (ja) 2009-02-12 2013-12-11 株式会社東芝 半導体記憶装置、及びその製造方法
US8153488B2 (en) 2009-03-24 2012-04-10 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile storage device
JP4810581B2 (ja) 2009-03-25 2011-11-09 株式会社東芝 不揮発性記憶装置
US8193522B2 (en) 2009-04-09 2012-06-05 Qualcomm Incorporated Diamond type quad-resistor cells of PRAM
KR20110015934A (ko) 2009-08-10 2011-02-17 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US8278641B2 (en) 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells
US8847186B2 (en) 2009-12-31 2014-09-30 Micron Technology, Inc. Self-selecting PCM device not requiring a dedicated selector transistor
KR101713453B1 (ko) 2010-03-12 2017-03-07 오메로스 코포레이션 Pde10 억제제 및 관련 조성물 및 방법
JP2011216768A (ja) 2010-04-01 2011-10-27 Elpida Memory Inc 半導体装置およびその製造方法
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
JPWO2012033106A1 (ja) * 2010-09-10 2014-01-20 独立行政法人科学技術振興機構 メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法
US8502343B1 (en) * 2010-11-17 2013-08-06 The University Of Toledo Nanoelectric memristor device with dilute magnetic semiconductors
US8426242B2 (en) * 2011-02-01 2013-04-23 Macronix International Co., Ltd. Composite target sputtering for forming doped phase change materials
KR101952879B1 (ko) * 2011-02-01 2019-02-28 매크로닉스 인터내셔널 컴퍼니 리미티드 도핑된 상 변화 재료를 형성하기 위한 복합 타겟의 스퍼터링
US20130140515A1 (en) 2011-02-23 2013-06-06 Yoshio Kawashima Nonvolatile memory element and method of manufacturing the same
JP5439419B2 (ja) 2011-03-18 2014-03-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2013016530A (ja) 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
JP5780948B2 (ja) 2011-12-22 2015-09-16 日立建機株式会社 アキシャルピストン式液圧ポンプ
US9496491B2 (en) 2012-05-21 2016-11-15 Micron Technology, Inc. Methods of forming a metal chalcogenide material and related methods of forming a memory cell
US8993374B2 (en) * 2012-08-03 2015-03-31 Micron Technology, Inc. Phase change material gradient structures and methods
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9343668B2 (en) * 2013-03-14 2016-05-17 Crossbar, Inc. Low temperature in-situ doped silicon-based conductor material for memory cell
KR101431656B1 (ko) 2013-04-05 2014-08-21 한국과학기술연구원 저머늄 및 셀레늄을 이용한 칼코지나이드 스위칭 소자 및 그 제조방법
JP2014216553A (ja) * 2013-04-26 2014-11-17 株式会社東芝 抵抗変化型記憶装置
GB2515100A (en) 2013-06-14 2014-12-17 Ibm Phase-change memory cells
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
CN104517987B (zh) 2013-09-27 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体存储控制单元、集成电路及集成电路的制造方法
US9176020B2 (en) 2013-10-01 2015-11-03 Freescale Semiconductor, Inc. Pressure sensor having multiple pressure cells and sensitivity estimation methodology
KR20150085155A (ko) 2014-01-13 2015-07-23 에스케이하이닉스 주식회사 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
DE102014103303A1 (de) 2014-03-12 2015-10-01 Universität Konstanz Verfahren zum Herstellen von Solarzellen mit simultan rückgeätzten dotierten Bereichen
US9324423B2 (en) 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
US9484092B2 (en) * 2014-05-20 2016-11-01 Sandisk Technologies Llc Intrinsic vertical bit line architecture
JP6489480B2 (ja) 2014-06-12 2019-03-27 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置およびその製造方法
KR20160006028A (ko) 2014-07-08 2016-01-18 삼성전자주식회사 저항 변화 메모리 장치
US10056143B2 (en) * 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10128262B2 (en) * 2015-12-26 2018-11-13 Intel Corporation Vertical memory having varying storage cell design through the storage cell stack
US9553265B1 (en) 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
KR20170099214A (ko) 2016-02-23 2017-08-31 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
KR102495000B1 (ko) 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9799381B1 (en) 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10566519B2 (en) 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
JP2019057660A (ja) 2017-09-22 2019-04-11 東芝メモリ株式会社 メモリデバイス
US10854813B2 (en) * 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060157683A1 (en) * 2005-01-19 2006-07-20 Matrix Semiconductor, Inc. Nonvolatile phase change memory cell having a reduced thermal contact area
US20070097739A1 (en) * 2005-11-02 2007-05-03 Thomas Happ Phase change memory cell including multiple phase change material portions
CN101937970A (zh) * 2009-06-25 2011-01-05 旺宏电子股份有限公司 具有一个或多个非定值掺杂浓度分布的相变化存储器
US9607691B1 (en) * 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
US20170263862A1 (en) * 2016-03-11 2017-09-14 Micron Technology, Inc. Conductive hard mask for memory device formation

Also Published As

Publication number Publication date
KR20200097358A (ko) 2020-08-18
JP2021513221A (ja) 2021-05-20
TW202205532A (zh) 2022-02-01
JP7123151B2 (ja) 2022-08-22
EP3750185A1 (en) 2020-12-16
EP3750185A4 (en) 2021-11-10
TW202243127A (zh) 2022-11-01
KR102447260B1 (ko) 2022-09-26
TWI781792B (zh) 2022-10-21
CN111670497B (zh) 2023-08-29
TWI754793B (zh) 2022-02-11
US20190252612A1 (en) 2019-08-15
US20210043838A1 (en) 2021-02-11
US11800816B2 (en) 2023-10-24
US10854813B2 (en) 2020-12-01
US20240049610A1 (en) 2024-02-08
WO2019156856A1 (en) 2019-08-15
TW201939674A (zh) 2019-10-01

Similar Documents

Publication Publication Date Title
CN111670497B (zh) 用于存储器装置的掺杂剂调制蚀刻
CN110574114B (zh) 自我选择存储器中的编程加强
CN111670498B (zh) 锥形存储器单元轮廓
JP7431887B2 (ja) 非対称電極界面を有するメモリ・セル

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant