JP2022111856A - スイッチ素子およびメモリ装置 - Google Patents
スイッチ素子およびメモリ装置 Download PDFInfo
- Publication number
- JP2022111856A JP2022111856A JP2021007528A JP2021007528A JP2022111856A JP 2022111856 A JP2022111856 A JP 2022111856A JP 2021007528 A JP2021007528 A JP 2021007528A JP 2021007528 A JP2021007528 A JP 2021007528A JP 2022111856 A JP2022111856 A JP 2022111856A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- switch
- electrode
- memory
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 151
- 239000000203 mixture Substances 0.000 claims abstract description 52
- 239000011669 selenium Substances 0.000 claims abstract description 27
- 229910052787 antimony Inorganic materials 0.000 claims abstract description 19
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 18
- 229910052711 selenium Inorganic materials 0.000 claims abstract description 17
- 229910052714 tellurium Inorganic materials 0.000 claims abstract description 17
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 16
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 12
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 claims abstract description 12
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims abstract description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000011574 phosphorus Substances 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims abstract description 12
- 230000005684 electric field Effects 0.000 claims description 30
- 230000008859 change Effects 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 215
- 210000004027 cell Anatomy 0.000 description 68
- 239000010408 film Substances 0.000 description 26
- 239000000463 material Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 20
- 239000011521 glass Substances 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 10
- 229910052715 tantalum Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 150000004770 chalcogenides Chemical class 0.000 description 8
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000012782 phase change material Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052798 chalcogen Inorganic materials 0.000 description 3
- 150000001787 chalcogens Chemical class 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000002427 irreversible effect Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000003949 trap density measurement Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000005387 chalcogenide glass Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000001565 modulated differential scanning calorimetry Methods 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 210000004985 myeloid-derived suppressor cell Anatomy 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- -1 titanium tungsten nitride Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】メモリセルの集積効率を向上させることが可能なスイッチ素子およびメモリ装置を提供する。【解決手段】本開示の一実施形態のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層とを備え、スイッチ層は、第１の層と第２の層とを少なくとも１層ずつ積層し、第１の層は、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、第２の層は、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である。【選択図】図１
Description
本開示は、カルコゲナイド材料を用いたスイッチ素子およびこれを備えたメモリ装置に関する。
酸化物や窒化物等の絶縁体や半導体の降伏現象の研究には長い歴史がある。酸化物や窒化物はイオン結合ネットワークを形成し、多くの場合、降伏現象が起こることはデバイスの物理的破壊を意味する。閾値電界を決定する降伏メカニズムは、電界および温度の両者が関与することからｅｌｅｃｔｒｏ－ｔｈｅｒｍａｌ ｂｒｅａｋｄｏｗｎと呼ばれる。例えば、非特許文献１では、窒化ケイ素のリーク電流特性はＰｏｏｌｅ－Ｆｒｅｎｋｅｌ伝導が主因になると推測されており、併せて閾値電界の導出が行われている。
一方、酸素を除くカルコゲン元素を含む化合物は共有結合ネットワークを形成し、熱による降伏現象に対して高い耐性を有している。相変化メモリはカルコゲナイド相変化材料が融点を超えるような熱衝撃を経ても物理的破壊に至らないことの証左である。例えば、非特許文献２では、トラップ密度が比較的少ないガリウムテルル（Ｇａ２Ｔｅ３）単結晶の閾値電圧の周囲温度依存性が、非特許文献１の結果と一致することが報告されている。
S. M. Sze, J. Appl. Phys., 38, 2951 (1967)
S. I. Aliev, G. M. Niftiev, F. I. Pliev, and B. G. Tagiev, Sov. Phys. Semicond., 13, 340 (1979)
ところで、クロスポイント型のメモリセルアレイでは、大容量化を実現するために、メモリセルの集積効率の向上が求められている。
メモリセルの集積効率を向上させることが可能なスイッチ素子およびメモリ装置を提供することが望ましい。
本開示の一実施形態の第１のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層とを備えたものであり、スイッチ層は、第１の層と第２の層とを少なくとも１層ずつ積層し、第１の層は、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、第２の層は、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である。
本開示の一実施形態の第２のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、積層方向に異なる径を有するスイッチ層とを備えたものである。
本開示の一実施形態のメモリ装置は、複数のメモリセルを備えたものであり、各メモリセルは、メモリ素子およびメモリ素子に直接接続された上記本開示の一実施形態の第１のスイッチ素子を含む。
本開示の一実施形態の第１のスイッチ素子、一実施形態の第２のスイッチ素子および一実施形態のメモリ装置では、第１電極と第２電極との間に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層を設けるようにした。このうち、第１のスイッチ素子のスイッチ層は、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負の第１の層と、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正の第２の層とを少なくとも１層ずつ積層したものである。第２のスイッチ素子のスイッチ層は、積層方向に異なる径を有するものである。これにより、スイッチ素子のオンとオフとが切り替わる閾値電圧および閾値電界の周囲温度に対する依存性を軽減する。
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．第１の実施の形態（閾値電圧の温度依存性が負の層と閾値電圧の温度依存性が正の層との積層構造を有するスイッチ層を備えたスイッチ素子の例）
１－１．スイッチ素子の構成
１－２．メモリセルアレイの構成
１－３．作用・効果
２．第２の実施の形態（積層方向に異なる径を有するスイッチ層を備えたスイッチ素子の例）
３．変形例（３次元構造を有するメモリセルアレイの例）
１．第１の実施の形態（閾値電圧の温度依存性が負の層と閾値電圧の温度依存性が正の層との積層構造を有するスイッチ層を備えたスイッチ素子の例）
１－１．スイッチ素子の構成
１－２．メモリセルアレイの構成
１－３．作用・効果
２．第２の実施の形態（積層方向に異なる径を有するスイッチ層を備えたスイッチ素子の例）
３．変形例（３次元構造を有するメモリセルアレイの例）
＜１．第１の実施の形態＞
図１は、本開示の第１の実施の形態に係るスイッチ素子（スイッチ素子２０）の断面構成の一例を模式的に表したものである。このスイッチ素子２０は、例えば、図２に示した所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意のメモリ素子（メモリ素子３０、例えば図１５参照）を選択的に動作させるためのものである。スイッチ素子２０は、メモリ素子３０（具体的にはメモリ層３２）に直列に接続されており、下部電極２１、スイッチ層２２および上部電極２３をこの順に有するものである。
図１は、本開示の第１の実施の形態に係るスイッチ素子（スイッチ素子２０）の断面構成の一例を模式的に表したものである。このスイッチ素子２０は、例えば、図２に示した所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意のメモリ素子（メモリ素子３０、例えば図１５参照）を選択的に動作させるためのものである。スイッチ素子２０は、メモリ素子３０（具体的にはメモリ層３２）に直列に接続されており、下部電極２１、スイッチ層２２および上部電極２３をこの順に有するものである。
本実施の形態のスイッチ素子２０は、ゲルマニウムおよびシリコン（Ｓｉ）から選ばれる第１の元素と、ヒ素（Ａｓ）、リン（Ｐ）およびアンチモン（Ｓｂ）から選ばれる第２（Ｇｅ）の元素と、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる第３の元素とを含むスイッチ層２２を有するものである。スイッチ層２２は、第１層２２Ａおよび第２層２２Ｂが少なくとも１層ずつ積層された積層構造を有している。第１層２２Ａは、上記３種類の元素のうち、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、負の閾値電圧の温度依存性を有している。第２層２２Ｂは、上記３種類の元素のうち、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、正の閾値電圧の温度依存性を有している。
（１－１．スイッチ素子の構成）
スイッチ素子２０は、上記のように、下部電極２１、スイッチ層２２および上部電極２３がこの順に積層されたものである。以下に、スイッチ素子２０を構成する各構成要素について詳細に説明する。
スイッチ素子２０は、上記のように、下部電極２１、スイッチ層２２および上部電極２３がこの順に積層されたものである。以下に、スイッチ素子２０を構成する各構成要素について詳細に説明する。
下部電極２１は、本開示の「第１電極」の一具体例に相当する。下部電極２１は、例えば、半導体プロセスに用いられる配線材料によって形成することができる。具体的には、下部電極２１は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等を用いて形成することができる。下部電極２１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、下部電極２１の表面をイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。イオン伝導や熱拡散しにくい材料としては、例えば、Ｗ、ＷＮ、ＴｉＮ、ＴａＮ、チタンタングステン（ＴｉＷ）および窒化チタンタングステン（ＴｉＷＮ）等が挙げられる。
スイッチ層２２は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記スイッチング閾値電圧より低い電圧に下げることにより高抵抗状態に変化するものである。また、スイッチ層２２は、負性微分抵抗特性を有するものであり、スイッチ素子２０に印加される電圧が所定の閾値電圧（スイッチング閾値電圧）を超えたときに、電流を数桁倍流すようになるものである。
また、スイッチ層２２は、図示しない電源回路（パルス印加手段）から下部電極２１および上部電極２３を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ層２２のアモルファス構造が安定して維持されるものである。なお、スイッチ層２２は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。
本実施の形態のスイッチ層２２は、上記のように、ＧｅおよびＳｉから選ばれる第１の元素と、Ａｓ、ＰおよびＳｂから選ばれる第２の元素と、ＳｅおよびＴｅから選ばれる第３の元素とを含んで形成されている。スイッチ層２２は、第１層２２Ａおよび第２層２２Ｂが少なくとも１層ずつ積層された積層構造を有しており、第１層２２Ａは負の閾値電圧の温度依存性を有し、第２層２２Ｂは正の閾値電圧の温度依存性を有している。
前述したように、一般に、酸素（Ｏ）を除くカルコゲン元素（硫黄（Ｓ）、ＳｅおよびＴｅ）を含む化合物は共有結合ネットワークを形成し、熱による降伏現象に対して高い耐性を有している。カルコゲン元素を含む化合物（カルコゲナイド相変化材料）の一例であるカルコゲナイドガラスの一般的組成をＧｅ（Ｓｉ）ｘＡｓ（Ｐ，Ｓｂ）ｙＳｅ（Ｔｅ）１－ｘ－ｙと表記する。Ｇｅ（Ｓｉ）、Ａｓ（Ｐ，Ｓｂ）およびＳｅ（Ｔｅ）の価数は、それぞれ、４，３，２であり、配位数は価数と一致するものとする。平均配位数（ＭＣＮ）は、下記数式（１）で定義される。
赤外線透過ガラスとして知られるＧｅＡｓＳｅガラスの最適組成は、温度変調示差走査熱量計（ＭＤＳＣ）分析によって詳しく調べられている（文献１：P. Bloolehand, D. G. Georgiiev, and B. Goodman, J. Opt. and Adv. Mater., 3, 703 (2001)）。図３は、不可逆エンタルピー（ΔＨｎｒ）の平均配位依存性を表したものである。不可逆エンタルピー（ΔＨｎｒ）を極小にする中間相は平均配位数ＭＣＮ＝２．４の前後に存在し、経時変化が最も小さい領域であると考えられている。スイッチ素子およびメモリ素子は、ガラス転移温度を超えるような挙動を繰り返す。このため、光学特性の劣化を改善することを目的とする場合、図４に示した中間相領域が最適組成となる。なお、図４中のＧＦＲはガラス形成領域であり、ｆｌｏｐｐｙ領域は軟性ガラス、ｒｉｊｉｄ領域は剛性ガラスに相当する。
カルコゲナイド相変化材料は、原子空孔や原子欠損が極めて高くなるとトラップ密度が増加する。トラップ密度の増加は、トラップ準位によってスカラーポテンシャルが重なり合うことにより、スカラーポテンシャルの形状に関わらず実効的障壁高さが決まるようになる。そのような極限の伝導状態はＰｏｏｌｅ－Ｆｒｅｎｋｅｌ伝導と呼ばれる。実用的なスイッチ素子およびメモリ素子の多くはＰｏｏｌｅ－Ｆｒｅｎｋｅｌ伝導型となり、電流密度（ｊ）は、下記数式（２）で表される。数式（２）中の比例定数（但し、温度の関数）ηは下記数式（２’）と定義される。但し、平均トラップ間隔はΔｚであり（文献２：D. Ielmini and Y. Zhang, IEDM Tech. Dig., 136 (2006).）、Ｐｏｏｌｅ－Ｆｒｅｎｋｅｌ伝導型の電流密度はカルコゲナイド相変化材料の誘電率の影響を比較的受けにくい特徴がある。
カルコゲナイド相変化材料の閾値電界（Ｆｔｈ）の温度依存性を非特許文献１と同様の手順に従って求めると、下記数式（３）となる。
パラメータ（但し、温度の関数）Ｃは、下記数式（４）となる。
パラメータＣの定義に閾値電界（Ｆｔｈ）自身が含まれているため、数式（３）および数式（４）を漸化式として反復計算することによって初めて閾値電界（Ｆｔｈ）が得られる。電界（Ｆ）のべき数に違いはあるが、数式（３）および数式（４）は、酸化物や窒化物等の絶縁体の閾値電界（Ｆｔｈ）の温度依存性およびパラメータ（但し、温度の関数）Ｃの数式と本質的な違いはなく、従来の常識に基づけばパラメータＣは常に正であって、閾値電界（Ｆｔｈ）の周囲温度依存性も同様に負になると容易に考えられる。
次に、カルコゲナイド相変化材料の閾値電界（Ｆｔｈ）の周囲温度依存性を正にする方法について述べる。メモリセルアレイは大容量化が求められており、スイッチ素子およびメモリ素子はナノメートルサイズまで薄膜化されている。このナノメートルサイズのカルコゲナイド相変化材料の薄膜の熱抵抗（Ｒｈ）が下記数式（５）で近似的に表されるものと仮定する。
数式（５）を数式（４）に代入すると、下記数式（６）が得られる。
比例定数（η）の組成依存性は比較的小さく、障壁高さ（φＢ）は、実験的にはバンドギャップ（Ｅｇ）の１／４程度の値になって組成依存もするが、パラメータＣの符号を逆転させるほどの効果はない。素子設計上、最も容易に変更可能なのは膜厚（ｄ）であるが、閾値電圧（Ｖｔｈ）を設計値に保つためには極端に薄くすることは難しい。このため、選択可能なのは熱伝導率（κ）となる。閾値電界（Ｆｔｈ）の周囲温度依存性を正にするための条件は、上記数式（６）の右辺の自然対数［］内が１よりも小さくなること、即ち、下記数式（７）である。
自然対数［］内が１よりも小さくなるとパラメータＣの符号が逆転し、周囲温度が上昇すると閾値電界（Ｆｔｈ）が増加する。上記数式（７）から明らかなように、薄膜化すればするほど効果は表れやすくなるが、上記のように薄膜化には限界がある。熱伝導率（κ）は、下記数式（８）で表されるように、物質のデバイ温度（ＴＤ）の３乗に比例することが知られている（文献３：J. Lonergan, C. Smith, D. McClane, and K. Richardson, J. Appl. Phys., 120, 145101 (2016)）。
カルコゲナイドガラスの一般的組成をＧｅ（Ｓｉ）ｘＡｓ（Ｐ，Ｓｂ）ｙＳｅ（Ｔｅ）１－ｘ－ｙと表記した場合のデバイ温度（ＴＤ）は、下記数式（９）に示したように、組成依存する項と、サイズ依存する項との積で表される（文献４：Y. Ma, K. Zhu and M. Li, Phys. Chem. Chem. Phys., 20, 27539 (2018)）。
バルク材料の熱伝導率（κ）はフォノン平均自由行程に比例する（文献５：ISBN-13:978-4621076538, (2005)）。デバイ温度（ＴＤ）がサイズ依存するのは素子サイズがフォノンの平均自由行程以下になるためである。少なくとも２層（Ａ層およびＢ層）の積層膜で閾値電圧（Ｖｔｈ）の周囲温度依存性を軽減するには、下記数式（１０）に示したように、合成閾値電圧（Ｖｔｈ（Ａ，Ｂ））の周囲温度依存性を相殺するように選択すればよい。
（実施例１）
図５は、実測値をもとに描いたＧｅＡｓＳｅガラスのデバイ温度（ＴＤ）の３元図である。未知組成のデバイ温度（ＴＤ）は、上記文献３に記載されたデバイ温度（ＴＤ）とＬｉｎｄｅｍａｎｎ融解公式（融点（Ｔｍ）はデバイ温度（ＴＤ）の２乗に比例する）を利用して逆算した。図６は、実測値をもとに描いたＧｅＡｓＳｅガラスの温度依存性の３元図である。サンプルが存在しない場所の閾値電圧（Ｖｔｈ）は、平均配位数を用いて推定した。Ｓｅ組成が２０％以下の領域は誤差が大きいため表示を省略した。
図５は、実測値をもとに描いたＧｅＡｓＳｅガラスのデバイ温度（ＴＤ）の３元図である。未知組成のデバイ温度（ＴＤ）は、上記文献３に記載されたデバイ温度（ＴＤ）とＬｉｎｄｅｍａｎｎ融解公式（融点（Ｔｍ）はデバイ温度（ＴＤ）の２乗に比例する）を利用して逆算した。図６は、実測値をもとに描いたＧｅＡｓＳｅガラスの温度依存性の３元図である。サンプルが存在しない場所の閾値電圧（Ｖｔｈ）は、平均配位数を用いて推定した。Ｓｅ組成が２０％以下の領域は誤差が大きいため表示を省略した。
実施例１では、負の閾値電圧の温度依存性を有する層（第１層２２Ａ）として組成比Ａｓ４０Ｓｅ６０、膜厚（ｄＡ）１０ｎｍのＡ層と、正の閾値電圧の温度依存性を有する層（第２層２２Ｂ）として組成比Ｇｅ３３．３Ｓｅ６６．７、膜厚（ｄＢ）２０ｎｍのＢ層とをコスパッタによって順次成膜した。
図７は、実施例１で用いた実験装置を模式的に表したものである。図８は、積層膜の周囲温度（Ｔａ）３００Ｋおよび４００Ｋにおける電流密度（ｊ）と電界（Ｆ）との関係を表した特性図である。図８から、周囲温度（Ｔａ）３００Ｋと４００Ｋとの間の電流密度（ｊ）と電界（Ｆ）との関係に大きな変化がないことがわかった。即ち、負の閾値電圧の温度依存性を有するＡ層（第１層２２Ａ）と、正の閾値電圧の温度依存性を有するＢ層（第２層２２Ｂ）とを積層することにより、その積層膜の合成閾値電圧の温度依存性が低減できることがわかった。
図９は、実施例１と同様の結果が得られる材料組成を表したＧｅＡｓＳｅガラスの３元図である。負の閾値電圧の温度依存性を有する層（第１層２２Ａ）は、上記第１の元素、第２の元素および第３の元素のうち、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を選択し、さらに、第３の元素を組成比で５０原子％以上８０原子％以下の範囲とすること形成することができる。正の閾値電圧の温度依存性を有する層（第２層２２Ｂ）は、上記第１の元素、第２の元素および第３の元素のうち、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を選択し、さらに、第１の元素を組成比で２０原子％以上５０原子％以下の範囲とすることで形成することができる。その際、第１層２２Ａおよび第２層２２Ｂは、それぞれ、第２の元素を組成比で０原子％以上５０原子％以下の範囲で含んでいる。
スイッチ層２２は、さらに不純物として、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）のうちの少なくとも１種を上述した第１層２２Ａおよび第２層２２Ｂの特性を損なわない範囲で含んでいてもよい。これにより、スイッチ層２２の熱伝導率（κ）が向上する。第１層２２Ａは概ねｐ型伝導するため、熱を輸送するキャリアとしてフォノンに加えてホールを補助的に用いることが好ましい。
スイッチ層２２の膜厚は、例えば、１５ｎｍ以上１５０ｎｍ以下であることが好ましい。このうち、第１層２２Ａの膜厚は、例えば５ｎｍ以上５０ｎｍ以下であることが好ましく、第２層２２Ｂの膜厚は、例えば、１０ｎｍ以上１００ｎｍｍ以下であることが好ましい。
上部電極２３は、本開示の「第２電極」の一具体例に相当する。上部電極２３は、例えば、下部電極２１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもスイッチ層２２と反応しない安定な材料が好ましい。具体的には、上部電極２３は、例えば、タングステン（Ｗ）を含んで形成することができる。
スイッチ素子２０は、初期状態ではその抵抗値は高く（高抵抗状態（オフ状態））、電圧を印加すると、ある電圧（スイッチング閾値電圧）において低く（低抵抗状態（オン状態））なるスイッチ特性を有する。また、スイッチ素子２０は、印加電圧をスイッチング閾値電圧より下げる、あるいは、電圧の印加を停止すると高抵抗状態に戻るものであり、オン状態が維持されない。即ち、スイッチ素子２０は、図示しない電源回路（パルス印加手段）から下部電極２１および上部電極２３を介して電圧パルスあるいは電流パルスの印加によって、スイッチ層２２の相変化（非晶質相（アモルファス相）と結晶相）を生じることによるメモリ動作がないものである。
本実施の形態のスイッチ素子２０は、上記スイッチ素子２０の構成の他に、以下の構成をとることができる。
例えば、スイッチ素子２０は、スイッチ層２２を形成する第１層２２Ａおよび第２層２２Ｂをそれぞれ２層以上積層した構成としてもよい。例えば、図１０に示したように、スイッチ層２２は、下部電極２１側から第１層２２Ａ、第２層２２Ｂおよび第１層２２Ａがこの順に積層された構成としてもよい。例えば、図１１に示したように、スイッチ層２２は、下部電極２１側から第２層２２Ｂ、第１層２２Ａおよび第２層２２Ｂがこの順に積層された構成としてもよい。例えば、図１２に示したように、スイッチ層２２は、下部電極２１側から２つの第１層２２Ａおよび第２層２２Ｂがこの順に積層された構成としてもよい。例えば、図１３に示したように、スイッチ層２２は、下部電極２１側から第１層２２Ａおよび２つの第２層２２Ｂがこの順に積層された構成としてもよい。
また、スイッチ層は、第１層２２Ａおよび第２層２２Ｂ以外の層を含んでいてもよい。例えば、図１４に示したように、第１層２２Ａと第２層２２Ｂとの間に、例えば、閾値電界（Ｆｔｈ）の周囲温度依存性のない第３層２２Ｃを設けるようにしてもよい。その場合、第３層２２Ｃは、下記数式（１１）を満たすものとなる。なお、第３層２２Ｃの位置はこれに限定されない。例えば、下部電極２１側から、第１層２２Ａ、第２層２２Ｂおよび第３層２２Ｃをこの順に積層してもよいし、下部電極２１側から第３層２２Ｃ、第１層２２Ａおよび第２層２２Ｂをこの順に積層してもよい。
（１－２．メモリセルアレイの構成）
図２は、メモリセルアレイ１の構成の一例を斜視的に表したものである。メモリセルアレイ１は、本開示の「メモリ装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図２に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセル１０を備えている。即ち、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセル１０とを備えている。
図２は、メモリセルアレイ１の構成の一例を斜視的に表したものである。メモリセルアレイ１は、本開示の「メモリ装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図２に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセル１０を備えている。即ち、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセル１０とを備えている。
各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、且つ、互いに共通の方向に延在している。なお、複数のワード線ＷＬおよび複数のビット線ＢＬは、それぞれ、１または複数の層内に配置されており、例えば、複数の階層に分かれて配置されていてもよい。
例えば、図２に示したように、複数のワード線ＷＬが複数の階層に分かれて配置されている場合には、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合には、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間に、複数のワード線ＷＬが配置されている。即ち、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに複数の階層に分かれて配置されている場合には、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイ１の積層方向（例えば、Ｚ軸方向）に交互に配置されている。
このように、メモリセルアレイ１は、基板（図示せず）上に、複数のワード線ＷＬおよび複数のビット線ＢＬが１または複数の階層に分かれて配置されており、それぞれのクロスポイントに、メモリセル１０が２次元または３次元的に配置されている。基板には、さらに、例えば、ワード線ＷＬおよびビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路等が形成されている。
メモリセル１０は、例えば、上述したスイッチ素子２０と、メモリ素子３０とを含んで構成されており、上記のように、各ワード線ＷＬと各ビット線ＢＬとのクロスポイントに１つずつ配置されている。
図１５は、メモリ素子３０の断面構成の一例を模式的に表したものである。メモリ素子３０は、下部電極３１、メモリ層３２および上部電極３３がこの順に積層されたものである。
下部電極３１は、スイッチ素子２０の下部電極２１と同様に、例えば、半導体プロセスに用いられる配線材料によって形成することができる。具体的には、下部電極３１は、例えば、Ｗ、ＷＮ、ＴｉＮ、Ｃｕ、Ａｌ、Ｍｏ、Ｔａ、ＴａＮおよびシリサイド等を用いて形成することができる。下部電極３１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、下部電極３１の表面をイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。イオン伝導や熱拡散しにくい材料としては、例えば、Ｗ、ＷＮ、ＴｉＮ、ＴａＮ、ＴｉＷおよびＴｉＷＮ等が挙げられる。
メモリ層３２は、上記スイッチ層２２と同様に、ＧｅおよびＳｉから選ばれる第１の元素と、Ａｓ、ＰおよびＳｂから選ばれる第２の元素と、ＳｅおよびＴｅから選ばれる第３の元素とを含んで形成されている。メモリ層３２は、さらに、第１層３２Ａおよび第２層３２Ｂが少なくとも１層ずつ積層された積層構造を有している。
第１層３２Ａは、本開示の「第３の層」の一具体例に相当し、負の閾値電圧の温度依存性を有している。第１層３２Ａは、第１の元素、第２の元素および第３の元素のうち、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を選択し、さらに、第３の元素を組成比で５０原子％以上８０原子％以下の範囲とすること形成することができる。
第２層３２Ｂは、本開示の「第４の層」の一具体例に相当し、正の閾値電圧の温度依存性を有している。第２層３２Ｂは、第１の元素、第２の元素および第３の元素のうち、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を選択し、さらに、第１の元素を組成比で２０原子％以上５０原子％以下の範囲とすることで形成することができる。
メモリ層３２の膜厚は、例えば、１５ｎｍ以上１５０ｎｍ以下であることが好ましい。このうち、第１層３２Ａの膜厚は、例えば、５ｎｍ以上５０ｎｍ以下であることが好ましく、第２層３２Ｂの膜厚は、例えば、１０ｎｍ以上１００ｎｍｍ以下であることが好ましい。
上部電極３３は、例えば、下部電極３１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもメモリ層３２と反応しない安定な材料が好ましい。具体的には、上部電極３３は、例えば、タングステン（Ｗ）を含んで形成することができる。
なお、メモリ素子３０は、下部電極３１と上部電極３３との間にメモリ層３２以外の層を有していてもよい。例えば、下地層や接着層、保護層あるいは拡散防止層として、例えば酸化タンタルや酸化チタンからなる酸化物層を形成するようにしてもよい。
メモリセル１０では、スイッチ素子２０とメモリ素子３０とは直接接続されている。上述したスイッチ素子２０とメモリ素子３０とを用いてメモリセル１０を形成する場合には、スイッチ素子２０とメモリ素子３０との間で互いに積層される電極（例えば、メモリ素子３０の上部電極３３とスイッチ素子２０の下部電極２１）は、例えば中間電極として一体形成し、それぞれの上部電極および下部電極を兼ねるようにしてもよい。
また、メモリセル１０の最下層および最上層に配置される電極（例えば、メモリ素子３０の下部電極３１とスイッチ素子２０の上部電極２３）は、それぞれ、各ワード線ＷＬおよび各ビット線ＢＬを兼ねていてもよいし、各ワード線ＷＬおよび各ビット線ＢＬとはべったいの電極として形成されていてもよい。
なお、図２では、スイッチ素子２０が、例えば、ワード線ＷＬ寄りに配置され、メモリ素子３０は、例えば、ビット線ＢＬ寄りに配置されている例を示したがこれに限定されない。例えば、スイッチ素子２０がビット線ＢＬ寄りに配置され、メモリ素子３０がワード線ＷＬ寄りに配置されていてもよい。また、ある層内において、スイッチ素子２０がワード線ＷＬ寄りに配置され、メモリ素子３０がビット線ＢＬ寄りに配置されている場合に、その層に隣接する層内において、スイッチ素子２０がビット線ＢＬ寄りに配置され、メモリ素子３０がワード線ＷＬ寄りに配置されていてもよい。また、各層において、メモリ素子３０がスイッチ素子２０上に形成されていてもよいし、その逆に、スイッチ素子２０がメモリ素子３０上に形成されていてもよい。
また、本実施の形態のメモリセルアレイ１では、メモリ素子３０は、例えば、ヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍａｂｌｅ）メモリ素子、単極性の相変化メモリ素子、抵抗変化メモリ素子あるいは磁気抵抗メモリ素子等の不揮発メモリ（ＮＶＭ：Non-Volatile Memory）を用いることができる。
（１－３．作用・効果）
本実施の形態のスイッチ素子２０は、ＧｅおよびＳｉから選ばれる第１の元素と、Ａｓ、ＰおよびＳｂから選ばれる第２の元素と、ＳｅおよびＴｅから選ばれる第３の元素とを含むスイッチ層２２を有している。スイッチ層２２は、第１層２２Ａおよび第２層２２Ｂが少なくとも１層ずつ積層された積層構造を有している。第１層２２Ａは、上記３種類の元素のうち、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、負の閾値電圧の温度依存性を有している。第２層２２Ｂは、上記３種類の元素のうち、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、正の閾値電圧の温度依存性を有している。これにより、スイッチ素子２０のオンとオフとが切り替わる閾値電圧（Ｖｔｈ）および閾値電界（Ｆｔｈ）の周囲温度に対する依存性を軽減する。以下、これについて説明する。
本実施の形態のスイッチ素子２０は、ＧｅおよびＳｉから選ばれる第１の元素と、Ａｓ、ＰおよびＳｂから選ばれる第２の元素と、ＳｅおよびＴｅから選ばれる第３の元素とを含むスイッチ層２２を有している。スイッチ層２２は、第１層２２Ａおよび第２層２２Ｂが少なくとも１層ずつ積層された積層構造を有している。第１層２２Ａは、上記３種類の元素のうち、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、負の閾値電圧の温度依存性を有している。第２層２２Ｂは、上記３種類の元素のうち、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、正の閾値電圧の温度依存性を有している。これにより、スイッチ素子２０のオンとオフとが切り替わる閾値電圧（Ｖｔｈ）および閾値電界（Ｆｔｈ）の周囲温度に対する依存性を軽減する。以下、これについて説明する。
近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発メモリの大容量化が求められており、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を採用したメモリセルアレイが開発されている。クロスポイント型のメモリセルアレイでは、メモリ素子の他にセル選択用のスイッチ素子が設けられる。
ところで、スイッチ素子およびメモリ素子の閾値電圧は周囲温度が増加すると減少する性質を有している。このため、クロスポイント型のメモリセルアレイを正常動作させるために、周囲温度を監視しながらメモリセルアレイのビット線およびワード線に印加する電圧を調整する大規模制御回路が形成されている。しかしながら、大規模制御回路は、電圧補償回路への負担が大きいためにメモリ集積効率が悪化し、メモリ容量の減少やコスト増加の要因になっている。
これに対して、本実施の形態では、下部電極２１と上部電極２３との間に、上記第１～第３の元素を所定の割合で含む第１層２２Ａおよび第２層２２Ｂが少なくとも１層ずつ積層された積層構造を有するスイッチ層２２を設けるようにした。具体的には、第１層２２Ａは、上記３種類の元素のうち、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、負の閾値電圧の温度依存性を有している。第２層２２Ｂは、上記３種類の元素のうち、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、正の閾値電圧（Ｖｔｈ）の温度依存性を有している。これにより、スイッチ素子２０のオンとオフとが切り替わる閾値電圧（Ｖｔｈ）および閾値電界（Ｆｔｈ）の周囲温度に対する依存性が軽減される。
以上により、本実施の形態のスイッチ素子２０およびこれを備えたメモリセルアレイ１では、周囲温度に応じてメモリセルアレイのビット線およびワード線に印加する電圧を調整する大規模制御回路の配置が不要となる。よって、メモリセルの集積効率を向上させることが可能となり、より大容量なメモリセルアレイを提供することが可能となる。
次に、第２の実施の形態および変形例について説明する。以下では、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．第２の実施の形態＞
図１６は、本開示の第２の実施の形態に係るスイッチ素子（スイッチ素子４０）の断面構成の一例を模式的に表したものである。このスイッチ素子４０は、例えば、図２に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意のメモリ素子（メモリ素子３０）を選択的に動作させるためのものである。スイッチ素子４０は、メモリ素子３０（具体的にはメモリ層３２）に直列に接続されており、下部電極４１、スイッチ層４２および上部電極４３をこの順に有するものである。本実施の形態のスイッチ層４２は、積層方向に異なる径を有している。
図１６は、本開示の第２の実施の形態に係るスイッチ素子（スイッチ素子４０）の断面構成の一例を模式的に表したものである。このスイッチ素子４０は、例えば、図２に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意のメモリ素子（メモリ素子３０）を選択的に動作させるためのものである。スイッチ素子４０は、メモリ素子３０（具体的にはメモリ層３２）に直列に接続されており、下部電極４１、スイッチ層４２および上部電極４３をこの順に有するものである。本実施の形態のスイッチ層４２は、積層方向に異なる径を有している。
下部電極４１は、本開示の「第１電極」の一具体例に相当する。下部電極４１は、上記第１の実施の形態における下部電極２１と同様に、例えば、半導体プロセスに用いられる配線材料によって形成することができる。具体的には、下部電極３１は、例えば、Ｗ、ＷＮ、ＴｉＮ、Ｃｕ、Ａｌ、Ｍｏ、Ｔａ、ＴａＮおよびシリサイド等を用いて形成することができる。下部電極３１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、下部電極３１の表面をイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。イオン伝導や熱拡散しにくい材料としては、例えば、Ｗ、ＷＮ、ＴｉＮ、ＴａＮ、ＴｉＷおよびＴｉＷＮ等が挙げられる。
スイッチ層４２は、上記のように、積層方向に異なる径を有している。具体的には、スイッチ層４２は、積層方向に、第１の径を有する第１領域４２Ａと、第１の径よりも小さい第２の径を有する第２領域４２Ｂとを有している。スイッチ層４２は、上記のように、ＧｅおよびＳｉから選ばれる第１の元素と、Ａｓ、ＰおよびＳｂから選ばれる第２の元素と、ＳｅおよびＴｅから選ばれる第３の元素とを含んで形成されている。
上記第１の実施の形態で述べたように、熱伝導率（κ）はデバイ温度（ＴＤ）の３乗に比例する。このため、積層方向と直交する方向（半径方向）のサイズ（薄膜の直径）が異なる２層（Ｃ層およびＤ層）を用意することにより、数式（９）に示したように各層のデバイ温度（ＴＤ）を変調することができる。
（実施例２）
図１７は、組成比Ａｓ４０Ｓｅ６０の薄膜のデバイ温度（ＴＤ）のサイズ依存性（ＴＤ（Ｄ））を表したものである。実施例２では、組成比Ａｓ４０Ｓｅ６０、膜厚（ｄＣ）１４ｎｍ、直径（ＤＣ）２０ｎｍのＣ層（第１領域４２Ａに相当）と、組成比Ａｓ４０Ｓｅ６０、膜厚（ｄＤ）７ｎｍ、直径（ＤＤ）４ｎｍのＤ層（第２領域４２Ｂに相当）とをコスパッタによって順次成膜した。図１８は、実施例２で用いた実験装置を模式的に表したものである。直径の差に起因するデバイ温度（ＴＤ）は１０％程度得られることがわかる。デバイ温度（ＴＤ）のサイズ依存は、図１７からわかるように非常に急峻であるため、サイズＣとサイズＤとの境界は１０ｎｍ程度と見積もられる。
図１７は、組成比Ａｓ４０Ｓｅ６０の薄膜のデバイ温度（ＴＤ）のサイズ依存性（ＴＤ（Ｄ））を表したものである。実施例２では、組成比Ａｓ４０Ｓｅ６０、膜厚（ｄＣ）１４ｎｍ、直径（ＤＣ）２０ｎｍのＣ層（第１領域４２Ａに相当）と、組成比Ａｓ４０Ｓｅ６０、膜厚（ｄＤ）７ｎｍ、直径（ＤＤ）４ｎｍのＤ層（第２領域４２Ｂに相当）とをコスパッタによって順次成膜した。図１８は、実施例２で用いた実験装置を模式的に表したものである。直径の差に起因するデバイ温度（ＴＤ）は１０％程度得られることがわかる。デバイ温度（ＴＤ）のサイズ依存は、図１７からわかるように非常に急峻であるため、サイズＣとサイズＤとの境界は１０ｎｍ程度と見積もられる。
以上のことから、スイッチ層４２の第１領域４２Ａの直径（第１の径）は１０ｎｍ以上であることが好ましい。スイッチ層４２の第２領域４２Ｂの直径（第２の径）は１０ｎｍ未満とすることが好ましい。これにより、第１領域４２Ａのデバイ温度（ＴＤ）に比べて第２領域４２Ｂのデバイ温度（ＴＤ）が９０％以下となり、上記数式（１０）で表される閾値電圧（Ｖｔｈ）の周囲温度依存性が軽減される。
スイッチ層４２の膜厚は、例えば、１５ｎｍ以上７５ｎｍ以下であることが好ましい。このうち、第１領域４２Ａの膜厚は、例えば、５ｎｍ以上２５ｎｍ以下であることが好ましく、第２領域４２Ｂの膜厚は、例えば、１０ｎｍ以上５０ｎｍ以下であることが好ましい。
本実施の形態のスイッチ素子４０は、上記スイッチ素子４０の構成の他に、以下の構成をとることができる。
例えば、スイッチ素子４０は、スイッチ層４２を形成する第１領域４２Ａおよび第２領域４２Ｂをそれぞれ２領域以上積層した構成としてもよい。例えば、図１９に示したように、スイッチ層４２は、下部電極２１側から第１領域４２Ａ、第２領域４２Ｂおよび第１領域４２Ａがこの順に積層された構成としてもよい。例えば、図２０に示したように、スイッチ層４２は、下部電極２１側から第２領域４２Ｂ、第１領域４２Ａおよび第２領域４２Ｂがこの順に積層された構成としてもよい。また、スイッチ層４２の直径は、図１６、図１９および図２０のように段階的に変形してもよいし、例えば、図２１および図２２に示したように、連続的に変化していてもよい。
上部電極２３は、本開示の「第２電極」の一具体例に相当する。上部電極２３は、上記第１の実施の形態における上部電極２３と同様に、例えば、下部電極２１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもスイッチ層２２と反応しない安定な材料が好ましい。具体的には、上部電極２３は、例えば、タングステン（Ｗ）を含んで形成することができる。
以上のように、本実施の形態のスイッチ素子４０では、下部電極２１と上部電極２３との間に、積層方向に異なる径を有するスイッチ層４２を設けるようにした。これにより、スイッチ素子４０のオンとオフとが切り替わる閾値電圧（Ｖｔｈ）および閾値電界（Ｆｔｈ）の周囲温度に対する依存性が軽減される。このため、スイッチ素子４０を備えたメモリセルアレイ１では、周囲温度に応じてメモリセルアレイのビット線およびワード線に印加する電圧を調整する大規模制御回路の配置が不要となる。よって、メモリセルの集積効率を向上させることが可能となり、より大容量なメモリセルアレイを提供することが可能となる。
なお、図２等に示したメモリセル１０を構成するメモリ素子（例えば、メモリ素子３０）にも本実施の形態のスイッチ素子４０の構成を適用することができる。即ち、本実施の形態のスイッチ素子４０と同様に、メモリ層（例えば、メモリ層３２）が積層方向に異なる径を有するものとして形成することができる。
＜３．変形例＞
上記実施の形態におけるメモリセルアレイ１では、Ｙ軸方向に延伸する複数のワード線ＷＬと、Ｘ軸方向に複数の延伸するビット線ＢＬとが、複数の層に分かれて交互に配置され、それぞれのクロスポイントにメモリセル１０が配置された例を示したが、これに限らない。本開示のスイッチ素子（例えば、スイッチ素子２０）およびこれを備えたメモリセル１０は、例えば、以下のような３次元構造を有するメモリセルアレイにも適用できる。
上記実施の形態におけるメモリセルアレイ１では、Ｙ軸方向に延伸する複数のワード線ＷＬと、Ｘ軸方向に複数の延伸するビット線ＢＬとが、複数の層に分かれて交互に配置され、それぞれのクロスポイントにメモリセル１０が配置された例を示したが、これに限らない。本開示のスイッチ素子（例えば、スイッチ素子２０）およびこれを備えたメモリセル１０は、例えば、以下のような３次元構造を有するメモリセルアレイにも適用できる。
図２３に示したメモリセルアレイ２は、複数のワード線ＷＬがそれぞれＸ軸方向に、複数のビット線ＢＬがそれぞれＺ軸方向に延伸し、それぞれのクロスポイントにメモリセル１０が配置されたものである。図２４に示したメモリセルアレイ３は、メモリセルアレイ２と同様に、Ｘ軸方向およびＺ軸方向にそれぞれ延伸する複数のワード線ＷＬおよび複数のビット線ＢＬのクロスポイントの両面に、それぞれメモリセル１０が配置されたものである。図２５に示したメモリセルアレイ４は、Ｚ軸方向に延伸する複数のビット線ＢＬと、Ｘ軸方向またはＹ軸方向の２方向に延伸する２種類の複数のワード線ＷＬとを有し、それぞれのクロスポイントにメモリセル１０が配置されたものである。図２６に示したメモリセルアレイ５は、複数のビット線ＢＬはＺ軸方向に延伸し、複数のワード線ＷＬはＸ軸方向に延伸する途中でＹ軸方向に屈曲し、さらに、Ｘ軸方向に屈曲して、ＸＹ平面において、所謂Ｕの字状に延伸しており、それぞれのクロスポイントにメモリセル１０が配置されたものである。
以上のように、上記第１，第２の実施の形態のスイッチ素子２０，４０およびこれを備えたメモリセル１０は、ワード線ＷＬまたはビット線ＢＬのどちらか一方がＺ軸方向に平行に設けられ、他方がＸＹ平面方向に平行に設けられた、所謂縦型のクロスポイント構造のメモリセルアレイ（例えば、メモリセルアレイ２～５）にも適用することができる。また、複数のワード線ＷＬおよび複数のビット線ＢＬは、例えば、図２６に示したメモリセルアレイ５のように、必ずしも一方向に延伸していなくてもよい。
以上、第１，第２の実施の形態および変形例を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。
なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
なお、本開示は以下のような構成を取ることも可能である。以下の構成の本技術では、第１電極と第２電極との間に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層を設けるようにした。このうち、第１のスイッチ素子のスイッチ層は、第２の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負の第１の層と、第１の元素のうちの少なくとも１種と、第３の元素のうちの少なくとも１種を含むと共に、第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正の第２の層とを少なくとも１層ずつ積層したものである。第２のスイッチ素子のスイッチ層は、積層方向に異なる径を有するものである。これにより、スイッチ素子のオンとオフとが切り替わる閾値電圧および閾値電界の周囲温度に対する依存性を軽減する。よって、メモリセルの集積効率を向上させることが可能となる。
［１］
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層とを備え、
前記スイッチ層は、第１の層と第２の層とを少なくとも１層ずつ積層し、
前記第１の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第２の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である
スイッチ素子。
［２］
前記第１の層および前記第２の層は、それぞれ、前記第２の元素を組成比で０原子％以上５０原子％以下の範囲で含んでいる、前記［１］に記載のスイッチ素子。
［３］
前記スイッチ層は、不純物としてホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種をさらに含む、前記［１］または［２］に記載のスイッチ素子。
［４］
前記スイッチ層は、下記数式（１）を満たす第３の層をさらに有する、前記［１］乃至［３］のうちのいずれか１つに記載のスイッチ素子。
（ｋＢ：ボルツマン定数、Ａ（Ｔ）：比例定数（Ａ／ｃｍ２）、φＢ：障壁高さ（ｅＶ）、Ｆｔｈ：閾値電界（ＭＶ／ｃｍ）、ｄ：膜厚、Ｖｔ：熱電圧、κ：熱伝導率）
［５］
前記スイッチ層の膜厚は、１５ｎｍ以上１５０ｎｍ以下である、前記［１］乃至［４］のうちのいずれか１つに記載のスイッチ素子。
［６］
前記第１の層の膜厚は５ｎｍ以上５０ｎｍ以下であり、前記第２の層の膜厚は１０ｎｍ以上１００ｎｍ以下である、前記［１］乃至［４］のうちのいずれか１つに記載のスイッチ素子。
［７］
前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、前記［１］乃至［６］のうちのいずれか１つに記載のスイッチ素子。
［８］
第１電極と、
前記第１電極と対向配置された第２電極と、
積層方向に異なる径を有するスイッチ層と
を備えたスイッチ素子。
［９］
前記スイッチ層は、第１の径と、前記第１の径よりも小さい第２の径とを有している、前記［８］に記載のスイッチ素子。
［１０］
前記スイッチ層は、前記第１の径を有する第１の領域および前記第２の径を有する第２の領域を有している、前記［９］に記載のスイッチ素子。
［１１］
前記第１の径と前記第２の径とは積層方向に連続的に変化している、前記［９］または［１０］に記載のスイッチ素子。
［１２］
前記第１の径と前記第２の径とは積層方向に段階的に変化している、前記［９］または［１０］に記載のスイッチ素子。
［１３］
前記第１の径は直径１０ｎｍ以上１００ｎｍ以下であり、前記第２の径は２ｎｍ以上１０ｎｍ未満である、前記［９］乃至［１２］のうちのいずれか１つに記載のスイッチ素子。
［１４］
前記スイッチ層は、ゲルマニウムおよびシリコンから選ばれる第１の元素、ヒ素、リンおよびアンチモンから選ばれる第２の元素およびセレンおよびテルルから選ばれる第３の元素を含んで形成されている、前記［９］乃至［１３］のうちのいずれか１つに記載のスイッチ素子。
［１５］
複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を有し、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層とを備え、
前記スイッチ層は、第１の層と第２の層とを少なくとも１層ずつ積層し、
前記第１の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第２の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である
メモリ装置。
［１６］
前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、前記［１５］に記載のメモリ装置。
［１７］
前記メモリ素子は、第３電極と、前記第３電極と対向配置された第４電極と、前記第３電極と前記第４電極との間に設けられると共に、前記第１の元素、前記第２の元素および前記第３の元素を含むメモリ層とを有し、
前記メモリ層は、第３の層と第４の層とを少なくとも１層ずつ積層し、
前記第３の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第４の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である、前記［１５］または［１６］に記載のメモリ装置。
［１８］
前記メモリ素子は、第３電極と、前記第３電極と対向配置された第４電極と、積層方向に異なる径を有するメモリ層とを有している、前記［１５］乃至［１７］のうちのいずれか１つに記載のメモリ装置。
［１９］
第３電極と、
前記第３電極と対向配置された第４電極と、
前記第３電極と前記第４電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むメモリ層とを備え、
前記メモリ層は、第３の層と第４の層とを少なくとも１層ずつ積層し、
前記第３の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第４の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である
メモリ素子。
［２０］
第３電極と、
前記第３電極と対向配置された第４電極と、
積層方向に異なる径を有するメモリ層と
を備えたメモリ素子。
［１］
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層とを備え、
前記スイッチ層は、第１の層と第２の層とを少なくとも１層ずつ積層し、
前記第１の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第２の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である
スイッチ素子。
［２］
前記第１の層および前記第２の層は、それぞれ、前記第２の元素を組成比で０原子％以上５０原子％以下の範囲で含んでいる、前記［１］に記載のスイッチ素子。
［３］
前記スイッチ層は、不純物としてホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種をさらに含む、前記［１］または［２］に記載のスイッチ素子。
［４］
前記スイッチ層は、下記数式（１）を満たす第３の層をさらに有する、前記［１］乃至［３］のうちのいずれか１つに記載のスイッチ素子。
［５］
前記スイッチ層の膜厚は、１５ｎｍ以上１５０ｎｍ以下である、前記［１］乃至［４］のうちのいずれか１つに記載のスイッチ素子。
［６］
前記第１の層の膜厚は５ｎｍ以上５０ｎｍ以下であり、前記第２の層の膜厚は１０ｎｍ以上１００ｎｍ以下である、前記［１］乃至［４］のうちのいずれか１つに記載のスイッチ素子。
［７］
前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、前記［１］乃至［６］のうちのいずれか１つに記載のスイッチ素子。
［８］
第１電極と、
前記第１電極と対向配置された第２電極と、
積層方向に異なる径を有するスイッチ層と
を備えたスイッチ素子。
［９］
前記スイッチ層は、第１の径と、前記第１の径よりも小さい第２の径とを有している、前記［８］に記載のスイッチ素子。
［１０］
前記スイッチ層は、前記第１の径を有する第１の領域および前記第２の径を有する第２の領域を有している、前記［９］に記載のスイッチ素子。
［１１］
前記第１の径と前記第２の径とは積層方向に連続的に変化している、前記［９］または［１０］に記載のスイッチ素子。
［１２］
前記第１の径と前記第２の径とは積層方向に段階的に変化している、前記［９］または［１０］に記載のスイッチ素子。
［１３］
前記第１の径は直径１０ｎｍ以上１００ｎｍ以下であり、前記第２の径は２ｎｍ以上１０ｎｍ未満である、前記［９］乃至［１２］のうちのいずれか１つに記載のスイッチ素子。
［１４］
前記スイッチ層は、ゲルマニウムおよびシリコンから選ばれる第１の元素、ヒ素、リンおよびアンチモンから選ばれる第２の元素およびセレンおよびテルルから選ばれる第３の元素を含んで形成されている、前記［９］乃至［１３］のうちのいずれか１つに記載のスイッチ素子。
［１５］
複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を有し、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層とを備え、
前記スイッチ層は、第１の層と第２の層とを少なくとも１層ずつ積層し、
前記第１の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第２の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である
メモリ装置。
［１６］
前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、前記［１５］に記載のメモリ装置。
［１７］
前記メモリ素子は、第３電極と、前記第３電極と対向配置された第４電極と、前記第３電極と前記第４電極との間に設けられると共に、前記第１の元素、前記第２の元素および前記第３の元素を含むメモリ層とを有し、
前記メモリ層は、第３の層と第４の層とを少なくとも１層ずつ積層し、
前記第３の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第４の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である、前記［１５］または［１６］に記載のメモリ装置。
［１８］
前記メモリ素子は、第３電極と、前記第３電極と対向配置された第４電極と、積層方向に異なる径を有するメモリ層とを有している、前記［１５］乃至［１７］のうちのいずれか１つに記載のメモリ装置。
［１９］
第３電極と、
前記第３電極と対向配置された第４電極と、
前記第３電極と前記第４電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むメモリ層とを備え、
前記メモリ層は、第３の層と第４の層とを少なくとも１層ずつ積層し、
前記第３の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第４の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である
メモリ素子。
［２０］
第３電極と、
前記第３電極と対向配置された第４電極と、
積層方向に異なる径を有するメモリ層と
を備えたメモリ素子。
１～５…メモリセルアレイ、１０…メモリセル、２０，４０…スイッチ素子、２１，３１，４１…下部電極、２２，４２…スイッチ層、２２Ａ，３２Ａ…第１層、２２Ｂ，３２Ｂ…第２層、２３，３３…上部電極、３０…メモリ素子、３２…メモリ層、４２Ａ…第１領域、４２Ｂ…第２領域、ＢＬ…ビット線、ＷＬ…ワード線。
Claims (18)
- 第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層とを備え、
前記スイッチ層は、第１の層と第２の層とを少なくとも１層ずつ積層し、
前記第１の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第２の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である
スイッチ素子。 - 前記第１の層および前記第２の層は、それぞれ、前記第２の元素を組成比で０原子％以上５０原子％以下の範囲で含んでいる、請求項１に記載のスイッチ素子。
- 前記スイッチ層は、不純物としてホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種をさらに含む、請求項１に記載のスイッチ素子。
- 前記スイッチ層は、下記数式（１）を満たす第３の層をさらに有する、請求項１に記載のスイッチ素子。
- 前記スイッチ層の膜厚は、１５ｎｍ以上１５０ｎｍ以下である、請求項１に記載のスイッチ素子。
- 前記第１の層の膜厚は５ｎｍ以上５０ｎｍ以下であり、前記第２の層の膜厚は１０ｎｍ以上１００ｎｍ以下である、請求項１に記載のスイッチ素子。
- 前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、請求項１に記載のスイッチ素子。
- 第１電極と、
前記第１電極と対向配置された第２電極と、
積層方向に異なる径を有するスイッチ層と
を備えたスイッチ素子。 - 前記スイッチ層は、第１の径と、前記第１の径よりも小さい第２の径とを有している、請求項８に記載のスイッチ素子。
- 前記スイッチ層は、前記第１の径を有する第１の領域および前記第２の径を有する第２の領域を有している、請求項９に記載のスイッチ素子。
- 前記第１の径と前記第２の径とは積層方向に連続的に変化している、請求項９に記載のスイッチ素子。
- 前記第１の径と前記第２の径とは積層方向に段階的に変化している、請求項９に記載のスイッチ素子。
- 前記第１の径は直径１０ｎｍ以上１００ｎｍ以下であり、前記第２の径は２ｎｍ以上１０ｎｍ未満である、請求項９に記載のスイッチ素子。
- 前記スイッチ層は、ゲルマニウムおよびシリコンから選ばれる第１の元素、ヒ素、リンおよびアンチモンから選ばれる第２の元素およびセレンおよびテルルから選ばれる第３の元素を含んで形成されている、請求項８に記載のスイッチ素子。
- 複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を有し、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、ゲルマニウムおよびシリコンから選ばれる第１の元素と、ヒ素、リンおよびアンチモンから選ばれる第２の元素と、セレンおよびテルルから選ばれる第３の元素とを含むスイッチ層とを備え、
前記スイッチ層は、第１の層と第２の層とを少なくとも１層ずつ積層し、
前記第１の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第２の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である
メモリ装置。 - 前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、請求項１５に記載のメモリ装置。
- 前記メモリ素子は、第３電極と、前記第３電極と対向配置された第４電極と、前記第３電極と前記第４電極との間に設けられると共に、前記第１の元素、前記第２の元素および前記第３の元素を含むメモリ層とを有し、
前記メモリ層は、第３の層と第４の層とを少なくとも１層ずつ積層し、
前記第３の層は、前記第２の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第３の元素を組成比で５０原子％以上８０原子％以下の範囲で含み、閾値電圧の温度依存性が負であり、
前記第４の層は、前記第１の元素のうちの少なくとも１種と、前記第３の元素のうちの少なくとも１種を含むと共に、前記第１の元素を組成比で２０原子％以上５０原子％以下の範囲で含み、閾値電圧の温度依存性が正である、請求項１５に記載のメモリ装置。 - 前記メモリ素子は、第３電極と、前記第３電極と対向配置された第４電極と、積層方向に異なる径を有するメモリ層とを有している、請求項１５に記載のメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021007528A JP2022111856A (ja) | 2021-01-20 | 2021-01-20 | スイッチ素子およびメモリ装置 |
| PCT/JP2021/048370 WO2022158260A1 (ja) | 2021-01-20 | 2021-12-24 | スイッチ素子およびメモリ装置 |
| TW110149079A TW202230787A (zh) | 2021-01-20 | 2021-12-28 | 開關元件及記憶裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021007528A JP2022111856A (ja) | 2021-01-20 | 2021-01-20 | スイッチ素子およびメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022111856A true JP2022111856A (ja) | 2022-08-01 |
Family
ID=82549390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021007528A Pending JP2022111856A (ja) | 2021-01-20 | 2021-01-20 | スイッチ素子およびメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2022111856A (ja) |
| TW (1) | TW202230787A (ja) |
| WO (1) | WO2022158260A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115249765A (zh) * | 2022-08-17 | 2022-10-28 | 长江先进存储产业创新中心有限责任公司 | 相变存储器及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5364280B2 (ja) * | 2008-03-07 | 2013-12-11 | 株式会社東芝 | 不揮発性記憶装置及びその製造方法 |
| US10854813B2 (en) * | 2018-02-09 | 2020-12-01 | Micron Technology, Inc. | Dopant-modulated etching for memory devices |
| JP2019165084A (ja) * | 2018-03-19 | 2019-09-26 | ソニーセミコンダクタソリューションズ株式会社 | クロスポイント素子および記憶装置 |
| US10374009B1 (en) * | 2018-07-17 | 2019-08-06 | Macronix International Co., Ltd. | Te-free AsSeGe chalcogenides for selector devices and memory devices using same |
| JP7271057B2 (ja) * | 2018-11-21 | 2023-05-11 | マイクロン テクノロジー，インク． | カルコゲナイドメモリデバイスの構成要素及び組成物 |
-
2021
- 2021-01-20 JP JP2021007528A patent/JP2022111856A/ja active Pending
- 2021-12-24 WO PCT/JP2021/048370 patent/WO2022158260A1/ja active Application Filing
- 2021-12-28 TW TW110149079A patent/TW202230787A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| TW202230787A (zh) | 2022-08-01 |
| WO2022158260A1 (ja) | 2022-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI759463B (zh) | 選擇元件及記憶裝置 | |
| US20200066801A1 (en) | Memory device and electronic apparatus including the same | |
| US8642985B2 (en) | Memory Cell | |
| US9543510B2 (en) | Multi-layer phase change material | |
| JP6697366B2 (ja) | 超格子メモリ及びクロスポイント型メモリ装置 | |
| US20120104346A1 (en) | Semiconductor device for providing heat management | |
| US11462685B2 (en) | Switch device, storage apparatus, and memory system incorporating boron and carbon | |
| US20170104031A1 (en) | Selector Elements | |
| KR20160110375A (ko) | 스위치 소자 및 기억 장치 | |
| US11031435B2 (en) | Memory device containing ovonic threshold switch material thermal isolation and method of making the same | |
| WO2019198410A1 (ja) | スイッチ素子および記憶装置ならびにメモリシステム | |
| US9893280B2 (en) | Memory device | |
| US11522132B2 (en) | Storage device and storage unit with a chalcogen element | |
| WO2022158260A1 (ja) | スイッチ素子およびメモリ装置 | |
| US20210384256A1 (en) | Three dimensional semiconductor memory devices | |
| US10916698B2 (en) | Semiconductor storage device including hexagonal insulating layer | |
| US9281473B1 (en) | Memory device | |
| US10818730B2 (en) | Semiconductor memory device | |
| KR20200131814A (ko) | 크로스 포인트 소자 및 기억 장치 | |
| US8916846B2 (en) | Nonvolatile memory device | |
| US20220302382A1 (en) | Semiconductor storage device | |
| US11672132B2 (en) | Variable resistance memory device | |
| US20210376236A1 (en) | Memory device | |
| US20220302213A1 (en) | Selector device and semiconductor storage device | |
| US9812639B2 (en) | Non-volatile memory device |