WO2009147790A1 - 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置 - Google Patents

不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置 Download PDF

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神澤好彦
三谷覚
魏志強
高木剛
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パナソニック株式会社
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Definitions

  • the present invention relates to a nonvolatile memory element, a nonvolatile memory device, and a nonvolatile semiconductor device.
  • the present invention relates to a variable resistance nonvolatile memory element whose resistance value changes in accordance with an applied electrical signal, a nonvolatile memory device using the nonvolatile memory element, and a nonvolatile semiconductor device.
  • the resistance change type memory has a memory element having a very simple structure in which a variable resistance layer is sandwiched between electrodes.
  • the variable resistance layer reversibly transitions between a plurality of resistance states having different resistance values when a predetermined electrical pulse is applied between the electrodes.
  • Such a plurality of resistance states are used for storing numerical values. Due to the simplicity of the structure and operation, the resistance change type memory is expected to be capable of a high degree of miniaturization, high speed, and low power consumption.
  • the materials used for the variable resistance layer are roughly classified into two types.
  • One is an oxide of a transition metal (Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Cr, etc.) as disclosed in Patent Document 1 and Non-Patent Documents 1 to 3,
  • it is an oxide whose oxygen content is insufficient from the viewpoint of stoichiometric composition (hereinafter referred to as an oxygen-deficient oxide).
  • the other is perovskite materials (Pr (1-x) CaXMnO 3 (PCMO), LaSR M nO 3 (LSMO), GdBaCo x O y (GBCO).
  • PCMO CaXMnO 3
  • LSMO LaSR M nO 3
  • GBCO GdBaCo x O y
  • FIG. 35 is a diagram showing an example of a resistance change caused by an electric pulse of an element using PCMO disclosed in Patent Document 2. From the figure, it is possible to increase or decrease the resistance value by applying a predetermined number of electrical pulses having a predetermined polarity, voltage, and pulse width to an element with a resistance value of about 500 ⁇ in the initial state. I understand that. The resistance value can be almost continuous. Therefore, it is said that a multi-value storage element can be realized by selectively using three or more states having different resistance values and corresponding three or more different values to the respective resistance values. .
  • FIG. 36 is a diagram illustrating a relationship between a resistance value of a nonvolatile memory element using PCMO or the like, a voltage to be applied, and a resistance value disclosed in Patent Document 3.
  • the applied electrical pulse is once. Also in this figure, it can be seen that the resistance value of the element changes almost continuously according to the voltage value of the applied electric pulse. In this case as well, as in the case of Patent Document 2, a multi-value storage element can be realized.
  • the conventional memory element has a problem that it is difficult to operate stably as a nonvolatile memory element that stores multi-value information.
  • Non-Patent Document 4 shows the possibility of realizing a quaternary storage element with a concept different from the above two documents.
  • This document also discloses a nonvolatile memory element having a structure in which PCMO is sandwiched between electrodes.
  • FIG. 37 is a diagram showing the relationship between the voltage and the resistance that the element of Non-Patent Document 4 has. That is, as shown in FIG. 37, this element has four stable states of LL +, HL +, HL ⁇ , and HH ⁇ , and is a technique for realizing a quaternary memory using these stable states. is there. In this case, the stable state can be made to correspond to each storage state.
  • Non-Patent Document 4 only discloses the concept of quaternary memory, and specifically discloses a method for manufacturing a memory element having voltage and resistance characteristics as shown in FIG. Absent.
  • the present invention has been made to solve the above-described problems, and a nonvolatile memory element capable of stably performing multi-valued reading and writing, and a nonvolatile memory device and a nonvolatile semiconductor using the nonvolatile memory element
  • the object is to provide an apparatus.
  • a nonvolatile memory element of the present invention is disposed between a first electrode, a second electrode, and the first electrode and the second electrode, and is based on the first electrode.
  • a variable resistance layer that reversibly changes an interelectrode resistance value that is a resistance value between the first electrode and the second electrode based on an interelectrode voltage that is an electric potential of the second electrode, and
  • the variable resistance layer includes an oxygen-deficient transition metal oxide and has an asymmetric structure between the first electrode side and the second electrode side, and the variable resistance layer includes the first electrode side and the variable resistance layer.
  • the second electrode side of the layer selectively takes one of the low resistance state and the high resistance state, so that the inter-electrode voltage is predetermined at three or more different inter-electrode resistance values.
  • a stable state is obtained in which the resistance value between the electrodes does not change even if it changes in the range.
  • the oxygen-deficient transition metal oxide may have an amorphous structure.
  • the asymmetric structure may be that the material constituting the first electrode and the material constituting the second electrode are different, and the oxygen content of the variable resistance layer in the vicinity of the first electrode and the first
  • the oxygen content of the variable resistance layer in the vicinity of two electrodes may be different, and the area of the portion where the first electrode and the variable resistance layer are in contact with each other, the second electrode, and the variable resistance layer are The area of the contacting portion may be different.
  • a nonvolatile memory element that can stably read and write multiple values by utilizing the material of the electrode, the oxygen content of the variable resistance layer, and the area of the contact portion between the electrode and the variable resistance layer is provided. realizable.
  • a non-volatile memory device including the above-described non-volatile memory element and a control device that controls an inter-electrode voltage, wherein the control device has an inter-electrode resistance value of at least three resistance values.
  • the inter-electrode voltage is varied according to the inter-electrode resistance value, so that more information than the binary value is stored in the single nonvolatile memory element.
  • the material constituting the first electrode and the second electrode may include one substance selected from the group consisting of Pt, Ir, Au, Ag, Cu, W, Ni, and TaN. Good.
  • one of the first electrode and the second electrode may include W and the other may include Pt.
  • the oxygen-deficient transition metal oxide is preferably a tantalum oxide, and when the tantalum oxide is expressed as TaOx, 0 ⁇ x ⁇ 2.5 is satisfied. More preferably, it is configured such that 0.8 ⁇ x ⁇ 1.9 is satisfied.
  • the nonvolatile memory element V ⁇ ⁇ V ⁇ ⁇ V ⁇ and V alpha ⁇ 0 and V gamma> 0 and R L ⁇ V satisfying R M ⁇ R H ⁇ , V ⁇ , V ⁇ , R L, R M for R H, the interelectrode resistance value when the inter-electrode voltage is V alpha is R L or R M, and the inter-electrode resistance value when the inter-electrode voltage is V beta is R M, or R H, and the voltage between electrodes It may be configured such that the interelectrode resistance value becomes R L or R H when V is ⁇ .
  • the non-volatile memory element has V 1 satisfying V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10 and R L ⁇ R M ⁇ RH.
  • the nonvolatile memory element V ⁇ ⁇ V ⁇ ⁇ V ⁇ and V alpha ⁇ 0 and V gamma> 0 and R L ⁇ V satisfying R M ⁇ R H ⁇ , V ⁇ , V ⁇ , R L, R M for R H, the interelectrode resistance value when the inter-electrode voltage is V alpha is R L or R H, and the inter-electrode resistance value when the inter-electrode voltage is V beta is R M, or R H, and the voltage between electrodes It may be configured such that the interelectrode resistance value becomes R L or R M when V is ⁇ .
  • the non-volatile memory element has V 1 satisfying V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10 and R L ⁇ R M ⁇ RH. 1, V 2, V 3, V 4, V 5, V 6, V 7, V 8, V 9, V 10, R L, R M, the R H, the inter-electrode inter-electrode voltage when the V 1 The resistance value becomes RH , and then the inter-electrode resistance value decreases when the inter-electrode voltage is larger than V 6 and smaller than V 7 , and then the inter-electrode resistance value is R when the inter-electrode voltage is V 8.
  • the inter-electrode voltage electrode resistance value is increased when less than larger V 10 than V 9
  • the interelectrode resistance value when the inter-electrode voltage is V 10 is next R M
  • the interelectrode resistance value decreases when the interelectrode voltage is larger than a small V 4 than V 5
  • the interelectrode resistance value becomes R L when the inter-electrode voltage is V 3
  • the interelectrode resistance value is configured to rise when the interelectrode voltage is larger than a small V 1 than V 2 It may be.
  • the material constituting the first electrode and the material constituting the second electrode may be different.
  • the oxygen content of the variable resistance layer in the vicinity of the first electrode may be different from the oxygen content of the variable resistance layer in the vicinity of the second electrode.
  • the nonvolatile memory element V ⁇ ⁇ V ⁇ ⁇ V ⁇ and V alpha ⁇ 0 and V gamma> 0 and R L ⁇ V satisfying R M ⁇ R H ⁇ , V ⁇ , V ⁇ , R L, R M for R H, the interelectrode resistance value when the inter-electrode voltage is V alpha is R L or R M, and the inter-electrode resistance value when the inter-electrode voltage is V beta is R M, and the inter-electrode voltage V gamma
  • the inter-electrode resistance value may be RM or RH .
  • the non-volatile memory element has V 1 satisfying V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10 and R L ⁇ R M ⁇ RH. 1, V 2, V 3, V 4, V 5, V 6, V 7, V 8, V 9, V 10, R L, R M, the R H, the inter-electrode inter-electrode voltage when the V 1
  • the resistance value becomes RM , and then the inter-electrode resistance value increases when the inter-electrode voltage is larger than V 6 and smaller than V 7 , and then the inter-electrode resistance value is R when the inter-electrode voltage is V 8.
  • the inter-electrode voltage electrode resistance value decreases when less than larger V 10 than V 9
  • the interelectrode resistance value when the inter-electrode voltage is V 10 is next R M
  • the interelectrode resistance value decreases when the interelectrode voltage is larger than a small V 4 than V 5
  • the interelectrode resistance value becomes R L when the inter-electrode voltage is V 3
  • the interelectrode resistance value is configured to rise when the interelectrode voltage is larger than a small V 1 than V 2 It may be.
  • the nonvolatile memory element V ⁇ ⁇ V ⁇ ⁇ V ⁇ and V alpha ⁇ 0 and V gamma> 0 and R L ⁇ V satisfying R M ⁇ R H ⁇ , V ⁇ , V ⁇ , R L, R M for R H, the interelectrode resistance value when the inter-electrode voltage is V alpha is R M, or R H, and the inter-electrode resistance value when the inter-electrode voltage is V beta is R M, and the inter-electrode voltage V gamma
  • the inter-electrode resistance value may be R L or R M.
  • the non-volatile memory element has V 1 satisfying V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10 and R L ⁇ R M ⁇ RH.
  • an area of a portion where the first electrode and the variable resistance layer are in contact with an area of a portion where the second electrode and the variable resistance layer are in contact may be different.
  • the nonvolatile memory element V ⁇ ⁇ V ⁇ ⁇ V ⁇ and V alpha ⁇ 0 and V gamma> 0 and R L ⁇ R M1 ⁇ R M2 ⁇ V satisfying R H ⁇ , V ⁇ , V ⁇ , R L , R M1, R M2, the R H, the inter-electrode resistance value R M1 or when the inter-electrode resistance value when the inter-electrode voltage is V alpha is the next R L or R M1, the inter-electrode voltage V beta R M2, and the inter-electrode resistance value may be configured such that R M2 or R H when the interelectrode voltage was V gamma.
  • the non-volatile memory element includes V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10 and R L ⁇ R M1 ⁇ R M2 ⁇ R H
  • V 1 , V 2 , V 3 , V 4 , V 5 , V 6 , V 7 , V 8 , V 9 , V 10 , R L , R M1 , R M2 , R H that satisfy next R M1 inter-electrode resistance value when a 1, then the inter-electrode voltage electrode resistance value is increased when less than larger V 7 than V 6, then the inter-electrode voltage when the V 8 the inter-electrode resistance value R H, and the then the inter-electrode voltage electrode resistance value decreases when less than larger V 10 than V 9, then, the interelectrode resistance value of the electrode voltage when the V 10 next but R M2, then larger than small V 4 interelectrode voltage than V 5
  • the nonvolatile memory element V ⁇ ⁇ V ⁇ ⁇ V ⁇ and V alpha ⁇ 0 and V gamma> 0 and R L ⁇ R M1 ⁇ R M2 ⁇ V satisfying R H ⁇ , V ⁇ , V ⁇ , R L , R M1 , R M2 , and R H , the inter-electrode resistance value is R M2 or R H when the inter-electrode voltage is V ⁇ , and the inter-electrode resistance value is R M1 or R when the inter-electrode voltage is V ⁇ . It may be configured such that the resistance value between the electrodes becomes R L or R M1 when the voltage between the electrodes is V ⁇ .
  • the non-volatile memory element includes V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10 and R L ⁇ R M1 ⁇ R M2 ⁇ R H
  • V 1 , V 2 , V 3 , V 4 , V 5 , V 6 , V 7 , V 8 , V 9 , V 10 , R L , R M1 , R M2 , R H that satisfy 1 and the interelectrode resistance value becomes R M2 when, subsequently, the inter-electrode voltage electrode resistance value decreases when less than larger V 7 than V 6, then the inter-electrode voltage when the V 8
  • the inter-electrode resistance value becomes RL , and then the inter-electrode resistance value increases when the inter-electrode voltage is larger than V 9 and smaller than V 10 , and then the inter-electrode resistance value when the inter-electrode voltage is V 10.
  • the material constituting the first electrode and the material constituting the second electrode are different, and the area of the portion where the first electrode and the variable resistance layer are in contact with the second electrode And the area of the portion where the variable resistance layer contacts may be different.
  • the oxygen content of the variable resistance layer in the vicinity of the first electrode is different from the oxygen content of the variable resistance layer in the vicinity of the second electrode, and the first electrode and the variable resistance layer And the area of the portion where the second electrode and the variable resistance layer are in contact with each other may be different.
  • the oxygen-deficient transition metal oxide may be a tantalum oxide.
  • the nonvolatile memory device of the present invention includes a plurality of first electrode wirings formed in parallel to each other on a first plane, a plurality of first electrode wirings parallel to each other on a second plane parallel to the first plane, and the plurality of the plurality of first electrode wirings.
  • a plurality of second electrode wirings formed so as to cross three-dimensionally with the first electrode wiring, and a nonvolatile provided corresponding to each of the three-dimensional intersections of the plurality of first electrode wirings and the plurality of second electrode wirings.
  • Each of the nonvolatile memory elements is provided between the first electrode wiring and the second electrode wiring, and the first electrode wiring is used as a reference.
  • a variable resistance layer that reversibly changes a resistance value between the electrode wirings that is a resistance value between the first electrode wiring and the second electrode wiring based on a voltage between the electrode wirings that is a potential of the two-electrode wiring.
  • the variable resistance layer is oxygen-deficient
  • the non-volatile memory element includes a transfer metal oxide, and the non-volatile memory element has an asymmetric structure on the first electrode wiring side and the second electrode wiring side, and has a resistance value between three or more different electrode wirings. A stable state where the resistance value between the electrode wirings does not change even when the voltage changes within a predetermined range may be taken.
  • each of the nonvolatile memory elements includes a first electrode connected to the first electrode wiring, and a second electrode connected to the second electrode wiring, and the variable resistance layer Is disposed between the first electrode and the second electrode, and is reversibly reversible based on an inter-electrode voltage that is a potential of the second electrode with respect to the first electrode.
  • You may be comprised so that the resistance value between electrodes which is a resistance value between 2nd electrodes may be changed.
  • each of the nonvolatile memory elements includes a current suppression element between the first electrode wiring and the second electrode wiring, and the current suppression element includes the variable resistance layer and the current suppression element. It may be electrically connected.
  • the non-volatile storage device may include a multi-layered memory array in which a plurality of the memory arrays are stacked.
  • the non-volatile memory device includes a semiconductor substrate, a plurality of word lines and a plurality of bit lines formed on the semiconductor substrate so as to cross each other, and an intersection of the plurality of word lines and the plurality of bit lines. And a plurality of non-volatile memory elements provided in one-to-one correspondence with the plurality of transistors, each of the non-volatile memory elements comprising: a first electrode; The second electrode is disposed between the first electrode and the second electrode and reversibly based on an inter-electrode voltage that is a potential of the second electrode with respect to the first electrode.
  • variable resistance layer that changes an interelectrode resistance value that is a resistance value between one electrode and the second electrode, the variable resistance layer including an oxygen-deficient transition metal oxide,
  • the first electrode arrangement Stable state in which the inter-electrode resistance value does not change even when the inter-electrode voltage changes within a predetermined range, with three or more different inter-electrode resistance values having an asymmetric structure on the side and the second electrode wiring side You may take
  • the non-volatile semiconductor device of the present invention includes a semiconductor substrate, a non-volatile memory element formed on the semiconductor substrate and having a logic circuit for executing a predetermined operation and a program function. Is disposed between the first electrode, the second electrode, the first electrode, and the second electrode, and is based on an inter-electrode voltage that is a potential of the second electrode with respect to the first electrode. And a variable resistance layer that reversibly changes an interelectrode resistance value that is a resistance value between the first electrode and the second electrode, and the variable resistance layer includes an oxygen-deficient transition metal oxide.
  • the non-volatile memory element has an asymmetric structure between the first electrode wiring side and the second electrode wiring side, and the inter-electrode voltage varies within a predetermined range at three or more different inter-electrode resistance values. Even if the resistance value between the electrodes does not change. .
  • the nonvolatile semiconductor device of the present invention may include the nonvolatile semiconductor device and the nonvolatile memory device.
  • the oxygen-deficient transition metal oxide is preferably a tantalum oxide, and when the tantalum oxide is expressed as TaOx, 0 ⁇ x ⁇ 2. 5 is more preferable, and it is more preferable that 0.8 ⁇ x ⁇ 1.9 is satisfied.
  • the present invention has the above-described configuration and has the following effects. That is, it is possible to provide a nonvolatile memory element that can stably read and write multiple values, and a nonvolatile memory device and a nonvolatile semiconductor device using the nonvolatile memory element.
  • FIG. 1 is a schematic diagram of an element 10 manufactured for Experimental Example 1.
  • FIG. FIG. 2 is a schematic view showing an example of a cross section of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3 is a schematic diagram showing an example of the characteristics of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3A shows the voltage of the upper electrode with respect to the lower electrode from V A1 to V A4 .
  • FIG. 3B is a diagram showing a change in the resistance value when continuously changing between V B1 and V B4 with respect to the lower electrode.
  • FIG. 3C shows a change in the resistance value when the voltage of the upper electrode is continuously changed from V A1 to V B4 with respect to the lower electrode.
  • 4 is a schematic diagram showing an example of characteristics of the nonvolatile memory element when the material of the lower electrode and the material of the upper electrode are the same, and the lower electrode side and the upper electrode side are configured symmetrically.
  • 4 (a) is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed from V A1 to V A4 with respect to the lower electrode, and FIG.
  • FIG. 4C shows a change in resistance value when the voltage of the upper electrode is continuously changed between V B1 and V B4
  • FIG. 4C shows the voltage of the upper electrode with respect to the lower electrode. It is a figure which shows the change of resistance value at the time of making it change continuously between A1 and VB4 .
  • FIG. 5 is a diagram showing the characteristics of the nonvolatile memory element according to Example 1 of the present invention.
  • FIG. 5A shows a state in which the voltage of the upper electrode is continuously changed between ⁇ 3 V and +2 V with respect to the lower electrode.
  • FIG. 5 (b) shows the change in resistance value when the voltage of the upper electrode is continuously changed between ⁇ 2V and + 3V with respect to the lower electrode.
  • FIG. 5C is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed between ⁇ 3 V and +3 V with respect to the lower electrode.
  • FIG. 6 is a diagram showing a change in resistance value when the voltage of an electric pulse applied between two electrodes of a nonvolatile memory element is changed discretely in Example 2 of the present invention.
  • FIG. 5A shows a state in which the voltage of the upper electrode is continuously changed between ⁇ 3 V and +2 V with respect to the lower electrode.
  • FIG. 5 (b) shows the change in resistance value when the voltage of the upper
  • FIG. 7 is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed between ⁇ 3 V and +3 V with respect to the lower electrode in the nonvolatile memory element of the comparative example.
  • FIG. 8 is a diagram showing a change in the resistance value of the nonvolatile memory element.
  • the material of the upper electrode in each figure is (a) platinum (Pt), (b) iridium (Ir), (c). Is gold (Au), (d) is silver (Ag), (e) is copper (Cu), (f) is tungsten (W), (g) is nickel (Ni), (h) is tantalum nitride ( TaN).
  • FIG. 10A is a diagram showing the results of Auger analysis in the depth direction of a Ta oxide sample of a nonvolatile memory element using oxygen-deficient Ta oxide as the material of the variable resistance layer.
  • b) is a diagram showing the results of Auger analysis in the depth direction of an element in which metal Ta is sandwiched between platinum electrodes instead of oxygen-deficient Ta oxide.
  • FIG. 11 is a diagram showing the relationship between the O 2 flow rate ratio in the sputtering gas in the manufacturing process and the oxygen content (atomic ratio) of the Ta oxide layer analyzed by the RBS method.
  • FIG. 12 is a diagram showing the relationship between the O 2 flow rate ratio in the sputtering gas and the resistivity of the variable resistance layer in the manufacturing process when the variable resistance layer is made of Ta oxide.
  • FIG. 13 is a diagram showing the relationship between the oxygen content (atomic ratio) of the variable resistance layer analyzed by the RBS method and the resistivity of the variable resistance layer when the variable resistance layer is composed of Ta oxide.
  • FIG. 14 is a diagram for explaining resistance change characteristics in the composition range where the oxygen content of the variable resistance layer is 45 to 65 atm%, where (a) is a diagram showing the relationship between the oxygen content and the resistivity; ) Is a diagram showing the relationship between the number of applied pulses and the resistance value when the oxygen content is 45 atm%, and (c) is a diagram showing the relationship between the number of applied pulses and the resistance value when the oxygen content is 65 atm%. is there.
  • FIG. 15 shows the relationship between the width of the electric pulse applied between the electrodes and the resistance value of the variable resistance layer in a vertically symmetric type nonvolatile memory element using oxygen-deficient Ta oxide as the material of the variable resistance layer. It is a figure which shows a relationship.
  • FIG. 15 shows the relationship between the width of the electric pulse applied between the electrodes and the resistance value of the variable resistance layer in a vertically symmetric type nonvolatile memory element using oxygen-deficient Ta oxide as the material of the variable resistance layer. It is a figure which
  • FIG. 16 is a schematic view showing an example of a cross section of the nonvolatile memory element according to Embodiment 2 of the present invention.
  • FIG. 17 shows a change in resistance value when the voltage of the upper electrode is continuously changed from ⁇ 1.8 V to +1.7 V with respect to the lower electrode in the nonvolatile memory element according to Example 3 of the present invention.
  • FIG. 18 is a schematic view showing an example of a cross section of the nonvolatile memory element according to Embodiment 3 of the present invention.
  • FIG. 19 is a diagram showing an example of characteristics of the nonvolatile memory element according to Embodiment 3 of the present invention.
  • FIG. 19A shows the voltage of the upper electrode between V A1 and V A4 with respect to the lower electrode.
  • FIG. 19A shows the voltage of the upper electrode between V A1 and V A4 with respect to the lower electrode.
  • FIG. 19B is a conceptual diagram showing a change in resistance value when it is assumed that the upper electrode side remains in a low resistance state and does not change when continuously changed in FIG.
  • FIG. 19 is a conceptual diagram showing a change in resistance value when it is assumed that the lower electrode side remains in a low resistance state and does not change when the voltage of V B1 is continuously changed between V B1 and V B4 .
  • c) is a diagram showing changes in the resistance value of the entire nonvolatile memory element when the voltage of the upper electrode is continuously changed between V A1 and V A4 with respect to the lower electrode.
  • FIG. 20 is a diagram showing the characteristics of the nonvolatile memory element of Experimental Example 2 of the present invention.
  • FIG. 20 is a diagram showing the characteristics of the nonvolatile memory element of Experimental Example 2 of the present invention.
  • FIG. 20A shows a nonvolatile memory element having a contact area between the variable resistance layer and the upper electrode of 0.25 ⁇ m 2.
  • FIG. 20B is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed from ⁇ 1.4 V to +1.4 V with respect to the lower electrode
  • FIG. 11 is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed between ⁇ 2 V and +3 V with respect to the lower electrode in the nonvolatile memory element having a contact area with the electrode of 1.25 ⁇ m 2 .
  • the voltage application method was the same as in Example 1. In either case, the case of changing to a high resistance state with a positive voltage (when the resistance state on the upper electrode side changes) is shown.
  • FIG. 1 The voltage application method was the same as in Example 1. In either case, the case of changing to a high resistance state with a positive voltage (when the resistance state on the upper electrode side changes) is shown.
  • FIG. 21 is a schematic view showing an example of a cross section of the nonvolatile memory element according to Embodiment 4 of the present invention.
  • FIG. 22 is a diagram showing an example of the characteristics of the nonvolatile memory element according to Embodiment 4 of the present invention.
  • FIG. 22A shows the voltage of the upper electrode between V A1 and V A4 with respect to the lower electrode.
  • FIG. 22B is a conceptual diagram showing a change in resistance value when it is assumed that the upper electrode side remains in a low resistance state and does not change when continuously changed in FIG. 22 is a conceptual diagram showing a change in resistance value when it is assumed that the lower electrode side remains in a low resistance state and does not change when the electrode voltage is continuously changed from V B1 to V B4 .
  • FIG. 23 is a schematic view showing an example of a cross section of a nonvolatile memory element according to a modification of the fourth embodiment of the present invention.
  • FIG. 24 is a block diagram showing the configuration of the nonvolatile memory device according to Embodiment 5 of the present invention.
  • FIG. 25 is a perspective view showing the configuration (configuration for four cells) of part A in FIG.
  • FIG. 26 is a cross-sectional view showing the configuration of the B part in FIG.
  • FIGS. 27A to 27D are cross-sectional views showing configurations of modified examples of the nonvolatile memory element included in the nonvolatile memory device according to Embodiment 5 of the present invention.
  • FIG. 28 is a perspective view showing a configuration of a memory array included in the nonvolatile memory device having a multilayer structure according to the present invention.
  • FIG. 29 is a block diagram showing the configuration of the nonvolatile memory device according to Embodiment 6 of the present invention.
  • FIG. 30 is a cross-sectional view showing a configuration of C section (configuration of two cells) in FIG. FIG.
  • FIG. 31 is a block diagram showing a configuration of a nonvolatile semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 32 is a block diagram showing a configuration of a relief address storage register included in the nonvolatile semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 33 is a cross-sectional view showing the configuration of the relief address storage register.
  • FIG. 34 is a flowchart showing the main flow of the manufacturing process of the nonvolatile semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 35 is a diagram showing an example of a resistance change caused by an electric pulse of an element using PCMO disclosed in Patent Document 2. In FIG. FIG. FIG.
  • FIG. 36 is a diagram illustrating a relationship between a resistance value of a nonvolatile memory element using PCMO or the like, a voltage to be applied, and a resistance value disclosed in Patent Document 3.
  • FIG. 37 is a diagram showing the relationship between the voltage and the resistance that the element of Non-Patent Document 4 has.
  • FIG. 1 is a schematic diagram of an element 10 manufactured for Experimental Example 1.
  • the element 10 has a configuration in which the variable resistance layer 15 is sandwiched between two upper electrodes 11 and 13 separated from each other and two lower electrodes 12 and 14 separated from each other.
  • the variable resistance layer 15 was an oxygen-deficient tantalum (Ta) oxide layer having a thickness of 100 nm.
  • Each electrode was composed of Pt.
  • the electrode 11 and the electrode 12 are arranged to face each other via the variable resistance layer 15, and the electrode 13 and the electrode 14 are arranged to face each other via the variable resistance layer 15.
  • the device manufacturing method is substantially the same as that of the first embodiment (described later) except for the electrode material and the shape of the device.
  • electrical pulses having voltages of +2.2 V and ⁇ 1.8 V and a pulse width of 100 nsec are alternately applied to the electrode 11 with respect to the electrode 12, and each time,
  • Each of electrode pairs obtained by taking out two electrodes from four electrodes (between electrode 11 and electrode 12, between electrode 11 and electrode 13, between electrode 11 and electrode 14, between electrode 12 and electrode 13, electrode 12 and The resistance value between the electrodes was measured between the electrodes 14 and between the electrodes 13 and 14).
  • the average resistance value is shown in Table 1.
  • the resistance state is changed only in the vicinity of the electrode in the variable resistance layer. Further, it can be seen that the element 10 is in a high resistance state when a high voltage is applied to the electrode 11 with the electrode 12 as a reference. Therefore, it can be seen that the change in the resistance state occurs in the vicinity of the electrode having a high potential when the resistance is increased (the electrode on the high potential side).
  • the first resistance state is a case where both the upper electrode side and the lower electrode side are in a low resistance state.
  • the second resistance state is a case where the lower electrode side is in a high resistance state and the upper electrode side is in a low resistance state.
  • the third resistance state is a case where the lower electrode side is in a low resistance state and the upper electrode side is in a high resistance state.
  • the fourth resistance state is a case where both the upper electrode side and the lower electrode side are in a high resistance state. Therefore, the nonvolatile memory element using the oxygen-deficient transition metal oxide for the variable resistance layer may be able to stably realize quaternary reading and writing.
  • the upper electrode side of the variable resistance layer and the lower electrode side of the variable resistance layer are low.
  • the upper electrode side and the lower electrode side have a symmetrical structure (a vertically symmetrical structure)
  • the amount of change in the resistance value between the electrodes when the resistance state changes is the same on both the upper electrode side and the lower electrode side.
  • the inter-electrode resistance value in the second resistance state is equal to the inter-electrode resistance value in the third resistance state.
  • the voltage at which the resistance state changes is also symmetric (the absolute values are equal and the sign is reversed). If one electrode side has a relatively high voltage, the other electrode side has a relatively low voltage.
  • the inter-electrode resistance value can be practically only binary, and a multi-value memory cannot be realized.
  • the resistance value between the electrodes in the second resistance state and the resistance value between the electrodes in the third resistance state may be different. Can be made to be in a high resistance state at the same time, and both electrode sides can be made to be in a low resistance state at the same time. Therefore, a multi-level memory can be realized.
  • each of the upper electrode side of the variable resistance layer and the lower electrode side of the variable resistance layer takes either one of the low resistance state and the high resistance state, thereby providing three
  • a stable state can be obtained in which the inter-electrode resistance value does not change even when the inter-electrode voltage changes within a predetermined range. Accordingly, it is possible to stably realize reading and writing of three values or more and to realize a multi-value memory that operates stably.
  • asymmetric refers to the absolute value of the interelectrode voltage when the resistance state changes between the lower electrode side and the upper electrode side, or the amount of change in the interelectrode resistance value when the resistance state changes.
  • the electrode material, the electrode area, the oxygen content of the variable resistance layer and its thickness, the shape of the electrode, the thickness of the electrode, etc. so that the (difference in resistance value between the high resistance state and the low resistance state) are different from each other. That is, the side is different from the side of the lower electrode.
  • the variable resistance layer may be in direct contact with the electrode or may be in indirect contact.
  • the electrode material of the upper electrode and the lower electrode is made different so that the resistance value when the upper electrode side is in the high resistance state and the lower electrode side is in the low resistance state, and the upper electrode side is in the low resistance state and the lower electrode side
  • a ternary memory is realized by making the resistance values different from each other when the electrode side is in a high resistance state.
  • FIG. 2 is a schematic diagram showing an example of a cross section of the nonvolatile memory element (resistance change element) according to the first embodiment of the present invention.
  • the nonvolatile memory element 100 of this embodiment includes a substrate 101, an oxide layer 102 formed on the substrate 101, and a lower electrode layer 103 (first electrode) formed on the oxide layer 102. 1 electrode), a variable resistance layer 104 formed on the lower electrode layer 103, and an upper electrode layer 105 (second electrode) formed on the variable resistance layer 104.
  • the lower electrode layer 103 and the upper electrode layer 105 are formed of different materials.
  • tungsten (W) can be used for the lower electrode layer 103 and platinum (Pt) can be used for the upper electrode layer 105.
  • platinum (Pt), iridium (Ir), gold (Au), silver (Ag), copper (Cu), tungsten (W), nickel (Ni), tantalum nitride (TaN) is used as the electrode material. Is possible.
  • the variable resistance layer 104 includes an oxygen-deficient transition metal oxide (preferably an oxygen-deficient Ta oxide).
  • An oxygen-deficient transition metal oxide is an oxide having a lower oxygen content (atomic ratio: ratio of the number of oxygen atoms to the total number of atoms) than a stoichiometric oxide.
  • the stoichiometric oxide composition is Ta 2 O 5 and the ratio of the number of Ta and O atoms (O / Ta) is 2.5. Therefore, in the oxygen-deficient Ta oxide, the atomic ratio of Ta and O is larger than 0 and smaller than 2.5.
  • the oxygen-deficient transition metal oxide is preferably an oxygen-deficient Ta oxide.
  • the oxygen-deficient Ta oxide preferably satisfies 0 ⁇ x ⁇ 2.5 and more preferably satisfies 0.8 ⁇ x ⁇ 1.9 when the Ta oxide is expressed as TaOx. .
  • the oxygen-deficient transition metal oxide or the oxygen-deficient Ta oxide preferably has an amorphous structure.
  • the variable resistance layer 104 is a reversible resistance value (electrode) between the lower electrode layer 103 and the upper electrode layer 105 based on the voltage of the upper electrode layer 105 with respect to the lower electrode layer 103 (hereinafter referred to as interelectrode voltage).
  • the resistance value between them hereinafter simply referred to as “resistance value”.
  • variable resistance layer 104 preferably has a characteristic (high imprint resistance) that the resistance value does not change no matter how many times the electric pulse is applied as long as the voltage of the electric pulse is the same.
  • the lower electrode layer 103 and the upper electrode layer 105 are in direct contact with the variable resistance layer 104, respectively.
  • the nonvolatile memory element 100 can be manufactured by the following method, for example.
  • an oxide layer 102 is formed on a substrate 101 made of single crystal silicon by a thermal oxidation method.
  • a metal thin film is deposited on the oxide layer 102 by a sputtering method to form the lower electrode layer 103.
  • tungsten (W) can be used as the material of the lower electrode layer 103.
  • an oxygen-deficient transition metal oxide is deposited as a variable resistance layer 104 on the lower electrode layer 103 so as to form a layer.
  • the oxygen-deficient transition metal oxide can be formed, for example, by sputtering a transition metal target in Ar and O 2 gas. (See Example 1 for specific examples of sputtering conditions.)
  • a metal thin film is deposited on the variable resistance layer 104 by a sputtering method to form the upper electrode layer 105.
  • platinum (Pt) can be used as the material of the upper electrode layer 105.
  • the nonvolatile memory element 100 having a shape in which an oxygen-deficient transition metal oxide is sandwiched between metal thin films is manufactured.
  • variable resistance layer 104 In forming the variable resistance layer 104, a sputtering method using a tantalum oxide as a target without using a reactive gas such as O 2 may be used. Instead of sputtering, a method such as chemical vapor deposition may be used.
  • FIG. 3 is a schematic diagram showing an example of the characteristics of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3A shows the voltage of the upper electrode with respect to the lower electrode, V A1 (for example, ⁇ 3V).
  • V A4 for example, + 2V
  • FIG. 3B shows the voltage of the upper electrode with respect to the lower electrode by V B1 (for example, ⁇ 2V ).
  • V B4 for example, + 3V
  • FIG. 3C shows the voltage of the upper electrode with respect to the lower electrode as V A1 (for example, FIG.
  • FIG. 6 is a diagram showing a change in resistance value when continuously changing between ⁇ 3 V) and V B4 (for example, +3 V).
  • V B4 for example, +3 V.
  • the potential of the upper electrode layer 105 based on the lower electrode layer 103 is referred to as an interelectrode voltage.
  • the voltage between the electrodes when the potential of the upper electrode layer 105 is higher than the potential of the lower electrode layer 103 is positive, and the voltage between the electrodes when the potential of the upper electrode layer 105 is lower than the potential of the lower electrode layer 103 is negative. is there.
  • What is applied between the upper electrode layer 105 and the lower electrode layer 103 is, for example, an electrical pulse having a predetermined voltage value and a pulse width of 100 nsec.
  • the voltage application method is not necessarily based on electrical pulses.
  • the voltage may be applied by any method.
  • the resistance value is obtained by applying a voltage having a small absolute value (for example, 50 mV) between the upper electrode layer 105 and the lower electrode layer 103 and measuring a flowing current.
  • a voltage is applied between the electrodes as an electric pulse, and the voltage of the electric pulse is simply referred to as “voltage”.
  • the voltage of the electric pulse is assumed to be equal to the voltage between the electrodes when the voltage of the electric pulse is applied. The same applies to the other embodiments.
  • the resistance value when the resistance value is R AL (for example, about 50 ⁇ ), the resistance value remains R AL even if the voltage is decreased from V A4 to V A2 . No change (SA1). Thereafter, when the voltage is further decreased from V A2 to V A1 , the resistance value increases from R AL to R AH (for example, about 100 ⁇ ) (TA1). Thereafter, even if the voltage is increased from V A1 to V A3 , the resistance value remains as R AH and does not change (SA2). Thereafter, when the voltage is further increased from V A3 to V A4 , the resistance value decreases from R AH to R AL (TA2). In FIG.
  • the high resistance state occurs when a negative voltage is applied (when the lower electrode side is at a high potential).
  • the resistance state is changing. That is, in SA1, both the lower electrode side and the upper electrode side are in a low resistance state, and in SA2, the lower electrode side is in a high resistance state and the upper electrode side is in a low resistance state.
  • the resistance value when the resistance value is R BL (for example, about 50 ⁇ ), the resistance value remains R BL even if the voltage is increased from V B1 to V B3 . It does not change (SB1).
  • the resistance value increases from R BL to R BH (for example, about 600 ⁇ ) (TB1). Thereafter, even if the voltage is decreased from V B4 to V B2 , the resistance value remains R BH and does not change (SB2). Thereafter, when the voltage is further decreased from V B2 to V B1 , the resistance value decreases from R BH to R BL (TB2).
  • FIG. 1 when the resistance value is R BL (for example, about 50 ⁇ ), the resistance value remains R BL even if the voltage is increased from V B1 to V B3 . It does not change (SB1).
  • the resistance value increases from R BL to R BH (for example, about 600 ⁇ ) (TB1). Thereafter, even if the voltage is decreased from V B4 to V B2 , the resistance value remains R BH and does not
  • the high resistance state occurs when a positive voltage is applied (when the upper electrode side is at a high potential).
  • the resistance state is changing. That is, in SB1, both the lower electrode side and the upper electrode side are in a low resistance state, and in SB2, the lower electrode side is in a low resistance state, and the upper electrode side is in a high resistance state.
  • FIG. 3 (c) shows characteristics as if FIG. 3 (a) and FIG. 3 (b) were synthesized.
  • the value is RL or RH .
  • V A1 is V 1
  • V A2 is V 2
  • V C1 is V 3
  • V B1 is V 4
  • V B2 is V 5
  • V A3 is V 6
  • V A4 is V 7
  • V C2 is V 8
  • the V B3 and V 9, V B4 is taken as V 10, satisfy V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10.
  • the non-volatile memory element is configured to be asymmetrical in the vertical direction by using different electrode materials for the lower electrode and the upper electrode so as to satisfy the above conditions.
  • the non-volatile memory element has characteristics as if the left and right in FIG.
  • These three states are states in which the resistance value does not change even when the voltage changes within a predetermined range (stable state). That is, in the state of S1, the resistance value hardly changes when the voltage is larger than V A2 and smaller than V B3 . Furthermore, when in the state of S2 is when the voltage V A3 is smaller than a resistance value hardly changes. In the state of S3, when the voltage is larger than VB2 , the resistance value hardly changes.
  • the nonvolatile memory element 100 can be used as a nonvolatile memory element that can stably read and write three values.
  • the conventional nonvolatile memory element for multi-level memory using the resistance change phenomenon changes the resistance value by raising and lowering the voltage applied to the element in the region where the resistance value continuously changes. It was. In this case, since a transient region is used, the reproducibility of the resistance value is poor, and it is difficult to stably operate as a memory. Since the nonvolatile memory element proposed in this embodiment uses the resistance value of the stable region as the memory state, it can be applied as a nonvolatile memory element for a multi-value memory that operates stably.
  • FIG. 4 is a schematic diagram showing an example of characteristics of the nonvolatile memory element when the material of the lower electrode and the material of the upper electrode are the same, and the lower electrode side and the upper electrode side are configured symmetrically.
  • 4 (a) is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed from V A1 to V A4 with respect to the lower electrode, and FIG.
  • FIG. 4C shows a change in resistance value when the voltage of the upper electrode is continuously changed between V B1 and V B4
  • FIG. 4C shows the voltage of the upper electrode with respect to the lower electrode.
  • the resistance value when the R AL the resistance value is lowered and the voltage from V A4 to V A2 remains unchanged R AL (SA1). Thereafter, when the voltage is further decreased from V A2 to V A1 , the resistance value increases from R AL to R AH (TA1). Thereafter, even if the voltage is increased from V A1 to V A3 , the resistance value remains as R AH and does not change (SA2). Thereafter, when the voltage is further increased from V A3 to V A4 , the resistance value decreases from R AH to R AL (TA2).
  • the resistance state changes when the negative voltage is applied (when the lower electrode side is at a high potential) because the resistance state changes on the lower electrode side.
  • the resistance value (R AH ) at SA2 is equal to the resistance value (R BH ) at SB2.
  • the lower electrode side and the upper electrode side need to be asymmetrical in order for the nonvolatile memory element to function as a multi-value memory.
  • Example 1 the nonvolatile memory element having the configuration shown in FIG. 2 was manufactured by the following method.
  • an oxide layer having a thickness of 200 nm was formed on a substrate made of single crystal silicon by a thermal oxidation method.
  • a metal thin film having a thickness of 200 nm was deposited on the oxide layer by a sputtering method to form a lower electrode layer.
  • tungsten (W) was used as the material for the lower electrode layer.
  • an oxygen-deficient Ta oxide was deposited as a variable resistance layer on the lower electrode layer so as to form a layer having a thickness of 30 nm.
  • the oxygen-deficient Ta oxide was formed by sputtering a Ta target in Ar and O 2 gas.
  • the specific sputtering conditions for depositing the variable resistance layer are as follows: the degree of vacuum (back pressure) in the sputtering apparatus before starting sputtering is about 7 ⁇ 10 ⁇ 4 Pa, the power during sputtering is 250 W, and argon gas is used.
  • the total gas pressure combined with oxygen gas was 3.3 Pa, the partial pressure ratio of oxygen gas was 3.8%, the set temperature of the substrate was 30 ° C., and the film formation time was 7 minutes.
  • variable resistance layer made of an oxygen-deficient Ta oxide having an oxygen content of about 58 atm% was deposited to 30 nm.
  • the oxygen-deficient Ta oxide is expressed as TaO x
  • x in the Ta oxide having an oxygen content of 58 atm% is 1.38.
  • a metal thin film having a thickness of 100 nm was deposited on the variable resistance layer by a sputtering method to form an upper electrode layer.
  • platinum (Pt) is used as the material for the upper electrode layer.
  • FIG. 5 is a diagram showing the characteristics of the nonvolatile memory element according to Example 1 of the present invention.
  • FIG. 5A shows a state in which the voltage of the upper electrode is continuously changed between ⁇ 3 V and +2 V with respect to the lower electrode.
  • FIG. 5 (b) shows the change in resistance value when the voltage of the upper electrode is continuously changed between ⁇ 2V and + 3V with respect to the lower electrode.
  • FIG. 5C is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed between ⁇ 3 V and +3 V with respect to the lower electrode.
  • an electrical pulse having a predetermined voltage value (pulse voltage) and a pulse width of 100 nsec was applied between the upper electrode layer and the lower electrode layer, and the resistance value was measured each time. .
  • the resistance value was obtained by applying a voltage of 50 mV between the upper electrode layer and the lower electrode layer and measuring the flowing current.
  • the initial resistance value was about 100 ⁇ .
  • the pulse voltage is first increased from 0V to + 2V, then gradually decreased from + 2V to -3V, and finally gradually increased from -3V to 0V.
  • the resistance value was constant at about 100 ⁇ from 0V to about + 1V (SA2), but decreased to about 50 ⁇ when increased from + 1V to + 2V (TA2).
  • the resistance value was constant at about 50 ⁇ until the voltage was reduced from + 2V to ⁇ 2V (SA1).
  • the resistance value increased to about 100 ⁇ (TA1).
  • the resistance value was constant at about 100 ⁇ (SA2).
  • the high resistance state occurs when a negative voltage is applied (when the lower electrode side is at a high potential).
  • the resistance state is changing. That is, in SA1, both the lower electrode side and the upper electrode side are in a low resistance state, and in SA2, the lower electrode side is in a high resistance state, and the upper electrode side is in a low resistance state.
  • the initial resistance value was about 50 ⁇ (state of SA1 in FIG. 5 (a)). Then, as shown by the arrows in the figure, the pulse voltage is first increased from 0V to + 3V, then gradually decreased from + 3V to -2V, and finally gradually increased from -2V to 0V. It was.
  • the resistance value was constant at about 50 ⁇ from 0V to about + 2V (SB1), but increased from + 2V to + 3V to about 600 ⁇ (TB1). Thereafter, the resistance value was constant at about 600 ⁇ until the voltage was reduced from + 3V to ⁇ 1V (SB2). However, when the voltage was decreased from ⁇ 1V to ⁇ 2V, the resistance value was reduced to about 50 ⁇ (TB2 ). Thereafter, even when the voltage was increased from ⁇ 2V to 0V, the resistance value was constant at about 50 ⁇ (SB1).
  • the high resistance state occurs when a positive voltage is applied (when the upper electrode side is at a high potential).
  • the resistance state is changing. That is, in SB1, both the lower electrode side and the upper electrode side are in a low resistance state, and in SB2, the lower electrode side is in a low resistance state, and the upper electrode side is in a high resistance state.
  • the initial resistance value was about 600 ⁇ (state of SB2 in FIG. 5 (b)). Then, as shown by the arrows in the figure, the pulse voltage starts from 0V and gradually decreases to -3V, then gradually increases from -3V to + 3V, and finally gradually decreases from + 3V to 0V. I let you.
  • the resistance value was constant at about 600 ⁇ from 0V to about -1V (S3), but decreased from -1V to -2V to about 50 ⁇ (T4), and the resistance value was almost constant for a while. It became a state (S1). Thereafter, when the voltage was further decreased, the resistance value increased to about 100 ⁇ at around ⁇ 3 V (T1).
  • the resistance value was constant at about 100 ⁇ (S2), but when the voltage was further increased to + 2.5V, the resistance value decreased to about 50 ⁇ ( T2) After a while, the resistance value was almost constant (S1). Thereafter, when the voltage was further increased, the resistance value increased to about 600 ⁇ in the vicinity of +3 V (T3). Thereafter, even when the voltage was decreased from +3 V to 0 V, the resistance value was constant at about 600 ⁇ (S3).
  • both the lower electrode side and the upper electrode side are in a low resistance state in S1.
  • S2 the lower electrode side is in a high resistance state, and the upper electrode side is in a low resistance state.
  • S3 the lower electrode side is in a low resistance state, and the upper electrode side is in a high resistance state.
  • the nonvolatile memory element of Example 1 has three stable states. That is, the lowest resistance value state S1 (about 50 ⁇ ) around + 2V and ⁇ 2V, the state S2 (about 100 ⁇ ) where the resistance value around -3V to + 1V is intermediate, and ⁇ 1V to 3V Is the state S3 (about 600 ⁇ ) having the highest resistance value.
  • the state is S1 the resistance value (resistance state) does not change when the voltage is larger than ⁇ 2V and smaller than + 2V.
  • the state is S2
  • the resistance value (resistance state) does not change when the voltage is less than + 1V.
  • the state is S3 the resistance value (resistance state) does not change when the voltage is greater than about ⁇ 1V.
  • the variable resistance layer is made of an oxygen-deficient Ta oxide, but the material of the variable resistance layer is not limited to this. That is, as described in the prior art, resistance transitions due to electrical pulses have been reported even in transition metal oxides similar to Ta, and it is assumed that the same resistance change phenomenon as in this embodiment is observed in these materials. Is done. In other words, even in the case of oxygen-deficient oxides of transition metals such as Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, and Cr, the upper and lower electrodes are made of different materials, so It is considered that a volatile memory element can be constructed.
  • FIG. 6 is a diagram showing a change in resistance value when the voltage of an electric pulse applied between two electrodes of a nonvolatile memory element is changed discretely in Example 2 of the present invention.
  • Example 2 the same nonvolatile element as in Example 1 was used.
  • the voltage shown in the figure indicates the voltage of the applied electrical pulse.
  • the electric pulse was applied twice.
  • the state of the nonvolatile memory element was set to S2, and the measurement was performed twice (in the figure, 0V was expressed). In this case, the resistance value was about 100 ⁇ .
  • the state of the nonvolatile memory element was changed to S1, and the resistance value was about 50 ⁇ .
  • the state of the nonvolatile memory element changed to S3, and the resistance value became about 600 ⁇ .
  • a voltage of ⁇ 2 V was applied, the state of the nonvolatile memory element changed to S1, and the resistance value became about 50 ⁇ .
  • a voltage of ⁇ 3 V was applied, the state of the nonvolatile memory element changed to S2, and the resistance value became about 100 ⁇ .
  • the non-volatile memory element having the configuration as shown in FIG. 2 and both the upper electrode and the lower electrode made of platinum (Pt) was manufactured by the same method as in Example 1.
  • FIG. 7 is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed between ⁇ 3 V and +3 V with respect to the lower electrode in the nonvolatile memory element of the comparative example.
  • spectacle-like characteristics that are symmetrical with respect to the axis of the voltage 0V were obtained.
  • a nonvolatile memory element similar to that of FIG. 2, wherein the lower electrode material is W, and the upper electrode material is platinum (Pt), iridium (Ir), gold (Au), silver (Ag), copper ( Cu, tungsten (W), nickel (Ni), and tantalum nitride (TaN) were prepared.
  • the method for manufacturing the nonvolatile memory element was the same as in Example 1, and the lower electrode and the upper electrode were both formed by sputtering.
  • the oxygen-deficient Ta oxide constituting the variable resistance layer was produced by sputtering Ta metal in O 2 and Ar.
  • variable resistance layers had the same composition (oxygen-deficient Ta oxide having an oxygen content of about 58%).
  • W is used for the lower electrode 103 is that it is a stable material that is difficult to oxidize and that it is relatively easy to perform processing during manufacturing such as dry etching.
  • FIG. 8 is a diagram showing a change in the resistance value of the nonvolatile memory element.
  • the material of the upper electrode in each figure is (a) platinum (Pt), (b) iridium (Ir), (c). Is gold (Au), (d) is silver (Ag), (e) is copper (Cu), (f) is tungsten (W), (g) is nickel (Ni), (h) is tantalum nitride ( TaN).
  • the element symbol in the figure indicates the material used for the upper electrode.
  • the horizontal axis represents the number of electrical pulses applied, and the vertical axis represents the resistance value. The pulse width of the electric pulse was 100 nsec.
  • the material of the variable resistance layer is the same, the characteristics of the element differ depending on the material of the electrode. That is, the amount of change in resistance value, the resistance value in the high resistance state, and the resistance value in the low resistance state differed depending on the electrode material. In addition, the voltage when the resistance state changes and the absolute value thereof differ depending on the electrode material.
  • the resistance value when the upper electrode side is in a high resistance state and the resistance value when the lower electrode side is in a high resistance state are It can be seen that a variable resistance element that operates as a ternary memory can be formed.
  • a combination other than Pt and W it is more preferable that the difference between the resistance value in the high resistance state and the resistance value in the low resistance state is as large as possible on the upper electrode side and the lower electrode side.
  • a combination of electrode materials for example, a combination of Pt and Au, Pt and Ag, Pt and Cu, and Pt and Ni is preferable. Further, for example, a combination of Ir and Au, Ir and Ag, Ir and Cu, or Ir and Ni may be used.
  • FIG. 9 shows a tantalum oxide film having a film thickness of 40 nm obtained when the substrate temperature is 30 ° C. and the O 2 flow rate ratio (the flow rate ratio of O 2 in the sputtering gas) is 0.5%.
  • 2 is an XRD (X-ray diffraction) chart of a variable resistance layer made of This chart is the result of measurement using the thin film method.
  • XRD X-ray diffraction
  • FIG. 10A is a diagram showing the results of Auger analysis in the depth direction of a Ta oxide sample of a nonvolatile memory element using an oxygen-deficient Ta oxide as the material of the variable resistance layer.
  • (B) is a figure which shows the result of the Auger analysis of the depth direction of the element which clamped metal Ta with the platinum electrode instead of the oxygen-deficient Ta oxide.
  • the thickness of the metal Ta sample is 20 nm.
  • a Pt upper electrode having a thickness of 50 nm is formed on the metal Ta sample.
  • the result of the RBS analysis corresponds to the composition of the central portion of the tantalum oxide in the film thickness direction in FIG. From FIG. 10A, it can be read that the oxygen content increases in the vicinity of both interfaces of the tantalum oxide layer (interface with the Pt layer). Therefore, the oxygen content in the interface portion may be higher than the composition analyzed by the RBS method.
  • O 2 flow rate ratio and the relationship between the composition 11 is a diagram showing the relationship between the O 2 flow rate ratio of the sputtering gas in the production process, the oxygen content of the Ta oxide layer was analyzed by RBS method (atomic ratio) is there. Although the oxygen content tends to saturate under the condition where the O 2 flow rate ratio is 7% or more, it can be seen that the composition of the tantalum oxide layer can be continuously controlled by the O 2 flow rate ratio. That is, when the tantalum oxide layer is formed by reactive RF sputtering, the oxygen content of the tantalum oxide layer is desired in the thickness direction of the tantalum oxide layer by controlling the O 2 flow ratio in the sputtering gas. Can be controlled to a constant value.
  • FIG. 12 is a diagram showing the case where the variable resistance layer by oxidizing Ta, the relationship between the resistivity of the O 2 flow rate ratio and the resistance variable layer in the sputtering gas in the manufacturing process It is.
  • FIG. 13 is a diagram showing the relationship between the oxygen content (atomic ratio, atm%) of the variable resistance layer analyzed by the RBS method and the resistivity of the variable resistance layer when the variable resistance layer is made of oxidized Ta. is there.
  • the resistivity shown here is calculated based on the result of measuring the sheet resistance value by a four-terminal method for a sample in which only a variable resistance layer is directly formed on a substrate (a silicon wafer on which a nitride film is formed). is there.
  • the resistivity of the variable resistance layer continuously changes depending on the value of the O 2 flow rate ratio. More specifically, as described above, the oxygen content of the tantalum oxide layer (variable resistance layer) continuously changes depending on the value of the O 2 flow rate ratio. And as shown in FIG. 13, the resistivity of a variable resistance layer changes continuously with oxygen content rate. Therefore, the resistivity of the variable resistance layer can be continuously controlled based on the oxygen content of the variable resistance layer. From this, in order to obtain a good resistance change phenomenon in the variable resistance layer, it is considered necessary that the oxygen content of the variable resistance layer is in an appropriate range.
  • the suitable numerical range of O / Ta ratio The present inventors measured the resistivity of the sample which has each oxygen content shown in FIG. 13, and calculated
  • FIG. 13 shows this measurement data (indicated by black triangles) and this regression curve.
  • FIG. 14 is a diagram for explaining resistance change characteristics in the composition range where the oxygen content of the variable resistance layer is 45 to 65 atm%, where (a) is a diagram showing the relationship between the oxygen content and the resistivity; ) Is a diagram showing the relationship between the number of applied pulses and the resistance value when the oxygen content is 45 atm%, and (c) is a diagram showing the relationship between the number of applied pulses and the resistance value when the oxygen content is 65 atm%. is there.
  • the mechanism of the resistance change phenomenon is considered.
  • the nonvolatile memory element using tantalum oxide has a feature that the electrode side to which a positive voltage is applied changes to a high resistance. From this, it is considered that negatively charged oxygen ions play an important role in the resistance change phenomenon. That is, in the nonvolatile memory element 100 as shown in FIG. 2, when a positive voltage is applied to the upper electrode layer 105 with respect to the lower electrode 103, oxygen inside the tantalum oxide layer 104 is ionized, and the upper electrode Move to the 105 side.
  • a tantalum oxide layer having a high oxygen concentration and a very high resistance value is formed in the vicinity of the upper electrode 105, and as a result, the resistance between the lower electrode 103 and the upper electrode 105 increases.
  • oxygen ions are released from the tantalum oxide layer having a high oxygen concentration in the vicinity of the upper electrode 105, and are transferred to the tantalum oxide 104. Moving. As a result, the resistance between the lower electrode 103 and the upper electrode 105 decreases. According to the above mechanism, the tantalum oxide layer 104 needs to be in a metastable state.
  • Ta 2 O 5 is a stoichiometrically stable substance, and oxygen ions are not easily formed. Therefore, it is considered that no resistance change occurs even when Ta 2 O 5 is used as the tantalum oxide layer 104.
  • Ta when Ta is used as the variable resistance layer, since Ta does not contain oxygen and oxygen ions do not move, resistance change does not occur in this case.
  • the resistance change phenomenon is confirmed or inferred outside this composition range, the resistance value becomes smaller or larger than this composition range, so the resistance value in the high resistance state is five times the resistance value in the low resistance state. It is considered that the stability of the operation as a memory element is somewhat lacking.
  • the nonvolatile memory element is set when an electric pulse of the same polarity is continuously applied between the electrodes.
  • the imprintability of the resistance value was good. For example, after negative resistance pulses are continuously applied 20 times between electrodes of a non-volatile memory element to continuously generate a low resistance state, positive and negative electrical pulses are alternately applied continuously. Even in this case, the high resistance state or the low resistance state was stably repeated. Similarly, when a high resistance state is continuously generated by applying positive electrical pulses 20 times continuously, and then positive and negative electrical pulses are alternately applied continuously, the high resistance state is similarly increased. The resistance state or the low resistance state was stably repeated. From the above results, the non-volatile memory element using the oxygen-deficient Ta oxide has high so-called imprint resistance, and therefore can be expected to operate stably.
  • FIG. 15 shows the relationship between the width of the electric pulse applied between the electrodes and the resistance value of the variable resistance layer in a vertically symmetric nonvolatile memory element using oxygen-deficient Ta oxide as the material of the variable resistance layer. It is a figure which shows a relationship.
  • RH indicates the resistance value in the high resistance state
  • RL indicates the resistance value in the low resistance state.
  • RH and RL are average values of resistance values of the variable resistance layer when an electric pulse having each pulse width is applied 100 times.
  • the resistance change phenomenon could be confirmed even in the case of a high-speed pulse such that the width of the applied electric pulse was 20 nsec.
  • the value of R H was nearly constant at between 20nsec of 300 nsec.
  • the value of RL tended to increase when the pulse width was 20 nsec.
  • the lower electrode and the upper electrode are made of different materials, so that the nonvolatile memory element is asymmetrical in the vertical direction.
  • the variable resistance is changed between the lower electrode side and the upper electrode side.
  • the nonvolatile memory element is configured to be asymmetric in the vertical direction.
  • the oxygen content in the oxygen-deficient transition metal oxide is varied.
  • FIG. 16 is a schematic view showing an example of a cross section of the nonvolatile memory element according to Embodiment 2 of the present invention.
  • the nonvolatile memory element 110 of this embodiment includes a substrate 111, an oxide layer 112 formed on the substrate 111, and a lower electrode layer 113 (first electrode) formed on the oxide layer 112. 1 electrode), a first variable resistance layer 114 formed on the lower electrode layer 113, a second variable resistance layer 115 formed on the first variable resistance layer 114, and a second variable resistance And an upper electrode layer 116 (second electrode) formed on the resistance layer 115.
  • Both the first variable resistance layer 114 and the second variable resistance layer 115 contain an oxygen-deficient transition metal oxide (preferably an oxygen-deficient Ta oxide), and the second variable resistance layer No. 115 has a higher oxygen content than the first variable resistance layer 114.
  • the first variable resistance layer 114 and the second variable resistance layer 115 reversibly change the resistance value based on the voltage between the electrodes.
  • a voltage satisfying a predetermined condition is applied between the lower electrode layer 113 and the upper electrode layer 116 from an external power source.
  • an electric pulse can be applied as the voltage.
  • the nonvolatile memory element 110 has a characteristic that, as long as the electric pulse voltage is the same, the resistance value does not change no matter how many times the electric pulse is applied.
  • the manufacturing method of the nonvolatile memory element 110 is basically the same as the manufacturing method of the nonvolatile memory element 100 of the first embodiment, and can be manufactured by the following method, for example.
  • an oxide layer 112 is formed on a substrate 111 made of single crystal silicon by a thermal oxidation method.
  • a metal thin film is deposited on the oxide layer 112 by a sputtering method to form the lower electrode layer 113.
  • platinum (Pt) can be used as the material of the lower electrode layer 113.
  • an oxygen-deficient transition metal oxide is deposited as a variable resistance layer on the lower electrode layer 113 so as to form a layer.
  • the oxygen-deficient transition metal oxide can be formed, for example, by sputtering a transition metal target in Ar and O 2 gas.
  • the sputtering conditions can be the same as in Example 1 of the first embodiment, for example.
  • the substrate 111 is introduced into the oxygen plasma generator, and the outermost surface of the substrate 111 is exposed to oxygen plasma for a predetermined time (for example, about 30 seconds).
  • a predetermined time for example, about 30 seconds.
  • the surface of the oxygen-deficient variable resistance layer is oxidized, and the first variable resistance layer 114 having a low oxygen content and the second variable resistance layer 115 having a high oxygen content are formed.
  • the first variable resistance layer 114 and the second variable resistance layer 115 are schematically distinguished from each other. However, in actuality, the first variable resistance layer 115 is first distinguished from the surface of the second variable resistance layer 115. It is considered that a structure in which the oxygen content continuously decreases is formed in the resistance layer 114.
  • a metal thin film is deposited on the second variable resistance layer 115 by a sputtering method to form the upper electrode layer 116.
  • platinum Pt
  • the lower electrode layer 113 and the upper electrode layer 116 are made of the same material.
  • Nonvolatile memory elements 110 having different oxygen contents are manufactured.
  • the same electrode material and variable resistance layer material as those in the first embodiment can be used.
  • variable resistance layer only needs to have a different concentration in the vicinity of each electrode, and may have a structure of three or more layers, or the oxygen content may be changed in an inclined manner.
  • the processing method of the variable resistance layer is not limited to this method. That is, two or more oxygen-deficient Ta oxide layers having different oxygen contents may be deposited from the beginning without performing the oxidation treatment.
  • the oxygen content of the Ta oxygen compound when the Ta oxide contained in the first variable resistance layer is represented by TaO x and the Ta oxide contained in the second variable resistance layer is represented by TaO y , 0 ⁇ x ⁇ It is preferable that y ⁇ 2.5 is satisfied. In this case, more preferably, 0.8 ⁇ x ⁇ y ⁇ 1.9 is satisfied.
  • the oxygen content of the first variable resistance layer 114 may be higher than the oxygen content of the second variable resistance layer 115. That is, x> y may be satisfied.
  • the lower electrode layer 113 and the upper electrode layer 116 are in direct contact with the first variable resistance layer 114 and the second variable resistance layer 115, respectively.
  • the lower electrode side and the upper electrode side have a symmetrical structure.
  • the nonvolatile memory element of this embodiment also exhibits the same characteristics as in FIG. Therefore, even the nonvolatile memory element of this embodiment can stably perform ternary reading and writing.
  • Example 3 the nonvolatile memory element having the configuration as shown in FIG. 16 was manufactured by the following method.
  • an oxide layer having a thickness of 200 nm was formed on a substrate made of single crystal silicon by a thermal oxidation method.
  • a metal thin film having a thickness of 200 nm was deposited on the oxide layer by a sputtering method to form a lower electrode layer.
  • platinum (Pt) was used as the material for the lower electrode layer.
  • an oxygen-deficient Ta oxide was deposited as a variable resistance layer on the lower electrode layer so as to form a layer having a thickness of 30 nm.
  • the oxygen-deficient Ta oxide was formed by sputtering a Ta target in Ar and O 2 gas.
  • the specific sputtering conditions for depositing the variable resistance layer are as follows: the degree of vacuum (back pressure) in the sputtering apparatus before starting sputtering is about 7 ⁇ 10 ⁇ 4 Pa, the power during sputtering is 250 W, and argon gas is used.
  • the total gas pressure combined with oxygen gas was 3.3 Pa, the partial pressure ratio of oxygen gas was 3.8%, the set temperature of the substrate was 30 ° C., and the film formation time was 7 minutes.
  • variable resistance layer made of an oxygen-deficient Ta oxide having an oxygen content of about 58 atm% was deposited to 30 nm.
  • the oxygen-deficient Ta oxide is expressed as TaOx, x in the Ta oxide having an oxygen content of 58 atm% is 1.38.
  • the substrate was introduced into the oxygen plasma generator, and the surface of the substrate was exposed to oxygen plasma for 30 seconds. Thereafter, a metal thin film having a thickness of 100 nm was deposited on the variable resistance layer by a sputtering method to form an upper electrode layer.
  • platinum (Pt) was used as the material for the upper electrode layer.
  • FIG. 17 shows a change in resistance value when the voltage of the upper electrode is continuously changed from ⁇ 1.8 V to +1.7 V with respect to the lower electrode in the nonvolatile memory element according to Example 3 of the present invention.
  • FIG. The voltage application method was the same as in Example 1.
  • the electrical characteristics of the nonvolatile memory element of Example 3 will be described with reference to FIG.
  • the initial resistance value was about 10,000 ⁇ .
  • the pulse voltage is first reduced from 0V to -1.8V, then gradually increased from -1.8V to + 1.7V, and finally +1.
  • the voltage was gradually decreased from 7V to 0V.
  • the resistance value was constant at about 10,000 ⁇ from 0V to about -0.9V (S3), but decreased from -0.9V to -1.5V to about 100 ⁇ (T4) for a while.
  • the resistance value was almost constant (S1). Thereafter, when the voltage was further decreased, the resistance value increased to about 300 ⁇ at around ⁇ 1.8 V (T1).
  • the resistance value was constant at about 300 ⁇ (S2), but when the voltage was further increased to + 1.6V, the resistance value decreased to about 100 ⁇ . (T2), the resistance value became almost constant for a while (S1). Thereafter, when the voltage was further increased, the resistance value increased to about 10000 ⁇ , which is close to the initial value in the vicinity of +1.7 V (T3). Thereafter, even when the voltage was decreased from +1.7 V to 0 V, the resistance value was constant at about 10000 ⁇ (S3).
  • the nonvolatile memory element of Example 3 has three stable states. That is, the lowest resistance value state S1 (about 100 ⁇ ) near + 1.5V and ⁇ 1.5V, and the state S2 (about 300 ⁇ ) where the resistance value near ⁇ 1.8V to + 1V is intermediate.
  • the state S3 (about 10000 ⁇ ) with the highest resistance value from ⁇ 0.9V to + 1.7V.
  • the state is S1
  • the resistance value (resistance state) does not change when the voltage is larger than ⁇ 1.5V and smaller than + 1.5V.
  • the state is S2
  • the resistance value (resistance state) does not change when the voltage is less than + 1V.
  • the state is S3 the resistance value (resistance state) does not change when the voltage is greater than about ⁇ 1V.
  • the variable resistance layer is composed of an oxygen-deficient Ta oxide
  • the resistance value of the nonvolatile memory element increases as the oxygen content in the Ta oxide increases, and the high resistance state and The resistance value in the low resistance state tends to be high. That is, in a resistance change element using an oxygen-deficient Ta oxide having an oxygen content of 45 atm%, the low resistance state is about 300 ⁇ and the high resistance state is about 1 ⁇ 10 4 as shown in FIG. It is about ⁇ .
  • the oxygen content is increased to about 65 atm%
  • the low resistance state is 3 ⁇ 10 4 ⁇ and the high resistance state is 3 ⁇ 10 5 ⁇ , as shown in FIG.
  • the amount of change in resistance value is higher by about one to two digits than in the case where the oxygen content is 45 atm%.
  • the second variable resistance layer 115 is formed by oxidizing the first variable resistance layer 114, the oxygen concentration of the second variable resistance layer 115 is high. Therefore, the resistance value when the upper electrode side is in a high resistance state is higher than the resistance value when the lower electrode side is in a high resistance state. That is, the relationship between the resistance value and the voltage when the resistance state on the lower electrode side changes is as shown in FIG. 3A, and the relationship between the resistance value and the voltage when the resistance state on the upper electrode side changes is It is as shown in FIG. As a result of synthesizing these, FIG. 13 and FIG. 3C have very similar shapes. Therefore, a multilevel memory can be realized based on the same principle as in the first embodiment.
  • the material of the variable resistance layer is made different between the lower electrode side and the upper electrode side, so that the nonvolatile memory element is vertically asymmetrical.
  • the lower electrode and the upper electrode By making the contact area with the variable resistance layer different from each other, the nonvolatile memory element is configured asymmetrically in the vertical direction.
  • FIG. 18 is a schematic view showing an example of a cross section of the nonvolatile memory element according to Embodiment 3 of the present invention.
  • the nonvolatile memory element 150 of this embodiment includes a substrate 151, an oxide layer 152 formed on the substrate 151, and a lower electrode layer 153 (first electrode formed on the oxide layer 152). 1 electrode), a variable resistance layer 154 formed on the lower electrode layer 153, and an upper electrode layer 155 (second electrode) formed on the variable resistance layer 154.
  • the variable resistance layer 154 includes an oxygen-deficient transition metal oxide (preferably an oxygen-deficient Ta oxide).
  • the lower electrode layer 153 and the upper electrode layer 155 may be made of the same material.
  • the variable resistance layer 154 is formed in a tapered shape so that the horizontal cross section becomes smaller from the bottom to the top.
  • the variable resistance layer 154 reversibly changes the resistance value based on the voltage between the electrodes.
  • a voltage satisfying a predetermined condition is applied between the lower electrode layer 153 and the upper electrode layer 155 from an external power source.
  • an electric pulse can be applied as the voltage.
  • the nonvolatile memory element 150 has a characteristic that, as long as the electric pulse voltage is the same, the resistance value does not change no matter how many times the electric pulse is applied.
  • the method for manufacturing the nonvolatile memory element 110 is basically the same as the method for manufacturing the nonvolatile memory element 100 of the first embodiment, detailed description thereof is omitted.
  • the edge portion of the resist 155 is blunted, and a dry etching process is performed under such a condition that the etching selectivity between the resist 155 and the variable resistance layer 154 is reduced. Use it.
  • FIG. 19 is a diagram showing an example of characteristics of the nonvolatile memory element according to Embodiment 3 of the present invention.
  • FIG. 19A shows the voltage of the upper electrode between V A1 and V A4 with respect to the lower electrode.
  • FIG. 19B is a conceptual diagram showing a change in resistance value when it is assumed that the upper electrode side remains in a low resistance state and does not change when continuously changed in FIG.
  • FIG. 19 is a conceptual diagram showing a change in resistance value when it is assumed that the lower electrode side remains in a low resistance state and does not change when the voltage of V B1 is continuously changed between V B1 and V B4 .
  • c) is a diagram showing changes in the resistance value of the entire nonvolatile memory element when the voltage of the upper electrode is continuously changed between V A1 and V A4 with respect to the lower electrode.
  • the electrical characteristics of the nonvolatile memory element 150 will be described with reference to FIG. 19 (see also Experimental Example 2 and FIG. 20).
  • the resistance value decreases from R AH to R AL (TA2).
  • the high resistance state is reached when a negative voltage is applied (when the lower electrode side is at a high potential).
  • the resistance state is changing. That is, in SA1, both the lower electrode side and the upper electrode side are in a low resistance state, and in SA2, the lower electrode side is in a high resistance state and the upper electrode side is in a low resistance state.
  • FIG. 19 (c) shows characteristics as if FIG. 19 (a) and FIG. 19 (b) are combined.
  • V A1 is V 1
  • V A2 is V 2
  • V C1 is V 3
  • V B1 is V 4
  • V B2 is V 5
  • V B3 is V 6
  • V B4 is V 7
  • V C2 is V 8
  • V A3 is V 9
  • V A4 is V 10
  • V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10 is satisfied.
  • the non-volatile memory element is configured to be asymmetric in the vertical direction by making the contact area with the variable resistance layer different between the lower electrode side and the upper electrode side.
  • the non-volatile memory element has characteristics as if the left and right in FIG.
  • S1, S2, S3, S4 are states in which the resistance value does not change (stable state) even if the voltage changes within a predetermined range. That is, in the state of S1, the resistance value hardly changes if the voltage is in the range larger than V A2 and smaller than V B1 . In the state of S2, the resistance value hardly changes if the voltage is in a range smaller than VB3 . In the state of S3, the resistance value hardly changes if the voltage is in the range larger than VB4 and smaller than VA3 . In the state of S4, the resistance value hardly changes if the voltage is in a range larger than VB2 .
  • the nonvolatile memory element 100 can be used as a nonvolatile memory element that can stably read and write three values.
  • Example 2 In Experimental Example 2, two types of nonvolatile memory elements having the configuration shown in FIG. 2 were formed by changing the contact area between the variable resistance layer and the upper electrode. Since the manufacturing method is the same as that of Example 1 except that the electrode material is the same for the upper electrode and the lower electrode (Pt), detailed description thereof will be omitted.
  • FIG. 20 is a diagram showing the characteristics of the nonvolatile memory element of Experimental Example 2 of the present invention.
  • FIG. 20A shows a nonvolatile memory element having a contact area between the variable resistance layer and the upper electrode of 0.25 ⁇ m 2.
  • FIG. 20B is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed from ⁇ 1.4 V to +1.4 V with respect to the lower electrode
  • FIG. 11 is a diagram showing a change in resistance value when the voltage of the upper electrode is continuously changed between ⁇ 2 V and +3 V with respect to the lower electrode in the nonvolatile memory element having a contact area with the electrode of 1.25 ⁇ m 2 .
  • the voltage application method was the same as in Example 1. In either case, the case of changing to a high resistance state with a positive voltage (when the resistance state on the upper electrode side changes) is shown.
  • the contact area when the contact area is different, the voltage range in which the resistance state is changed is different. That is, when the contact area is small as shown in FIG. 20 (a), the resistance value changes between about ⁇ 0.8V and + 1.3V, whereas the contact area is large as shown in FIG. 21 (b). The resistance value decreased at about -1V, and the resistance value increased at about + 2V. From the results of this experiment, it can be seen that the absolute value of the voltage at which the resistance state changes tends to increase as the contact area increases. By utilizing such a property, the contact area between the electrode and the variable resistance layer is made different between the lower electrode side and the upper electrode side, thereby realizing the characteristics shown in FIG. 19C and realizing a multi-value memory. .
  • the nonvolatile memory element is configured to be asymmetric in the vertical direction by making the composition and contact area of the electrode material and the variable resistance layer different between the lower electrode side and the upper electrode side.
  • four stable states can be used to realize a quaternary memory.
  • FIG. 21 is a schematic view showing an example of a cross section of the nonvolatile memory element according to Embodiment 4 of the present invention.
  • the nonvolatile memory element 170 of this embodiment includes a substrate 171, an oxide layer 172 formed on the substrate 171, and a lower electrode layer 173 (first electrode formed on the oxide layer 172). 1 electrode), a variable resistance layer 174 formed on the lower electrode layer 173, and an upper electrode layer 175 (second electrode) formed on the variable resistance layer 174.
  • the variable resistance layer 174 includes an oxygen-deficient transition metal oxide (preferably an oxygen-deficient Ta oxide).
  • the lower electrode layer 173 and the upper electrode layer 175 are made of different materials.
  • the lower electrode layer 173 is formed of an electrode material (for example, W, Ni, TaN, etc.) having a small difference between the resistance value in the high resistance state and the resistance value in the low resistance state
  • the upper electrode layer 175 is formed in the high resistance state. It is preferable to form the electrode material with a large difference between the resistance value and the resistance value in the low resistance state (for example, Pt, Ir, Ag, Cu, etc.).
  • the variable resistance layer 174 is formed in a tapered shape so that the horizontal cross section becomes smaller from the bottom to the top.
  • the variable resistance layer 174 reversibly changes the resistance value based on the voltage between the electrodes.
  • a voltage satisfying a predetermined condition is applied between the lower electrode layer 173 and the upper electrode layer 175 from an external power source.
  • an electric pulse can be applied as the voltage.
  • the nonvolatile memory element 170 has a characteristic that, as long as the electric pulse voltage is the same, the resistance value does not change no matter how many times the electric pulse is applied.
  • the manufacturing method of the nonvolatile memory element 170 is the same as the manufacturing method of the nonvolatile memory element 100 of the third embodiment except that the electrode material is different between the lower electrode side and the upper electrode side. Therefore, detailed description is omitted.
  • FIG. 22 is a view showing an example of characteristics of the nonvolatile memory element according to Embodiment 4 of the present invention.
  • FIG. 22A shows the voltage of the upper electrode between V A1 and V A4 with respect to the lower electrode.
  • FIG. 22B is a conceptual diagram showing a change in resistance value when it is assumed that the upper electrode side remains in a low resistance state and does not change when continuously changed in FIG.
  • FIG. 22 is a conceptual diagram showing a change in resistance value when it is assumed that the lower electrode side remains in a low resistance state and does not change when the voltage of V B1 is continuously changed between V B1 and V B4 .
  • c) is a diagram showing a change in resistance value of the entire nonvolatile memory element when the voltage of the upper electrode is continuously changed between V A1 and V A4 with respect to the lower electrode.
  • the electrical characteristics of the nonvolatile memory element 150 will be described with reference to FIG.
  • the high resistance state occurs when a negative voltage is applied (when the lower electrode side is at a high potential).
  • the resistance state is changing. That is, in SA1, both the lower electrode side and the upper electrode side are in a low resistance state, and in SA2, the lower electrode side is in a high resistance state and the upper electrode side is in a low resistance state.
  • the high resistance state occurs when a positive voltage is applied (when the upper electrode side is at a high potential).
  • the resistance state is changing. That is, in SB1, both the lower electrode side and the upper electrode side are in a low resistance state, and in SB2, the lower electrode side is in a low resistance state, and the upper electrode side is in a high resistance state.
  • both the lower electrode side and the upper electrode side are in a high resistance state.
  • the lower electrode side is in a low resistance state, and the upper electrode side is in a high resistance state.
  • FIG. 22 (c) shows characteristics as if FIG. 22 (a) and FIG. 22 (b) were synthesized.
  • electrode during voltage V B2 ⁇ V ⁇ ⁇ resistance value when the V B3 become V beta is next R M1 or R M2
  • the resistance value is RM2 or RH .
  • V A1 is V 1
  • V A2 is V 2
  • V C1 is V 3
  • V B1 is V 4
  • V B2 is V 5
  • V B3 is V 6
  • V B4 is V 7
  • V C2 is V 8
  • V A3 is V 9
  • V A4 is V 10
  • V 1 ⁇ V 2 ⁇ V 3 ⁇ V 4 ⁇ V 5 ⁇ 0 ⁇ V 6 ⁇ V 7 ⁇ V 8 ⁇ V 9 ⁇ V 10 is satisfied.
  • the non-volatile memory element has characteristics as if the left and right in FIG.
  • the voltage may be set to V C2 (V B4 ⁇ V C2 ⁇ V A3 ) in the state of S2.
  • These four states are states in which the resistance value does not change (stable state) even if the voltage changes within a predetermined range. That is, in the state of S1, the resistance value hardly changes if the voltage is in the range larger than V A2 and smaller than V B1 . In the state of S2, the resistance value hardly changes if the voltage is in a range smaller than VB3 . In the state of S3, the resistance value hardly changes if the voltage is in the range larger than VB4 and smaller than VA3 .
  • the resistance value hardly changes if the voltage is in a range larger than VB2 .
  • the electrode material is different between the lower electrode side and the upper electrode side, the resistance values are different in the states of S2 and S4. Therefore, there are four resistance values in the stable state.
  • the nonvolatile memory element 170 can be used as a nonvolatile memory element that can stably read and write four values.
  • FIG. 23 is a schematic view showing an example of a cross section of a nonvolatile memory element according to a modification of the fourth embodiment of the present invention.
  • the nonvolatile memory element 180 of this embodiment includes a substrate 181, an oxide layer 182 formed on the substrate 181, and a lower electrode layer 183 (first electrode formed on the oxide layer 182). 1 electrode), a first variable resistance layer 184 formed on the lower electrode layer 183, a second variable resistance layer 185 formed on the first variable resistance layer 184, and a second variable resistance And an upper electrode layer 175 (second electrode) formed on the resistance layer 185.
  • the lower electrode layer 183 and the first variable resistance layer 184 are in direct contact
  • the first variable resistance layer 184 and the second variable resistance layer 185 are in direct contact
  • the second The variable resistance layer 185 and the upper electrode layer 175 are in direct contact with each other.
  • another layer may be interposed between them.
  • the lower electrode layer 183 and the upper electrode layer 186 can be made of the same electrode material.
  • the first variable resistance layer 184 and the second variable resistance layer 185 include an oxygen-deficient transition metal oxide (preferably an oxygen-deficient Ta oxide). However, the oxygen content is higher than that of the first variable resistance layer 184. With this configuration, the amount of change in resistance value when the resistance state on the lower electrode side changes is smaller than the amount of change in resistance value when the resistance state on the upper electrode side changes.
  • the same method as in the second embodiment can be used.
  • the first variable resistance layer 184 and the second variable resistance layer 185 are formed in a tapered shape so that the horizontal cross section decreases from the bottom to the top.
  • the absolute value of the voltage when the resistance state on the lower electrode side changes is larger than the absolute value of the voltage when the resistance state on the upper electrode side changes.
  • a method similar to that of the third embodiment can be used as a method of forming the variable resistance layer in a tapered shape.
  • the nonvolatile memory element 180 By making the voltage when the resistance state changes and the amount of change in resistance value different between the lower electrode side and the upper electrode side, the nonvolatile memory element 180 has the same characteristics as FIG. It will be. Therefore, it is possible to stably read and write four values using four stable states.
  • the lower electrode layer 183 and the upper electrode layer 186 may be made of different electrode materials.
  • the nonvolatile memory elements according to the first to fourth embodiments described above can be applied to various types of nonvolatile semiconductor devices.
  • the semiconductor device according to the fifth embodiment is a nonvolatile memory device including the nonvolatile memory element according to the first embodiment, in which an active layer is interposed at an intersection (steric intersection) between a word line and a bit line. It is a so-called cross-point type.
  • FIG. 24 is a block diagram showing the configuration of the nonvolatile memory device according to Embodiment 5 of the present invention.
  • FIG. 25 is a perspective view showing the configuration of part A in FIG. 24 (configuration for four cells).
  • the nonvolatile memory device 200 includes a memory main body 201 on a semiconductor substrate.
  • the memory main body 201 includes a memory array 202, a row selection circuit / The driver 203, the column selection circuit / driver 204, the write circuit 205 for writing information, and the amount of current flowing through the selected bit line are detected and determined as data “2”, “1” or “0”.
  • a sense amplifier 206 and a data input / output circuit 207 that performs input / output processing of input / output data via a terminal DQ are provided.
  • the nonvolatile memory device 200 further includes an address input circuit 208 that receives an address signal input from the outside, and a control circuit 209 that controls the operation of the memory body 201 based on the control signal input from the outside. I have.
  • the memory array 202 is formed on a semiconductor substrate in a plurality (m :) formed in parallel with each other in a plane (first plane) parallel to the main surface of the semiconductor substrate.
  • m is a natural number) word lines WL1, WL2, WL3,..., WLm (first electrode wiring: hereinafter referred to as “word lines WL1 to WLm”) and the semiconductors above these word lines WL1 to WLm
  • word lines WL1 to WLm first electrode wiring: hereinafter referred to as “word lines WL1 to WLm”
  • a plurality (n: n is a natural number) of bit lines BL1 formed in parallel to each other in a plane (second plane) parallel to the main surface of the substrate and three-dimensionally intersecting the plurality of word lines WL1 to WLm.
  • BL2, BL3,..., BLn second electrode wiring: hereinafter referred to as “bit lines BL1 to BLn”.
  • a plurality of memory cells M1 11 , M1 12 , M1 13 provided in a matrix of m rows and n columns corresponding to the solid intersections of the plurality of word lines WL1 to WLm and the plurality of bit lines BL1 to BLn. , ..., M1 1n , M1 21 , M1 22 , M1 23 , ..., M1 2n , M1 31 , M1 32 , M1 33 , ..., M1 3n , ..., M1 mn (hereinafter referred to as “memory cells M1 11 to M1 mn ”) Is provided).
  • the subscript indicates the position of each memory cell. That is, when expressed as M1 xy , x indicates the row number to which the memory cell belongs, and y indicates the column number to which the memory cell belongs.
  • the memory cells M1 11 to M1 mn correspond to the nonvolatile memory element according to the first embodiment, and have a variable resistance layer containing tantalum oxide.
  • the nonvolatile memory element has a resistance value (interelectrode wiring resistance) between a corresponding word line and a bit line in accordance with a voltage (interelectrode wiring voltage) applied between the corresponding word line and the bit line. Value).
  • the voltage between the electrode wirings corresponds to the voltage between the electrodes in the first to fourth embodiments.
  • the inter-electrode wiring resistance value corresponds to the inter-electrode resistance value in the first to fourth embodiments.
  • the nonvolatile memory element has the same configuration as that of the first to fourth embodiments, has three or four stable states, and functions as a ternary or quaternary memory. Note that it is optional whether or not a separate electrode is disposed between the electrode wiring and the variable resistance layer. When a separate electrode is not disposed, the electrode wiring itself functions as an electrode. However, in the present embodiment, these memory cells M1 11 to M1 mn are provided with a current suppressing element as will be described later.
  • memory cells M1 11 to M1 mn in FIG. 24 are denoted by reference numeral M1 xy in FIG.
  • the address input circuit 208 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 203 based on the address signal, and outputs a column address signal to the column selection circuit / driver 204. Output to.
  • the address signal is a signal indicating an address of a specific memory cell selected from among the plurality of memory cells M1 11 to M1 mn .
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • the control circuit 209 In the information write cycle, the control circuit 209 outputs a write signal instructing application of a write voltage to the write circuit 205 according to the input data Din input to the data input / output circuit 207. On the other hand, in the information read cycle, the control circuit 209 outputs a read signal instructing application of the read voltage to the column selection circuit / driver 204.
  • the row selection circuit / driver 203 receives the row address signal output from the address input circuit 208, selects one of the plurality of word lines WL1 to WLm in accordance with the row address signal, and the selected A predetermined voltage is applied to the word line.
  • the column selection circuit / driver 204 receives the column address signal output from the address input circuit 208, selects one of the plurality of bit lines BL1 to BLn according to the column address signal, and selects the selected one. A write voltage or a read voltage is applied to the bit line thus formed.
  • the write circuit 205 When the write circuit 205 receives the write signal output from the control circuit 209, the write circuit 205 outputs a signal for instructing the row selection circuit / driver 203 to apply a voltage to the selected word line, and the column selection circuit / A signal instructing the driver 204 to apply a write voltage to the selected bit line is output.
  • the sense amplifier 206 detects the amount of current flowing through the selected bit line to be read, and determines data “2”, “1”, or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 207.
  • FIG. 26 is a cross-sectional view showing a configuration of a nonvolatile memory element included in the nonvolatile memory device according to Embodiment 5 of the present invention. In FIG. 26, the configuration in the B part of FIG. 25 is shown.
  • the nonvolatile memory element M1 xy included in the nonvolatile memory device according to the present embodiment has an upper wiring 211 similar to the lower wiring 212 (corresponding to the word line WL1 in FIG. 25) that is a copper wiring. (Corresponding to the bit line BL1 in FIG. 25), the lower electrode 217, the current suppressing element 216, the internal electrode 215, the variable resistance layer 214, and the upper electrode 213 are laminated in this order. Has been configured.
  • the internal electrode 215, the variable resistance layer 214, and the upper electrode 213 are the lower electrode layer and variable in the nonvolatile memory element according to the first to fourth embodiments shown in FIGS. 2, 16, 18, 21, and 23. It corresponds to a resistance layer and an upper electrode layer, respectively. Therefore, the variable resistance layer 214 can be formed by the same method as in the first to fourth embodiments.
  • the current suppression element 216 is connected in series with the variable resistance layer 214 via the internal electrode 215 that is TaN, and the current suppression element 216 and the variable resistance layer 214 are electrically connected.
  • the current suppressing element 216 is an element typified by an MIM (Metal-Insulator-Metal) diode or an MSM (Metal-Semiconductor-Metal) diode.
  • MIM Metal-Insulator-Metal
  • MSM Metal-Semiconductor-Metal diode.
  • the current characteristics are non-linear with respect to the voltage.
  • the current suppressing element 216 has a bidirectional current characteristic with respect to the voltage, and conducts at a predetermined threshold voltage Vf (for example, +1 V or more or ⁇ 1 V or less with respect to one electrode). It is configured.
  • tantalum and its oxide are materials generally used in semiconductor processes and can be said to have very high affinity. Therefore, it can be easily incorporated into an existing semiconductor manufacturing process.
  • the configuration of the nonvolatile memory element included in the nonvolatile memory device according to the present embodiment is not limited to that shown in FIG. 26, and may be the following configuration.
  • FIGS. 27A to 27D are cross-sectional views showing configurations of modified examples of the nonvolatile memory element included in the nonvolatile memory device according to Embodiment 5 of the present invention.
  • FIG. 27 (a) shows a configuration that does not include the lower electrode, unlike the configuration shown in FIG. On the other hand, although not shown, a configuration without the upper electrode is also conceivable.
  • FIG. 27 (b) shows a configuration that does not include the internal electrode and the current suppressing element unlike the configuration shown in FIG. 26, and FIG. 27 (c) further includes an upper electrode and a lower electrode. There is no configuration shown.
  • FIG. 27D shows a configuration in which an internal electrode is not provided and an ohmic resistance layer 218 is provided instead of the configuration shown in FIG.
  • the upper wiring 211 functions as the upper electrode of the nonvolatile memory element
  • the lower wiring 212 is the nonvolatile memory. It will function as the lower electrode of the element.
  • the layers constituting the upper and lower sides of the variable resistance layer 214 include the lower electrode layer, the variable resistance layer, and the variable resistance layer in the nonvolatile memory element according to the first to fourth embodiments shown in FIGS. 2, 16, 18, 21, and 23, respectively.
  • Each corresponds to the upper electrode layer.
  • the upper wiring 211 and the lower wiring 212 correspond to the upper electrode layer and the lower electrode layer of the nonvolatile memory element.
  • the ohmic resistance layer 218 corresponds to the lower electrode layer of the nonvolatile memory element.
  • the sneak current to unselected memory cells is reduced.
  • the current suppressing element as described above is not provided.
  • FIG. 28 is a perspective view showing a configuration of a memory array included in the nonvolatile memory device having a multilayer structure according to the present invention.
  • the nonvolatile memory device includes a plurality of lower wirings 212 formed in parallel to each other on a semiconductor substrate (not shown), and a main surface of the semiconductor substrate above the plurality of lower wirings 212.
  • a memory array including a plurality of memory cells M1 xy provided in a matrix form includes a multi-layered memory array.
  • the wiring layer has five layers and the nonvolatile memory element arranged at the three-dimensional intersection has a four-layer structure.
  • the number of these layers may be increased or decreased as necessary. Of course, it may be.
  • variable resistance layer in the present invention can be formed at a low temperature. Therefore, even when stacking is performed in the wiring process as shown in the present embodiment, it does not affect the wiring material such as a transistor and silicide formed in the lower layer process. Can be easily realized. That is, by using the variable resistance layer containing the tantalum oxide of the present invention, it is possible to easily realize a nonvolatile memory device having a multilayer structure.
  • the present invention may be applied to a memory device in which a cross-point structure is formed not on such a semiconductor substrate but on a cheaper substrate such as a plastic substrate and stacked by an assembly method such as a bump.
  • the nonvolatile memory device is a nonvolatile memory device including the nonvolatile memory elements according to the first to fourth embodiments, and is a one-transistor / 1-nonvolatile memory unit.
  • FIG. 29 is a block diagram showing a configuration of a nonvolatile memory device according to Embodiment 6 of the present invention.
  • FIG. 30 is a cross-sectional view showing the configuration (configuration for two cells) of part C in FIG.
  • the nonvolatile memory device 300 includes a memory main body 301 on a semiconductor substrate.
  • the memory main body 301 includes a memory array 302, a row selection circuit / Driver 303, column selection circuit 304, write circuit 305 for writing information, and sense amplifier that detects the amount of current flowing through the selected bit line and determines data “2”, “1”, or “0” 306 and a data input / output circuit 307 that performs input / output processing of input / output data via a terminal DQ.
  • the nonvolatile memory device 300 includes a cell plate power supply (VCP power supply) 308, an address input circuit 309 that receives an address signal input from the outside, and a control signal input from the outside. And a control circuit 310 for controlling the operation.
  • VCP power supply cell plate power supply
  • the memory array 302 includes a plurality of (m: m is a natural number) word lines WL1, WL2 formed on a semiconductor substrate in parallel to each other in a plane (first plane) parallel to the main surface of the semiconductor substrate. , WL3,..., WLm (first electrode wiring: hereinafter referred to as “word lines WL1 to WLm”) and a plane parallel to the main surface of the semiconductor substrate above the plurality of word lines WL1 to WLm (first 2 (n planes: n is a natural number) bit lines BL1, BL2, BL3,..., BLn (first number) formed in parallel to each other within the plane of the two planes and three-dimensionally intersecting the plurality of word lines WL1 to WLm.
  • bit lines BL1 to BLn Two-electrode wiring: hereinafter referred to as “bit lines BL1 to BLn”) and the intersections (a matrix of m rows and n columns) of these word lines WL1 to WLm and bit lines BL1 to BLn, respectively.
  • transistors T 11, T 12, T 13 , ..., T 1n, T 21, T 22, T 23, ..., T 2n, T 31, T 32, T 33, ..., T 3n, ..., T mn (Hereinafter referred to as “transistors T 11 to T mn ”) and a plurality of memory cells M2 11 , M2 12 , M2 13 ,..., M2 1n , M2 21 , provided in one-to-one correspondence with the transistors T 11 to T mn .
  • M2 22 , M2 23 , ..., M2 2n , M2 31 , M2 32 , M2 33 , ..., M2 3n , ..., M2 mn (hereinafter referred to as “memory cells M2 11 to M2 mn ”).
  • the subscript indicates the position of each transistor or memory cell. That is, when expressed as T xy or M2 xy , x indicates the row number to which the memory cell belongs, and y indicates the column number to which the memory cell belongs.
  • the memory array 302 includes a plurality (m pieces) of plate lines PL1, PL2, PL3,..., PLm (hereinafter referred to as “PL1 to PLm”) arranged in parallel with the word lines WL1 to WLm. ing.
  • bit line BL1 is disposed above the word lines WL1 and WL2, and plate lines PL1 and PL2 are disposed between the word lines WL1 and WL2 and the bit line BL1.
  • the memory cells M2 11 to M2 mn correspond to the nonvolatile memory element according to the first embodiment, and have a variable resistance layer containing tantalum oxide. More specifically, the nonvolatile memory element M2 xy in FIG. 30 corresponds to the memory cells M2 11 to M2 mn in FIG. 29, and the nonvolatile memory element M2 xy includes a variable electrode including an upper electrode 314 and a tantalum oxide. It consists of a resistance layer 315 and a lower electrode 316.
  • 317 indicates a plug layer
  • 318 indicates a metal wiring layer
  • 319 indicates a source / drain region.
  • the transistors T 12, T 22, T 32 , ..., the drain of T m2 to the bit line BL2 The drains of the transistors T 13 , T 23 , T 33 ,..., T m3 are connected to the bit line BL3, respectively.
  • the gates of T 32 , T 33 ,..., T 3n are connected to the word line WL3, respectively.
  • the sources of the transistors T 11 to T mn are connected to the memory cells M2 11 to M2 mn , respectively.
  • the memory cells M2 11 , M2 12 , M2 13 ,..., M2 1n are on the plate line PL1
  • the memory cells M2 21 , M2 22 , M2 23 , ..., M2 2n are on the plate line PL2
  • the memory cells M2 31 , M2 32 , M2 33 ,..., M2 3n are connected to the plate line PL3, respectively.
  • the address input circuit 309 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 303 based on the address signal, and outputs a column address signal to the column selection circuit 304.
  • the address signal is a signal indicating the address of a specific memory cell selected from the plurality of memory cells M2 11 to M2 mn .
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • control circuit 310 In the information write cycle, the control circuit 310 outputs a write signal instructing application of a write voltage to the write circuit 305 in accordance with the input data Din input to the data input / output circuit 307. On the other hand, in the information read cycle, the control circuit 310 outputs a read signal instructing application of a read voltage to the column selection circuit 304.
  • the row selection circuit / driver 303 receives the row address signal output from the address input circuit 309, selects one of the plurality of word lines WL1 to WLm according to the row address signal, and the selected A predetermined voltage is applied to the word line.
  • the column selection circuit 304 receives the column address signal output from the address input circuit 309, selects one of the plurality of bit lines BL1 to BLn according to the column address signal, and selects the selected one. A write voltage or a read voltage is applied to the bit line.
  • the write circuit 305 When the write circuit 305 receives the write signal output from the control circuit 310, the write circuit 305 outputs a signal instructing the column selection circuit 304 to apply the write voltage to the selected bit line.
  • the sense amplifier 306 detects the amount of current flowing through the selected bit line to be read in the information read cycle, and determines that the data is “2”, “1”, or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 307.
  • the storage capacity is smaller than that of the cross-point type configuration of the fifth embodiment.
  • a current suppressing element such as a diode is unnecessary, there is an advantage that it can be easily combined with a CMOS process and the operation can be easily controlled.
  • variable resistance layer in the present invention can be formed at a low temperature. Therefore, in the case of stacking in the wiring process as shown in this embodiment. Even if it exists, there exists an advantage that it does not affect wiring materials, such as a transistor and a silicide formed in the lower layer process.
  • the nonvolatile memory device according to this embodiment can be easily obtained. Can be manufactured.
  • a nonvolatile semiconductor device is a nonvolatile semiconductor device including the nonvolatile memory element according to the first to fourth embodiments having a program function, and includes a logic circuit that executes a predetermined operation. It is.
  • FIG. 31 is a block diagram showing a configuration of a nonvolatile semiconductor device according to the seventh embodiment of the present invention.
  • a nonvolatile semiconductor device 400 includes a CPU 402 and an input / output circuit 403 that performs data input / output processing between an external circuit and a predetermined circuit on a semiconductor substrate 401.
  • a logic circuit 404 that performs an operation, an analog circuit 405 that processes an analog signal, a BIST (Built In Self Test) circuit 406 for performing a self-diagnosis, an SRAM 407, and the BIST circuit 406 and the SRAM 407 are connected and specified.
  • a relief address storage register 408 for storing the address information.
  • FIG. 32 is a block diagram showing a configuration of a relief address storage register included in the nonvolatile semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 33 is a cross-sectional view showing the configuration of the relief address storage register.
  • the relief address storage register 408 includes a nonvolatile memory element 409 corresponding to the nonvolatile memory element according to the first embodiment and specific address information for the nonvolatile memory element 409. , A read circuit 411 for reading address information written in the nonvolatile memory element 409, and a latch circuit 412.
  • the nonvolatile memory element 409 is connected to a switching unit to the writing circuit side 410 and a switching unit to the reading circuit 411 side, and is configured to sandwich the variable resistance layer 421 between the upper electrode 422 and the lower electrode 423. Yes.
  • the nonvolatile memory element 409 corresponds to the nonvolatile memory element according to the first embodiment.
  • 424 indicates a plug layer
  • 425 indicates a metal wiring layer
  • 426 indicates a source / drain layer.
  • Nonvolatile memory elements may be disposed between the wirings, or may be disposed between a plurality of wirings as necessary.
  • the BIST circuit 406 When receiving the diagnostic instruction signal TST, the BIST circuit 406 performs inspection of the memory block of the SRAM 407.
  • this memory block inspection is performed at the time of inspection in the manufacturing process of the LSI, and at the time of executing various diagnoses when the LSI is mounted in an actual system.
  • the BIST circuit 406 When a defective cell is detected as a result of the memory block inspection, the BIST circuit 406 outputs a write data instruction signal WD to the relief address storage register 408.
  • the relief address storage register 408 that has received the write data instruction signal WD stores the address information of the corresponding defective cell in the relief address storage register.
  • the storage of the address information is performed by increasing or decreasing the resistance state of the variable resistance layer included in the corresponding register according to the address information. Higher resistance or lower resistance of the variable resistance layer is realized in the same manner as in the first embodiment.
  • address information is written to the relief address storage register 408.
  • the address information written in the relief address storage register 408 is read at the same time.
  • the address information is read by detecting the output current value corresponding to the resistance state of the variable resistance layer, as in the first embodiment.
  • the spare redundant memory cell provided in the SRAM 407 is accessed and the information is read or written. Is done.
  • the nonvolatile semiconductor device can cope with both the case where information is written only once in the manufacturing process and the case where information is repeatedly rewritten after product shipment.
  • Nonvolatile Semiconductor Device Manufacturing Method Next, a method for manufacturing the nonvolatile semiconductor device according to this embodiment configured as described above will be described.
  • FIG. 34 is a flowchart showing the main flow of the manufacturing process of the nonvolatile semiconductor device according to the seventh embodiment of the present invention.
  • a transistor is formed on a semiconductor substrate (S101).
  • a first via is formed (S102), and a first wiring is formed thereon (S103).
  • variable resistance layer is formed on the first wiring formed in S103 (S104).
  • the variable resistance layer is formed as described in the first embodiment.
  • a second via is formed on the variable resistance layer (S105), and further a second wiring is formed (S106).
  • the method for manufacturing a nonvolatile semiconductor device is obtained by adding a step of forming an electrode and a variable resistance layer to the manufacturing step of the COMS process. Therefore, it can be easily manufactured using an existing CMOS process. In addition, since the number of additional steps is small and the thickness of the variable resistance layer is relatively thin, the process can be shortened.
  • variable resistance layer in the present invention can be formed at a low temperature. Therefore, in the case of stacking in the wiring process as shown in this embodiment. Even if it exists, there exists an advantage that it does not affect wiring materials, such as a transistor and a silicide formed in the lower layer process.
  • the electrode portion can be formed with a size of 1 ⁇ m square or less, and other circuits can be formed by a CMOS process, a small nonvolatile switch circuit can be easily realized.
  • the nonvolatile memory element having the variable resistance layer containing the tantalum oxide in the first embodiment is used, or known It is also conceivable to realize a nonvolatile semiconductor device by using a nonvolatile memory element of the FeRAM memory.
  • special dedicated process steps and materials are required, and there is a disadvantage that the compatibility with the COMS process is poor. For this reason, there is a problem in terms of cost, and the manufacturing man-hour is remarkably increased. Furthermore, there is a problem that writing and reading of information is complicated and difficult to handle as a program element.
  • CMOS non-volatile memory cell which realizes an operation equivalent to that of a flash memory cell by floating a gate wiring by a COMS process.
  • this configuration causes problems such as an increase in the area of the element portion and complicated control of the operation.
  • the structure is composed of a silicide-fused type electric fuse element, which has a high affinity with the CMOS process.
  • CMOS process a silicide-fused type electric fuse element
  • the nonvolatile memory element in the first embodiment is used as a relief address storage register of the SRAM.
  • the following application examples are conceivable. That is, for example, the nonvolatile memory element according to the first embodiment can be used as a relief address storage register for a defective cell of a DRAM, a ROM, or the nonvolatile memory device according to the fifth and sixth embodiments.
  • non-volatile switch for switching a defective logic circuit or a spare logic circuit.
  • a register for voltage adjustment and timing adjustment of analog circuits as a register for ROM correction after product completion, as a non-volatile switch element for reconfigurable logic and FPGA, and as a non-volatile register It is also possible to use it.
  • nonvolatile semiconductor device according to the seventh embodiment includes the nonvolatile memory device according to the fifth embodiment, that is, the cross-point type nonvolatile memory device according to the fifth embodiment and the seventh embodiment.
  • a configuration in which an LSI having such a CPU or the like is integrated on one semiconductor substrate can be realized.
  • the LSI having the cross-point type nonvolatile memory device according to the fifth embodiment and the CPU according to the seventh embodiment are formed on different semiconductor substrates, and then molded in one package. Such a configuration may be adopted.
  • nonvolatile semiconductor device includes the nonvolatile memory device according to the sixth embodiment, that is, the non-volatile property of the one-transistor / 1 nonvolatile memory configuration according to the sixth embodiment. It is also possible to realize a configuration in which the storage device and the LSI having the CPU according to the seventh embodiment are integrated on one semiconductor substrate.
  • the LSI having the one-transistor / 1-nonvolatile memory configuration nonvolatile memory device according to the sixth embodiment and the LSI according to the seventh embodiment are formed on different semiconductor substrates, respectively. Alternatively, it may be configured to mold in one package.
  • the nonvolatile memory elements used in the fifth to seventh embodiments are not limited to those in the first embodiment, and may be those in the second to fourth embodiments.
  • the nonvolatile memory element of the present invention is not necessarily limited to the configurations of the first to fourth embodiments, and may have other configurations.
  • the material of the variable resistance layer may be changed between the lower electrode side and the upper electrode side, and the shape of the electrode may be changed between the lower electrode side and the upper electrode side.
  • the absolute value of the voltage or the amount of change in resistance value when the resistance state changes between the lower electrode side and the upper electrode side the lower electrode side and the upper electrode side can be connected by any method. It may be asymmetric.
  • a nonvolatile memory element, a nonvolatile memory device, and a nonvolatile semiconductor device include a nonvolatile memory element that can stably read and write multiple values, and a nonvolatile memory device and a nonvolatile memory using the nonvolatile memory element It is useful as a semiconductor device.

Abstract

　第１電極（１０３）と、第２電極（１０５）と、第１電極と第２電極との間に配設され第１電極を基準とする第２電極の電位である電極間電圧に基づいて可逆的に第１電極と第２電極との間の抵抗値である電極間抵抗値を変化させる可変抵抗層（１０４）と、を備え、可変抵抗層が酸素不足型の遷移金属酸化物を含み、第１電極側と第２電極側とで非対称の構造を有し、可変抵抗層の第１電極側と、可変抵抗層の第２電極側とが、それぞれ、低抵抗状態および高抵抗状態のいずれか一方を択一的にとることにより、３個以上の互いに異なる電極間抵抗値において、電極間電圧が所定の範囲で変化しても電極間抵抗値が変化しない安定状態を取る。

Description

不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
　本発明は、不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置に関する。印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子、並びにその不揮発性記憶素子を用いた不揮発性記憶装置および不揮発性半導体装置に関する。
　近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
　こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。そこで、最近、可変抵抗層（抵抗変化層）を記憶部の材料として用いる新たな不揮発性記憶素子（抵抗変化型メモリ）に注目が集まっている。
　抵抗変化型メモリは、可変抵抗層を電極で挟持するという極めて単純な構造を持つ記憶素子を有する。可変抵抗層は、電極間に所定の電気的パルスが与えられると、異なる抵抗値を持つ複数の抵抗状態の間を可逆的に遷移する。かかる複数の抵抗状態が、数値の記憶に用いられる。構造上及び動作上の単純さから、抵抗変化型メモリは、高度の微細化、高速化、および低消費電力化が可能であると期待されている。
　可変抵抗層として用いられる材料は、大きく２種類に分類される。一つは、特許文献１や非特許文献１～３に開示されているような、遷移金属（Ｎｉ、Ｎｂ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｏ、Ｆｅ、Ｃｕ、Ｃｒ等）の酸化物であり、特に、酸素の含有率が化学量論的組成の観点から不足している酸化物（以下、酸素不足型の酸化物と呼ぶ）である。もう一つはペロブスカイト材料（Ｐｒ（1－ｘ）ＣａＸＭｎＯ３（ＰＣＭＯ）、ＬａＳＲＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）である。後者については、２値（低抵抗と高抵抗の２つの状態）を記憶可能な素子だけではなく、３値以上の多値を記憶可能な素子として用いる技術が、特許文献２や３、及び、非特許文献４等に記載されている。
　図３５は、特許文献２に開示されている、ＰＣＭＯを用いた素子の、電気的パルスによる抵抗変化の一例を示す図である。図から、初期状態にある抵抗値が５００Ω程度の素子に対し、所定の極性、電圧、およびパルス幅を有する電気的パルスを所定の回数印加することにより、抵抗値を上昇もしくは低下させる事が可能である事が分かる。抵抗値はほぼ連続的な値を取る事ができる。そこで、互いに異なる抵抗値を有する３個以上の状態を選択的に利用し、互いに異なる３個以上の数値をそれぞれの抵抗値に対応させる事により、多値の記憶素子が実現できるとされている。
　図３６は、特許文献３に開示されている、ＰＣＭＯ等を用いた不揮発性記憶素子の抵抗値と、印加する電圧と抵抗値との関係を示す図である。なお図３６では、印加されている電気的パルスはそれぞれ１回である。この図でも、素子の抵抗値が印加された電気的パルスの電圧値に応じてほぼ連続的に変化しているのが分かる。この場合も、特許文献２の場合と同様に、多値の記憶素子が実現可能であるとされている。
特開２００６－１４０４６４号公報 米国特許第６４７３３３２号明細書 特開２００４－１８５７５６号公報
I.G.Beak et al.,Tech. Digest IEDM 2004,587頁 Japanese Journal of Applied PhysicsVol45, 2006, L310頁 A.Chen et al., Tech. Digest IEDM 2005,746頁 X.Chen et al., New Journal of PhysicsVol.8, 2006, 229頁
　３個以上の抵抗状態を利用する多値の記憶素子では、素子がどの抵抗状態にあるかが、素子の抵抗値を読み出すことにより判別される。したがって、誤動作を防止するためには、各抵抗状態における抵抗値が互いにある程度の差を持つことが必要である。しかしながら、特許文献２や３に開示されている素子では、印加される電気的パルスの電圧やパルス幅、回数によって、抵抗値が連続的に変化する。このため、同一の電気的パルスを印加しても、素子自体の不均一性や電気的パルスの電圧、パルス幅、回数などを反映して、実現される抵抗値がばらつき、安定しない。また、記憶素子の抵抗値は必ずしも安定性が十分に高いとは言えない。このため、それぞれの抵抗状態における抵抗値の差が小さい場合は、セットされた抵抗値が、状態の温度等の変化により別の状態とみなされる程度に変化することがある。このように、従来の記憶素子では、多値の情報を記憶する不揮発性記憶素子として安定に動作させることが難しいという課題があった。
　非特許文献４では、上記２つの文献とは異なる概念の４値の記憶素子の実現の可能性が示されている。この文献も、ＰＣＭＯを電極で挟んだ構造の不揮発性記憶素子が開示されている。図３７は、非特許文献４の素子が有するとされている電圧と抵抗の関係を示す図である。すなわち、図３７に示されたように、この素子はＬＬ＋とＨＬ＋とＨＬ－とＨＨ－の４つの安定状態が存在し、これらの安定状態を使って４値のメモリを実現しようとする技術である。この場合、安定状態をそれぞれの記憶状態に対応させることができる。このため、実現される抵抗値は比較的安定し、不揮発性記憶素子として安定に動作させる事がより容易と考えられる。しかしながら、非特許文献４には、４値メモリの概念だけが開示されているだけであり、具体的に図３７のような電圧と抵抗値の特性を有する記憶素子を製造する方法は開示されていない。
　本発明は、上記のような課題を解決するためになされたもので、多値の読み書きを安定して行うことができる不揮発性記憶素子、および、これを用いた不揮発性記憶装置および不揮発性半導体装置を提供することを目的とするものである。
　上記課題を解決すべく、本発明の不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極を基準とする前記第２電極の電位である電極間電圧に基づいて可逆的に前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を変化させる可変抵抗層と、を備え、前記可変抵抗層が酸素不足型の遷移金属酸化物を含み、前記第１電極側と前記第２電極側とで非対称の構造を有し、前記可変抵抗層の前記第１電極側と、前記可変抵抗層の前記第２電極側とが、それぞれ、低抵抗状態および高抵抗状態のいずれか一方を択一的にとることにより、３個以上の互いに異なる電極間抵抗値において、電極間電圧が所定の範囲で変化しても電極間抵抗値が変化しない安定状態を取る。
　かかる構成では、多値の読み書きを安定して行うことができる不揮発性記憶素子を実現できる。
　上記不揮発性記憶素子において、前記酸素不足型の遷移金属酸化物がアモルファス構造を有してもよい。
　前記非対称の構造は、前記第１電極を構成する材料と前記第２電極を構成する材料とが異なることであってもよく、前記第１電極近傍における前記可変抵抗層の酸素含有率と前記第２電極近傍における前記可変抵抗層の酸素含有率とが異なることであってもよく、前記第１電極と前記可変抵抗層とが接触する部分の面積と前記第２電極と前記可変抵抗層とが接触する部分の面積とが異なることであってもよい。
　かかる構成では、電極の材料、可変抵抗層の酸素含有率、電極と可変抵抗層との接触部分の面積を利用することで、多値の読み書きを安定して行うことができる不揮発性記憶素子を実現できる。
　また、本発明の不揮発性記憶装置は、上記不揮発性記憶素子と、電極間電圧を制御する制御装置とを備え、前記制御装置は、電極間抵抗値が少なくとも３個以上の抵抗値のいずれかを取るように、電極間抵抗値に応じて電極間電圧を異ならせることで、２値よりも多い情報を単一の前記不揮発性記憶素子に記憶させる。
　かかる構成では、多値の読み書きを安定して行うことができる不揮発性記憶装置を実現できる。
　上記不揮発性記憶素子において、前記第１電極および前記第２電極を構成する材料は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ｗ、Ｎｉ、ＴａＮからなる群より選択された一つの物質を含んでもよい。
　上記不揮発性記憶素子において、前記第１電極および前記第２電極の一方がＷを含み他方がＰｔを含んでもよい。
　かかる構成では、適切な電極材料を選択することで、多値の読み書きを安定して行うことができる不揮発性記憶素子を実現できる。
　上記不揮発性記憶素子において、前記酸素不足型の遷移金属酸化物はタンタル酸化物であることが好ましく、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されていることがより好ましく、０．８≦ｘ≦１．９を満足するように構成されていることがさらに好ましい。
　かかる構成では、高速動作が可能で、可逆的であってかつ安定した書き換え特性と、良好な抵抗値のリテンション特性を有し、半導体製造プロセスと親和性が高いといった極めて良好な特性を有し、かつ多値の読み書きを安定して行うことができる不揮発性記憶素子を実現できる。
　上記不揮発性記憶素子は、Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、電極間電圧をＶαとした時に電極間抵抗値がＲＬまたはＲＭとなり、電極間電圧をＶβとした時に電極間抵抗値がＲＭまたはＲＨとなり、電極間電圧をＶγとした時に電極間抵抗値がＲＬまたはＲＨとなるように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ、ＲＨについて、電極間電圧をＶ１とした時に電極間抵抗値がＲＭとなり、その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＬとなり、その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が上昇し、その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＨとなり、その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＬとなり、その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が上昇するように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、電極間電圧をＶαとした時に電極間抵抗値がＲＬまたはＲＨとなり、電極間電圧をＶβとした時に電極間抵抗値がＲＭまたはＲＨとなり、電極間電圧をＶγとした時に電極間抵抗値がＲＬまたはＲＭとなるように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ、ＲＨについて、電極間電圧をＶ１とした時に電極間抵抗値がＲＨとなり、その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＬとなり、その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が上昇し、その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭとなり、その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＬとなり、その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が上昇するように構成されていてもよい。
　上記不揮発性記憶素子において、前記第１電極を構成する材料と前記第２電極を構成する材料とが異なっていてもよい。
　上記不揮発性記憶素子において、前記第１電極近傍における前記可変抵抗層の酸素含有率と前記第２電極近傍における前記可変抵抗層の酸素含有率とが異なっていてもよい。
　上記不揮発性記憶素子は、Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、電極間電圧をＶαとした時に電極間抵抗値がＲＬまたはＲＭとなり、電極間電圧をＶβとした時に電極間抵抗値がＲＭとなり、電極間電圧をＶγとした時に電極間抵抗値がＲＭまたはＲＨとなるように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ、ＲＨについて、電極間電圧をＶ１とした時に電極間抵抗値がＲＭとなり、その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が上昇し、その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＨとなり、その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭとなり、その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＬとなり、その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が上昇するように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、電極間電圧をＶαとした時に電極間抵抗値がＲＭまたはＲＨとなり、電極間電圧をＶβとした時に電極間抵抗値がＲＭとなり、電極間電圧をＶγとした時に電極間抵抗値がＲＬまたはＲＭとなるように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ、ＲＨについて、電極間電圧をＶ１とした時に電極間抵抗値がＲＭとなり、その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＬとなり、その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が上昇し、その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭとなり、その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が上昇し、その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＨとなり、その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が低下するように構成されていてもよい。
　上記不揮発性記憶素子において、前記第１電極と前記可変抵抗層とが接触する部分の面積と前記第２電極と前記可変抵抗層とが接触する部分の面積とが異なっていてもよい。
　上記不揮発性記憶素子は、Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ１、ＲＭ２、ＲＨについて、電極間電圧をＶαとした時に電極間抵抗値がＲＬまたはＲＭ１となり、電極間電圧をＶβとした時に電極間抵抗値がＲＭ１またはＲＭ２となり、電極間電圧をＶγとした時に電極間抵抗値がＲＭ２またはＲＨとなるように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ１、ＲＭ２、ＲＨについて、電極間電圧をＶ１とした時に電極間抵抗値がＲＭ１となり、その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が上昇し、その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＨとなり、その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭ２となり、その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＬとなり、その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が上昇するように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ１、ＲＭ２、ＲＨについて、電極間電圧をＶαとした時に電極間抵抗値がＲＭ２またはＲＨとなり、電極間電圧をＶβとした時に電極間抵抗値がＲＭ１またはＲＭ２となり、電極間電圧をＶγとした時に電極間抵抗値がＲＬまたはＲＭ１となるように構成されていてもよい。
　上記不揮発性記憶素子は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ１、ＲＭ２、ＲＨについて、電極間電圧をＶ１とした時に電極間抵抗値がＲＭ２となり、その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が低下し、その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＬとなり、その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が上昇し、その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭ１となり、その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が上昇し、その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＨとなり、その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が低下するように構成されていてもよい。
　上記不揮発性記憶素子は、前記第１電極を構成する材料と前記第２電極を構成する材料とが異なり、かつ前記第１電極と前記可変抵抗層とが接触する部分の面積と前記第２電極と前記可変抵抗層とが接触する部分の面積とが異なっていてもよい。
　上記不揮発性記憶素子は、前記第１電極近傍における前記可変抵抗層の酸素含有率と前記第２電極近傍における前記可変抵抗層の酸素含有率とが異なり、かつ前記第１電極と前記可変抵抗層とが接触する部分の面積と前記第２電極と前記可変抵抗層とが接触する部分の面積とが異なっていてもよい。
　上記不揮発性記憶素子において、前記酸素不足型の遷移金属酸化物はタンタル酸化物であってもよい。
　また、本発明の不揮発性記憶装置は、第１の平面において互い平行に形成された複数の第１電極配線と、前記第１の平面に平行な第２の平面において互いに平行に且つ前記複数の第１電極配線と立体交差するように形成された複数の第２電極配線と、前記複数の第１電極配線と前記複数の第２電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１電極配線と前記第２電極配線との間に配設され、前記第１電極配線を基準とする前記第２電極配線の電位である電極配線間電圧に基づいて可逆的に前記第１電極配線と前記第２電極配線との間の抵抗値である電極配線間抵抗値を変化させる可変抵抗層とを備え、前記可変抵抗層が酸素不足型の遷移金属酸化物を含み、不揮発性記憶素子は前記第１電極配線側と前記第２電極配線側とで非対称の構造を有し、３個以上の互いに異なる電極配線間抵抗値において、電極配線間電圧が所定の範囲で変化しても電極配線間抵抗値が変化しない安定状態を取ってもよい。
　上記不揮発性記憶装置は、前記不揮発性記憶素子のそれぞれは、前記第１電極配線と接続された第１電極と、前記第２電極配線と接続された第２電極とを備え、前記可変抵抗層は、前記第１電極と前記第２電極との間に配設され、前記第１電極を基準とする前記第２電極の電位である電極間電圧に基づいて可逆的に前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を変化させるように構成されていてもよい。
　上記不揮発性記憶装置は、前記不揮発性記憶素子のそれぞれは、前記第１電極配線と前記第２電極配線との間に電流抑制素子を備えており、当該電流抑制素子は、前記可変抵抗層と電気的に接続されていてもよい。
　上記不揮発性記憶装置は、前記メモリアレイが複数積層されてなる多層化メモリアレイを備えてもよい。
　上記不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され、前記第１電極を基準とする前記第２電極の電位である電極間電圧に基づいて可逆的に前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を変化させる可変抵抗層とを備え、前記可変抵抗層が酸素不足型の遷移金属酸化物を含み、不揮発性記憶素子は前記第１電極配線側と前記第２電極配線側とで非対称の構造を有し、３個以上の互いに異なる電極間抵抗値において、電極間電圧が所定の範囲で変化しても電極間抵抗値が変化しない安定状態を取ってもよい。
　また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され、前記第１電極を基準とする前記第２電極の電位である電極間電圧に基づいて可逆的に前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を変化させる可変抵抗層とを備え、前記可変抵抗層が酸素不足型の遷移金属酸化物を含み、不揮発性記憶素子は前記第１電極配線側と前記第２電極配線側とで非対称の構造を有し、３個以上の互いに異なる電極間抵抗値において、電極間電圧が所定の範囲で変化しても電極間抵抗値が変化しない安定状態を取る。
　また、本発明の不揮発性半導体装置は、上記不揮発性半導体装置と上記不揮発性記憶装置とを備えてもよい。
　上記不揮発性記憶素子および上記不揮発性記憶装置において、前記酸素不足型の遷移金属酸化物はタンタル酸化物であることが好ましく、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されていることがより好ましく、０．８≦ｘ≦１．９を満足するように構成されていることがさらに好ましい。
　かかる構成では、高速動作が可能で、可逆的であってかつ安定した書き換え特性と、良好な抵抗値のリテンション特性を有し、半導体製造プロセスと親和性が高いといった極めて良好な特性を有し、かつ多値の読み書きを安定して行うことができる不揮発性記憶素子を実現できる。
　本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、多値の読み書きを安定して行うことができる不揮発性記憶素子、および、これを用いた不揮発性記憶装置および不揮発性半導体装置を提供することができる。
図１は、実験例１のために作製された素子１０の模式図である。 図２は、本発明の第１実施形態にかかる不揮発性記憶素子の断面の一例を示す模式図である。 図３は、本発明の第１実施形態にかかる不揮発性記憶素子の特性の一例を示す模式図であり、図３（ａ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合の抵抗値の変化を示す図であり、図３（ｂ）は下部電極に対して上部電極の電圧をＶＢ１からＶＢ４の間で連続的に変化させた場合の抵抗値の変化を示す図であり、図３（ｃ）は下部電極に対して上部電極の電圧をＶＡ１からＶＢ４の間で連続的に変化させた場合の抵抗値の変化を示す図である。 図４は、下部電極の材料と上部電極の材料とを同じにし、下部電極側と上部電極側とを対称に構成した場合の、不揮発性記憶素子の特性の一例を示す模式図であり、図４（ａ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合の抵抗値の変化を示す図であり、図４（ｂ）は下部電極に対して上部電極の電圧をＶＢ１からＶＢ４の間で連続的に変化させた場合の抵抗値の変化を示す図であり、図４（ｃ）は下部電極に対して上部電極の電圧をＶＡ１からＶＢ４の間で連続的に変化させた場合の抵抗値の変化を示す図である。 図５は、本発明の実施例１の不揮発性記憶素子の特性を示す図であり、図５（ａ）は下部電極に対して上部電極の電圧を－３Ｖから＋２Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図であり、図５（ｂ）は下部電極に対して上部電極の電圧を－２Ｖから＋３Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図であり、図５（ｃ）は下部電極に対して上部電極の電圧を－３Ｖから＋３Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図である。 図６は、本発明の実施例２において、不揮発性記憶素子の２電極間に印加する電気的パルスの電圧を離散的に変化させた場合の抵抗値の変化を示す図である。 図７は、比較例の不揮発性記憶素子において、下部電極に対して上部電極の電圧を－３Ｖから＋３Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図である。 図８は、不揮発性記憶素子の抵抗値の変化を示す図であり、それぞれの図における上部電極の材料は、（ａ）が白金（Ｐｔ）、（ｂ）がイリジウム（Ｉｒ）、（ｃ）が金（Ａｕ）、（ｄ）が銀（Ａｇ）、（ｅ）が銅（Ｃｕ）、（ｆ）がタングステン（Ｗ）、（ｇ）がニッケル（Ｎｉ）、（ｈ）がチッ化タンタル（ＴａＮ）である。 基板温度を３０℃とし、Ｏ２流量比（スパッタガス中のＯ２の流量比率）を０．５％とした場合に得られた、膜厚が４０ｎｍのタンタル酸化物からなる可変抵抗層のＸＲＤ（Ｘ線回折）チャートである。 図１０（ａ）は、可変抵抗層の材料として酸素不足型のＴａ酸化物を用いた不揮発性記憶素子のＴａ酸化物試料の深さ方向のオージェ分析の結果を示す図であり、図１０（ｂ）は、酸素不足型のＴａ酸化物の代わりに金属Ｔａを白金電極で挟持した素子の深さ方向のオージェ分析の結果を示す図である。 図１１は、製造工程におけるスパッタガス中のＯ２流量比と、ＲＢＳ法で分析したＴａ酸化物層の酸素含有率（原子比）との関係を示す図である。 図１２は、可変抵抗層を酸化Ｔａで構成した場合の、製造工程におけるスパッタガス中のＯ２流量比と可変抵抗層の抵抗率との関係を示す図である。 図１３は、可変抵抗層を酸化Ｔａで構成した場合の、ＲＢＳ法で分析した可変抵抗層の酸素含有率（原子比）と、可変抵抗層の抵抗率との関係を示す図である。 図１４は、可変抵抗層の酸素含有率が４５～６５ａｔｍ％の組成範囲における抵抗変化特性を説明する図であって、（ａ）は酸素含有率と抵抗率との関係を示す図、（ｂ）は酸素含有率が４５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図、（ｃ）は酸素含有率が６５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図である。 図１５は、可変抵抗層の材料として酸素不足型のＴａ酸化物を用いた上下対称型の不揮発性記憶素子において、電極間に印加される電気的パルスの幅と可変抵抗層の抵抗値との関係を示す図である。 図１６は、本発明の第２実施形態にかかる不揮発性記憶素子の断面の一例を示す模式図である。 図１７は、本発明の実施例３の不揮発性記憶素子について、下部電極に対して上部電極の電圧を－１．８Ｖから＋１．７Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図である。 図１８は、本発明の第３実施形態にかかる不揮発性記憶素子の断面の一例を示す模式図である。 図１９は、本発明の第３実施形態にかかる不揮発性記憶素子の特性の一例を示す図であり、図１９（ａ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合において上部電極側が低抵抗状態のままで変化しないものと仮定したときの抵抗値の変化を示す概念図であり、図１９（ｂ）は下部電極に対して上部電極の電圧をＶＢ１からＶＢ４の間で連続的に変化させた場合において下部電極側が低抵抗状態のままで変化しないものと仮定したときの抵抗値の変化を示す概念図であり、図１９（ｃ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合の不揮発性記憶素子全体の抵抗値の変化を示す図である。 図２０は、本発明の実験例２の不揮発性記憶素子の特性を示す図であり、図２０（ａ）は可変抵抗層と上部電極との接触面積が０．２５μｍ２の不揮発性記憶素子について下部電極に対して上部電極の電圧を－１．４Ｖから＋１．４Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図であり、図２０（ｂ）は可変抵抗層と上部電極との接触面積が１．２５μｍ２の不揮発性記憶素子について下部電極に対して上部電極の電圧を－２Ｖから＋３Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図である。電圧の印加方法は実施例１と同様とした。いずれも、プラスの電圧で高抵抗状態へ変化する場合（上部電極側の抵抗状態が変化する場合）を示す。 図２１は、本発明の第４実施形態にかかる不揮発性記憶素子の断面の一例を示す模式図である。 図２２は、本発明の第４実施形態にかかる不揮発性記憶素子の特性の一例を示す図であり、図２２（ａ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合合において上部電極側が低抵抗状態のままで変化しないものと仮定したときの抵抗値の変化を示す概念図であり、図２２（ｂ）は下部電極に対して上部電極の電圧をＶＢ１からＶＢ４の間で連続的に変化させた場合において下部電極側が低抵抗状態のままで変化しないものと仮定したときの抵抗値の変化を示す概念図であり、図２２（ｃ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合の不揮発性記憶素子全体の抵抗値の変化を示す図である。以下、不揮発性記憶素子１５０の電気特性を、図２２を参照しつつ説明する。 図２３は、本発明の第４実施形態の変形例にかかる不揮発性記憶素子の断面の一例を示す模式図である。 図２４は、本発明の第５実施形態にかかる不揮発性記憶装置の構成を示すブロック図である。 図２５は、図２４におけるＡ部の構成（４セル分の構成）を示す斜視図である。 図２６は、図２５におけるＢ部の構成を示し、本発明の第５実施形態にかかる不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。 図２７（ａ）から（ｄ）は、本発明の第５実施形態にかかる不揮発性記憶装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。 図２８は、本発明の多層化構造の不揮発性記憶装置が備えるメモリアレイの構成を示す斜視図である。 図２９は、本発明の第６実施形態にかかる不揮発性記憶装置の構成を示すブロック図である。 図３０は、図２９におけるＣ部の構成（２セル分の構成）を示す断面図である。 図３１は、本発明の第７実施形態にかかる不揮発性半導体装置の構成を示すブロック図である。 図３２は、本発明の第７実施形態にかかる不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。 図３３は、同じく救済アドレス格納レジスタの構成を示す断面図である。 図３４は、図３４は、本発明の第７実施形態にかかる不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。 図３５は、特許文献２に開示されている、ＰＣＭＯを用いた素子の、電気的パルスによる抵抗変化の一例を示す図である。 図３６は、特許文献３に開示されている、ＰＣＭＯ等を用いた不揮発性記憶素子の抵抗値と、印加する電圧と抵抗値との関係を示す図である。 図３７は、非特許文献４の素子が有するとされている電圧と抵抗の関係を示す図である。
　以下、本発明の実施の形態を、図面を参照しながら説明する。
　（実験例１：抵抗変化が生じる部位を特定するための実験）
　まず、不揮発性記憶素子の上部電極と下部電極の間に電気的パルスを加えた時に素子のどの部分が抵抗変化しているかを知るために行なわれた実験の結果について説明する。
　図１は、実験例１のために作製された素子１０の模式図である。素子１０は、可変抵抗層１５を、互いに分離された２個の上部側の電極１１、１３と、互いに分離された２個の下部側の電極１２、１４とで挟持した構成とした。可変抵抗層１５は、厚さ１００ｎｍの酸素不足型のタンタル（Ｔａ）酸化物層とした。各電極はＰｔで構成された。電極１１と電極１２とは互いに可変抵抗層１５を介して対向し、電極１３と電極１４とは互いに可変抵抗層１５を介して対向するように配置された。なお、素子の製造方法については、電極材料や素子の形状を除けば、第１実施形態（後述）とほぼ同様である。
　以上のように構成された素子１０に対し、電極１２を基準にして電極１１に、電圧が＋２．２Ｖと－１.８Ｖ、パルス幅１００ｎｓｅｃの電気的パルスを交互に印加し、各回ごとに、４個の電極から２個を取り出した電極対のそれぞれ（電極１１と電極１２の間、電極１１と電極１３の間、電極１１と電極１４の間、電極１２と電極１３の間、電極１２と電極１４の間、電極１３と電極１４の間）について、電極間の抵抗値を測定した。抵抗値の平均値を表１に示す
Figure JPOXMLDOC01-appb-T000001
 　表に示すように、電極１１を含む電極対についてのみ抵抗値の変化が見られ、電極１１を含まない電極対については抵抗値がほとんど変化しないという結果が得られた。この事から、電極１１と電極１２の間に電圧を印加すると、電極１１の近傍においてのみ状態が変化し、電極１１を含む電極対の間の抵抗値を変化させていた事が分かる。
　以上の結果から、酸素不足型のＴａ酸化物を可変抵抗層に用いた不揮発性記憶素子においては、抵抗状態の変化が生じているのは可変抵抗層の中でも電極近傍だけであるといえる。また、電極１２を基準として電極１１に高い電圧を印加したときに、素子１０が高抵抗状態となっていることが分かる。よって、抵抗状態の変化が生じるのは、高抵抗化を起こす時に高い電位となっている側の電極（高電位側の電極）の近傍である事も分かる。
　抵抗状態の変化を生じるのが高電位側の電極の近傍のみであること、およびそれぞれの電極の近傍が高抵抗状態と低抵抗状態の２つの安定状態を持つこと、を利用すると、１対の電極でＴａ酸化物を挟持する不揮発性記憶素子においては、理論上、電極間の抵抗値（電極間抵抗値）は４個存在することになる。第１の抵抗状態は、上部電極側と下部電極側とがいずれも低抵抗状態にある場合である。第２の抵抗状態は、下部電極側が高抵抗状態にあり上部電極側が低抵抗状態にある場合である。第３の抵抗状態は、下部電極側が低抵抗状態にあり上部電極側が高抵抗状態にある場合である。第４の抵抗状態は、上部電極側と下部電極側とがいずれも高抵抗状態にある場合である。したがって、酸素不足型の遷移金属酸化物を可変抵抗層に用いた不揮発性記憶素子は、４値の読み書きを安定して実現できる可能性がある。
　別の言い方をすれば、酸素不足型の遷移金属酸化物を可変抵抗層に用いた不揮発性記憶素子は、可変抵抗層の上部電極側と、可変抵抗層の下部電極側とが、それぞれ、低抵抗状態および高抵抗状態のいずれか一方を択一的にとることにより、４値の読み書きを安定して実現できる可能性がある。
　しかしながら、上部電極側と下部電極側とが対称な構造（上下対称な構造）になっている場合、上部電極側でも下部電極側でも抵抗状態が変化したときの電極間抵抗値の変化量が等しいために、第２の抵抗状態における電極間抵抗値と第３の抵抗状態における電極間抵抗値とは等しくなってしまう。また、上部電極側と下部電極側とが対称な構造になっている場合、抵抗状態が変化する電圧も対称（絶対値が等しく、正負が逆転する）となる。一方の電極側が相対的に高電圧となれば他方の電極側は相対的に低電圧となる。したがって、例えば一方の電極側を高抵抗状態にした場合には他方の電極は必ず低抵抗状態になってしまい、両方の電極側を高抵抗状態に設定することができなくなる。以上のような制約の結果、上下対称な構造では、電極間抵抗値は事実上２値しか取りえなくなり、多値メモリは実現できない。
　上部電極側と下部電極側とを非対称（上下非対称）に構成すれば、第２の抵抗状態における電極間抵抗値と第３の抵抗状態における電極間抵抗値とを異ならせたり、両方の電極側を同時に高抵抗状態にでき、かつ両方の電極側を同時に低抵抗状態にできるようにすることが可能となる。よって、多値メモリを実現しうる。
　別の言い方をすれば、可変抵抗層の上部電極側と、可変抵抗層の下部電極側とが、それぞれ、低抵抗状態および高抵抗状態のいずれか一方を択一的にとることにより、３個以上の互いに異なる電極間抵抗値において、電極間電圧が所定の範囲で変化しても電極間抵抗値が変化しない安定状態を取ることができる。よって、３値以上の読み書きを安定して実現でき、安定して動作する多値メモリを実現しうる。
　なお、ここでいう「非対称」とは、下部電極側と上部電極側とで、抵抗状態が変化する時の電極間電圧の絶対値や、抵抗状態が変化する時の電極間抵抗値の変化量（高抵抗状態と低抵抗状態における抵抗値の差）が互いに異なるように、電極材料、電極面積、可変抵抗層の酸素含有率やその厚さ、電極の形状、電極の厚み、などを上部電極側と下部電極側とで異ならせることをいう。可変抵抗層は電極に直接接触していてもよいし、間接的に接触していてもよい。
　（第１実施形態）
　本実施形態は、上部電極と下部電極の電極材料を異ならせることにより、上部電極側が高抵抗状態にあり下部電極側が低抵抗状態にある場合の抵抗値と、上部電極側が低抵抗状態にあり下部電極側が高抵抗状態にある場合の抵抗値とを互いに異ならせ、３値メモリを実現するものである。
　［素子の構成］
　図２は、本発明の第１実施形態にかかる不揮発性記憶素子（抵抗変化素子）の断面の一例を示す模式図である。図２に示すように、本実施形態の不揮発性記憶素子１００は、基板１０１と、基板１０１上に形成された酸化物層１０２と、酸化物層１０２上に形成された下部電極層１０３（第１電極）と、下部電極層１０３の上に形成された可変抵抗層１０４と、可変抵抗層１０４の上に形成された上部電極層１０５（第２電極）とを備えている。
　本実施形態では、下部電極層１０３と上部電極層１０５とを異なる材料で形成する。一例として、下部電極層１０３にはタングステン（Ｗ）、上部電極層１０５には白金（Ｐｔ）を用いることができる。電極材料としては、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チッ化タンタル（ＴａＮ）が利用可能である。
　可変抵抗層１０４は、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のＴａ酸化物）を含む。酸素不足型の遷移金属酸化物とは、化学量論的な酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。例えば遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。本実施形態において、酸素不足型の遷移金属酸化物は、酸素不足型のＴａ酸化物であることが好ましい。酸素不足型のＴａ酸化物は、Ｔａ酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足することが好ましく、０．８≦ｘ≦１．９を満足することがさらに好ましい。酸素不足型の遷移金属酸化物あるいは酸素不足型のＴａ酸化物は、アモルファス構造を有することが好ましい。
　可変抵抗層１０４は、下部電極層１０３を基準とする上部電極層１０５の電圧（以下、電極間電圧）に基づいて可逆的に下部電極層１０３と上部電極層１０５との間の抵抗値（電極間抵抗値、以下単に「抵抗値」と呼ぶ）を変化させる。不揮発性記憶素子１００にデータを書き込む場合は、外部の電源から、所定の条件を満たす電圧を下部電極層１０３と上部電極層１０５との間に印加する。電圧の与え方は、例えば電気的パルス（所定の電圧と時間幅を持ったパルス状の電圧）とすることができる。
　可変抵抗層１０４は、電気的パルスの電圧が同じであれば、該電気的パルスを何回印加しても抵抗値が変化しないという特性（高いインプリント耐性）を有していることが好ましい。
　本実施形態では、下部電極層１０３および上部電極層１０５は、それぞれ可変抵抗層１０４に直接接触している。本実施形態では、下部電極層１０３と可変抵抗層１０４とが接触する部分の面積と、上部電極層１０５と可変抵抗層１０４とが接触する部分の面積とは等しい。すなわち本実施形態では、電極材料が異なる点を除けば、下部電極側と上部電極側とは対称な構造を有する。
　［素子の製造方法］
　不揮発性記憶素子１００は、例えば下記のような方法で製造できる。
　まず、単結晶シリコンである基板１０１上に、酸化物層１０２を熱酸化法により形成する。酸化物層１０２の上に、金属薄膜をスパッタリング法により堆積させ、下部電極層１０３とする。本実施形態では、一例として、下部電極層１０３の材料としてタングステン（Ｗ）を使用できる。
　さらに、下部電極層１０３の上に、可変抵抗層１０４として酸素不足型の遷移金属酸化物を層をなすように堆積させる。酸素不足型の遷移金属酸化物は、例えば遷移金属のターゲットをＡｒとＯ２ガス中でスパッタリングする事で形成しうる。（スパッタリング条件の具体例については実施例１を参照。）
　さらに、可変抵抗層１０４の上に、金属薄膜をスパッタリング法により堆積させ、上部電極層１０５とする。本実施の形態では、一例として、上部電極層１０５の材料として白金（Ｐｔ）を使用できる。
  以上のプロセスにより、酸素不足型の遷移金属酸化物の上下を金属薄膜で挟み込んだ形の不揮発性記憶素子１００が作製される。
　なお、可変抵抗層１０４の形成において、Ｏ２などの反応性ガスを使用せず、タンタル酸化物をターゲットとしたスパッタリング法が用いられてもよい。スパッタリング法ではなく、化学気相堆積法等の方法を用いてもよい。
　［電気的特性］
　図３は、本発明の第１実施形態にかかる不揮発性記憶素子の特性の一例を示す模式図であり、図３（ａ）は下部電極に対して上部電極の電圧をＶＡ１（例えば－３Ｖ）からＶＡ４（例えば＋２Ｖ）の間で連続的に変化させた場合の抵抗値の変化を示す図であり、図３（ｂ）は下部電極に対して上部電極の電圧をＶＢ１（例えば－２Ｖ）からＶＢ４（例えば＋３Ｖ）の間で連続的に変化させた場合の抵抗値の変化を示す図であり、図３（ｃ）は下部電極に対して上部電極の電圧をＶＡ１（例えば－３Ｖ）からＶＢ４（例えば＋３Ｖ）の間で連続的に変化させた場合の抵抗値の変化を示す図である。以下、不揮発性記憶素子１００の電気特性を、図３を参照しつつ説明する（実施例１および図５も参照）。
　以下では、下部電極層１０３を基準にした上部電極層１０５の電位を電極間電圧とする。上部電極層１０５の電位が下部電極層１０３の電位よりも高い場合の電極間電圧は正であり、上部電極層１０５の電位が下部電極層１０３の電位よりも低い場合の電極間電圧は負である。上部電極層１０５と下部電極層１０３との間に印加するのは、例えば、所定の電圧値を有し、パルス幅が１００ｎｓｅｃである電気的パルスである。ただし、電圧の印加方法は、必ずしも電気的パルスによる必要はない。所定の電圧を下部電極層１０３と上部電極層１０５との間に印加できれば、どのような方法で電圧が印加されてもよい。抵抗値は、上部電極層１０５と下部電極層１０３との間に、絶対値の小さい電圧（例えば５０ｍＶ）を印加し、流れる電流を測定することにより求めるものとする。なお、以下では電気的パルスとして電極間に電圧を印加することとし、該電気的パルスの電圧を単に「電圧」と呼ぶ。電気的パルスの電圧は、該電気的パルスの電圧が印加された時の電極間電圧に等しいものとする。以上の点は、他の実施形態についても同様とする。
　図３（ａ）の図中に矢印で示すように、抵抗値がＲＡＬ（例えば、約５０Ω）のとき、電圧をＶＡ４からＶＡ２へと低下させても抵抗値はＲＡＬのままで変化しない（ＳＡ１）。その後、電圧をさらにＶＡ２からＶＡ１へと低下させると抵抗値はＲＡＬからＲＡＨ（例えば、約１００Ω）へと上昇する（ＴＡ１）。その後、電圧をＶＡ１からＶＡ３へと上昇させても抵抗値はＲＡＨのままで変化しない（ＳＡ２）。その後、電圧をさらにＶＡ３からＶＡ４へと上昇させると抵抗値はＲＡＨからＲＡＬへと低下する（ＴＡ２）。図３（ａ）では、高抵抗状態になるのはマイナスの電圧を印加したとき（下部電極側が高電位となっているとき）であるから、実験例１の結果に照らせば、下部電極側で抵抗状態が変化していることになる。すなわち、ＳＡ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＡ２では下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。
　図３（ｂ）の図中に矢印で示すように、抵抗値がＲＢＬ（例えば、約５０Ω）のとき、電圧をＶＢ１からＶＢ３へと上昇させても抵抗値はＲＢＬのままで変化しない（ＳＢ１）。電圧をさらにＶＢ３からＶＢ４へと上昇させると抵抗値はＲＢＬからＲＢＨ（例えば、約６００Ω）へと上昇する（ＴＢ１）。その後、電圧をＶＢ４からＶＢ２へと低下させても抵抗値はＲＢＨのままで変化しない（ＳＢ２）。その後、電圧をさらにＶＢ２からＶＢ１へと低下させると抵抗値はＲＢＨからＲＢＬへと低下する（ＴＢ２）。図３（ｂ）では、高抵抗状態になるのはプラスの電圧を印加したとき（上部電極側が高電位となっているとき）であるから、実験例１の結果に照らせば、上部電極側で抵抗状態が変化していることになる。すなわち、ＳＢ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＢ２では下部電極側は低抵抗状態にあり、上部電極側は高抵抗状態にある。
　図３（ｃ）の図中に矢印で示すように、抵抗値がＲＬ（＝ＲＡＬ＝ＲＢＬ）のとき、電圧をＶＢ３とＶＡ２との間で変化させても抵抗値はＲＬのままで変化しない（Ｓ１）。しかし、電圧をＶＡ２からＶＡ１へと低下させると抵抗値はＲＬからＲＭ（＝ＲＡＨ）へと上昇する（Ｔ１）。その後、電圧をＶＡ１からＶＡ３へと上昇させても抵抗値はＲＭのままで変化しない（Ｓ２）。その後、電圧をさらにＶＡ３からＶＡ４へと上昇させると抵抗値はＲＭからＲＬへと低下する（Ｔ２）。その後、電圧をＶＡ４からＶＢ３を経てＶＢ４へと上昇させると抵抗値はＲＬからＲＨ（＝ＲＢＨ）へと上昇する（Ｔ３）。その後、電圧をＶＢ４からＶＢ２へと低下させても抵抗値はＲＨのままで変化しない（Ｓ３）。その後、電圧をさらにＶＢ２からＶＢ１へと低下させると抵抗値はＲＨからＲＬへと低下する（Ｔ４）。実験例１の結果および図３（ａ），（ｂ）に照らせば、Ｓ１では、下部電極側と上部電極側の両方が低抵抗状態にある。Ｓ２では、下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。Ｓ３では、下部電極側は低抵抗状態にあり、上部電極側は高抵抗状態にある。図３（ｃ）は、図３（ａ）と図３（ｂ）とを合成したような特性を示す。ＲＬ＜ＲＭ＜ＲＨであって、電極間電圧がＶＡ２＜ＶＣ１＜ＶＢ１となるＶＣ１（＝Ｖα）のときに抵抗値はＲＬまたはＲＭとなり、電極間電圧がＶＢ２＜Ｖβ＜ＶＡ３となるＶβのときに抵抗値はＲＭまたはＲＨとなり、電極間電圧がＶＡ４＜ＶＣ２＜ＶＢ３となるＶＣ２（＝Ｖγ）のときに抵抗値はＲＬまたはＲＨとなる。また、ＶＡ１をＶ１、ＶＡ２をＶ２、ＶＣ１をＶ３、ＶＢ１をＶ４、ＶＢ２をＶ５、ＶＡ３をＶ６、ＶＡ４をＶ７、ＶＣ２をＶ８、ＶＢ３をＶ９、ＶＢ４をＶ１０としたときに、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０を満たす。本実施形態では、以上のような条件を満たすように、下部電極と上部電極とで電極の材料を異ならせて、不揮発性記憶素子が上下非対称に構成される。
　なお、上部電極と下部電極とを反転させてもよい。この場合には、不揮発性記憶素子は図３（ｃ）を左右反転させたような特性を有することになる。
　［不揮発性記憶素子１００を３値メモリとして使用する方法］
　図３（ｃ）において、電圧をＶＡ１よりも低くすれば、不揮発性記憶素子１００は、もともとどのような抵抗状態にあったとしても、Ｓ２の状態となり、抵抗値はＲＭとなる。また、電圧をＶＢ４よりも高くすれば、不揮発性記憶素子１００は、もともとどのような抵抗状態にあったとしても、Ｓ３の状態となり、抵抗値はＲＨとなる。Ｓ１の状態にするためには、もともとＳ２の状態にあるときには電圧をＶＣ２（ＶＡ４＜ＶＣ２＜ＶＢ３）とすればよく、もともとＳ３の状態にあるときには電圧をＶＣ１（ＶＡ２＜ＶＣ１＜ＶＢ１）とすればよい。かかる３つの状態（Ｓ１、Ｓ２、Ｓ３）は、電圧が所定の範囲で変化しても抵抗値が変化しない状態（安定状態）である。すなわち、Ｓ１の状態にある場合には、電圧がＶＡ２より大きくＶＢ３より小さい時には、抵抗値がほとんど変化しない。また、Ｓ２の状態にある場合には、電圧がＶＡ３より小さい場合には、抵抗値がほとんど変化しない。また、Ｓ３の状態にある場合には、電圧がＶＢ２より大きい場合には、抵抗値がほとんど変化しない。これら３つの安定状態を利用すれば、不揮発性記憶素子１００を、３値の読み書きを安定して行うことができる不揮発性記憶素子として使用できる。
　上述のように、従来の抵抗変化現象を利用した多値メモリ用の不揮発性記憶素子は、抵抗値が連続的に変化する領域で素子に印加する電圧を上下させる事により抵抗値を変化させていた。この場合、過渡的な領域を使っているがため、抵抗値の再現性が乏しく、メモリとして安定的に動作させる事が困難であった。本実施形態で提案する不揮発性記憶素子は、安定領域の抵抗値を記憶状態として使うため、安定に動作する多値メモリ用の不揮発性記憶素子として応用する事が可能となる。
　［下部電極側と上部電極側とを対称に構成した場合］
　図４は、下部電極の材料と上部電極の材料とを同じにし、下部電極側と上部電極側とを対称に構成した場合の、不揮発性記憶素子の特性の一例を示す模式図であり、図４（ａ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合の抵抗値の変化を示す図であり、図４（ｂ）は下部電極に対して上部電極の電圧をＶＢ１からＶＢ４の間で連続的に変化させた場合の抵抗値の変化を示す図であり、図４（ｃ）は下部電極に対して上部電極の電圧をＶＡ１からＶＢ４の間で連続的に変化させた場合の抵抗値の変化を示す図である。以下、不揮発性記憶素子１００の電気特性を、図４を参照しつつ説明する（比較例および図７も参照）。
　図４（ａ）の図中に矢印で示すように、抵抗値がＲＡＬのとき、電圧をＶＡ４からＶＡ２へと低下させても抵抗値はＲＡＬのままで変化しない（ＳＡ１）。その後、電圧をさらにＶＡ２からＶＡ１へと低下させると抵抗値はＲＡＬからＲＡＨへと上昇する（ＴＡ１）。その後、電圧をＶＡ１からＶＡ３へと上昇させても抵抗値はＲＡＨのままで変化しない（ＳＡ２）。その後、電圧をさらにＶＡ３からＶＡ４へと上昇させると抵抗値はＲＡＨからＲＡＬへと低下する（ＴＡ２）。図４（ａ）では、高抵抗状態になるのはマイナスの電圧を印加したとき（下部電極側が高電位となっているとき）であるから、下部電極側で抵抗状態が変化していることになる。すなわち、実験例１の結果に照らせば、ＳＡ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＡ２では下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。
　一方、図４（ｂ）の図中に矢印で示すように、抵抗値がＲＢＬのとき、電圧をＶＢ１からＶＢ３へと上昇させても抵抗値はＲＢＬのままで変化しない（ＳＢ１）。電圧をさらにＶＢ３からＶＢ４へと上昇させると抵抗値はＲＢＬからＲＢＨへと上昇する（ＴＢ１）。その後、電圧をＶＢ４からＶＢ２へと低下させても抵抗値はＲＢＨのままで変化しない（ＳＢ２）。その後、電圧をさらにＶＢ２からＶＢ１へと低下させると抵抗値はＲＢＨからＲＢＬへと低下する（ＴＢ２）。図４（ｂ）では、高抵抗状態になるのはプラスの電圧を印加したとき（上部電極側が高電位となっているとき）であるから、上部電極側で抵抗状態が変化していることになる。すなわち、実験例１の結果に照らせば、ＳＢ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＢ２では下部電極側は低抵抗状態にあり、上部電極側は高抵抗状態にある。
　ここで、図４の不揮発性記憶素子では、下部電極層１０３の材料と上部電極層１０５の材料とが同じ材料で構成されており、下部電極側と上部電極側とは対称な構造となっている。このため、下部電極側が高抵抗状態になった場合と、上部電極側が高抵抗状態になった場合とで、抵抗値は等しくなる（ＲＡＨ＝ＲＢＨ）。また、抵抗状態が変化する時の電圧も、正負が逆転しているだけで絶対値は等しく（｜ＶＡ１｜＝｜ＶＢ４｜、｜ＶＡ２｜＝｜ＶＢ３｜、｜ＶＡ３｜＝｜ＶＢ２｜、｜ＶＡ４｜＝｜ＶＢ１｜）、ＶＡ１＝－ＶＢ４、ＶＡ２＝－ＶＢ３、ＶＡ３＝－ＶＢ２、ＶＡ４＝－ＶＢ１を満たす。その結果、不揮発性記憶素子の特性も、図４の（ａ）と（ｂ）とでは、Ｖ＝０の軸を中心に左右対称となる。
　すなわち、図４（ｃ）の図中に矢印で示すように、抵抗値がＲＬ（＝ＲＡＬ＝ＲＢＬ）のとき、電圧をＶＢ３とＶＡ２との間で変化させても抵抗値はＲＬのままで変化しない（Ｓ１）。しかし、電圧をＶＡ２からＶＡ１へと低下させると抵抗値はＲＬからＲＨ（＝ＲＡＨ）へと上昇する（Ｔ３）。その後、電圧をＶＡ１からＶＡ３へと上昇させても抵抗値はＲＨのままで変化しない（Ｓ２）。その後、電圧をさらにＶＡ３からＶＡ４へと上昇させると抵抗値はＲＨからＲＬへと低下する（Ｔ４）。その後、電圧をＶＡ４からＶＢ３を経てＶＢ４へと上昇させると抵抗値はＲＬからＲＨ（＝ＲＢＨ）へと上昇する（Ｔ１）。その後、電圧をＶＢ４からＶＢ２へと低下させても抵抗値はＲＨのままで変化しない（Ｓ２）。その後、電圧をさらにＶＢ２からＶＢ１へと低下させると抵抗値はＲＨからＲＬへと低下する（Ｔ２）。実験例１の結果および図４（ａ），（ｂ）に照らせば、Ｓ１では、下部電極側と上部電極側の両方が低抵抗状態にある。Ｔ３の後のＳ２では、下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。Ｔ１の後のＳ２では、下部電極側は低抵抗状態にあり、上部電極側は高抵抗状態にある。図３（ｃ）は、図３（ａ）と図３（ｂ）とを合成したような特性を示す。
　図４の不揮発性記憶素子では、ＳＡ２における抵抗値（ＲＡＨ）とＳＢ２における抵抗値（ＲＢＨ）が等しい。下部電極側が高抵抗化する電圧では、上部電極側は必ず低抵抗状態になってしまう。上部電極側が高抵抗化する電圧では、下部電極側は必ず低抵抗状態になってしまう。このため、上部電極側と下部電極側の両方を高抵抗状態にすることもできない。その結果、図４の不揮発性記憶素子の抵抗値は、２つの値（ＲＬ＝ＲＡＬ＝ＲＢＬとＲＨ＝ＲＡＨ＝ＲＢＨ）しか取ることができない。すなわち、図４の不揮発性記憶素子では、２つの抵抗状態（Ｓ１、Ｓ２）しか取ることができない。よって、図４の不揮発性記憶素子を多値メモリとして機能させることはできない。
　以上のことから、不揮発性記憶素子を多値メモリとして機能させるためには、下部電極側と上部電極側とを非対称に構成する必要があることが分かる。
　［実施例１］
　実施例１では、図２に示したような構成の不揮発性記憶素子を、下記のような方法で製造した。
　まず、単結晶シリコンである基板上に、厚さ２００ｎｍの酸化物層を熱酸化法により形成した。酸化物層の上に、厚さ２００ｎｍの金属薄膜をスパッタリング法により堆積させ、下部電極層とした。本実施例では、下部電極層の材料としてタングステン（Ｗ）を使用した。
　さらに、下部電極層の上に、可変抵抗層として酸素不足型のＴａ酸化物を厚さ３０ｎｍの層をなすように堆積させた。酸素不足型のＴａ酸化物は、ＴａターゲットをＡｒとＯ２ガス中でスパッタリングする事で形成した。可変抵抗層を堆積する時の具体的なスパッタリング条件は、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）を７×１０－４Ｐａ程度、スパッタ時のパワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、酸素ガスの分圧比を３．８％、基板の設定温度を３０℃、成膜時間を７分とした。かかる条件により、酸素含有率が約５８ａｔｍ％である、酸素不足型のＴａ酸化物からなる可変抵抗層が３０ｎｍ堆積された。なお、酸素不足型のＴａ酸化物をＴａＯｘと表現した場合、酸素含有率が５８ａｔｍ％のＴａ酸化物におけるｘは１.３８である。
　さらに、可変抵抗層の上に、厚さ１００ｎｍの金属薄膜をスパッタリング法により堆積させ、上部電極層とした。本実施の形態では、上部電極層の材料として白金（Ｐｔ）を使用した。
  以上のプロセスにより、酸素不足型のＴａ酸化物の上下を金属薄膜で挟み込んだ形の不揮発性記憶素子が作製された。
　図５は、本発明の実施例１の不揮発性記憶素子の特性を示す図であり、図５（ａ）は下部電極に対して上部電極の電圧を－３Ｖから＋２Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図であり、図５（ｂ）は下部電極に対して上部電極の電圧を－２Ｖから＋３Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図であり、図５（ｃ）は下部電極に対して上部電極の電圧を－３Ｖから＋３Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図である。以下、実施例１の不揮発性記憶素子の電気特性を、図５を参照しつつ説明する。
　本実施例では、上部電極層と下部電極層との間に、所定の電圧値（パルス電圧）を有し、パルス幅が１００ｎｓｅｃである電気的パルスを印加し、その都度、抵抗値を測定した。抵抗値は、上部電極層と下部電極層との間に５０ｍＶの電圧を印加し、流れる電流を測定することにより求めた。
　図５（ａ）では、抵抗値の初期値は約１００Ωであった。そして、図中に矢印で示すように、パルス電圧を、まず０Ｖから始めて＋２Ｖまで徐々に上昇させ、次に＋２Ｖから－３Ｖへと徐々に低下させ、最後に－３Ｖから０Ｖへと徐々に上昇させた。抵抗値は、０Ｖから約＋１Ｖまでは約１００Ωで一定であった（ＳＡ２）が、＋１Ｖから＋２Ｖへと上昇させると約５０Ωへと低下した（ＴＡ２）。その後は、電圧を＋２Ｖから－２Ｖに低下させるまで、抵抗値は約５０Ωで一定であった（ＳＡ１）が、－２Ｖから－３Ｖへと低下させると抵抗値は約１００Ωへと上昇した（ＴＡ１）。その後は、電圧を－３Ｖから０Ｖまで上昇させても、抵抗値は約１００Ωで一定であった（ＳＡ２）。
　図５（ａ）では、高抵抗状態になるのはマイナスの電圧を印加したとき（下部電極側が高電位となっているとき）であるから、実験例１の結果に照らせば、下部電極側で抵抗状態が変化していることになる。すなわち、ＳＡ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＡ２では下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。
　図５（ｂ）では、抵抗値の初期値は約５０Ω（図５（ａ）のＳＡ１の状態）であった。そして、図中に矢印で示すように、パルス電圧をまず０Ｖから始めて＋３Ｖまで徐々に上昇させ、次に＋３Ｖから－２Ｖへと徐々に低下させ、最後に－２Ｖから０Ｖへと徐々に上昇させた。抵抗値は、０Ｖから約＋２Ｖまでは約５０Ωで一定であった（ＳＢ１）が、＋２Ｖから＋３Ｖへと上昇させると約６００Ωへと上昇した（ＴＢ１）。その後は、電圧を＋３Ｖから－１Ｖに低下させるまで、抵抗値は約６００Ωで一定であった（ＳＢ２）が、－１Ｖから－２Ｖへと低下させると抵抗値は約５０Ωへと低下した（ＴＢ２）。その後は、電圧を－２Ｖから０Ｖまで上昇させても、抵抗値は約５０Ωで一定であった（ＳＢ１）。
　図５（ｂ）では、高抵抗状態になるのはプラスの電圧を印加したとき（上部電極側が高電位となっているとき）であるから、実験例１の結果に照らせば、上部電極側で抵抗状態が変化していることになる。すなわち、ＳＢ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＢ２では下部電極側は低抵抗状態にあり、上部電極側は高抵抗状態にある。
　図５（ｃ）では、抵抗値の初期値は約６００Ω（図５（ｂ）のＳＢ２の状態）であった。そして、図中に矢印で示すように、パルス電圧を、まず０Ｖから始めて－３Ｖまで徐々に低下させ、次に－３Ｖから＋３Ｖへと徐々に上昇させ、最後に＋３Ｖから０Ｖへと徐々に低下させた。抵抗値は、０Ｖから約－１Ｖまでは約６００Ωで一定であった（Ｓ３）が、－１Ｖから－２Ｖへと低下させると約５０Ωへと低下し（Ｔ４）、しばらく抵抗値がほぼ一定の状態となった（Ｓ１）。その後さらに電圧を低下させると、－３Ｖ付近で抵抗値は約１００Ωへと上昇した（Ｔ１）。その後は、電圧を－３Ｖから＋１Ｖまで上昇させても、抵抗値は約１００Ωで一定であった（Ｓ２）が、さらに電圧を＋２．５Ｖまで上昇させると抵抗値は約５０Ωへと低下し（Ｔ２）、しばらく抵抗値がほぼ一定の状態となった（Ｓ１）。その後さらに電圧を上昇させると、＋３Ｖ付近で抵抗値は約６００Ωへと上昇した（Ｔ３）。その後は、電圧を＋３Ｖから０Ｖまで低下させても、抵抗値は約６００Ωで一定であった（Ｓ３）。
　このように、図５（ｃ）では、抵抗値が図５（ａ）と図５（ｂ）とを合成したような複雑な変化を示していることが分かる。実験例１の結果および図５（ａ），（ｂ）に照らせば、Ｓ１では下部電極側と上部電極側の両方が低抵抗状態にある。Ｓ２では、下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。Ｓ３では、下部電極側は低抵抗状態にあり、上部電極側は高抵抗状態にある。
　以上のように、実施例１の不揮発性記憶素子は、３つの安定状態を持つ事がわかる。すなわち、＋２Ｖと－２Ｖ付近の最も抵抗値の低い状態Ｓ１（約５０Ω）と、－３Ｖ付近から＋１Ｖ付近の抵抗値が中間的な大きさである状態Ｓ２（約１００Ω）と、－１Ｖから３Ｖの最も抵抗値の高い状態Ｓ３（約６００Ω）である。状態がＳ１にあるときには、電圧が－２Ｖより大きく＋２Ｖより小さいときは抵抗値（抵抗状態）が変化しない。状態がＳ２にあるときには、電圧が＋１Ｖより小さいときは抵抗値（抵抗状態）が変化しない。状態がＳ３にあるときには、電圧が約－１Ｖより大きいときは抵抗値（抵抗状態）が変化しない。実施例１の不揮発性記憶素子では、これらの３つの安定状態を使って３値の情報を記憶する事が可能となる。
　また、実施例１では、可変抵抗層を酸素不足型のＴａ酸化物で構成したが、可変抵抗層の材料はこれに限定されるものではない。すなわち、従来技術で説明した通り、Ｔａと類似した遷移金属酸化物でも電気的パルスによる抵抗変化が報告されており、これらの材料でも本実施の形態と同様の抵抗変化現象が観測されると推察される。すなわち、Ｎｉ、Ｎｂ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｏ、Ｆｅ、Ｃｕ、Ｃｒ等の遷移金属の酸素不足型の酸化物でも、上部と下部の電極を異なる材料により構成する事により、３値の不揮発性記憶素子を構成できると考えられる。
　［実施例２］
　図６は、本発明の実施例２において、不揮発性記憶素子の２電極間に印加する電気的パルスの電圧を離散的に変化させた場合の抵抗値の変化を示す図である。実施例２では、実施例１の不揮発性素子と同じものを用いた。図中に示した電圧は、印加された電気的パルスの電圧を示す。なお、電気パルスは２回ずつ印加した。
　まず、不揮発性記憶素子の状態をＳ２に設定して２回の測定行った（図中では０Ｖを印加したと表現している）。この場合の抵抗値は約１００Ωであった。この状態の素子に＋２Ｖの電圧を印加すると、不揮発性記憶素子の状態はＳ１へと変化し、抵抗値は約５０Ωとなった。次に、＋３Ｖの電圧を印加すると、不揮発性記憶素子の状態はＳ３へと変化し、抵抗値は約６００Ωとなった。次に、－２Ｖの電圧を印加すると、不揮発性記憶素子の状態はＳ１へと変化し、抵抗値は約５０Ωとなった。最後に、－３Ｖの電圧を印加すると、不揮発性記憶素子の状態はＳ２へと変化し、抵抗値は約１００Ωとなった。
　図６の結果から、不揮発性記憶素子の上部及び下部電極に、離散的な、所定の電圧を有する単発の電気的パルスを印加することで、不揮発性記憶素子の状態をＳ１、Ｓ２、Ｓ３の間で自在に変化させられる事が分かる。Ｓ１、Ｓ２、Ｓ３のそれぞれの抵抗値に情報を割り当てれば、３値の情報の書き込みが可能な不揮発性記憶素子として利用できる。
　［比較例］
　比較例では、図２に示したような構成の不揮発性記憶素子であって、上部電極および下部電極の両方を白金（Ｐｔ）で構成したものを、実施例１と同様の方法で製造した。
　図７は、比較例の不揮発性記憶素子において、下部電極に対して上部電極の電圧を－３Ｖから＋３Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図である。図７を見ると分かるように、電圧０Ｖの軸に対して左右対称な、メガネのような形状の特性が得られた。比較例では、抵抗値の安定状態が１００Ω（±２Ｖ付近）と、１０００Ω（－３Ｖから＋３Ｖの範囲）の２つしかなく、２値の不揮発性記憶素子としてしか機能しない。
　以上の結果から、実施例１の不揮発性記憶素子において３個の安定状態が存在するのは、上下の電極を異なる材料で形成したためであることが分かる。
　［電極材料に関する実験］
　抵抗値の変化量が、電極材料によってどの程度異なるかを調べるために、実験を行なった。まず、図２と同様の不揮発性記憶素子であって、下部電極の材料をＷ、上部電極の材料をそれぞれ白金（Ｐｔ）、イリジウム（Ｉｒ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チッ化タンタル（ＴａＮ）としたものを作製した。不揮発性記憶素子の作製方法は実施例１と同様であり、下部電極、上部電極はいずれもスパッタリング法によって形成した。可変抵抗層を構成する酸素不足型のＴａ酸化物は、Ｔａ金属をＯ２とＡｒ中でスパッタリングして作製した。いずれの素子についても、可変抵抗層は全て同じ（酸素含有率が約５８％である酸素不足型のＴａ酸化物）組成とした。下部電極１０３にＷを用いた理由は、酸化しにくい安定な材料であり、かつ、ドライエッチング等の製造時の加工も比較的行いやすい点にある。
　図８は、不揮発性記憶素子の抵抗値の変化を示す図であり、それぞれの図における上部電極の材料は、（ａ）が白金（Ｐｔ）、（ｂ）がイリジウム（Ｉｒ）、（ｃ）が金（Ａｕ）、（ｄ）が銀（Ａｇ）、（ｅ）が銅（Ｃｕ）、（ｆ）がタングステン（Ｗ）、（ｇ）がニッケル（Ｎｉ）、（ｈ）がチッ化タンタル（ＴａＮ）である。図中の元素記号は、上部電極に用いた材料を示す。横軸は電気的パルスの印加回数、縦軸は抵抗値である。電気的パルスのパルス幅は１００ｎｓｅｃとした。いずれの素子についても、上部電極の電位が下部電極よりも高くなる場合に高抵抗状態に変化するように実験を行なった。つまり、上部電極側で抵抗状態の変化が生じるように実験を行なった。電気的パルスの電圧は、高抵抗状態に変化させる時の電圧は＋１．８～＋２．０Ｖとし、低抵抗状態に変化させる時の電圧は－１．３～－１．６Ｖとした。
　図８を見れば分かるように、可変抵抗層の材料は同一であるにも関わらず、電極の材料によって、素子の特性が異なっていた。すなわち、電極の材料によって、抵抗値の変化量や、高抵抗状態の抵抗値、低抵抗状態の抵抗値が異なった。また、電極の材料によって、抵抗状態が変化するときの電圧やその絶対値も異なっていた。
　本実験の結果から、上部電極と下部電極とを異なる材料で構成すれば、上部電極側が高抵抗状態になったときの抵抗値と、下部電極側が高抵抗状態になったときの抵抗値とが異なり、３値のメモリとして動作する抵抗変化素子が形成できる事が分かる。ＰｔとＷ以外の組み合わせでは、高抵抗状態の抵抗値と低抵抗状態の抵抗値との差が、上部電極側と下部電極側とでなるべく大きく異なっていることがより好ましい。電極材料の組合せとしては、例えば、ＰｔとＡｕ、ＰｔとＡｇ、ＰｔとＣｕ、ＰｔとＮｉの組み合わせが好ましい。また、例えば、ＩｒとＡｕ、ＩｒとＡｇ、ＩｒとＣｕ、ＩｒとＮｉの組み合わせでも良い。
　［可変抵抗層の材料に関する実験］
　１．Ｘ線回折
　図９は、基板温度を３０℃とし、Ｏ２流量比（スパッタガス中のＯ２の流量比率）を０．５％とした場合に得られた、膜厚が４０ｎｍのタンタル酸化物からなる可変抵抗層のＸＲＤ（Ｘ線回折）チャートである。なお、このチャートは、薄膜法を使って測定した結果である。図９に示すように、金属Ｔａのピークを確認することができないため、タンタル酸化物が得られたと推定される。また、２θが３０～４０deg.において幅広いピークを確認することができることから、アモルファス状態であると考えることができる。なお、２θが５６deg.のピークは、シリコン基板に起因するものである。
　２．組成
　図１０（ａ）は、可変抵抗層の材料として酸素不足型のＴａ酸化物を用いた不揮発性記憶素子のＴａ酸化物試料の深さ方向のオージェ分析の結果を示す図であり、図１０（ｂ）は、酸素不足型のＴａ酸化物の代わりに金属Ｔａを白金電極で挟持した素子の深さ方向のオージェ分析の結果を示す図である。金属Ｔａ試料の厚みは２０ｎｍである。この金属Ｔａ試料上に、厚み５０ｎｍのＰｔ上部電極を形成している。
　図１０（ａ）と図１０（ｂ）とを比較すると明らかなように、Ｔａ酸化物試料では、タンタルが酸化されていることが理解できる。試料中のＴａとＯとの原子比を分析すると、Ｏ／Ｔａ＝０．５／１であった。
　さらに、より正確な組成分析をＲＢＳ（ラザフォード後方散乱）法により行った。その結果、オージェ分析で原子比がＯ／Ｔａ＝０．５／１であった試料の組成は、ＲＢＳ法ではＯ／Ｔａ＝１．４／１であった。なお、ＲＢＳ法による組成分析は、可変抵抗層全体の平均的な組成である。このように、オージェ分析結果とＲＢＳ分析結果が異なることは、文献でも報告されている（例えば、Pei-Chuen Jiang and J.S.Chen, 2003, Journal of Vacuum Science A,Vol.21, No.3, pp.616-622）。上記文献においては、オージェ分析では、材料ごとに感度係数を補正する必要があり、一般的にＲＢＳ分析の方がオージェ分析よりも信頼性があることが述べられている。
　ＲＢＳ分析の結果は、図１０（ａ）ではタンタル酸化物の膜厚方向中央部分の組成に相当する。図１０（ａ）から、タンタル酸化物層の両界面（Ｐｔ層との界面）近傍では、酸素含有率が増加していることが読みとれる。従って、界面部分の酸素含有率はＲＢＳ法により分析された組成よりも高い可能性がある。
　３．Ｏ２流量比と組成との関係
　図１１は、製造工程におけるスパッタガス中のＯ２流量比と、ＲＢＳ法で分析したＴａ酸化物層の酸素含有率（原子比）との関係を示す図である。Ｏ２流量比が７％以上の条件では酸素含有率が飽和する傾向が見られるが、Ｏ２流量比により酸化タンタル層の組成を連続的に制御できることがわかる。つまり、タンタル酸化物層を反応性ＲＦスパッタ法により形成する際に、スパッタガス中のＯ２流量比を制御することにより、タンタル酸化物層の酸素含有率をタンタル酸化物層の厚み方向において所望の一定値に制御することができる。
　４．Ｏ２流量比と抵抗率との関係
　図１２は、可変抵抗層を酸化Ｔａで構成した場合の、製造工程におけるスパッタガス中のＯ２流量比と可変抵抗層の抵抗率との関係を示す図である。図１３は、可変抵抗層を酸化Ｔａで構成した場合の、ＲＢＳ法で分析した可変抵抗層の酸素含有率（原子比、ａｔｍ％）と、可変抵抗層の抵抗率との関係を示す図である。なお、ここで示す抵抗率は、基板（窒化膜を形成したシリコンウエハ）上に可変抵抗層のみを直接形成した試料について、シート抵抗値を４端子法により測定した結果に基づいて算出したものである。
　図１２に示すように、Ｏ２流量比の値によって、可変抵抗層の抵抗率は連続的に変化している。より、詳しく説明すると、上述のように、Ｏ２流量比の値によってタンタル酸化物層（可変抵抗層）の酸素含有率は連続的に変化する。そして、図１３に示すように、酸素含有率によって、可変抵抗層の抵抗率は連続的に変化する。したがって、可変抵抗層の酸素含有率に基づいて、可変抵抗層の抵抗率を連続的に制御することができる。このことから、可変抵抗層において良好な抵抗変化現象を得るためには、可変抵抗層の酸素含有率が適切な範囲にあることが必要と考えられる。
　５．Ｏ／Ｔａ比の好適な数値範囲
　本発明者等は、図１３に示す各酸素含有率を有する試料の抵抗率を測定し、その測定データの回帰曲線を求めた。図１３には、この測定データ（黒三角印で示す）とこの回帰曲線とを示す。
　図１４は、可変抵抗層の酸素含有率が４５～６５ａｔｍ％の組成範囲における抵抗変化特性を説明する図であって、（ａ）は酸素含有率と抵抗率との関係を示す図、（ｂ）は酸素含有率が４５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図、（ｃ）は酸素含有率が６５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図である。
　上述の抵抗変化特性の測定によれば、図１４（ａ）に示すα点（酸素含有率４５ａｔｍ％）からβ点（酸素含有率６５ａｔｍ％）の酸素含有率の範囲においては、高抵抗状態の抵抗値が低抵抗状態の抵抗値の５倍以上と良好であった。α点（酸素含有率４５ａｔｍ％）およびβ点（酸素含有率６５ａｔｍ％）の酸素含有率を有する試料についてのパルス印加回数に対する抵抗変化特性を、それぞれ、図１４（ｂ）および図１４（ｃ）に示す。図１４（ｂ）および図１４（ｃ）によれば、α点およびβ点の酸素含有率においては、共に、高抵抗状態の抵抗値が低抵抗状態の抵抗値の５倍以上と良好であることが判る。また、α点（酸素含有率４５ａｔｍ％）からβ点（酸素含有率６５ａｔｍ％）に渡る酸素含有率の範囲においては、高抵抗状態の抵抗値が低抵抗状態の抵抗値の５倍以上と良好である。よって、αからβまでの組成範囲は、記憶素子として安定した動作を実現できるより適切な組成範囲と考えられる。従って、酸素含有率が４５～６５ａｔｍ％の組成範囲、即ち可変抵抗層をＴａＯｘと表記した場合におけるｘの範囲が０．８≦ｘ≦１．９の範囲が、より適切な可変抵抗層の組成範囲である（酸素含有率＝４５ａｔｍ％がｘ＝０．８に、酸素含有率＝６５ａｔｍ％がｘ＝１．９にそれぞれ対応する）。
　ここで、抵抗変化現象のメカニズムについて考える。上述のように、タンタル酸化物を用いた不揮発性記憶素子では、正の電圧を印加した電極側が高抵抗に変化する特徴を持っている。この事から、抵抗変化現象には、負に帯電した酸素のイオンが重要な役割を果していると考えられる。すなわち、図２に示すような不揮発性記憶素子１００において、下部電極１０３を基準にして上部電極層１０５に正の電圧を加えた場合、タンタル酸化物層１０４の内部の酸素がイオン化し、上部電極１０５側に移動する。これにより、上部電極１０５近傍に酸素濃度の高く、抵抗値も非常に高いタンタル酸化物層が形成され、結果的に下部電極１０３と上部電極１０５間の抵抗は上昇する。逆に、下部電極１０３を基準にして上部電極層１０５に負の電圧を加えた場合、上部電極１０５近傍の酸素濃度の高いタンタル酸化物層から、酸素イオンが放出され、タンタル酸化物１０４へと移動する。この結果、下部電極１０３と上部電極１０５間の抵抗は減少する。以上のようなメカニズムに依れば、タンタル酸化物層１０４は準安定な状態を取る必要がある。例えば、Ｔａ２Ｏ５は化学量論的に安定な物質であり、酸素イオンは形成されにくい。そのため、タンタル酸化物層１０４として、Ｔａ２Ｏ５を用いても抵抗変化は起こらないと考えられる。一方で、Ｔａを可変抵抗層として用いた場合、Ｔａには酸素が含まれておらず、酸素イオンの移動が起こらないため、この場合も抵抗変化は起こらない。以上のような理由から、本発明においては、上記組成範囲（０．８≦ｘ≦１．９）以外であっても、酸素不足型のＴａ酸化物であって、絶縁物であるＴａ2Ｏ5（ＴａＯｘでｘ＝２．５に相当）よりも少ない酸素含有量にて構成されたＴａ酸化物（すなわち、ＴａＯｘにおいて、０<ｘ<２．５）を用いれば、抵抗変化現象が見られるものと推認される。
　この組成範囲以外でも抵抗変化現象は確認され又は推認されるが、この組成範囲内に比べると抵抗率が小さくなり又は大きくなることから高抵抗状態の抵抗値が低抵抗状態の抵抗値の５倍未満になると考えられ、記憶素子として動作の安定性にやや欠けると考えられる。
　［インプリント特性］
　可変抵抗層の材料として酸素不足型のＴａ酸化物を用いた上下対称型の不揮発性記憶素子において、電極間に同極性の電気的パルスを連続して印加した場合における不揮発性記憶素子の設定された抵抗値のインプリント性は良好であった。例えば、不揮発性記憶素子の電極間に負の電気的パルスを連続して２０回印加することによって低抵抗状態を連続的に発生させた後において、正負の電気的パルスを交互に連続して印加した場合であっても、安定して高抵抗状態または低抵抗状態を繰り返した。また、正の電気的パルスを連続して２０回印加することによって高抵抗状態を連続的に発生させた後において、正負の電気的パルスを交互に連続して印加した場合も、同様にして高抵抗状態または低抵抗状態を安定的に繰り返した。以上の結果から、酸素不足型のＴａ酸化物を用いた不揮発性記憶素子は、いわゆるインプリント耐性が高く、したがって安定した動作をすることが期待できる。
　［印加する電気的パルスの幅と抵抗値との関係］
　図１５は、可変抵抗層の材料として酸素不足型のＴａ酸化物を用いた上下対称型の不揮発性記憶素子において、電極間に印加される電気的パルスの幅と可変抵抗層の抵抗値との関係を示す図である。なお、図１５において、ＲＨは高抵抗状態の抵抗値を、ＲＬは低抵抗状態の抵抗値をそれぞれ示している。また、このＲＨおよびＲＬは、各パルス幅の電気的パルスを１００回印加した場合における可変抵抗層の抵抗値の平均値である。
　図１５に示すように、印加する電気的パルスの幅が２０ｎｓｅｃのような高速パルスの場合であっても、抵抗変化現象を確認することができた。また、ＲＨの値は、２０ｎｓｅｃから３００ｎｓｅｃの間でほぼ一定であった。他方、ＲＬの値は、パルス幅が２０ｎｓｅｃの場合に高くなる傾向が見られた。
　（第２実施形態）
　第１実施形態では、下部電極と上部電極とを異なる材料で構成することにより、不揮発性記憶素子を上下非対称に構成したが、第２実施形態では、下部電極側と上部電極側とで可変抵抗層の材料を異ならせることにより、不揮発性記憶素子を上下非対称に構成する。第２実施形態では、酸素不足型の遷移金属酸化物中の酸素含有率を異ならせる。
　［素子の構成］
　図１６は、本発明の第２実施形態にかかる不揮発性記憶素子の断面の一例を示す模式図である。図１６に示すように、本実施形態の不揮発性記憶素子１１０は、基板１１１と、基板１１１上に形成された酸化物層１１２と、酸化物層１１２上に形成された下部電極層１１３（第１電極）と、下部電極層１１３の上に形成された第１の可変抵抗層１１４と、第１の可変抵抗層１１４の上に形成された第２の可変抵抗層１１５と、第２の可変抵抗層１１５の上に形成された上部電極層１１６（第２電極）とを備えている。第１の可変抵抗層１１４と第２の可変抵抗層１１５とは、いずれも酸素不足型の遷移金属酸化物（好ましくは酸素不足型のＴａ酸化物）を含んでおり、第２の可変抵抗層１１５の方が第１の可変抵抗層１１４よりも酸素含有率が高くなっている。
　第１の可変抵抗層１１４および第２の可変抵抗層１１５は、電極間電圧に基づいて可逆的に抵抗値を変化させる。不揮発性記憶素子１１０にデータを書き込む場合は、外部の電源から、所定の条件を満たす電圧を下部電極層１１３と上部電極層１１６との間に印加する。電圧の与え方は、例えば電気的パルスとすることができる。不揮発性記憶素子１１０は、電気的パルスの電圧が同じであれば、該電気的パルスを何回印加しても抵抗値が変化しないという特性を有している。
　［素子の製造方法］
　不揮発性記憶素子１１０の製造方法は、基本的には第１実施形態の不揮発性記憶素子１００の製造方法と同様であり、例えば下記のような方法で製造できる。
　まず、単結晶シリコンである基板１１１上に、酸化物層１１２を熱酸化法により形成する。酸化物層１１２の上に、金属薄膜をスパッタリング法により堆積させ、下部電極層１１３とする。本実施形態では、一例として、下部電極層１１３の材料として白金（Ｐｔ）を使用できる。
　さらに、下部電極層１１３上に、可変抵抗層として酸素不足型の遷移金属酸化物を層をなすように堆積させる。酸素不足型の遷移金属酸化物は、例えば遷移金属のターゲットをＡｒとＯ２ガス中でスパッタリングする事で形成しうる。スパッタリングの条件は、例えば第１実施形態の実施例１と同様とすることができる。
　その後、基板１１１を酸素プラズマ発生装置内へ導入して、所定時間（例えば３０秒間程度）だけ、基板１１１の最表面を酸素プラズマにさらす。かかる処理により、酸素不足型の可変抵抗層の表面が酸化され、酸素含有率の低い第１の可変抵抗層１１４と、酸素含有率の高い第２の可変抵抗層１１５とが形成される。図１６では、模式的に、第１の可変抵抗層１１４と第２の可変抵抗層１１５を明確に区別して表現したが、実際には、第２の可変抵抗層１１５の表面から第１の可変抵抗層１１４へと、酸素含有率が連続的に減少するような構造が形成されると考えられる。
その後、第２の可変抵抗層１１５上に金属薄膜をスパッタリング法により堆積させ、上部電極層１１６とする。本実施形態では、一例として、上部電極層１１６の材料として白金（Ｐｔ）を使用できる。本実施形態では、下部電極層１１３と上部電極層１１６とは同一の材料で構成されている。
　以上のプロセスにより、上部電極と接する部分（上部電極の近傍あるいは上部電極側）の可変抵抗層の酸素含有率と、下部電極と接する部分（下部電極の近傍あるいは下部電極側）の可変抵抗層の酸素含有率が異なる不揮発性記憶素子１１０が製造される。
　なお、第２実施形態においても、電極材料や可変抵抗層の材料は第１実施形態と同様のものを用いることができる。
　可変抵抗層は、それぞれの電極の近傍で濃度が違っておればよく、３層以上の構造にしてもよいし、傾斜的に酸素含有率が変化していても良い。
　また、可変抵抗層の表面を酸化する事で、上部電極と接する部分と下部電極と接する部分の酸素含有率を変更したが、可変抵抗層の処理方法は、かかる方法に限定されるものではない。すなわち、酸化処理は行わずに、最初から異なる酸素含有率を有する２種類以上の酸素不足型のＴａ酸化物層を堆積しても良い。Ｔａ酸素物の酸素含有率としては、第１の可変抵抗層に含まれるＴａ酸化物をＴａＯｘ、第２の可変抵抗層に含まれるＴａ酸化物をＴａＯｙと表現した場合、０＜ｘ＜ｙ＜２．５を満足していることが好ましい。この場合、さらに好ましくは０．８≦ｘ＜ｙ≦１．９を満足する。第１の可変抵抗層１１４の酸素含有率の方が第２の可変抵抗層１１５の酸素含有率よりも高くてもよい。すなわち、ｘ＞ｙでもよい。
　本実施形態では、下部電極層１１３および上部電極層１１６は、それぞれ第１の可変抵抗層１１４および第２の可変抵抗層１１５に直接接触している。本実施形態では、下部電極層１１３と第１の可変抵抗層１１４とが接触する部分の面積と、上部電極層１１６と第２の可変抵抗層１１５とが接触する部分の面積とは等しい。本実施形態では、可変抵抗層の組成を除けば、下部電極側と上部電極側とは対称な構造を有する。
　本実施形態の不揮発性記憶素子も、図３（ｃ）と同様の特性を示す。よって、本実施形態の不揮発性記憶素子でも、３値の読み書きを安定して行なうことができる。
　［実施例３］
　実施例３では、図１６に示したような構成の不揮発性記憶素子を、下記のような方法で製造した。
　まず、単結晶シリコンである基板上に、厚さ２００ｎｍの酸化物層を熱酸化法により形成した。酸化物層の上に、厚さ２００ｎｍの金属薄膜をスパッタリング法により堆積させ、下部電極層とした。本実施例では、下部電極層の材料として白金（Ｐｔ）を使用した。
　さらに、下部電極層の上に、可変抵抗層として酸素不足型のＴａ酸化物を厚さ３０ｎｍの層をなすように堆積させた。酸素不足型のＴａ酸化物は、ＴａターゲットをＡｒとＯ２ガス中でスパッタリングする事で形成した。可変抵抗層を堆積する時の具体的なスパッタリング条件は、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）を７×１０－４Ｐａ程度、スパッタ時のパワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、酸素ガスの分圧比を３．８％、基板の設定温度を３０℃、成膜時間を７分とした。かかる条件により、酸素含有率が約５８ａｔｍ％である、酸素不足型のＴａ酸化物からなる可変抵抗層が３０ｎｍ堆積された。なお、酸素不足型のＴａ酸化物をＴａＯｘと表現した場合、酸素含有率が５８ａｔｍ％のＴａ酸化物におけるｘは１.３８である。
　その後、基板を酸素プラズマ発生装置内へ導入し、３０秒間、基板の表面を酸素プラズマに曝した。その後、可変抵抗層の上に厚さ１００ｎｍの金属薄膜をスパッタリング法により堆積させ、上部電極層とした。本実施例では、上部電極層の材料として白金（Ｐｔ）を使用した。
　以上のプロセスにより、下方から上方にかけて酸素含有率が上昇する酸素不足型のＴａ酸化物層の上下をＰｔ薄膜で挟み込んだ形の不揮発性記憶素子が作製された。
　図１７は、本発明の実施例３の不揮発性記憶素子について、下部電極に対して上部電極の電圧を－１．８Ｖから＋１．７Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図である。電圧の印加方法は実施例１と同様とした。以下、実施例３の不揮発性記憶素子の電気特性を、図１７を参照しつつ説明する。
　図１７では、抵抗値の初期値は約１００００Ωであった。そして、図中に矢印で示すように、パルス電圧を、まず０Ｖから始めて－１．８Ｖまで徐々に低下させ、次に－１．８Ｖから＋１．７Ｖへと徐々に上昇させ、最後に＋１．７Ｖから０Ｖへと徐々に低下させた。抵抗値は、０Ｖから約－０．９Ｖまでは約１００００Ωで一定であった（Ｓ３）が、－０．９Ｖから－１．５Ｖへと低下させると約１００Ωへと低下し（Ｔ４）、しばらく抵抗値がほぼ一定の状態となった（Ｓ１）。その後さらに電圧を低下させると、－１．８Ｖ付近で抵抗値は約３００Ωへと上昇した（Ｔ１）。その後は、電圧を－１．８Ｖから＋１Ｖまで上昇させても、抵抗値は約３００Ωで一定であった（Ｓ２）が、さらに電圧を＋１．６Ｖまで上昇させると抵抗値は約１００Ωへと低下し（Ｔ２）、しばらく抵抗値がほぼ一定の状態となった（Ｓ１）。その後さらに電圧を上昇させると、＋１．７Ｖ付近で抵抗値はほぼ初期値に近い約１００００Ωへと上昇した（Ｔ３）。その後は、電圧を＋１．７Ｖから０Ｖまで低下させても、抵抗値は約１００００Ωで一定であった（Ｓ３）。
　以上のように、実施例３の不揮発性記憶素子は、３つの安定状態を持つ事がわかる。すなわち、＋１．５Ｖと－１．５Ｖ付近の最も抵抗値の低い状態Ｓ１（約１００Ω）と、－１．８Ｖ付近から＋１Ｖ付近の抵抗値が中間的な大きさである状態Ｓ２（約３００Ω）と、－０．９Ｖから＋１．７Ｖの最も抵抗値の高い状態Ｓ３（約１００００Ω）である。状態がＳ１にあるときには、電圧が－１．５Ｖより大きく＋１．５Ｖより小さいときは抵抗値（抵抗状態）が変化しない。状態がＳ２にあるときには、電圧が＋１Ｖより小さいときは抵抗値（抵抗状態）が変化しない。状態がＳ３にあるときには、電圧が約－１Ｖより大きいときは抵抗値（抵抗状態）が変化しない。実施例３の不揮発性記憶素子では、これらの３つの安定状態を使って３値の情報を記憶する事が可能となる。
　［酸素含有率を利用した多値メモリの原理］
　図１４に示すように、可変抵抗層を酸素不足型のＴａ酸化物で構成した場合、Ｔａ酸化物中の酸素含有率が増加すれば不揮発性記憶素子の抵抗値は高くなり、高抵抗状態及び低抵抗状態の抵抗値は高くなる傾向がある。すなわち、酸素含有量が４５ａｔｍ％の酸素不足型のＴａ酸化物を使った抵抗変化素子では、図１４（ｂ）に示すように、低抵抗状態は約３００Ωで高抵抗状態は約１×１０４Ω程度である。しかし、酸素含有量が増加し、６５ａｔｍ％程度になると、図１４（ｃ）に示したように、低抵抗状態は３×１０４Ωであり、高抵抗状態は３×１０５Ωである。酸素含有量が６５ａｔｍ％の場合では、酸素含有量が４５ａｔｍ％の場合と比較して、抵抗値の変化量が約１桁から２桁程度高くなっている。
　本実施の形態の場合、第２の可変抵抗層１１５は、第１の可変抵抗層１１４を酸化する事により形成したため、第２の可変抵抗層１１５の酸素濃度が高くなっている。そのため、上部電極側が高抵抗状態になったときの抵抗値は、下部電極側が高抵抗状態になったときの抵抗値に比べ高くなる。すなわち、下部電極側の抵抗状態が変化する場合の抵抗値と電圧の関係は図３（ａ）のようになっており、上部電極側の抵抗状態が変化する場合の抵抗値と電圧の関係は図３（ｂ）のようになっている。そしてこれらを合成した結果、図１３と図３（ｃ）とは非常に類似した形状を有する。よって、第１実施形態と同様の原理で多値メモリを実現できる。
　（第３実施形態）
　第２実施形態では、下部電極側と上部電極側とで可変抵抗層の材料を異ならせることにより、不揮発性記憶素子を上下非対称に構成したが、第３実施形態では、下部電極と上部電極とで可変抵抗層との接触面積を異ならせることで、不揮発性記憶素子を上下非対称に構成する。
　［素子の構成］
　図１８は、本発明の第３実施形態にかかる不揮発性記憶素子の断面の一例を示す模式図である。図１８に示すように、本実施形態の不揮発性記憶素子１５０は、基板１５１と、基板１５１上に形成された酸化物層１５２と、酸化物層１５２上に形成された下部電極層１５３（第１電極）と、下部電極層１５３の上に形成された可変抵抗層１５４と、可変抵抗層１５４の上に形成された上部電極層１５５（第２電極）とを備えている。可変抵抗層１５４は、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のＴａ酸化物）を含んでいる。下部電極層１５３と上部電極層１５５とは同じ材料で構成してよい。可変抵抗層１５４は下方から上方に向けて水平断面が小さくなるようにテーパ状に形成されている。可変抵抗層１５４と下部電極層１５３との接触面積（例えば１．５μｍ×１．５μｍ＝２．２５μｍ２）は、可変抵抗層１５４と上部電極層１５５との接触面積（例えば０．５μｍ×０．５μｍ＝０．２５μｍ２）よりも大きくなっている。
　可変抵抗層１５４は、電極間電圧に基づいて可逆的に抵抗値を変化させる。不揮発性記憶素子１５０にデータを書き込む場合は、外部の電源から、所定の条件を満たす電圧を下部電極層１５３と上部電極層１５５との間に印加する。電圧の与え方は、例えば電気的パルスとすることができる。不揮発性記憶素子１５０は、電気的パルスの電圧が同じであれば、該電気的パルスを何回印加しても抵抗値が変化しないという特性を有している。
　［素子の製造方法］
　不揮発性記憶素子１１０の製造方法は、基本的には第１実施形態の不揮発性記憶素子１００の製造方法と同様であるので詳細な説明は省略する。可変抵抗層１５４をテーパ状に形成するためには、レジスト１５５のエッジ部を鈍らせ、レジスト１５５と可変抵抗層１５４のエッチング選択比が小さくなるような条件でドライエッチング処理をするような方法を用いれば良い。
　［電気的特性］
　図１９は、本発明の第３実施形態にかかる不揮発性記憶素子の特性の一例を示す図であり、図１９（ａ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合において上部電極側が低抵抗状態のままで変化しないものと仮定したときの抵抗値の変化を示す概念図であり、図１９（ｂ）は下部電極に対して上部電極の電圧をＶＢ１からＶＢ４の間で連続的に変化させた場合において下部電極側が低抵抗状態のままで変化しないものと仮定したときの抵抗値の変化を示す概念図であり、図１９（ｃ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合の不揮発性記憶素子全体の抵抗値の変化を示す図である。以下、不揮発性記憶素子１５０の電気特性を、図１９を参照しつつ説明する（実験例２および図２０も参照）。
　図１９（ａ）の図中に矢印で示すように、上部電極側が低抵抗状態のままで変化しないものと仮定すると、抵抗値がＲＡＬ（例えば、約２００Ω）のとき、電圧をＶＡ４からＶＡ２へと低下させても抵抗値はＲＡＬのままで変化しない（ＳＡ１）。その後、電圧をさらにＶＡ２からＶＡ１へと低下させると抵抗値はＲＡＬからＲＡＨ（例えば、約１０００Ω）へと上昇する（ＴＡ１）。その後、電圧をＶＡ１からＶＡ３へと上昇させても抵抗値はＲＡＨのままで変化しない（ＳＡ２）。その後、電圧をさらにＶＡ３からＶＡ４へと上昇させると抵抗値はＲＡＨからＲＡＬへと低下する（ＴＡ２）。図１９（ａ）では、高抵抗状態になるのはマイナスの電圧を印加したとき（下部電極側が高電位となっているとき）であるから、実験例１の結果に照らせば、下部電極側で抵抗状態が変化していることになる。すなわち、ＳＡ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＡ２では下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。
　一方、図１９（ｂ）の図中に矢印で示すように、下部電極側が低抵抗状態のままで変化しないものと仮定すると、抵抗値がＲＢＬ（例えば、約２００Ω）のとき、電圧をＶＢ１からＶＢ３へと上昇させても抵抗値はＲＢＬのままで変化しない（ＳＢ１）。電圧をさらにＶＢ３からＶＢ４へと上昇させると抵抗値はＲＢＬからＲＢＨ（例えば、約１０００Ω）へと上昇する（ＴＢ１）。その後、電圧をＶＢ４からＶＢ２へと低下させても抵抗値はＲＢＨのままで変化しない（ＳＢ２）。その後、電圧をさらにＶＢ２からＶＢ１へと低下させると抵抗値はＲＢＨからＲＢＬへと低下する（ＴＢ２）。図１９（ｂ）では、高抵抗状態になるのはプラスの電圧を印加したとき（上部電極側が高電位となっているとき）であるから、実験例１の結果に照らせば、上部電極側で抵抗状態が変化していることになる。すなわち、ＳＢ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＢ２では下部電極側は低抵抗状態にあり、上部電極側は高抵抗状態にある。
　ここで、｜ＶＡ２｜＞｜ＶＢ１｜（すなわち、－ＶＡ２＞ＶＢ１）、｜ＶＡ３｜＞｜ＶＢ４｜（すなわち、－ＶＡ３＞ＶＢ４）、ＲＡＬ＝ＲＢＬ、ＲＡＨ＝ＲＢＨである。すなわち、抵抗状態が変化するときの電圧は下部電極側と上部電極側とで異なるが、抵抗値の変化幅は下部電極側と上部電極側とで等しい。このような特性は、電極と可変抵抗層との接触面積の違いにより生じる。
　図１９（ｃ）の図中に矢印で示すように、抵抗値がＲＬ（＝ＲＡＬ＝ＲＢＬ）のとき、電圧をＶＢ１とＶＡ２との間で変化させても抵抗値はＲＬのままで変化しない（Ｓ１）。しかし、電圧をＶＡ２からＶＡ１へと低下させると抵抗値はＲＬからＲＭ（＝ＲＡＨ）へと上昇する（Ｔ１）。その後、電圧をＶＡ１からＶＢ３へと上昇させても抵抗値はＲＭのままで変化しない（Ｓ２）。その後、電圧をさらにＶＢ３からＶＢ４へと上昇させると抵抗値はＲＭからＲＨ（＝ＲＡＨ＋ＲＢＨ）へと上昇する（Ｔ２）。その後、電圧をＶＢ４からＶＡ３を経てＶＡ４へと上昇させると抵抗値はＲＨからＲＭ（＝ＲＢＨ）へと低下する（Ｔ３）。その後、電圧をＶＡ４からＶＢ２へと低下させても抵抗値はＲＭのままで変化しない（Ｓ４）。その後、電圧をさらにＶＢ２からＶＢ１へと低下させると抵抗値はＲＭからＲＬへと低下する（Ｔ４）。実験例１の結果および図１９（ａ），（ｂ）に照らせば、Ｓ１では、下部電極側と上部電極側の両方が低抵抗状態にある。Ｓ２では、下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。Ｓ３では、下部電極側も上部電極側も高抵抗状態にある。Ｓ４では、下部電極側は低抵抗状態にあり、上部電極側が高抵抗状態にある。図１９（ｃ）は、図１９（ａ）と図１９（ｂ）とを合成したような特性を示す。ＲＬ＜ＲＭ＜ＲＨであって、電極間電圧がＶＡ２＜ＶＣ１＜ＶＢ１となるＶＣ１（＝Ｖα）のときに抵抗値はＲＬまたはＲＭとなり、電極間電圧がＶＢ２＜Ｖβ＜ＶＢ３となるＶβのときに抵抗値はＲＭとなり、電極間電圧がＶＢ４＜ＶＣ２＜ＶＡ３となるＶＣ２（＝Ｖγ）のときに抵抗値はＲＭまたはＲＨとなる。また、ＶＡ１をＶ１、ＶＡ２をＶ２、ＶＣ１をＶ３、ＶＢ１をＶ４、ＶＢ２をＶ５、ＶＢ３をＶ６、ＶＢ４をＶ７、ＶＣ２をＶ８、ＶＡ３をＶ９、ＶＡ４をＶ１０としたときに、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０を満たす。本実施形態では、以上のような条件を満たすように、下部電極側と上部電極側とで可変抵抗層との接触面積を異ならせて、不揮発性記憶素子が上下非対称に構成される。
　なお、上部電極と下部電極とを反転させてもよい。この場合には、不揮発性記憶素子は図１９（ｃ）を左右反転させたような特性を有することになる。
　［不揮発性記憶素子１００を３値メモリとして使用する方法］
　図１９（ｃ）において、電圧をＶＡ１よりも低くすれば、不揮発性記憶素子１５０は、もともとどのような抵抗状態にあったとしても、Ｓ２の状態となり、抵抗値はＲＭとなる。また、電圧をＶＡ４よりも高くすれば、不揮発性記憶素子１５０は、もともとどのような抵抗状態にあったとしても、Ｓ４の状態となり、抵抗値はＲＭとなる。Ｓ１の状態にするためには、Ｓ４の状態にあるときに電圧をＶＣ１（ＶＡ２＜ＶＣ１＜ＶＢ１）とすればよい。Ｓ３の状態にするためには、Ｓ２の状態にあるときに電圧をＶＣ２（ＶＢ４＜ＶＣ２＜ＶＡ３）とすればよい。かかる４つの状態（Ｓ１、Ｓ２、Ｓ３、Ｓ４）は、電圧が所定の範囲で変化しても抵抗値が変化しない状態（安定状態）である。すなわち、Ｓ１の状態にある場合には、電圧がＶＡ２より大きくＶＢ１より小さい範囲にあれば抵抗値がほとんど変化しない。Ｓ２の状態にある場合には、電圧がＶＢ３より小さい範囲にあれば抵抗値がほとんど変化しない。Ｓ３の状態にある場合には、電圧がＶＢ４より大きくＶＡ３より小さい範囲にあれば抵抗値がほとんど変化しない。Ｓ４の状態にある場合には、電圧がＶＢ２より大きい範囲にあれば抵抗値がほとんど変化しない。本実施形態では下部電極側と上部電極側とで、電極材料および可変抵抗層の組成が等しいため、Ｓ２とＳ４の状態は、抵抗値がほぼ等しくなる。したがって、安定状態の抵抗値は３個存在する。これら３個の抵抗値を利用すれば、不揮発性記憶素子１００を、３値の読み書きを安定して行うことができる不揮発性記憶素子として使用できる。
　本実施形態でも、第１実施形態や第２実施形態と同様の変形例が可能である。
　［実験例２］
　実験例２では、図２に示したような構成の不揮発性記憶素子を、可変抵抗層と上部電極との接触面積を変えて、２種類形成した。製造方法は、電極材料が上部電極と下部電極とで等しい（Ｐｔ）ことを除けば実施例１と同様であるので詳細な説明を省略する。可変抵抗層と上部電極との接触面積は、１個目では０．５μｍ×０．５μｍ＝０．２５μｍ２とし、２個目では１．５μｍ×１．５μｍ＝２．２５μｍ２とした。
　図２０は、本発明の実験例２の不揮発性記憶素子の特性を示す図であり、図２０（ａ）は可変抵抗層と上部電極との接触面積が０．２５μｍ２の不揮発性記憶素子について下部電極に対して上部電極の電圧を－１．４Ｖから＋１．４Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図であり、図２０（ｂ）は可変抵抗層と上部電極との接触面積が１．２５μｍ２の不揮発性記憶素子について下部電極に対して上部電極の電圧を－２Ｖから＋３Ｖの間で連続的に変化させた場合の抵抗値の変化を示す図である。電圧の印加方法は実施例１と同様とした。いずれも、プラスの電圧で高抵抗状態へ変化する場合（上部電極側の抵抗状態が変化する場合）を示す。
　図２０に示すように、接触面積が異なると、抵抗状態が変化する電圧域が異なることが分かった。すなわち、図２０（ａ）のように接触面積が小さい場合には、－０．８Ｖと＋１．３Ｖ程度で抵抗値が変化したのに対し、図２１（ｂ）のように接触面積が大きい場合には、－１Ｖ程度で抵抗値が低下し、＋２Ｖ程度で抵抗値が上昇した。本実験の結果から、接触面積が大きいほど、抵抗状態が変化する電圧の絶対値が大きくなる傾向があることが分かる。かかる性質を利用すれば、下部電極側と上部電極側とで電極と可変抵抗層との接触面積を異ならせることで、図１９（ｃ）のような特性を実現し、多値メモリを実現できる。
　（第４実施形態）
　第１実施形態乃至第３実施形態では、電極材料や可変抵抗層の組成や接触面積を下部電極側と上部電極側とで異ならせることで、不揮発性記憶素子を上下非対称に構成したが、第４実施形態では、これらを組み合わせることで４個の安定状態を利用可能にし、４値メモリを実現する。
　［素子の構成］
　図２１は、本発明の第４実施形態にかかる不揮発性記憶素子の断面の一例を示す模式図である。図１８に示すように、本実施形態の不揮発性記憶素子１７０は、基板１７１と、基板１７１上に形成された酸化物層１７２と、酸化物層１７２上に形成された下部電極層１７３（第１電極）と、下部電極層１７３の上に形成された可変抵抗層１７４と、可変抵抗層１７４の上に形成された上部電極層１７５（第２電極）とを備えている。可変抵抗層１７４は、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のＴａ酸化物）を含んでいる。
　本実施形態では、下部電極層１７３と上部電極層１７５とは異なる材料で構成する。例えば、下部電極層１７３を高抵抗状態の抵抗値と低抵抗状態の抵抗値との差が小さい電極材料（例えば、Ｗ、Ｎｉ、ＴａＮ等）で形成し、上部電極層１７５を高抵抗状態の抵抗値と低抵抗状態の抵抗値との差が大きい電極材料（例えば、Ｐｔ、Ｉｒ、Ａｇ、Ｃｕ等）で形成すると好適である。
　可変抵抗層１７４は下方から上方に向けて水平断面が小さくなるようにテーパ状に形成されている。可変抵抗層１７４と下部電極層１７３との接触面積（例えば１．５μｍ×１．５μｍ＝２．２５μｍ２）は、可変抵抗層１７４と上部電極層１７５との接触面積（例えば０．５μｍ×０．５μｍ＝０．２５μｍ２）よりも大きくなっている。かかる構成により、下部電極側の抵抗状態が変化する時の電圧の絶対値は、上部電極側の抵抗状態が変化する時の電圧の絶対値よりも大きくなる。
　可変抵抗層１７４は、電極間電圧に基づいて可逆的に抵抗値を変化させる。不揮発性記憶素子１７０にデータを書き込む場合は、外部の電源から、所定の条件を満たす電圧を下部電極層１７３と上部電極層１７５との間に印加する。電圧の与え方は、例えば電気的パルスとすることができる。不揮発性記憶素子１７０は、電気的パルスの電圧が同じであれば、該電気的パルスを何回印加しても抵抗値が変化しないという特性を有している。
　［素子の製造方法］
　不揮発性記憶素子１７０の製造方法は、電極材料を下部電極側と上部電極側とで異ならせることを除けば、第３実施形態の不揮発性記憶素子１００の製造方法と同様である。よって、詳細な説明は省略する。
　［電気的特性］
　図２２は、本発明の第４実施形態にかかる不揮発性記憶素子の特性の一例を示す図であり、図２２（ａ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合において上部電極側が低抵抗状態のままで変化しないものと仮定したときの抵抗値の変化を示す概念図であり、図２２（ｂ）は下部電極に対して上部電極の電圧をＶＢ１からＶＢ４の間で連続的に変化させた場合において下部電極側が低抵抗状態のままで変化しないものと仮定したときの抵抗値の変化を示す概念図であり、図２２（ｃ）は下部電極に対して上部電極の電圧をＶＡ１からＶＡ４の間で連続的に変化させた場合の不揮発性記憶素子全体の抵抗値の変化を示す図である。以下、不揮発性記憶素子１５０の電気特性を、図２２を参照しつつ説明する。
　図２２（ａ）の図中に矢印で示すように、上部電極側が低抵抗状態のままで変化しないものと仮定すると、抵抗値がＲＡＬのとき、電圧をＶＡ４からＶＡ２へと低下させても抵抗値はＲＡＬのままで変化しない（ＳＡ１）。その後、電圧をさらにＶＡ２からＶＡ１へと低下させると抵抗値はＲＡＬからＲＡＨへと上昇する（ＴＡ１）。その後、電圧をＶＡ１からＶＡ３へと上昇させても抵抗値はＲＡＨのままで変化しない（ＳＡ２）。その後、電圧をさらにＶＡ３からＶＡ４へと上昇させると抵抗値はＲＡＨからＲＡＬへと低下する（ＴＡ２）。図２２（ａ）では、高抵抗状態になるのはマイナスの電圧を印加したとき（下部電極側が高電位となっているとき）であるから、実験例１の結果に照らせば、下部電極側で抵抗状態が変化していることになる。すなわち、ＳＡ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＡ２では下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。
　一方、図２２（ｂ）の図中に矢印で示すように、下部電極側が低抵抗状態のままで変化しないものと仮定すると、抵抗値がＲＢＬのとき、電圧をＶＢ１からＶＢ３へと上昇させても抵抗値はＲＢＬのままで変化しない（ＳＢ１）。電圧をさらにＶＢ３からＶＢ４へと上昇させると抵抗値はＲＢＬからＲＢＨへと上昇する（ＴＢ１）。その後、電圧をＶＢ４からＶＢ２へと低下させても抵抗値はＲＢＨのままで変化しない（ＳＢ２）。その後、電圧をさらにＶＢ２からＶＢ１へと低下させると抵抗値はＲＢＨからＲＢＬへと低下する（ＴＢ２）。図２２（ｂ）では、高抵抗状態になるのはプラスの電圧を印加したとき（上部電極側が高電位となっているとき）であるから、実験例１の結果に照らせば、上部電極側で抵抗状態が変化していることになる。すなわち、ＳＢ１では下部電極側と上部電極側の両方が低抵抗状態にあり、ＳＢ２では下部電極側は低抵抗状態にあり、上部電極側は高抵抗状態にある。
　ここで、｜ＶＡ２｜＞｜ＶＢ１｜（すなわち、－ＶＡ２＞ＶＢ１）、｜ＶＡ３｜＞｜ＶＢ４｜（すなわち、－ＶＡ３＞ＶＢ４）、ＲＡＬ＝ＲＢＬ、ＲＡＨ＜ＲＢＨである。すなわち、抵抗状態が変化するときの電圧は下部電極側と上部電極側とで異なり、抵抗値の変化幅も下部電極側と上部電極側とで異なる。このような特性は、電極材料の違いおよび電極と可変抵抗層との接触面積の違いにより生じる。
　図２２（ｃ）の図中に矢印で示すように、抵抗値がＲＬ（＝ＲＡＬ＝ＲＢＬ）のとき、電圧をＶＢ１とＶＡ２との間で変化させても抵抗値はＲＬのままで変化しない（Ｓ１）。しかし、電圧をＶＡ２からＶＡ１へと低下させると抵抗値はＲＬからＲＭ１（＝ＲＡＨ）へと上昇する（Ｔ１）。その後、電圧をＶＡ１からＶＢ３へと上昇させても抵抗値はＲＭ１のままで変化しない（Ｓ２）。その後、電圧をさらにＶＢ３からＶＢ４へと上昇させると抵抗値はＲＭ１からＲＨ（＝ＲＡＨ＋ＲＢＨ）へと上昇する（Ｔ２）。その後、電圧をＶＢ４からＶＡ３を経てＶＡ４へと上昇させると抵抗値はＲＨからＲＭ２へと低下する（Ｔ３）。その後、電圧をＶＡ４からＶＢ２へと低下させても抵抗値はＲＭ２のままで変化しない（Ｓ４）。その後、電圧をさらにＶＢ２からＶＢ１へと低下させると抵抗値はＲＭ２からＲＬへと低下する（Ｔ４）。実験例１の結果および図２２（ａ），（ｂ）に照らせば、Ｓ１では、下部電極側と上部電極側の両方が低抵抗状態にある。Ｓ２では、下部電極側は高抵抗状態にあり、上部電極側は低抵抗状態にある。Ｓ３では、下部電極側も上部電極側も高抵抗状態にある。Ｓ４では、下部電極側は低抵抗状態にあり、上部電極側が高抵抗状態にある。図２２（ｃ）は、図２２（ａ）と図２２（ｂ）とを合成したような特性を示す。ＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨであって、電極間電圧がＶＡ２＜ＶＣ１＜ＶＢ１となるＶＣ１（＝Ｖα）のときに抵抗値はＲＬまたはＲＭ１となり、電極間電圧がＶＢ２＜Ｖβ＜ＶＢ３となるＶβのときに抵抗値はＲＭ１またはＲＭ２となり、電極間電圧がＶＢ４＜ＶＣ２＜ＶＡ３となるＶＣ２（＝Ｖγ）のときに抵抗値はＲＭ２またはＲＨとなる。また、ＶＡ１をＶ１、ＶＡ２をＶ２、ＶＣ１をＶ３、ＶＢ１をＶ４、ＶＢ２をＶ５、ＶＢ３をＶ６、ＶＢ４をＶ７、ＶＣ２をＶ８、ＶＡ３をＶ９、ＶＡ４をＶ１０としたときに、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０を満たす。
　なお、上部電極と下部電極とを反転させてもよい。この場合には、不揮発性記憶素子は図２２（ｃ）を左右反転させたような特性を有することになる。
　［不揮発性記憶素子１００を４値メモリとして使用する方法］
　図２２（ｃ）において、電圧をＶＡ１よりも低くすれば、不揮発性記憶素子１７０は、もともとどのような抵抗状態にあったとしても、Ｓ２の状態となり、抵抗値はＲＭ１となる。また、電圧をＶＡ４よりも高くすれば、不揮発性記憶素子１７０は、もともとどのような抵抗状態にあったとしても、Ｓ４の状態となり、抵抗値はＲＭ２となる。Ｓ１の状態にするためには、Ｓ４の状態にあるときに電圧をＶＣ１（ＶＡ２＜ＶＣ１＜ＶＢ１）とすればよい。Ｓ３の状態にするためには、Ｓ２の状態にあるときに電圧をＶＣ２（ＶＢ４＜ＶＣ２＜ＶＡ３）とすればよい。かかる４つの状態（Ｓ１、Ｓ２、Ｓ３、Ｓ４）は、電圧が所定の範囲で変化しても抵抗値が変化しない状態（安定状態）である。すなわち、Ｓ１の状態にある場合には、電圧がＶＡ２より大きくＶＢ１より小さい範囲にあれば抵抗値がほとんど変化しない。Ｓ２の状態にある場合には、電圧がＶＢ３より小さい範囲にあれば抵抗値がほとんど変化しない。Ｓ３の状態にある場合には、電圧がＶＢ４より大きくＶＡ３より小さい範囲にあれば抵抗値がほとんど変化しない。Ｓ４の状態にある場合には、電圧がＶＢ２より大きい範囲にあれば抵抗値がほとんど変化しない。本実施形態では下部電極側と上部電極側とで電極材料が異なるため、Ｓ２とＳ４の状態は抵抗値が異なる。したがって、安定状態の抵抗値は４個存在する。これら４個の抵抗値を利用すれば、不揮発性記憶素子１７０を、４値の読み書きを安定して行うことができる不揮発性記憶素子として使用できる。
　本実施形態でも、第１実施形態や第２実施形態と同様の変形例が可能である。
　［変形例］
　図２３は、本発明の第４実施形態の変形例にかかる不揮発性記憶素子の断面の一例を示す模式図である。図２３に示すように、本実施形態の不揮発性記憶素子１８０は、基板１８１と、基板１８１上に形成された酸化物層１８２と、酸化物層１８２上に形成された下部電極層１８３（第１電極）と、下部電極層１８３の上に形成された第１の可変抵抗層１８４と、第１の可変抵抗層１８４の上に形成された第２の可変抵抗層１８５と、第２の可変抵抗層１８５の上に形成された上部電極層１７５（第２電極）とを備えている。
　本変形例では、下部電極層１８３と第１の可変抵抗層１８４とは直接接触しており、第１の可変抵抗層１８４と第２の可変抵抗層１８５とは直接接触しており、第２の可変抵抗層１８５と上部電極層１７５とは直接接触している。しかし、それぞれの間に別の層が介在していてもよい。
　本実施形態では、下部電極層１８３と上部電極層１８６とは同一の電極材料で構成されうる。
　第１の可変抵抗層１８４および第２の可変抵抗層１８５は、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のＴａ酸化物）を含んでおり、第２の可変抵抗層１８５の方が第１の可変抵抗層１８４よりも酸素含有率が高くなっている。かかる構成により、下部電極側の抵抗状態が変化する時の抵抗値の変化量は、上部電極側の抵抗状態が変化する時の抵抗値の変化量よりも小さくなる。可変抵抗層の酸素含有率を制御する方法は、第２実施形態と同様の方法を用いることができる。
　第１の可変抵抗層１８４および第２の可変抵抗層１８５は下方から上方に向けて水平断面が小さくなるようにテーパ状に形成されている。第１の可変抵抗層１８４と下部電極層１８３との接触面積（例えば１．５μｍ×１．５μｍ＝２．２５μｍ２）は、第２の可変抵抗層１８５と上部電極層１８６との接触面積（例えば０．５μｍ×０．５μｍ＝０．２５μｍ２）よりも大きくなっている。かかる構成により、下部電極側の抵抗状態が変化する時の電圧の絶対値は、上部電極側の抵抗状態が変化する時の電圧の絶対値よりも大きくなる。可変抵抗層をテーパ状に形成する方法は、第３実施形態と同様の方法を用いることができる。
　抵抗状態が変化する時の電圧と、抵抗値の変化量とを、下部電極側と上部電極側とで互いに異ならせることにより、不揮発性記憶素子１８０は図２２（ｃ）と同様の特性を有することになる。よって、４個の安定状態を利用して４値の読み書きを安定して行うことができる。
　なお、本変形例において、下部電極層１８３と上部電極層１８６とを異なる電極材料で構成してもよい。
　（第５実施形態）
　上述した第１実施形態乃至第４実施形態にかかる不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第５実施形態にかかる半導体装置は、第１実施形態にかかる不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
　［第５実施形態にかかる半導体装置の構成］
　図２４は、本発明の第５実施形態にかかる不揮発性記憶装置の構成を示すブロック図である。また、図２５は、図２４におけるＡ部の構成（４セル分の構成）を示す斜視図である。
　図２４に示すように、本実施の形態にかかる不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「２」、「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
　メモリアレイ２０２は、図２４および図２５に示すように、半導体基板の上に、該半導体基板の主面に平行な平面（第１の平面）内において互いに平行に形成された複数（ｍ本：ｍは自然数）のワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｍ（第１電極配線：以下、「ワード線ＷＬ１～ＷＬｍ」と表す）と、これらの複数のワード線ＷＬ１～ＷＬｍの上方にその半導体基板の主面に平行な平面（第２の平面）内において互いに平行に、しかも複数のワード線ＷＬ１～ＷＬｍに立体交差するように形成された複数（ｎ本：ｎは自然数）のビット線ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬｎ（第２電極配線：以下、「ビット線ＢＬ１～ＢＬｎ」と表す）とを備えている。
　また、これらの複数のワード線ＷＬ１～ＷＬｍと複数のビット線ＢＬ１～ＢＬｎとの立体交差点に対応してｍ行ｎ列のマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，…，Ｍ１１ｎ，Ｍ１２１，Ｍ１２２，Ｍ１２３，…，Ｍ１２ｎ，Ｍ１３１，Ｍ１３２，Ｍ１３３，…，Ｍ１３ｎ，…，Ｍ１ｍｎ（以下、「メモリセルＭ１１１～Ｍ１ｍｎ」と表す）が設けられている。添え字は、それぞれのメモリセルの位置を示す。すなわち、Ｍ１ｘｙと表した時、ｘはそのメモリセルが属する行の番号を示し、ｙはそのメモリセルが属する列の番号を示す。
　ここで、メモリセルＭ１１１～Ｍ１ｍｎは、第１実施形態にかかる不揮発性記憶素子に相当し、タンタル酸化物を含む可変抵抗層を有している。該不揮発性記憶素子は、対応するワード線とビット線との間に印加される電圧（電極配線間電圧）に応じて、対応するワード線とビット線との間の抵抗値（電極配線間抵抗値）を変化させる。電極配線間電圧は第１実施形態乃至第４実施形態の電極間電圧に相当する。電極配線間抵抗値は第１実施形態乃至第４実施形態の電極間抵抗値に相当する。該不揮発性記憶素子は、第１実施形態乃至第４実施形態と同様の構成であって、３つもしくは４つの安定状態を持ち、３値もしくは４値メモリとして機能する。なお、電極配線と可変抵抗層との間に別個の電極が配設されるか否かは任意である別個の電極が配設されない場合には、電極配線そのものが電極として機能する。ただし、本実施形態において、これらのメモリセルＭ１１１～Ｍ１ｍｎは、後述するように、電流抑制素子を備えている。
　なお、図２４におけるメモリセルＭ１１１～Ｍ１ｍｎは、図２５において符号Ｍ１ｘｙで示されている。
　アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１～Ｍ１ｍｎのうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
　制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
　行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ１～ＷＬｍのうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ１～ＢＬｎのうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
　また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「２」、「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
　［第５実施形態にかかる不揮発性記憶装置が備える不揮発性記憶素子の構成］
　図２６は、本発明の第５実施形態にかかる不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図２６では、図２５のＢ部における構成が示されている。
　図２６に示すように、本実施の形態にかかる不揮発性記憶装置が備える不揮発性記憶素子Ｍ１ｘｙは、銅配線である下部配線２１２（図２５におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図２５におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、電流抑制素子２１６と、内部電極２１５と、可変抵抗層２１４と、上部電極２１３とがこの順に積層されて構成されている。
　ここで、内部電極２１５、可変抵抗層２１４、および上部電極２１３は、図２、１６、１８、２１、２３に示した第１乃至４の実施形態にかかる不揮発性記憶素子における下部電極層、可変抵抗層、および上部電極層にそれぞれ相当する。したがって、可変抵抗層２１４は、第１乃至４の実施形態と同様な方法で形成されうる。
　電流抑制素子２１６は、ＴａＮである内部電極２１５を介して、可変抵抗層２１４と直列接続されており、電流抑制素子２１６と可変抵抗層２１４とは電気的に接続されている。この電流抑制素子２１６は、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ；金属－絶縁体－金属の意味）ダイオード又はＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ；金属－半導体－金属の意味）ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流抑制素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または－１Ｖ以下）で導通するように構成されている。
　なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
　［第５実施形態にかかる不揮発性記憶装置が備える不揮発性記憶素子の変形例の構成］
　本実施の形態にかかる不揮発性記憶装置が備える不揮発性記憶素子の構成は、図２６に示したものに限られるわけではなく、以下に示すような構成であってもよい。
　図２７（ａ）から（ｄ）は、本発明の第５実施形態にかかる不揮発性記憶装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
　図２７（ａ）には、図２６に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
　図２７（ｂ）には、図２６に示す構成と異なり、内部電極および電流抑制素子を備えていない構成が示されており、図２７（ｃ）には、さらに上部電極および下部電極を備えていない構成が示されている。
　また、図２７（ｄ）には、図２６に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されいる。
　なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。
　ここで、可変抵抗層２１４の上下を構成する各層が図２、１６、１８、２１、２３に示した第１乃至４の実施形態にかかる不揮発性記憶素子における下部電極層、可変抵抗層、および上部電極層にそれぞれ相当する。例えば図２７（ｃ）では、上部配線２１１と下部配線２１２が不揮発性記憶素子の上部電極層と下部電極層に相当する。また、図２７（ｄ）ではオーミック抵抗層２１８が不揮発性記憶素子の下部電極層に相当する。
　また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような電流抑制素子を備えない構成とすることが考えられる。
　以上のように、本実施の形態にかかる不揮発性記憶装置が備える不揮発性記憶素子については、種々の構成が考えられる。
　［多層化構造の不揮発性記憶装置の構成例］
　図２４および図２５に示した本実施の形態にかかる不揮発性記憶装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することができる。
　図２８は、本発明の多層化構造の不揮発性記憶装置が備えるメモリアレイの構成を示す斜視図である。図２８に示すように、この不揮発性記憶装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１ｘｙとを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
　なお、図２８に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
　このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
　なお、本発明における可変抵抗層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のタンタル酸化物を含む可変抵抗層を用いることによって、多層化構造の不揮発性記憶装置を容易に実現することが可能となる。
　本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
　（第６実施形態）
　第６実施形態にかかる不揮発性記憶装置は、第１乃至第４実施形態にかかる不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶部のものである。
　［第６実施形態にかかる不揮発性記憶装置の構成］
　図２９は、本発明の第６実施形態にかかる不揮発性記憶装置の構成を示すブロック図である。また、図３０は、図２９におけるＣ部の構成（２セル分の構成）を示す断面図である。
　図２９に示すように、本実施の形態にかかる不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「２」、「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
　メモリアレイ３０２は、半導体基板の上に、該半導体基板の主面に平行な平面（第１の平面）内において互いに平行に形成された複数（ｍ本：ｍは自然数）のワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｍ（第１電極配線：以下、「ワード線ＷＬ１～ＷＬｍ」と表す）と、これらの複数のワード線ＷＬ１～ＷＬｍの上方にその半導体基板の主面に平行な平面（第２の平面）内において互いに平行に、しかも複数のワード線ＷＬ１～ＷＬｍに立体交差するように形成された複数（ｎ本：ｎは自然数）のビット線ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬｎ（第２電極配線：以下、「ビット線ＢＬ１～ＢＬｎ」と表す）と、これらのワード線ＷＬ１～ＷＬｍおよびビット線ＢＬ１～ＢＬｎの交点（ｍ行ｎ列のマトリクス）に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，…，Ｔ１ｎ，Ｔ２１，Ｔ２２，Ｔ２３，…，Ｔ２ｎ，Ｔ３１，Ｔ３２，Ｔ３３，…，Ｔ３ｎ，…，Ｔｍｎ（以下、「トランジスタＴ１１～Ｔｍｎ」と表す）と、トランジスタＴ１１～Ｔｍｎと１対１に設けられた複数のメモリセルＭ２１１、Ｍ２１２，Ｍ２１３，…，Ｍ２１ｎ，Ｍ２２１，Ｍ２２２，Ｍ２２３，…，Ｍ２２ｎ，Ｍ２３１，Ｍ２３２，Ｍ２３３，…，Ｍ２３ｎ，…，Ｍ２ｍｎ（以下、「メモリセルＭ２１１～Ｍ２ｍｎ」と表す）とを備えている。添え字は、それぞれのとトランジスタやメモリセルの位置を示す。すなわち、ＴｘｙやＭ２ｘｙと表した時、ｘはそのメモリセルが属する行の番号を示し、ｙはそのメモリセルが属する列の番号を示す。
　また、メモリアレイ３０２は、ワード線ＷＬ１～ＷＬｍに平行して配列されている複数（ｍ本）のプレート線ＰＬ１，ＰＬ２，ＰＬ３，…，ＰＬｍ（以下、「ＰＬ１～ＰＬｍ」と表す）を備えている。
　図３０に示すように、ワード線ＷＬ１，ＷＬ２の上方にビット線ＢＬ１が配され、そのワード線ＷＬ１，ＷＬ２とビット線ＢＬ１との間に、プレート線ＰＬ１，ＰＬ２が配されている。
　ここで、メモリセルＭ２１１～Ｍ２ｍｎは、第１実施形態にかかる不揮発性記憶素子に相当し、タンタル酸化物を含む可変抵抗層を有している。より具体的には、図３０における不揮発性記憶素子Ｍ２ｘｙが、図２９におけるメモリセルＭ２１１～Ｍ２ｍｎに相当し、この不揮発性記憶素子Ｍ２ｘｙは、上部電極３１４、タンタル酸化物を含む可変抵抗層３１５、および下部電極３１６から構成されている。
　なお、図３０における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
　図２９に示すように、トランジスタＴ１１，Ｔ２１，Ｔ３１，…，Ｔｍ１のドレインはビット線ＢＬ１に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…，Ｔｍ２のドレインはビット線ＢＬ２に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…，Ｔｍ３のドレインはビット線ＢＬ３に、それぞれ接続されている。
　また、トランジスタＴ１１，Ｔ１２，Ｔ１３，…，Ｔ１ｎのゲートはワード線ＷＬ１に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…，Ｔ２ｎのゲートはワード線ＷＬ２に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…，Ｔ３ｎのゲートはワード線ＷＬ３に、それぞれ接続されている。
　さらに、トランジスタＴ１１～Ｔｍｎのソースはそれぞれ、メモリセルＭ２１１～Ｍ２ｍｎと接続されている。
　また、メモリセルＭ２１１，Ｍ２１２，Ｍ２１３，…，Ｍ２１ｎはプレート線ＰＬ１に、メモリセルＭ２２１，Ｍ２２２，Ｍ２２３，…，Ｍ２２ｎはプレート線ＰＬ２に、メモリセルＭ２３１，Ｍ２３２，Ｍ２３３，…，Ｍ２３ｎはプレート線ＰＬ３に、それぞれ接続されている。
　アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１～Ｍ２ｍｎのうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
　制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
　行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ１～ＷＬｍのうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ１～ＢＬｎのうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
　また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「２」、「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
　なお、１トランジスタ／１不揮発性記憶部の構成である第６実施形態の場合、第５実施形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流抑制素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
　また、第５実施形態の場合と同様に、本発明における可変抵抗層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
　さらに、第５実施形態の場合と同様に、タンタルおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態にかかる不揮発性記憶装置を容易に製造することができる。
　（第７実施形態）
　第７実施形態にかかる不揮発性半導体装置は、プログラム機能を有する第１乃至第４実施形態にかかる不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
　［不揮発性半導体装置の構成］
　図３１は、本発明の第７実施形態にかかる不揮発性半導体装置の構成を示すブロック図である。
　図３１に示すように、本実施の形態にかかる不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ　Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
　図３２は、本発明の第７実施形態にかかる不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図３３は、同じく救済アドレス格納レジスタの構成を示す断面図である。
　図３２および図３３に示すように、救済アドレス格納レジスタ４０８は、第１実施形態にかかる不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
　不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、可変抵抗層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１実施形態にかかる不揮発性記憶素子に相当する。
　なお、図３３において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
　本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
　［不揮発性半導体装置の動作例］
　次に、上述したように構成される本実施の形態にかかる不揮発性半導体装置の動作例について説明する。
　以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
　なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
　メモリブロックの検査の結果、不良セルが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良セルのアドレス情報を救済アドレス格納レジスタに格納する。
　このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える可変抵抗層の抵抗状態を高抵抗化または低抵抗化することによって行われる。可変抵抗層の高抵抗化または低抵抗化は、第１実施形態の場合と同様にして実現される。
　このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１実施形態の場合と同様、可変抵抗層の抵抗状態に応じた出力電流値を検出することにより行われる。
　このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
　以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良セルの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
　本実施の形態にかかる不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
　［不揮発性半導体装置の製造方法］
　次に、上述したように構成される本実施の形態にかかる不揮発性半導体装置の製造方法について説明する。
　図３４は、本発明の第７実施形態にかかる不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
　まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
　そして、Ｓ１０３で形成された第１配線の上に、可変抵抗層を形成する（Ｓ１０４）。この可変抵抗層の形成は、第１実施形態において説明したとおりに行われる。
　次に、可変抵抗層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
　以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および可変抵抗層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも可変抵抗層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
　また、第５実施形態の場合と同様に、本発明における可変抵抗層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
　なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
　本実施の形態のように、第１実施形態におけるタンタル酸化物を含む可変抵抗層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
　また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
　また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
　さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
　なお、本実施の形態では、第１実施形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第５および第６実施形態にかかる不揮発性記憶装置の不良セルに対する救済アドレス格納レジスタとして、第１実施形態における不揮発性記憶素子を用いることが可能である。
　また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
　（その他実施形態）
　第７実施形態にかかる不揮発性半導体装置が、第５実施形態にかかる不揮発性記憶装置を備えるような構成、すなわち、第５実施形態にかかるクロスポイント型の不揮発性記憶装置と第７実施形態にかかるＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
　この場合、第５実施形態にかかるクロスポイント型の不揮発性記憶装置および第７実施形態にかかるＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
　また、第７実施形態にかかる不揮発性半導体装置が、第６実施形態にかかる不揮発性記憶装置を備えるような構成、すなわち、第６実施形態にかかる１トランジスタ／１不揮発性記憶部構成の不揮発性記憶装置と第７実施形態にかかるＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
　この場合も、第６実施形態にかかる１トランジスタ／１不揮発性記憶部構成の不揮発性記憶装置および第７実施形態にかかるＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
　第５実施形態乃至第７実施形態において利用する不揮発性記憶素子は、第１実施形態のものに限られず、第２乃至第４実施形態のものであってもよい。
　本発明の不揮発性記憶素子は、必ずしも第１実施形態乃至第４実施形態の構成に限られず、他の構成であってもよい。（１）下部電極側と上部電極側とで電極材料を異ならせること、（２）下部電極側と上部電極側とで電極と可変抵抗層の接触面積を異ならせること、（３）下部電極側と上部電極側とで可変抵抗層の酸素含有量を異ならせること、をどのように組合せて用いてもよい。あるいは他の要素を利用して上下非対称の構造を実現してもよい。例えば、下部電極側と上部電極側とで可変抵抗層の材料を変えてもよいし、下部電極側と上部電極側とで電極の形状を変えてもよい。下部電極側と上部電極側とで抵抗状態が変化するときの電圧の絶対値あるいは抵抗値の変化量が異なるようにするものであれば、どのような方法で下部電極方と上部電極側とを非対称にしてもよい。
　本発明にかかる不揮発性記憶素子、不揮発性記憶装置および不揮発性半導体装置は、多値の読み書きを安定して行うことができる不揮発性記憶素子、および、これを用いた不揮発性記憶装置および不揮発性半導体装置として有用である。
　１０　素子
　１１、１２、１３、１４　電極
　１５　可変抵抗層
　１００、１１０、１５０、１７０、１８０　不揮発性記憶素子
　１０１、１１１、１５１、１７１、１８１　基板
　１０２、１１２、１５２、１７２、１８２　酸化物層
　１０３、１１３、１５３、１７３、１８３　下部電極層
　１０４、１５４、１７４　可変抵抗層
　１１４、１８４　第１の可変抵抗層
　１１５、１８５　第2の可変抵抗層
　１０５、１１６、１５５、１７５、１８６　上部電極層
　１１０　不揮発性記憶素子
　１５０　不揮発性記憶素子
　１５１　基板
　１５２　酸化物層
　２００　不揮発性記憶装置
　２０１　メモリ本体部
　２０２　メモリアレイ
　２０３　行選択回路／ドライバ
　２０４　列選択回路／ドライバ
　２０５　書き込み回路
　２０６　センスアンプ
　２０７　データ入出力回路
　２０８　アドレス入力回路
　２０９　制御回路
　２１１　上部配線
　２１２　下部配線
　２１３　上部電極
　２１４　可変抵抗層
　２１５　内部電極
　２１６　電流抑制素子
　２１７　下部電極
　２１８　オーミック抵抗層
　３００　不揮発性記憶装置
　３０１　メモリ本体部
　３０２　メモリアレイ
　３０３　行選択回路／ドライバ
　３０４　列選択回路
　３０５　書き込み回路
　３０６　センスアンプ
　３０７　データ入出力回路
　３０８　セルプレート電源
　３０９　アドレス入力回路
　３１０　制御回路
　３１４　上部電極
　３１５　可変抵抗層
　３１６　下部電極
　４００　不揮発性半導体装置
　４０１　半導体基板
　４０２　ＣＰＵ
　４０３　入出力回路
　４０４　論理回路
　４０５　アナログ回路
　４０６　ＢＩＳＴ回路
　４０７　ＳＲＡＭ
　４０８　救済アドレス格納レジスタ
　４０９　不揮発性記憶素子
　４１０　書き込み回路
　４１１　読み出し回路
　４１２　ラッチ回路
　ＷＬ１～ＷＬｍ　ワード線
　ＢＬ１～ＢＬｎ　ビット線
　Ｍ１１１～Ｍ１ｍｎ　メモリセル（不揮発性記憶素子）
　Ｍ２１１～Ｍ２ｍｎ　メモリセル（不揮発性記憶素子）
　Ｔ１１～Ｔｍｎ　トランジスタ

Claims (44)

  1. 　第１電極と、
    　第２電極と、
    　前記第１電極と前記第２電極との間に配設され前記第１電極を基準とする前記第２電極の電位である電極間電圧に基づいて可逆的に前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を変化させる可変抵抗層と、を備え、
    　前記可変抵抗層が酸素不足型の遷移金属酸化物を含み、
    　前記第１電極側と前記第２電極側とで非対称の構造を有し、
    　前記可変抵抗層の前記第１電極側と、前記可変抵抗層の前記第２電極側とが、それぞれ、低抵抗状態および高抵抗状態のいずれか一方を択一的にとることにより、
    　３個以上の互いに異なる電極間抵抗値において、電極間電圧が所定の範囲で変化しても電極間抵抗値が変化しない安定状態を取る、不揮発性記憶素子。
  2. 　前記酸素不足型の遷移金属酸化物がアモルファス構造を有する、請求項１に記載の不揮発性記憶素子。
  3. 　前記非対称の構造は、前記第１電極を構成する材料と前記第２電極を構成する材料とが異なることである、請求項１に記載の不揮発性記憶素子。
  4. 　前記非対称の構造は、前記第１電極近傍における前記可変抵抗層の酸素含有率と前記第２電極近傍における前記可変抵抗層の酸素含有率とが異なることである、請求項１に記載の不揮発性記憶素子。
  5. 　前記非対称の構造は、前記第１電極と前記可変抵抗層とが接触する部分の面積と前記第２電極と前記可変抵抗層とが接触する部分の面積とが異なることである、請求項１に記載の不揮発性記憶素子。
  6. 　請求項１に記載の不揮発性記憶素子と、
    　電極間電圧を制御する制御装置とを備え、
    　前記制御装置は、電極間抵抗値が少なくとも３個以上の抵抗値のいずれかを取るように、電極間抵抗値に応じて電極間電圧を異ならせることで、２値よりも多い情報を単一の前記不揮発性記憶素子に記憶させる、不揮発性記憶装置。
  7. 　前記第１電極および前記第２電極を構成する材料は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ｗ、Ｎｉ、ＴａＮからなる群より選択された一つの物質を含む、請求項１に記載の不揮発性記憶素子。
  8. 　前記第１電極および前記第２電極の一方がＷを含み他方がＰｔを含む、請求項７に記載の不揮発性記憶素子。
  9. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物である、請求項１に記載の不揮発性記憶素子。
  10. 　前記可変抵抗層に含まれる前記酸素不足型の遷移金属酸化物はタンタル酸化物であって、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されている、請求項１または４に記載の不揮発性記憶素子。
  11. 　前記可変抵抗層に含まれる前記酸素不足型の遷移金属酸化物はタンタル酸化物であって、当該タンタル酸化物をＴａＯｘと表した場合に、０．８≦ｘ≦１．９を満足するように構成されている、請求項１または４に記載の不揮発性記憶素子。
  12. 　Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、
    　電極間電圧をＶαとした時に電極間抵抗値がＲＬまたはＲＭとなり、
    　電極間電圧をＶβとした時に電極間抵抗値がＲＭまたはＲＨとなり、
    　電極間電圧をＶγとした時に電極間抵抗値がＲＬまたはＲＨとなるように構成されている、請求項１に記載の不揮発性記憶素子。
  13. 　Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ、ＲＨについて、
    　電極間電圧をＶ１とした時に電極間抵抗値がＲＭとなり、
    　その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＬとなり、
    　その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が上昇し、
    　その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＨとなり、
    　その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＬとなり、
    　その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が上昇するように構成されている、請求項１に記載の不揮発性記憶素子。
  14. 　Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、
    　電極間電圧をＶαとした時に電極間抵抗値がＲＬまたはＲＨとなり、
    　電極間電圧をＶβとした時に電極間抵抗値がＲＭまたはＲＨとなり、
    　電極間電圧をＶγとした時に電極間抵抗値がＲＬまたはＲＭとなるように構成されている、請求項１に記載の不揮発性記憶素子。
  15. 　Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ、ＲＨについて、
    　電極間電圧をＶ１とした時に電極間抵抗値がＲＨとなり、
    　その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＬとなり、
    　その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が上昇し、
    　その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭとなり、
    　その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＬとなり、
    　その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が上昇するように構成されている、請求項１に記載の不揮発性記憶素子。
  16. 　前記第１電極を構成する材料と前記第２電極を構成する材料とが異なる、請求項１２乃至１５に記載の不揮発性記憶素子。
  17. 　前記第１電極近傍における前記可変抵抗層の酸素含有率と前記第２電極近傍における前記可変抵抗層の酸素含有率とが異なる、請求項１２乃至１５に記載の不揮発性記憶素子。
  18. 　Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、
    　電極間電圧をＶαとした時に電極間抵抗値がＲＬまたはＲＭとなり、
    　電極間電圧をＶβとした時に電極間抵抗値がＲＭとなり、
    　電極間電圧をＶγとした時に電極間抵抗値がＲＭまたはＲＨとなるように構成されている、請求項１に記載の不揮発性記憶素子。
  19. 　Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ、ＲＨについて、
    　電極間電圧をＶ１とした時に電極間抵抗値がＲＭとなり、
    　その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が上昇し、
    　その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＨとなり、
    　その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭとなり、
    　その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＬとなり、
    　その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が上昇するように構成されている、請求項１に記載の不揮発性記憶素子。
  20. 　Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、
    　電極間電圧をＶαとした時に電極間抵抗値がＲＭまたはＲＨとなり、
    　電極間電圧をＶβとした時に電極間抵抗値がＲＭとなり、
    　電極間電圧をＶγとした時に電極間抵抗値がＲＬまたはＲＭとなるように構成されている、請求項１に記載の不揮発性記憶素子。
  21. 　Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ、ＲＨについて、
    　電極間電圧をＶ１とした時に電極間抵抗値がＲＭとなり、
    　その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＬとなり、
    　その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が上昇し、
    　その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭとなり、
    　その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が上昇し、
    　その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＨとなり、
    　その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が低下するように構成されている、請求項１に記載の不揮発性記憶素子。
  22. 　前記第１電極と前記可変抵抗層とが接触する部分の面積と前記第２電極と前記可変抵抗層とが接触する部分の面積とが異なる、請求項１８乃至２１に記載の不揮発性記憶素子。
  23. 　Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ１、ＲＭ２、ＲＨについて、
    　電極間電圧をＶαとした時に電極間抵抗値がＲＬまたはＲＭ１となり、
    　電極間電圧をＶβとした時に電極間抵抗値がＲＭ１またはＲＭ２となり、
    　電極間電圧をＶγとした時に電極間抵抗値がＲＭ２またはＲＨとなるように構成されている、請求項１に記載の不揮発性記憶素子。
  24. 　Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ１、ＲＭ２、ＲＨについて、
    　電極間電圧をＶ１とした時に電極間抵抗値がＲＭ１となり、
    　その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が上昇し、
    　その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＨとなり、
    　その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭ２となり、
    　その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＬとなり、
    　その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が上昇するように構成されている、請求項１に記載の不揮発性記憶素子。
  25. 　Ｖα＜Ｖβ＜ＶγおよびＶα＜０およびＶγ＞０およびＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ１、ＲＭ２、ＲＨについて、
    　電極間電圧をＶαとした時に電極間抵抗値がＲＭ２またはＲＨとなり、
    　電極間電圧をＶβとした時に電極間抵抗値がＲＭ１またはＲＭ２となり、
    　電極間電圧をＶγとした時に電極間抵抗値がＲＬまたはＲＭ１となるように構成されている、請求項１に記載の不揮発性記憶素子。
  26. 　Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０およびＲＬ＜ＲＭ１＜ＲＭ２＜ＲＨを満たすＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、ＲＬ、ＲＭ１、ＲＭ２、ＲＨについて、
    　電極間電圧をＶ１とした時に電極間抵抗値がＲＭ２となり、
    　その後、電極間電圧をＶ６よりも大きくＶ７よりも小さくした時に電極間抵抗値が低下し、
    　その後、電極間電圧をＶ８とした時に電極間抵抗値がＲＬとなり、
    　その後、電極間電圧をＶ９よりも大きくＶ１０よりも小さくした時に電極間抵抗値が上昇し、
    　その後、電極間電圧をＶ１０とした時に電極間抵抗値がＲＭ１となり、
    　その後、電極間電圧をＶ５よりも小さくＶ４よりも大きくした時に電極間抵抗値が上昇し、
    　その後、電極間電圧をＶ３とした時に電極間抵抗値がＲＨとなり、
    　その後、電極間電圧をＶ２よりも小さくＶ１よりも大きくした時に電極間抵抗値が低下するように構成されている、請求項１に記載の不揮発性記憶素子。
  27. 　前記第１電極を構成する材料と前記第２電極を構成する材料とが異なり、かつ前記第１電極と前記可変抵抗層とが接触する部分の面積と前記第２電極と前記可変抵抗層とが接触する部分の面積とが異なる、請求項２３乃至２６に記載の不揮発性記憶素子。
  28. 　前記第１電極近傍における前記可変抵抗層の酸素含有率と前記第２電極近傍における前記可変抵抗層の酸素含有率とが異なり、かつ前記第１電極と前記可変抵抗層とが接触する部分の面積と前記第２電極と前記可変抵抗層とが接触する部分の面積とが異なる、請求項２３乃至２６に記載の不揮発性記憶素子。
  29. 　第１の平面において互い平行に形成された複数の第１電極配線と、前記第１の平面に平行な第２の平面において互いに平行に且つ前記複数の第１電極配線と立体交差するように形成された複数の第２電極配線と、前記複数の第１電極配線と前記複数の第２電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えるメモリアレイを備え、
    　前記不揮発性記憶素子のそれぞれは、前記第１電極配線と前記第２電極配線との間に配設され、前記第１電極配線を基準とする前記第２電極配線の電位である電極配線間電圧に基づいて可逆的に前記第１電極配線と前記第２電極配線との間の抵抗値である電極配線間抵抗値を変化させる可変抵抗層とを備え、
    　前記可変抵抗層が酸素不足型の遷移金属酸化物を含み、
    　不揮発性記憶素子は前記第１電極配線側と前記第２電極配線側とで非対称の構造を有し、
    　３個以上の互いに異なる電極配線間抵抗値において、電極配線間電圧が所定の範囲で変化しても電極配線間抵抗値が変化しない安定状態を取る、
    　不揮発性記憶装置。
  30. 　前記不揮発性記憶素子のそれぞれは、前記第１電極配線と接続された第１電極と、前記第２電極配線と接続された第２電極とを備え、
    　前記可変抵抗層は、前記第１電極と前記第２電極との間に配設され、前記第１電極を基準とする前記第２電極の電位である電極間電圧に基づいて可逆的に前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を変化させるように構成されている、請求項２９に記載の不揮発性記憶装置。
  31. 　前記不揮発性記憶素子のそれぞれは、前記第１電極配線と前記第２電極配線との間に電流抑制素子を備えており、
    　当該電流抑制素子は、前記可変抵抗層と電気的に接続されている、請求項２９または３０に記載の不揮発性記憶装置。
  32. 　前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、請求項２９乃至３１のいずれかに記載の不揮発性記憶装置。
  33. 　半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
    　前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され、前記第１電極を基準とする前記第２電極の電位である電極間電圧に基づいて可逆的に前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を変化させる可変抵抗層とを備え、
    　前記可変抵抗層が酸素不足型の遷移金属酸化物を含み、
    　不揮発性記憶素子は前記第１電極配線側と前記第２電極配線側とで非対称の構造を有し、
    　３個以上の互いに異なる電極間抵抗値において、電極間電圧が所定の範囲で変化しても電極間抵抗値が変化しない安定状態を取る、
    　不揮発性記憶装置。
  34. 　半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
    　前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され、前記第１電極を基準とする前記第２電極の電位である電極間電圧に基づいて可逆的に前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を変化させる可変抵抗層とを備え、
    　前記可変抵抗層が酸素不足型の遷移金属酸化物を含み、
    　不揮発性記憶素子は前記第１電極配線側と前記第２電極配線側とで非対称の構造を有し、
    　３個以上の互いに異なる電極間抵抗値において、電極間電圧が所定の範囲で変化しても電極間抵抗値が変化しない安定状態を取る、
    　不揮発性半導体装置。
  35. 　請求項３４に記載の不揮発性半導体装置と、
    　請求項２９乃至３３のいずれかに記載の不揮発性記憶装置とを備える、不揮発性半導体装置。
  36. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物である、請求項１２乃至２８に記載の不揮発性記憶素子。
  37. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物であって、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されている、請求項１２乃至２８に記載の不揮発性記憶素子。
  38. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物であって、当該タンタル酸化物をＴａＯｘと表した場合に、０．８≦ｘ≦１．９を満足するように構成されている、請求項１２乃至２８に記載の不揮発性記憶素子。
  39. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物である、請求項２９乃至３３に記載の不揮発性記憶装置。
  40. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物であって、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されている、請求項２９乃至３３に記載の不揮発性記憶装置。
  41. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物であって、当該タンタル酸化物をＴａＯｘと表した場合に、０．８≦ｘ≦１．９を満足するように構成されている、請求項２９乃至３３に記載の不揮発性記憶装置。
  42. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物である、請求項３４又は３５に記載の不揮発性半導体装置。
  43. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物であって、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されている、請求項３４又は３５に記載の不揮発性半導体装置。
  44. 　前記酸素不足型の遷移金属酸化物はタンタル酸化物であって、当該タンタル酸化物をＴａＯｘと表した場合に、０．８≦ｘ≦１．９を満足するように構成されている、請求項３４又は３５に記載の不揮発性半導体装置。
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