JP2006203178A - 不揮発性メモリ抵抗体セル及びその製造方法 - Google Patents
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Abstract
【課題】 双極性パルスによる書き換え可能な非対称構造の不揮発性メモリ抵抗体セル及びその製造方法を提供する。
【解決手段】 製造方法は、ナノチップ１０４を備えた第１電極１０２の形成、ナノチップ１０４付近のメモリ抵抗体材料１０６の形成、及び、メモリ抵抗体材料１０６付近の第２電極１０８の形成を含み、その結果、メモリ抵抗体材料１０６は第１電極１０２と第２電極１０８の中間に位置する。通常、ナノチップ１０４は酸化イリジウム（ＩｒＯｘ）で形成され、底部寸法が約５０ｎｍ以下であり、突起高が５〜５０ｎｍの範囲であり、突起密度が１μｍ２当たり１００本を越える。一態様において、基板材料は、シリコン、酸化シリコン、窒化シリコン、もしくは貴金属である。Ｉｒの堆積には、有機金属化学的気相成長法（ＭＯＣＶＤ）を用いる。ＩｒＯｘナノチップは堆積したＩｒから成長する。
【選択図】 図１
【解決手段】 製造方法は、ナノチップ１０４を備えた第１電極１０２の形成、ナノチップ１０４付近のメモリ抵抗体材料１０６の形成、及び、メモリ抵抗体材料１０６付近の第２電極１０８の形成を含み、その結果、メモリ抵抗体材料１０６は第１電極１０２と第２電極１０８の中間に位置する。通常、ナノチップ１０４は酸化イリジウム（ＩｒＯｘ）で形成され、底部寸法が約５０ｎｍ以下であり、突起高が５〜５０ｎｍの範囲であり、突起密度が１μｍ２当たり１００本を越える。一態様において、基板材料は、シリコン、酸化シリコン、窒化シリコン、もしくは貴金属である。Ｉｒの堆積には、有機金属化学的気相成長法（ＭＯＣＶＤ）を用いる。ＩｒＯｘナノチップは堆積したＩｒから成長する。
【選択図】 図１
Description
本発明は、一般的に集積回路（ＩＣ）の製造に関し、特に、ナノチップ（ｎａｎｏｔｉｐ：超微小突起）を備えた電極を用いて製造されるメモリ抵抗体セルに関する。
半導体ＩＣメモリ装置は、製造コストが低く、高い性能を示すため、磁気メモリ装置に代わって登場した。ＩＣメモリ回路にはメモリセルアレイが繰り返し並んでおり、夫々のメモリセルは、２値情報（０または１）、または多値情報（例えば、００、０１、１０、１１の４値）のうち１つの状態を記憶する。このセルアレイは、ローデコーダー、カラムデコーダー、メモリセルアレイに書き込みを行う書き込み回路、正しいメモリセルを選択する制御回路、信号を増幅するセンスアンプといった支持回路と共に機能する。
従来のメモリ回路であるフリップフロップの出力は、２つの可能な電圧レベルのうち１つに対してのみ安定となるものであった。ＳＲＡＭ（静的ランダムアクセスメモリ）回路は、フリップフロップで情報を記憶する。そのため、情報は任意のメモリセルから無作為に読み出され（ランダムアクセスメモリ）、記憶されている情報は回路に電源が入っている限り無期限に保持される。
より最近開発されたメモリセルにＤＲＡＭ（動的ランダムアクセスメモリ）セルがある。ＤＲＡＭセルは、一般的にトランジスタとキャパシタから成る。キャパシタは電荷の形で情報を記憶し、トランジスタはキャパシタへのアクセスを提供する。キャパシタ電荷の固有のリークのために、ＤＲＡＭセルは頻繁な間隔で再書き込みまたはリフレッシュが必要である。
ＳＲＡＭメモリとＤＲＡＭメモリは、電源なしでは記憶された情報を保持することができない。そのため、これらは揮発性メモリと呼ばれるメモリの種類に属する。他のメモリの種類は不揮発性メモリと呼ばれ、電源が切られた後でも記憶された情報を保持する。
典型的な不揮発性メモリに強誘電体ランダムアクセスメモリ（ＦＲＡＭ：登録商標）がある。ＤＲＡＭセルと似て、ＦＲＡＭセルはアクセストランジスタと記憶キャパシタから成る。ＤＲＡＭとの違いは、ＦＲＡＭセルはキャパシタ誘電体に強誘電体を用いることであり、情報は強誘電体の分極状態として記憶される。強誘電体は、電界の印加により分極し、その分極寿命は１０年を超え得る。
最近の電気抵抗が可変な材料の開発によって、ＲＲＡＭ（抵抗ランダムアクセスメモリ：シャープ株式会社の登録商標）と呼ばれる新種の不揮発性メモリが登場した。ＲＲＡＭセルの基本構成要素は可変抵抗体である。可変抵抗体は、（２値メモリ回路では）高抵抗状態か低抵抗状態、もしくは（多値メモリ回路では）その中間の抵抗値の書き込みが可能である。ＲＲＡＭセルの異なる抵抗値はＲＲＡＭ回路に記憶されている情報を表す。ＲＲＡＭの利点は回路の単純さであり、その結果、装置の小型化や、不揮発性メモリ特性、本質的に安定したメモリ状態が実現できる。（特許文献１等参照）
抵抗が受動素子で、近くの電気素子に能動的に影響を及ぼすことがないために、基本的なＲＲＡＭセルは、可変抵抗体だけで形成することができ、クロスポイント型抵抗ネットワーク上に配置され、クロスポイント型メモリアレイを形成することが可能である。クロストークや寄生電流経路の発生を防止するため、ＲＲＡＭセルには更にダイオードを搭載することができる。この抵抗／ダイオードの組み合わせは、１Ｒ１Ｄ（もしくは１Ｄ１Ｒ）クロスポイント型メモリセルと呼ばれることがある。よりアクセスを良くするために、ＲＲＡＭにはＤＲＡＭやＦＲＡＭセルにあるようにアクセストランジスタを搭載することができ、この組み合わせは１Ｒ１Ｔ（もしくは１Ｔ１Ｒ）クロスポイント型メモリセルと呼ばれることがある。
ＲＲＡＭの抵抗状態は、構造状態、分極状態、磁化状態といった様々な技術によって実現することができる。カルコゲニド（Ｃｈａｌｃｏｇｅｎｉｄｅ）合金は、構造状態のＲＲＡＭ装置の一例である。カルコゲニド合金は２つの異なる安定した可逆的な構造相を呈することができる。すなわち１つは、高い電気抵抗を有するアモルファス相であり、もう１つは、低い電気抵抗を有する多結晶相である。電流パルスによって生じる抵抗加熱は、カルコゲニド物質を相変化させることができる。分極状態の一例として、ポリマーメモリ素子がある。ポリマーメモリ素子の抵抗状態は、ポリマー分子の分極配向によって決まる。ポリマーメモリ素子の分極は、電界を印加することで書き換えることができる。
従来のメモリ抵抗体のＲＲＡＭセルは、平らな金属の上部電極と下部電極を用いて形成されている。両電極間の電界強度と電流密度は一般に極めて均一である。更にこれらの装置の物理的構造は一般にかなり対称型である。この対称型のセル構造と均一な電界強度により、メモリ状態が単極スイッチングで変更されるようになっている。すなわち、異なるパルス幅をもつ単極電気パルスによって、抵抗体に高抵抗状態もしくは低抵抗状態が可逆的に書き込まれる。それゆえ、消費電力はＩＶ（電流電圧積）に等しい。書き換えには比較的高い電流密度が必要となり、その電流密度は、最も小さいサイズのＭＯＳトランジスタの電流容量よりも高いこともある。市販用として実用的に使う場合は、ＲＲＡＭメモリ状態は双極性電気パルスを使ってスイッチできることが望ましい。これまでこの問題に対する１つの解決策は、物理的に非対称なセルを作ることであった。もう１つの解決策は、メモリ抵抗体材料を組み立て、メモリ抵抗体に均一でない電界強度を作ることであった。しかし、これらの解決法は、特別な製造工程を必要とする。
省電力で高密度、大規模な用途に適した、不揮発性メモリ抵抗体セルが製造できることが望ましい。
単極性パルスだけでなく双極性パルスを使った書き換えが可能な不揮発性メモリ抵抗体セルを従来のＣＭＯＳプロセスを用いて実際に製造できることが望ましい。
本発明は上記問題点に鑑みてなされたものであり、その目的は、単極性パルスだけでなく双極性パルスを使った書き換えが可能な非対称構造の不揮発性メモリ抵抗体セルを提供する点にある。
本発明は、一方の電極がメモリ抵抗体材料中に向かって突出するナノチップで形成されているメモリ抵抗体セルに関する。このナノチップは電導性があり、不均一な電界を作り出す非対称型の電極構造を形成する。不均一電界によって、双極性スイッチングの特性が促進される。ナノチップでの電界は平均的な電界よりもずっと高い。そのため、抵抗の書き込みには、低電圧で弱い電気パルスを用いることができる。
したがって、ナノチップ電極不揮発性メモリ抵抗体セルの製造方法は、ナノチップ付第１電極を形成する工程と、ナノチップに隣接するメモリ抵抗体材料を形成する工程と、メモリ抵抗体材料に隣接する第２電極を形成する工程とを備え、それによりメモリ抵抗体材料が第１電極と第２電極の間に位置することを特徴とする。通常、ナノチップは酸化イリジウム（ＩｒＯｘ）でできており、突起底部の寸法が約５０ｎｍ以下であり、突起高が５〜５０ｎｍの範囲であり、突起密度が１μｍ２当たり１００本を越える。
一態様において、基板材料はシリコン、酸化シリコン、窒化シリコンや貴金属である。本明細書は以下に、Ｉｒを堆積させるために用いる有機金属化学的気相成長法（ＭＯＣＶＤ）の詳細を述べる。ＩｒＯｘナノチップは堆積したＩｒから成長される。また、別の態様において、耐熱金属膜が基板上に形成され、ＩｒＯｘナノチップは耐熱金属上に堆積したＩｒから成長される。メモリ抵抗体材料は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）材料といった従来の材料が利用可能である。
一態様において、第１電極はメモリセルの下部電極であり、メモリ抵抗体材料は下部電極と下部電極のナノチップの上に等角的（ｃｏｍｆｏｒｍａｌｌｙ）に堆積する。次に、メモリ抵抗体材料は平坦化され、上部（第２）電極はメモリ抵抗体材料の上に形成される。上部電極は、Ｐｔや耐熱金属、耐熱金属の酸化物、耐熱金属の窒化物、もしくはＡｌといった従来の材料で形成される。
上述の製造方法、ナノチップ電極、不揮発性メモリ抵抗体セルについての更なる詳細は以下で述べる。
以下、本発明に係る不揮発性メモリ抵抗体セル及びその製造方法、並びに、本発明に係る不揮発性メモリ抵抗体セルの記憶状態を変更する記憶状態変更方法について、図面を参照して詳細に説明する。
図１は、ナノチップ電極を備えた不揮発性メモリ抵抗体セルの部分断面図である。メモリセル１００は、ナノチップ１０４が付いた第１電極１０２を備える。メモリ抵抗体材料１０６はナノチップ１０４に隣接している。第２電極１０８はメモリ抵抗体材料１０６に隣接している。より具体的に言えば、メモリ抵抗体材料１０６は、第１電極１０２と第２電極１０８の間に位置する。メモリ抵抗体材料はいくつかの異なる配置が可能である。概して、メモリ抵抗体材料１０６は、ナノチップ１０４の上、ナノチップ１０４の周囲と上、ナノチップ１０４の間と上にある。図１に示されている配置はこれらすべての記述を満たしているが、セル１００の他の実施例は以下に示す。
ここでは、「ナノチップ」（ｎａｎｏｔｉｐ：超微小突起）という語は、特定の物理的特徴、形状、大きさに限定することを意図していない。ナノチップは、代わりにナノロッド、ナノチューブ、ナノワイヤと考えてもよい。いくつかの態様（図示せず）においては、ナノチップは中空構造であってもよい。また別の態様（図示せず）においては、ナノチップは複数の先端を持った形状であってもよい。
図２は、図１のセルの要部断面図であり、数本のナノチップの詳細を表している。第１電極ナノチップ１０４は、約５０ｎｍ以下の突起底部寸法２００を有する。第１電極ナノチップ１０４は、５〜５０ｎｍの範囲の突起高２０２を有する。通常、ナノチップの密度は、１μｍ２当たり１００本を越える。すなわち、第１電極１０２の表面部分の１平方ミクロンから成長されるナノチップの数は、通常１００を超える。通常、ナノチップの密度が高ければ高いほど、（定電圧パルスの印加を想定した）メモリ抵抗体材料における高抵抗状態と低抵抗状態の差がより大きくなる。
一態様において、第１電極ナノチップ１０４は酸化イリジウム（ＩｒＯｘ）で形成される。「ｘ」の値が２の場合、Ｉｒ（イリジウム）は完全に酸化されており、「ｘ」の値が０に近いほど、Ｉｒの酸化は不完全である。本実施形態においてはＩｒＯｘナノチップを用いて説明しているが、ナノチップが他の遷移金属の導電性酸化物で形成されるのも好ましい実施形態である。
図１に示すように、いくつかの態様においてメモリセル１００は更に、シリコン、酸化シリコン、窒化シリコン、貴金属といった材料から形成される基板１１０を備える。第１電極１０２は、基板１１０に隣接して（上に）形成される。
図３は図１のメモリセルの第１の別実施例の部分断面図である。いくつかの態様において、メモリセル１００は、基板１１０を備え、その基板１１０と第１電極１０２の間には耐熱金属膜３００を備える。
図１において、メモリ抵抗体材料１０６は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移酸化金属、モット絶縁体、高温超電導体（ＨＴＳＣ）材料といった材料である。メモリ抵抗体材料１０６として、メモリ抵抗特性を示すのであれば他の材料を用いても本発明は実現可能であるので、メモリ抵抗体材料１０６は必ずしもここに挙げた材料に限定されるものではない。
第１電極ナノチップ１０４には夫々先端１１２がある。図に示すとおり、メモリ抵抗体材料１０６には、第１電極ナノチップの先端１１２と第２電極１０８との間に３０〜２００ｎｍの厚さ１１４がある。第２電極１０８はＰｔ、耐熱金属、耐熱金属の酸化物、耐熱金属の窒化物、もしくはＡｌといった材料である。しかし、第２電極１０８が他の材料であったとしてもメモリセル１００は実現可能である。
図４はナノチップ電極メモリセルの第２の別実施例の要部断面図である。この別実施例では、メモリセル材料１０６はナノチップ１０４の「上に」存在する。材料４００は材料１０６とは異なるメモリ抵抗体材料、またはメモリ抵抗特性を持たない誘電体である。図５はナノチップ電極メモリセルの第三の別実施例の要部断面図である。この別実施例では、メモリセル材料１０６はナノチップ１０４の間に存在する。材料５００は材料１０６とは異なるメモリ抵抗体材料、もしくはメモリ抵抗特性を持たない誘電体である。一態様において、材料５００は結晶化したＩｒである。
〈機能説明〉
図６及び図７ではナノチップ電極不揮発性メモリ抵抗体ＲＲＡＭセルの製造工程を表している。図に示すとおり、下部電極は酸化イリジウムナノチップから成る。このメモリ抵抗体は説明の簡潔のためにＣＭＲと記載している。上部電極は、ＰｔやＴｉＮ等の非酸化性耐熱金属もしくは耐熱金属の化合物でできている。
図６及び図７ではナノチップ電極不揮発性メモリ抵抗体ＲＲＡＭセルの製造工程を表している。図に示すとおり、下部電極は酸化イリジウムナノチップから成る。このメモリ抵抗体は説明の簡潔のためにＣＭＲと記載している。上部電極は、ＰｔやＴｉＮ等の非酸化性耐熱金属もしくは耐熱金属の化合物でできている。
電圧が２つの電極間に印加された時、非常に高い電界強度がＩｒＯｘナノチップの先端に発生する。正電圧パルスが上部電極に印加される時、高電荷密度がＩｒＯｘナノチップからメモリ抵抗体へ注入される。そのため、ＩｒＯｘナノチップ近傍のＣＭＲは高抵抗相に変化する。負電圧パルスが上部電極に印加された時、ＩｒＯｘナノチップ上の高い電界強度によってナノチップ近傍のＣＭＲは低抵抗相のＣＭＲに変換される。
図８は、ナノチップの先端の詳細画像を示した走査電子顕微鏡（ＳＥＭ）の写真である。ＩｒＯｘナノチップには数ｎｍ程度の直径のとがった先端があるので、たとえ電極に印加された電圧パルスの振幅が比較的小さくても、高い電界強度がナノチップの先端部分で生じる。また、電流は均一には流れない。そのため、不揮発性メモリ装置の書き換え電力は非常に低い。ナノチップのサイズ（直径）は約５０ｎｍであるが、そのサイズはナノチップの生成工程中の変化によって調節できる。ＩｒＯｘナノチップの高さは、通常５ｎｍから５０ｎｍであるが、１００ｎｍの高さも可能である。ＩｒＯｘナノチップの密度は、通常１μｍ２当たり１００本を越えるが、１μｍ２当たり３０００本を越える密度も可能である。直径がディープサブミクロンの領域となるデバイスサイズに対して、均質なデバイス特性が得られる。
ＩｒＯｘナノチップの生成方法の一つとして、Ｔｉの薄い層をシリコン基板に堆積させ、ＩｒＯｘナノチップの縦方向の配置を整える方法がある。ＩｒＯｘナノチップは、メチルシクロペンタジエニル（１，５−シクロオクタジエン）イリジウム［（Ｍｅｔｈｙｌｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ）（１，５−ｃｙｃｌｏｏｃｔａｄｉｅｎｅ）ｉｒｉｄｉｕｍ］を原材料として用い、温度３５０℃、酸素圧１０〜５０ｔｏｒｒの条件の下で、ＭＯＣＶＤ法によって生成する。ナノチップの密度と高さは副層のチタンの膜厚、堆積圧、温度、時間によって調節できる。
ＩｒＯｘナノチップの生成の後は、抵抗体メモリセルの製造には従来の方法を用いることができる。ＰＣＭＯやその他モット絶縁体材料といったメモリ材料の膜を堆積させる。メモリ抵抗体材料の厚さは通常５０ｎｍから２００ｎｍの範囲である。ウエーハは、上部電極を堆積する前に、化学機械研磨（ＣＭＰ）プロセスを用いて平坦化される。ＣＭＰ後のＩｒＯｘナノチップの先端から上部電極の下面までのメモリ抵抗体材料の厚さは、通常３０ｎｍから２００ｎｍである。ハードマスクとフォトレジストを用いて、上部電極、メモリ抵抗体材料、ＩｒＯｘとＴｉの下部電極をフィールド領域から選択的にエッチングする。図７に示すように、更なる酸化シリコンの堆積、ＣＭＰによる平坦化に続いて、例えば膜厚１０ｎｍ〜５０ｎｍの窒化シリコンもしくは酸化アルミニウムでできた保護膜を堆積させる。窒化シリコンまたは酸化アルミニウム保護膜は図７では示していない。
図９は、ＩｒＯｘナノチップ形成の初期段階のＳＥＭ写真である。数本の孤立したナノチップしか見られない。
図１０は、完全に形成されたＩｒＯｘナノチップのＳＥＭ写真である。高い密度で縦に並んだナノチップが示されている。
図１１は、ナノチップ電極不揮発性メモリ抵抗体セルの製造方法を表したフローチャートである。製造方法はわかりやすいように付番されたステップのシーケンスとして記載されているが、特に明示されている以外は、各ステップの実行順序は当該付番によって順序付けされるものではない。これらのステップは省略されたり、平行して行われたり、順序の厳守を要件とせずに行われることもある。製造方法の詳細は、上記図１〜図１０の説明内容により分かりやすく記述している。製造方法はステップ１１００から始まる。
ステップ１１０４ではナノチップ付第１電極を形成する。ステップ１１０６ではナノチップ付近のメモリ抵抗体材料を形成する。より明確には、ステップ１１０６ではナノチップ周辺、ナノチップの上、ナノチップ間のメモリ抵抗体材料を形成する。ステップ１１０８ではメモリ抵抗体材料付近の第２電極を形成する。このためメモリ抵抗体材料は第１電極と第２電極の間に位置することになる。
ステップ１１０４について、形成されたナノチップの突起底部の寸法は約５０ｎｍ以下であり、突起高は５〜５０ｎｍの範囲であり、突起密度は１μｍ２当たり１００本を越える。通常ナノチップは酸化イリジウムから成る。
一態様において、ステップ１１０２ではシリコン、酸化シリコン、窒化シリコン、貴金属といった材料から成る基板を提供する。次に、ステップ１１０４におけるＩｒＯｘナノチップの形成にはサブステップがある。ステップ１１０４ａではメチルシクロペンタジエニル（１，５−シクロオクタジエン）前駆体を供給する。ステップ１１０４ｂでは、金属・有機化学気相成長法（ＭＯＣＶＤ）を用いてＩｒを堆積させる。ステップ１１０４ｃでは堆積したＩｒからＩｒＯｘナノチップを形成する。ステップ１１０４ｄでは約３５０℃の温度でＩｒを堆積させ、ステップ１１０４ｅでは１０〜５０ｔｏｒｒの範囲の酸素圧の下でＩｒを堆積させる。
本発明方法の別実施例として、ステップ１１０３では基板上に耐熱金属膜を形成する。その時、ステップ１１０４ｂでのＭＯＣＶＤ法を用いたＩｒの堆積には、耐熱金属膜上へのＩｒの堆積も含まれる。
一態様において、ステップ１１０６におけるナノチップ付近のメモリ抵抗体材料の形成には、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移酸化金属、モット絶縁体、高温超電導体（ＨＴＳＣ）材料といったメモリ抵抗体材料の形成が含まれる。別の態様において、ステップ１１０４では先端のあるナノチップを有する下部電極を形成する。ステップ１１０６にはサブステップがある。ステップ１１０６ａではナノチップ付下部電極上にメモリ抵抗体材料を等角的に堆積させる。ステップ１１０６ではメモリ抵抗体材料を平坦化する。次に、ステップ１１０８ではメモリ抵抗体材料上に上部電極を形成する。
一態様において、ステップ１１０６ａではナノチップ上に５０〜２００ｎｍの範囲の厚さでメモリ抵抗体材料を等角的に堆積させる。ステップ１１０６ｂでは、ナノチップの先端と上部電極の間に、３０〜２００ｎｍの範囲の厚さを残して、メモリ抵抗体材料を平坦化する。
一態様において、ステップ１１０８における上部電極の形成にはサブステップがある。ステップ１１０８ａでは上部電極材料を等角的に堆積させる。ステップ１１０８ｂではその上部電極材料、メモリ抵抗体材料、下部電極の選択エッチングを行う。ステップ１１１０ではメモリセル付近の保護膜を形成する（図７参照）。第２（上部）電極はＰｔ、耐熱金属、耐熱金属の酸化物、耐熱金属の窒化物もしくはＡｌといった材料から成る。
図１２はメモリ抵抗体セルの記憶状態変更方法を表すフローチャートである。この方法は、ステップ１２００から始まる。ステップ１２０２では、第２電極、メモリ抵抗体材料、メモリ抵抗体材料に隣接するナノチップ付第１電極を供給する。ステップ１２０４では第２電極に電圧パルスを供給する。ステップ１２０６ではナノチップ近傍の（メモリ抵抗体材料に）電界を形成する。ステップ１２０８では、その電界に応じてメモリ抵抗体材料の抵抗特性を生成する。高抵抗状態は低抵抗状態の１０００〜１００，０００倍の抵抗値を取り得る。
双極性スイッチングの一態様において、ステップ１２０４で第２（上部）電極にパルス幅の狭い正電圧パルスを供給すると、ステップ１２０８でメモリ抵抗体材料が高抵抗状態となる。別の態様において、ステップ１２０４でパルス幅の狭い負電圧パルスを供給すると、ステップ１２０８で低抵抗状態となる。通常ステップ１２０４では、１．５〜７Ｖの範囲の絶対電圧値（正または負）と、１〜５００ｎｓの範囲の狭いパルス幅を有するパルスを供給する。
これとは逆に、本発明の単極性スイッチングの態様では、ステップ１２０４でパルス幅の狭いパルスを供給すると上記のとおり高抵抗状態となるが、第２電極に、１．５〜７Ｖの範囲の電圧値と１〜１０ｍｓの範囲の長いパルス幅の正電圧パルスを供給すると、ステップ１２０８ではパルス幅の長い正パルスに応じてメモリ抵抗体材料は低抵抗状態となる。
上記のステップでは、ナノチップが第１電極から形成され、パルスが第２電極に印加される処理を表している。逆に、パルスは、セルが１Ｒ１Ｄ型セルとして機能するよう第１電極に印加することも可能である。第１電極に印加された負のパルスは、第２電極に印加された正のパルスと同じメモリ抵抗特性を生成する。同様に、第１電極に印加された正のパルスは第２電極に印加された負のパルスと同じメモリ抵抗特性を生成する。
上述したように、ステップ１２０２で形成されたナノチップは、ＩｒＯｘであり、突起底部の寸法が約５０ｎｍ以下であり、突起高が５〜５０ｎｍの範囲であり、突起密度が１μｍ２当たり１００本を越える。メモリ抵抗体材料は、ＰＣＭＯ、ＣＭＲ膜、遷移酸化金属、モット絶縁体、もしくは高温超電導体（ＨＴＳＣ）材料である。第２電極材料は、Ｐｔ、耐熱金属、耐熱金属の酸化物、耐熱金属の窒化物もしくはＡｌである。更に、メモリ抵抗体材料は通常、ナノチップの先端と第２電極との間に、３０〜２００ｎｍの範囲の厚さを有する。
以上、ナノチップ電極を備えたメモリ抵抗体セル、及びこれに対応する製造工程につき説明した。具体的な材料と製造の詳細は本発明の説明を補助する例としてすでに挙げられている。しかしながら、本発明は単にこれらの例に限られるものではない。本発明の他の実施例及び実施形態は、本技術分野の当業者によって想起されるであろう。
本発明は、不揮発性半導体記憶装置に利用可能であり、特に、２つの電極間にメモリ抵抗体が挟持された構造の不揮発性メモリ抵抗体セルを備えた不揮発性半導体記憶装置に有効である。
１００ ：不揮発性メモリ抵抗体セル
１０２ ：第１電極
１０４ ：ナノチップ
１０６ ：メモリ抵抗体材料
１０８ ：第２電極
１１０ ：基板
１１２ ：ナノチップの先端
１１４ ：厚さ
２００ ：ナノチップの底部寸法
２０２ ：ナノチップの高さ
３００ ：耐熱金属膜
４００ ：材料
５００ ：材料
１０２ ：第１電極
１０４ ：ナノチップ
１０６ ：メモリ抵抗体材料
１０８ ：第２電極
１１０ ：基板
１１２ ：ナノチップの先端
１１４ ：厚さ
２００ ：ナノチップの底部寸法
２０２ ：ナノチップの高さ
３００ ：耐熱金属膜
４００ ：材料
５００ ：材料
Claims (39)
- ナノチップ（ｎａｎｏｔｉｐ：超微小突起）を備えた第１電極を形成する工程と、
前記ナノチップに隣接するメモリ抵抗体材料を形成する工程と、
前記メモリ抵抗体材料に隣接する第２電極を形成する工程と、を備え、
前記メモリ抵抗体材料が前記第１電極と前記第２電極の間に位置することを特徴とする不揮発性メモリ抵抗体セルの製造方法。 - 前記第１電極を形成する工程において、約５０ｎｍ以下の底部寸法を有する前記ナノチップを形成することを特徴とする請求項１に記載の不揮発性メモリ抵抗体セルの製造方法。
- 前記第１電極を形成する工程において、５〜５０ｎｍの範囲の高さを有する前記ナノチップを形成することを特徴とする請求項１に記載の不揮発性メモリ抵抗体セルの製造方法。
- 前記第１電極を形成する工程において、１μｍ２当たり１００本を越える密度で前記ナノチップを形成することを特徴とする請求項１に記載の不揮発性メモリ抵抗体セルの製造方法。
- 前記第１電極を形成する工程が、酸化イリジウム（ＩｒＯｘ）ナノチップを形成する工程を有することを特徴とする請求項１に記載の不揮発性メモリ抵抗体セルの製造方法。
- シリコン、酸化シリコン、窒化シリコン、及び貴金属を含むグループから選択される材料から形成された基板を提供する工程を備え、
前記ＩｒＯｘナノチップを形成する工程が、メチルシクロペンタジエニル（１，５−シクロオクタジエン）前駆体を供給する工程、有機金属化学的気相成長法（ＭＯＣＶＤ）を用いてＩｒを堆積させる工程、及び、前記堆積したＩｒからＩｒＯｘナノチップを生成する工程を有することを特徴とする請求項５に記載の不揮発性メモリ抵抗体セルの製造方法。 - 前記ＩｒＯｘナノチップを形成する工程が、約３５０℃の温度で前記Ｉｒを堆積させる工程と、１０〜５０ｔｏｒｒの範囲の酸素圧で前記Ｉｒを堆積させる工程を有することを特徴とする請求項６に記載の不揮発性メモリ抵抗体セルの製造方法。
- 前記基板上に耐熱金属膜を形成する工程を備え、
前記ＭＯＣＶＤ法を用いてＩｒを堆積させる工程において、前記耐熱金属膜上にＩｒを堆積させることを特徴とする請求項６に記載の不揮発性メモリ抵抗体セルの製造方法。 - 前記メモリ抵抗体材料を形成する工程において、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）材料を含むグループから選択されるメモリ抵抗体材料を形成することを特徴とする請求項１に記載の不揮発性メモリ抵抗体セルの製造方法。
- 前記第１電極を形成する工程が、先端を有する前記ナノチップを備えた下部電極を形成する工程を備え、
前記メモリ抵抗体材料を形成する工程が、前記ナノチップを備えた下部電極上に前記メモリ抵抗体材料を等角的（ｃｏｍｆｏｒｍａｌｌｙ）に堆積させる工程、及び、前記メモリ抵抗体材料を平坦化させる工程を有し、
前記第２電極を形成する工程が、前記メモリ抵抗体材料上に上部電極を形成する工程を有することを特徴とする請求項１に記載の不揮発性メモリ抵抗体セルの製造方法。 - 前記メモリ抵抗体材料を等角的に堆積させる工程が、メモリ抵抗体材料を５０〜２００ｎｍの範囲の厚さで前記ナノチップ上に等角的に堆積させる工程を備え、
前記メモリ抵抗体材料を平坦化させる工程において、前記ナノチップと前記上部電極の間に３０〜２００ｎｍの範囲で、前記メモリ抵抗体材料の厚さを残すことを特徴とする請求項１０に記載の不揮発性メモリ抵抗体セルの製造方法。 - 前記上部電極を形成する工程が、上部電極材料を等角的に堆積させる工程と、前記上部電極材料、メモリ抵抗体材料、及び、前記下部電極を選択エッチングする工程を備え、更に、前記メモリセル付近に保護膜を形成する工程を有することを特徴とする請求項１０に記載の不揮発性メモリ抵抗体セルの製造方法。
- 前記第２電極を形成する工程において、Ｐｔ、耐熱金属、耐熱金属の酸化物、耐熱金属の窒化物、及びＡｌを含むグループから選択される材料から第２電極を形成することを特徴とする請求項１に記載の不揮発性メモリ抵抗体セルの製造方法。
- 前記メモリ抵抗体材料を形成する工程において、前記ナノチップ付近、すなわち、前記ナノチップの周囲、前記ナノチップの上、前記ナノチップの間に、前記メモリ抵抗体材料を形成することを特徴とする請求項１に記載の不揮発性メモリ抵抗体セルの製造方法。
- メモリ抵抗体セルの記憶状態を変更する記憶状態変更方法であって、
第２電極、メモリ抵抗体材料、及び、前記メモリ抵抗体材料に隣接する、ナノチップ（ｎａｎｏｔｉｐ：超微小突起）を備えた第１電極を有してなるメモリ抵抗体セルを供給する工程、
前記第２電極に電圧パルスを供給する工程、
前記ナノチップ近傍に電界を生成する工程、及び、
前記電界に応じて、前記メモリ抵抗体材料の抵抗特性を生成する工程を有することを特徴とする記憶状態変更方法。 - 前記第２電極に電圧パルスを供給する工程が、パルス幅の狭い正電圧パルスを供給する工程を有し、
前記メモリ抵抗体材料に抵抗特性を生成する工程において、高抵抗状態を生成することを特徴とする請求項１５に記載の記憶状態変更方法。 - 前記第２電極に電圧パルスを供給する工程が、パルス幅の狭い負電圧パルスを供給する工程を有し、
前記メモリ抵抗体材料に抵抗特性を生成する工程において、低抵抗状態を生成することを特徴とする請求項１６に記載の記憶状態変更方法。 - 前記第２電極に電圧パルスを供給する工程が、パルス幅の広い正電圧パルスを供給する工程を有し、
前記メモリ抵抗体材料に抵抗特性を生成する工程において、低抵抗状態を生成することを特徴とする請求項１６に記載の記憶状態変更方法。 - 前記抵抗特性を生成する工程において、前記低抵抗状態に比べ１０００〜１００，０００倍の範囲で抵抗値が大きい高抵抗状態を生成することを特徴とする請求項１５に記載の記憶状態変更方法。
- 前記正電圧パルスを供給する工程と前記負電圧パルスを供給する工程において、１．５〜７Ｖの範囲の絶対電圧値と、１〜５００ｎｓの範囲の狭いパルス幅を備えた電圧パルスを供給することを特徴とする請求項１７に記載の記憶状態変更方法。
- 前記パルス幅の広い正電圧パルスを供給する工程において、１．５〜７Ｖの範囲の電圧値と１〜１０ｍｓの範囲のパルス幅とを備えた電圧パルスを供給することを特徴とする請求項１８に記載の記憶状態変更方法。
- 前記メモリ抵抗体セルを供給する工程において、約５０ｎｍ以下の底部寸法を有する前記ナノチップを備えた前記第１電極を供給することを特徴とする請求項１５に記載の記憶状態変更方法。
- 前記メモリ抵抗体セルを供給する工程において、５〜５０ｎｍの範囲の高さを有する前記ナノチップを備えた前記第１電極を供給することを特徴とする請求項１５に記載の記憶状態変更方法。
- 前記メモリ抵抗体セルを供給する工程において、１μｍ２当たり１００本を越える密度を有する前記ナノチップを備えた前記第１電極を供給することを特徴とする請求項１５に記載の記憶状態変更方法。
- 前記メモリ抵抗体セルを供給する工程において、酸化イリジウム（ＩｒＯｘ）ナノチップを備えた前記第１電極を供給することを特徴とする請求項１５に記載の記憶状態変更方法。
- 前記メモリ抵抗体セルを供給する工程において、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）材料を含むグループから選択されるメモリ抵抗体材料を形成することを特徴とする請求項１５に記載の記憶状態変更方法。
- 前記メモリ抵抗体セルを供給する工程において、先端を備えた前記ナノチップを有する前記第１電極を供給すること、及び、前記ナノチップの先端と前記第２電極との間に３０〜２００ｎｍの厚さを有するメモリ抵抗体材料を供給することを特徴とする請求項１５に記載の記憶状態変更方法。
- 前記メモリ抵抗体セルを供給する工程において、Ｐｔ、耐熱金属、耐熱金属の酸化物、耐熱金属の窒化物、及びＡｌを含むグループから選択される材料から成る前記第２電極を供給することを特徴とする請求項１５に記載の記憶状態変更方法。
- ナノチップ（ｎａｎｏｔｉｐ：超微小突起）を有する第１電極、
前記ナノチップ付近のメモリ抵抗体材料、及び、
前記メモリ抵抗体材料付近の第２電極を備えてなり、
前記メモリ抵抗体材料が前記第１電極と前記第２電極の間に位置することを特徴とする不揮発性メモリ抵抗体セル。 - 前記ナノチップが約５０ｎｍ以下の底部寸法を有することを特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。
- 前記ナノチップが５〜５０ｎｍの範囲の高さを有することを特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。
- 前記ナノチップが１μｍ２当たり１００本を超える密度を有することを特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。
- 前記ナノチップが酸化イリジウム（ＩｒＯｘ）からできていることを特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。
- 基板及び、前記基板と前記第１電極との間に位置する耐熱金属膜を更に備えることを特徴とする請求項３３に記載の不揮発性メモリ抵抗体セル。
- シリコン、酸化シリコン、窒化シリコン、及び貴金属を含むグループから選択される材料からできた基板を備え、
前記第１電極が前記基板に隣接して形成されることを更に特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。 - 前記メモリ抵抗体材料が、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）材料を含むグループから選択される材料であることを特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。
- 前記ナノチップが先端を有し、
前記メモリ抵抗体材料が、前記ナノチップの先端と前記第２電極の間に３０〜２００ｎｍの範囲の厚さを有することを特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。 - 前記第２電極が、Ｐｔ、耐熱金属、耐熱金属の酸化物、耐熱金属の窒化物、及びＡｌを含むグループから選択される材料であることを特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。
- 前記メモリ抵抗体材料が、前記ナノチップ付近、すなわち、前記ナノチップの周囲、前記ナノチップの上、前記ナノチップの間にあることを特徴とする請求項２９に記載の不揮発性メモリ抵抗体セル。
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