JP2010515241A - メモリ素子およびクロスポイントスイッチと不揮発性ナノチューブブロックとを使用したそのアレイ - Google Patents

メモリ素子およびクロスポイントスイッチと不揮発性ナノチューブブロックとを使用したそのアレイ Download PDF

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Abstract

【課題】
不揮発性メモリ素子およびクロスポイントスイッチと、不揮発性ナノチューブ素子を使用した不揮発性メモリ素子およびクロスポイントスイッチのアレイとを提供する。
【解決手段】
一態様において、被覆ナノチューブスイッチは、（ａ）複数の非配向ナノチューブを含むナノチューブ素子であって、上面、下面、および複数の側面を有するナノチューブ素子と、（ｂ）ナノチューブ素子と接触する第１および第２の端子であって、第１の端子はナノチューブ素子の上面全体に配置されてこれを実質的に覆い、第２の端子はナノチューブ素子の下面の少なくとも一部分と接触する、第１および第２の端子と、（ｃ）第１および第２の端子に電気的刺激を印加することができる制御回路と、を含む。ナノチューブ素子は制御回路によって第１および第２の端子に印加される、対応する複数の電気的刺激に応じて複数の電子状態を切り替えることができる。それぞれ異なる電子状態に対して、ナノチューブ素子は第１および第２の端子間に異なる抵抗の電気経路を提供する。
【選択図】図１Ａ

Description

本発明は、一般に、ナノチューブ素子を含むスイッチングデバイスとメモリ素子との分野に関する。
ディジタル論理回路は、パーソナルコンピュータ、自己管理手帳および電卓などの携帯用電子機器、電子娯楽機器、ならびに電化製品、電話交換システム、自動車、航空機、およびその他の製造品目のための制御回路において使用される。ディジタル論理回路は論理機能およびメモリ機能を含み、それらはスタンドアロンであっても、同一チップ上で結合（集積）していてもよい。求められる論理機能およびメモリ機能はこれまでになく増えている。
論理回路設計に関する重要な特性は、製品化までの短い時間、短期間のエラーフリー設計サイクル、および適合性要件を改善するための野外環境における論理機能の変更能力である。クロスポイントスイッチマトリクスは、このような要件を満たす上でこれまで有用であった。しかし、クロスポイントスイッチマトリクス密度を高め、集積化の容易性を改善することが求められる。
より大きいメモリ機能を可能とし、密度がこれまでになく高いメモリに対しては、右肩上がりの需要があり、スタンドアロン型と組込み型はいずれも数百ｋビットから１Ｇビットを超えるメモリに及んでいる。比較的大きいこれらのメモリは、ますます高い密度、より大量での販売、より低いビット当たりのコスト、より高速での動作、およびより低い電力損失を必要としている。半導体産業の手腕が問われるこれらの要求によって、改良されたプロセス機能を用いた形状の縮小化が急速に進んでいる。記憶密度の増大は、より小さい選択トランジスタとより小さい記憶ノードを含むより小さいセルを必要とする。ビット当たりの電力損失は、より小さいセルサイズを採用することによって低減される。
バイポーラまたはＦＥＴスイッチング素子から構成される集積回路は、典型的に揮発性である。これらは、デバイスに電源が印加されている間しかその内部論理状態を維持しない。電源が取り除かれると、論理状態を維持するためにＥＥＰＲＯＭ（電気的消去・プログラム可能型読取り専用メモリ）など、一種の不揮発性メモリ回路がデバイスの内部または外部に追加されない限り内部状態が失われる。論理状態を維持するためにたとえ不揮発性メモリが利用されても、電源が失われる前にディジタル論理状態をメモリに転送して、電源がデバイスに復元されたときに個々の論理回路の状態を復元するためには、追加回路が必要である。また、バッテリバックアップなどの揮発性ディジタル回路における情報を失わないようにするための代替策は、コストが嵩み、ディジタル設計が複雑になる。
メモリセルとして働くクロスバー接合を形成するために、単層カーボンナノチューブなど、ナノスケールのワイヤを使用するデバイスが提案されている。（国際公開第０１／０３２０８号パンフレット「Ｎａｎｏｓｃｏｐｉｃ Ｗｉｒｅ−Ｂａｓｅｄ Ｄｅｖｉｃｅｓ，Ａｒｒａｙｓ，ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｔｈｅｉｒ Ｍａｎｕｆａｃｔｕｒｅ」、および（非特許文献１）を参照されたい。）本明細書では、以後、これらのデバイスがナノチューブワイヤクロスバーメモリ（ＮＴＷＣＭ）と呼ばれる。これらの提案に基づいて、他のワイヤ上に吊るされる個々の単層ナノチューブワイヤがメモリセルを規定する。電気信号が一方または両方のワイヤ書き込まれると、ワイヤが物理的に互いに引き付けられたり反発したりする。各物理的状態（たとえば、引き付けられたワイヤまたは反発されたワイヤ）は、電気的状態に対応する。反発されたワイヤは開放接合である。引き付けられたワイヤは整流接合を形成する閉状態である。接合から電源が取り除かれると、ワイヤはその物理的な（したがって、電気的な）状態を保持して不揮発性メモリセルを形成する。
「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ｒｉｂｂｏｎｓ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許第６，９１９，５９２号明細書は、とりわけ、メモリセルなどの電気機械回路を開示しており、そこで、回路は、基板の表面から延びる導電トレースおよびサポートを有する構造体を含む。電気機械的に変形しうるナノチューブリボン、またはスイッチが導電トレースと交差するサポートによって吊り下げられる。各リボンは、１つまたは複数のナノチューブを含む。リボンは、典型的に、ナノチューブの層またはマットファブリックから材料を選択的に除去して形成される。
たとえば、米国特許第６，９１９，５９２号明細書に開示されているように、ナノファブリックはリボンに仕立て上げられてもよく、リボンは不揮発性の電気機械的なメモリセルを作り出すための部品として使用されうる。リボンは、制御トレースおよび／またはリボンの電気的刺激に応答して電気機械的に偏向可能である。リボンの偏向された物理的状態は、対応する情報状態を表わすように作られてもよい。リボンの偏向された物理的状態は不揮発性特性を有しており、つまり、メモリセルへの電源が取り除かれてもリボンはその物理的な（したがって、情報を含む）状態を保持する。「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｔｈｒｅｅ−Ｔｒａｃｅ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ」と題する米国特許第６，９１１，６８２号明細書に開示されるように、電気機械的なメモリセル用として３トレースアーキテクチャが使用されてもよく、その場合、トレースの２つはリボンの偏向を制御するための電極である。
また、ディジタル情報記憶用の電気機械的な双安定デバイスの使用も提案されている（「Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｉｎｃｌｕｄｉｎｇ ａ Ｍｉｃｒｏ−Ｍｅｃｈａｎｉｃａｌ Ｓｔｏｒａｇｅ Ｅｌｅｍｅｎｔ」と題する米国特許第４，９７９，１４９号明細書を参照されたい）。
カーボンナノチューブ（カーボンナノチューブで構成される単層を含む）に基づく、双安定、ナノ電気機械的スイッチと金属電極との構築と動作が、本出願と共通の譲受人を有する以前の特許出願、たとえば、本明細書に組み入れられて以下に列挙される特許文献に詳しく記載されている。
Ｔｈｏｍａｓ Ｒｕｅｃｋｅｓら著、「Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ−Ｂａｓｅｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｆｏｒ Ｍｏｌｅｃｕｌａｒ Ｃｏｍｐｕｔｉｎｇ」Ｓｃｉｅｎｃｅ、ｖｏｌ．２８９、２０００年７月７日、Ｐ．９４〜９７ Ｒｙａｎ，Ｊ．Ｇ．ら著、「Ｔｈｅ ｅｖｏｌｕｔｉｏｎ ｏｆ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ａｔ ＩＢＭ」Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ，Ｖｏｌ．３９，Ｎｏ．４，１９９５年７月、Ｐ．３７１〜３８１［関連出願の相互参照］
本出願は米国特許法第１１９条（ｅ）項に基づいて以下の出願の便益を主張し、その全容が参考として本明細書に組み入れられる。
２００７年３月６日に出願された「Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｓｗｉｔｃｈｅｓ ａｎｄ Ａｒｒａｙｓ ｏｆ Ｓａｍｅ Ｕｓｉｎｇ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ」と題する米国仮特許出願第６０／９１８，３８８号明細書
２００６年１０月２７日に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ」と題する米国仮特許出願第６０／８５５，１０９号明細書
２００６年８月２８日に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅ」と題する米国仮特許出願第６０／８４０，５８６号明細書
２００６年８月８日に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅ」と題する米国仮特許出願第６０／８３６，４３７号明細書
２００６年８月８日に出願された「Ｓｃａｌａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ ａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｆｕｓｅ Ｒｅｐｌａｃｅｍｅｎｔ Ｅｌｅｍｅｎｔｓ」と題する米国仮特許出願第６０／８３６，３４３号明細書
本出願は、以下の出願の一部継続出願であり、米国特許法第１２０条に基づいて優先権を主張し、その全容が参考として組み入れられる。
２００５年１１月１５日に出願された「Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｓｙｓｔｅｍｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１１／２８０，７８６号明細書
２００５年１１月１５日に出願された「Ｍｅｍｏｒｙ Ａｒｒａｙｓ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ａｒｔｉｃｌｅｓ Ｗｉｔｈ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ」と題する米国特許出願第１１／２７４，９６７号明細書
２００５年１１月１５日に出願された「Ｎｏｎ− Ｖｏｌａｔｉｌｅ Ｓｈａｄｏｗ Ｌａｔｃｈ Ｕｓｉｎｇ Ａ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈ」と題する米国特許出願第１１／２８０，５９９号明細書
本出願は、本願と同時に出願された以下の出願に関し、その全容が参考として組み入れられる。
「Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ」と題する米国特許出願第（未定）号明細書
「Ｌａｔｃｈ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｏｐｅｒａｔｉｏｎ Ｃｉｒｃｕｉｔｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ ａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｆｕｓｅ Ｒｅｐｌａｃｅｍｅｎｔ Ｅｌｅｍｅｎｔｓ」と題する米国特許出願第（未定）号明細書
「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書
「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書
「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書
「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書
「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書
「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書
本発明は、不揮発性メモリ素子およびクロスポイントスイッチと、不揮発性ナノチューブ素子を使用した不揮発性メモリ素子およびクロスポイントスイッチのアレイとを提供する。
一態様において、被覆ナノチューブスイッチは、（ａ）複数の非配向ナノチューブを含むナノチューブ素子であって、上面、下面、および複数の側面を有するナノチューブ素子と、（ｂ）ナノチューブ素子と接触する第１および第２の導電端子であって、第１の導電端子はナノチューブ素子の上面全体に配置されてこれを実質的に覆い、第２の導電端子はナノチューブ素子の下面の少なくとも一部分と接触する、第１および第２の導電端子と、（ｃ）第１および第２の導電端子と電気的に連通してこれに電気的刺激を印加することができる制御回路であって、ナノチューブ素子は制御回路によって第１および第２の導電端子に印加される、対応する複数の電気的刺激に応じて複数の電子状態を切り替えることができ、複数の電子状態のそれぞれ異なる電子状態に対して、ナノチューブ素子は第１および第２の導電端子間に対応する、異なる抵抗の電気経路を提供する制御回路と、を含む。
１つまたは複数の実施形態は、以下の特徴の１つまたは複数を含む。また、第１の導電端子は、複数の側面の少なくとも１つの側面に配置されてこれを実質的に覆う。また、第１の導電端子は、複数の側面に配置されてこれらを実質的に覆う。絶縁体層がナノチューブ素子の下面と接触しており、絶縁体層と第２の導電端子は一緒にナノチューブ素子の下面全体実質的に覆う。絶縁体層は、ナノチューブ素子の下面の少なくとも１つおよびナノチューブ素子の側面の１つと接触している。絶縁体層は、ＳｉＯ２、ＳｉＮ、およびＡｌ２Ｏ３の１つを含む。不動態化層が少なくとも第１の導電端子を覆い、不動態化層は第１および第２の導電端子とナノチューブ素子を環境に対して実質的に密封している。不動態化層は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ポリイミド、リンケイ酸ガラス、ポリフッ化ビニリデン、ポリプロピレンカーボネート、およびポリエチレンカーボネートの１つを含む。第２の導電端子は、ナノチューブ素子の下面全体と実質的に接触する。第１および第２の導電端子は、各々、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘからなる群から独立して選択される導電材料を含む。
別の態様において、被覆ナノチューブスイッチは、（ａ）複数の非配向ナノチューブを含むナノチューブ素子であって、上面と下面を有するナノチューブ素子と、（ｂ）ナノチューブ素子と接触して互いに対して隔離した第１および第２の導電端子と、（ｃ）ナノチューブ素子の上面と接触する第１の絶縁体層と、（ｄ）ナノチューブ素子の下面と接触する第２の絶縁体層であって、第１および第２の導電端子と第１および第２の絶縁体層は一緒にナノチューブ素子を実質的に包囲する、第２の絶縁体層と、（ｅ）第１および第２の導電端子と電気的に連通してこれに電気的刺激を印加することができる制御回路であって、ナノチューブ素子は第１および第２の導電端子に制御回路によって印加される、対応する複数の電気的刺激に応じて複数の電子状態を切り替えることができ、複数の電子状態のそれぞれ異なる電子状態に対して、ナノチューブ素子は第１および第２の導電端子間に対応する、異なる抵抗の電気経路を提供する、制御回路と、を含む。
１つまたは複数の実施形態は、以下の特徴の１つまたは複数を含む。第１の絶縁体層の少なくとも一部分は、ギャップによってナノチューブ素子の上面から分離される。第２の絶縁体層の少なくとも一部分は、ギャップによってナノチューブ素子の下面から分離される。第１および第２の導電端子はナノチューブ素子の下面に接触し、第１の絶縁体層はナノチューブ素子の上面全体に接触する。第１および第２の導電端子は、ナノチューブ素子の上面に接触する。第１の導電端子はナノチューブ素子の下面に接触し、第２の導電端子はナノチューブ素子の上面に接触する。第１および第２の絶縁体層は、各々、ＳｉＯ２、ＳｉＮ、およびＡｌ２Ｏ３からなる群から独立して選択される絶縁材料を含む。第１および第２の導電端子は、各々、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘからなる群から独立して選択される導電材料を含む。
別の態様において、被覆ナノチューブスイッチは、（ａ）複数の非配向ナノチューブを含むナノチューブ素子であって、上面と下面を有するナノチューブ素子と、（ｂ）ナノチューブ素子と接触して互いに対して隔離した第１および第２の導電端子と、（ｃ）ナノチューブ素子の上面に配置されこの上面に対して隔離した第１の絶縁体層と、（ｄ）ナノチューブ素子の下面に配置されてこの下面に対して隔離した第２の絶縁体層であって、第１および第２の導電端子と第１および第２の絶縁体層は一緒にナノチューブ素子を実質的に包囲する、第２の絶縁体層と、（ｅ）第１および第２の導電端子と電気的に連通してこれに電気的刺激を印加することができる制御回路であって、ナノチューブ素子は第１および第２の導電端子に制御回路によって印加される、対応する複数の電気的刺激に応じて複数の電子状態を切り替えることができ、複数の電子状態のそれぞれ異なる電子状態に対して、ナノチューブ素子は第１および第２の導電端子間に対応する、異なる抵抗の電気経路を提供する、制御回路と、を含む。
１つまたは複数の実施形態は、以下の特徴の１つまたは複数を含む。第１および第２の絶縁体層は、各々、ＳｉＯ２、ＳｉＮ、およびＡｌ２Ｏ３からなる群から独立して選択される絶縁材料を含む。第１および第２の導電端子は、各々、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘからなる群から独立して選択される導電材料を含む。
図面において、
各端に下面コンタクト位置を有する２端子不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）の実施形態の透視図である。 結合上面／側面コンタクト位置と下面コンタクト位置とを有する２端子不揮発性ナノチューブブロックスイッチ（ＮＶ ＮＴブロックスイッチ）の実施形態の透視図である。 上面コンタクト位置と下面コンタクト位置を有するもう１つの２端子不揮発性ナノチューブブロックスイッチ（ＮＶ ＮＴブロックスイッチ）の実施形態の透視図である。 各々がパターン化ナノチューブチャネル素子の反対端にある、２つの下面コンタクト端子を有する基本的に水平配向のＮＶ ＮＴスイッチの実施形態を示す。 図２Ａに示される不揮発性ナノチューブスイッチの実施形態に類似した例示的な不揮発性ナノチューブスイッチのＳＥＭ図を示す。 図２Ｂに類似した例示的な不揮発性ナノチューブスイッチに関する循環データの結果を示す。 各々がパターン化ナノチューブチャネル素子の反対端にある、２つの下面コンタクト端子に対して基本的に水平配向されたＮＶ ＮＴスイッチの実施形態を示しており、スイッチチャネル長はコンタクト端子間の間隔よりも小さい。 不揮発性ナノチューブブロック（ＮＶ ＮＴブロック）に対する下面コンタクト端子と、第２の下面コンタクト端子まで基本的に水平に延びるＮＶ ＮＴブロックに対して結合された上面および側面コンタクト端子とを有する、垂直および水平の混合配向の２端子ＮＶ ＮＴブロックスイッチの実施形態を示す。 図４Ｂに類似した例示的な不揮発性ナノチューブブロックスイッチに関する循環データの結果を示す。 不揮発性ナノチューブブロック（ＮＶ ＮＴブロック）に対する下面コンタクト端子と上面コンタクト端子とを有する、垂直配向の一組の２端子ＮＶ ＮＴブロックスイッチを有する実施形態を示す。 図５Ａに類似した例示的な不揮発性ナノチューブブロックスイッチに関する循環データの結果を示す。 不動態化層を追加した図２ＡのＮＶ ＮＴスイッチの実施形態を示す。 ２つの不動態化層を追加した図２ＡのＮＶ ＮＴスイッチの実施形態を示す。 パターン化ナノチューブ素子の上方に不動態化層とギャップ領域とを追加した図２ＡのＮＶ ＮＴスイッチの実施形態を示す。 パターン化ナノチューブ素子の上方と下方とに不動態化層とギャップ領域とを追加した図２ＡのＮＶ ＮＴスイッチの実施形態を示す。 不動態化層を追加した図３のＮＶ ＮＴスイッチの実施形態を示す。 パターン化ナノチューブ素子のチャネル長部分の上方に不動態化層とギャップ領域とを追加した図３のＮＶ ＮＴスイッチの実施形態を示す。 不動態化層を追加した図４ＡのＮＶ ＮＴブロックスイッチの実施形態を示す。 不動態化層と、不揮発性ナノチューブブロック領域の側面に隣接するギャップ領域とを追加した図４ＡのＮＶ ＮＴブロックスイッチの実施形態を示す。 不揮発性ナノチューブブロック（ＮＶ ＮＴブロック）に対する下面コンタクト端子と上面コンタクト端子とを有し、上面コンタクト端子は不揮発性ナノチューブブロックの全側面に対してコンタクトを含むように延長される、垂直配向の一対の２端子ＮＶ ＮＴブロックスイッチを有する実施形態を示す。 メモリアレイセルにおいて不揮発性ナノチューブ記憶ノードとして使用されうる、図２Ａ〜８Ｃに記載されたＮＶ ＮＴスイッチとＮＶ ＮＴブロックスイッチとの実施形態の要約である。 不揮発性ナノチューブスイッチまたは不揮発性ナノチューブブロックスイッチを、記憶素子セルに関する不揮発性ナノチューブ記憶ノードとして使用しうるメモリ素子の回路図の実施形態を示す。 ＮＭＯＳ ＦＥＴ選択トランジスタとＣＭＯＳバッファと制御回路を含む、１６ビットメモリアレイの実施形態のレイアウトを示す。 図９Ｂのレイアウトに対応する例示的に製作された１６ビットメモリアレイ領域の上面のＳＥＭ画像を示し、不揮発性ナノチューブブロックスイッチを用いて形成された不揮発性ナノチューブ記憶ノードを示す。 図１０Ａに示された例示的な不揮発性ナノチューブブロックスイッチの１つの傾斜角ＳＥＭ画像を示す。 図９Ａ〜１０Ｂに示された例示的な１６ビットメモリアレイ上で実行された書込み０と書込み１の動作の試験結果を示す。 図９Ａ〜１０Ｂに示された例示的な１６ビットメモリアレイにおける個々のビット（セル）位置に対応する書込み０と書込み１の動作電圧のシュムープロットを示す。 図９Ａ〜１０Ｂに示された例示的な１６ビットメモリアレイにおける個々のビット（セル）位置に対応する書込み０と書込み１の動作電圧の別のシュムープロットを示す。 不揮発性ナノチューブ記憶ノードとして使用され、セル領域の上面に形成された不揮発性ナノチューブスイッチを有する、４つのメモリアレイセルの実施形態の上面図を示す。 図１２Ａに示されたメモリアレイセルの実施形態の断面を示す。 不揮発性ナノチューブ記憶ノードとして使用され、セル領域の上面に形成された上面／側面および下面コンタクト端子タイプの不揮発性ナノチューブブロックスイッチを有する、４つのメモリアレイセルの実施形態の上面図を示す。 図１３Ａに示されたメモリアレイセルの実施形態の断面を示す。 不揮発性ナノチューブ記憶ノードとして使用され、セル領域の上面に形成された上面および下面コンタクト端子タイプの不揮発性ナノチューブブロックスイッチを有する、４つのメモリアレイセルの実施形態の上面図を示す。 図１４Ａに示されたメモリアレイセルの実施形態の断面を示す。 不揮発性ナノチューブ記憶ノードとして使用され、セル領域の上面に形成された上面および下面コンタクト端子タイプの密閉型不揮発性ナノチューブブロックスイッチを有する、メモリアレイセルの実施形態の断面を示す。 不揮発性ナノチューブ記憶ノードとして使用され、対応する選択トランジスタに近いビットラインの下のセル領域に集積化された不揮発性ナノチューブスイッチを有する、４つのメモリアレイセルの実施形態の上面図を示す。 図１６Ａに示されたメモリアレイセルの実施形態の断面を示す。 不揮発性ナノチューブ記憶ノードとして使用され、対応する選択トランジスタに近いビットラインの下のセル領域に集積化された上面／側面および下面コンタクト端子タイプの不揮発性ナノチューブブロックスイッチを有する、４つのメモリアレイセルの実施形態の上面図を示す。 図１７Ａに示されたメモリアレイセルの実施形態の断面を示す。 不揮発性ナノチューブ記憶ノードとして使用され、対応する選択トランジスタに近いビットラインの下のセル領域に集積化された上面および下面コンタクト端子タイプの不揮発性ナノチューブブロックスイッチを有する、４つのメモリアレイセルの実施形態の上面図を示す。 図１８Ａに示されたメモリアレイセルの実施形態の断面を示す。 不揮発性ナノチューブ記憶ノードとして使用され、対応する選択トランジスタに近いビットラインの下のセル領域に集積化された上面および下面コンタクト端子タイプの密閉型不揮発性ナノチューブブロックスイッチを有する、メモリアレイセルの実施形態の断面を示す。 不揮発性ナノチューブ記憶ノードとして使用され、対応する選択トランジスタに近いビットラインの下のセル領域に集積化され、ビットラインコンタクトと対応する選択トランジスタのドレインとの間に位置された上面および下面コンタクト端子タイプの不揮発性ナノチューブブロックスイッチを有する、メモリアレイセルの実施形態の断面を示す。 一部の実施形態に従って、選択される不揮発性ナノチューブ記憶ノードのタイプと使用される集積手段とに応じて推定されるセル面積の比較を示す。 第１の中心領域コンタクト端子および第１のコンタクト端子を包囲する第２の「ピクチャーフレーム」コンタクト端子と基本的に水平配向の不揮発性ナノチューブスイッチを用いて形成されるクロスポイントスイッチの実施形態の断面を示す。 第１のタイプの上面および下面コンタクト端子不揮発性ナノチューブブロックスイッチを用いて形成されるクロスポイントスイッチの実施形態の平面図を示す。 第１のタイプの上面および下面コンタクト端子不揮発性ナノチューブブロックスイッチを用いて形成されるクロスポイントスイッチの実施形態の平面図に対応する１つの断面を示す。 第１のタイプの上面および下面コンタクト端子不揮発性ナノチューブブロックスイッチを用いて形成されるクロスポイントスイッチの実施形態の平面図に対応するもう１つの断面を示す。 図２２Ａ〜２２Ｃに示される不揮発性ナノチューブブロックスイッチの様々なＯＮとＯＦＦの組合せに対応する、不揮発性の電気的にプログラムされるワイヤルーティング接続部の実施形態を示す。 第２のタイプの上面および下面コンタクト端子不揮発性ナノチューブブロックスイッチを用いて形成されるクロスポイントスイッチの実施形態の平面図を示す。 第２のタイプの上面および下面コンタクト端子不揮発性ナノチューブブロックスイッチを用いて形成されるクロスポイントスイッチの実施形態の平面図に対応する１つの断面を示す。 第２のタイプの上面および下面コンタクト端子不揮発性ナノチューブブロックスイッチを用いて形成されるクロスポイントスイッチの実施形態の平面図に対応するもう１つの断面を示す。
本発明の実施形態は、メモリ素子およびクロスポイントスイッチと、不揮発性ナノチューブブロックを用いたメモリ素子およびクロスポイントスイッチのアレイを提供する。メモリセルおよびクロスポイントスイッチは２端子ナノチューブスイッチを含み、このスイッチは２端子と電気的に連通するナノチューブブロックなどのナノチューブ素子を含む。このスイッチは、２つの端子において電気的刺激に応答して第１の状態と第２の状態を繰り返し切り替えることができ、したがって、メモリ状態を記憶すること、すなわち、再プログラム可能な電気的接続を提供することができる。比較的薄い（たとえば、０．５〜１０ｎｍ）ナノチューブフィルムとは対照的なナノチューブ「ブロック」を使用すると、比較的高い密度のメモリとクロスポイントスイッチアレイの製作が可能となる。
一部の実施形態は、２端子不揮発性ナノチューブ記憶ノードを含む高密度の不揮発性メモリアレイを可能にする２−Ｄセル構造体および強化型（ｅｎｈａｎｃｅｄ）３−Ｄセル構造体を提供する。ノードは、不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）と呼ばれる２−Ｄナノチューブスイッチ、または不揮発性ナノチューブブロックスイッチ（ＮＶ ＮＴブロックスイッチ）と呼ばれる３−Ｄナノチューブスイッチ、あるいはこれらの両方を含む。また、ノードは、多サイクルに対して論理１および０状態を書き込むことができ、記憶された論理状態を読み取ることができ、電源をメモリノードに印加せずに論理状態をホールドすることができるＮＭＯＳ ＦＥＴ（ＮＦＥＴ）などの対応する選択トランジスタを含む。一部の実施形態は、大規模のメモリアレイ構造体に拡張可能であり、またはＣＭＯＳ回路製造物と整合可能であり、あるいはこの両方が可能である。一部の実施形態では、ＮＭＯＳ ＦＥＴとカーボンナノチューブと組み合わせるが、半導体デバイスにおける双対性（ｄｕａｌｉｔｙ）の原則に基づいて、ＰＭＯＳ ＦＥＴをＮＭＯＳ ＦＥＴに置き換え、それに対応して印加電圧の極性を変えてもよいことに留意されたい。また、２端子ＮＶ ＮＴスイッチとＮＶ ＮＴブロックスイッチの動作はナノチューブを通る電流の方向に無関係であり、かつナノチューブのそれぞれに端（端子）に印加される電圧の極性に無関係であることに留意されたい。ＮＦＥＴとＰＦＥＴの両デバイスからなるＣＭＯＳ選択デバイスがＮＭＯＳまたはＰＦＥＴ ＦＥＴ選択トランジスタの代わりに使用されてもよいことにさらに留意されたい。
３−Ｄ ＮＶ ＮＴブロックスイッチは、メモリセルにおいては不揮発性ナノチューブ記憶ノードとして、また、クロスポイントスイッチマトリクスアプリケーションにおいては不揮発性クロスポイントスイッチとして使用されてもよい。一部の実施形態において、ＮＶ ＮＴブロックスイッチは、それぞれの側でＦ×Ｆのように小さくてもよく、ここで、Ｆは本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書にさらに詳しく記載されるように、最小テクノロジーノード寸法（ｍｉｎｉｍｕｍ ｔｅｃｈｎｏｌｏｇｙ ｎｏｄｅ ｄｉｍｅｎｓｉｏｎ）である。
ナノチューブベースの不揮発性メモリアレイは、ＰＬＡ、ＦＰＧＡ、およびＰＬＤ構成におけるＮＡＮＤおよびＮＯＲアレイとして構成されてもよく、ワイヤルーティングはクロスポイントスイッチマトリクスにおけるナノチューブベースの不揮発性クロスポイントスイッチを用いて構成されてもよいことに留意されたい。フィールドプログラマブル論理は、スタンドアロン型論理機能と組込み型論理機能も形成するために、ナノチューブベースの不揮発性メモリアレイとクロスポイントスイッチマトリクスの組合せを用いて何度も再構成されてもよい。
２次元（２−Ｄ）水平配向ＮＶ ＮＴスイッチおよび３次元（３−Ｄ）ＮＶ ＮＴブロックスイッチ
２端子２−Ｄ不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）および２端子３−Ｄ不揮発性ナノチューブブロックスイッチ（ＮＶ ＮＴブロックスイッチ）は、対応する図に記載され、図８Ｄに要約されており、これは以下にさらに記載される。ＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチは、集積化しやすいようにメモリアレイの上面またはその近くに形成されてもよく、あるいは、以下にさらに記載されるように、高密度（小さい実装面積）とするために選択トランジスタ近くのセルに形成されてもよい。
集積化を容易にするために、メモリセルには、実質的に予め配線されたメモリセルの上方の上面、またはその近くに形成（製作）されたＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチを有する不揮発性ナノチューブ記憶ノードを使用してもよく、この場合、選択トランジスタ（典型的にはＮＦＥＴ）はアレイのワードライン（ＷＬ）およびビットライン（ＢＬ）に接続される。スタッドが、ＮＦＥＴ選択トランジスタのソースをＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチの第１の端子に相互接続し、第２の端子が第２のワードライン（ＷＷＬ）とも呼ばれる基準アレイラインに接続される。
半導体構造体に必要なほとんどの成長、蒸着、およびエッチングのステップはナノチューブの蒸着とパターニングの前に終了しているので、メモリアレイの上面またはその近くのＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチでは、ナノチューブスイッチの集積化が容易になる。製作サイクルの終了間際にナノチューブスイッチ構造体を集積化すると、製作を終了するためにはナノチューブスイッチを形成すれば済む状況にまでメモリアレイを事前形成しうるのが通例であることから、サンプルを迅速に準備することができる。しかし、一部の実施形態、たとえば、ＮＦＥＴ選択トランジスタのソースと集積構造体のビットラインアレイの上方に配備された対応するスイッチ端子との間にスタッドを接続しうるようにビットライン（ＢＬ）を選択デバイスの真上でなくＮＦＥＴ選択デバイスに隣接して配備する実施形態において、メモリセル面積は所与のテクノロジーノードＦを用いて製作しうる最小サイズよりも面積が実質的に大きくてもよい（５０〜１００％またはそれ以上）。
メモリアレイの上面またはその近くのＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチは、動態化状態にあってもよく、パッケージに密封され、典型的な条件下で試験され、さらに、高温および高放射線などの過酷な環境に対する許容範囲が評価されてもよい。活性化スイッチの例が、以下にさらに記載される図２Ａ、３、および４Ａに示される。
メモリアレイの上面またはその近くのＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチは、不動態化され、従来の包装手段を用いて包装されてもよい。このように不動態化されて包装されたチップは、典型的な条件下で試験され、さらに、高温および高放射線などの過酷な環境に対する許容範囲が評価されてもよい。不動態化スイッチの例が、以下にさらに記載される図５Ａ、６Ａ〜６Ｄ、７Ａ〜７Ｂ、８Ａ〜８Ｃに示される。
不動態化ＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチは、高密度のメモリセルを実現するために、ビットライン下方のＮＦＥＴ選択トランジスタの近くで集積化されてもよい。図５Ａに示されるような上面および下面コンタクトを有するＮＶ ＮＴブロックスイッチは、たとえば、密度が６〜８Ｆ２（Ｆは最小テクノロジーノード）であるメモリセルに集積化されてもよい。図８Ｄに要約されるナノチューブスイッチに基づくメモリセルサイズ（実装面積）の推定値は、以下にさらに詳しく記載されるように、図２０Ｂに示される。
２−Ｄ ＮＶ ＮＴスイッチおよび３−Ｄ ＮＶ ＮＴブロックスイッチ構造体
図１Ａ〜１Ｃは、薄い不揮発性ナノチューブ素子（ＮＶ ＮＴ素子）と様々な接触位置を有する不揮発性ナノチューブブロック（ＮＶ ＮＴブロック）と呼ばれる比較的厚い不揮発性ナノチューブ素子の透視図を示す。図１Ａ〜１Ｃに示されるように、ＮＶ ＮＴ素子とコンタクトの組合せは、２次元（２−Ｄ）のＮＶ ＮＴスイッチを形成し、ＮＶ ＮＴブロックとコンタクトの組合せは３次元（３−Ｄ）のＮＶ ＮＴブロックスイッチを形成する。３−Ｄ ＮＶ ＮＴブロックスイッチは、製作上有利なクロスポイントスイッチと以下にさらに示されるような比較的高い密度のメモリセルおよびクロスポイントスイッチアレイだけでなく、メモリアレイセルにおける不揮発性ナノチューブ記憶ノード（ＮＶ ＮＴ記憶ノード）としてＮＶ ＮＴスイッチの代わりに使用されてもよい。図１Ａ〜１Ｃに示されるＮＶ ＮＴスイッチおよびＮＶ ＮＴブロックスイッチは、可能なスイッチ構成の例示的な一部分であり、これらの一部の実施形態が、たとえば、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に記載されている。
図１Ａの透視図に示されるＮＶ ＮＴブロックスイッチ１０００Ａは、比較的薄い（たとえば、約０．５ｎｍ〜１０ｎｍ以下）不揮発性ナノチューブ素子１００５と下面コンタクト位置１０１０および１０１５を有するＮＶ ＮＴスイッチを示す。コンタクト位置は、さらに以下において、また米国特許出願第１１／２８０，７８６号明細書に記載されるように、端子（図示せず）がナノチューブ素子１００５の表面に接触する位置を示す。
図１Ｂに透視図で示されるＮＶ ＮＴブロックスイッチ１０００Ｂは、下面コンタクト位置１０３０および上面コンタクト位置１０２５−２および側面コンタクト位置１０２５−１を含む上面／側面コンタクト位置１０２５を有するＮＶ ＮＴブロック１０２０（たとえば、所与の寸法が典型的に１０ｎｍ以上）を有するＮＶ ＮＴブロックスイッチを示す。下面コンタクト位置１０３０と側面コンタクト位置１０２５−１の端縁は、重複距離（ｏｖｅｒｌａｐ ｄｉｓｔａｎｃｅ）ＬＯＬだけ隔てられている。コンタクト位置は、さらに以下において、また本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に記載されるように、端子（図示せず）がＮＶ ＮＴブロック１０２０の表面に接触する場所を示す。
図１Ｃの透視図に示されるＮＶ ＮＴブロックスイッチ１０００Ｃは、下面コンタクト位置１０４０と上面コンタクト位置１０４５を有するＮＶ ＮＴブロック１０３５（たとえば、所与の寸法が１０ｎｍ以上）を有するＮＶ ＮＴブロックスイッチを示す。コンタクト位置は、以下において、また本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書にさらに記載されるように、端子（図示せず）がＮＶ ＮＴブロック１０３５の表面に接触する場所を示す。３−Ｄ ＮＶ ＮＴブロックスイッチ１０００Ｃは、３−Ｄ ＮＶ ＮＴブロックスイッチおよび２−Ｄ ＮＶ ＮＴスイッチの他の実施形態と比べて比較的小さい面積を占める（比較的小さい実装面積を有する）。
ＮＶ ＮＴスイッチ１０００Ａは、以下にさらに図２Ａに示されるＮＶ ＮＴスイッチ２０００に対応しており、ここで、ナノチューブ素子１００５Ａはナノチューブ素子２０３５に対応し、コンタクト位置１０１０はコンタクト端子２０１０の位置に対応し、コンタクト位置１０１５はコンタクト端子２０１５の位置に対応する。
米国特許出願第１１／２８０，７８６号明細書にさらに詳しく記載される図２Ａは、絶縁体２０３０上のパターン化ナノチューブ素子２０３５を含むＮＶ ＮＴスイッチ２０００を示しており、絶縁体２０３０は絶縁体と配線層２０２０との結合される表面にあり、配線層２０２０は基板２０２５によって支持される。パターン化ナノチューブ素子２０３５は、平面上のナノファブリックであり、端子（導電素子）２０１０および２０１５と部分的に重なってこれらに接触する。コンタクト端子２０１０および２０１５は、蒸着され、結合された絶縁体と配線層２０２０に直接パターン化され、配線層２０２０はパターン化ナノチューブ素子２０３５の形成前に基板２０２５上にある。不揮発性ナノチューブスイッチチャネル長ＬＳＷ−ＣＨは、コンタクト端子２０１０と２０１５の間隔である。基板２０２５は、セラミックまたはガラス、半導体、あるいは有機リジッドまたはフレキシブル基板などの絶縁体であってもよい。基板２０２５は、有機物であってもよく、可撓性があっても剛性があってもよい。絶縁体２０２０および２０３０はＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、または他の絶縁体材料であってもよい。端子２０１０および２０１５は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｎｉ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎなどの様々なコンタクトおよび相互接続元素金属、ならびにＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、およびＴｉＷなどの金属合金、その他の適切な導体、あるいは、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘなどの導電性窒化物、導電性酸化物、または導電性ケイ化物を用いて形成されてもよい。
米国特許出願第１１／２８０，７８６号明細書にさらに詳しく記載された図２Ｂは、不動態化前の不揮発性ナノチューブスイッチ２０００’のＳＥＭ画像を示しており、図２Ａの断面図における不揮発性ナノチューブスイッチ２０００に対応する。不揮発性ナノチューブスイッチ２０００’は、ナノファブリック素子２０３５’、コンタクト端子２０１０および２０１５にそれぞれ対応するコンタクト端子２０１０’および２０１５’、ならびに絶縁体および配線層２０２０に対応する絶縁体２０２０’を含む。スイッチ２０００’などの例示的な不揮発性ナノチューブスイッチは、２５０ｎｍ〜２２ｎｍの範囲のチャネル長ＬＣＨＡＮＮＥＬで製作されており、これによって、米国特許出願第１１／２８０，７８６号明細書にさらに詳しく記載されるように、不揮発性ナノチューブスイッチのサイズを縮小し、プログラミング電圧を低下させているが、他の適切なチャネル長も採用されうる。
米国特許出願第１１／２８０，７８６号明細書にさらに詳しく記載される個々の不揮発性ナノチューブスイッチの実験室試験（ｌａｂｏｒａｔｏｒｙ ｔｅｓｔｉｎｇ）は、図２Ａの断面図に示され、図２Ｂに示されるＮＶ ＮＴスイッチ２０００’のＳＥＭ顕微鏡写真に対応するスイッチ２０００などの不揮発性ナノチューブスイッチが図２Ｃのグラフ２０５０によって示されるようなＯＮ抵抗とＯＦＦ抵抗の間で５０００万回以上循環されていることを示す。導通（ＯＮ）状態の抵抗は、典型的に、１０ｋΩ〜５０ｋΩの範囲にあり、非導通（ＯＦＦ）状態の抵抗は、典型的に、１ＧΩを超え、導通ＯＮスイッチ状態と非導通ＯＦＦスイッチ状態の抵抗値に５桁以上の開きがある。より短いチャネル長、たとえば、５０ｎｍを有する個々の不揮発性ナノチューブスイッチの試験では、米国特許出願第１１／２８０，７８６号明細書に示されるように８〜１０Ｖではなく、４〜５Ｖなど、より低い書込み０と書込み１の電圧レベルが得られている。
図３は、コンタクト端子３０１０および３０１５によって支持され、これらと接触するパターン化ナノチューブ素子３０４５、端子３０１０と物理的および電気的に接触するコンタクト端子延長部３０４０、ならびに絶縁体３０３５を含む、ＮＶ ＮＴスイッチ３０００、すなわち、図２Ａに示されるＮＶ ＮＴスイッチ２０００の変更形態を示す。絶縁体３０４２は、平坦化構造を完備しているが、典型的には、パターン化ナノチューブ素子３０４５と接触していない。ＮＶ ＮＴスイッチ３０００は、ＮＶ ＮＴスイッチ２０００とおよそ同じ全体寸法を有するが、ただし、ＮＶ ＮＴスイッチ３０００のチャネル長を図３に示されるようなより短いＬＳＷ−ＣＨに短縮するために、絶縁体３０３０および３０３５と延長されたコンタクト端子３０４０とが、周知の好ましい製作方法を用いて基本的なＮＶ ＮＴスイッチ２０００構造体に追加されている。ＬＳＷ−ＣＨ長は、たとえば、５〜５０ｎｍ長の範囲にあってもよく、コンタクト端子３０１０および３０１５は、たとえば、１５０〜２５０ｎｍだけ隔てられていてもよいので、より短いＬＳＷ−ＣＨチャネル長では、米国特許出願第１１／２８０，７８６号明細書に記載されるように、ＮＶ ＮＴスイッチ３０００の動作電圧を低減してもよい。ＬＳＷ−ＣＨ長は、先行技術の米国特許第４，２５６，５１４号明細書に記載されてその全容が本明細書に参考として組み入れられるもののような、周知の好ましい側壁スペーサ法を用いてコンタクト端子３０１０および３０１５の露出された上部領域に蒸着される絶縁体３０３５によってある程度決定される。絶縁体３０３０の上面３０３０’とコンタクト端子３０１０および３０１５の同一平面内にある上面との間のコンタクト端子３０１０および３０１５の露出した上部領域は、たとえば、１０〜５００ｎｍの範囲にあってもよい。絶縁体３０３０の上面３０３０’は、同一平面内にあるコンタクト端子３０１０および３０１５の上面の下方に所望深さまで絶縁体３０３０を好ましい選択的な方向性エッチングの産業方法によって形成されてもよい。絶縁体３０３０とコンタクト端子３０１０および３０３０とは、基板３０２５の上にある絶縁体および配線層３０２０と接触している。
絶縁体３０３５は、周知の好ましい産業方法を用いて、たとえば、５〜５０ｎｍなど、所望のスイッチチャネル長ＬＳＷ−ＣＨに対応する厚さまで蒸着されてから好ましい方法を用いてパターン化される。
つぎに、好ましい方法によって導体層を蒸着し、先行技術の米国特許第４，９４４，８３６号明細書に記載されてその全容が本明細書に参考として組み入れられるもののような、化学機械研磨（ＣＭＰ）などの好ましい方法が絶縁体と導体層の両方に適用される。プロセスのこの時点において、ＬＳＷ−ＣＨは図３に示されるように定められ、コンタクト端子延長部３０４０と接触しているコンタクト端子３０１５とコンタクト端子３０１０も定められる。
つぎに、絶縁体３０４２が、好ましい蒸着および平坦化の方法を用いて形成される。この後、組み入れられた特許出願に記載されたように、好ましい方法によってナノチューブ素子３０４５をパターン化する。
基板３０２５は、セラミックまたはガラス、半導体、あるいは有機リジッドまたはフレキシブル基板などの絶縁体であってもよい。基板３０２５は、有機物であってもよく、可撓性があっても剛性があってもよい。絶縁体３０２０、３０３０、３０３５、および３０４２は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、または他の絶縁体材料であってもよい。コンタクト端子３０１０および３０１５とコンタクト端子延長部３０４０は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｎｉ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎなどの様々なコンタクトおよび相互接続元素金属、ならびにＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、およびＴｉＷなどの金属合金、その他の適切な導体、あるいは、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘなどの導電性窒化物、導電性酸化物、または導電性ケイ化物を用いて形成されてもよい。
ＮＶ ＮＴスイッチ２０００および３０００は、上層の絶縁保護層なしで示されている。ＮＶ ＮＴスイッチが半導体チップの最上層に形成される場合、チップの動作のための絶縁は不要である。しかし、チップは、典型的に、機械的取扱い、環境汚染、および湿気に対して保護されうるように密封包装される。ＮＶ ＮＴスイッチが半導体基板のより近くに集積化される場合や密封されない場合、ＮＶ ＮＴスイッチは、図５Ａ、６Ａ〜６Ｄ、７Ａ、７Ｂ、および８Ａ〜８Ｃに関して以下にさらに記載されるように、絶縁体層を用いて保護されてもよい。
本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書にさらに詳しく記載される図４Ａは、図１Ｂに示される３−Ｄ ＮＶ ＮＴブロックスイッチ１０００Ｂに対応するＮＶ ＮＴブロックスイッチ４０００を示す。スイッチ４０００は、ＮＶ ＮＴスイッチ２０００および３０００とおよそ同じ面積を占有する。また、ＮＶ ＮＴブロックスイッチ４０００は、下面コンタクト端子４０１５とＮＶ ＮＴブロック４０３５の端縁との間隔によって決定されるＮＶ ＮＴブロック重複長さＬＯＬを特徴とする。ＮＶ ＮＴブロックスイッチ４０００は、側面コンタクト４０４０Ａおよび上面コンタクト４０４０Ｂによって形成される側面／上面コンタクト４０４０と、コンタクト端子４０１５によって形成される下面コンタクト４０４２との組合せを含む。下面コンタクト４０４２は、図１Ｂの透視図に示されるＮＶ ＮＴブロックスイッチ１０００Ｂにおける下面コンタクト位置１０３０に対応する。側面／上面コンタクト４０４０は上面／側面コンタクト位置１０２５に対応し、上面コンタクト４０４０Ｂは上面コンタクト位置１０２５−２に対応する。側面コンタクト４０４０Ａは、側面コンタクト１０２５−１に対応する。ＮＶ ＮＴブロック４０３５は、ＮＶ ＮＴブロック１０２０に対応する。実効重複長さＬＯＬは、以下にさらに記載される下面コンタクト４０４２の端縁と側面／上面コンタクト４０４０の端縁との距離である。コンタクト端子４０１０は、導体４０４５によって側面／上面コンタクト４０４０に接続される。導体４０４５と側面／上面コンタクト４０４０を同時に蒸着してパターン化し、これによって、結合された導体／コンタクト４０４５／４０４０相互接続手段を形成するために、好ましい製作方法が採用されてもよい。ＮＶ ＮＴブロック側面は、結合された導体／コンタクト４０４５／４０４０をマスクとして用いてナノチューブブロックファブリックの露出部分の好ましい方向性エッチング方法によって部分的に定められてもよい。ＮＶ ＮＴブロック４０３５の側面４０４３（および、図４Ａでは見えない２つの他の側面）は露出される。ナノチューブファブリック層をエッチングする方法は、組み入れられた特許文献に記載される。
コンタクト端子４０１０および４０１５は、パターン化ナノチューブブロック４０３５が形成される前には基板４０２５の上にある絶縁体および配線層２０２０の両方に蒸着されて直接パターン化される。基板４０２５は、セラミックまたはガラス、半導体、あるいは有機リジッドまたはフレキシブル基板などの絶縁体であってもよい。基板４０２５は、有機物であってもよく、可撓性があっても剛性があってもよい。絶縁体２０２０および４０３０は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、または他の絶縁体材料であってもよい。端子４０１０および４０１５は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｎｉ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎなどの様々なコンタクトおよび相互接続元素金属、ならびにＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、およびＴｉＷなどの金属合金、その他の適切な導体、あるいは、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘなどの導電性窒化物、導電性酸化物、または導電性ケイ化物を用いて形成されてもよい。
ＮＶ ＮＴブロックスイッチ４０００に対応する例示的な不揮発性ナノチューブブロックスイッチの実験室でのＯＮ／ＯＦＦスイッチング試験結果が、図４Ｂに示されるグラフ４５００に関して記載され、ここで、書込み０は、消去することに対応して高抵抗のＯＦＦ状態をもたらし、書込み１は設定することに対応して低抵抗のＯＮ状態をもたらす。試験の条件と結果が、組み入れられ特許文献にさらに詳しく記載されている。グラフ４５００は、６Ｖの１つの書込み０電圧パルス、６Ｖの１つの書込み１電圧パルスを印加して、１００サイクルに対して各ＯＮ／ＯＦＦサイクルにおけるＯＮ抵抗を測定する電気試験の結果を示している。ＯＮ抵抗値４５５５は、典型的に、１２０ｋΩ〜１ＭΩの範囲にあり、ＯＦＦ抵抗値４５６０は、典型的に、１００ＭΩ以上であり、ほとんどの値が１ＧΩを超える。２つの場合、ＯＮ抵抗値４５６５は、１ＧΩを超えており、ＯＮ状態に切り替わらないことを示した。
図５Ａは、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書にさらに記載された３−Ｄダイオードステアリングメモリアレイの２つの等しいメモリセル、セル１とセル２を示す。セル１（セル２に等しい）は、１つの端子が下面コンタクト端子５０２０においてＮＶ ＮＴブロックスイッチ５００５と接触し、もう１つのダイオード５０１０端子が導体５０１５を配線するアレイと接触するステアリングダイオード５０１０を含む。ＮＶ ＮＴブロックスイッチ５００５の上面コンタクト５０４０は、導体５０５０を配線するアレイと接触している。ＮＶ ＮＴブロックスイッチ５００５は、ＮＶ ＮＴブロック５０３０と接触する上面コンタクト５０４０と、ＮＶ ＮＴブロック５０３０と接触する下面コンタクト５０２０とを含む。ＮＶ ＮＴブロックスイッチ５００５は、誘電体５０６０に埋め込まれる。上面コンタクトおよび下面コンタクトとＮＶ ＮＴブロック５０３０の側面は組み入れられた特許文献にさらに記載された自己配向溝の好ましい製作方法によって規定されうるので、ＮＶ ＮＴブロックスイッチ５００５は、密度が比較的高く（比較的小さい実装面積を占有する）、Ｆ×Ｆの最小ＮＶ ＮＴ記憶ノード寸法を形成するために使用されてもよい。ＮＶ ＮＴブロックスイッチ５００５は、ダイオード５０１０選択（ステアリング）デバイスとともに集積化されるものとして示されているが、ＮＶ ＮＴブロックスイッチ５００５は、たとえば、図１８Ａ〜１８Ｃに関して以下にさらに記載されるような比較的高い密度のメモリアレイを形成するためにＮＦＥＴ選択デバイスと組み合わせられてもよい。
図１Ｃの透視図において先に示されたＮＶ ＮＴブロックスイッチ１０００Ｃは、図５Ａに示されるＮＶ ＮＴブロック５０３０に対応するＮＶ ＮＴブロック１０３５を示す。下面コンタクト位置１０４０は下面コンタクト５０２０に対応し、上面コンタクト位置１０４５は上面コンタクト５０４０に対応する。
ＮＶ ＮＴブロックスイッチ５０１０の側面寸法（ｌａｔｅｒａｌ ｄｉｍｅｎｓｉｏｎ）は、最小寸法Ｆ×Ｆと同じくらい小さくてもよい。ＮＶ ＮＴブロック５０３０の側面寸法は、最小寸法Ｆより大きくてもよく、すなわち、ＮＶ ＮＴブロック５０３０の側面寸法は等しくなくてもよい。ＮＶ ＮＴブロックスイッチ５０１０の垂直（厚さ）寸法は、本明細書に記載される他のＮＶ ＮＴブロックスイッチと同様に、一般に、テクノロジーノードによって提供される最小寸法Ｆによって制約されない。代わりに、垂直（厚さ）寸法は、ナノチューブファブリックの厚さに関係し、この厚さは、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書にさらに詳しく記載されるようなコンタクト５０２０とコンタクト５０４０の間の電気的接触を実質的に阻止するために、たとえば、十分に厚く選択されうる。コンタクト材料および導体材料の例は、Ａｌ、Ａｕ、Ｗ、Ｔａ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎなどの元素金属、ならびにＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、およびＴｉＷなどの金属合金、その他の適切な導体、あるいは、ＴｉＮなどの導電性窒化物、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘなどの導導性酸化物、または導電性ケイ化物を含む。絶縁体は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、または他の絶縁体材料であってもよい。
ＮＶ ＮＴブロックスイッチ５０００に対応する不揮発性ナノチューブブロックスイッチの実験室でのＯＮ／ＯＦＦスイッチング試験結果が、図５Ｂに示されるグラフ５０７０に関して記載され、ここで、書込み０は、消去することに対応して高抵抗のＯＦＦ状態をもたらし、書込み１は設定することに対応して低抵抗のＯＮ状態をもたらす。試験の条件と結果が、組み入れられ特許文献にさらに詳しく記載されている。グラフ５０７０は、６Ｖの１つの書込み０電圧パルス、６Ｖの１つの書込み１電圧パルスを印加して、１００サイクルに対して各ＯＮ／ＯＦＦサイクルにおけるＯＮ抵抗を測定する電気試験の結果を示している。ＯＮ抵抗値５０７５は、典型的に、１２０ｋΩ〜１ＭΩの範囲にあり、ＯＦＦ抵抗値５０８０は、典型的に、１００ＭΩ以上であり、ほとんどの値が１ＧΩを超える。
２−Ｄ ＮＶ ＮＴスイッチおよび３−Ｄ ＮＶ ＮＴブロックスイッチ構造体に適用される絶縁体
ＮＶ ＮＴスイッチおよびＮＶ ＮＴブロックスイッチの一部の実施形態は、チップの上面に形成され、絶縁体を使用せずに密封環境中に包装されてもよい。たとえば、図２Ａおよび３に関して先に示された非絶縁ＮＶ ＮＴスイッチは、ナノチューブ素子が蒸着されて同一平面上にあるコンタクト端子および絶縁体の上面でパターン化されるときに形成される。絶縁ＮＶ ＮＴスイッチおよびＮＶ ＮＴブロックスイッチの例が、以下にさらに記載される。
非密封環境中に包装されるＮＶ ＮＴスイッチを有するチップの場合、１つまたは複数の絶縁体層がＮＶ ＮＴスイッチ構造体に追加されてもよい。また、たとえば、より高い密度のメモリセルの場合、ＮＶ ＮＴスイッチはＮＦＥＴなどのセル選択トランジスタの近くに、たとえば、シリコン基板近くのビットラインアレイワイヤの下に集積化されてもよい。それゆえ、一部のメモリアレイ構造体に集積化されたＮＶ ＮＴスイッチの上方に複数の絶縁体層が使用されてもよい。スイッチングに必要な電圧閾値および電流値など、ＮＶ ＮＴスイッチの電気的特性を変更するために、絶縁体はナノチューブ素子と接触してもよい。一部の絶縁体は、閾値電圧および電流を低下させることによって電気的特性を高めることができる。ＮＶ ＮＴスイッチ絶縁体の取扱いの例が、図５Ａ、６Ａ〜６Ｄ、７Ａ、７Ｂ、および８Ａ〜８Ｃに関して以下にさらに示される。場合によっては、１つまたは複数の絶縁体層を追加すると、１つまたは複数の新たなマスキング層を使用する必要があるかもしれない。
ＮＶ ＮＴブロックスイッチの一部の実施形態は、図１Ｂおよび１Ｃと図４Ａおよび５Ａに示されるように、絶縁体がＮＶ ＮＴブロック構造体の上面と接触しないように導体に上面コンタクトを接触させて製作されてもよい。ただし、絶縁体は、図４Ａおよび５Ａに示されるＮＶ ＮＴブロックスイッチ構造体の一部の側壁表面と接触していてもよい。ＮＶ ＮＴブロックスイッチは、図４Ａ〜４Ｂおよび５Ａ〜５Ｂに示されるような上面および下面と、上面／側面および下面の各コンタクトなどの多種多様なコンタクト構成、ならびに組み入れられた特許文献にさらに示される端部のみの接触、端部と側面の接触、およびその他の接触オプションなど、その他のコンタクト構成によって動作する。
ＮＶ ＮＴブロックスイッチの一部の実施形態は、図８Ｃに関して以下にさらに示されるように被覆または密封（包囲）されたＮＶ ＮＴブロックスイッチを形成することによって下層の絶縁体と接触する下面ＮＶ ＮＴブロック領域のごく一部を残して、６面のうちの５面で導体のみ（絶縁体なし）と接触してもよい。このような被覆または密封されたＮＶ ＮＴブロックスイッチは、集積回路のプロセスと構造体に一般に使用される様々な絶縁体に対してナノチューブの電気的特性が影響を受けにくくなるので、様々な組立レベルでＮＶ ＮＴスイッチおよびその他の（非密封）ＮＶ ＮＴブロックスイッチよりも容易に集積化されうる。換言すると、被覆または密封されたＮＶ ＮＴブロックスイッチは、集積回路の製造に使用される比較的広範囲の絶縁体に適合する可能性がある。しかし、一部の実施形態において、被覆または密封されたＮＶ ＮＴブロックスイッチは、図５Ａに示されるように、上面コンタクトと下面コンタクトを有するＮＶ ＮＴブロックスイッチ５０００よりも密度が低くなる（大きい実装面積を有する）可能性がある。
図６Ａは、図２Ａに示されるＮＶ ＮＴスイッチ２０００に絶縁体６０１０を追加することによって形成された絶縁ＮＶ ＮＴスイッチ６０００を示す。パターン化ナノチューブ素子２０３５は、下層の絶縁体２０３０と上層の絶縁体６０１０とに接触していてもよい。以下において、および組み入れられた特許文献においてさらに記載される好ましい不動態化層が、ＮＶ ＮＴスイッチ６０００における絶縁体６０１０および２０３０として使用されてもよい。
不動態化層は、以下の特性の一部または全部を有している可能性がある。第一に、不動態化層は、ナノチューブが水に実質的に触れないようにする有効な防湿層を形成する可能性がある。第二に、不動態化膜は、メモリデバイスのスイッチングメカニズムを妨げる可能性がなく、これを強化することが好ましい。第三に、不動態化膜は、集積構造体を形成するために採用される好ましいプロセスの流れに関して、他の絶縁体、導体、および半導体に適合する可能性がある。
不動態化層は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ポリイミド、およびＰＳＧ（リンケイ酸ガラス）酸化物、ＬＴＯ（平坦化低温酸化物）酸化物、スパッタ酸化物または窒化物、フローフィル酸化物（ｆｌｏｗｆｉｌｌ ｏｘｉｄｅ）、酸化物および窒化物のＣＶＤ（化学蒸着）ＡＬＤ（原子層蒸着）酸化物などのその他の絶縁材料を含むが、これらに限定されないＣＭＯＳ産業における周知の適切な材料から形成されてもよい。また、ＰＶＤＦ（ポリフッ化ビニリデン）絶縁材料が使用されてもよい。これらの絶縁材料の組合せ、またはその他の適切な絶縁体が使用されてもよい。
また、絶縁体６０１０および２０３０は、当業界において入手しうるＮＭＰまたはシクロヘキサノンなどの一種または複数種の有機溶媒に溶解される犠牲ポリマーのポリプロピレンカーボネート（ＰＰＣ）を蒸着しパターン化するために好ましい方法を用いて形成されてもよい。ポリプロピレンカーボネートの特性に関する説明は、たとえば、Ｅｍｐｏｗｅｒ Ｍａｔｅｒｉａｌｓ社から入手しうる参考技術資料に掲載されているかもしれない。また、Ｕｔｉｌｉｔｙ（商標）犠牲ポリマーおよびポリエチレンカーボネート犠牲ポリマーなど、他の犠牲ポリマーが使用されてもよい。Ｕｔｉｌｉｔｙ（商標）ポリマーに関する情報は、オハイオ州クリーブランド市のメーカーＢＦＧｏｏｄｒｉｃｈ社から入手可能である。犠牲ポリマーの使用法は、組み入れられた特許文献にさらに記載されている。また、これらの材料は、他の材料、すなわち、組み入れられた特許文献にさらに示されるようなＳｉＯ２などの絶縁体とＰＰＣまたはＵｔｉｌｉｔｙポリマーとが併用されてもよい。
図６Ｂは、パターン化ナノチューブ素子２０３５と接触する絶縁体６０２５、絶縁体６０２５、コンタクト端子２０１０および２０１５ならびに絶縁体２０３０の一部分と接触する絶縁体６０３０を図２Ａに示されるＮＶ ＮＴスイッチ２０００に追加することによって形成される絶縁ＮＶ ＮＴスイッチ６０２０を示す。絶縁体６０２５は、先に記載されたＰＰＣおよびＵｎｉｔｙなどの犠牲ポリマーの好ましい適用方法によって形成されてもよい。絶縁体６０３０は、たとえば、ＳｉＯ２などの絶縁体の好ましい適用方法によって形成されてもよい。
図６Ｃは、ＮＶ ＮＴスイッチ６０２０に対応する絶縁ＮＶ ＮＴスイッチ６０４０を示す。ただし、ＮＶ ＮＴスイッチ６０４０を形成するとき、ＮＶ ＮＴスイッチ６０２０に使用される絶縁体６０２５は、絶縁体層を介して蒸着されうる前述のＰＰＣまたはＵｎｉｔｙなどの犠牲ポリマーを用いて形成されてもよい。図６Ｃは、組み入れられた特許文献にさらに詳しく記載されるようにパターン化ナノチューブ素子２０３５の上方にギャップ領域６０４５を形成するために、絶縁体層６０５０（たとえば、ＳｉＯ２）を介して犠牲ポリマー絶縁体６０２５を蒸着した後のＮＶ ＮＴスイッチ６０４０を示す。
図６Ｄは、ＮＶ ＮＴスイッチ６０４０に対応する絶縁ＮＶ ＮＴスイッチ６０６０を示す。ただし、犠牲絶縁体（図示せず）は、パターン化ナノチューブ素子２０３５の上方のギャップ領域６０６５と、パターン化ナノチューブ素子２０３５下方の絶縁体６０７０に組み込まれたナノチューブ素子２０３５の下方のギャップ領域６０６５’とを形成するために、絶縁体６０５０を介して蒸着されている。ギャップ領域とともにパターン化ナノチューブ素子を有するＮＶ ＮＴスイッチの強化性能特性は、組み入れられた特許文献にさらに記載されている。
図７Ａは、絶縁体７０１０を図３に示されるＮＶ ＮＴスイッチ３０００に追加することによって形成される自己配向チャネル長ＬＳＷ−ＣＨを有するＮＶ ＮＴスイッチ７０００を示す。パターン化ナノチューブ素子３０４５は、下層のコンタクト端子３０１０および３０１５、コンタクト端子延長部３０４０、および絶縁体３０３５と接触する。また、パターン化ナノチューブ素子３０４５は、上層の絶縁体７０１０と接触する。不動態化層は、先にも、以下においても、さらに組み入れられた特許文献においても記載されている。
図７Ｂは、ＮＶ ＮＴスイッチ７０００に対応する絶縁ＮＶ ＮＴスイッチ７０５０を示す。ただし、犠牲絶縁体は、ＬＳＷ−ＣＨの上方に位置されてＬＳＷ−ＣＨのチャネル領域の両側でパターン化ナノチューブ素子３０４５の上方に延びるパターン化ナノチューブ３０４５の一部の上方にギャップ７０６０とを形成するために、絶縁体７０６５、たとえば、ＳｉＯ２を介して蒸着されている。ギャップ領域の例は、図６Ａ〜６Ｄに関して先に記載され、組み入れられた特許文献においてさらに詳しく記載される。
図８Ａは、図４Ａに先に示された非絶縁ＮＶ ＮＴブロックスイッチ４０００に類似した絶縁ＮＶ ＮＴブロックスイッチ８０００を示す。絶縁ＮＶ ＮＴブロックスイッチ８０００は、メモリセルの図６Ａ〜６Ｄと７Ａおよび７Ｂに示されるＮＶ ＮＴスイッチの代わりに使用されてもよい。図８Ａに示されるＮＶ ＮＴブロックスイッチ８０００は、絶縁体８０１０がコンタクト４０４０領域、ＮＶ ＮＴブロック４０３５の側面４０４３などの露出側面、および絶縁体４０３０を含む、導体４０４５と接触するように絶縁体８０１０をＮＶ ＮＴブロックスイッチ４０００の表面に蒸着することによって形成される。絶縁体８０１０は、コンタクト４０４０Ｂが導体４０４５によって被覆されているのでＮＶ ＮＴブロック４０３５の上面と接触しておらず、コンタクト４０４０Ａが導体４０４５によって被覆されているのでＮＶ ＮＴブロック４０３５の１つの側面と接触していない。絶縁体８０１０材料は、図６Ａに関して先に記載された絶縁体６０１０材料に類似していてもよい。
図８Ｂに示されるＮＶ ＮＴブロックスイッチ８０２０は、絶縁体８０３０を形成する前に、図６Ａ〜６Ｄおよび７Ａ〜７Ｂに関して先に記載された犠牲領域に類似した犠牲ポリマー領域（図示せず）を含むことによって形成される。このような犠牲ポリマー領域は、先に図６Ｂに示されるように絶縁体構造体の中に残ってもよく、あるいは、図６Ｃおよび６Ｄに示されるようにギャップ領域を形成するために絶縁体８０３０などの絶縁体を介して蒸着されてもよい。ギャップ領域８０４０は、絶縁体８０３０とＮＶ ＮＴブロック４０３５の露出された側面４０４３との接触を防止する。他のＮＶ ＮＴブロック４０３５の側面（図８Ｂでは見えない）は、ＮＶ ＮＴブロック４０３５と絶縁体８０３０との側面接触を防止するギャップ領域を含んでもよい。ギャップ領域と好ましい製造方法とは、図６Ｃ、６Ｄ、および７Ｂに関して先に記載されており、組み入れられた特許文献に記載される。
ＮＶ ＮＴブロックスイッチは、図４Ａおよび５Ａに示されるような上面および下面のコンタクトと上面／側面および下面のコンタクトなどに加えて、端部のみ、端部および側部のコンタクト、および本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に示されるもののような他のコンタクトオプションなど、多種多様な形状およびコンタクト構成で電気的に動作する（ＯＮ／ＯＦＦ状態を切り替える）ことが明らかにされている。様々な材料およびプロセスにさらされて、ほとんどすべてのレベルの半導体（または、他の種類の）プロセスの流れにおいてＮＶ ＮＴブロックスイッチタイプ構成の集積化を柔軟かつ容易にするために、ＮＶ ＮＴブロック領域の側面／上面／下面（外面）導体接触を強化し、非導体（絶縁体）接触を抑制するようにＮＶ ＮＴブロックスイッチを集積化することが望ましいかもしれない。被覆または密封（たとえば、導体接触によって密封）されたＮＶ ＮＴブロック構成では、図８Ｃに関して以下にさらに記載され、重複長さＬＯＬと呼ばれる下層の絶縁体と接触する下面のＮＶ ＮＴブロック表面のごく一部のみを残して、６つのＮＶ ＮＴブロック表面（外面）のうちの５つの導体のみ（絶縁体なし）に被覆または密封されたＮＶ ＮＴブロックスイッチを接触させることができる。
図８Ｃは、密封（包囲）されたＮＶ ＮＴブロックスイッチ８０５０の断面を示しており、この断面は絶縁体および配線層８０５５と接触する下面コンタクト端子８０６５を含み、絶縁体および配線層８０５５は基板８０６０と接触する。下面コンタクト端子８０６５と絶縁体８０７０との上面は同一平面上にある。下面コンタクト端子８０６５は、下面コンタクト８０６７でＮＶ ＮＴブロック８０７５と接触する。ＮＶ ＮＴブロック８０７５は、下面コンタクト８０６７の表面を越えてすべての辺で重複距離ＬＯＬだけ延びており、絶縁体８０７０の上面と接触している。ＬＯＬは、たとえば、５〜１００ｎｍ程度であってもよい。ＬＯＬは、マスク位置合せ、あるいは、図３に関して先に記載されたように、先行技術の米国特許第４，２５６，５１４号明細書に記載されたような周知の好ましい側壁スペーサ法と先行技術の米国特許第４，９４４，８３６号明細書に記載されたような化学機械研磨（ＣＭＰ）技術などの好ましい方法とを組み合わせて用いた自己配向技術によって決定されてもよい。
導体が、上面および全側面でＮＶ ＮＴブロック８０７５を密封しており、これによって、上面／側面コンタクト端子８０８０を形成する。上面／側面コンタクト端子８０８０の上部８０８０Ａは、ＮＶ ＮＴブロック８０７５の上面とともに上面コンタクト８０８３を形成する。好ましい製作方法では、ＮＶ ＮＴブロック８０７５の側壁面を形成するとき、上面／側面コンタクト端子８０８０の上部８０８０Ａをマスキング層として使用してもよい。上面／側面コンタクト端子８０８０の側壁導体領域８０８０Ｂ−１、８０８０Ｂ−２と、図８Ｃでは見えない他の側壁領域とは、共形導体層（ｃｏｎｆｏｒｍａｌ ｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）の好ましい蒸着方法によって形成されてもよく、この後、側壁導体領域８０８０Ｂ−１および８０８０Ｂ−２を形成するために先行技術の米国特許第４，２５６，５１４号明細書に示されるような方向性エッチングが行なわれる。好ましい方向性エッチング方法では、絶縁体８０７０の表面にある導体材料の残存部分を除去する。側壁導体領域８０８０Ｂ−１および８０８０Ｂ−２は、ＮＶ ＮＴブロック８０７５の側面に側壁コンタクト８０８２−１および８０８２−２を形成する。
好ましい方法では絶縁体８０８５を蒸着する。好ましい方法では、つぎに、上面／側面コンタクト端子８０８０の上部８０８０Ａまでのバイアホール８０８７をエッチングする。好ましい方法では、つぎに、バイアホール８０８７を充填する導体層を蒸着する。この後、組み入れられた特許文献に記載されるＣＭＰなどの好ましい方法によって、上面／側面コンタクト端子８０８０の上面８０８０Ａと接触する導体８０９０を形成する表面を平坦化する。
一部の実施形態において、密封型ＮＶ ＮＴブロックスイッチ８０５０の寸法は、重複長さＬＯＬの大きさの２倍（２ＬＯＬ）だけ、また側壁導体領域８０８０Ｂ−１および８０８０Ｂ−２の厚さの２倍だけ最小寸法Ｆより大きくてもよい。例として、ＬＯＬが５〜５０ｎｍであり、側壁導体領域８０８０Ｂ−１および８０８０Ｂ−２が５〜５０ｎｍであれば、一部の実施形態において、密封型ＮＶ ＮＴブロックスイッチ８０５０の最小寸法は断面がＦ＋２０ｎｍ〜Ｆ＋２００ｎｍである。
コンタクト材料および導体材料の例は、Ａｌ、Ａｕ、Ｗ、Ｔａ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎなどの元素金属、ならびにＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、およびＴｉＷなどの金属合金、その他の適切な導体、あるいは、ＴｉＮなどの導電性窒化物、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘなどの導導電性酸化物、または導電性ケイ化物を含む。絶縁体は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、または他の絶縁体材料であってもよい。
密封型ＮＶ ＮＴブロックスイッチ８０５０は、たとえば、図１９に関して以下にさらに示されるようなメモリセルを形成するために、ＮＦＥＴなどの選択トランジスタと組み合わせられてもよい。
図８Ｄは、以下にさらに記載されるようなメモリアレイの不揮発性ナノチューブ記憶ノードとして使用されうる図２Ａ〜８Ｃに関して先に記載された２−Ｄ ＮＶ ＮＴスイッチおよび３−Ｄ ＮＶ ＮＴブロックスイッチの一部の実施形態を要約したものである。図８Ｄにおいて１〜１３の番号が付与された不揮発性ナノチューブ記憶ノードは、２−Ｄおよび／または３−Ｄスイッチ構造体に対応しており、簡単な説明、スイッチ番号および対応する図番号、ならびに、もしもあれば、集積レベルの制約を含む。非絶縁スイッチの一部の実施形態は上面のみの配備に制限されてもよいが、絶縁によってスイッチが後続のプロセスステップから保護されるので、絶縁スイッチの一部の実施形態は任意の集積レベルで配備されてもよい。
メモリセルと、記憶素子として３−Ｄ不揮発性ナノチューブブロックスイッチを用いたメモリセルのアレイ
ＮＶ ＮＴスイッチおよびＮＶ ＮＴブロックスイッチの一部の実施形態は、不揮発性メモリセルとそのアレイを形成するために、ＮＦＥＴ選択トランジスタとともに集積化されてもよい。このようなナノチューブスイッチは、集積化しやすいようにワードライン（ＷＬ）とビットライン（ＢＬ）とに接続されたＮＦＥＴ選択デバイスを含む、事前に部分的に形成されたセルの上方の上面領域またはその近くに配備されてもよい。
例示的な１６ビットメモリアレイが、図９Ａ、９Ｂ、１０Ａ、１０Ｂ、および１１Ａ〜１１Ｃに関して以下にさらに記載されるように設計、製作、および試験が行われる。図４Ａに示される非絶縁ＮＶ ＮＴブロックスイッチ４０００は、以下にさらに記載されるように、ＣＭＯＳバッファ回路を有する不揮発性１６ビットメモリアレイを完成するために対応するＮＦＥＴ選択トランジスタのソースに電気的に接続された１つの端子を有するＣＭＯＳチップの最上層に製作された。
先に記載され、図８Ｄに要約されたＮＶ ＮＴスイッチとＮＶ ＮＴブロックスイッチを用いた様々なメモリアレイセルが、図１２Ａ、１２Ｂ、１３Ａ、１３Ｂ、１４Ａ、１４Ｂ、および１５に関して以下にさらに記載される。これらのメモリセルでは、メモリセルの表面またはその近くで予め配線されてワードおよびビットライン層の上方に配備されるＮＶ ＮＴスイッチおよびＮＶ ＮＴブロックスイッチから形成されたＮＶ ＮＴ記憶ノードが使用される。
先に記載され、図８Ｄに要約されたＮＶ ＮＴスイッチとＮＶ ＮＴブロックスイッチを用いた様々なメモリアレイセルが、図１６Ａ、１６Ｂ、１７Ａ、１７Ｂ、１８Ａ、１８Ｂ、および１９に関して以下にさらに記載される。これらのメモリセルでは、ＮＦＥＴトランジスタのソースに接続された１つの端子を有し、セル密度を高めるためにビットライン層の下方でＮＦＥＴ選択デバイスにごく接近してセル内に集積化されたＮＶ ＮＴスイッチおよびＮＶ ＮＴブロックスイッチから形成されたＮＶ ＮＴ記憶ノードが使用される。
図２０Ａは、ビットラインＢＬとＮＦＥＴトランジスタのドレインとの間に接続されたＮＶ ＮＴブロックスイッチ記憶ノードを示す。このような集積化方式は、ＮＶ ＮＴブロックスイッチの密度とＮＶ ＮＴブロックスイッチの電流の双方向性とによって可能にされる。
図２０Ｂは、ＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチによって形成される様々なＮＶ ＮＴ記憶ノードのセル面積（実装面積）を示す。セル面積は、寸法Ｆ×Ｆの最小二乗数によって表わされる。予め配線されたセル領域の上方の表面またはその近くにあるＮＶ ＮＴ記憶ノードの場合、セル面積は、ＮＦＥＴ選択トランジスタのソースをＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチの１つの端子と接触させるために自己配向スタッド、非自己配向スタッドのいずれが使用されるかに依存する。一実施形態において、上面コンタクトと下面コンタクト（ノード＃１０と呼ばれる）を有し、セル領域内でビットラインの下方に集積化されるＮＶ ＮＴブロックスイッチは、６〜８Ｆ２の範囲の推定セル面積を有する。
不揮発性ナノチューブ記憶ノードとしてＮＶ ＮＴブロックスイッチを用いた１６ビットメモリアレイ
不揮発性メモリアレイの回路図９０００は、図９Ａに示されるように、１６個の不揮発性記憶セルＣ００、Ｃ１０、．．．．、Ｃ３３のマトリクスを含む。メモリアレイは、１６セルに限定されず、たとえば、数百万セルまたは数十億セルを有してもよい。代表的なセルＣ００など、メモリアレイの回路図９０００に示される各メモリセルは、図示されるようなＮＦＥＴであってもよく、あるいはＰＦＥＴ（図示せず）またはＮＦＥＴとＰＦＥＴの両デバイスを含むＣＭＯＳトランスファデバイス（図示せず）、あるいは他のタイプのスイッチングデバイス（図示せず）であってもよい選択トランジスタを含む。また、セルＣ００などの各セルは、不揮発性ナノチューブ記憶ノードＮＴ００を含む。不揮発性ナノチューブ記憶ノードＮＴ００（ＮＶ ＮＴ記憶ノード）は、ＮＶ ＮＴスイッチタイプおよび先に示され図８Ｄに要約されるものなどのＮＶ ＮＴブロックスイッチタイプを用いて形成されてもよい。
セルＣ００などの不揮発性記憶セルは、ＮＦＥＴ Ｔ００などのトランジスタのソースＳＣ００を、図９Ａに示されるＮＶ ＮＴ記憶ノードＮＴ００などのＮＶ ＮＴ記憶ノードの第１の端子に接続することによって形成される。ＮＶ ＮＴ記憶ノードの例が図８Ｄに記載される。
メモリアレイ回路図９０００は、図９Ａおよび９Ｂに示されるように、ワードラインＷＬ０、ＷＬ１、ＷＬ２、およびＷＬ３を対応する記憶セルのＮＦＥＴ選択トランジスタの対応するゲートに接続し、第２のワードラインＷＷＬ０、ＷＷＬ１、ＷＷＬ２、およびＷＷＬ３を対応する記憶セルのＮＶ ＮＴ記憶ノードの対応する第２の端子に接続し、ビットラインＢＬ０、ＢＬ１、ＢＬ２、およびＢＬ３を対応する不揮発性記憶セルの対応するＮＦＥＴ選択トランジスタに対応するドレイン拡散層に接続することによって形成される。たとえば、ワードラインＷＬ０は、コンタクトＧＣ００によってＮＦＥＴ Ｔ００のゲートに接続され、第２のワードラインＷＷＬ０はコンタクトＮＣ００によって不揮発性ナノチューブ記憶ノードＮＴ００の第２の端子に接続され、ビットラインＢＬ０はコンタクトＤＣ００によってＴ００のドレインに接続される。
図９Ｂに平面視で示されるメモリアレイのレイアウト９００２は、２５０ｎｍのＣＭＯＳ設計ルールを用いたメモリアレイ回路図９０００に対応する例示的な１６ビットメモリアレイのレイアウト（設計）である。選択された設計ワークステーションのレイアウトレベルが強調されている。
図９Ｂに示されるメモリアレイレイアウト９００２のセルＣ００およびＣ１０は、同じＦＥＴ領域９００５内に形成されて共通のドレイン拡散層を共有する。ワードラインＷＬ０は、コンタクト９００７においてセルＣ００の選択ＮＦＥＴトランジスタのゲートに接触しており、コンタクト９００７は図９Ａに示されるメモリアレイの回路図９０００におけるワードラインＷＬ０とＮＦＥＴ Ｔ００のゲートとの間のコンタクトＧＣ００に対応する。ドレインコンタクト９０１０は、図９Ｂに示される鏡像セルＣ００およびＣ１０によって共有され、コンタクト９０２０を通してビットラインＢＬ０と順々に接触する導体セグメント９０１５に接触する。図９Ｂに示されるドレインコンタクト９０１０は、ＮＦＥＴ Ｔ００のドレインコンタクトＤＣ００と図９Ａに示されるＮＦＥＴ Ｔ０１のＤＣ１０とに対応する。図９Ａに示される不揮発性ナノチューブ記憶ノードＮＴ００に対する第１のコンタクトは、コンタクトＳＣ００によってＮＦＥＴ Ｔ００のソースに接続される。図４Ａに示されるＮＶ ＮＴブロックスイッチ４０００（図８ＤのＮＶ ＮＴ記憶ノード番号９）は、図１３Ｂに関して以下にさらに記載されるように、セルＣ００ ＮＦＥＴソース拡散層に接触するように延在されるＮＶ ＮＴブロック４０３５の下面コンタクト４０１５とともにセルＣ００選択ＮＦＥＴのソースの上方に配備される。ＮＶ ＮＴブロック４０３５への結合上面／側面コンタクト４０４０は、図４に示される導体４０４５（の一部）に接続されており、図９Ｂの導体セグメント９０３０に対応する。また、導体セグメント９０３０は、コンタクト９０３５によって第２のワードラインＷＷＬ０に接続され、コンタクト９０３５は図９ＡのコンタクトＮＣ００に対応する。すべてのＣ１０ ＮＥＦＴ選択デバイスとＮＶ ＮＴブロックスイッチとは、セルＣ００に関して記載されるものに対応して相互接続される。その他すべてのセルは、前述のようにセルＣ００またはセルＣ００の鏡像に対応する。
図１０Ａに示されるＳＥＭ画像１００００は、図４に示されるＮＶ ＮＴブロックスイッチ４０００に対応するＮＶ ＮＴブロックスイッチの形成の直前に部分的に製作されたメモリセルの平面図を示しており、ＮＶ ＮＴブロックスイッチはメモリセルのレイアウト９２００に対応する下層セルの選択トランジスタおよびアレイの配線の上方に形成される。好ましい方法を用いて蒸着されるおよそ４０ｎｍの厚さの全体的な（多孔質の）ナノチューブファブリック層は、表面絶縁体および配線層１０２００を覆うが、コントラストが不十分であるためにこのＳＥＭ画像では見えない。ただし、対応する（多孔質の）パターン化ナノチューブブロックが、図１０ＢのＳＥＭ画像によって以下にさらに示される。全体的なナノチューブファブリック層は、スプレーコーティングを用いて被覆された。しかし、全体的なナノチューブファブリック層は、複数の個別のナノチューブファブリック層をスピンコーティングすることによって形成されてもよい。図１０Ａに示されるコンタクト端子１０１００は、図４Ａに示されるコンタクト端子４０１０に対応しており、コンタクト端子１０１５０はコンタクト端子４０１５に対応する。ＳＥＭ画像１００００において見えない全体的なナノチューブファブリック層は、コンタクト端子１０１００および１０１５０の最高部同一平面と絶縁体および配線層１０２００の上面とに接触しており、これは図４Ａにおける絶縁体および配線層４０３０に対応する。全体的なナノチューブファブリック層の表面のパターン化マスク１０２５０画像と上層のコンタクト端子１０１５０とは、全体的なナノチューブファブリック層の下層部分をプロセスの流れの後の方で酸素プラズマエッチングステップから保護するために使用される。パターン化マスク画像１０２５０は、Ａｌ２Ｏ３、またはＧｅ、またはその他の適合する硬質マスク材料を用いて形成されてもよい。
つぎに、好ましい方法では、組み入れられた特許文献にさらに記載されるように、たとえば、酸素プラズマ中で全体的なナノチューブファブリック層の露出部分をエッチングする。つぎに、好ましい実施方法では、パターン化マスク１０２５０画像を除去する。この後、好ましい実施方法では、図９Ｂに示される導体セグメント９０３０と、図４に示される導体４０４５とに対応する図１０Ａに示されるＳＥＭ画像１０３００に示される導体セグメント１０４００を形成する。また、導体セグメント１０４００は、図４Ａに示されるコンタクト４０４０に対応する下層のＮＶ ＮＴブロック（図示せず）に対する上面／側面コンタクトを形成する。この例において、導体セグメント１０４００は、厚さ２／１００ｎｍのＴｉ／Ｐｄで形成されるが、他の金属が使用されてもよい。この後、好ましい方法では、それぞれ、結合上面／側面コンタクト４０４０および導体４０４５に対応する導体セグメント１０４００と下面コンタクト４０４２に対応する下面コンタクト１０１５０とを有する、図４Ａに示されるＮＶ ＮＴブロックスイッチ４０００に対応するＮＶ ＮＴブロックスイッチ１０４５０を形成するために、導体セグメント１０４００をマスク層として用いてナノチューブファブリックの残る露出領域をエッチングする。
プロセスにおけるこの時点で、１６ビットメモリアレイレイアウト９００２に対応する１６ビットメモリアレイの製作は終了しており、図１０ＡのＳＥＭ画像１０３００は最上層の平面図を示す。図４ＡのＮＶ ＮＴブロック４０３５に対応するＮＶ ＮＴブロックは、ＳＥＭ画像１０３００では見えない。しかし、さらに以下の図１０Ｂではこれが見える。絶縁体および配線層１０２００’は、絶縁体および配線層１０２００に対応するが全体的なナノチューブファブリック層がない。
図１０Ｂに示されるＳＥＭ画像１０５００は、ＳＥＭの傾斜断面画像を示す。絶縁体および配線層１０６００の表面にあるコンタクト端子１０５５０は、ＳＥＭ画像１０３００におけるコンタクト端子１０１５０に対応しており、ＮＶ ＮＴブロック１０６５０に対する下面コンタクトを形成する。上面コンタクト端子１０７００は、ＮＶ ＮＴブロック１０６５０の上面コンタクトを形成するＳＥＭ画像１０３００における導体セグメント１０４００の領域に対応する。ＮＶ ＮＴブロック１０６５０は、この例では、およそ２５×８０ｎｍである。
図９Ａに図式的に示され、図９Ｂに示されるＮＶ ＮＴブロックスイッチ記憶デバイスではレイアウト形式で示され、そして、図１０Ａに示されるような１６ビットメモリアレイ構造体の最上層に形成されるＮＶ ＮＴブロックスイッチ記憶領域のＳＥＭ画像１０３００で示される、１６ビットメモリアレイ９０００の試験と特性解析は、ＯＮ／ＯＦＦ状態のスイッチングと抵抗状態の読み出しに基づいて行なわれる。ＮＶ ＮＴブロックスイッチに関するＯＮ／ＯＦＦ状態のスイッチングの結果は、ＯＮとＯＦＦの状態間遷移に対しておよそ６Ｖのパルス１個を用いたスイッチングに対する波形４５００によって図４Ｂに示される。書込み０動作はＮＶ ＮＴブロックスイッチをＯＮからＯＦＦ，すなわち高抵抗状態に切り替え、書込み１動作はＮＶ ＮＴブロックスイッチをＯＦＦからＯＮ、すなわち低抵抗状態に切り替える。図４Ｂに示されるように、ＯＮ抵抗値は、典型的に、数百ｋΩの範囲にあり、ＯＦＦ抵抗値は、典型的に、ＧΩの範囲にある。複数のパルスが書込み０および書込み１動作に使用される場合、スイッチング電圧は、たとえば、６Ｖより低くてもよい。書込み０、書込み１、ならびに読取り電圧および電流波形は、米国特許出願第１１／２８０，７８６号明細書と、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書とに記載される通りであってもよい。
図９Ａに図式的に示され、図９Ｂにレイアウトで示される１６ビットメモリアレイ９０００は、製作時に、パッドとワードライン（ＷＬ）の間にＣＭＯＳバッファ回路（図示せず）と、パッドとビットライン（ＢＬ）の間にバッファ回路（図示せず）とを有する。第２のワードライン（ＷＷＬ）は、ＣＭＯＳバッファ回路のないパッドに直接接続される。
動作中に、たとえば、５Ｖなどの比較的低い電圧で、第２のワードラインをグラウンドなどの基準電圧として、書込み０、書込み１、および読取り動作がワードラインとビットラインによって行なわれてもよい。比較的高い電圧、たとえば、５Ｖよりも大きい電圧では、セルが対応するワードラインによって選択されて書込み０および書込み１パルスが第２のワードラインを用いて印加されてもよく、これによって、セルの選択トランジスタとＣＭＯＳバッファ回路との間の電圧が低減される。印加電圧の極性と電流方向を変える機能が、印加電圧極性と電流方向とは無関係に切り替わるＮＶ ＮＴブロックスイッチ（ＮＶ ＮＴスイッチにも当てはまる）の双方向特性によって実現される。１６ビットメモリアレイ９０００の特性解析の一環として、個々のセルへの書込み０および書込み１電圧は広範囲の（シュムー）電圧値にわたって変化され、したがって、書込み０および書込み１パルスが第２のワードラインを用いて印加された。読取り動作では、ワードラインをアクティブにし第２のワードラインをグラウンドに接続して低電圧のビットライン放電（典型的には、たとえば４Ｖ以下）を採用した。
図１１Ａに示されるディスプレイの読出し１１０００は、先に記載されたようなＮＶ ＮＴブロックスイッチを有する例示的な１６ビットメモリアレイ９０００での書込み０、書込み１、および読取り動作の結果を示す。書込み０動作では、選択されたワードラインに沿った４ビットすべてが同時に消去される。このため、ビットラインＢＬ０、ＢＬ１、ＢＬ２、およびＢＬ３はすべて０Ｖに保持され、ワードワインＷＬ０などの選択されたワードラインは０Ｖから、たとえば、５Ｖなどの比較的高い電圧に切り替えられる。この後、１つまたは複数の電圧パルスが、対応する第２のワードラインＷＷＬ０に印加される。ＷＷＬ０のパルス振幅は、たとえば、４〜８Ｖで変更されてもよい。対応するＮＶ ＮＴブロックスイッチＮＴ００は、ＯＮからＯＦＦに切り替わるか、またはＯＦＦ状態に保たれる。書込み０動作は、ＷＬ１およびＷＷＬ１、ＷＬ２およびＷＷＬ２、ならびにＷＬ３およびＷＷＬ３によって、すべてのビットがＯＦＦ状態になるまで繰り返される。図１１Ａに示されるビットパターン１１１００は、各ビットがＯＦＦ状態または高抵抗状態になるような、１６ビットメモリアレイ９０００の１６ビットの各々に対する書込み０（ＯＦＦ状態）を表わす。
読取り動作の場合、ビットラインＢＬ０などのビットラインは、たとえば、３または４Ｖ以下の電圧に切り替えられ、ＷＬ０などの選択されたワードラインはＴ００などのＮＦＥＴ選択トランジスタをアクティブにしてＯＮ状態とし、ＮＴ００などの対応するＮＶ ＮＴブロックを介してＢＬ０をグラウンドに接続されているＷＷＬ０などの対応する第２のワードラインに接続する。対応するＮＶ ＮＴブロックスイッチＮＴ００がＯＦＦ状態にあれば、ＢＬ０は不変のままで「０」状態、すなわちＯＦＦ状態が検出される。しかし、対応するＮＶ ＮＴブロックスイッチＮＴ００が「１」状態、すなわちＯＮ状態にあれば、ビットラインＢＬ０電圧が低減（垂下）されて「１」状態が検出される。この例において、読取り動作はビットパターン１１１５０を生成して、出力ビットパターン１１１５０が入力ビットパターン１１１００に対応するようにすべてのビットが「０」状態、すなわちＯＦＦ状態にある。
書込み１動作は、ＷＬ０などの選択されたワードラインと、対応する第２のワードライン、たとえば、ＷＷＬ０とに沿って１ビットずつ行なわれる。論理「１」または低抵抗状態は、ビットラインＢＬ０を０Ｖに保持することによってセルＣ００に書き込まれ、ビットラインＢＬ１、ＢＬ２、およびＢＬ３は、たとえば、４Ｖまたは５Ｖなどの比較的高い電圧に保持される。この後、１つまたは複数の電圧パルスが、対応する第２のワードラインＷＷＬ０に印加される。ＷＷＬ０パルスの振幅は、たとえば、４Ｖ〜８Ｖで変更されてもよく、セルＣ００は論理「０」から高抵抗状態に切り替わり、不揮発性論理「１」または低抵抗状態をＮＴ００に記憶する。Ｃ０１は、この例では０を記憶する必要があり、したがって、書込み０動作に関して先に記載されたように、アレイ全体が書込み０動作の前に消去されたのでパルスは印加されていない。
書込み１動作は、チェッカーボードパターン１１２００がメモリアレイ９０００に書き込まれるまで先に記載された書込み１動作に関して上記のように１ビットずつ進む。この例において、チェッカーボードパターン１１２００は、予め消去された１６ビットメモリアレイ９０００に印加される。この後、読取り動作は対応するチェッカーボードビットパターン１１２５０を生成し、メモリアレイ９０００の１６ビットはディスプレイ読出し１１０００によって示されるように不揮発性論理「０」または「１」状態で記憶されたままとなる。
図１０Ａに示される個々のＮＶ ＮＴブロックスイッチ１０４５０は、先に記載されたように印加電圧に応じて、それぞれ、ＯＮとＯＦＦ、低抵抗状態と高抵抗状態の間で切り替えられる。図１１Ｂに関して以下にさらに記載される第１の場合、２ｎｓなどの高速の立上り時間と立下り時間が使用される。図１１Ｃに関して以下にさらに記載される第２の場合、１０μｓなどの遅い立上り時間と立下り時間が使用される。いずれの場合も、書込み０と書込み１の両スイッチングに対して１０個のパルスが使用される。また、いずれの場合も、書込み０に対して２０μｓの保持時間と書込み１に対して１ｍｓの保持時間が使用される。一般に、試験条件は、図４Ｂおよび５Ｂと、米国出願特許第１１／２８０，７８６号明細書および本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に関して記載されたＯＮ／ＯＦＦスイッチングに関して記載された条件に類似している。
図１１Ｂに示されるシュムープロット１１４００は、水平軸に沿った１〜７Ｖの範囲の書込み０動作と、垂直方向の１〜７Ｖの範囲の書込み１動作とに対する合否領域を示す。合格領域１１４５０は、４Ｖ以上の印加電圧による書込み０および書込み１動作がＮＶ ＮＴブロックスイッチ１０４５０に類似したＮＶ ＮＴブロックスイッチの有効なスイッチングとなることを示す。合格領域１１４５０以外の書込み０および書込み１は不合格である。
図１１Ｃに示されるシュムープロット１１５００は、水平軸に沿った１〜１２Ｖの範囲の書込み０動作と、垂直方向の１〜１２Ｖの範囲の書込み１動作とに対する合否領域を示す。合格領域１１５５０は、４Ｖ以上の印加電圧による書込み０および書込み１動作がＮＶ ＮＴブロックスイッチ１０４５０に類似したＮＶ ＮＴブロックスイッチの有効なスイッチングとなることを示す。合格領域１１５５０以外の書込み０および書込み１は不合格である。１つの例外は、一部の実施形態において、位置１１６００で示されるような書込み１動作に対して５Ｖの最小値で切り替わるＮＶ ＮＴブロックスイッチである。
ＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチを、ＮＶ記憶ノード位置に隣接したビットラインを有する不揮発性ナノチューブ記憶ノードとして用いたメモリアレイ
メモリアレイは、ＮＦＥＴなどの選択トランジスタ、ＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチなどの不揮発性ナノチューブ記憶ノード、ならびにセル内の相互接続、およびセルと図９Ａに示されるメモリアレイ回路図９０００に示されるワードライン、ビットライン、および第２のワードラインなどのアレイラインとの間の相互接続を含む、不揮発性メモリセルを相互接続することによって形成されてもよい。図８Ｄは、様々なタイプの不揮発性ナノチューブ記憶ノード１〜１３を要約したもので、各タイプのＮＶ ＮＴ記憶ノード、集積構造体内の集積レベル、および対応する図番号を含む。
集積化を容易にするために、ＮＶ ＮＴスイッチやＮＶ ＮＴブロックスイッチなど、不揮発性ナノチューブ記憶ノードの一部の実施形態は、メモリアレイ構造体の最高部またはその近くに位置されてもよく、第１の不揮発性ナノチューブ記憶ノードと対応するＮＦＥＴ選択トランジスタの下層のソースとの間の直接垂直接続を容易にするために、集積構造体のさらに下方のメモリアレイのビットラインと比較して埋め合わせされてもよい。すなわち、ＮＦＥＴ選択トランジスタ、ソース拡散層とドレイン拡散層へのスタッド接続、ならびにワードライン、ビットライン、および第２のビットラインなどのアレイラインは、不揮発性ナノチューブ記憶ノードを形成する前に形成されうるし、不揮発性ナノチューブ記憶ノードはプロセスの流れの最後または最後間近に形成されうる。集積構造体の最高部、またはその近くに配備される不揮発性ナノチューブ記憶ノードは、コンタクト端子金属および絶縁体のオプションに加えて、不揮発性ナノチューブ記憶ノードの電気的性能を高める可能性のある非絶縁体オプションの選択の柔軟性を高める。しかし、一部の実施形態において、セル面積は、いくらか、たとえば、５０％〜１００％大きくてもよく、一部の構成において、２００％以上大きい。
メモリセルの最高部またはその近くにＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチを有し、図２０Ｂに要約されるセル面積を有するメモリセルは、図１２Ａ〜１５に関してセル面積とともに以下にさらに記載される。
アレイ配線の上方に配備されるＮＶ ＮＴスイッチを用いたメモリアレイ
図１２Ａは、メモリアレイ１２０００構造体の最高部またはその近くで不揮発性記憶デバイスとしてＮＶ ＮＴスイッチを使用する４個のメモリセルを示すメモリアレイ１２０００の平面図を示す。図１２Ｂは、セグメントＡ〜Ａ’に沿って切断された対応するメモリアレイ１２０００’の断面を示す。メモリセル１２０５０Ａおよび１２０５０Ｂは、互いに鏡像である。メモリセル１２０５０Ａは、メモリアレイ１２０００のセルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル１２０５０Ａは、ＮＶ ＮＴ記憶ノード１２１５０Ａを、先に図２Ａに示されてＮＶ ＮＴ記憶ノード＃１として図８Ｄに記載される非絶縁ＮＶ ＮＴスイッチ２０００として示すが、１〜８の番号が付与されて図８Ｄに記載される絶縁または非絶縁ＮＶ ＮＴ記憶ノードのいずれもＮＶ ＮＴ記憶ノード１２１５０Ａとして代わりに使用されてもよい。
セル選択トランジスタ１２１００Ａは、シリコン基板１２３００に形成されたソース１２２００とドレイン１２２５０を含む。側壁スペーサ１２４００とともに製作されるゲート１２３５０は、ゲート領域とアレイ接続部を形成し、周知のＦＥＴデバイスの取扱方法を用いてチャネル領域１２４５０のＯＮおよびＯＦＦ状態を制御するアレイワードラインの一部である。あるいは、図１２Ａおよび１２Ｂに示されるセル選択トランジスタ１２１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体に１２６２５に埋め込まれたスタッド１２５００は、ソース１２２００とスタッド１２５５０の間に導電性経路を備え、これは、さらに、ＮＶ ＮＴスイッチ１２１５０Ａの第１のコンタクト端子を形成する。ＮＶ ＮＴスイッチ１２１５０Ａの第２のコンタクト端子１２６００は、第２のワードライン１２６００のセグメントである。ＮＶ ＮＴ素子１２６５０は、コンタクト端子１２５５０の最高部同一平面と、第２のワードライン１２６００のセグメントと、さらに同一平面内にある絶縁体１２６２５の上面とに接触する。ＮＶ ＮＴスイッチ１２１５０Ｂは、ＮＶ ＮＴスイッチ１２１５０Ａの鏡像である。
セル選択トランジスタ１２１００Ａのドレイン１２２５０は、スタッド１２７００と接触しており、スタッド１２７００は、さらに、コンタクト１２８００において導体セグメント１２７５０と接触する。導体セグメント１２７５０は、さらに、コンタクト１２８５０においてメモリアレイビットライン１２９００と接触し、これによって、ドレイン拡散層１２２５０とビットライン１２９００とを接続する。ドレイン１２２５０は、隣接セル（図１２Ａまたは１２Ｂでは見えず）と共有されている。
前述のように、ＮＶ ＮＴ記憶ノード１２１５０Ａおよび１２１５０Ｂは、複数の非絶縁ＮＶ ＮＴスイッチの１つであってもよい。たとえば、図２Ａに示されるＮＶ ＮＴスイッチ２０００と図３に示されるＮＶ ＮＴスイッチ３０００とは、チップが密封パッケージに実装されるアプリケーションにおいて保護誘電体層なしで使用されてもよい。
あるいは、ＮＶ ＮＴ記憶ノード１２１５０Ａおよび１２１５０Ｂは、複数の絶縁ＮＶ ＮＴスイッチの１つであってもよい。たとえば、図６Ａに示されるＮＶスイッチ６０００、図６Ｂに示される６０２０、図６Ｃに示される６０４０、図６Ｄに示される６０６０、図７Ａに示される７０００、および図７Ｂに示される７０５０が使用されてもよい。他の実施形態も使用されうる。これらのＮＶ ＮＴスイッチは、先に記載されたそれぞれの図に示されるように、単一の絶縁体層、絶縁体層の組合せ、および絶縁体層とギャップ領域の組合せによって絶縁されてもよい。他の実施形態は、本明細書においてさらに詳しく記載されるように、ＮＶ ＮＴスイッチを導体で覆う。
一部の実施形態において、メモリアレイ１２０００を形成するメモリセル１２０５０Ａおよび１２０５０Ｂなどのメモリセルは、面積がおよそ２０Ｆ２であると推定され、ここで、Ｆは最小テクノロジーノード寸法である。さらに、セル構造体を形成する際に自己配向垂直スタッドが使用されるものと仮定される。このようなスタックコンタクトと充填バイアホール（垂直スタッド）が（非特許文献２）に示されており、その全容が参考として本明細書に組み入れられる。垂直スタッドが自己配向されなければ、セル面積は、図２０Ｂに示され以下にさらに詳しく記載されるように、サイズ（実装面積）が２倍以上、４０Ｆ２以上まで増大すると推定される。
上面／側面および下面コンタクトがアレイ配線の上方に配備されるＮＶ ＮＴブロックスイッチを用いたメモリアレイ
図１３Ａは、メモリアレイ１３０００構造体の最高部またはその近くで不揮発性記憶デバイスとしてＮＶ ＮＴブロックスイッチを使用する４つのメモリセルを示すメモリアレイ１３０００の平面図を示す。図１３Ｂは、セグメントＡ２〜Ａ２’に沿って切断された対応するメモリアレイの断面１３０００’を示す。メモリセル１３０５０Ａおよび１３０５０Ｂは、互いに鏡像である。メモリセル１３０５０Ａは、メモリアレイ１３０００のセルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル１３０５０Ａは、ＮＶ ＮＴ記憶ノード１３１５０Ａを、先に図４Ａに示されてＮＶ ＮＴ記憶ノード＃９として図８Ｄに記載される非絶縁ＮＶ ＮＴブロックスイッチ４０００として示すが、９、１１、または１２の番号が付与されて図８Ｄに記載される絶縁または非絶縁ＮＶ ＮＴ記憶ノードのいずれもＮＶ ＮＴ記憶ノード１３１５０Ａとして代わりに使用されてもよい。メモリアレイ１３０００を表わすために使用されるＮＶ ＮＴブロックスイッチ４０００は、図１０Ａに示されるＳＥＭ画像１０３００において先に示されたＮＶ ＮＴブロックスイッチ１０４５０に対応する。
セル選択トランジスタ１３１００Ａは、シリコン基板１３３００に形成されるソース１３２００とドレイン１３２５０を含む。側壁スペーサ１３４００とともに製作されるゲート１３３５０は、ゲート領域とアレイ相互接続部を形成し、周知のＦＥＴデバイス取扱方法を用いてチャネル領域１３４５０のＯＮおよびＯＦＦ状態を制御するアレイワードライン１３３５０の一部である。あるいは、図１３Ａおよび１３Ｂに示されるセル選択トランジスタ１３１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体１３６２５に埋め込まれるスタッド１３５００は、ソース１３２００とスタッド１３５５０の間に導電性経路を備え、スタッド１３５５０はさらにＮＶ ＮＴブロックスイッチ１３１５０ＡのＮＶ ＮＴブロック１３６５０に対する第１のコンタクト端子を形成する。ＮＶ ＮＴブロック１３６５０は、下面コンタクト端子として働くスタッド１３５００と、重複長さＬＯＬとして先に引用された絶縁体１３６２５の表面の一部との両方と重なる。ＮＶ ＮＴブロック１３６５０の上面と１つの側面に対する第２のコンタクト端子は、ＮＶ ＮＴスイッチ１３１５０Ａの端子１３６００とも接触する導体セグメント１３６７５によって形成され、ＮＶ ＮＴスイッチ１３１５０Ａは第２のワードライン１３６００のセグメントである。ＮＶ ＮＴブロックスイッチ１３１５０Ｂは、ＮＶ ＮＴブロックスイッチ１３１５０Ａの鏡像である。
セル選択トランジスタ１３１００Ａのドレイン１３２５０はスタッド１３７００と接触しており、スタッド１３７００はさらにコンタクト１３８００において導体セグメント１３７５０に接触する。また、導体セグメント１３７５０は、コンタクト１３８５０においてメモリアレイビットライン１３９００に接触し、これによって、ドレイン拡散層１３２５０をビットライン１３９００と接続する。ドレイン１３２５０は、隣接セル（図１３では見えず）と共有されている。
前述のように、ＮＶ ＮＴ記憶ノード１３１５０Ａおよび１３１５０Ｂは、非絶縁ＮＶ ＮＴブロックスイッチであってもよい。たとえば、図４Ａに示されるＮＶ ＮＴブロックスイッチ４０００は、チップが密封パッケージに実装されるアプリケーションにおいて保護誘電体層なしで使用されてもよい。図９Ａにおいて先に図式的に示され、図９Ｂにおいてレイアウト９００２で、図１０ＡにおいてＳＥＭ画像１０３００で示される１６ビットメモリアレイ９０００は、製作されるメモリアレイ１３０００の例である。
あるいは、ＮＶ ＮＴ記憶ノード１３１５０Ａおよび１３１５０Ｂは、複数の絶縁ＮＶ ＮＴブロックスイッチの１つであってもよい。たとえば、図８Ａに示されるＮＶブロックスイッチ８０００と図８Ｂに示される８０２０とが使用されてもよい。これらのＮＶ ＮＴブロックスイッチは、先に記載されたそれぞれの図に示されるように、単一の絶縁体層、絶縁体層の組合せ、および絶縁体層とギャップ領域の組合せによって絶縁されてもよい。
一部の実施形態において、メモリアレイ１３０００を形成するメモリセル１３０５０Ａおよび１３０５０Ｂなどのメモリセルは、面積がおよそ２０Ｆ２であると推定され、ここで、Ｆは最小テクノロジーノード寸法である。さらに、セル構造体を形成する際に自己配向垂直スタッドが使用されるものと仮定される。このようなスタックコンタクトと充填バイアホール（垂直スタッド）が組み入れられた文献にさらに示されている。垂直スタッドが自己配向しなければ、セル面積は、図２０Ｂにおいて以下にさらに示されるように、サイズ（実装面積）が２倍以上、４０Ｆ２以上に増大すると推定される。
上面および下面コンタクトがアレイ配線の上方に配備されるＮＶ ＮＴスイッチを用いたメモリアレイ
図１４Ａは、メモリアレイ１４０００構造体の最高部またはその近くの不揮発性記憶デバイスとしてＮＶ ＮＴブロックスイッチを使用する４つのメモリセルを示すメモリアレイ１４０００の平面図を示す。図１４Ｂは、セグメントＡ３〜Ａ３’に沿って切断された対応するメモリアレイの断面１４０００’を示す。メモリセル１４０５０Ａおよび１４０５０Ｂは、互いに鏡像である。メモリセル１４０５０Ａは、ＮＲＡＭメモリアレイ１４０００のセルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル１４０５０Ａでは、さらに先に図５Ａに示されＮＶ ＮＴ記憶ノード＃１０として図８Ｄに記載される絶縁ＮＶ ＮＴブロックスイッチ５０００が使用される。
セル選択トランジスタ１４１００Ａは、シリコン基板１４３００に形成されるソース１４２００とドレイン１４２５０を含む。側壁スペーサ１４４００とともに製作されるゲート１４３５０は、ゲート領域とアレイ相互接続部を形成し、周知のＦＥＴデバイス取扱方法を用いてチャネル領域１４４５０のＯＮとＯＦＦの状態を制御するアレイワードライン１４３５０の一部である。あるいは、図１４Ａおよび１４Ｂに示されるセル選択トランジスタ１４１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体１４６２５に埋め込まれるスタッド１４５００は、ソース１４２００とスタッド１４５５０の間に導電性経路を備え、スタッド１４５５０はさらにＮＶ ＮＴブロックスイッチ１４１５０ＡのＮＶ ＮＴブロック１４６００に対する第１の下面コンタクト端子を形成する。ＮＶ ＮＴブロック１４６００に対する第２の上面コンタクト端子１４６５０は、上面コンタクト端子として使用され、組み入れられた特許文献においてさらに記載されるような自己配向ＮＶ ＮＴブロック１４６５０の側面を規定するときにマスクとして使用されてもよい。上面コンタクト端子１４６５０は、第２のワードライン１４６７５と接触している。ＮＶ ＮＴブロックスイッチ１４１５０Ｂは、ＮＶ ＮＴブロックスイッチ１４１５０Ａの鏡像である。
セル選択トランジスタ１４１００Ａのドレイン１４２５０はスタッド１４７００と接触しており、スタッド１４７００はさらにコンタクト１４８００において導体セグメント１４７５０と接触する。また、導体セグメント１４７５０は、コンタクト１４８５０においてメモリアレイビットライン１４９００に接触し、これによって、ドレイン拡散層１４２５０をビットライン１４９００と接続する。ドレイン１４２５０は、隣接セル（図１４Ａまたは１４Ｂでは見えず）と共有されている。
ＮＶ ＮＴ記憶ノードとしてＮＶ ＮＴブロックスイッチ１４１５０Ａおよび１４１５０Ｂとともにメモリアレイ１４０００を形成するメモリセル１４０５０Ａおよび１４０５０Ｂなどのメモリセルは、コンパクトな３次元の上面および下面コンタクトＮＶ ＮＴブロックスイッチ形状（構造体）であるため高密度のセルを形成する。一部の実施形態において、メモリセル面積（実装面積）は、およそ１２〜１５Ｆ２であると推定され、ここで、Ｆは最小テクノロジーノード寸法である。さらに、セル構造体を形成する際に自己配向垂直スタッドが使用されるものと仮定される。このようなスタックコンタクトと充填バイアホール（垂直スタッド）が、組み入れられた文献にさらに示されている。垂直スタッドが自己配向しなければ、セル面積は、図２０Ｂに示され以下にさらに詳しく記載されるように、一部の実施形態において、サイズ（実装面積）が２倍以上、３０Ｆ２以上まで増大すると推定される。
上面／全側面および下面コンタクトがアレイ配線の上方に配備される密封型ＮＶ ＮＴブロックスイッチを用いたメモリアレイ
図１５は、メモリアレイ１５０００構造体の最高部またはその近くで密封型ＮＶ ＮＴブロックスイッチを不揮発性記憶デバイスとして使用する２つのメモリセルを示すメモリアレイ１５０００の断面を示す。メモリセル１５０５０Ａおよび１５０５０Ｂは、互いに鏡像である。メモリセル１５０５０Ａは、メモリアレイ１５０００のセルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル１５０５０Ａは、メモリセル１４０５０Ａで使用され、さらに先に図８Ｃに示されＮＶ ＮＴ記憶ノード＃１３として図８Ｄに記載される絶縁密封型ＮＶ ＮＴブロックスイッチ８０５０を有するＮＶ ＮＴ記憶ノード＃１０として図８Ｄに記載される絶縁ＮＶ ＮＴブロックスイッチ５０００に置き換わる。
絶縁体がＮＶ ＮＴブロック表面と接触することによって、ＮＶ ＮＴブロックスイッチの電気的特性が変わらないこともあり、電気的特性が向上することもあり、あるいは、電気的動作がさらに制限されることもある。メモリアレイへのＮＶ ＮＴブロックスイッチの集積化を容易にするために、対応するＮＶ ＮＴブロックの上面および全側面が絶縁体と接触することを防止する上面／全側面コンタクト端子を含む密封型ＮＶ ＮＴブロックスイッチを採用することによって、絶縁体材料の選定に対する影響が緩和または排除されてもよい。メモリセル１５０５０Ａは、それぞれ、平面図（レイアウト）および断面の図１４Ａおよび１４Ｂに示されるセル１４０５０Ａに類似している。それゆえ、図１５にはメモリアレイ１５０００の断面のみが示されている。密封型ＮＶ ＮＴブロックスイッチ１５１５０Ａは、ＮＶ ＮＴブロックスイッチ１４１５０Ａの変更形態であり、ここでは、ＮＶ ＮＴブロック１５６００の上面と接触する導体も、図８Ｃに示される密封型ＮＶ ＮＴブロックスイッチ８０５０に関して先に記載されたように上面／全側面コンタクトを形成するためのＮＶ ＮＴブロック１５６００を密封（包囲）している。被覆（包囲）している導体は、たとえば、５〜５０ｎｍと比較的薄くてもよく、密封型ＮＶ ＮＴブロック側面のコンタクトを形成し、絶縁体材料との側面接触を防止するために使用される。
セル選択トランジスタ１５１００Ａは、シリコン基板１５３００に形成されるソース１５２００とドレイン１５２５０を含む。側壁スペーサ１５４００とともに製作されるゲート１５３５０は、ゲート領域とアレイ相互接続部を形成し、周知のＦＥＴデバイス取扱方法を用いてチャネル領域１５４５０のＯＮとＯＦＦとを制御するアレイワードライン１５３５０の一部である。あるいは、図１５に示されるセル選択トランジスタ１５１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体１５６２５に埋め込まれるスタッド１５５００は、ソース１５２００とスタッド１５５５０の間に導電性経路を備え、スタッド１５５５０はさらに密封型ＮＶ ＮＴブロックスイッチ１５１５０ＡのＮＶ ＮＴブロック１５６００に対する第１の底面コンタクト端子を形成する。ＮＶ ＮＴブロック１５６００の上面および全側面と接触している上面／全側面コンタクト端子１５６５０は、第２のコンタクトを形成し、図１５の断面に示されるように第２のワードライン１５６７５とも接触している。ＮＶ ＮＴブロックスイッチ１５１５０Ｂは、ＮＶ ＮＴブロックスイッチ１５１５０Ａの鏡像である。
セル選択トランジスタ１５１００Ａのドレイン１５２５０はスタッド１５７００と接触しており、スタッド１５７００はさらにコンタクト１５８００において導体セグメント１５７５０と接触する。また、導体セグメント１５７５０は、メモリアレイビットライン（図１５には図示せず）に接触するが、図１４Ａのコンタクト１４８５０に対応するコンタクト（図示せず）において、図１４Ａのメモリアレイビットライン１４９００に対応しており、これによって、ドレイン拡散層１５２５０を図１４Ａのビットライン１４９００に対応するビットライン（図示せず）と接続する。ドレイン１５２５０は、隣接セル（図１５では見えず）と共有されている。
ＮＶ ＮＴ記憶ノードとして密封型ＮＶ ＮＴブロックスイッチ１５１５０Ａおよび１５１５０Ｂとともにメモリアレイ１５０００を形成するメモリセル１５０５０Ａおよび１５０５０Ｂなどのメモリセルは、上面／全側面コンタクト端子１５６５０の横の厚さ（ｌａｔｅｒａｌ ｔｈｉｃｋｎｅｓｓ）ならびに下面コンタクト端子１５５５０の端縁と上面／全側面コンタクト端子１５６５０の端縁との間隔（先に言及したＬＯＬ）が原因でセル１４１５０Ａおよび１４１５０Ｂよりも低密度となる可能性があるが、たとえば、セル１３１５０Ａおよび１３１５０Ｂよりも高密度となる可能性もある。一部の実施形態において、メモリのセル面積（実装面積）はおよそ１５〜２０Ｆ２の範囲にあると推定され、ここで、Ｆは最小テクノロジーノード寸法である。さらに、セル構造体を形成する際に自己配向垂直スタッドが使用されるものと仮定される。このようなスタックコンタクトと充填バイアホール（垂直スタッド）が、組み入れられた文献にさらに示されている。垂直スタッドが自己配向しなければ、一部の実施形態において、セル面積は、図２０Ｂに示され、以下にさらに詳しく記載されるように、サイズ（実装面積）が２倍以上、３０〜４０Ｆ２以上に増大すると推定される。
セル／アレイの密度を高める（セル／アレイの実装面積を低減する）ために集積化されたＮＶ記憶ノードを有する不揮発性ナノチューブ記憶ノードとしてＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチを用いたメモリアレイ
一部の実施形態において、メモリアレイは、ＮＦＥＴなどの選択トランジスタ、ＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチなどの不揮発性ナノチューブ記憶ノード、ならびにセル内の相互接続手段と、セルと図９Ａに示されるメモリアレイ回路図９０００に示されるようなワードライン、ビットライン、および第２のワードラインなどのアレイラインとの間の相互接続手段とを含む、不揮発性メモリセルを相互接続することによって形成される。図８Ｄは、様々なタイプの不揮発性ナノチューブ記憶ノード１〜１３を要約したもので、各タイプのＮＶ ＮＴ記憶ノード、集積構造体内の集積レベル、および対応する図番号の簡単な説明を含む。
セル／アレイの密度を高める（セル／アレイの実装面積を低減する）ために、ＮＶ ＮＴスイッチまたはＮＶ ＮＴブロックスイッチなどの不揮発性ナノチューブ記憶ノードは、図１６Ａ〜２０Ａに関して以下にさらに示され、さらに以下の図２０Ｂに要約されるようにセル密度を高めるために、アレイビットラインが選択ＮＦＥＴの上方に位置されるように、選択ＮＦＥＴトランジスタのソース上方でかつ集積構造体内のアレイビットライン下方のメモリセルに埋め込まれてもよい。
アレイビットラインの下方に配備され、選択トランジスタの近くでソースに接触するＮＶ ＮＴスイッチを用いたメモリアレイ
図１６Ａは、セル／アレイ密度を高めるために、メモリアレイ１６０００構造体に埋め込まれる不揮発性記憶デバイスとしてＮＶ ＮＴスイッチを使用する４つのメモリを示すメモリアレイ１６０００の平面図を示す。図１６Ｂは、セグメントＡ４〜Ａ４’に沿って切断された対応するメモリアレイ１６０００’の断面を示す。メモリセル１６０５０Ａおよび１６０５０Ｂは、互いに鏡像である。代表的なメモリセル１６０５０Ａは、メモリアレイ１６０００のセルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル１６０５０Ａは、先に図６Ａに示されＮＶ ＮＴ記憶ノード＃３として図８Ｄに記載された絶縁ＮＶ ＮＴスイッチ６０００としてＮＶ ＮＴ記憶ノード１６１５０Ａを示すが、３〜８の番号が付与されて図８Ｄに記載される絶縁ＮＶ ＮＴ記憶ノードのいずれもＮＶ ＮＴ記憶ノード１６１５０Ａとして代わりに使用されてよい。他の実施形態の使用されうる。
セル選択トランジスタ１６１００Ａは、シリコン基板１６３００に形成されるソース１６２００とドレイン１６２５０を含む。側壁スペーサ１６４００とともに製作されるゲート１６３５０は、ゲート領域とアレイ相互接続部を形成し、周知のＦＥＴデバイス取扱方法を用いてチャネル領域１６４５０のＯＮとＯＦＦとを制御するアレイワードライン１６３５０の一部である。あるいは、図１６Ａおよび１６Ｂに示されるセル選択トランジスタ１６１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体１６６２５に埋め込まれるスタッド１６５００は、ソース１６２００とやはり誘電体１６６２５に埋め込まれるＮＶ ＮＴスイッチ１６１５０Ａの第１のコンタクト端子との間に導電性経路を備え、そこで、スタッド１６５００はＮＶ ＮＴスイッチ１６１５０Ａの第１のコンタクト端子として使用されてもよい。ＮＶ ＮＴスイッチ１６１５０Ａの第２のコンタクト端子１６６００は、第２のワードライン１６６００の一部である。ＮＶ ＮＴ素子１６６５０は、コンタクト端子１６５００の最高部同一平面と接触する。ＮＶ ＮＴスイッチ１６１５０Ｂは、ＮＶ ＮＴスイッチ１６１５０Ａの鏡像である。
セル選択トランジスタ１６１００Ａのドレイン１６２５０はスタッド１６７００と接触しており、スタッド１６７００はさらにコンタクト１６８００においてスタッド１６９００’と接触する。スタッド１６９００’は、ビットライン１６９００と接触し、これによって、ビットライン１６９００とドレイン１６２５０を相互接続する。スタッド１６９００’とビットライン１６９００は、米国特許第４，９４４，８３６号明細書に記載される導体蒸着および化学機械研磨（ＣＭＰ）法など、好ましい製作方法を用いて同時に形成されてもよい。ドレイン１６２５０は、隣接セル（図１６Ａまたは１６Ｂでは見えず）と共有されている。
前述のように、ＮＶ ＮＴ記憶ノード１６１５０Ａおよび１６１５０Ｂは、複数の絶縁ＮＶ ＮＴスイッチの１つであってもよい。たとえば、図６Ａに示されるＮＶスイッチ６０００、図６Ｂに示される６０２０、図６Ｃに示される６０４０、図６Ｄに示される６０６０Ｄ、図７Ａに示される７０００、および図７Ｂに示される７０５０が使用されてもよい。これらのＮＶ ＮＴスイッチは、先に記載されたそれぞれの図に示されるような単一の絶縁体層、絶縁体層の組合せ、または絶縁体層とギャップ領域の組合せによって絶縁されてもよい。
図１６Ａに示されたメモリアレイ１６０００の平面図と、図１６Ｂに示された対応する断面１６０００’とは、ビットライン１６９００の定義レベルによって製作された集積構造体を示す。最終チップ不動態化およびチップ端子金属層（図示せず）を含むビットライン１６９００（図示せず）の上方には追加絶縁（および導体）層が形成されてもよい。
一部の実施形態において、メモリアレイ１６０００を形成するメモリセル１６０５０Ａおよび１６０５０Ｂなどのメモリセルは、図２０Ｂにおいて以下にさらに示されるように、面積がおよそ１２〜１５Ｆ２であると推定され、ここで、Ｆは最小テクノロジー寸法である。
上面／側面および下面コンタクトを選択トランジスタの近くでソースと接触させてアレイビットラインの下方に配備してＮＶ ＮＴブロックスイッチを用いたメモリアレイ
図１７Ａは、セル／アレイ密度を高めるためにメモリアレイ１７０００構造体に埋め込まれた不揮発性記憶デバイスとして上面／側面および下面コンタクト端子とともにＮＶ ＮＴブロックスイッチを使用する４つのメモリセルを示すメモリアレイ１７０００の平面図を示す。図１７Ｂは、セグメントＡ５〜Ａ５’に沿って切断された対応するメモリアレイ１７０００’の断面を示す。メモリセル１７０５０Ａおよび１７０５０Ｂは、互いに鏡像である。代表的なメモリセル１７０５０Ａは、メモリアレイ１７０００のセルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル１７０５０Ａは、先に図８Ａに示されＮＶ ＮＴ記憶ノード＃１１として図８Ｄに記載される上面／側面および下面コンタクト端子とともに絶縁ＮＶ ＮＴブロックスイッチ８０００としてＮＶ ＮＴ記憶ノード１７１５０Ａを示すが、図８Ｄに記載される絶縁ＮＶ ＮＴ記憶ノード１２、または他の絶縁体構成（図示せず）がＮＶ ＮＴ記憶ノード１７１５０Ａとして代わりに使用されてもよい。
セル選択トランジスタ１７１００Ａは、シリコン基板１７３００に形成されるソース１７２００とドレイン１７２５０を含む。側壁スペーサ１７４００とともに製作されるゲート１７３５０は、ゲート領域とアレイ相互接続部を形成し、周知のＦＥＴデバイス取扱方法を用いてチャネル領域１７４５０のＯＮとＯＦＦとを制御するアレイワードライン１７３５０の一部である。あるいは、図１７Ａおよび１７Ｂに示されるセル選択トランジスタ１７１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体１７６２５に埋め込まれるスタッド１７５００は、ソース１７２００とやはり誘電体１７６２５に埋め込まれるＮＶ ＮＴブロックスイッチ１７１５０Ａの第１のコンタクト端子との間に導電性経路を備え、そこで、スタッド１７５００はＮＶ ＮＴブロックスイッチ１７１５０ＡのＮＶ ＮＴブロック１７６５０に対する第１のコンタクト端子として使用されてもよい。ＮＶ ＮＴスイッチ１７１５０Ａの第２のコンタクト端子１７６７５は、導体セグメント１７６７５によって形成され、ＮＶ ＮＴブロック１７６５０に対する上面／側面コンタクトを形成し、第２のワードライン１７６００に接触する。ＮＶ ＮＴスイッチ１７１５０Ｂは、ＮＶ ＮＴスイッチ１７１５０Ａの鏡像である。
セル選択トランジスタ１７１００Ａのドレイン１７２５０はスタッド１７７００に接触しており、スタッド１７７００はさらにコンタクト１７８００においてスタッド１７９００’に接触する。スタッド１７９００’は、ビットライン１７９００と接触し、これによって、ビットライン１７９００とドレイン１７２５０を相互接続する。スタッド１７９００’とビットライン１７９００は、図１６Ａ〜１６Ｂに関して先に記載され、組み入れられた特許文献に記載されるように同時に形成されてもよい。ドレイン１７２５０は、隣接セル（図１７Ａまたは１７Ｂでは見えず）と共有されている。
前述のように、ＮＶ ＮＴ記憶ノード１７１５０Ａおよび１７１５０Ｂは、たとえば、図８Ａに示されるＮＶ ＮＴブロックスイッチ８０００および図８Ｂに示されるＮＶ ＮＴブロックスイッチ８０２０など、複数の絶縁ＮＶ ＮＴブロックスイッチの１つであってもよい。これらのＮＶ ＮＴブロックスイッチは、先に記載されたそれぞれの図に示されるような単一の絶縁体層、絶縁体層の組合せ、または絶縁体層とギャップ領域の組合せによって絶縁されてもよい。
図１７Ａに示されたメモリアレイ１７０００の平面図と、図１７Ｂに示された対応する断面１７０００’とは、ビットライン１７９００の定義レベルによって製作された集積構造体を示す。最終チップ不動態化およびチップ端子金属層（図示せず）を含むビットライン１７９００（図示せず）の上方には追加絶縁（および導体）層が形成されてもよい。
一部の実施形態において、ＮＲＡＭメモリアレイ１７０００を形成するメモリセル１７０５０Ａおよび１７０５０Ｂなどのメモリセルは、図２０Ｂにおいて以下にさらに示されるように、面積がおよそ１２〜１５Ｆ２であると推定され、ここで、Ｆは最小テクノロジーノード寸法である。
上面および下面コンタクトを選択トランジスタの近くでソースと接触させてアレイビットラインの下方に配備してＮＶ ＮＴブロックスイッチを用いたメモリアレイ
図１８Ａは、セル／アレイ密度を高めるためにメモリアレイ１８０００構造体に埋め込まれた不揮発性記憶デバイスとして上面および下面コンタクト端子とともにＮＶ ＮＴブロックスイッチを使用する４つのメモリセルを示すメモリアレイ１８０００の平面図を示す。図１８Ｂは、セグメントＡ６〜Ａ６’に沿って切断された対応するメモリアレイ１８０００’の断面を示す。メモリセル１８０５０Ａおよび１８０５０Ｂは、互いに鏡像である。代表的なメモリセル１８０５０Ａは、メモリアレイ１８０００のセルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル１８０５０Ａは、先に図５Ａに示されＮＶ ＮＴ記憶ノード＃１０として図８Ｄに記載される上面および下面コンタクト端子とともに絶縁ＮＶ ＮＴブロックスイッチ５０００としてＮＶ ＮＴ記憶ノード１８１５０Ａを示す。
セル選択トランジスタ１８１００Ａは、シリコン基板１８３００に形成されるソース１８２００とドレイン１８２５０を含む。側壁スペーサ１８４００とともに製作されるゲート１８３５０は、ゲート領域とアレイ相互接続部を形成し、周知のＦＥＴデバイス取扱方法を用いてチャネル領域１８４５０のＯＮとＯＦＦとを制御するアレイワードライン１８３５０の一部である。あるいは、図１８Ａおよび１８Ｂに示されるセル選択トランジスタ１８１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体１８６２５に埋め込まれるスタッド１８５００は、ソース１８２００とやはり誘電体１８６２５に埋め込まれるＮＶ ＮＴスイッチ１８１５０Ａの第１のコンタクト端子との間に導電性経路を備え、そこで、スタッド１８５００はＮＶ ＮＴブロックスイッチ１８１５０ＡのＮＶ ＮＴブロック１８６００に対する下面コンタクト端子として使用されてもよい。ＮＶ ＮＴブロック１８６００の上面と接触する上面コンタクト端子１８６５０は、第２のコンタクトを形成し、第２のワードライン１８６７５とも接触する。ＮＶ ＮＴブロックスイッチ１８１５０Ｂは、ＮＶ ＮＴブロックスイッチ１８１５０Ａの鏡像である。
セル選択トランジスタ１８１００Ａのドレイン１８２５０はスタッド１８７００に接触しており、スタッド１８７００はさらにコンタクト１８８００においてスタッド１８９００’に接触する。スタッド１８９００’は、ビットライン１８９００と接触し、これによって、ビットライン１８９００とドレイン１８２５０を相互接続する。スタッド１８９００’とビットライン１８９００は、図１６Ａ〜１６Ｂおよび図１７Ａ〜１７Ｂに関して先に記載され、組み入れられた特許文献に記載されるように同時に形成されてもよい。ドレイン１８２５０は、隣接セル（図１８Ａまたは１８Ｂでは見えず）と共有されている。
前述のように、ＮＶ ＮＴ記憶ノード１８１５０Ａおよび１８１５０Ｂでは、セル／アレイ密度を高める（セル／アレイの実装面積を低減する）ために、図５Ａにおいて先に示されたＮＶ ＮＴブロックスイッチ５０００が使用される。ＮＶ ＮＴ記憶ノード１８１５０Ａおよび１８１５０Ｂは、単一の絶縁体層によって絶縁されたＮＶ ＮＴブロックスイッチ５０００を示すが、先に記載されてそれぞれの図に示されるような絶縁体層の組合せおよび絶縁体層とギャップ領域の組合せが使用されてもよい。
図１８Ａに示されたメモリアレイ１８０００の平面図と、図１８Ｂに示された対応する断面１８０００’とは、ビットライン１８９００の定義レベルによって製作された集積構造体を示す。最終チップ不動態化およびチップ端子金属層（図示せず）を含むビットライン１８９００（図示せず）の上方には追加絶縁（および導体）層が形成されてもよい。
一部の実施形態において、ＮＲＡＭメモリアレイ１８０００を形成するメモリセル１８０５０Ａおよび１８０５０Ｂなどのメモリセルは、図２０Ｂに以下にさらに示されるように、面積がおよそ６〜８Ｆ２であると推定され、ここで、Ｆは最小テクノロジーノード寸法である。
上面／全側面および下面コンタクトを選択トランジスタの近くでソースと接触させてアレイビットラインの下方に配備して密封型（包囲型）ＮＶ ＮＴブロックスイッチを用いたメモリアレイ
図１９は、密封型（包囲型）ＮＶ ＮＴブロックスイッチを、ビットライン下方のメモリアレイ１９０００構造体の選択トランジスタの近くに配備された不揮発性記憶デバイスとして使用する２つのセルを示すメモリアレイ１９０００の断面を示す。メモリセル１９０５０Ａおよび１９０５０Ｂは、互いに鏡像である。メモリセル１９０５０Ａは、メモリアレイ１９０００のセルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル１９０５０Ａは、セル１８０５０Ａで使用され、先に図８Ｃに示されＮＶ ＮＴ記憶ノード＃１３として図８Ｄに記載され絶縁密封型ＮＶ ＮＴブロックスイッチ８０５０を有するＮＶ ＮＴ記憶ノード＃１０として図８Ｄに記載される絶縁ＮＶ ＮＴブロックスイッチ５０００に置き換わる。
前述のように、絶縁体がＮＶ ＮＴブロック表面と接触することによって、ＮＶ ＮＴブロックスイッチの電気的特性が変わらないこともあり、電気的特性が向上することもあり、あるいは、電気的動作がさらに制限されることもある。メモリアレイへのＮＶ ＮＴブロックスイッチの集積化を容易にするために、対応するＮＶ ＮＴブロックの上面および全側面が絶縁体と接触することを防止する上面／全側面コンタクト端子を含む密封型ＮＶ ＮＴブロックスイッチを採用することによって、絶縁体材料の選定に対する影響が緩和または排除されてもよい。メモリセル１９０５０Ａは、それぞれ、平面図（レイアウト）および断面の図１８Ａおよび１８Ｂに示されるセル１８０５０Ａに類似している。それゆえ、図１９にはメモリアレイ１９０００の断面のみが示される。密封型ＮＶ ＮＴブロックスイッチ１９１５０Ａは、ＮＶ ＮＴブロックスイッチ１８１５０Ａの変更形態であり、１８１５０Ａでは、ＮＶ ＮＴブロック１９６００の上面と接触する導体も、図８Ｃに示される密封型ＮＶ ＮＴブロックスイッチ８０５０に関して先に記載されたように上面／全側面コンタクトを形成するためのＮＶ ＮＴブロック１９６００を密封（包囲）している。被覆（包囲）している導体は、たとえば、５〜５０ｎｍと比較的薄くてもよく、密封型ＮＶ ＮＴブロック側面のコンタクトを形成し、絶縁体材料との側面接触を実質的に防止するために使用される。
セル選択トランジスタ１９１００Ａは、シリコン基板１９３００に形成されるソース１９２００とドレイン１９２５０を含む。側壁スペーサ１９４００とともに製作されるゲート１９３５０は、ゲート領域とアレイ相互接続部を形成し、周知のＦＥＴデバイス取扱方法を用いてチャネル領域１９４５０のＯＮとＯＦＦとを制御するアレイワードライン１９３５０の一部である。あるいは、図１９に示されるセル選択トランジスタ１９１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体１９６２５に埋め込まれるスタッド１９５００は、ソース１９２００とやはり誘電体１９６２５に埋め込まれるＮＶ ＮＴブロックスイッチ１９１５０Ａの第１のコンタクト端子との間に導電性経路を備え、そこで、スタッド１９５００はＮＶ ＮＴブロックスイッチ１９１５０ＡのＮＶ ＮＴブロック１９６００に対する下面コンタクト端子として使用されてもよい。ＮＶ ＮＴブロック１９６００の上面および全側面と接触する上面／全側面コンタクト端子１９６５０は、第２のコンタクトを形成し、第２のワードライン１９６７５とも接触する。ＮＶ ＮＴブロックスイッチ１９１５０Ｂは、ＮＶ ＮＴスイッチブロック１９１５０Ａの鏡像である。
セル選択トランジスタ１９１００Ａのドレイン１９２５０はスタッド１９７００に接触しており、スタッド１９７００はさらにコンタクト１９８００においてスタッド１９９００’に接触する。スタッド１９９００’は、ビットライン１９９００と接触し、これによって、ビットライン１９９００とドレイン１９２５０を相互接続する。スタッド１９９００’とビットライン１９９００は、図１６Ａ〜１６Ｂ、図１７Ａ〜１７Ｂ、および図１８Ａ〜１８Ｂに関して先に記載され、組み入れられた特許文献に記載されるように同時に形成されてもよい。ドレイン１９２５０は、隣接セル（図１９では見えず）と共有されている。
ＮＶ ＮＴ記憶ノードとして密封型ＮＶ ＮＴブロックスイッチ１９１５０Ａおよび１９１５０Ｂとともにメモリアレイ１９０００を形成するメモリセル１９０５０Ａおよび１９０５０Ｂなどのメモリセルは、上面／全側面コンタクト端子１９６５０の横の厚さならびに下面コンタクト端子１９５００の端縁と上面／全側面コンタクト端子１９６５０の端縁との間隔（先に言及したＬＯＬ）が原因で一部の実施形態においてセル１８１５０Ａおよび１８１５０Ｂよりも低密度となる可能性があるが、たとえば、セル１６１５０Ａおよび１６１５０Ｂよりも高密度となる可能性があるセルを形成する。一部の実施形態において、メモリのセル面積（実装面積）は、図２０Ｂにおいて以下にさらに示されるように、およそ１２〜１５Ｆ２の範囲にあると推定され、ここで、Ｆは最小テクノロジーノード寸法である。
上面および下面コンタクトをアレイビットラインの下方で選択トランジスタの近くに配備し、ビットラインをスイッチの上面コンタクトに接触させ、ドレインをスイッチの下面コンタクトに接触させたＮＶ ＮＴブロックスイッチを用いたメモリアレイ
図２０Ａは、図５Ａにおいてビットラインコンタクトと対応するドレイン拡散層との間に示されるＮＶ ＮＴブロックスイッチ５０００に代えて配備したメモリアレイ２００００の断面を示す。対応する第２のワードラインは、選択ＮＦＥＴデバイスの対応するソースに接続される。一部の実施形態において、メモリアレイ２００００のメモリアレイ密度（実装面積）は、図１８Ａ〜１８Ｂに関して先に記載されたメモリアレイ１８０００のメモリアレイ密度（実装面積）にほぼ等しい。
図２０Ａは、セル／アレイ密度を高めるためにメモリアレイ２００００構造体に埋め込まれる不揮発性記憶デバイスとして上面および下面コンタクト端子とともにＮＶ ＮＴブロックスイッチを使用するメモリセルを示すメモリアレイ２００００の断面を示す。メモリセル２００５０Ａおよび２００５０Ｂは、互いに鏡像である。代表的なメモリセル２００５０Ａは、メモリアレイ２００００の全セルにとって典型的なセル構造体を表現するために使用されることになる。メモリセル２００５０Ａは、先に図５Ａに示されＮＶ ＮＴ記憶ノード＃１０として図８Ｄに記載された上面および下面コンタクト端子を有する絶縁ＮＶ ＮＴブロックスイッチ５０００としてＮＶ ＮＴ記憶ノード２０１５０Ａを示す。
セル選択トランジスタ２０１００Ａは、シリコン基板２０３００に形成されるソース２０２００とドレイン２０２５０を含む。側壁スペーサ２０４００とともに製作されるゲート２０３５０は、ゲート領域とアレイ相互接続部を形成し、周知のＦＥＴデバイス取扱方法を用いてチャネル領域２０４５０のＯＮとＯＦＦとを制御するアレイワードライン２０３５０の一部である。あるいは、図２０に示されるセル選択トランジスタ２０１００Ａなどの選択デバイスのゲート領域を相互接続するために、独立したワードライン導体（図示せず）が使用されてもよい。誘電体２０６２５に埋め込まれるスタッド２０５００は、ドレイン２０２５０とやはり誘電体２０６２５に埋め込まれるＮＶ ＮＴブロックスイッチ２０１５０Ａの第１のコンタクト端子との間に導電性経路を備え、そこで、スタッド２０５００はＮＶ ＮＴブロックスイッチ２０１５０ＡのＮＶ ＮＴブロック２０６００に対する下面コンタクト端子として使用されてもよい。ＮＶ ＮＴブロック２０６００の上面と接触する上面コンタクト端子２０６５０は、第２のコンタクトを形成し、スタッド２０９００’とも接触する。スタッド２０９００’は、ビットライン２０９００と接触しており、これによって、ビットライン２０９００とＮＶ ＮＴブロックスイッチ２０１５０Ａの上面コンタクト端子２０６５０とを相互接続する。スタッド２０９００’とビットライン２０９００は、図１６Ａ〜１６Ｂ、１７Ａ〜１７Ｂ、１８Ａ〜１８Ｂ、および１９に関して先に記載され組み入れられた特許文献に記載されるように同時に形成されてもよい。ＮＶ ＮＴスイッチ２０１５０Ｂは、ＮＶ ＮＴスイッチ２０１５０Ａの鏡像である。
セル選択トランジスタ２０１００Ａのソース２０２００は、スタッド２０７００に接触しており、スタッド２０７００はさらにコンタクト２０８００において第２のワードライン２０６７５に接触する。ソース２０２００は、隣接セルと共有されている（図２０Ａでは見えず）。
前述のように、ＮＶ ＮＴ記憶ノード２０１５０Ａおよび２０１５０Ｂでは、セル／アレイ密度を高める（セル／アレイの実装面積を低減する）ために、図５Ａに先に示されたＮＶ ＮＴブロックスイッチ５０００が使用される。ＮＶ ＮＴ記憶ノード２０１５０Ａおよび２０１５０Ｂは、単一の絶縁体層によって絶縁されたＮＶ ＮＴブロックスイッチ５０００を示すが、先に記載されてそれぞれの図に示されるような絶縁体層の組合せおよび絶縁体層とギャップ領域の組合せが使用されてもよい。
図２０Ａに示されるメモリアレイ２００００の断面図は、ビットライン２０９００の定義レベルによって製作された集積構造体を示す。最終チップの不動態化およびチップ端子金属層（図示せず）を含む、ビットライン２０９００（図示せず）の上方には追加絶縁（および導体）層が形成されてもよい。
一部の実施形態において、メモリアレイ２００００を形成するメモリセル２００５０Ａおよび２００５０Ｂなどのメモリセルは、面積がおよそ６〜８Ｆ２であると推定され、ここで、Ｆは最小テクノロジーノード寸法である。
図５に示されたＮＶ ＮＴブロックスイッチ５０００はＮＶ ＮＴブロックスイッチ２０１５０Ａおよび２０１５０Ｂとして使用されるが、絶縁体２０６２５との接触を小さくしたければ、図８Ｃに示された密封型ＮＶ ＮＴブロックスイッチ８０５０が代わりに使用されてもよいことに留意されたい。このような場合、アレイ面積（実装面積）は、図１９に示されるメモリアレイ１９０００に関して前述した理由と同じ理由でサイズが大きくなる可能性がある。
不揮発性ナノチューブ記憶ノードとして使用される、ＮＶ ＮＴスイッチ、ＮＶ ＮＴブロックスイッチ、および密封型ＮＶ ＮＴブロックスイッチの様々な実施形態の相対的メモリアレイ密度（実装面積）の要約
図２０Ｂは、ＮＶ ＮＴ記憶ノードのタイプと配備に基づいて先に記載されたメモリアレイの例示的な実施形態の一部に関するセルサイズを要約するものである。また、図２０Ｂは、様々なメモリアレイにＮＶ記憶ノードとして使用されるＮＶ ＮＴスイッチ、ＮＶ ＮＴブロックスイッチ、または密封型ＮＶ ＮＴブロックスイッチのタイプを参照しやすい、対応する図８ＤのＮＶ ＮＴ記憶ノード番号を含む。
ＮＦＥＴ選択トランジスタと既に接続されているワードライン（ＷＬ）およびビットライン（ＢＬ）の上方のアレイの上面またはその近くにあるＮＶ ＮＴ記憶ノードは、より低密度の実装となる。しかし、予め配線されたメモリアレイの表面またはその近くにＮＶ ＮＴ記憶ノードがあると、密封パッケージに実装される非絶縁チップと様々な絶縁体の組合せおよびギャップ領域とを用いて絶縁されたＮＶ ＮＴ記憶ノードを含む、集積化が容易（集積化が柔軟）となる。このような配備では、ＣＭＯＳ回路およびＮＦＥＴ選択トランジスタとともに集積化されるＮＶ ＮＴスイッチとＮＶ ＮＴブロックスイッチの開発時間が短縮する。セル面積（実装面積）は、図２０Ｂに示されるような完全集積化された構造体の場合よりも実質的に大きくなる可能性があるが、図９Ａ〜９Ｂ、１０Ａ〜１０Ｂ、および１１Ａ〜１１Ｃに関して前述された１６ビットメモリアレイ９０００などのワーキングメモリアレイではメモリアレイの製作と加速学習が速くなる可能性がある。また、セル密度（実装面積）はＮＶ ＮＴ記憶ノードを選択トランジスタのソース拡散層に接続するときに自己配向、非自己配向のいずれのスタッドが使用されるかにも依存することに留意されたい。
ビットラインの下方に配備されて完全集積化されたＮＶ ＮＴ記憶ノードは、セル密度が高く（比較的小さい実装面積に）なる。図２０Ｂは、最小寸法Ｆを単位とする様々な相対的セル面積を示す。比較的高密度のメモリセルの一部の実施形態は、６〜８Ｆ２の範囲の推定セル面積を有しており、このセル面積は図２０Ｂに示されるような上面および下面コンタクトを有するＮＶ ＮＴブロックスイッチを完全集積化することによって実現されうる。Ｆ＝４５ｎｍのテクノロジーノードの場合はセル面積が０．０１２〜０．０１６μｍ２の範囲にあると推定され、Ｆ＝２２ｎｍのテクノロジーノードの場合はセル面積が０．００３〜０．００４μｍ２の範囲にあると推定され、Ｆ＝１０ｎｍのテクノロジーノードの場合はセル面積が０．０００６〜０．０００８μｍ２の範囲にあると推定される。ＮＶ ＮＴブロックスイッチは、拡大縮小が可能であり、２２〜４５ｎｍの範囲の寸法で製作されている。Ｆ＝１０ｎｍあるいはさらに小さいテクノロジーノードまでの縮小に対しては、基本的な障害が分かっていない。
比較的高密度のクロスポイントスイッチ
製作終了後にチップ内の相互接続を変更するために、不揮発性クロスポイントスイッチマトリクスが使用されてもよい。たとえば、ＦＰＧＡなどの再構成可能な論理で使用する比較的高密度の不揮発性クロスポイントスイッチを形成するために、ＮＶ ＮＴブロックスイッチが使用されてもよい。ＮＶ ＮＴブロックスイッチを用いた高密度の不揮発性クロスポイントスイッチが、図２０Ａ〜２３Ｃに関して以下にさらに記載される。
アレイ配線に自己配向されるＮＶ ＮＴブロックスイッチを有する第１のタイプの高密度クロスポイントスイッチ構造体
「ピクチャーフレーム」レイアウトに基づいて水平配向の薄いナノチューブ素子を用いた不揮発性ナノチューブ２端子クロスポイントスイッチが図２１に示されており、これは米国特許出願第１１／２８０，７８６号明細書に記載された２端子クロスポイントスイッチに対応する。図２１に示される「ピクチャーフレーム」の実施形態は比較的高密度であるが（すなわち、多くは小さい面積で製作されうるので、小さい実装面積を有する）、さらに高密度の縮小可能な不揮発性ナノチューブ２端子スイッチが製作されうる。先に記載され、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に記載されたスイッチなどの垂直配向（３−Ｄ）２端子不揮発性ナノチューブブロック（ＮＶ ＮＴブロック）スイッチに、水平配向（２−Ｄ）の薄いナノチューブ素子を置き換えると、たとえば、アレイ論理、ＦＰＧＡ、およびその他のアプリケーションを含む、電気的にプログラム可能な配線、不揮発性メモリなど、多くのアプリケーションにおいて有用なさらに高密度のスイッチが得られる可能性がある。
図２１は、下層の基板（図示せず）上の支持絶縁体２１１００とビアホール２１１１０内の導電素子２１１０５とを含むピクチャーフレームの２端子不揮発性ナノチューブスイッチ２１０００を示す。不揮発性ナノチューブスイッチ２１０００は、ＯＮとＯＦＦの状態の間で何度も切り替えられてよい。ナノチューブ素子２１１２５は、２つのナノチューブスイッチ２１０００端子の１つを形成する導電素子２１０５０と接触している。ナノチューブ素子２１１２５と導電素子２１１０５との接触を強化するために、オプションの導電素子２１１０７が使用されてもよい。導体要素２１１５５は、領域２１１３５のナノチューブ素子２１１２５の周囲に接触しており、これによって、第２の２端子ナノチューブスイッチ２１０００端子を形成する。導電素子２１１５５は、オプションの導電素子２１１０７とナノチューブ素子２１１２５の一部から絶縁体２１１２０によって分離されている。一部の実施形態において、２端子ナノチューブスイッチ２１０００の寸法は、水平Ｘ方向におよそ３Ｆであり、ほぼ直交するＹ方向（図示せず）に３Ｆであり、ここで、Ｆは特定のテクノロジーノードにおいてリソグラフィ的に規定された最小寸法である。２端子ナノチューブスイッチ２１０００がＸおよびＹ方向に４Ｆの周期性（図示せず）で配備されるような隣接スイッチ間の最小間隔はＦである。一部の実施形態において、各２端子ナノチューブスイッチ２１０００は、９Ｆ２の面積を占有し、他のスイッチから最小距離Ｆだけ分離されたアレイ構成で配備されるときは１６Ｆ２の面積を占有する。
図２２Ａは、２×２クロスポイントスイッチアレイ構成の４つの垂直配向（３−Ｄ）２端子不揮発性ナノチューブブロックスイッチ（２２１００−１、２２１００−２、２２１００−３、および２２１００−４）の不揮発性ナノチューブブロックスイッチマトリクス２２０００の平面図を示す。図２２Ａに示されるようなＮＶ ＮＴブロックスイッチ２２１００−１の一部分を通る代表的な断面Ｘ１〜Ｘ１’とＹ１〜Ｙ１’は、図２２Ｂおよび２２Ｃに示されるような垂直配向（３−Ｄ）構造体におけるＮＶ ＮＴブロックスイッチの要素をさらに示す。第１のタイプの２端子ＮＶ ＮＴブロックスイッチの詳細と、２端子不揮発性ナノチューブスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４に対応する製作方法とが、先に記載され、組み入れられた特許文献に記載される。ＮＶ ＮＴブロックは、組み入れられた特許文献、たとえば、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に記載されたような方法で、複数のスピンオン層を用いて、あるいはスプレイによって蒸着されてもよい。
図２２Ａに示されるワイヤ２２０５０−１は、２端子ＮＶ ＮＴブロックスイッチ２２１００−１および２２１００−２を相互接続し、寸法Ｆ×Ｆを有し、距離Ｆだけ分離されたこれら２端子ＮＶ ＮＴブロックスイッチの各々とともに下面（下位）コンタクトを形成する。ワイヤ２２０５０−２は、２端子ＮＶ ＮＴブロックスイッチ２２１００−３および２２１００−４を相互接続し、寸法Ｆ×Ｆを有し、距離Ｆだけ分離されたこれら２端子ＮＶ ＮＴブロックスイッチの各々とともに下面（下位）コンタクトを形成する。
Ｆは最大スイッチアレイ密度を実現するための最小形状を表わすが、より低いＯＮ抵抗値などの所望の特徴を実現するために、必要に応じてＦよりも大きい寸法が使用されてもよく、たとえば、長方形および円形などの非正方形の断面が使用されてもよい。たとえば、伝送線路の特性インピーダンス（Ｚ０）に整合する５０〜１００Ωの範囲のＯＮ抵抗を実現するために、大きいスイッチが製作されてもよい。また、２×２よりも大きい、たとえば、１００×１００またはそれ以上のアレイが形成されてもよい。
図２２Ａに示されるワイヤ２２６００−１は、上面（上位）コンタクトを、寸法Ｆ×Ｆを有し距離Ｆだけ分離された２端子ＮＶ ＮＴブロックスイッチの各々と接触させることによって、２端子ＮＶ ＮＴブロックスイッチ２２１００−１および２２１００−３を相互接続する。ワイヤ２２６００−２は、上面（上位）コンタクトを、寸法Ｆ×Ｆを有し距離Ｆだけ分離された２端子ＮＶ ＮＴブロックスイッチの各々と接触させることによって、２端子ＮＶ ＮＴブロックスイッチ２２１００−２および２２１００−４を相互接続する。ワイヤ２２６００−１および２２６００−２は、ＮＶ ＮＴブロックスイッチ間の領域を充填する絶縁体２２５００の表面にパターン化される。Ｆは最大スイッチアレイ密度を実現するための最小形状を表わすが、Ｆよりも大きい寸法が使用されてもよい。
図２２Ｂは、Ｘ方向にワイヤ２２６００−１に沿ってこれを通る断面Ｘ１〜Ｘ１’を示す。Ｚ方向は、２端子ＮＶ ＮＴブロックスイッチ２２１００−１の垂直配向を表わし、さらにＯＮ状態における電流の方向（垂直方向）を示す。２端子ＮＶ ＮＴブロックスイッチ２２１００−１は、ワイヤ２２０５０−１の断面である下面（下位）コンタクト２２０５０−１’、ワイヤ２２６００−１と接触している上面（上位）コンタクトＮＶ ＮＴブロック２２４００−１、ならびに下面（下位）コンタクト２２０５０−１’と上面（上位）コンタクト２２４００−１との両方と接触しているＮＶ ＮＴブロック２２２００−１を含む。ＮＶ ＮＴブロック２２２００−１は、先に記載され、組み入れられた特許文献、たとえば、米国特許出願第１１／２８０，７８６号明細書および本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に記載されたように、ＯＮとＯＦＦの状態間で何度も切り替えられてよい。
図２２Ｃは、Ｙ方向にワイヤ２２０５０−１に沿ってこれを通る断面Ｙ１〜Ｙ１’を示す。Ｚ方向は、２端子ＮＶ ＮＴブロックスイッチ２２１００−１の垂直配向を表わし、さらにＯＮ状態における電流の方向（垂直方向）を示す。２端子ＮＶ ＮＴブロックスイッチ２２１００−１は、ワイヤ２２０５０−１の断面である下面（下位）コンタクト２２０５０−１’、ワイヤ２２６００−１と接触している上面（上位）コンタクトＮＶ ＮＴブロック２２４００−１、ならびに下面（下位）コンタクト２２０５０−１’と上面（上位）コンタクト２２４００−１の両方と接触しているＮＶ ＮＴブロック２２２００−１を含む。ＮＶ ＮＴブロック２２２００−１は、先に記載され、組み入れられた特許文献に記載されたように、ＯＮとＯＦＦの状態間で何度も切り替えられてよい。ＮＶ ＮＴブロックスイッチの制作方法とアレイ相互接続は、組み入れられた特許文献、たとえば、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書にさらに記載されている。
２端子ＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４の寸法は、水平方向におよそＦであり、およそ直交するＹ方向（図示せず）にＦであり、ここで、Ｆは特定のテクノロジーノードにおいてリソグラフィ的に規定された最小寸法である。２端子ＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４が図２２Ａに示されるようにＸおよびＹ方向に２Ｆの周期性で配備されるような隣接スイッチ間の最小間隔はＦである。各２端子ＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４は、１Ｆ２の面積を占有し、他のスイッチから最小距離Ｆだけ分離されたアレイ構成で配備されるときは４Ｆ２を占有する。このため、個々の２端子ＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４は、図２１に示される２端子スイッチ２１０００よりも密度が９倍高い。ＸおよびＹ方向にＦだけ分離された各スイッチを有するアレイ構成において、２Ｆの周期性を有する２端子ＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４に基づく不揮発性ナノチューブスイッチのアレイは、４Ｆ２の面積を占有し、一部の実施形態において１６Ｆ２の面積を必要とする２端子スイッチ２１０００に基づく不揮発性ナノチューブスイッチのアレイよりも密度が４倍高い。Ｆは広範な寸法にわたって拡大縮小されてもよい。Ｆは、２５０ｎｍ以上であっても、１００ｎｍ以下であってもよく、たとえば、４５ｎｍおよび２２ｎｍ、あるいは１０ｎｍ以下であってもよい。下面（下位）コンタクトから上面（上位）コンタクトまでの間隔３５ｎｍで規定される垂直（Ｚ）方向にＮＶ ＮＴブロックチャネル長ＬＳＷ−ＣＨを有するＮＶ ＮＴスイッチは、組み入れられた特許文献に記載されるように製作されている。ＬＳＷ−ＣＨは、１０ｎｍ未満から２５０ｎｍを超える範囲にあってもよい。
寸法Ｆは、テクノロジーノード、たとえば、４５ｎｍによって決定される。ＮＶ ＮＴブロックスイッチの寸法は、ナノチューブファブリック密度（単位面積当たりのナノチューブ数）が所望のＮＶ ＮＴブロックスイッチのＯＮ抵抗値を実現するのに十分に高ければ、たとえば、Ｆ＝４５ｎｍであってもよい。しかし、最小のＦ×Ｆスイッチ寸法を用いるときにＮＶ ＮＴブロックスイッチの抵抗値が高すぎる場合は、ＮＶ ＮＴブロックスイッチのナノチューブ数を増加させてより低いＮＶ ＮＴブロックスイッチＯＮ抵抗値を実現するためにＦよりも大きい寸法が採用されてもよい。ＣＭＯＳドライバがＣＭＯＳ回路の容量性入力を駆動しているものとすると、次の論理段への入力レベルは、ＮＶ ＮＴブロックスイッチとＦＥＴチャネルの直列ＯＮ抵抗値の合計とは無関係にレイルトゥレイル（オンチップ電圧電源と基準（グラウンド）電圧の間）でスイングすることになる。しかし、直列抵抗と相互接続容量値の組合せによるネットワークのＲＣ時定数遅延によっては、ＮＶ ＮＴブロックスイッチのＯＮ抵抗値を制限する必要があるかもしれない。たとえば、配線経路の遅延時間を短くする必要がある場合、ＮＶ ＮＴブロックスイッチのＯＮ抵抗は、この例では、１ｋ〜１０ｋΩのＮＭＯＳおよびＰＭＯＳのＯＮ抵抗の１／１０以下であってもよく、これによって、ＮＶ ＮＴブロックスイッチのＯＮ抵抗は１００Ω〜１ｋΩの抵抗範囲に制限される。しかし、短い遅延時間が必要でない場合、この例では、ＮＶ ＮＴブロックスイッチのＯＮ抵抗がＮＭＯＳおよびＰＭＯＳのＯＮ抵抗に等しくても（または、それよりも大きくても）よく、この場合、１ｋΩ〜１０ｋΩの範囲となる。ＮＶ ＮＴブロックスイッチのＯＦＦ抵抗は、典型的に、１ＧΩ以上であり、一部のデバイスでは、先に記載され、米国特許出願第１１／２８０，７８６号明細書と、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書とに記載されているように、１００ＭΩと低い。
不揮発性スイッチマトリクス２２０００におけるＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４は、製作時のままのＯＮ状態にある。動作中、これらのＮＶ ＮＴブロックスイッチは、典型的に、ＯＦＦ状態に切り替えられる。この後、アプリケーションは、不揮発性スイッチマトリクス２２０００の中のどのＮＶ ＮＴブロックスイッチをＯＮ状態に切り替えて相互接続する配線を形成するかを決定する。
動作中、製作時のままのＯＮ状態にある ＮＶ ＮＴブロックスイッチは、すべての行をアクティブにすることによってＯＮからＯＦＦにすべて同時に切り替えられてもよく、あるいは、１行ずつ切り替えられてもよく、あるいは、１つのＮＶ ＮＴブロックスイッチごとに切り替えられてもよい。この例では、スイッチは１行ずつＯＮからＯＦＦに切り替えられる。ＮＶ ＮＴブロックスイッチ２２１００−１および２２１００−３は書込み０（消去とも呼ばれる）動作によってＯＮからＯＦＦに切り替えられる。まず、垂直ワイヤ２２０５０−１および２２０５０−２が０Ｖ（グラウンド）などの基準電圧に設定されて保持される。つぎに、水平ワイヤ２２１００−２が０Ｖに設定されて０Ｖに保持され、水平ワイヤ２２１００−１が０Ｖ（グラウンド）などの基準電圧から、たとえば、４〜８Ｖの範囲の書込み０電圧にランプされる。先に記載され、組み入れられた特許文献に記載されるように、スイッチ当たりの書込み０電流が１μＡ〜１００μＡの範囲で、ランプ速度は、１〜１０ｎｓの範囲にあってもよく、あるいは、はるかに遅い、たとえば、数百ｎｓまたはμｓの範囲にあってもよい。この例ではＮＶ ＮＴブロックスイッチの２×２アレイが記載されているが、さらに大きいＮ×Ｍスイッチマトリクスが使用されてもよく、ここで、ＮとＭは数百、数千、およびさらに多くのＮＶ ＮＴブロックスイッチを含んでもよい。
動作中、水平ワイヤと垂直ワイヤの間で不揮発性の電気的にプログラム可能でかつ再プログラム可能な接続部の任意の組合せが書込み１（プログラミングとも呼ばれる）動作を用いて任意の組合せのＮＶ ＮＴブロックスイッチを電気的にアクティブにする（ＯＦＦ状態からＯＮ状態に変える）ことによって実現されてもよく、ここで、ＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４のＯＮ状態が垂直ワイヤ２２０５０−１および２２０５０−２と水平ワイヤ２２６００−１および２２６０−２との間の電気配線接続部（ルーティング）を決定する。この例では、書込み１動作は、典型的に、４〜８Ｖ範囲の電圧を書き込む。米国特許出願第１１／２８０，７８６号明細書と米国仮特許出願第６０／８５５，１０９号明細書とにさらに記載されるように、スイッチ当たりの書込み１電流が１μＡ〜１００μＡの範囲で、ランプ速度は、１０ｎｓ以下の範囲にあってもよく、あるいは、さらに遅く、たとえば、数百ｎｓまたはμｓの範囲にあってもよい。
例として、ＮＶ ＮＴブロックスイッチ２２１００−１は、ワイヤ２２６００−１および２２０５０−１を接続するＯＮ状態にあってもよく、ＮＶ ＮＴブロックスイッチ２２１００−４はさらにワイヤ２２６００−２および２２０５０−２を接続するＯＮ状態にあってもよい。ＮＶ ＮＴブロックスイッチ２２１００−２および２２１００−３は、たとえば、ＯＦＦ状態にあってもよい。また、複数のワイヤが接続されてもよい。以下にさらに示される図２２Ｄは、不揮発性ナノチューブブロックスイッチマトリクス２２０００を用いて形成されうる様々な相互接続部を示す。
図２２Ｄは、４つのＮＶ ＮＴブロックスイッチの１つがＯＦＦ状態にあり、残る３つのスイッチがＯＦＦ状態にある場合の不揮発性の電気的にプログラムされる配線（ルーティング）接続部を示す。さらに、対の（４つのうち２つの）ＮＶ ＮＴブロックスイッチがＯＮ状態にあり、残る２つのスイッチがＯＦＦ状態にある場合の不揮発性の電気的にプログラムされる配線（ルーティング）接続部も示されている。選択された（ＯＮ）ＮＶ ＮＴブロックスイッチの対は、垂直および水平のワイヤ対につき１つのコンタクトを形成するように使用されてもよく、あるいは、図２２Ｄに示されるように、１本の垂直ワイヤと２本の水平ワイヤ、または１本の水平ワイヤと２本の垂直ワイヤの間に複数の接続部を形成するように使用されてもよい。他のＮＶの電気的にプログラムされる配線（ルーティング）接続部は、３つのＮＶ ＮＴブロックスイッチがＯＮ状態にあり残る１つのスイッチがＯＦＦ状態（図示せず）にある組合せを用いて形成されてもよく、また、４つすべてのＮＶ ＮＴブロックスイッチがＯＮ状態（図示せず）にあってもよい。この例ではＮＶ ＮＴブロックスイッチの２×２アレイが記載されているが、さらに大きいＮ×Ｍのスイッチマトリクスが使用されてもよく、ここで、ＮとＭは数百、数千、およびさらに多くのＮＶ ＮＴブロックスイッチを含んでもよい。不揮発性の電気的にプログラムされる配線（ルーティング）接続部は、配線（ルーティング）構成を変更するために数千回以上再プログラムされてもよい。
動作中、ＮＶ ＮＴブロックスイッチがＯＮまたはＯＦＦ状態に書き込まれた後、電気信号がＯＮ状態にあるＮＶ ＮＴブロックスイッチを通じて配線（ルーティング）層の間に流れることになる。電圧レベルは、書込み０と書込み１の動作閾値以下に保たれる。この例では、電子信号がおよそ４Ｖ以下に保たれる。
アレイ配線に自己配向されるＮＶ ＮＴブロックスイッチを有する第２のタイプの高密度クロスポイントスイッチ構造体
不揮発性ナノチューブブロックスイッチマトリクス２２０００が、先に図２２Ａの平面図に示されており、ＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４を代表する不揮発性ナノチューブブロックスイッチ２２１００−１は、図２２Ｂおよび２２Ｃの断面において上方に示され、上面（上位）コンタクト２２４００−１が形成する第１のタイプのＮＶ ＮＴブロックスイッチ、ならびに不揮発性ナノチューブブロックスイッチ２２１００−１のＮＶ ＮＴブロック２２２００−１としてエッチングされる ＸおよびＹ寸法を規定する上位コンタクトとさらにマスク層も示す。
別の実施形態において、上面（上位）コンタクトが排除されて代わりに上面（上位）コンタクトとアレイ配線の両方で置き換えられる第２のタイプのＮＶ ＮＴブロックスイッチが示される。たとえば、図２２Ａ〜２２Ｃに示される上面（上位）コンタクト２２４００−１は、以下に図２３で示されるように排除されて、アレイ配線２３６００−１の領域（部分）である上面（上位）コンタクト２３６００−１’で置き換えられうる。
図２３Ａは、２×２クロスポイントスイッチアレイ構成において４つの垂直配向（３−Ｄ）２端子不揮発性ナノチューブブロックスイッチ（２３１００−１、２３１００−２、２３１００−３、および２３１００−４）の不揮発性ナノチューブブロックスイッチマトリクス２３０００の平面図を示す。図２３Ａに示されるような、ＮＶ ＮＴブロックスイッチ２３１００−１の一部分を通る代表的な断面Ｘ２〜Ｘ２’およびＹ２〜Ｙ２’は、図２３Ｂおよび２３Ｃに示される垂直配向（３−Ｄ）構造体のＮＶ ＮＴブロックスイッチの要素をさらに示すものである。２端子不揮発性ナノチューブスイッチ２３１００−１、２３１００−２、２３１００−３、および２３１００−４に対応する、第２のタイプの２端子ＮＶ ＮＴブロックスイッチの詳細と制作方法は、組み入れられた特許文献にさらに記載されたＮＶ ＮＴブロックスイッチの製作に基づくものである。ただし、デバイスＮＶ ＮＴブロックの表面へのエッチマスクとして上面（上位）コンタクトをさらに用いる代わりに、上面（上位）コンタクトの形状をした周知の産業用パターニング技術に基づく独立した犠牲（簡単に処分できる）エッチマスク（図示せず）が、図２３Ａ〜２３Ｃに示されるＮＶ ＮＴブロック２３２００−１などのＮＶ ＮＴブロック領域のＸおよびＹ寸法を規定するために使用される。この後、ＮＶ ＮＴブロック２３２００−１の寸法が、図２３Ａ〜２３Ｃに示されるように、ＮＶ ＮＴブロック２３２００−１を形成するために組み入れられた特許文献の好ましいエッチングの製作方法を用いて規定される。ＮＶ ＮＴブロックは、組み入れられた特許文献、たとえば、本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に記載されたような方法で、複数のスピンオン層を用いて、あるいはスプレイによって蒸着されてもよい。
図２３Ａに示されるワイヤ２３０５０−１は、下面（下位）コンタクトを形成する２端子ＮＶ ＮＴブロックスイッチ２３１００−１および２３１００−２と、寸法Ｆ×Ｆを有し距離Ｆだけ分離された２端子ＮＶ ＮＴブロックスイッチの各々とを相互接続する。ワイヤ２３０５０−２は、下面（下位）コンタクトを形成する２端子ＮＶ ＮＴブロックスイッチ２３１００−３および２３１００−４と、寸法Ｆ×Ｆを有し距離Ｆだけ分離された２端子ＮＶ ＮＴブロックスイッチの各々とを相互接続する。Ｆは最大スイッチアレイ密度を実現するための最小形状を表わすが、必要に応じてＦよりも大きい寸法が使用されてもよく、先に記載されたように、たとえば、長方形および円形などの非正方形の断面が使用されてもよい。また、２×２よりも大きい、たとえば、１００×１００またはそれ以上のアレイが形成されてもよい。
図２３Ａに示されるワイヤ２３６００−１は、上面（上位）コンタクト２３６００−１’などの上面（上位）コンタクトも形成する一方で、２端子ＮＶ ＮＴブロックスイッチ２３１００−１および２３１００−３と、寸法Ｆ×Ｆを有し距離Ｆだけ分離された２端子ＮＶ ＮＴブロックスイッチの各々と相互接続する。ワイヤ２３６００−２は、上面（上位）コンタクト２３６００−１’などの上面（上位）コンタクトを形成しており、２端子ＮＶ ＮＴブロックスイッチ２３１００−２および２３１００−４と、寸法Ｆ×Ｆを有し距離Ｆだけ分離された２端子ＮＶ ＮＴブロックスイッチの各々と相互接続する。ワイヤ２３６００−１および２３６００−２は、２端子ＮＶ ＮＴブロックスイッチ間の領域を充填する絶縁体２３５００の表面にパターン化される。Ｆは最大スイッチアレイ密度を実現するための最小形状を表わすが、必要に応じてＦよりも大きい寸法が使用されてもよく、先に記載されたように、たとえば、長方形および円形などの非正方形の断面が使用されてもよい。また、２×２よりも大きい、たとえば、１００×１００またはそれ以上のアレイが形成されてもよい。
図２３Ｂは、Ｘ方向にワイヤ２３６００−１に沿ってこれを通る断面Ｘ２〜Ｘ２’を示す。Ｚ方向は、２端子ＮＶ ＮＴブロックスイッチ２３１００−１の垂直配向を表わし、さらにＯＮ状態における電流の方向（垂直方向）を示す。電流は上または下のいずれの方向に流れてもよいことに留意されたい。２端子ＮＶ ＮＴブロックスイッチ２３１００−１は、ワイヤ２３０５０−１によって形成される領域である下面（下位）コンタクト２３０５０−１’、ワイヤ２３６００−１の領域（部分）によって形成される上面（上位）コンタクトＮＶ ＮＴブロック２３６００−１’、ならびに下面（下位）コンタクト２３０５０−１’と上面（上位）コンタクト２３６００−１’との両方と接触しているＮＶ ＮＴブロック２３２００−１を含む。ＮＶ ＮＴブロック２３２００−１は、組み入れられた特許文献、たとえば、米国特許出願第１１／２８０，７８６号明細書および本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に記載されたように、ＯＮとＯＦＦの状態間で何度も切り替えられてよい。
図２３Ｃは、Ｙ方向にワイヤ２３０５０−１に沿ってこれを通る断面Ｙ２〜Ｙ２’を示す。Ｚ方向は、２端子ＮＶ ＮＴブロックスイッチ２３１００−１の垂直配向を表わし、さらにＯＮ状態における電流の方向（垂直方向）を示す。電流は上または下のいずれの方向に流れてもよいことに留意されたい。２端子ＮＶ ＮＴブロックスイッチ２３１００−１は、ワイヤ２３０５０−１の領域（区分）である下面（下位）コンタクト２３０５０−１’、ワイヤ２３６００−１の領域（区分）によって形成される上面（上位）コンタクトＮＶ ＮＴブロック２３６００−１’、ならびに下面（下位）コンタクト２３０５０−１’と上面（上位）コンタクト２３６００−１’との両方と接触しているＮＶ ＮＴブロック２３２００−１を含む。ＮＶ ＮＴブロック２３２００−１は、先に記載され、組み入れられた特許文献、たとえば、米国特許出願第１１／２８０，７８６号明細書および本願と同時に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第（未定）号明細書に記載されたように、ＯＮとＯＦＦの状態間で何度も切り替えられてよい。
２端子ＮＶ ＮＴブロックスイッチ２３１００−１、２３１００−２、２３１００−３、および２３１００−４の寸法は、水平方向におよそＦであり、およそ直交するＹ方向にＦであり、ここで、Ｆは特定のテクノロジーノードにおいてリソグラフィ的に規定された最小寸法である。２端子ＮＶ ＮＴブロックスイッチ２３１００−１、２３１００−２、２３１００−３、および２３１００−４が図２３Ａに示されるようにＸおよびＹ方向に２Ｆの周期性で配備されてもよいような隣接スイッチに関する最小間隔はＦである。各２端子ＮＶ ＮＴブロックスイッチ２３１００−１、２３１００−２、２３１００−３、および２３１００−４は、１Ｆ２の面積を占有し、他のスイッチから最小距離Ｆだけ分離されたアレイ構成で配備されるときは４Ｆ２を占有する。
動作中、ＮＶ ＮＴブロックスイッチ２３１００−１、２３１００−２、２３１００−３、および２３１００−４の電気的スイッチング特性は、スイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４に関して前述した電気的スイッチング特性とほぼ同じである。
動作中、図２２Ｄと、前述した対応するＮＶ ＮＴブロックスイッチの電気的なＯＮおよびＯＦＦ状態とは、ＯＮおよびＯＦＦ状態の様々な組合せでＮＶ ＮＴブロックスイッチアレイ２２０００のＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４を組み合わせるための様々な不揮発性の電気的にプログラムされる配線（ルーティング）接続部を示す。ＮＶ ＮＴブロックスイッチアレイ２３０００のＮＶ ＮＴブロックスイッチ２３１００−１、２３１００−２、２３１００−３、および２３１００−４の組合せは、前述の２２Ｄに示された組合せに対応し、ただし、ＮＶ ＮＴブロックスイッチ２３１００−１、２３１００−２、２３１００−３、および２３１００−４は、それぞれ、ＮＶ ＮＴブロックスイッチ２２１００−１、２２１００−２、２２１００−３、および２２１００−４に対応し、Ｖワイヤ２３０５０−１および２３０５０−２は、それぞれ、Ｖワイヤ２２０５０−１および２２０５０−２に対応し、Ｈワイヤ２３６００−１および２３６００−２は、それぞれ、Ｈワイヤ２２６００−１および２２６００−２に対応する。
［組み入れられた特許文献］
本出願は、以下の出願に関し、その全容が参考として本明細書に組み入れられ、出願は「組み入れられた特許文献」として前述されている。
２００２年４月２３日に出願された「Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する、米国特許出願第１０／１２８，１１８号明細書、現在米国特許第６，７０６，４０２号明細書
２００４年２月１１日に出願された「Ｄｅｖｉｃｅｓ Ｈａｖｉｎｇ Ｖｅｒｔｉｃａｌｌｙ −Ｄｉｓｐｏｓｅｄ Ｎａｎｏ ｆａｂｒｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ」と題する米国特許出願第１０／７７６，５７２号明細書、現在米国特許第６，９２４，５３８号明細書
２００４年６月９日に出願された「Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ ａｎｄ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｓａｍｅ」と題する米国特許出願第１０／８６４，１８６号明細書、現在米国特許第７，１１５，９０１号明細書
２００４年８月１３日に出願された「Ｎａｎｏｔｕｂｅ−Ｂａｓｅｄ Ｓｗｉｔｃｈｉｎｇ Ｅｌｅｍｅｎｔｓ」と題する米国特許出願第１０／９１７，７９４号明細書、現在米国特許第７，１１５，９６０号明細書
２００４年８月１３日に出願された「Ｎａｎｏｔｕｂｅ−Ｂａｓｅｄ Ｓｗｉｔｃｈｉｎｇ Ｅｌｅｍｅｎｔｓ ｗｉｔｈ Ｍｕｌｔｉｐｌｅ Ｃｏｎｔｒｏｌｓ」と題する米国特許出願第１０／９１８，０８５号明細書、現在米国特許第 ６，９９０，００９号明細書
２００１年７月２５日に出願された「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ｒｉｂｂｏｎｓ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第０９／９１５，０９３号明細書、現在米国特許第６，９１９，５９２号明細書
２００１年７月２５日に出願された「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ Ｈａｖｉｎｇ Ｃｅｌｌ Ｓｅｌｅｃｔｉｏｎ Ｃｉｒｃｕｉｔｒｙ Ｃｏｎｓｔｒｕｃｔｅｄ Ｗｉｔｈ Ｎａｎｏｔｕｂｅ Ｔｅｃｈｎｏｌｏｇｙ」と題する米国特許出願第０９／９１５，１７３号明細書、現在米国特許第６，６４３，１６５号明細書
２００１年７月２５日に出願された「Ｈｙｂｒｉｄ Ｃｉｒｃｕｉｔ Ｈａｖｉｎｇ Ｎａｎｏｔｕｂｅ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ」と題する米国特許出願第０９／９１５，０９５号明細書、現在米国特許第６，５７４，１３０号明細書
２００１年１２月２８日に出願された「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｔｈｒｅｅ−Ｔｒａｃｅ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ」と題する米国特許出願第１０／０３３，３２３号明細書、現在米国特許第６，９１１，６８２号明細書
２００１年１２月２８日に出願された「Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｔｈｒｅｅ− Ｔｒａｃｅ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ」と題する米国特許出願第１０／０３３，０３２号明細書、現在米国特許第６，７８４，０２８号明細書
２００２年４月２３日に出願された「Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許出願第１０／１２８，１１８号明細書、現在米国特許第６，７０６，４０２号明細書
２００２年４月２３日に出願された「Ｍｅｔｈｏｄｓ ｏｆ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許出願第１０／１２８，１１７号明細書、現在米国特許第６，８３５，５９１号明細書
２００３年１月１３日に出願された「Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許出願第１０／３４１，００５号明細書
２００３年１月１３日に出願された「Ｍｅｔｈｏｄｓ ｏｆ Ｕｓｉｎｇ Ｔｈｉｎ Ｍｅｔａｌ Ｌａｙｅｒｓ ｔｏ Ｍａｋｅ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許出願第１０／３４１，０５５号明細書
２００３年１月１３日に出願された「Ｍｅｔｈｏｄｓ ｏｆ Ｕｓｉｎｇ Ｐｒｅ−ｆｏｒｍｅｄ Ｎａｎｏｔｕｂｅｓ ｔｏ Ｍａｋｅ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許出願第１０／３４１，０５４号明細書
２００３年１月１３日に出願された「Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許出願第１０／３４１，１３０号明細書
２００４年２月１１日に出願された「Ｄｅｖｉｃｅｓ Ｈａｖｉｎｇ Ｈｏｒｉｚｏｎｔａｌｌｙ−Ｄｉｓｐｏｓｅｄ Ｎａｎｏ ｆａｂｒｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ」と題する米国特許出願第１０／７７６，０５９号明細書、現在米国特許公開第２００４／０１８１６３０号明細書
２００４年９月８日に出願された「Ｐａｔｔｅｒｎｅｄ Ｎａｎｏｓｃｏｐｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ」と題する米国特許出願第１０／９３６，１１９号明細書、現在米国特許公開第２００５／０１２８７８８号明細書
２００６年１０月２７日に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ」と題する米国仮特許出願第６０／８５５，１０９号明細書
２００６年８月２８日に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅ」と題する米国仮特許出願第６０／８４０，５８６号明細書
２００６年８月８日に出願された「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅ」と題する米国特仮許出願第６０／８３６，４３７号明細書
２００６年８月８日に出願された「Ｓｃａｌａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ ａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｆｕｓｅ Ｒｅｐｌａｃｅｍｅｎｔ Ｅｌｅｍｅｎｔｓ」と題する米国仮特許出願第６０／８３６，３４３号明細書
２００５年１１月１５日に出願された「Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１１／２８０，７８６号明細書
２００５年１１月１５日に出願された「Ｍｅｍｏｒｙ Ａｒｒａｙｓ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ａｒｔｉｃｌｅｓ Ｗｉｔｈ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ」と題する米国特許出願第１１／２７４，９６７号明細書
２００５年１１月１５日に出願された「Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｈａｄｏｗ Ｌａｔｃｈ Ｕｓｉｎｇ ａ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈ」と題する米国特許出願第１１／２８０，５９９号明細書
１９９０年７月３１日に発行された「Ｃｈｅｍ−Ｍｅｃｈ Ｐｏｌｉｓｈｉｎｇ ｆｏｒ Ｐｒｏｄｕｃｉｎｇ Ｃｏｐｌａｎａｒ Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ Ｆｉｌｍｓ ｏｎ ａ Ｓｕｂｓｔｒａｔｅ」と題する米国特許第４，９４４，８３６号明細書
１９８１年３月１７日に発行された「Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ ａ Ｎａｒｒｏｗ Ｄｉｍｅｎｓｉｏｎｅｄ Ｒｅｇｉｏｎ ｏｎ ａ Ｂｏｄｙ」と題する米国特許第４，２５６，５１４号明細書
本発明は、その趣旨または基本的な特徴から逸脱することなく他の特定の形態で実施されてもよい。それゆえ、本実施形態は、いくつかの点で例示的であり限定的でないと考えられるべきである。

Claims (21)

  1. 被覆ナノチューブスイッチであって、
    （ａ）複数の非配向ナノチューブを備えるナノチューブ素子であって、上面、下面、および複数の側面を有する前記ナノチューブ素子と、
    （ｂ）前記ナノチューブ素子と接触する第１および第２の導電端子であって、前記第１の導電端子は前記ナノチューブ素子の上面全体に配置されてこれを実質的に覆い、前記第２の導電端子は前記ナノチューブ素子の前記下面の少なくとも一部分と接触する、前記第１および第２の導電端子と、
    （ｃ）前記第１および第２の導電端子と電気的に連通してこれに電気的刺激を印加することができる制御回路であって、前記ナノチューブ素子は前記制御回路によって前記第１および第２の導電端子に印加される、対応する複数の電気的刺激に応じて複数の電子状態を切り替えることができ、前記複数の電子状態のそれぞれ異なる電子状態に対して、前記ナノチューブ素子は前記第１および第２の導電端子間に対応する、異なる抵抗の電気経路を提供する制御回路と、
    を備える、被覆ナノチューブスイッチ。
  2. 前記第１の導電端子は前記複数の側面の少なくとも１つの側面にさらに配置されてこれを実質的に覆う、請求項１に記載の被覆ナノチューブスイッチ。
  3. 前記第１の導電端子は前記複数の側面にさらに配置されてこれを実質的に覆う、請求項１に記載の被覆ナノチューブスイッチ。
  4. 前記ナノチューブ素子の前記下面と接触する絶縁体層をさらに備え、前記絶縁体層および前記第２の導電端子はともに前記ナノチューブ素子の前記下面全体を実質的に覆う、請求項３に記載の被覆ナノチューブスイッチ。
  5. 前記ナノチューブ素子の前記下面の少なくとも１つと前記ナノチューブ素子の前記側面の１つとに接触する絶縁体層をさらに備える、請求項１に記載の被覆ナノチューブスイッチ。
  6. 前記絶縁体層はＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３の１つを備える、請求項５に記載の被覆ナノチューブスイッチ。
  7. 少なくとも前記第１の導電端子を覆う不動態化層をさらに備え、前記不動態化層は前記第１および第２の導電端子と前記ナノチューブ素子とを環境に対して実質的に密封する、請求項１に記載の被覆ナノチューブスイッチ。
  8. 前記不動態化層はＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ポリイミド、リンケイ酸ガラス、ポリフッ化ビニリデン、ポリプロピレンカーボネート、およびポリエチレンカーボネートの１つを備える、請求項７に記載の被覆ナノチューブスイッチ。
  9. 前記第２の導電端子は前記ナノチューブ素子の前記下面全体に実質的に接触する、請求項１に記載の被覆ナノチューブスイッチ。
  10. 前記第１および第２の導電端子は、各々、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘからなる群から独立に選択される導電材料を備える、請求項１に記載の被覆ナノチューブスイッチ。
  11. 被覆ナノチューブスイッチであって、
    （ａ）複数の非配向ナノチューブを備えるナノチューブ素子であって、上面と下面を有する前記ナノチューブ素子と、
    （ｂ）前記ナノチューブ素子と接触して互いに対して隔離した第１および第２の導電端子と、
    （ｃ）前記ナノチューブ素子の前記上面と接触する第１の絶縁体層と、
    （ｄ）前記ナノチューブ素子の前記下面と接触する第２の絶縁体層であって、前記第１および第２の導電端子と前記第１および第２の絶縁体層は一緒に前記ナノチューブ素子を実質的に包囲する、第２の絶縁体層と、
    （ｅ）前記第１および第２の導電端子と電気的に連通してこれに電気的刺激を印加することができる制御回路であって、前記ナノチューブ素子は前記制御回路によって前記第１および第２の導電端子に印加される、対応する複数の電気的刺激に応じて複数の電子状態を切り替えることができ、前記複数の電子状態のそれぞれ異なる電子状態に対して、前記ナノチューブ素子は前記第１および第２の導電端子間に対応する、異なる抵抗の電気経路を提供する制御回路と、
    を備える、被覆ナノチューブスイッチ。
  12. 前記第１の絶縁体層の少なくとも一部分はギャップによって前記ナノチューブ素子の前記上面から分離される、請求項１１に記載の被覆ナノチューブスイッチ。
  13. 前記第２の絶縁体層の少なくとも一部分はギャップによって前記ナノチューブ素子の前記下面から分離される、請求項１２に記載の被覆ナノチューブスイッチ。
  14. 前記第１および第２の導電端子は前記ナノチューブ素子の前記下面に接触し、前記第１の絶縁体層は前記ナノチューブ素子の上面全体に接触する、請求項１１に記載の被覆ナノチューブスイッチ。
  15. 前記第１および第２の導電端子は前記ナノチューブ素子の上面に接触する、請求項１１に記載の被覆ナノチューブスイッチ。
  16. 前記第１の導電端子は前記ナノチューブ素子の前記下面に接触し、前記第２の導電端子は前記ナノチューブ素子の前記上面に接触する、請求項１１に記載の被覆ナノチューブスイッチ。
  17. 前記第１および第２の絶縁体層は、各々、ＳｉＯ２、ＳｉＮ、およびＡｌ２Ｏ３からなる群から独立に選択される絶縁材料を備える、請求項１１に記載の被覆ナノチューブスイッチ。
  18. 前記第１および第２の導電端子は、各々、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘからなる群から独立に選択される導電材料を備える、請求項１１に記載の被覆ナノチューブスイッチ。
  19. 被覆ナノチューブスイッチであって、
    （ａ）複数の非配向ナノチューブを備えるナノチューブ素子であって、上面と下面を有する前記ナノチューブ素子と、
    （ｂ）前記ナノチューブ素子と接触して互いに対して隔離した第１および第２の導電端子と、
    （ｃ）前記ナノチューブ素子の前記上面の上に配置され前記上面に対して隔離した第１の絶縁体層と、
    （ｄ）前記ナノチューブ素子の前記下面の下に配置されてこの下面に対して隔離した第２の絶縁体層であって、前記第１および第２の導電端子と前記第１および第２の絶縁体層は一緒に前記ナノチューブ素子を実質的に包囲する、第２の絶縁体層と、
    （ｅ）前記第１および第２の導電端子と電気的に連通してこれに電気的刺激を印加することができる制御回路であって、前記ナノチューブ素子は前記第１および第２の導電端子に前記制御回路によって印加される、対応する複数の電気的刺激に応じて複数の電子状態を切り替えることができ、前記複数の電子状態のそれぞれ異なる電子状態に対して、前記ナノチューブ素子は前記第１および第２の導電端子間に対応する、異なる抵抗の電気経路を提供する、制御回路と、
    を備える、被覆ナノチューブスイッチ
  20. 前記第１および第２の絶縁体層は、各々、ＳｉＯ２、ＳｉＮ、およびＡｌ２Ｏ３からなる群から独立に選択される絶縁材料を備える、請求項１９に記載の被覆ナノチューブスイッチ。
  21. 前記第１および第２の導電端子は、各々、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、およびＴｉＳｉｘからなる群から独立に選択される導電材料を備える、請求項１９に記載の被覆ナノチューブスイッチ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049254A (ja) * 2007-08-22 2009-03-05 Renesas Technology Corp 半導体記憶装置
JP2011517123A (ja) * 2008-04-11 2011-05-26 サンディスク スリーディー，エルエルシー カーボンナノチューブ可逆抵抗スイッチング素子を含むメモリセルおよびその形成方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8102018B2 (en) 2005-05-09 2012-01-24 Nantero Inc. Nonvolatile resistive memories having scalable two-terminal nanotube switches
US9911743B2 (en) 2005-05-09 2018-03-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8008745B2 (en) 2005-05-09 2011-08-30 Nantero, Inc. Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements
US7667999B2 (en) 2007-03-27 2010-02-23 Sandisk 3D Llc Method to program a memory cell comprising a carbon nanotube fabric and a steering element
EP2140492A1 (en) * 2007-03-27 2010-01-06 Sandisk 3D LLC Memory cell comprising a carbon nanotube fabric element and a steering element and methods of forming the same
US7982209B2 (en) 2007-03-27 2011-07-19 Sandisk 3D Llc Memory cell comprising a carbon nanotube fabric element and a steering element
US20090166610A1 (en) * 2007-12-31 2009-07-02 April Schricker Memory cell with planarized carbon nanotube layer and methods of forming the same
US8558220B2 (en) 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US8236623B2 (en) 2007-12-31 2012-08-07 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same
US8878235B2 (en) 2007-12-31 2014-11-04 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same
US8110476B2 (en) 2008-04-11 2012-02-07 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8530318B2 (en) 2008-04-11 2013-09-10 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
JP2011520249A (ja) 2008-04-11 2011-07-14 サンディスク スリーディー，エルエルシー 不揮発性メモリに使用されるカーボンナノチューブ膜をエッチングする方法
US8467224B2 (en) 2008-04-11 2013-06-18 Sandisk 3D Llc Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom
US8304284B2 (en) 2008-04-11 2012-11-06 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element, and methods of forming the same
US8569730B2 (en) 2008-07-08 2013-10-29 Sandisk 3D Llc Carbon-based interface layer for a memory device and methods of forming the same
US8309407B2 (en) * 2008-07-15 2012-11-13 Sandisk 3D Llc Electronic devices including carbon-based films having sidewall liners, and methods of forming such devices
TW201021161A (en) * 2008-07-18 2010-06-01 Sandisk 3D Llc Carbon-based resistivity-switching materials and methods of forming the same
US8557685B2 (en) 2008-08-07 2013-10-15 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8421050B2 (en) 2008-10-30 2013-04-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having carbon-based liners, and methods of forming the same
US8835892B2 (en) 2008-10-30 2014-09-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
US8183121B2 (en) * 2009-03-31 2012-05-22 Sandisk 3D Llc Carbon-based films, and methods of forming the same, having dielectric filler material and exhibiting reduced thermal resistance
TWI478358B (zh) * 2011-08-04 2015-03-21 Univ Nat Central A method of integrated AC - type light - emitting diode module
US9129894B2 (en) * 2012-09-17 2015-09-08 Intermolecular, Inc. Embedded nonvolatile memory elements having resistive switching characteristics
US9111611B2 (en) 2013-09-05 2015-08-18 Kabushiki Kaisha Toshiba Memory system
US9875332B2 (en) * 2015-09-11 2018-01-23 Arm Limited Contact resistance mitigation
JP2018186260A (ja) * 2017-04-25 2018-11-22 国立大学法人横浜国立大学 熱電発電デバイスおよび熱輸送デバイス
US11594269B2 (en) * 2020-06-19 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. One time programmable (OTP) magnetoresistive random-access memory (MRAM)
US20230170881A1 (en) * 2021-12-01 2023-06-01 Mediatek Inc. Register with data retention

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57113296A (en) * 1980-12-29 1982-07-14 Seiko Epson Corp Switching element
JP2002536782A (ja) * 1999-02-12 2002-10-29 ボード オブ トラスティーズ，オパレイティング ミシガン ステイト ユニバーシティ 帯電粒子を収容するナノカプセル、その用法及び形成法
JP2002540605A (ja) * 1999-03-25 2002-11-26 オヴォニクス インコーポレイテッド 改善された接合を有する電気的にプログラム可能なメモリ素子
JP2004090208A (ja) * 2002-09-04 2004-03-25 Fuji Xerox Co Ltd 電気部品およびその製造方法
JP2005502201A (ja) * 2001-07-25 2005-01-20 ナンテロ，インク． ナノチューブリボンを利用した電気機械式メモリアレイ及びその製造方法
JP2005514784A (ja) * 2001-12-28 2005-05-19 ナンテロ，インク． 電気機械式３トレースジャンクション装置
WO2005048296A2 (en) * 2003-08-13 2005-05-26 Nantero, Inc. Nanotube-based switching elements with multiple controls and circuits made from same
JP2005235378A (ja) * 2004-02-16 2005-09-02 Hynix Semiconductor Inc ナノチューブセル及びこれを利用したメモリ装置
WO2006027887A1 (ja) * 2004-09-08 2006-03-16 Renesas Technology Corp. 不揮発性記憶装置
JP2006203178A (ja) * 2005-01-19 2006-08-03 Sharp Corp 不揮発性メモリ抵抗体セル及びその製造方法

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4256514A (en) 1978-11-03 1981-03-17 International Business Machines Corporation Method for forming a narrow dimensioned region on a body
FR2478879A1 (fr) * 1980-03-24 1981-09-25 Commissariat Energie Atomique Procede de realisation de dispositifs a effet memoire a semi-conducteurs amorphes
US4442507A (en) 1981-02-23 1984-04-10 Burroughs Corporation Electrically programmable read-only memory stacked above a semiconductor substrate
USRE34363E (en) 1984-03-12 1993-08-31 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US4944836A (en) 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4743569A (en) * 1987-04-20 1988-05-10 Texas Instruments Incorporated Two step rapid thermal anneal of implanted compound semiconductor
US4916087A (en) 1988-08-31 1990-04-10 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches
US5005158A (en) * 1990-01-12 1991-04-02 Sgs-Thomson Microelectronics, Inc. Redundancy for serial memory
US5311039A (en) * 1990-04-24 1994-05-10 Seiko Epson Corporation PROM and ROM memory cells
US5096849A (en) 1991-04-29 1992-03-17 International Business Machines Corporation Process for positioning a mask within a concave semiconductor structure
US5536968A (en) 1992-12-18 1996-07-16 At&T Global Information Solutions Company Polysilicon fuse array structure for integrated circuits
DE4305119C2 (de) * 1993-02-19 1995-04-06 Eurosil Electronic Gmbh MOS-Speichereinrichtung zur seriellen Informationsverarbeitung
US5345110A (en) 1993-04-13 1994-09-06 Micron Semiconductor, Inc. Low-power fuse detect and latch circuit
JPH0729373A (ja) * 1993-07-08 1995-01-31 Mitsubishi Electric Corp 半導体記憶装置
US5818749A (en) * 1993-08-20 1998-10-06 Micron Technology, Inc. Integrated circuit memory device
US5670803A (en) 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
US5546349A (en) 1995-03-13 1996-08-13 Kabushiki Kaisha Toshiba Exchangeable hierarchical data line structure
US5768196A (en) * 1996-03-01 1998-06-16 Cypress Semiconductor Corp. Shift-register based row select circuit with redundancy for a FIFO memory
US5831923A (en) 1996-08-01 1998-11-03 Micron Technology, Inc. Antifuse detect circuit
US5912937A (en) * 1997-03-14 1999-06-15 Xilinx, Inc. CMOS flip-flop having non-volatile storage
US6629190B2 (en) * 1998-03-05 2003-09-30 Intel Corporation Non-redundant nonvolatile memory and method for sequentially accessing the nonvolatile memory using shift registers to selectively bypass individual word lines
US6008523A (en) 1998-08-26 1999-12-28 Siemens Aktiengesellschaft Electrical fuses with tight pitches and method of fabrication in semiconductors
JP3520810B2 (ja) * 1999-07-02 2004-04-19 日本電気株式会社 バックアップ機能を有するデータ保持回路
JP2002157880A (ja) 2000-11-15 2002-05-31 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6750802B1 (en) 2001-02-09 2004-06-15 Richard Olen Remote controller with programmable favorite keys
US6570806B2 (en) 2001-06-25 2003-05-27 International Business Machines Corporation System and method for improving DRAM single cell fail fixability and flexibility repair at module level and universal laser fuse/anti-fuse latch therefor
US6643165B2 (en) 2001-07-25 2003-11-04 Nantero, Inc. Electromechanical memory having cell selection circuitry constructed with nanotube technology
US6706402B2 (en) 2001-07-25 2004-03-16 Nantero, Inc. Nanotube films and articles
US6835591B2 (en) * 2001-07-25 2004-12-28 Nantero, Inc. Methods of nanotube films and articles
US6574130B2 (en) 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
US6924538B2 (en) * 2001-07-25 2005-08-02 Nantero, Inc. Devices having vertically-disposed nanofabric articles and methods of making the same
US7259410B2 (en) 2001-07-25 2007-08-21 Nantero, Inc. Devices having horizontally-disposed nanofabric articles and methods of making the same
US6784028B2 (en) 2001-12-28 2004-08-31 Nantero, Inc. Methods of making electromechanical three-trace junction devices
JP5165828B2 (ja) * 2002-02-09 2013-03-21 三星電子株式会社 炭素ナノチューブを用いるメモリ素子及びその製造方法
KR100450825B1 (ko) * 2002-02-09 2004-10-01 삼성전자주식회사 탄소나노튜브를 이용하는 메모리 소자 및 그 제조방법
US6624499B2 (en) 2002-02-28 2003-09-23 Infineon Technologies Ag System for programming fuse structure by electromigration of silicide enhanced by creating temperature gradient
US6889216B2 (en) * 2002-03-12 2005-05-03 Knowm Tech, Llc Physical neural network design incorporating nanotechnology
JP4660095B2 (ja) * 2002-04-04 2011-03-30 株式会社東芝 相変化メモリ装置
US6768665B2 (en) * 2002-08-05 2004-07-27 Intel Corporation Refreshing memory cells of a phase change material memory device
JP4141767B2 (ja) * 2002-08-27 2008-08-27 富士通株式会社 強誘電体キャパシタを使用した不揮発性データ記憶回路
US6831856B2 (en) * 2002-09-23 2004-12-14 Ovonyx, Inc. Method of data storage using only amorphous phase of electrically programmable phase-change memory element
JP2004133969A (ja) * 2002-10-08 2004-04-30 Renesas Technology Corp 半導体装置
JP4377817B2 (ja) 2003-03-18 2009-12-02 株式会社東芝 プログラマブル抵抗メモリ装置
US6944054B2 (en) * 2003-03-28 2005-09-13 Nantero, Inc. NRAM bit selectable two-device nanotube array
US7294877B2 (en) * 2003-03-28 2007-11-13 Nantero, Inc. Nanotube-on-gate FET structures and applications
WO2004090984A1 (en) * 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
US7095645B2 (en) * 2003-06-02 2006-08-22 Ambient Systems, Inc. Nanoelectromechanical memory cells and data storage devices
US7115901B2 (en) 2003-06-09 2006-10-03 Nantero, Inc. Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
US7115960B2 (en) * 2003-08-13 2006-10-03 Nantero, Inc. Nanotube-based switching elements
US7416993B2 (en) 2003-09-08 2008-08-26 Nantero, Inc. Patterned nanowire articles on a substrate and methods of making the same
JP3995167B2 (ja) * 2003-10-24 2007-10-24 有限会社金沢大学ティ・エル・オー 相変化型メモリ
EP1723676A4 (en) * 2004-03-10 2009-04-15 Nanosys Inc MEMORY DEVICES WITH NANOCAPACITIES AND ANISOTROPIC LOADED NETWORKS
US6969651B1 (en) * 2004-03-26 2005-11-29 Lsi Logic Corporation Layout design and process to form nanotube cell for nanotube memory applications
US7161403B2 (en) * 2004-06-18 2007-01-09 Nantero, Inc. Storage elements using nanotube switching elements
US6955937B1 (en) * 2004-08-12 2005-10-18 Lsi Logic Corporation Carbon nanotube memory cell for integrated circuit structure with removable side spacers to permit access to memory cell and process for forming such memory cell
US7224598B2 (en) * 2004-09-02 2007-05-29 Hewlett-Packard Development Company, L.P. Programming of programmable resistive memory devices
WO2006132658A2 (en) * 2004-09-21 2006-12-14 Nantero, Inc. Resistive elements using carbon nanotubes
EP1807919A4 (en) 2004-11-02 2011-05-04 Nantero Inc DEVICES FOR PROTECTING ELECTROSTATIC DISCHARGES OF NANOTUBES AND NON-VOLATILE AND VOLATILE SWITCHES OF CORRESPONDING NANOTUBES
KR100682925B1 (ko) * 2005-01-26 2007-02-15 삼성전자주식회사 멀티비트 비휘발성 메모리 소자 및 그 동작 방법
US7479654B2 (en) * 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
TWI324773B (en) * 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
US7394687B2 (en) * 2005-05-09 2008-07-01 Nantero, Inc. Non-volatile-shadow latch using a nanotube switch
JP4843760B2 (ja) * 2005-12-26 2011-12-21 株式会社発明屋 カーボンナノチューブを用いた記憶素子

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57113296A (en) * 1980-12-29 1982-07-14 Seiko Epson Corp Switching element
JP2002536782A (ja) * 1999-02-12 2002-10-29 ボード オブ トラスティーズ，オパレイティング ミシガン ステイト ユニバーシティ 帯電粒子を収容するナノカプセル、その用法及び形成法
JP2002540605A (ja) * 1999-03-25 2002-11-26 オヴォニクス インコーポレイテッド 改善された接合を有する電気的にプログラム可能なメモリ素子
JP2005502201A (ja) * 2001-07-25 2005-01-20 ナンテロ，インク． ナノチューブリボンを利用した電気機械式メモリアレイ及びその製造方法
JP2005514784A (ja) * 2001-12-28 2005-05-19 ナンテロ，インク． 電気機械式３トレースジャンクション装置
JP2004090208A (ja) * 2002-09-04 2004-03-25 Fuji Xerox Co Ltd 電気部品およびその製造方法
WO2005048296A2 (en) * 2003-08-13 2005-05-26 Nantero, Inc. Nanotube-based switching elements with multiple controls and circuits made from same
JP2007502545A (ja) * 2003-08-13 2007-02-08 ナンテロ，インク． 複数の制御装置を有するナノチューブを基礎とする交換エレメントと上記エレメントから製造される回路
JP2005235378A (ja) * 2004-02-16 2005-09-02 Hynix Semiconductor Inc ナノチューブセル及びこれを利用したメモリ装置
WO2006027887A1 (ja) * 2004-09-08 2006-03-16 Renesas Technology Corp. 不揮発性記憶装置
JP2006203178A (ja) * 2005-01-19 2006-08-03 Sharp Corp 不揮発性メモリ抵抗体セル及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6012056692; Ｂａｓｕｄｅｖ　Ｐｒａｄｈａｎ　，　Ｓｕｄｉｐ　Ｋ．　Ｂａｔａｂｙａｌ　，　ａｎｄ　Ａｍｌａｎ　Ｊ．　Ｐａｌ: 'Ｅｌｅｃｔｒｉｃａｌ　Ｂｉｓｔａｂｉｌｉｔｙ　ａｎｄ　Ｍｅｍｏｒｙ　Ｐｈｅｎｏｍｅｎｏｎ　ｉｎ　Ｃａｒｂｏｎ　Ｎａｎｏｔｕｂｅ-Ｃｏｎｊｕｇａｔｅｄ　Ｐｏｌｙｍｅｒ　Ｍａｔｒｉｘｅｓ' Ｊ．　Ｐｈｙｓ．　Ｃｈｅｍ．　Ｂ １１０　（１６）, 20060401, ｐｐ　８２７４-８２７７, Ａｍｅｒｉｃａｎ　Ｃｈｅｍｉｃａｌ　Ｓｏｃｉｅｔｙ *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049254A (ja) * 2007-08-22 2009-03-05 Renesas Technology Corp 半導体記憶装置
JP2011517123A (ja) * 2008-04-11 2011-05-26 サンディスク スリーディー，エルエルシー カーボンナノチューブ可逆抵抗スイッチング素子を含むメモリセルおよびその形成方法

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