JP2011517123A - カーボンナノチューブ可逆抵抗スイッチング素子を含むメモリセルおよびその形成方法 - Google Patents

カーボンナノチューブ可逆抵抗スイッチング素子を含むメモリセルおよびその形成方法 Download PDF

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Abstract

メモリセルで使用される平坦なカーボンナノチューブ（ＣＮＴ）抵抗スイッチング材料を形成する方法が提供され、この方法は、第１の誘電材料を堆積するステップと、第１の誘電材料をパターニングするステップと、第１の誘電材料をエッチングして第１の誘電材料内にフィーチャを形成するステップと、第１の誘電材料の上にＣＮＴ抵抗スイッチング材料を堆積してＣＮＴ抵抗スイッチング材料でフィーチャを少なくとも部分的に充填するステップと、ＣＮＴ抵抗スイッチング材料の上に第２の誘電材料を堆積するステップと、フィーチャ内でＣＮＴ抵抗スイッチング材料の少なくとも一部を露出させるように第２の誘電材料およびＣＮＴ抵抗スイッチング材料を平坦化するステップと、を含む。他の態様も提供される。

Description

本発明は、不揮発性メモリに関し、さらに詳細には、カーボンナノチューブ可逆抵抗スイッチング素子を含むメモリセルおよびその形成方法に関する。
関連出願の参照
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００８年４月１１日に出願された「DAMASCENE INTEGRATION METHODS FOR CARBON NANO-TUBE FILMS IN NON-VOLATILE MEMORIES AND MEMORIES FORMED THEREFROM 」という米国仮特許出願第６１／０４４，３２８号（特許文献１）の利益を主張する。
カーボンナノチューブ（ＣＮＴ）材料から形成される不揮発性メモリが知られている。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国特許出願第１１／９６８，１５６号（特許文献２）には、ＣＮＴ材料から形成される可逆抵抗スイッチング素子で直列に結合されるダイオードを含む書き換え可能な不揮発性メモリセルが記載されている。
しかし、ＣＮＴ材料からメモリデバイスを製造することは技術的に困難であり、ＣＮＴ材料を使用するメモリデバイスを形成する方法が改良されることが望ましい。
米国仮特許出願第６１／０４４，３２８号 米国特許出願第１１／９６８，１５６号 米国特許出願第１１／１２５，９３９号 米国特許出願第１１／４４４，９３６号 米国特許第６，９５２，０３０号 米国特許出願第１１／６９２，１５１号 米国特許第５，９１５，１６７号 米国特許出願第１２／４１０，７７１号 米国特許出願第１２／４１０，７８９号 米国特許出願第１１／９６８，１５９号 米国特許出願第１１／９６８，１５４号 米国特許第６，７０６，４０２号 米国特許出願第１１／２９８，３３１号
本発明の第１の態様によれば、メモリセルで使用される平坦なＣＮＴ抵抗スイッチング材料を形成する方法が提供され、この方法は、（１）第１の誘電材料を堆積するステップと、（２）第１の誘電材料をパターニングするステップと、（３）第１の誘電材料をエッチングして第１の誘電材料内にフィーチャ(feature) を形成するステップと、（４）第１の誘電材料の上にＣＮＴ抵抗スイッチング材料を堆積してＣＮＴ抵抗スイッチング材料でフィーチャを少なくとも部分的に充填するステップと、（５）ＣＮＴ抵抗スイッチング材料の上に第２の誘電材料を堆積するステップと、（６）フィーチャ内でＣＮＴ抵抗スイッチング材料の少なくとも一部を露出させるように第２の誘電材料およびＣＮＴ抵抗スイッチング材料を平坦化するステップと、を含む。
本発明の第２の態様によれば、メモリセルを形成する方法が提供され、この方法は、（１）基板上にフィーチャを形成するステップと、（２）（ａ）ＣＮＴ抵抗スイッチング材料であって、その表面が隙間(void)または谷部(valley)を含むＣＮＴ抵抗スイッチング材料をフィーチャに形成し、かつ（ｂ）隙間または谷部を実質的に充填する誘電材料をＣＮＴ抵抗スイッチング材料の上に形成することによって、ＣＮＴ抵抗スイッチング材料を含むメモリ素子を形成するステップと、（３）ＣＮＴ抵抗スイッチング材料に接続されるステアリング素子を基板上に形成するステップと、を含む。
本発明の第３の態様によれば、メモリセルが提供され、このメモリセルは、（１）基板上のフィーチャと、（２）フィーチャのＣＮＴ抵抗スイッチング材料であって、その表面が隙間または谷部を含むＣＮＴ抵抗スイッチング材料と、（３）ＣＮＴ抵抗スイッチング材料の上にあって、隙間または谷部を実質的に充填する誘電材料と、（４）基板上にあって、ＣＮＴ抵抗スイッチング材料に接続されるステアリング素子と、を備える。
本発明の他の特徴および態様は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からさらに充分に明らかとなる。
本発明の特徴は、添付の図面と合わせて検討される以下の詳細な説明からさらに明確に理解することができる。図面全体を通して、同じ参照番号は同じ要素を示すものである。
この発明による例示的なメモリセルを示す図である。 この発明による例示的なメモリセルを示す略斜視図である。 図２Ａの複数のメモリセルから形成される第１の例示的なメモリレベルの一部を示す略斜視図である。 この発明による第１の例示的な３次元メモリアレイの一部を示す略斜視図である。 この発明による第２の例示的な３次元メモリアレイの一部を示す略斜視図である。 この発明によるメモリセルの例示的な実施形態を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。 この発明による単一のメモリレベルの例示的な製造過程における基板の一部を示す断面図である。
一部のＣＮＴ材料は、不揮発性メモリで使用するのに適している場合もある可逆抵抗スイッチング特性を示すことが分かっている。しかし、ＣＮＴ材料がメモリセルを形成するのに使用される場合、堆積されたあるいは成長したＣＮＴ材料が、多数の山部および谷部などの顕著な厚さ変動を伴う粗い表面トポグラフィを有することが多い。ＣＮＴ材料の粗い表面トポグラフィは、メモリセルを形成することを困難にする可能性がある。例えば、ＣＮＴ材料の粗い表面トポグラフィによって、下にある基板を過剰にエッチングすることなくＣＮＴ材料をエッチングすることが困難になり、集積回路でＣＮＴ材料を使用することに関連する製造コストや複雑さを増大させる可能性がある。さらに、ＣＮＴ材料の表面にある隙間をＣＮＴ材料の上に堆積された導電材料が貫通し、垂直方向の短絡を発生させる可能性がある。ＣＮＴ材料の表面上の山部は平坦化によって取り除くことができるが、平坦化後に残っているどのような谷部または隙間も、メモリセルの製造の障害となる場合がある。
この発明による例示的な方法は、ＣＮＴ材料から形成されるメモリ素子を含むメモリセルを形成する。特に、この発明による例示的な方法は、誘電材料の第１の層を形成し、第１の層をパターニングおよびエッチングして第１の誘電層内にビアまたはトレンチなどのフィーチャを形成し、フィーチャにＣＮＴ材料を形成し、ＣＮＴ材料の上に誘電材料の第２の層を形成してＣＮＴ材料の表面の隙間を充填し、第２の誘電層およびＣＮＴ材料を平坦化してフィーチャ内でＣＮＴ材料の少なくとも一部を露出させることによってメモリセルを形成する。このように、ＣＮＴ材料をエッチングする必要はない。ＣＮＴ材料は、例えば、ＣＮＴ可逆抵抗スイッチング材料を含んでもよく、これを使用して可逆抵抗スイッチング素子を形成してもよい。ダイオードなどのステアリング素子が形成されてＣＮＴ材料に接続されてもよい。
少なくとも一部の実施形態では、ＣＮＴ材料は、第１の誘電層の上およびフィーチャ内にＣＮＴ懸濁液をスプレーコーティングまたはスピンコーティングし、ランダムなＣＮＴ材料を作製することによって形成される。スプレーコーティング技術を使用してＣＮＴ材料を形成すること、およびスピンコーティング技術を使用してＣＮＴ材料を形成することが知られている。代替の例示的な実施形態では、ＣＮＴ材料は、化学気相堆積（ＣＶＤ：chemical vapor deposition ）、プラズマ化学気相堆積（ＰＥＣＶＤ：plasma-enhanced CVD ）、レーザ蒸着、電気アーク放電などによって、フィーチャに形成されるＣＮＴシード層の上に選択的に成長される。
例示的な発明のメモリセル
図１は、本発明に従って提供される例示的なメモリセル１０の略図である。メモリセル１０は、ステアリング素子１４に接続される可逆抵抗スイッチング素子１２を含む。
可逆抵抗スイッチング素子１２は、２つ以上の状態の間で可逆的に切り換え可能な抵抗を有する可逆抵抗スイッチング材料（個別に図示せず）を含む。例えば、素子１２の可逆抵抗スイッチング材料は、製造時には初期低抵抗状態にあってもよい。第１の電圧および／または電流を加えると、材料は高抵抗状態に切り換え可能である。第２の電圧および／または電流を加えると、可逆抵抗スイッチング材料は低抵抗状態に戻ることもできる。あるいは、可逆抵抗スイッチング素子１２は、製造時には初期高抵抗状態にあって、適切な電圧および／または電流を加えると、低抵抗状態に可逆的に切り換え可能であってもよい。メモリセルに使用される場合、一方の抵抗状態がバイナリ「０」を表してもよく、他方の抵抗状態がバイナリ「１」を表してもよいが、３つ以上のデータ／抵抗状態が使用されてもよい。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号（特許文献３）には、数多くの可逆抵抗スイッチング材料および可逆抵抗スイッチング素子を使用するメモリセルの動作が記載されている。
この発明の少なくとも一部の実施形態では、ダマシン集積技術を用いて堆積または成長されたＣＮＴ材料を使用して、可逆抵抗スイッチング素子１２が形成される。以下でさらに説明するように、ダマシン集積技術を用いてＣＮＴ材料を形成することによって、ＣＮＴ材料をエッチングする必要がなくなる。これによって、可逆抵抗スイッチング素子１２の製造が簡略化される。
ステアリング素子１４は、薄膜トランジスタ、ダイオード、あるいは可逆抵抗スイッチング素子１２にかかる電圧および／またはこれを流れる電流を選択的に制限することによって非オーミック伝導を示す別の適切なステアリング素子を含んでもよい。このように、メモリセル１０は、２次元または３次元メモリアレイの一部として使用されてもよく、アレイ内の他のメモリセルの状態に影響を与えることなくメモリセル１０にデータを書き込んだりおよび／またはこれからデータを読み出したりすることもできる。メモリセル１０、可逆抵抗スイッチング素子１２およびステアリング素子１４の例示的な実施形態を、図２Ａ〜図３を参照しながら以下で説明する。
メモリセルの例示的な実施形態
図２Ａは、この発明による例示的なメモリセル１０の略斜視図である。メモリセル１０は、第１の導体２０と第２の導体２２との間でダイオード１４と直列に接続される可逆抵抗スイッチング素子１２を含む。メモリセル１０は、製造中に金属ハードマスクとして働いてもよい領域１８をさらに含む。一部の実施形態では、可逆抵抗スイッチング素子１２とダイオード１４との間にバリア層２４が形成されてもよい。さらに、一部の実施形態では、ダイオード１４とハードマスク領域１８との間にバリア層２８が形成されてもよく、ハードマスク領域１８と第２の導体２２との間にバリア層３３が形成されてもよい。バリア層２４、２８および３３は、窒化チタン、窒化タンタル、窒化タングステンなど、あるいは他の適切なバリア層を含んでもよい。
可逆抵抗スイッチング素子１２は、２つ以上の状態間を可逆的に切り換え可能な抵抗を有する炭素系材料（個別に図示せず）を含んでもよい。図２Ａの実施形態では、可逆抵抗スイッチング素子１２は、ＣＮＴ書き換え可能抵抗スイッチング材料を含む。一部の実施形態では、可逆抵抗スイッチング素子１２を形成するＣＮＴ材料の、１つ以上のフィラメントなどの一部のみが切り換わってもおよび／または切り換え可能であってもよい。
ダイオード１４は、ダイオードのｐ形領域の上にｎ形領域がある上向きか、ダイオードのｎ形領域の上にｐ形領域がある下向きかを問わず、垂直多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。例えば、ダイオード１４は、高濃度にドープされたｎ＋ポリシリコン領域１４ａと、ｎ＋ポリシリコン領域１４ａの上の低濃度にドープされたまたは真性の（意図せずにドープされた）ポリシリコン領域１４ｂと、真性領域１４ｂの上の高濃度にドープされたｐ＋ポリシリコン領域１４ｃとを含んでもよい。当然のことながら、ｎ＋領域とｐ＋領域との位置は逆にしてもよい。ダイオード１４の例示的な実施形態を、図３を参照して以下で説明する。
一部の実施形態では、ハードマスク領域１８は、窒化チタン、窒化タンタル、窒化タングステンなどを含んでもよい第１の金属層１８ａと、例えば、タングステンを含んでもよい第２の金属層１８ｂとを含んでもよい。以下でさらに説明するように、ハードマスク層１８ａおよび１８ｂは、ダイオード１４を形成する過程でハードマスクとして働いてもよい。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００６年５月１３日に出願された「CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH 」という米国特許出願第１１／４４４，９３６号（特許文献４）には、金属ハードマスクの使用について記載されている。
第１および／または第２の導体２０、２２は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図２Ａの実施形態では、第１および第２の導体２０、２２は、レール状で、異なる方向に（例えば、実質的に互いに直交して）延びる。他の導体形状および／または構造が使用されてもよい。一部の実施形態では、第１および／または第２の導体２０、２２とともに、バリア層、接着層、反射防止コーティングおよび／またはその類似物（図示せず）を使用して、デバイス性能を改善したりおよび／またはデバイスの製造に役立てたりしてもよい。
図２Ｂは、複数の図２Ａのメモリセル１０などの複数のメモリセル１０から形成される第１のメモリレベル３０の一部の略斜視図である。簡略化するために、可逆抵抗スイッチング素子１２、ダイオード１４、ならびにバリア層２４、２８および３３は、個別に示されていない。メモリアレイ３０は、（図に示されているように）複数のメモリセルが接続される複数のビット線（第２の導体２２）およびワード線（第１の導体２０）を含む「クロスポイント」アレイである。複数レベルのメモリとして他のメモリアレイ構成が使用されてもよい。
例えば、図２Ｃは、第２のメモリレベル４４の下に位置する第１のメモリレベル４２を含むモノリシックな３次元アレイ４０ａの一部の略斜視図である。メモリレベル４２および４４は、それぞれクロスポイントアレイ内に複数のメモリセル１０を含む。第１のメモリレベル４２と第２のメモリレベル４４との間に追加の層（例えば、中間誘電体）が存在してもよいことは当業者であれば分かるが、簡略化するために図２Ｃでは示されていない。メモリの追加レベルとして他のメモリアレイ構成が使用されてもよい。図２Ｃの実施形態では、ｐ形ドープ領域を有するｐ−ｉ−ｎダイオードがダイオードの下部に使用されるか上部に使用されるかに応じて、すべてのダイオードが上向きまたは下向きのように同じ方向に「向く」ことで、ダイオードの製造を簡略化してもよい。
例えば、一部の実施形態では、メモリレベルは、あらゆる目的のためにその全体が本願明細書において参照により援用されている、「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献５）で説明されるように形成されてもよい。例えば、図２Ｄに示されている代替の例示的な３次元アレイ４０ｂに示されるように、第１のメモリレベルの上部導体は、第１のメモリレベルの上に位置する第２のメモリレベルの下部導体として使用されてもよい。この実施形態では、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」という米国特許出願第１１／６９２，１５１号（特許文献６）に記載されているように、隣接するメモリレベル上のダイオードは反対方向に向くのが好ましい。例えば、図２Ｄに示されているように、第１のメモリレベル４２のダイオードは、（例えば、ダイオードの下部にｐ形領域を有する）矢印Ａ1 で示される上向きダイオードであってもよく、第２のメモリレベル４４のダイオードは、（例えば、ダイオードの下部にｎ形領域を有する）矢印Ａ2 で示される下向きダイオードであってもよく、あるいはその逆であってもよい。
モノリシックな３次元メモリアレイは、複数のメモリレベルが中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベルの層の上に直接堆積または成長される。これに対して、積層されたメモリは、Leedyによる「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第５，９１５，１６７号（特許文献７）の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが別々の基板上に最初に形成されるので、このようなメモリは、真のモノリシックな３次元メモリアレイではない。
図３は、図２Ａのメモリセル１０の例示的な実施形態の断面図である。メモリセル１０は、可逆抵抗スイッチング素子１２と、ダイオード１４と、第１および第２の導体２０、２２とを含む。可逆抵抗スイッチング素子１２は、以下でさらに詳細に説明するダマシン集積技術を用いて形成されるＣＮＴを含む。
可逆抵抗スイッチング素子１２の上にダイオード１４が形成される。前述したように、ダイオード１４は、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよく、このダイオードは上向きでも下向きでもよい。隣接するメモリレベルが導体を共有する図２Ｄの実施形態では、隣接するメモリレベルは、第１のメモリレベルには下向きのｐ−ｉ−ｎダイオード、隣接する第２のメモリレベルには上向きのｐ−ｉ−ｎダイオード（あるいは、その逆）のように反対方向を向くダイオードを有するのが好ましい。
ダイオード１４が、堆積シリコン（例えば、非晶質または多結晶）から形成される場合、ダイオード１４上にシリサイド層５０を形成して、堆積シリコンを製造時の低抵抗率状態に置いてもよい。このような低抵抗率状態によって、堆積シリコンを低抵抗率状態に切り換えるのに高い電圧が必要ないので、メモリセル１０のプログラミングが容易にできるようになる。例えば、ｐ＋ポリシリコン領域１４ｃ上に、チタンまたはコバルトなどのシリサイド形成金属層５２が堆積されてもよい。ダイオード１４を形成する堆積シリコンを結晶化するのに使用される（以下に説明する）次のアニールステップの過程で、シリサイド形成金属層５２とダイオード１４の堆積シリコンとが相互に作用してシリサイド層５０を形成し、これがシリサイド形成金属層５２の全部または一部を占める。
少なくとも一部の実施形態では、シリサイド形成金属層５２の上に金属ハードマスク領域１８が形成されてもよい。例えば、シリサイド形成金属層５２の上に、バリア層１８ａおよび／または導電層１８ｂが形成されてもよい。バリア層１８ａは、窒化チタン、窒化タンタル、窒化タングステンなどを含んでもよく、導電層１８ｂは、タングステンまたは別の適切な金属層を含んでもよい。
以下にさらに説明するように、バリア層１８ａおよび／または導電層１８ｂは、ダイオード１４の形成中にハードマスクとして働いてもよく、（前に援用されている特許文献４に記載されているように）上部導体２２を形成する過程で発生し得るあらゆるオーバーエッチングを軽減することもできる。例えば、バリア層１８ａおよび導電層１８ｂはパターニングおよびエッチングされ、その後ダイオード１４のエッチング中にマスクとして働くこともできる。
金属ハードマスク領域１８の上にはバリア層３３が形成される。バリア層３３は、窒化チタン、窒化タンタル、窒化タングステンなど、または他の適切な材料を含んでもよい。
バリア層３３の上には第２の導体２２が形成される。一部の実施形態では、第２の導体２２は、１つ以上のバリア層および／または接着層２６ならびに導電層１４０を含んでもよい。
メモリセルの例示的な製造プロセス
図４Ａ〜図４Ｋは、本発明による第１のメモリレベルの製造過程における基板１００の一部の断面図である。以下に説明するように、第１のメモリレベルは、基板上にＣＮＴ材料を選択的に製造することによって形成される可逆抵抗スイッチング素子をそれぞれ含む複数のメモリセルを含む。（図２Ｃ〜図２Ｄを参照してこれまで説明した）第１のメモリレベルの上に追加のメモリレベルが製造されてもよい。
図４Ａを参照すると、基板１００は、幾つかの処理ステップが既に施されたものとして示されている。基板１００は、追加の回路の有無にかかわらず、シリコン、ゲルマニウム、シリコン−ゲルマニウム、非ドープ、ドープ、バルク、シリコンオンインシュレータ（ＳＯＩ）または他の基板などの任意の適切な基板であってもよい。例えば、基板１００は、１つ以上のｎ形ウェル領域またはｐ形ウェル領域（図示せず）を含んでもよい。
基板１００の上には絶縁層１０２が形成される。一部の実施形態では、絶縁層１０２は、二酸化シリコン、窒化シリコン、酸窒化シリコン、または他の適切な絶縁層であってもよい。
絶縁層１０２の形成に続いて、（例えば、物理気相堆積（ＰＶＤ：physical vapor deposition）または別の方法によって）絶縁層１０２の上に接着層１０４が形成される。例えば、接着層１０４は、約２０〜約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の接着層の組み合わせ、またはその類似物などの別の適切な接着層であってもよい。他の接着層の材料および／または厚さが使用されてもよい。一部の実施形態では、接着層１０４は任意であってもよい。
接着層１０４の形成に続いて、接着層１０４の上に導電層１０６が堆積される。導電層１０６は、タングステン、あるいは別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、ＣＶＤ、ＰＶＤなど）によって堆積されるその類似物などの何らかの適切な導電性材料を含んでもよい。少なくとも１つの実施形態では、導電層１０６は、約２００〜約２，５００オングストロームのタングステンを含んでもよい。他の導電層の材料および／または厚さが使用されてもよい。
導電層１０６の形成に続いて、接着層１０４および導電層１０６がパターニングされてエッチングされる。例えば、接着層１０４および導電層１０６は、ソフトまたはハードマスク、およびウェットまたはドライエッチングプロセスを用いる従来のリソグラフィ技術を使用してパターニングおよびエッチングされてもよい。少なくとも１つの実施形態では、接着層１０４および導電層１０６はパターニングおよびエッチングされて、実質的に平行で実質的に共平面の導体２０（図４Ａに示す）を形成する。例示的な導体２０の幅および／または導体２０同士の間隔は、約２００〜約２，５００オングストロームの範囲であるが、他の導体の幅および／または間隔が使用されてもよい。
図４Ａに示されているように、導体２０が形成された後、基板１００の上に誘電層５８ａが形成されて導体２０同士の隙間を充填する。例えば、基板１００上に約３，０００〜７，０００オングストロームの二酸化シリコンが堆積され、化学機械研磨（ＣＭＰ：chemical mechanical polishing ）またはエッチバックプロセスを用いて平坦化することによって平面１１０を形成してもよい。（図に示されているように）平面１１０は、誘電材料５８ａによって分離される導体２０の露出された上面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ−Ｋ（低誘電率）誘電体などの他の誘電材料および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ−Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
本発明の他の実施形態では、ダマシンプロセスを使用して導体２０が形成されてもよいが、その場合、誘電層５８ａが形成され、パターニングおよびエッチングされて導体２０のための開口部または隙間が作製される。次いで、開口部または隙間は、接着層１０４および導電層１０６（および／または導電性シード、導電性フィルおよび／または必要に応じてバリア層）で充填されてもよい。次いで、接着層１０４および導電層１０６は平坦化されて平面１１０を形成してもよい。この実施形態では、接着層１０４は、各開口部または隙間の底部および側壁を内張りすることになる。
平坦化に続いて、ダマシン集積技術を用いて可逆抵抗スイッチング素子１２が形成される。特に、図４Ｂに示されているように、平面１１０の上に誘電層５８ｂが形成される。例えば、基板１００の上に約２００オングストローム〜１ミクロンの二酸化シリコンが堆積されて誘電層５８ｂを形成する。窒化シリコン、酸窒化シリコン、ｌｏｗ−Ｋ誘電体などの他の誘電材料および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ−Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
図４Ｃを参照すると、誘電層５８ｂがパターニングおよびエッチングされてフィーチャ１３６を作製する。いかなる適切な方法を使用してフィーチャ１３６を形成してもよい。少なくとも１つの実施形態では、誘電層５８ｂの上にフォトレジストの層（図示せず）が堆積され、マスクを使用して誘電層５８ｂ上部のフォトレジストをパターニングする。パターニングされたフォトレジストを現像してフォトレジストに開口部（例えば、トレンチ）を作製し、これを通して下にある導体２０が露出されるまで誘電層５８ｂがエッチングされる。次いで、フォトレジストが除去されて誘電材料５８ｂおよびフィーチャ１３６が残る。
図４Ｄを参照すると、誘電層５８ｂの上および少なくとも部分的にフィーチャ１３６内にＣＮＴを形成することによって、可逆抵抗スイッチング素子１２が作製される。残りの説明では、可逆抵抗スイッチング素子１２はＣＮＴ層１２とも称される。
ＣＮＴ層１２は、いかなる適切な方法によって形成されてもよい。一部の実施形態では、ＣＮＴ層１２は、フィーチャ１３６の底部の上にＣＮＴシード層（図示せず）を堆積して、ＣＮＴシード層上にＣＮＴ材料を選択的に製造することによって形成されてもよい。ＣＮＴシード層は、粗面金属窒化物の単一層など、粗面窒化チタンまたはタンタル、金属触媒で被覆された平滑または粗面金属窒化物から形成される多層構造、ニッケル、コバルト、鉄などの金属触媒の単一層、あるいは非金属シリコン−ゲルマニウムシード層などの、ＣＮＴ形成を容易にする層であってもよい。本願明細書で使用されるシリコン−ゲルマニウム、すなわち「Ｓｉ／Ｇｅ」は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）との任意の比率を含むか、あるいは任意の順序でＳｉリッチ層およびＧｅリッチ層を含む薄膜またはナノ粒子アイランドの積層である堆積されたかあるいは別の方法で形成された材料のことを指す。ＣＮＴシード層上にＣＮＴ材料を選択的に製造する例示的な技術は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００９年３月２５日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT, AND METHODS OF FORMING THE SAME 」という米国特許出願第１２／４１０，７７１号（特許文献８）、２００９年３月２５日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国特許出願第１２／４１０，７８９号（特許文献９）、２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED ON A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国特許出願第１１／９６８，１５６号（特許文献２）、２００７年１２月３１日に出願された「MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYER AND METHODS OF FORMING THE SAME 」という米国特許出願第１１／９６８，１５９号（特許文献１０）、および２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／９６８，１５４号（特許文献１１）に記載されている。
１つの例示的な実施形態では、ＣＮＴは、約１００ｓｃｃｍの流量のキシレン、アルゴン、水素および／またはフェロセン中に約６７５から７００℃の温度で約３０分間のＣＶＤによって、ＴｉＮシード層の上に形成されてもよい。他の温度、ガス、流量および／または成長時間が使用されてもよい。
別の例示的な実施形態では、ＣＮＴは、約６５０℃の温度で約２０％のＣ2 Ｈ4 および８０％のアルゴン中に約５．５Ｔｏｒｒの圧力で約２０分間のＣＶＤによってニッケル触媒層の上に形成されてもよい。他の温度、ガス、比率、圧力および／または成長時間が使用されてもよい。
さらに別の実施形態では、ＣＮＴは、約６００〜９００℃の温度で約８０％のアルゴン、水素および／またはアンモニアで希釈された約２０％のメタン、エチレン、アセチレンまたは別の炭化水素中に約１００〜２００ワットのＲＦ（高周波）電力を使用して約８〜３０分間のＰＥＣＶＤを使用することによって、ニッケル、コバルト、鉄などの金属触媒シード層の上に形成されてもよい。他の温度、ガス、比率、電力および／または成長時間が使用されてもよい。
さらに別の実施形態では、ＣＮＴは、ＣＶＤまたはＰＥＣＶＤを使用してＳｉ／Ｇｅシード層の上に形成されてもよい。炭素注入Ｓｉ／Ｇｅシードを使用してＣＮＴを成長させるために、Ｈ2ガスで希釈されたメタンを使用して約８５０℃で約１０分間のＣＶＤ技術が使用されてもよい。他の炭素前駆物質を使用してＣＮＴを形成してもよい。他の何らかの適切なＣＮＴ形成技術および／または処理条件が使用されてもよい。 代替の実施形態では、誘電層５８ｂの上にＣＮＴ懸濁液をスプレーコーティングまたはスピンコーティングすることによってＣＮＴ層１２が形成されてもよい。例えば、スプレーコーティングまたはスピンコーティング技術を用いてＣＮＴ材料を形成する技術は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、Rueckes らによる「NANOTUBE FILMS AND ARTICLES 」という米国特許第６，７０６，４０２号（特許文献１２）に記載されている。
一部の実施形態では、ＣＮＴ層１２は、約１ナノメートル〜約１ミクロン（および数十ミクロンも）の厚さ、さらに好ましくは約１０〜約２０ナノメートルの厚さを有してもよいが、他のＣＮＴ材料厚が使用されてもよい。ＣＮＴ層１２の個々のチューブの密度は、例えば、約６．６×１０3 〜約１×１０6 ＣＮＴ／ミクロン2 、さらに好ましくは、少なくとも約６．６×１０4 ＣＮＴ／ミクロン2 であってもよいが、他の密度が使用されてもよい。例えば、ＣＮＴ層１２に、少なくとも約１０ＣＮＴ、さらに好ましくは、少なくとも約１００ＣＮＴを有するのが好ましい。（ただし、１、２、３、４、５などのもっと少ないＣＮＴ、あるいは１００を超えるようなもっと多いＣＮＴが使用されてもよい）。
ＣＮＴ層１２の可逆抵抗スイッチング特性を改善するために、一部の実施形態では、ＣＮＴ層１２のカーボンナノチューブの少なくとも約５０％、さらに好ましくは少なくとも約２／３が半導体であるのが好ましい場合がある。多重壁ＣＮＴは一般に金属であるが、単一壁ＣＮＴは、金属であってもあるいは半導体であってもよい。１つ以上の実施形態では、ＣＮＴ層１２は、主として半導体の単一壁ＣＮＴを含むのが好ましい場合がある。他の実施形態では、ＣＮＴ層１２のＣＮＴの５０％未満が半導体であってもよい。
垂直に位置合わせされるＣＮＴによって、横方向の導通がほとんどなしあるいは横方向の導通なしに垂直な電流が可能になる。隣接するメモリセル間で横方向またはブリッジ導通経路が形成されるのを防ぐために、一部の実施形態では、ＣＮＴ層１２の個々のチューブは、実質的に垂直に位置合わせされるように製造されてもよい（これによって、隣接するメモリセルの状態および／またはプログラミングによってメモリセルの状態が影響あるいは「妨害」されるのを少なくするおよび／または回避することもできる）。このような垂直方向の位置合わせは、ＣＮＴ層１２の厚さ全体に及ぶものかどうかは分からないことに留意するべきである。例えば、初期成長段階では、個々のチューブの一部またはほとんどが垂直方向に位置合わせされてもよい（例えば、接触していない）。しかし、個々のチューブが垂直に長く延びるに連れて、チューブの一部が互いに接触するようになっても、もつれたり絡まったりするようになってもよい。
一部の実施形態では、ＣＮＴ材料内に欠陥を意図的に作製して、ＣＮＴ材料の可逆抵抗スイッチング特性を改善したり、あるいは他に調整したりしてもよい。例えば、ＣＮＴ材料層１２が形成された後で、ＣＮＴ材料内にアルゴン、窒素、Ｏ2 、または別の種を注入して、ＣＮＴ材料内に欠陥を作製してもよい。第２の例では、ＣＮＴ材料をアルゴン、塩素、窒素または（バイアス印加または化学的に）Ｏ2 プラズマにさらしてあるいは露出して、ＣＮＴ材料内に意図的に欠陥を作製してもよい。
この発明による一部の実施形態では、ＣＮＴ層１２の形成に続いて、誘電材料を堆積する前にアニールステップを実施してもよい。特に、アニールは、真空中または１つ以上の形成ガスの存在下で約３５０℃〜約９００℃の範囲の温度で約３０〜約１８０分間実施されてもよい。アニールは、形成ガスの約８０％（Ｎ2 ）：２０％（Ｈ2 ）混合物中において約６２５℃で約１時間実施されるのが好ましい。
適切な形成ガスは、Ｎ2 、ＡｒおよびＨ2 のうちの１つ以上を含んでもよいが、好ましい形成ガスは、約７５％のＮ2 またはＡｒと約２５％未満のＨ2とを有する混合物を含んでもよい。あるいは、真空が使用されてもよい。適切な温度は、約３５０℃〜約９００℃の範囲であってもよいが、好ましい温度は、約５８５℃〜約６７５℃の範囲であってもよい。適切な時間は、約０．５時間〜約３時間の範囲であってもよいが、好ましい時間は、約１時間〜約１．５時間の範囲であってもよい。適切な圧力は、約１ｍＴ〜約７６０ｍＴの範囲であってもよいが、好ましい圧力は、約３００ｍＴ〜約６００ｍＴの範囲であってもよい。
アニールと誘電体堆積との間の好ましくは約２時間の待ち時間(queue time)は、アニールの使用を伴うのが好ましい。上昇時間は、約０．２時間〜約１．２時間の範囲であってもよく、約０．５時間〜０．８時間の間が好ましい。同様に、下降時間についても、約０．２時間〜約１．２時間の範囲であってもよく、約０．５時間〜０．８時間の間が好ましい。
いかなる特定の理論によっても拘束されたくないが、ＣＮＴ材料は時間が経つと空気中から水分を吸収する場合があると考えられている。同様に、湿度によってＣＮＴ材料が剥離する可能性が高くなる場合があると考えられている。一部の例では、アニールを完全にスキップしてＣＮＴ成長の時間から誘電体堆積までに２時間の待ち時間を有することを許容できる場合もある。
このようなＣＮＴ形成後のアニールを組み込むことは、ＣＮＴ材料を含むデバイス上に存在する他の層を考慮に入れるのが好ましい。その理由は、このような他の層もアニールにさらされることになるためである。例えば、前述した好ましいアニールパラメータが他の層にダメージを与えることになる場合には、アニールを省略してもあるいはそのパラメータを調整してもよい。アニールパラメータは、アニールされたデバイスの層にダメージを与えることなく水分を除去することになる範囲内に調整されてもよい。例えば、形成されているデバイスの全体の温度バジェット内に収まるように温度を調整してもよい。同様に、特定のデバイスに適したどのような適切な形成ガス、温度および／または時間が使用されてもよい。一般に、このようなアニールは、ＣＮＴ材料、グラファイト、グラフェン、非晶質炭素を有する層などのいかなる炭素系層または炭素含有材料とともに使用されてもよい。
これまで説明したように、ＣＮＴ材料は、多数の山部および谷部または隙間などの顕著な厚さ変動を伴う粗い表面トポグラフィを有することが多い。その結果、ＣＮＴ材料はエッチングすることが困難である可能性がある。さらに、窒化チタンなどの導電性材料をＣＮＴ材料の上に堆積する場合に、導電性材料がＣＮＴ材料の表面の隙間を貫通して導電性材料とＣＮＴ材料の下の導体との間で垂直方向の短絡を発生させる場合がある。ＣＮＴ材料の表面上の山部を平坦化によって取り除くことができるが、平坦化後に残っているいかなる谷部または隙間も、メモリセルの製造の障害となる場合がある。
したがって、この発明によれば、図４Ｅに示されているように、ＣＮＴ層の上に誘電層１１２が堆積される。例えば、約１００〜１２００オングストローム、一部の実施形態では、１ミクロン以上の二酸化シリコンが堆積されてもよい。窒化シリコン、酸窒化シリコン、ｌｏｗ−Ｋ誘電体などの他の誘電材料および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ−Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
誘電層１１２は、ＣＮＴ層１２を被覆し、ＣＮＴ層１２の露出された隙間を実質的に充填する。誘電層１１２の形成に続いて、平坦化プロセスを使用して、誘電層１１２の一部を取り除き、ＣＮＴ層１２の表面を平坦化する。図４Ｆに示されているように、平坦化プロセスは、誘電層５８ｂおよびフィーチャ１３６内に残っているＣＮＴ層１２の一部を露出させる。例えば、誘電層１１２およびＣＮＴ層１２は、ＣＭＰまたはエッチバックプロセスを用いて平坦化されてもよい。フィーチャ１３６内に残っているＣＮＴ層１２の一部は、可逆抵抗スイッチング素子１２を形成することになる。図４Ｆに示されているように、平坦化後、ＣＮＴ層１２内の隙間は、誘電材料１１２で実質的に充填されている。
ここで、各メモリセルのダイオード構造が形成される。図４Ｇを参照すると、可逆抵抗スイッチング素子１２および誘電層５８ｂの上にバリア層２４が形成される。バリア層２４は、約２０〜約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、あるいは、窒化タンタル、窒化タングステン、１つ以上のバリア層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンの積層などの他の層と組み合わせたバリア層、またはその類似物などの別の適切なバリア層であってもよい。他のバリア層の材料および／または厚さが使用されてもよい。
バリア層２４の堆積の後で、各メモリセルのダイオード（例えば、図２Ａ〜図３のダイオード１４）を形成するのに使用される半導体材料の堆積が開始される。各ダイオードは、これまで説明したように、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。一部の実施形態では、各ダイオードは、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムまたは他の何らかの適切な材料などの多結晶半導体材料から形成される。便宜上、本願明細書では、ポリシリコンによる下向きのダイオードの形成について説明する。当然のことながら、他の材料および／またはダイオード構成が使用されてもよい。
図４Ｇを参照すると、バリア層２４の形成に続いて、バリア層２４の上に高濃度にドープされたｎ＋シリコン層１４ａが堆積される。一部の実施形態では、ｎ＋シリコン層１４ａは、堆積時に非晶質状態にある。他の実施形態では、ｎ＋シリコン層１４ａは、堆積時に多結晶状態にある。ＣＶＤまたは別の適切なプロセスを使用して、ｎ＋シリコン層１４ａを堆積してもよい。少なくとも１つの実施形態では、ｎ＋シリコン層１４ａは、例えば、約１０21ｃｍ-3のドーピング濃度を有する約１００〜約１，０００オングストローム、好ましくは、約１００オングストロームのリンまたはヒ素ドープシリコンから形成されてもよい。他の層厚、ドーピング型および／またはドーピング濃度が使用されてもよい。ｎ＋シリコン層１４ａは、例えば、堆積中にドナーガスを流すことによって、その場で(in situ) ドープされてもよい。他のドーピング方法が使用されてもよい（例えば、注入法）。
ｎ＋シリコン層１４ａを堆積した後に、ｎ＋シリコン層１４ａの上に低濃度にドープされた真性および／または意図せずにドープされたシリコン層１４ｂが形成される。一部の実施形態では、真性シリコン層１４ｂは、堆積時に非晶質状態にある。他の実施形態では、真性シリコン層１４ｂは、堆積時に多結晶状態にある。ＣＶＤまたは別の適切な堆積方法を使用して、真性シリコン層１４ｂを堆積してもよい。少なくとも１つの実施形態では、真性シリコン層１４ｂは、厚さが約５００〜約４，８００オングストローム、好ましくは、約２，５００オングストロームであってもよい。他の真性層厚が使用されてもよい。
真性シリコン層１４ｂを堆積する前に、ｎ＋シリコン層１４ａの上に薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）を形成して、ｎ＋シリコン層１４ａから真性シリコン層１４ｂ内へのドーパントの移動を防止および／または低減してもよい。このような層を使用することは、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」という米国特許出願第１１／２９８，３３１号（特許文献１３）に記載されている。
高濃度にドープされたｐ形シリコンが堆積されイオン注入法によってドープされるか、あるいは堆積中にその場でドープされてｐ＋シリコン層１４ｃを形成する。例えば、ブランケットｐ＋注入を使用して、真性シリコン層１４ｂ内に所定の深さでボロンを注入してもよい。例示的な注入可能な分子イオンは、ＢＦ2、ＢＦ3、Ｂなどを含む。一部の実施形態では、約１〜５×１０15イオン／ｃｍ2の注入ドーズ量が使用されてもよい。他の注入種および／またはドーズ量が使用されてもよい。さらに、一部の実施形態では、拡散プロセスが使用されてもよい。少なくとも１つの実施形態では、その結果得られるＰ＋シリコン領域１４ｃは、約１００〜７００オングストロームの厚さを有するが、他のＰ＋シリコン層サイズが使用されてもよい。
ｐ＋シリコン層１４ｃの形成に続いて、ｐ＋シリコン層１４ｃの上にシリサイド形成金属層５２が堆積される。例示的なシリサイド形成金属は、スパッタあるいはそうではなく堆積チタンまたはコバルトを含む。一部の実施形態では、シリサイド形成金属層５２は、約１０〜約２００オングストローム、好ましくは、約２０〜約５０オングストローム、さらに好ましくは、約２０オングストロームの厚さを有する。他のシリサイド形成金属層の材料および／または厚さが使用されてもよい。
シリサイド形成金属層５２の上に、窒化チタン、窒化タンタル、窒化タングステンなどを含んでもよい第１の金属層１８ａと、例えば、タングステンを含んでもよい第２の金属層１８ｂとが形成される。金属層１８ａおよび１８ｂは、ダイオード１４を形成する過程でハードマスクとして働いてもよい。金属ハードマスクを使用することは、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００６年５月１３日に出願された「CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH 」という米国特許出願第１１／４４４，９３６号（特許文献４）に記載されている。
金属層１８ｂの上にバリア層３３が堆積される。バリア層３３は、約２０〜約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上のバリア層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンの積層などの他の層と組み合わせたバリア層、またはその類似物などの別の適切なバリア層であってもよい。他のバリア層の材料および／または厚さが使用されてもよい。
次いで、バリア層３３、ハードマスク金属層１８ａ〜１８ｂ、シリサイド形成金属層５２、シリコン層１４ａ〜１４ｃおよびバリア層２４がパターニングされ、支柱１３２にエッチングされて、図４Ｈに示されている構造が得られる。例えば、最初に、バリア層３３およびハードマスク金属層１８ａ〜１８ｂがエッチングされる。エッチングは続いて、シリサイド形成金属層５２、シリコン層１４ａ〜１４ｃおよびバリア層２４をエッチングする。バリア層３３およびハードマスク金属層１８ａ〜１８ｂは、シリコンエッチングの過程でハードマスクとして働く。ハードマスクは、下にある層のエッチングをパターニングする働きをするエッチングされた層である。このようにして、単一のフォトリソグラフィステップで支柱１３２が形成される。従来のリソグラフィ技術およびウェットまたはドライエッチング処理を使用して支柱１３２を形成してもよい。図４Ａ〜図４Ｊに示されている実施形態では、各支柱１３２は、ｐ−ｉ−ｎ下向きダイオード１４を含む。上向きｐ−ｉ−ｎダイオードが同様に形成されてもよい。
支柱１３２が形成された後、支柱１３２の上に誘電層５８ｃが堆積されて支柱１３２間の隙間を充填する。例えば、約８００〜４，５００オングストロームの二酸化シリコンが堆積され、次いで化学機械研磨またはエッチバックプロセスを使用して平坦化されて平面を形成し、図４Ｉに示されている構造となってもよい。この平面は、（図に示されているように）誘電材料５８ｃによって分離される支柱１３２の露出された上面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ−Ｋ誘電体などの他の誘電材料、および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ−Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
図４Ｊを参照すると、第２の一連の導体２２が、下部の一連の導体２０を形成するのと同様な方法で支柱１３２の上に形成されてもよい。例えば、図４Ｊに示されているように、一部の実施形態では、上部の第２の一連の導体２２を形成するのに使用される導電層１４０を堆積する前に、支柱１３２の上に１つ以上のバリア層および／または接着層２６が堆積されてもよい。
導電層１４０は、タングステン、別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、ＣＶＤ、ＰＶＤなど）によって堆積される類似物などの何らかの適切な導電性材料から形成されてもよい。他の導電層材料が使用されてもよい。バリア層および／または接着層２６は、窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の層の組み合わせ、または他の何らかの適切な材料などの別の適切な層を含んでもよい。堆積された導電層１４０およびバリアおよび／または接着層２６は、パターニングおよびエッチングされて第２の導体２２を形成する。少なくとも１つの実施形態では、第２の導体２２は、第１の導体２０と異なる方向に延びる実質的に平行で実質的に共平面の導体である。
本発明の他の実施形態では、ダマシンプロセスを使用して第２の導体２２が形成されてもよいが、その場合、誘電層が形成されパターニングおよびエッチングされて第２の導体２２のための開口部または隙間が作製される。導電層１４０およびバリア層２６は、第２の導体２２のための開口部または隙間を形成する過程でこの誘電層をオーバエッチングしてしまう影響を緩和し、ダイオード１４が誤って短絡するのを防ぐこともできる。開口部または隙間は、接着層２６および導電層１４０（および／または導電性シード、導電性フィルおよび／または必要に応じてバリア層）で充填されてもよい。次いで、接着層２６および導電層１４０は平坦化されて平面を形成してもよい。
第２の導体２２の形成に続いて、得られた構造をアニールして、ダイオード１４の堆積半導体材料を結晶化（および／またはシリサイド形成金属層５２とｐ＋領域１４ｃとの反応によってシリサイド領域を形成）してもよい。少なくとも１つの実施形態では、アニールは、約６００〜８００℃、さらに好ましくは、約６５０〜７５０℃の間の温度の窒素中で、約１０秒〜約２分間実施されてもよい。他のアニール時間、温度および／または雰囲気が使用されてもよい。シリサイド形成金属層領域５２とｐ＋領域１４ｃとがそれぞれ反応して形成されるシリサイド領域は、アニール中にダイオード１４を形成する下にある堆積半導体材料の「結晶化テンプレート」または「シード」として働くこともできる（例えば、何らかの非晶質半導体材料を多結晶半導体材料に変化させる、および／またはダイオード１４の全体的な結晶特性を改善させる）。これによって、低抵抗率ダイオード材料が提供される。
前述した説明は、本発明の例示的な実施形態のみを開示している。本発明の範囲に含まれる前に開示された装置および方法についての変更は、当業者であれば容易に思い当たるはずである。例えば、前述した実施形態のいずれにおいても、ＣＮＴ層１２は、ダイオード１４の上に配置されてもよい。
したがって、本発明をその例示的な実施形態に関連して開示してきたが、当然のことながら、他の実施形態が、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよい。

Claims (23)

  1. メモリセルに使用される平坦なカーボンナノチューブ（ＣＮＴ）抵抗スイッチング材料を形成する方法であって、
    第１の誘電材料を堆積するステップと、
    前記第１の誘電材料をパターニングするステップと、
    前記第１の誘電材料内にフィーチャを形成するように前記第１の誘電材料をエッチングするステップと、
    前記フィーチャを前記ＣＮＴ抵抗スイッチング材料で少なくとも部分的に充填するように前記第１の誘電材料の上に前記ＣＮＴ抵抗スイッチング材料を堆積するステップと、
    前記ＣＮＴ抵抗スイッチング材料の上に第２の誘電材料を堆積するステップと、
    前記フィーチャ内の前記ＣＮＴ抵抗スイッチング材料の少なくとも一部を露出させるように前記第２の誘電材料および前記ＣＮＴ抵抗スイッチング材料を平坦化するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記第１の誘電材料の上に前記ＣＮＴ抵抗スイッチング材料を堆積するステップが、スプレーコーティング技術を使用することを含む方法。
  3. 請求項１記載の方法において、
    前記第１の誘電材料の上に前記ＣＮＴ抵抗スイッチング材料を堆積するステップが、スピンコーティング技術を使用することを含む方法。
  4. 請求項１記載の方法において、
    前記第１の誘電材料の上に前記ＣＮＴ抵抗スイッチング材料を堆積するステップが、
    前記第１の誘電材料の上にシード層を形成することと、
    前記シード層の上に前記ＣＮＴ抵抗スイッチング材料を形成すること、
    を含む方法。
  5. 請求項１記載の方法において、
    前記ＣＮＴ抵抗スイッチング材料が隙間または谷部を有する表面を含み、前記第２の誘電材料を堆積するステップが前記隙間または谷部を実質的に充填することを含む方法。
  6. 請求項５記載の方法において、
    平坦化の後、前記隙間または谷部が、前記第２の誘電材料で実質的に充填される方法。
  7. 請求項１記載の方法において、
    前記ＣＮＴ抵抗スイッチング材料に接続されるステアリング素子を形成するステップをさらに含む方法。
  8. 請求項７記載の方法において、
    前記ステアリング素子が、薄膜トランジスタを含む方法。
  9. 請求項７記載の方法において、
    前記ステアリング素子が、薄膜ダイオードを含む方法。
  10. 請求項１記載の方法を用いて形成されるメモリセル。
  11. メモリセルを形成する方法であって、
    基板の上にフィーチャを形成するステップと、
    カーボンナノチューブ（ＣＮＴ）抵抗スイッチング材料であって、その表面が隙間または谷部を含む前記ＣＮＴ抵抗スイッチング材料を前記フィーチャに形成し、かつ前記ＣＮＴ抵抗スイッチング材料の上に、前記隙間または谷部を実質的に充填する誘電材料を形成することによって、前記ＣＮＴ抵抗スイッチング材料を含むメモリ素子を形成するステップと、
    前記基板の上に、前記ＣＮＴ抵抗スイッチング材料に接続されるステアリング素子を形成するステップと、
    を含む方法。
  12. 請求項１１記載の方法において、
    前記基板の上に誘電層を形成するステップと、
    前記誘電層に前記フィーチャを形成するステップと、
    をさらに含む方法。
  13. 請求項１１記載の方法において、
    前記メモリ素子が、可逆抵抗スイッチング素子を含む方法。
  14. 請求項１１記載の方法において、
    前記ステアリング素子が、ｐ−ｎまたはｐ−ｉ−ｎダイオードを含む方法。
  15. 請求項１１記載の方法において、
    前記ステアリング素子が、多結晶ダイオードを含む方法。
  16. 請求項１１記載の方法において、
    前記ＣＮＴ抵抗スイッチング材料を形成することが、スプレーコーティング技術を使用することを含む方法。
  17. 請求項１１記載の方法において、
    前記ＣＮＴ抵抗スイッチング材料を形成することが、スピンコーティング技術を使用することを含む方法。
  18. 請求項１１記載の方法において、
    前記ＣＮＴ抵抗スイッチング材料を形成することが、
    前記基板の上にシード層を形成することと、
    前記シード層の上に前記ＣＮＴ抵抗スイッチング材料を形成すること、
    を含む方法。
  19. 請求項１１記載の方法において、
    前記ステアリング素子が１つ以上のシリコンの層を含み、前記方法が前記ステアリング素子の上に１つ以上の金属層を形成するステップをさらに含む方法。
  20. 請求項１９記載の方法において、
    前記１つ以上の金属層および前記１つ以上のシリコンの層をエッチングするステップをさらに含む方法。
  21. 請求項１１記載の方法を用いて形成されるメモリセル。
  22. 請求項１１記載の方法を用いて形成されるメモリセルアレイ。
  23. メモリセルであって、
    基板上のフィーチャと、
    前記フィーチャのＣＮＴ抵抗スイッチング材料であって、その表面が隙間または谷部を含むＣＮＴ抵抗スイッチング材料と、
    前記ＣＮＴ抵抗スイッチング材料の上にあって、前記隙間または谷部を実質的に充填する誘電材料と、
    前記基板上にあって、前記ＣＮＴ抵抗スイッチング材料に接続されるステアリング素子と、
    を備えるメモリセル。
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