KR20180095977A - 카본 나노 튜브들을 갖는 시냅스를 포함하는 뉴로모픽 소자 - Google Patents
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Abstract
프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런으로부터 로우 방향으로 연장하는 로우 라인; 포스트-시냅틱 뉴런; 상기 포스트-시냅틱 뉴런으로부터 컬럼 방향으로 연장하는 컬럼 라인; 및 상기 로우 라인과 상기 컬럼 라인의 교차점 상의 시냅스를 포함하는 뉴로모픽 소자가 설명된다. 상기 시냅스는: 제1 카본 나노 튜브를 포함하는 제1 시냅스 층; 상기 제1 카본 나노 튜브와 다른 제2 카본 나노 튜브를 포함하는 제2 시냅스 층; 및 상기 제1 카본 나노 튜브 및 상기 제2 카본 나노 튜브와 다른 제3 카본 나노 튜브를 포함하는 제3 시냅스 층을 포함할 수 있다.
Description
본 발명은 뉴로모픽 소자에 관한 것으로서, 특히 카본 나노 튜브들을 갖는 시냅스를 포함하는 뉴로모픽 소자에 관한 것이다.
최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다. 뉴로모픽 소자의 시냅스는 다수의 저항 레벨들을 갖는다. 특히, 셋 동작 또는 리셋 동작에서 선형적인 저항 변화를 가져야 한다.
본 발명이 해결하고자 하는 과제는 카본 나노 튜브를 가진 시냅스를 포함하는 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 카본 나노 튜브를 가진 시냅스를 포함하는 뉴로모픽 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런으로부터 로우 방향으로 연장하는 로우 라인; 포스트-시냅틱 뉴런; 상기 포스트-시냅틱 뉴런으로부터 컬럼 방향으로 연장하는 컬럼 라인; 및 상기 로우 라인과 상기 컬럼 라인의 교차점 상의 시냅스를 포함할 수 있다. 상기 시냅스는: 제1 카본 나노 튜브를 포함하는 제1 시냅스 층; 상기 제1 카본 나노 튜브와 다른 제2 카본 나노 튜브를 포함하는 제2 시냅스 층; 및 상기 제1 카본 나노 튜브 및 상기 제2 카본 나노 튜브와 다른 제3 카본 나노 튜브를 포함할 수 있다.
상기 제1 카본 나노 튜브는 평균적으로 제1 길이를 가질 수 있고, 상기 제2 카본 나노 튜브는 평균적으로 상기 제1 길이보다 긴 제2 길이를 갖고, 및 상기 제3 카본 나노 튜브는 평균적으로 상기 제2 길이보다 긴 제3 길이를 가질 수 있다.
상기 제1 카본 나노 튜브는 평균적으로 제1 직경을 가질 수 있고, 상기 제2 카본 나노 튜브는 평균적으로 상기 제1 직경보다 큰 제2 직경을 가질 수 있고, 및 상기 제3 카본 나노 튜브는 평균적으로 상기 제2 직경보다 큰 제3 직경을 가질 수 있다.
상기 제1 카본 나노 튜브는 단일 벽 나노 튜브를 포함할 수 있고, 상기 제2 카본 나노 튜브는 이중 벽 나노 튜브를 포함할 수 있고, 및 상기 제3 카본 나노 튜브는 다중 벽 나노 튜브를 포함할 수 있다.
상기 시냅스는 상기 제1 내지 제3 시냅스 층 상의 캡핑 층을 더 포함할 수 있다. 상기 수평 카본 나노 튜브는 수평적으로 조밀하게 정렬될 수 있다.
상기 수평 카본 나노 튜브는 상기 제3 카본 나노 튜브보다 긴 길이를 가질 수 있다.
상기 시냅스는 상기 제1 내지 제3 카본 나노 튜브들과 다른 제4 카본 나노 튜브를 포함하는 제4 시냅스 층, 및 상기 제1 내지 제4 카본 나노 튜브들과 다른 제5 카본 나노 튜브들을 포함하는 제5 시냅스 층을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 하부 전극; 상부 전극; 및 상기 하부 전극과 상기 상부 전극 사이의 시냅스를 포함할 수 있다. 상기 시냅스는 제1 카본 나노 튜브를 포함하는 하부 시냅스 층; 제2 카본 나노 튜브를 포함하는 중간 시냅스 층; 및 제3 카본 나노 튜브를 포함하는 상부 시냅스 층을 포함할 수 있다.
상기 제2 카본 나노 튜브는 상기 제1 카본 나노 튜브보다 길수 있고, 및 상기 제3 카본 나노 튜브는 상기 제2 카본 나노 튜브보다 길 수 있다.
상기 제2 카본 나노 튜브는 상기 제1 카본 나노 튜브보다 큰 직경을 가질 수 있고, 및 상기 제3 카본 나노 튜브는 상기 제2 카본 나노 튜브보다 큰 직경을 가질 수 있다.
상기 제1 카본 나노 튜브는 단일 벽 나노 튜브를 포함할 수 있고, 상기 제2 카본 나노 튜브는 이중 벽 나노 튜브를 포함할 수 있고, 및 상기 제3 카본 나노 튜브는 다중 벽 나노 튜브를 포함할 수 있다.
상기 시냅스는 상기 상부 시냅스 층 상의 캡핑 층을 더 포함할 수 있다. 상기 캡핑 층은 수평적으로 조밀하게 정렬된 카본 나노 튜브를 포함할 수 있다.
상기 제4 카본 나노 튜브는 상기 제3 카본 나노 튜브보다 길 수 있다.
상기 뉴로모픽 소자는 하부 배선 층; 상기 하부 배선 층과 상기 하부 전극을 연결하는 하부 비아 플러그; 상부 배선 층; 및 상기 상부 배선 층과 상기 상부 전극을 연결하는 상부 비아 플러그를 더 포함할 수 있다.
상기 하부 배선 층과 상기 상부 배선 층은 상면도에서 서로 수직하는 방향으로 연장할 수 있다.
상기 뉴로모픽 소자는 상기 하부 시냅스 층, 상기 중간 시냅스 층, 및 상기 상부 시냅스 층의 측벽들 상의 측벽 스페이서를 더 포함할 수 있다. 상기 측벽 스페이서는 절연물을 포함할 수 있다.
상기 측벽 스페이서는 상기 하부 전극 및 상기 상부 전극의 외측면들 상에도 형성될 수 있다.
상기 하부 전극은 상기 하부 시냅스 층, 상기 중간 시냅스 층, 및 상기 상부 시냅스 층의 제1 측면들과 접촉할 수 있고, 및 상기 상부 전극은 상기 하부 시냅스 층, 상기 중간 시냅스 층, 및 상기 상부 시냅스 층의 제2 측면들과 접촉할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런으로부터 로우 방향으로 연장하는 로우 라인; 포스트-시냅틱 뉴런; 상기 포스트-시냅틱 뉴런으로부터 컬럼 방향으로 연장하는 컬럼 라인; 및 상기 로우 라인과 상기 컬럼 라인의 교차점 상의 시냅스를 포함할 수 있다. 상기 시냅스는: 상대적으로 쉽게 저저항성으로 변화하는 제1 시냅스 층; 상기 제1 시냅스 층보다 어렵게 저저항성으로 변화하는 제2 시냅스 층; 및 상기 제2 시냅스 층보다 어렵게 저저항성으로 변화하는 제3 시냅스 층을 포함할 수 있다.
상기 제1 시냅스 층은 상대적으로 어렵게 고저항성으로 변화할 수 있고, 상기 제2 시냅스 층은 상기 제1 시냅스 층보다 쉽게 고저항성으로 변화할 수 있고, 및 상기 제3 시냅스 층은 상기 제2 시냅스 층보다 쉽게 고저항성으로 변화할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의한 뉴로모픽 소자는 카본 나노 튜브들을 가진 시냅스를 포함하므로 우수한 기계적 및 전기적 특성을 가질 수 있다.
본 발명의 기술적 사상에 의한 뉴로모픽 소자의 시냅스는 카본 나노 튜브들을 포함하므로 우수한 내구성(endurance) 및 반영구적인 데이터 보존 능력(retention)을 가질 수 있다.
본 발명의 기술적 사상에 의한 뉴로모픽 소자의 시냅스는 카본 나노 튜브들을 포함하므로 매우 작은 크기로 제조될 수 있다.
본 발명의 기술적 사상에 의한 뉴로모픽 소자는 저온 및 상압에서 수행될 수 있는 공정들을 수행하여 제조될 수 있으므로 제조 원가가 낮아진다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1a 내지 1d는 본 발명의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록다이아그램이다.
도 2a 내지 2d는 본 발명의 실시예들에 의한 뉴로모픽 소자들의 개념적인 종단면도들이다.
도 3a 내지 3e는 본 발명의 실시예들에 의한 시냅스들을 개념적으로 도시한 종단면도들이다.
도 4a 내지 4d는 본 발명의 일 실시예에 의한 시냅스의 전도도가 변화하는 것을 설명하는 도면들이다.
도 5a는 본 발명의 기술적 사상에 의한 뉴로모픽 소자의 시냅스에서, 전기적 신호가 인가됨에 따라 저항이 변하여 전도도가 증가하는 것을 보이는 그래프이고, 및 도 5b는 전도도가 감소하는 것을 보이는 그래프이다.
도 5c는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스에서, 셋 펄스들 및 리셋 펄스들이 인가됨에 따라 시냅스의 전도도가 아날로그적으로 상승 및 하강하는 것을 보이는 그래프이다.
도 6a 내지 13은 본 발명의 다양한 실시예들에에 의한 뉴로모픽 소자들을 형성하는 방법들을 설명하는 종단면도들 또는 상면도들이다.
도 14는 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.
도 2a 내지 2d는 본 발명의 실시예들에 의한 뉴로모픽 소자들의 개념적인 종단면도들이다.
도 3a 내지 3e는 본 발명의 실시예들에 의한 시냅스들을 개념적으로 도시한 종단면도들이다.
도 4a 내지 4d는 본 발명의 일 실시예에 의한 시냅스의 전도도가 변화하는 것을 설명하는 도면들이다.
도 5a는 본 발명의 기술적 사상에 의한 뉴로모픽 소자의 시냅스에서, 전기적 신호가 인가됨에 따라 저항이 변하여 전도도가 증가하는 것을 보이는 그래프이고, 및 도 5b는 전도도가 감소하는 것을 보이는 그래프이다.
도 5c는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스에서, 셋 펄스들 및 리셋 펄스들이 인가됨에 따라 시냅스의 전도도가 아날로그적으로 상승 및 하강하는 것을 보이는 그래프이다.
도 6a 내지 13은 본 발명의 다양한 실시예들에에 의한 뉴로모픽 소자들을 형성하는 방법들을 설명하는 종단면도들 또는 상면도들이다.
도 14는 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서, 강화(potentiation), 셋(set), 및 학습(learning)이 동일하거나 유사한 용어로 사용되고, 및 억제(depressing), 리셋(reset), 및 초기화(initiation)가 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스들의 저항을 낮추는 동작이 강화, 셋, 또는 학습으로 설명될 것이고, 및 시냅스들의 저항을 높이는 동작이 억제, 리셋, 또는 초기화로 설명될 것이다. 또한, 시냅스들이 강화, 셋, 또는 학습되면 전도도가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 및 시냅스들이 억제, 리셋, 또는 초기화되면 전도도가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 설명의 편의를 위하여, 데이터 패턴, 전기적 신호, 펄스, 스파이크, 및 파이어(fire)는 동일하거나, 유사하거나, 또는 호환되는 의미인 것으로 해석될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다.
도 1a 내지 1d는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자들의 시냅스 어레이들을 개념적으로 도시한 블록다이아그램들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자(neuromorphic device)의 시냅스 어레이는 다수 개의 프리-시냅틱 뉴런들(100)(pre-synaptic neurons), 다수 개의 포스트-시냅틱 뉴런들(200)(post-synaptic neurons), 및 시냅스들(30)(synapses)을 포함할 수 있다. 시냅스들(30)은 프리-시냅틱 뉴런들(100) 중 하나로부터 수평으로 연장하는 로우 라인들(R)(row lines) 및 포스트-시냅틱 뉴런들(200) 중 하나로부터 수직으로 연장하는 컬럼 라인들(C)(column lines)의 교차점들 상에 배치될 수 있다.
프리-시냅틱 뉴런들(100)은 학습 모드 (learning mode), 리셋 모드(reset mode), 또는 독출 모드 (reading mode) 에서 로우 라인들(R)을 통하여 시냅스들(30)로 전기적 펄스들(pulses)을 전송할 수 있다.
포스트-시냅틱 뉴런들(200)은 학습 모드 또는 리셋 모드에서 컬럼 라인들(C)을 통하여 시냅스들(30)로 전기적 펄스를 전송할 수 있고, 및 독출 모드에서 컬럼 라인들(C)을 통하여 시냅스들(30)로부터 전기적 펄스를 수신할 수 있다.
각 시냅스들(30)은 가변 저항 소자(variable resistive device) 같은 2극 소자를 포함할 수 있다. 예를 들어, 프리-시냅틱 뉴런들(100)과 전기적으로 연결된 제1 전극 및 포스트-시냅틱 뉴런들(200)과 전기적으로 연결된 제2 전극을 포함할 수 있다. 시냅스들(30)은 멀티 저항 레벨들을 가질 수 있다. 시냅스들(30)은 프리-시냅틱 뉴런들(100) 및/또는 포스트-시냅틱 뉴런들(200)로부터 입력되는 펄스들의 입력 횟수, 시간 차, 및/또는 전압 차 등에 의하여 점진적으로 고저항 상태 또는 저저항 상태로 변화될 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이는 다수 개의 프리-시냅틱 뉴런들(100), 다수 개의 포스트-시냅틱 뉴런들(200), 시냅스들(30), 및 선택 회로들(400)을 포함할 수 있다. 선택 회로들(400)은 로우 라인들(R)과 평행하게 연장하는 워드 라인들(W)을 통하여 각 시냅스들(30)과 전기적으로 연결될 수 있다. 시냅스들(30)은 트랜지스터를 포함할 수 있고, 워드 라인들(W)은 트랜지스터의 게이트 전극들과 연결될 수 있다. 트랜지스터의 드레인 전극들은 로우 라인들(R)과 전기적으로 연결될 수 있고, 트랜지스터의 소스 전극들은 멤리스터들과 전기적으로 연결될 수 있다. 멤리스터들은 컬럼 라인들(C)과 전기적으로 연결될 수 있다. 선택 회로들(150)은 트랜지스터들을 온/오프시켜 시냅스들(30)의 동작을 제어할 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이는 다수 개의 프리-시냅틱 뉴런들(100), 다수 개의 포스트-시냅틱 뉴런들(200), 시냅스들(30), 및 선택 회로들(400)을 포함할 수 있다. 선택 회로들(400)은 컬럼 라인들(C)과 평행하게 연장하는 워드 라인들(W)을 통하여 각 시냅스들(30)과 전기적으로 연결될 수 있다. 시냅스들(30)은 트랜지스터를 포함할 수 있고, 워드 라인들(W)은 트랜지스터의 게이트 전극들과 연결될 수 있다.
도 1d를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이는 다수 개의 프리-시냅틱 뉴런들(100), 다수 개의 포스트-시냅틱 뉴런들(200), 및 다수 개의 시냅스 쌍들(30_1, 30_2)을 포함할 수 있다. 시냅스 쌍들(30_1. 30_2)은 동일한 포스트-시냅틱 뉴런(200)과 전기적으로 연결될 수 있다. 예를 들어, 동일한 제1 컬럼 라인(C1)과 연결된 제1 시냅스들(30_1)로부터 출력되는 제1 전기적 신호들과 동일한 제2 컬럼 라인(C2)과 연결된 제2 시냅스들(30_2)로부터 출력되는 제2 전기적 신호들이 동일한 포스트-시냅틱 뉴런(200)으로 입력될 수 있다. 포스트-시냅틱 뉴런(200)은 각각 적분기를 포함할 수 있다. 따라서, 제1 전기적 신호들은 적분기의 비반전 입력 단자로 입력될 수 있고, 및 제2 전기적 신호들은 적분기의 반전 입력 단자로 입력될 수 있다. 그러므로, 포스트-시냅틱 뉴런(200)은 제1 전기적 신호와 제2 전기적 신호의 차이가 누적됨에 따라 파이어될(be fired)수 있다.
도 2a 내지 2g는 본 발명의 실시예들에 의한 뉴로모픽 소자들의 개념적인 종단면도들이다. 도 2a를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자는 기판(10) 상의 표면 절연층(12), 하부 배선 층(20), 하부 층간 절연층(14), 하부 스토퍼 층(16), 하부 비아 플러그(23), 하부 전극(25), 시냅스(30), 상부 전극(45), 중간 층간 절연층(40), 상부 스토퍼 층(66), 상부 층간 절연층(64), 상부 비아 플러그(43), 및 상부 배선 층(50)을 포함할 수 있다.
기판(10)은 실리콘 웨이퍼, 실리콘-게르마늄 웨이퍼, 에피택셜 성장층, 세라믹스, 글라스, 또는 기타 반도체 기판 또는 절연성 기판을 포함할 수 있다.
표면 절연층(12)은 기판(10) 상에 전면적으로 형성될 수 있다. 표면 절연층(12)은 실리콘 산화물, 실리콘 질화물, 그 조합, 또는 기타 절연성 물질을 포함할 수 있다.
하부 배선 층(20)은 수평으로 연장하는 라인 모양을 가질 수 있다. 하부 배선 층(20)은 금속 또는 금속 화합물 같은 전도체를 포함할 수 있다.
하부 층간 절연층(14)도 실리콘 산화물, 실리콘 질화물, 그 조합, 또는 기타 절연성 물질을 포함할 수 있다.
하부 스토퍼 층(16)은 실리콘 질화물 같이 하부 층간 절연층(14)보다 단단한(denser) 물질을 포함할 수 있다.
하부 비아 플러그(23)는 하부 스토퍼 층(16) 및 하부 층간 절연층(14)을 수직으로 관통하여 하부 배선 층(20)과 하부 전극(25)을 전기적으로 연결할 수 있다. 하부 비아 플러그(23)는 기둥(pillar) 모양을 가질 수 있다. 하부 비아 플러그(23)는 금속 또는 금속 화합물 같은 전도체를 포함할 수 있다.
하부 전극(25)은 수직한 패널(panel) 또는 블록(block) 모양을 가질 수 있다. 하부 전극(25)은 시냅스(30)의 제1 측면과 접촉할 수 있다. 즉, 하부 전극(25)은 시냅스 층들(32-34)의 제1 측면들과 접촉할 수 있다. 하부 전극(25)은 금속 또는 금속 화합물 같은 전도체를 포함할 수 있다.
시냅스(30)는 적어도 3층 이상 적층된 다층의 시냅스 층들(32-34)을 포함할 수 있다. 예를 들어, 시냅스(30)는 하부 시냅스 층(32), 중간 시냅스 층(33), 및 상부 시냅스 층(34)을 포함할 수 있다. 시냅스 층들(32-34)은 각각 다양한 특징을 가진 카본 나노 튜브들을 포함할 수 있다.
상부 전극(45)은 하부 전극(25)처럼 수직한 패널 또는 블록 모양을 가질 수 있다. 상부 전극(45)도 시냅스(30)의 제2 측면과 접촉할 수 있다. 즉, 상부 전극(45)은 시냅스 층들(32-34)의 제2 측면들과 접촉할 수 있다. 본 실시예에서, 제1 측면과 제2 측면은 서로 등진 측면들일 수 있다. 상부 전극(45)도 금속 또는 금속 화합물 같은 전도체를 포함할 수 있다.
중간 층간 절연층(40)은 인접하는 하부 전극(25)과 상부 전극(45) 사이에 채워져 인접하는 하부 전극(25)과 상부 전극(45)을 전기적으로 절연시킬 수 있다. 중간 층간 절연층(40)은 실리콘 산화물, 실리콘 질화물, 그 조합, 또는 기타 절연성 물질을 포함할 수 있다.
상부 스토퍼 층(66)은 실리콘 질화물 같이 상부 층간 절연층(64)보다 단단한(denser) 물질을 포함할 수 있다.
상부 층간 절연층(64)도 실리콘 산화물, 실리콘 질화물, 그 조합, 또는 기타 절연성 물질을 포함할 수 있다.
상부 비아 플러그(43)는 상부 층간 절연층(64) 및 상부 스토퍼 층(66)을 수직으로 관통하여 상부 배선 층(50)과 상부 전극(45)을 전기적으로 연결할 수 있다. 상부 비아 플러그(43)도 기둥 모양을 가질 수 있다. 상부 비아 플러그(43)도 금속 또는 금속 화합물 같은 전도체를 포함할 수 있다.
상부 배선 층(50)은 수평으로 연장하는 라인 모양을 가질 수 있다. 예를 들어, 상부 배선 층(50)은 하부 배선 층(20)과 수직하도록 수평으로 연장할 수 있다. 상부 배선 층(50)도 금속 또는 금속 화합물 같은 전도체를 포함할 수 있다.
하부 배선 층(20)은 로우 라인(R)일 수 있고, 및 상부 배선 층(50)은 컬럼 라인(C)일 수 있다. 또는, 하부 배선 층(20)은 컬럼 라인(C)일 수 있고, 및 상부 배선 층(50)은 로우 라인(R)일 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자는 도 2a의 뉴로모픽 소자와 비교하여, 시냅스(30), 하부 전극(25), 및 상부 전극(45)의 외측면 상에 형성된 측벽 스페이서들(68)을 더 포함할 수 있다. 측벽 스페이서들(68)은 화학적 또는 물리적 어택으로부터 시냅스(30), 하부 전극(25), 및 상부 전극(45)을 보호할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자는 도 2a의 뉴로모픽 소자와 비교하여, 상부 시냅스 층(34) 상의 캡핑 층(36)을 더 포함하는 시냅스(30)을 포함할 수 있다. 캡핑 층(36)은 상세하게 후술될 것이다.
본 발명의 다른 실시예에서, 뉴로모픽 소자는 도 2a 내지 2c에 도시된 뉴로모픽 소자들의 특징들이 다양하게 조합될 수 있다. 예를 들어, 도 2c의 캡핑 층(36) 및 도 2b의 측벽 스페이서들(68)을 모두 포함할 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자는 기판(10) 상의 표면 절연층(12), 표면 절연층(12) 상의 하부 배선 층들(20), 하부 배선 층들(20) 상의 시냅스들(30), 시냅스들(30) 사이의 층간 절연층(40), 시냅스들(30)과 층간 절연층 상의 상부 배선 층(50)을 포함할 수 있다. 하부 배선 층들(20)은 수평으로 연장하는 라인 모양을 가질 수 있다. 시냅스들(30)은 격자형 섬 모양으로 배열될 수 있다. 상부 배선 층(50)도 수평으로 연장하는 라인 모양을 가질 수 있다. 하부 배선 층들(20)과 상부 배선 층(50)은 서로 수직하는 방향으로 연장할 수 있다. 시냅스 층(30)들은 각각 적어도 3층 이상의 시냅스 층들(32-34)을 포함할 수 있다. 예를 들어, 시냅스 층들(30)은 각각 하부 시냅스 층(32), 중간 시냅스 층(33), 및 상부 시냅스 층(34)을 포함할 수 있다. 하부 배선 층들(20)은 시냅스 층(30)의 하부 시냅스 층(32)과 전기적으로 연결될 수 있다. 상부 배선 층(50)은 시냅스 층(30)의 상부 시냅스 층(34)과 전기적으로 연결될 수 있다. 도 2a 내지 2c의 뉴로모픽 소자와 비교하여, 하부 비아 플러그(23), 하부 전극(25), 상부 전극(45), 및 상부 비아 플러그(43)가 생략될 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자는 도 2d의 뉴로모픽 소자와 비교하여 시냅스들(30) 및 하부 배선 층들(20)의 측면들 상에 형성된 측벽 스페이서들(68)을 더 포함할 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자는 도 2a의 뉴로모픽 소자와 비교하여 수평하게 배치된 하부 전극(25), 시냅스 층들(32-34), 및 상부 전극(45)을 포함할 수 있다. 하부 전극(25) 및 상부 전극(45)은 플레이트 형태 또는 메사(mesa) 형태를 가질 수 있다.
도 2g를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자는 도 2f의 뉴로모픽 소자와 비교하여 시냅스들(30), 하부 전극(25), 및 상부 전극(45)의 측면들 상에 형성된 측벽 스페이서들(68)을 더 포함할 수 있다.
도 3a 내지 3e는 본 발명의 실시예들에 의한 시냅스들(30A-30E)을 개념적으로 도시한 종단면도들이다. 도 3a를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30A)는 하부 전극(25)과 상부 전극(45) 사이에 적층된 하부 시냅스 층(32), 중간 시냅스 층(33), 및 상부 시냅스 층(34)을 포함할 수 있다. 하부 시냅스 층(32), 중간 시냅스 층(33), 및 상부 시냅스 층(34)은 카본 나노 튜브들을 포함할 수 있다. 하부 시냅스 층(32)은 상대적으로 평균적으로 가장 짧은 길이를 가진 카본 나노 튜브들을 포함할 수 있다. 예를 들어, 하부 시냅스 층(32)은 약 20 내지 80 nm 정도의 길이를 가진 카본 나노 튜브들을 포함할 수 있다. 중간 시냅스 층(33)은 상대적으로 평균적으로 중간 정도의 길이를 가진 카본 나노 튜브들을 포함할 수 있다. 예를 들어, 중간 시냅스 층(33)은 약 100 내지 200 nm 정도의 길이를 가진 카본 나노 튜브들을 포함할 수 있다. 상부 시냅스 층(34)은 상대적으로 평균적으로 가장 긴 길이를 가진 카본 나노 튜브들을 포함할 수 있다. 예를 들어, 상부 시냅스 층(34)은 약 300 내지 500 nm 정도의 길이를 가진 카본 나노 튜브들을 포함할 수 있다. 카본 나노 튜브들은 매우 무질서하고 임의적으로 자유롭게 분포될 수 있다. 도면은 본 발명의 기술적 사상을 이해하기 쉽도록 단순하게 개념적으로 보여진 것이다. 본 실시예에서, 각 카본 나노 튜브들의 길이들은 단지 예시적인 것이며, 본 발명의 기술적 사상은 상술한 수치들에 의해 한정되지 않는다. 본 발명의 다른 실시예들에서, 시냅스 층들(32-34)의 적층 위치는 서로 다양하게 바뀔 수 있다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30B)는 도 3a의 시냅스(30A)과 비교하여, 상부 시냅스 층(34) 상의 캡핑 층(36)을 더 포함할 수 있다. 캡핑 층(36)은 수평으로 정렬된 조밀한 카본 나노 튜브들을 포함할 수 있다. 캡핑 층(36) 내의 카본 나노 튜브들은 수평으로 정렬되어 있으므로, 전기적 신호가 인가되어도 실질적으로 그 배열을 그대로 유지할 수 있다. 즉, 전기적 신호에 의한 전도도 변화가 실질적으로 일어나지 않을 수 있다. 캡핑 층(36)의 카본 나노 튜브들은 상부 시냅스 층(34) 내의 카본 나노 튜브들보다 충분히 긴 길이를 가질 수 있다. 캡핑 층(36)은 외부의 물질적, 화학적 및 물리적 공격으로부터 시냅스 층들(32-34)을 보호할 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30C)는 하부 전극(25)과 상부 전극(45) 사이에 적층된 최하부 시냅스 층(31), 하부 시냅스 층(32), 중간 시냅스 층(33), 상부 시냅스 층(34), 및 최상부 시냅스 층(35)을 포함할 수 있다. 최하부 시냅스 층(31)은 상대적으로 평균적으로 가장 짧은 길이를 가진 카본 나노 튜브들을 포함할 수 있고, 하부 시냅스 층(32)은 최하부 시냅스 층(31)의 카본 나노 튜브들과 중간 시냅스 층(33)의 카본 나노 튜브들 사이의 길이를 가진 카본 나노 튜브들을 포함할 수 있고, 중간 시냅스 층(33)은 상대적으로 평균적으로 중간 정도의 길이를 가진 카본 나노 튜브들을 포함할 수 있고, 상부 시냅스 층(34)은 중간 시냅스 층(33)의 카본 나노 튜브들과 최상부 시냅스 층(35)의 카본 나노 튜브들 사이의 길이를 가진 카본 나노 튜브들을 포함할 수 있고, 및 최상부 시냅스 층(35)은 상대적으로 가장 긴 길이를 가진 카본 나노 튜브들을 포함할 수 있다. 예를 들어, 최하부 시냅스 층(31)은 약 50nm 이하의 길이를 가진 카본 나노 튜브들을 포함할 수 있고, 하부 시냅스 층(32)은 약 60 내지 100 nm의 길이를 가진 카본 나노 튜브들을 포함할 수 있고, 중간 시냅스 층(33)은 약 110 내지 200 nm의 길이를 가진 카본 나노 튜브들을 포함할 수 있고, 상부 시냅스 층(34)은 약 210 내지 300 nm의 길이를 가진 카본 나노 튜브들을 포함할 수 있고, 및 최상부 시냅스 층(35)은 약 310 nm 이상의 길이를 가진 카본 나노 튜브들을 포함할 수 있다. 본 실시예에서, 카본 나노 튜브들의 길이들은 단지 예시적인 것이고, 본 발명의 기술적 사상은 상술한 수치들에 의해 한정되지 않는다. 본 발명의 다른 실시예에서, 도 3c의 시냅스(30C)는 도 3b에 도시된 캡핑 층(36)을 더 포함할 수 있다.
도 3d를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30D)는 하부 전극(25)과 상부 전극(45) 사이에 적층된 하부 시냅스 층(32), 중간 시냅스 층(33), 및 상부 시냅스 층(34)을 포함할 수 있다. 하부 시냅스 층(32)은 상대적으로 평균적으로 작은 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 중간 시냅스 층(33)은 상대적으로 평균적으로 중간 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 및 상부 시냅스 층(34)은 상대적으로 평균적으로 큰 직경을 가진 카본 나노 튜브들을 포함할 수 있다. 예를 들어, 하부 시냅스 층(32)은 약 3 내지 5 nm의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 중간 시냅스 층(33)은 약 5 내지 15 nm 정도의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 및 상부 시냅스 층(34)은 약 15 내지 30 nm의 직경을 가진 카본 나노 튜브들을 포함할 수 있다. 본 실시예에서, 각 카본 나노 튜브들의 직경들은 단지 예시적인 것이며, 본 발명의 기술적 사상은 예시된 수치들에 의해 한정되지 않는다. 본 발명의 다른 실시예들에서, 시냅스 층들(32-34)의 적층 위치는 서로 다양하게 바뀔 수 있다. 본 발명의 다른 실시예에서, 도 3d의 시냅스(30D)는 도 3b에 도시된 캡핑 층(36)을 더 포함할 수 있다.
도 3e를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30E)는 하부 전극(25)과 상부 전극(45) 사이에 적층된 다층의 시냅스 층들(31-35)을 포함할 수 있다. 예를 들어, 최하부 시냅스 층(31), 하부 시냅스 층(32), 중간 시냅스 층(33), 상부 시냅스 층(34), 및 최상부 시냅스 층(35)을 포함할 수 있다. 시냅스 층들(31-35)은 도 3d를 참조하여, 서로 다른 직경들을 가진 카본 나노 튜브들을 포함할 수 있다. 예를 들어, 최하부 시냅스 층(31)은 상대적으로 평균적으로 가장 작은 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 하부 시냅스 층(32)은 최하부 시냅스 층(31)의 카본 나노 튜브들과 중간 시냅스 층(33)의 카본 나노 튜브들 사이의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 중간 시냅스 층(33)은 상대적으로 평균적으로 중간 정도의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 상부 시냅스 층(34)은 중간 시냅스 층(33)의 카본 나노 튜브들과 최상부 시냅스 층(35)의 카본 나노 튜브들 사이의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 및 최상부 시냅스 층(35)은 상대적으로 가장 큰 직경을 가진 카본 나노 튜브들을 포함할 수 있다. 예를 들어, 최하부 시냅스 층(31)은 약 5nm 이하의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 하부 시냅스 층(32)은 약 6 내지 8 nm의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 중간 시냅스 층(33)은 약 9 내지 15 nm의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 상부 시냅스 층(34)은 약 16 내지 25 nm의 직경을 가진 카본 나노 튜브들을 포함할 수 있고, 및 최상부 시냅스 층(35)은 약 26 nm 이상의 직경을 가진 카본 나노 튜브들을 포함할 수 있다. 본 실시예에서, 카본 나노 튜브들의 직경들은 단지 예시적인 것이고, 본 발명의 기술적 사상은 상술한 수치들에 의해 한정되지 않는다. 본 발명의 다른 실시예에서, 시냅스(30)는 도 3b에 도시된 캡핑 층(36)을 더 포함할 수 있다.
본 발명의 다른 실시예들에서, 시냅스 층들(31-35)은 서로 다른 종류의 카본 나노 튜브들을 포함할 수 있다. 카본 나노 튜브들은 단일 벽 나노 튜브들 (single wall nano-tubes), 이중 벽 나노 튜브들 (double wall nano-tubes), 다중 벽 나노 튜브들 (multi wall nano-tubes), 다발형 나노 튜브들 (rope nano-tubes), 또는 그 조합들을 포함할 수 있다. 따라서, 시냅스 층들(31-35)는 실질적으로 다른 종류의 카본 나노 튜브들을 포함할 수 있다. 구체적으로, 하부 시냅스 층(32)은 상대적으로 높은 비율의 단일 벽 나노 튜브들을 포함할 수 있고, 중간 시냅스 층(33)은 상대적으로 높은 비율의 이중 벽 나노 튜브들을 포함할 수 있고, 및 상부 시냅스 층(34)은 상대적으로 높은 비율의 다중 벽 나노 튜브들을 포함할 수 있다.
도 3f를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30F)는 하부 시냅스 층(32), 중간 시냅스 층(33), 및 상부 시냅스 층(34)을 포함할 수 있다. 하부 시냅스 층(32)은 상대적으로 평균적으로 짧은 길이, 작은 직경, 및/또는 단일 벽을 가진 카본 나노 튜브들을 포함할 수 있고, 중간 시냅스 층(33)은 상대적으로 평균적으로 중간 길이, 중간 직경, 및/또는 이중 벽을 가진 카본 나노 튜브들을 포함할 수 있고, 및 상부 시냅스 층(34)은 상대적으로 평균적으로 긴 길이, 큰 직경, 및/또는 다중 벽을 가진 카본 나노 튜브들을 포함할 수 있다. 본 실시예의 기술적 사상은 도 3a 및 3d에 도시된 시냅스들(30A, 30D)의 특징적인 기술적 사상들이 다양하게 조합될 수 있다는 것을 보여준다. 즉, 도시되지 않았어도, 도 3a 내지 3e에 도시된 시냅스들(30A-30E)의 특징적인 기술적 사상들이 다양하게 조합될 수 있다는 것을 보여준다.
도 4a 내지 4d는 본 발명의 일 실시예에 의한 시냅스(30)의 전도도가 변화하는 것을 설명하는 도면들이다. 본 발명의 기술적 사상을 이해하기 쉽도록, 도 3f가 참조되고, 및 카본 나노 튜브들이 개념적으로 간략하게 도시 및 설명된다.
먼저, 도 4a를 참조하여, 시냅스(30)는 기본 저항 상태, 즉 최고 저항 상태에서, 카본 나노 튜브들이 전반적으로 독립적으로 배열된 상태, 즉 다른 카본 나노 튜브들과 전체적으로 접촉하거나 연결되지 않은 형태를 가질 수 있다.
도 4b를 참조하면, 제1 단계 저항 상태, 즉 고저항 상태에서, 하부 시냅스 층(32) 내의 카본 나노 튜브들이 브리지 형태로 서로 접촉 및 연결될 수 있고, 및 중간 시냅스 층(33) 및 상부 시냅스 층(34) 내의 카본 나노 튜브들은 서로 접촉하지 않은 상태에서 이격 거리가 가까워질 수 있다. 상세하게, 하부 전극(25)으로부터 시냅스 층들(32-34)로 다수 개의 펄스 형태의 전기적 신호가 인가될 경우, 하부 시냅스 층(32) 내의 카본 나노 튜브들, 즉 가장 짧은 카본 나노 튜브들이 먼저 서로 접촉할 수 있다. 예를 들어, 하부 시냅스 층(32) 내의 카본 나노 튜브들이 가장 가벼우므로 가장 낮은 전기적 입력에 가장 먼저 반응할 수 있다.
도 4c를 참조하면, 제2 단계 저항 상태, 즉 중간 저항 상태에서, 하부 시냅스 층(32) 및 중간 시냅스 층(33) 내의 카본 나노 튜브들이 브리지 형태로 서로 접촉 및 연결될 수 있고, 및 상부 시냅스 층(34) 내의 카본 나노 튜브들은 서로 접촉하지 않은 상태에서 이격 거리가 더 가까워질 수 있다. 상세하게, 다수 개의 펄스 형태의 전기적 신호가 더 인가될 경우, 중간 길이의 카본 나노 튜브들, 즉 중간 시냅스 층(33) 내의 카본 나노 튜브들도 서로 접촉할 수 있다.
도 4d를 참조하면, 제3 단계 저항 상태, 즉 저저항 상태에서, 모든 시냅스 층들(32-34) 내의 카본 나노 튜브들이 브리지 형태로 서로 접촉 및 연결될 수 있다. 상세하게, 다수 개의 펄스 형태의 전기적 신호가 더욱 인가될 경우, 가장 긴 길이를 가진 카본 나노 튜브들, 즉 상부 시냅스 층(34) 내의 카본 나노 튜브들도 서로 접촉할 수 있다.
상세하게, 하부 전극(25)을 통하여 제1 극성을 가진 전기적 신호 - 예를 들어, 다수 개의 양(+)의 펄스들 - 을 시냅스(30)에 인가할 경우, 정전기적인 인력에 의하여 가장 민감한 카본 나노 튜브들부터 서로 접촉할 수 있다. 즉, 시냅스 층들(32-34)의 저항이 낮아질 수 있고 전도도가 높아질 수 있다. 또한, 상부 전극(25)을 통하여 제2 극성을 가진 전기적 신호 - 예를 들어, 다수 개의 음(-)의 펄스들 - 을 시냅스(30)에 인가할 경우, 정전기적인 척력에 가장 민감한 카본 나노 튜브들부터 접촉이 해제될 수 있다. 통상적으로, 카본 나노 튜브들은 인력에 민감하면 척력에 둔감하고, 및 척력에 민감하면 인력에 둔감할 수 있다.
본 발명의 기술적 사상에서, 시냅스(30)는 안정적으로 점진적인 저항 변화 및 전도도 변화를 가질 수 있다. 구체적으로, 시냅스(30)는 셋 펄스가 인가될수록 점진적으로 고저항 상태에서 저저항 상태로 변화할 수 있고, 및 리셋 펄스가 인가될수록 점진적으로 저저항 상태에서 고저항 상태로 변화할 수 있다. 시냅스(30)이 고저항 상태에서 저저항 상태로 변화할 때, 도 4a에 도시된 상태로부터 4d에 도시된 상태로 순서적으로 변화할 수 있고, 및 시냅스(30)이 저저항 상태에서 고저항 상태로 변화할 때, 도 4d에 도시된 상태로부터 도 4a에 도시된 상태로 순서적으로 변화할 수 있다. 즉, 먼저 접촉한 카본 나노 튜브들은 나중에 접촉이 해제될 수 있고, 및 나중에 접촉한 카본 나노 튜브들은 먼저 접촉이 해제될 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 뉴로모픽 소자의 시냅스(30)에서, 전기적 신호가 인가됨에 따라 저항이 변하여 전도도(G)가 증가하는 것을 보이는 그래프이고, 도 5b는 전도도(G)가 감소하는 것을 보이는 그래프이다. 도 5a를 참조하면, 본 발명의 기술적 사상에 의한 뉴로모픽 소자의 시냅스(30)는 전기적 신호, 예를 들어, 셋 펄스가 인가될수록 전도도(G)가 점차 높아진다. 또한, 도 5b를 참조하면, 본 발명의 기술적 사상에 의한 뉴로모픽 소자의 시냅스(30)는 전기적 신호 리셋 펄스가 인가될수록 전도도(G)가 점차 낮아진다. 언급되었듯이, 셋 펄스와 리셋 펄스는 서로 반대 극성을 갖거나, 또는 서로 반대 방향으로부터 인가될 수 있다.
도 5c는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)에서, 셋 펄스들 및 리셋 펄스들이 인가됨에 따라 시냅스(30)의 전도도가 아날로그적으로 상승 및 하강하는 것을 보이는 그래프이다. 도 5c를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30)는 셋 동작 및 리셋 동작 시에 대칭적인 전도도 변화 또는 저항 변화를 가질 수 있다.
단일 카본 나노 튜브 층은 셋 동작에서 선형적인 전도도 상승 곡선을 보일 수 있으나, 리셋 동작에서 급격한 전도도 하강 곡선을 보인다. 이것은 카본 나노 튜브들의 접촉이 해제됨에 따라 여전히 접촉을 유지하고 있는 카본 나노 튜브들로 전류가 집중되기 때문에 척력이 가중되어 급격하게 접촉이 해제되기 때문이다. 따라서, 다층 카본 나노 튜브 층들은 전류 집중이 완화되므로 선형적인 전도도 하강 곡선을 보일 수 있다.
도 6a 내지 6f는 본 발명의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법을 설명하는 종단면도들 및 상면도이다. 도 6a를 참조하면, 상기 방법은 기판(10) 상에 표면 절연층(12)을 형성하고, 표면 절연층(12) 상에 하부 배선 층(20)을 형성하고, 하부 배선 층(20) 상에 하부 층간 절연층(14) 및 하부 스토퍼 층(16)을 형성하고, 및 하부 스토퍼 층(16) 및 하부 층간 절연층(14)을 수직으로 관통하여 하부 배선 층(20)과 연결된 하부 비아 플러그(23)를 형성하는 것을 포함할 수 있다. 표면 절연층(12)을 형성하는 것은 증착 공정 또는 산화 공정을 이용하여 기판(10) 상에 실리콘 산화물 층, 실리콘 질화물 층, 그 조합, 또는 기타 절연성 물질층을 형성하는 것을 포함할 수 있다. 하부 배선 층(20)을 형성하는 것은 증착 공정, 사진 공정, 식각 공정, 또는 다마신(damascene) 공정 등을 이용하여 표면 절연층(12) 상에 수평으로 연장하는 라인 형태의 전도성 물질 패턴을 형성하는 것을 포함할 수 있다. 하부 층간 절연층(14) 및 하부 스토퍼 층(16)을 형성하는 것은 증착 공정 또는 산화 공정을 이용하여 기판(10) 상에 실리콘 산화물 층, 실리콘 질화물 층, 그 조합, 또는 기타 절연성 물질층을 형성하는 것을 포함할 수 있다. 하부 층간 절연층(14)과 하부 스토퍼 층(16)은 식각 선택비를 갖도록 적어도 하나의 서로 다른 물질을 포함할 수 있다. 하부 비아 플러그(23)를 형성하는 것은 사진 공정 및 식각 공정 등을 이용하여 하부 층간 절연층(14)을 관통하여 하부 배선 층(20)의 일부를 노출하는 하부 비아 홀을 형성하고, 및 증착 공정, 평탄화 공정, 도금 공정, 또는 다마신 공정을 이용하여 전도성 물질로 하부 비아 홀을 채우는 것을 포함할 수 있다.
도 6b를 참조하면, 상기 방법은 하부 층간 절연층(14), 하부 스토퍼 층(16), 및 하부 비아 플러그(23) 상에 하부 시냅스 층(32), 중간 시냅스 층(33), 상부 시냅스 층(34), 및 마스크 층(M)을 형성하는 것을 포함할 수 있다. 하부 시냅스 층(32), 중간 시냅스 층(33), 및 상부 시냅스 층(34)은 각각, 세 번의 독립적인 공정들을 반복함으로써 형성될 수 있다. 예를 들어, 하부 시냅스 층(32), 중간 시냅스 층(33), 및 상부 시냅스 층(34)은 독립적인 스핀 코팅 공정들, 레이저 증착 공정들, PE-CVD (plasma enhanced chemical vapor deposition) 공정들, 기상 합성 (VPG, vapor phase growth) 공정들, 또는 그 외 다른 공정들을 이용하여 각각 형성될 수 있다. 마스크 층(M)은 포토레지스트 층 또는 하드 마스크 층을 포함할 수 있다.
도 6c를 참조하면, 상기 방법은 사진 공정 및 식각 공정을 수행하여 마스크 패턴(MP)을 형성하고, 및 마스크 패턴(MP)을 식각 마스크로 이용하는 식각 공정을 수행하여 시냅스(30)을 형성하는 것을 포함할 수 있다. 시냅스(30)는 상면도에서 라인 모양 또는 댐 모양으로 연장할 수 있다. 하부 비아 플러그(23)의 표면이 노출될 수 있다.
도 6d를 참조하면, 상기 방법은 증착 공정 및 식각 공정을 수행하여 시냅스(30)의 양 측면들 상에 하부 전극(25) 및 상부 전극(45)을 형성하는 것을 포함할 수 있다. 하부 전극(25) 및 상부 전극(45)을 형성하는 것은 전면적으로 전도체 층을 형성하고, 및 에치-백 공정 등을 수행하여 하부 전극(25)과 상부 전극(45)을 전기적 및 물리적으로 분리하는 것을 포함할 수 있다. 마스크 패턴(MP)이 동시에 제거될 수 있다.
도 6e는 상기 방법을 설명하기 위한 상면도이다. 도 6e를 참조하면, 상기 방법은 사진 공정 및 식각 공정을 수행하여 시냅스(30), 하부 전극(25), 및 상부 전극(45)을 상면도에서 섬(island) 모양으로 분리하는 것을 포함할 수 있다. 따라서, 시냅스(30)는 격자형 섬 모양으로 배열될 수 있다.
도 6f를 참조하면, 상기 방법은 시냅스들(30), 하부 전극들(25), 및 상부 전극들(45) 사이에 중간 층간 절연층(40)을 채우고, 표면을 평탄화한 후, 상부 스토퍼 층(66)을 형성하는 것을 포함할 수 있다. 중간 층간 절연층(40)을 형성하는 것은 증착 공정 또는 필링 공정을 수행하여 실리콘 산화물 같은 절연층을 형성하는 것을 포함할 수 있다. 표면을 평탄화하는 것은 CMP (chemical mechanical polishing) 공정을 수행하는 것을 포함할 수 있다. 상부 스토퍼 층(66)을 형성하는 것은 평탄화된 표면 상에 증착 공정을 수행하여 실리콘 질화물 같은 절연물을 형성하는 것을 포함할 수 있다.
이후, 상기 방법은 도 2a를 참조하여, 상부 스토퍼 층(66) 상에 상부 층간 절연층(64)을 형성하고, 상부 층간 절연층(64)을 수직으로 관통하여 상부 전극(45)과 접촉 및 연결되는 상부 비아 플러그(43)를 형성하고, 및 상부 층간 절연층(64) 상에 상부 비아 플러그(43)와 접촉 및 연결되는 상부 배선 층(50)을 형성하는 것을 포함할 수 있다. 상부 층간 절연층(64)을 형성하는 것은 증착 공정 또는 산화 공정을 이용하여 기판(10) 상에 실리콘 산화물 층, 실리콘 질화물 층, 그 조합, 또는 기타 절연성 물질층을 형성하는 것을 포함할 수 있다. 상부 비아 플러그(43)를 형성하는 것은 사진 공정 및 식각 공정 등을 이용하여 상부 층간 절연층(64)을 관통하여 상부 전극(45)의 표면을 노출하는 상부 비아 홀을 형성하고, 및 증착 공정, 평탄화 공정, 도금 공정, 또는 다마신 공정을 이용하여 전도성 물질로 상부 비아 홀을 채우는 것을 포함할 수 있다. 상부 배선 층(50)을 형성하는 것은 증착 공정, 사진 공정, 식각 공정, 또는 다마신(damascene) 공정 등을 이용하여 상부 층간 절연층(64) 및 상부 비아 플러그(43) 상에 수평으로 연장하는 라인 형태의 전도성 물질 패턴을 형성하는 것을 포함할 수 있다. 상부 배선 층(50)과 하부 배선 층(20)은 서로 수직하는 방향으로 연장할 수 있다.
도 7a 및 7b는 본 발명의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법을 설명하는 종단면도 및 상면도이다. 도 7a 및 7b를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법은 도 6a 내지 6e를 참조하여 설명된 공정들을 진행한 후, 시냅스(30), 하부 전극(25), 및 상부 전극(45)의 노출된 측벽들 상에 측벽 스페이서들(68)을 형성하는 것을 포함할 수 있다. 측벽 스페이서들(68)을 형성하는 것은 증착 공정 등을 수행하여 실리콘 질화물 같은 절연층을 얇게 형성하는 것을 포함할 수 있다.
이후, 도 6f를 참조하여 설명된 공정들을 수행하여 측벽 스페이서들(68) 사이에 중간 층간 절연층(40)을 채우고, 표면을 평탄화한 후, 상부 스토퍼 층(66)을 형성하고, 및 도 2b를 참조하여, 상부 스토퍼 층(66) 상에 상부 층간 절연층(64)을 형성하고, 상부 층간 절연층(64)을 수직으로 관통하여 상부 전극(45)과 접촉 및 연결되는 상부 비아 플러그(43)를 형성하고, 및 상부 층간 절연층(64) 상에 상부 비아 플러그(43)와 접촉 및 연결되는 상부 배선 층(50)을 형성하는 것을 포함할 수 있다.
도 8a 내지 8e는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법을 설명하는 종단면도들이다. 도 8a를 참조하면, 상기 방법은 도 6a 내지 6c를 참조하여 설명된 공정들을 수행한 후, 시냅스(30)의 상면 및 측면들 상에 전면적으로 희생 층(48)을 컨포멀하게 형성하는 것을 포함할 수 있다. 희생 층(48)을 형성하는 것은 증착 공정을 수행하여 실리콘 질화물처럼 시냅스 층들(32-34) 및 실리콘 산화물과 식각 선택비를 갖는 물질을 형성하는 것을 포함할 수 있다.
도 8b를 참조하면, 상기 방법은 희생 층(48)을 부분적으로 제거하는 에치-백 공정을 수행하여 시냅스(30)의 측벽들 상에 희생 패턴들(48P)을 형성하는 것을 포함할 수 있다.
도 8c를 참조하면, 상기 방법은 희생 패턴들(48P) 사이를 채우는 중간 층간 절연층(40)을 형성하는 것을 포함할 수 있다.
도 8d를 참조하면, 상기 방법은 희생 패턴들(48P)을 선택적으로 제거하여 트렌치들(T)을 형성하는 것을 포함할 수 있다.
도 8e를 참조하면, 상기 방법은 트렌치들(T) 내에 전도성 물질을 채워 하부 전극(25) 및 상부 전극(45)을 형성하고, 도 6e를 참조하여 설명된 공정을 수행하여 시냅스(30), 하부 전극(25), 및 상부 전극(45)을 상면도에서 섬 모양으로 분리하고, 및 상부 스토퍼 층(66)을 형성하는 것을 포함할 수 있다.
이후, 상기 방법은 도 2a를 참조하여, 상부 스토퍼 층(66) 상에 상부 층간 절연층(64)을 형성하고, 상부 층간 절연층(64)을 수직으로 관통하여 상부 전극(45)과 접촉 및 연결되는 상부 비아 플러그(43)를 형성하고, 및 상부 층간 절연층(64) 상에 상부 비아 플러그(43)와 접촉 및 연결되는 상부 배선 층(50)을 형성하는 것을 포함할 수 있다.
도 9a 및 9b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법을 설명하는 종단면도들이다. 도 9a를 참조하면, 상기 방법은 도 6a 및 6b를 참조하여 설명된 공정들을 수행하되, 상부 시냅스 층(34) 상에 캡핑 층(36)을 더 형성하는 것을 포함할 수 있다.
도 9b를 참조하면, 상기 방법은 도 6c 내지 6f를 참조하여 설명된 공정들을 수행하여 캡핑 층(36)을 포함하는 시냅스(30), 하부 전극(25), 상부 전극(45), 중간 층간 절연층(40), 및 상부 스토퍼 층(66)을 형성하는 것을 포함할 수 있다. 이후, 상기 방법은 도 2c를 참조하여, 상부 층간 절연층(64), 상부 비아 플러그(43), 및 상부 배선 층(50)을 형성하는 것을 포함할 수 있다.
도 10a 및 10b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법을 설명하는 종단면도들이다. 도 10a를 참조하면, 상기 방법은 기판(10) 상에 표면 절연층(12)을 형성하고, 표면 절연층(12) 상에 하부 배선 층들(20)을 형성하고, 및 하부 배선 층들(20) 사이에 하부 층간 절연층(14)을 채우는 것을 포함할 수 있다.
도 10b를 참조하면, 상기 방법은 하부 배선 층들(20) 상에 시냅스들(30)을 형성하고, 및 중간 층간 절연층(40)을 형성하는 것을 포함할 수 있다. 이후, 도 2d를 참조하여, 상기 방법은 상부 배선 층(50)을 형성하는 것을 포함할 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법을 설명하는 종단면도이다. 도 11을 참조하면, 상기 방법은 도 10a 및 10b를 참조하여 설명된 공정들을 수행하여 시냅스들(30)을 형성하고, 시냅스들(30)의 측면들 상에 측벽 스페이서(68)를 형성하고, 및 측벽 스페이서들(68) 사이에 중간 층간 절연층(40)을 형성하는 것을 포함할 수 있다. 이후, 도 2e를 참조하여, 시냅스들(30) 상에 상부 배선 층(50)을 형성하는 것을 포함할 수 있다.
도 12a 및 12b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 12a를 참조하면, 상기 방법은 기판(10) 상에 표면 절연층(12)을 형성하고, 표면 절연층(12) 상에 하부 배선 층들(20)을 형성하고, 하부 배선 층들(20)을 덮는 하부 층간 절연층(14)을 형성하고, 및 하부 층간 절연층(14)을 수직으로 관통하여 하부 배선 층들(20)과 연결된 하부 비아 플러그들(23)을 형성하는 것을 포함할 수 있다.
도 12b를 참조하면, 상기 방법은 증착 공정, 사진 공정, 및 식각 공정을 수행하여 상부 전극들(25), 시냅스들(30), 상부 전극들(45)을 형성하고, 및 증착 공정 또는 필링 공정을 수행하여 시냅스들(30) 사이에 중간 층간 절연층(40)을 형성하는 것을 포함할 수 있다. 이후, 도 2f를 참조하면, 상기 방법은 상부 전극들(45) 및 중간 층간 절연층(40) 상에 상부 층간 절연층(64)을 형성하고, 상부 층간 절연층(64)을 수직으로 관통하여 상부 전극들(45)과 연결된 상부 비아 플러그들(43)을 형성하고, 및 상부 비아 플러그들(43) 및 상부 층간 절연층(64) 상에 상부 배선 층(50)을 형성하는 것을 포함할 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 형성하는 방법을 설명하는 종단면도이다. 도 13을 참조하면, 상기 방법은 도 11a 및 11b를 참조하여 설명된 공정들을 수행하여 하부 전극들(25), 시냅스들(30), 및 상부 전극들(45)을 형성하고, 하부 전극들(25), 시냅스들(30), 및 상부 전극들(45)의 측면들 상에 측벽 스페이서(68)를 형성하고, 및 측벽 스페이서들(68) 사이에 중간 층간 절연층(40)을 형성하는 것을 포함할 수 있다. 이후, 도 2g를 참조하여, 상부 전극들(45) 상에 상부 층간 절연층(64)을 형성하고, 상부 비아 플러그들(43)을 형성하고, 및 상부 배선 층(50)을 형성하는 것을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 블록다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. 중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다.
상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다.
메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다.
통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다.
출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.
입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다.
아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다.
뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
12: 표면 절연층
14: 하부 층간 절연층 16: 하부 스토퍼 층
20: 하부 배선 층 23: 하부 비아 플러그
25: 하부 전극 30: 시냅스
31: 최하부 시냅스 층 32: 하부 시냅스 층
33: 중간 시냅스 층 34: 상부 시냅스 층
35: 최상부 시냅스 층 36: 캡핑 층
40: 중간 층간 절연층 43: 상부 비아 플러그
45: 상부 전극 48: 희생 층
64: 상부 층간 절연층 66: 상부 스토퍼 층
68: 측벽 스페이서 50: 상부 배선 층
14: 하부 층간 절연층 16: 하부 스토퍼 층
20: 하부 배선 층 23: 하부 비아 플러그
25: 하부 전극 30: 시냅스
31: 최하부 시냅스 층 32: 하부 시냅스 층
33: 중간 시냅스 층 34: 상부 시냅스 층
35: 최상부 시냅스 층 36: 캡핑 층
40: 중간 층간 절연층 43: 상부 비아 플러그
45: 상부 전극 48: 희생 층
64: 상부 층간 절연층 66: 상부 스토퍼 층
68: 측벽 스페이서 50: 상부 배선 층
Claims (20)
- 프리-시냅틱 뉴런;
상기 프리-시냅틱 뉴런으로부터 로우 방향으로 연장하는 로우 라인;
포스트-시냅틱 뉴런;
상기 포스트-시냅틱 뉴런으로부터 컬럼 방향으로 연장하는 컬럼 라인; 및
상기 로우 라인과 상기 컬럼 라인의 교차점 상의 시냅스를 포함하고,
상기 시냅스는:
제1 카본 나노 튜브를 포함하는 제1 시냅스 층;
상기 제1 카본 나노 튜브와 다른 제2 카본 나노 튜브를 포함하는 제2 시냅스 층; 및
상기 제1 카본 나노 튜브 및 상기 제2 카본 나노 튜브와 다른 제3 카본 나노 튜브를 포함하는 제3 시냅스 층을 포함하는 뉴로모픽 소자.
- 제1항에 있어서,
상기 제1 카본 나노 튜브는 평균적으로 제1 길이를 갖고,
상기 제2 카본 나노 튜브는 평균적으로 상기 제1 길이보다 긴 제2 길이를 갖고, 및
상기 제3 카본 나노 튜브는 평균적으로 상기 제2 길이보다 긴 제3 길이를 갖는 뉴로모픽 소자.
- 제1항에 있어서,
상기 제1 카본 나노 튜브는 평균적으로 제1 직경을 갖고,
상기 제2 카본 나노 튜브는 평균적으로 상기 제1 직경보다 큰 제2 직경을 갖고, 및
상기 제3 카본 나노 튜브는 평균적으로 상기 제2 직경보다 큰 제3 직경을 갖는 뉴로모픽 소자.
- 제1항에 있어서,
상기 제1 카본 나노 튜브는 단일 벽 나노 튜브를 포함하고,
상기 제2 카본 나노 튜브는 이중 벽 나노 튜브를 포함하고, 및
상기 제3 카본 나노 튜브는 다중 벽 나노 튜브를 포함하는 뉴로모픽 소자.
- 제1항에 있어서,
상기 시냅스는 상기 제1 내지 제3 시냅스 층 상의 캡핑 층을 더 포함하고,
상기 수평 카본 나노 튜브는 수평적으로 조밀하게 정렬된 뉴로모픽 소자. - 제5항에 있어서,
상기 수평 카본 나노 튜브는 상기 제3 카본 나노 튜브보다 긴 길이를 갖는 뉴로모픽 소자.
- 제1항에 있어서,
상기 시냅스는 상기 제1 내지 제3 카본 나노 튜브들과 다른 제4 카본 나노 튜브를 포함하는 제4 시냅스 층, 및
상기 제1 내지 제4 카본 나노 튜브들과 다른 제5 카본 나노 튜브들을 포함하는 제5 시냅스 층을 더 포함하는 뉴로모픽 소자.
- 하부 전극;
상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이의 시냅스를 포함하고,
상기 시냅스는 제1 카본 나노 튜브를 포함하는 하부 시냅스 층;
제2 카본 나노 튜브를 포함하는 중간 시냅스 층; 및
제3 카본 나노 튜브를 포함하는 상부 시냅스 층을 포함하는 뉴로모픽 소자.
- 제8항에 있어서,
상기 제2 카본 나노 튜브는 상기 제1 카본 나노 튜브보다 길고, 및
상기 제3 카본 나노 튜브는 상기 제2 카본 나노 튜브보다 긴 뉴로모픽 소자.
- 제8항에 있어서,
상기 제2 카본 나노 튜브는 상기 제1 카본 나노 튜브보다 큰 직경을 갖고, 및
상기 제3 카본 나노 튜브는 상기 제2 카본 나노 튜브보다 큰 직경을 갖는 뉴로모픽 소자.
- 제8항에 있어서,
상기 제1 카본 나노 튜브는 단일 벽 나노 튜브를 포함하고,
상기 제2 카본 나노 튜브는 이중 벽 나노 튜브를 포함하고, 및
상기 제3 카본 나노 튜브는 다중 벽 나노 튜브를 포함하는 뉴로모픽 소자.
- 제8항에 있어서,
상기 시냅스는 상기 상부 시냅스 층 상의 캡핑 층을 더 포함하고,
상기 캡핑 층은 수평적으로 조밀하게 정렬된 카본 나노 튜브를 포함하는 뉴로모픽 소자.
- 제12항에 있어서,
상기 제4 카본 나노 튜브는 상기 제3 카본 나노 튜브보다 긴 뉴로모픽 소자.
- 제8항에 있어서,
하부 배선 층;
상기 하부 배선 층과 상기 하부 전극을 연결하는 하부 비아 플러그;
상부 배선 층; 및
상기 상부 배선 층과 상기 상부 전극을 연결하는 상부 비아 플러그를 더 포함하는 뉴로모픽 소자.
- 제14항에 있어서,
상기 하부 배선 층과 상기 상부 배선 층은 상면도에서 서로 수직하는 방향으로 연장하는 뉴로모픽 소자. - 제8항에 있어서,
상기 하부 시냅스 층, 상기 중간 시냅스 층, 및 상기 상부 시냅스 층의 측벽들 상의 측벽 스페이서를 더 포함하고,
상기 측벽 스페이서는 절연물을 포함하는 뉴로모픽 소자.
- 제16항에 있어서,
상기 측벽 스페이서는 상기 하부 전극 및 상기 상부 전극의 외측면들 상에도 형성되는 뉴로모픽 소자.
- 제8항에 있어서,
상기 하부 전극은 상기 하부 시냅스 층, 상기 중간 시냅스 층, 및 상기 상부 시냅스 층의 제1 측면들과 접촉하고, 및
상기 상부 전극은 상기 하부 시냅스 층, 상기 중간 시냅스 층, 및 상기 상부 시냅스 층의 제2 측면들과 접촉하는 뉴로모픽 소자.
- 프리-시냅틱 뉴런;
상기 프리-시냅틱 뉴런으로부터 로우 방향으로 연장하는 로우 라인;
포스트-시냅틱 뉴런;
상기 포스트-시냅틱 뉴런으로부터 컬럼 방향으로 연장하는 컬럼 라인; 및
상기 로우 라인과 상기 컬럼 라인의 교차점 상의 시냅스를 포함하고,
상기 시냅스는:
상대적으로 쉽게 저저항성으로 변화하는 제1 시냅스 층;
상기 제1 시냅스 층보다 어렵게 저저항성으로 변화하는 제2 시냅스 층; 및
상기 제2 시냅스 층보다 어렵게 저저항성으로 변화하는 제3 시냅스 층을 포함하는 뉴로모픽 소자.
- 제19항에 있어서,
상기 제1 시냅스 층은 상대적으로 어렵게 고저항성으로 변화하고,
상기 제2 시냅스 층은 상기 제1 시냅스 층보다 쉽게 고저항성으로 변화하고, 및
상기 제3 시냅스 층은 상기 제2 시냅스 층보다 쉽게 고저항성으로 변화하는 뉴로모픽 소자.
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