KR100713936B1 - 상변환 기억 소자 및 그의 제조방법 - Google Patents

상변환 기억 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR100713936B1
KR100713936B1 KR1020060034097A KR20060034097A KR100713936B1 KR 100713936 B1 KR100713936 B1 KR 100713936B1 KR 1020060034097 A KR1020060034097 A KR 1020060034097A KR 20060034097 A KR20060034097 A KR 20060034097A KR 100713936 B1 KR100713936 B1 KR 100713936B1
Authority
KR
South Korea
Prior art keywords
film
interlayer insulating
insulating film
contact hole
forming
Prior art date
Application number
KR1020060034097A
Other languages
English (en)
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060034097A priority Critical patent/KR100713936B1/ko
Priority to US11/648,320 priority patent/US7589342B2/en
Application granted granted Critical
Publication of KR100713936B1 publication Critical patent/KR100713936B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/90—Bulk effect device making
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/943—Information storage or retrieval using nanostructure

Abstract

본 발명은 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판; 상기 제1콘택홀의 하단부를 매립하는 콘택플러그; 상기 콘택플러그 상에 제1층간절연막 높이로 형성된 촉매막; 상기 촉매막을 포함한 제1층간절연막 상에 형성되고 촉매막을 노출시키는 제2콘택홀을 갖는 제2층간절연막; 상기 촉매막과 콘택하도록 제2콘택홀의 하단부에 형성된 하부전극용 탄소나노튜브; 상기 탄소나노튜브와 콘택하도록 탄소나노튜브 및 제2콘택홀 주위의 제2층간절연막 부분 상에 형성된 상변환막; 및 상기 상변환막 상에 형성된 상부전극;을 포함하는 것을 특징으로 한다.

Description

상변환 기억 소자 및 그의 제조방법{Phase change RAM device and method of manufacturing the same}
도 1은 종래의 상변환 기억 소자를 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 상변환 기억 소자를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 제2실시예에 따른 상변환 기억 소자를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4 및 도 5는 본 발명의 제3 및 제4실시예에 따른 상변환 기억 소자를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체기판 ILD1 : 제1층간절연막
H1 : 제1콘택홀 21 : 베리어막
22 : 콘택플러그 23 : 촉매막
ILD2 : 제2층간절연막 H2 : 제2콘택홀
24 : 탄소나노튜브 25 : 상변환막
26 : 상부전극 30 : 측벽절연막
본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 하부전극 물질로 탄소나노튜브를 적용한 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있 고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변환 기억 소자(Phase Change RAM)가 제안되었다.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류에 의해 발생하는 열, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이러한 상변환 기억 소자에서 상변환막이 결정질 상태에서 비정질 상태로 되는 것을 리세트(reset)라고 하고, 반대로 비정질 상태에서 결정질 상태로 되는 것을 세트(set)라고 하는데, 소비 전력 및 동작 속도 측면에서 상기 리세트/세트(프로그래밍)를 위한 전류의 크기는 낮을수록 좋다. 따라서, 상변환막과 하부전극과의 접촉 면적을 가능한 작게 만들어줌으로써, 상변화에 필요한 전류를 낮추어야 한다. 이에, 종래에는 일반적으로 하부전극을 플러그 형태로 형성하고 그 직경을 가능한 감소시킴으로써 하부전극과 상변환막간의 접촉 면적을 줄여주고 있다.
그런데, 종래에 하부전극용 도전막 물질로 주로 사용한 TiN과 같은 질화물계 금속막의 경우, 직경이 40nm 이하인 플러그형 하부전극으로 형성될 경우 좁은 접촉계면에서의 높은 전류 밀도(약 108A/㎠ 정도)를 견디지 못하고 그 특성이 열화되는 문제가 있다.
이에, 최근에는 탄소화합물중 내부가 빈 봉상 구조를 가지며 전기 전도성이 매우 우수한 탄소나노튜브(carbon nano tube : CNT)라는 물질이 새로운 하부전극용 도전 물질로서 제안되었고, 그에 대한 연구가 이루어지고 있다.
상기 탄소나노튜브는 구리의 수백배에 달하는 전기 전도성을 가지며, 구리의 15배에 달하는 열전도도를 가질 뿐만 아니라, 표면 산란(surface scattering)이나 입계 산란(grain boundary scattering)이 전혀 발생하지 않는다. 그러므로, 상기 탄소나노튜브를 플러그형 하부전극 물질로 적용하면, 직경 40nm 이하의 좁은 접촉 계면에서도 높은 전류 밀도로 인한 특성 열화의 문제점 없이 동작 속도가 매우 빠르고 소비 전력이 작은 상변환 기억 소자를 구현할 수 있다.
이하에서는, 도 1을 참조하여 탄소나노튜브를 하부전극 물질로 적용한 기재안된 상변환 기억 소자에 대해서 설명하도록 한다.
도 1은 종래 기술에 따른 상변환 기억 소자의 단면도이다.
도 1을 참조하면, 종래의 상변환 기억 소자는 반도체기판(10) 상에 형성된 제1층간절연막(ILD1)의 제1콘택홀(H1) 내에 베리어막(11)을 포함한 콘택플러그(12)가 형성되고, 상기 제1층간절연막(ILD1) 상에 콘택플러그(12)와 콘택하는 도전패 턴(13) 및 제2층간절연막(ILD2)이 형성된다.
여기서, 상기 도전패턴(13)은 이후 탄소나노튜브의 성장시 촉매막으로 기능하며, 다마신(damascene) 공정으로 형성하는데, 이와 같이 다마신 공정으로 도전패턴(13)을 형성하는 이유는 후속에 증착될 제3층간절연막의 두께 균일성을 확보하기 위함이다. 만약, 상기 도전패턴(13)을 다마신 공정이 아닌 일반적인 패터닝 방식으로 형성하게 되면, 도전패턴(13)을 덮도록 제1층간절연막(ILD1) 상에 다른 층간절연막을 형성한 후, CMP(chemical mechanical polishing) 공정으로 그 표면을 평탄화시켜야 하는데, CMP 공정시의 연마 속도는 웨이퍼의 지역에 따라 균일하지 못하므로 층간절연막의 두께 균일성을 확보하기 어렵다. 그에 따라, 하부전극용 콘택홀의 크기를 균일하게 만들 수 없고 소자 특성이 불균일해지게 된다.
계속해서, 상기 제2층간절연막(ILD2) 상에는 제3층간절연막(ILD3)이 균일한 두께로 증착되고, 제3층간절연막(ILD3) 내에는 도전패턴(13)을 노출시키는 제2콘택홀(H2)이 형성된다. 그리고, 탄소나노튜브 재질의 하부전극(14)이 상기 제2콘택홀(H2)의 하단부를 매립하고 있으며, 상변환막(15)이 제2콘택홀(H2)의 상단부를 매립함과 아울러 제2콘택홀(H2) 주위의 제3층간절연막(ILD3) 부분 상에도 위치하도록 형성된다. 상기 상변환막(15) 상에는 상부전극(16)이 형성된다.
한편, 도시하지는 않았지만, 도 1에서 하부전극(14)의 지름을 제2콘택홀(H2)의 지름 보다 작게하고 하부전극(14)과 제3층간절연막(ILD3) 사이의 공간에 다공성의 측벽절연막을 개재시킨 구조와 상기 측벽절연막을 개재시킨 상태에서 하부전극(14)의 높이를 제2콘택홀(H2)의 높이와 동일하게 한 구조도 제안되었으며. 여기 서, 상기 다공성의 측벽절연막은 하부전극으로부터 층간절연막으로 열이 방출되는 것을 억제하여 상변환막의 상변환을 용이하게 한다.
이와 같이, 하부전극을 탄소나노튜브로 형성하면, 탄소나노튜브의 전류 밀도 내성이 매우 우수한 것과 관련하여, 소비 전력이 낮고 동작 속도가 빠른 상변환 기억 소자를 제조할 수 있다.
그러나, 전술한 종래 기술에서는 제1층간절연막(ILD1) 상에 콘택플러그(12)와 콘택하는 도전패턴(13) 및 제2층간절연막(ILD2)을 별도로 형성해 주어야 하므로 소자의 전체적인 높이가 높아질 뿐만 아니라 공정이 다소 번거로워진다는 문제점이 있다.
특히, 상기 도전패턴(13) 및 제2층간절연막(ILD2)은 제3층간절연막(ILD3)의 두께 균일성이 확보되도록 다마신 공정으로 형성해야 하므로 공정적인 부담이 적지 않다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 플러그형 하부전극 물질로서 저저항의 탄소나노튜브를 적용함에 있어서 촉매막 역할을 하는 도전패턴의 형성에 따른 소자의 높이 증가 및 공정의 복잡화 등의 문제를 개선할 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1콘택홀을 갖는 제1층간 절연막이 형성된 반도체기판; 상기 제1콘택홀의 하단부를 매립하는 콘택플러그; 상기 콘택플러그 상에 제1층간절연막 높이로 형성된 촉매막; 상기 촉매막을 포함한 제1층간절연막 상에 형성되고 촉매막을 노출시키는 제2콘택홀을 갖는 제2층간절연막; 상기 촉매막과 콘택하도록 제2콘택홀의 하단부에 형성된 하부전극용 탄소나노튜브; 상기 탄소나노튜브와 콘택하도록 탄소나노튜브 및 제2콘택홀 주위의 제2층간절연막 부분 상에 형성된 상변환막; 및 상기 상변환막 상에 형성된 상부전극;을 포함하는 것을 특징으로 하는 상변환 기억 소자를 제공한다.
여기서, 상기 탄소나노튜브는 제2콘택홀의 지름과 동일 지름으로 형성되거나, 또는, 제2콘택홀의 지름 보다 작은 지름으로 형성된다.
상기 탄소나노튜브가 제2콘택홀의 지름 보다 작은 지름으로 형성된 경우, 상기 탄소나노튜브와 제2층간절연막 사이에 개재된 측벽절연막을 더 포함한다. 상기 측벽절연막은 탄소나노튜브와 동일 높이로 형성되거나, 또는, 제2콘택홀과 동일 높이로 형성된다.
상기 측벽절연막은 제2층간절연막 보다 기공률이 높은 다공성 물질로 형성된다.
상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성된다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판; 상기 제1콘택홀의 하단부를 매립하는 콘택플러그; 상기 콘택플러그 상에 제1층간절연막의 높이로 형성된 촉매막; 상기 촉매막 과 콘택플러그를 포함한 제1층간절연막 상에 형성되고 촉매막을 노출시키는 제2콘택홀을 갖는 제2층간절연막; 상기 촉매막과 콘택하도록 제2콘택홀 내에 형성되고, 제2콘택홀 보다 작은 지름을 가지며 제2층간절연막과 동일한 높이를 갖는 하부전극용 탄소나노튜브; 상기 탄소나노튜브와 제2층간절연막 사이에 개재된 측벽절연막; 상기 탄소나노튜브와 콘택하도록 제2층간절연막 상에 형성된 상변환막; 및 상기 상변환막 상에 형성된 상부전극;을 포함하는 것을 특징으로 하는 상변환 기억 소자를 제공한다.
여기서, 상기 측벽절연막은 제2층간절연막 보다 기공률이 높은 다공성 물질로 형성된다.
상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성된다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명의 상변환 기억 소자의 제조방법은, 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판을 마련하는 단계; 상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계; 상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계; 상기 촉매막을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 촉매막을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀의 하단부를 매립하도록 촉매막 상에 하부전극용 탄소나노튜브를 형성하는 단계; 상기 탄소나노튜브 및 제2층간절연막 상에 제2콘택홀을 매립하도록 상변환물질막을 형성하는 단계; 상기 상변환물질막 상에 도전막을 형성하는 단계; 및 상기 도전막과 상변환물 질막을 식각하여 탄소나노튜브와 콘택하는 상변환막과 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
여기서, 상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계는, 상기 제1콘택홀 표면 및 제1층간절연막 상에 베리어막을 형성하는 단계; 상기 베리어막 상에 제1콘택홀을 매립하도록 도전막을 형성하는 단계; 상기 도전막을 베리어막이 노출될때까지 식각하는 단계; 상기 제1층간절연막 상에 형성된 베리어막 부분 및 제1콘택홀 상단의 베리어막 부분을 식각하는 단계; 및 상기 제1콘택홀 상단의 도전막 부분을 베리어막 높이로 식각하는 단계;를 포함한다.
상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계는, 상기 콘택플러그를 포함한 층간절연막 상에 제1콘택홀을 매립하도록 촉매물질막을 형성하는 단계; 및 상기 촉매물질막을 제1층간절연막이 노출될때까지 CMP하는 단계;를 포함할 수 있다.
상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변환 기억 소자의 제조방법은, 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판을 마련하는 단계; 상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계; 상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계; 상기 촉매막을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 촉매막을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀의 하단부에 제2콘택홀 보다 작은 지름을 갖는 하부전극용 탄소나노튜브를 형성하는 단계; 상기 탄소나노튜브와 제2층간절연막 사이에 측벽절연막을 형성하는 단계; 상기 측벽절연막, 탄소나노튜브 및 제2층간절연막 상에 제2콘택홀을 매립하도록 상변환물질막을 형성하는 단계; 상기 상변환물질막 상에 도전막을 형성하는 단계; 및 상기 도전막과 상변환물질막을 식각하여 탄소나노튜브와 콘택하는 상변환막과 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
여기서, 상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계는, 상기 제1콘택홀 표면 및 제1층간절연막 상에 베리어막을 형성하는 단계; 상기 베리어막 상에 제1콘택홀을 매립하도록 도전막을 형성하는 단계; 상기 도전막을 베리어막이 노출될때까지 식각하는 단계; 상기 제1층간절연막 상에 형성된 베리어막 부분 및 제1콘택홀 상단의 베리어막 부분을 식각하는 단계; 및 상기 제1콘택홀 상단의 도전막 부분을 베리어막 높이로 식각하는 단계;를 포함한다.
상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계는, 상기 콘택플러그를 포함한 층간절연막 상에 제1콘택홀을 매립하도록 촉매물질막을 형성하는 단계; 및 상기 촉매물질막을 제1층간절연막이 노출될때까지 CMP하는 단계;를 포함할 수 있다.
상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성한다.
상기 측벽절연막은 제2층간절연막 보다 기공률이 높은 다공성 물질로 형성한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변환 기억 소자의 제조방법은, 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판을 마련하는 단계; 상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계; 상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계; 상기 촉매막을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 촉매막을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀의 하단부에 제2콘택홀 보다 작은 지름을 갖는 하부전극용 탄소나노튜브를 형성하는 단계; 상기 탄소나노튜브와 제2층간절연막 사이의 공간을 매립하도록 결과물 상에 절연막을 형성하는 단계; 상기 절연막과 일부 두께의 제2층간절연막을 탄소나노튜브가 노출될때까지 CMP하여 탄소나노튜브와 제2층간절연막의 높이를 동일하게 함과 아울러 그들 사이에 측벽절연막을 잔류시키는 단계; 상기 측벽절연막, 탄소나노튜브 및 제2층간절연막 상에 상변환물질막과 도전막을 차례로 형성하는 단계; 및 상기 도전막과 상변환물질막을 식각하여 탄소나노튜브와 콘택하는 상변환막과 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
여기서, 상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계는, 상기 제1콘택홀 표면 및 제1층간절연막 상에 베리어막을 형성하는 단계; 상기 베리어막 상에 제1콘택홀을 매립하도록 도전막을 형성하는 단계; 상기 도전막을 베리어막이 노출될때까지 식각하는 단계; 상기 제1층간절연막 상에 형성된 베리어막 부분 및 제1콘택홀 상단의 베리어막 부분을 식각하는 단계; 및 상기 제1콘택홀 상단의 도전막 부분을 베리어막 높이로 식각하는 단계;를 포함한다.
상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계는, 상기 콘택플러그를 포함한 층간절연막 상에 제1콘택홀을 매립하도록 촉매물질막을 형성하는 단계; 및 상기 촉매물질막을 제1층간절연막이 노출될때까지 CMP하는 단계;를 포함할 수 있다.
상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성한다. ,
상기 측벽절연막은 제2층간절연막 보다 기공률이 높은 다공성 물질로 형성한다.
상기 절연막과 일부 두께의 제2층간절연막을 탄소나노튜브가 노출될때까지 CMP하는 단계 후, 그리고, 상기 상변환물질막과 도전막을 차례로 형성하는 단계 전, 상기 탄소나노튜브의 상단부 일부 두께를 식각하는 단계를 더 포함할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2 내지 도 5은 본 발명의 제1 내지 제4실시예에 따른 상변환 기억 소자들을 도시한 단면도들이다.
도 2는 본 발명의 제1실시예에 따른 상변환 기억 소자의 단면도로서, 이를 참조하면, 본 발명의 상변환 기억 소자는 제1콘택홀(H1)을 갖는 제1층간절연막(ILD1)이 형성된 반도체기판(20)과, 상기 제1콘택홀(H1)의 하단부를 매립하며 베리어막(21)을 포함하는 콘택플러그(22)와, 상기 콘택플러그(22) 상에 제1층간절연 막(ILD1) 높이로 형성되어 제1콘택홀(H1)을 매립하는 촉매막(23)과, 상기 촉매막(23)을 포함한 제1층간절연막(ILD1) 상에 형성되고 촉매막(23)을 노출시키는 제2콘택홀(H2)을 갖는 제2층간절연막(ILD2)과, 상기 촉매막(23)과 콘택하도록 제2콘택홀(H2)의 하단부에 형성된 하부전극용 탄소나노튜브(24)와, 상기 탄소나노튜브(24)와 콘택하도록 탄소나노튜브(24) 및 제2콘택홀(H2) 주위의 제2층간절연막(ILD2) 부분 상에 형성된 상변환막(25)과, 상기 상변환막(25) 상에 형성된 상부전극(26)을 포함한다.
여기서, 상기 탄소나노튜브(24)는 도 2에 도시된 바와 같이 제2콘택홀(H2)의 지름과 동일 지름으로 형성될 수 있고, 또는, 도 3에 도시된 바와 같이 제2콘택홀(H2)의 지름 보다 작은 지름으로 형성될 수도 있는데, 이 같이, 상기 탄소나노튜브(24)가 제2콘택홀(H2)의 지름 보다 작은 지름으로 형성되는 경우 탄소나노튜브(24)와 제2층간절연막(H2) 사이의 공간에는 측벽절연막(30)이 개재된다.
이때, 상기 측벽절연막(30)은 도 3에 도시된 바와 같이 탄소나노튜브(24)와 동일 높이로 형성될 수 있고, 또는, 도 4에 도시된 바와 같이 제2층간절연막(ILD2)과 동일 높이, 즉, 제2콘택홀(H2)과 동일 높이로 형성될 수도 있다.
한편, 상기 촉매막(23)은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성되어 탄소나노튜브(24)의 성장을 위한 촉매제로 기능하고, 상기 측벽절연막(30)은 제2층간절연막(ILD2) 보다 기공률이 높은 다공성 물질로 형성되어 탄소나노튜브(24)에서 제2층간절연막(ILD2)을 통해 열이 방출되는 것을 억제하는 역할을 한다.
앞서 설명한 도 3 및 도 4는 각각 본 발명의 제2실시예 및 제3실시예에 따른 상변환 기억 소자의 단면도이다.
도 5는 본 발명의 제4실시예에 따른 상변환 기억 소자의 단면도로서, 이를 참조하면, 본 발명의 제4실시예에 따른 상변환 기억 소자는, 탄소나노튜브(24)와 측벽절연막(30) 및 제2층간절연막(ILD2)이 모두 동일한 높이를 가진다는 것을 제외하고는 기본적으로는 도 3을 참조하여 설명한 소자와 같은 구조를 가진다. 촉매막(23)과 측벽절연막(30)의 재질 또한 전술한 도 3의 그것과 동일하다.
이하에서는, 도 2 내지 도 5와 같은 구조를 갖는 본 발명의 상변환 기억 소자들의 제조방법을 설명하도록 한다.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 상변환 기억 소자(도 2)의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부구조물(미도시)을 구비한 반도체기판(20) 상에 제1층간절연막(ILD1)을 형성하고, 상기 제1층간절연막(ILD1)의 소정 부분을 식각하여 제1콘택홀(H1)을 형성한다.
그런 다음, 상기 제1콘택홀(H1) 표면 및 제1층간절연막(ILD1) 상에 TiN과 같은 베리어막(21)을 형성하고, 이어서, 상기 베리어막(21) 상에 제1콘택홀(H1)을 매립하도록 W과 같은 도전막(22a)을 형성한다.
도 2b를 참조하면, 상기 도전막(22a)을 베리어막(21)이 노출될때까지 N2와 SF6를 포함하는 식각가스를 사용해서 식각한다. 이때, 상기 제1콘택홀(H1) 상단의 도전막(22a) 부분도 일정 두께 손실된다.
도 2c를 참조하면, 상기 제1층간절연막(ILD1) 상에 형성된 베리어막(21) 부분 및 제1콘택홀(H1) 상단의 베리어막(21) 부분을 BCl3와 Cl2를 포함하는 식각 가스를 사용해서 식각한다. 이때, 도전막(22a)은 잔류되는 베리어막(21)의 높이 보다 다소 높은 높이를 갖는다.
도 2d를 참조하면, 상기 잔류된 베리어막(21) 보다 돌출되어 있는 도전막 부분을 N2와 SF6를 포함하는 식각가스를 사용해서 베리어막(21) 높이로 미소 식각함으로써, 베리어막(21)과 도전막이 제1콘택홀(H1) 내에서 거의 평탄한 상태가 되도록 한다. 도면부호 22는 상기 도전막의 식각을 통해 제1콘택홀(H1)의 하단부에 잔류시킨 콘택플러그이다.
도 2e를 참조하면, 상기 베리어막(21)을 포함한 콘택플러그(22) 및 제1층간절연막(ILD1) 상에 제1콘택홀(H1)을 매립하도록 촉매물질막(23a)을 형성한다. 여기서, 상기 촉매물질막(23a)은 TiN, TiAlN, Co 또는 Ru와 같은 물질로 형성한다.
도 2f를 참조하면, 상기 촉매물질막을 제1층간절연막(ILD1)이 노출될때까지 CMP한다. 이로써, 상기 콘택플러그(22) 상에 제1층간절연막(ILD1) 높이의 촉매막(23)이 잔류되는데, 이 같이 형성한 촉매막(23)은 이후 탄소나노튜브의 성장을 위한 촉매 역할을 할 뿐 아니라 콘택플러그(22) 형성시 그 내부에 발생된 심(seam)으로 인한 문제 유발도 방지한다.
도 2g를 참조하면, 상기 촉매막(23)을 포함한 제1층간절연막(ILD1) 상에 제2층간절연막(ILD2)을 형성하고, 상기 제2층간절연막(ILD2)을 식각하여 촉매막(23)을 노출시키는 제2콘택홀(H2)을 형성한다.
그런 다음, 상기 제2콘택홀(H2)의 하단부를 매립하도록 촉매막(23) 상에 하부전극용 탄소나노튜브(24)를 형성한다. 여기서, 상기 탄소나노튜브(24)는 열 화학기상증착법, 플라즈마 화학기상증착법, 전자가속공면 화학기상증착법, 전기방전법 및 레이저 증착법 등의 공정으로 형성될 수 있으며, 공정 시간에 의해 촉매막(23) 상에 성장되는 탄소나노튜브(24)의 높이가 조절된다.
이때, 상기 제2콘택홀(H2)의 하단부를 매립하는 탄소나노튜브(24)는 처음부터 제2층간절연막(ILD2) 보다 낮은 높이로 탄소나노튜브막을 성장시킴으로써 형성할 수도 있고, 혹은, 탄소나노튜브막을 제2층간절연막(ILD2) 보다 높은 높이까지 형성한 후, 절연막의 증착, CMP 및 탄소나노튜브막에 대한 선택적 식각 공정을 거쳐 형성할 수도 있다.
도 2h를 참조하면, 상기 탄소나노튜브(24) 및 제2층간절연막(ILD2) 상에 제2콘택홀(H2)을 매립하도록 상변환물질막을 형성하고, 이어서, 상기 상변환물질막 상에 상부전극용 도전막을 형성한 후, 상기 상부전극용 도전막과 상변환물질막을 식각하여 탄소나노튜브(24)와 콘택하는 상변환막(25)과 상부전극(26)의 적층 패턴을 형성한다.
이후, 도시하지는 않았지만, 공지의 후속 공정을 차례로 수행하여 본 발명의 상변환 기억 소자를 제조한다.
이와 같은, 본 발명은 제2콘택홀(H2)의 하단부에 콘택플러그(22)를 형성하고, 콘택플러그(22) 상에 제2콘택홀(H2)의 높이로 촉매막(23)을 형성한 후, 상기 촉매막(23) 상에 하부전극용 탄소나노튜브(24)를 형성한다. 이 경우, 상기 제2콘택 홀(H2) 내에 형성된 촉매막(23)이 종래 기술에서의 도전패턴(13)과 유사한 역할을 수행하므로 다마신 공정을 통해 별도의 도전패턴을 형성해줄 필요가 없다.
따라서, 본 발명의 방법에 따르면 보다 단순한 공정으로 소비 전력이 적고 동작 속도가 빠르며, 전체적인 높이가 종래 보다 감소된 상변환 기억 소자를 제조할 수 있다.
한편, 도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 상변환 기억 소자(도 3)의 제조방법을 설명하기 위한 공정별 단면도이다. 여기서, 도 3a는 전술한 도 2a 내지 도 2f의 공정과 동일한 공정을 거쳐 형성된 기판 결과물이다.
도 3b를 참조하면, 도 3a와 같이 마련된 기판 결과물의 촉매막(23)의 중앙부 상에 제2콘택홀(H2) 보다 작은 지름을 가지며 제2층간절연막(ILD2) 보다 낮은 높이를 갖는 탄소나노튜브(24)를 형성한다. 이와 같은 탄소나노튜브(24)는 제2콘택홀(H2)의 측벽에 스페이서막을 형성한 다음 촉매막(23)으로부터 탄소나노튜브를 성장시킴으로써 형성될 수 있으며, 그 밖의 다른 방법으로도 형성될 수 있다.
도 3c를 참조하면, 상기 탄소나노튜브(24)와 제2층간절연막(ILD2) 사이의 공간을 매립하도록 결과물 상에 절연막(30')을 형성한다. 여기서, 상기 절연막(30')은 제2층간절연막(ILD2) 보다 기공률이 높은 다공성의 막으로 형성함이 바람직하다.
도 3d를 참조하면, 상기 절연막을 탄소나노튜브(24)가 노출될때까지 식각한다. 이로써, 탄소나노튜브(24)와 제2층간절연막(ILD2) 사이에는 탄소나노튜브(24) 높이의 측벽절연막(30)이 잔류된다.
도 3e를 참조하면, 상기 측벽절연막(30), 탄소나노튜브(24) 및 제2층간절연막(ILD2) 상에 상변환물질막과 상부전극용 도전막을 차례로 형성한 후, 상기 상부전극용 도전막과 상변환물질막을 식각하여 탄소나노튜브(24)와 콘택하는 상변환막(25)과 상부전극(26)의 적층 패턴을 형성한다.
이후, 도시하지는 않았지만, 공지의 후속 공정을 차례로 수행하여 본 발명의 상변환 기억 소자를 제조한다.
이와 같이 탄소나노튜브(24)를 제2콘택홀(H2) 보다 작은 지름을 갖도록 형성하고, 탄소나노튜브(24)와 제2층간절연막(ILD2) 사이에 다공성의 측벽절연막(30)을 개재시키면 탄소나노튜브(24)와 상변환막(25) 간의 접촉 면적을 더욱 감소시킬 수 있고, 아울러, 탄소나노튜브(24)로부터의 열방출을 억제할 수 있어서, 소비 전력을 더욱 감소시키고 동작 속도를 더욱 향상시킬 수 있다.
한편, 도시하지는 않았지만, 상기 도 3c와 같이 절연막(30')을 형성한 후, 절연막(30')과 일부 두께의 제2층간절연막(ILD2)을 탄소나노튜브(24)가 노출될때까지 CMP하면 탄소나노튜브(24)와 제2층간절연막(ILD2)의 높이가 동일해지고, 그들 사이에 그들과 같은 높이의 측벽절연막(30)을 잔류된다. 그 결과, 도 4와 같은 구조를 갖는 본 발명의 제3실시예에 따른 상변환 기억 소자가 제조된다.
그리고, 상기 도 3c와 같이 절연막(30')을 형성한 후, 절연막(30')과 일부 두께의 제2층간절연막(ILD2)을 탄소나노튜브(24)가 노출될때까지 CMP한 다음, 탄소나노튜브(24)의 상단부 일부 두께를 선택적으로 식각하면, 도 5와 같은 구조를 갖는 본 발명의 제4실시예에 따른 상변환 기억 소자가 제조된다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명이 본 발명의 본질적인 사상에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
이상에서와 같이, 본 발명은 콘택홀 상단부에 콘택홀과 동일 높이로 촉매막을 형성하고, 상기 촉매막 상에 탄소나노튜브를 성장시키기 때문에 별도의 다마신 공정에 따른 하부패턴 형성 공정이 요구되지 않는다. 따라서, 본 발명의 방법에 따르면 보다 단순한 공정으로 소비 전력이 적고 동작 속도가 빠르며, 전체적인 높이가 감소된 상변환 기억 소자를 제조할 수 있다.

Claims (24)

  1. 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판;
    상기 제1콘택홀의 하단부를 매립하는 콘택플러그;
    상기 콘택플러그 상에 제1층간절연막 높이로 형성된 촉매막;
    상기 촉매막을 포함한 제1층간절연막 상에 형성되고 촉매막을 노출시키는 제2콘택홀을 갖는 제2층간절연막;
    상기 촉매막과 콘택하도록 제2콘택홀의 하단부에 형성된 하부전극용 탄소나노튜브;
    상기 탄소나노튜브와 콘택하도록 탄소나노튜브 및 제2콘택홀 주위의 제2층간절연막 부분 상에 형성된 상변환막; 및
    상기 상변환막 상에 형성된 상부전극;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 탄소나노튜브는 제2콘택홀의 지름과 동일 지름으로 형성되거나, 또는, 제2콘택홀의 지름 보다 작은 지름으로 형성된 것을 특징으로 하는 상변환 기억 소자.
  3. 제 2 항에 있어서,
    상기 탄소나노튜브가 제2콘택홀의 지름 보다 작은 지름으로 형성된 경우, 상기 탄소나노튜브와 제2층간절연막 사이에 개재된 측벽절연막을 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
  4. 제 3 항에 있어서,
    상기 측벽절연막은 탄소나노튜브와 동일 높이로 형성되거나, 또는, 제2콘택홀과 동일 높이로 형성된 것을 특징으로 하는 상변환 기억 소자.
  5. 제 3 항에 있어서,
    상기 측벽절연막은 제2층간절연막 보다 기공률이 높은 다공성 물질로 형성된 것을 특징으로 하는 상변환 기억 소자.
  6. 제 1 항에 있어서,
    상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성된 것을 특징으로 하는 상변환 기억 소자.
  7. 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판;
    상기 제1콘택홀의 하단부를 매립하는 콘택플러그;
    상기 콘택플러그 상에 제1층간절연막의 높이로 형성된 촉매막;
    상기 촉매막과 콘택플러그를 포함한 제1층간절연막 상에 형성되고 촉매막을 노출시키는 제2콘택홀을 갖는 제2층간절연막;
    상기 촉매막과 콘택하도록 제2콘택홀 내에 형성되고, 제2콘택홀 보다 작은 지름을 가지며 제2층간절연막과 동일한 높이를 갖는 하부전극용 탄소나노튜브;
    상기 탄소나노튜브와 제2층간절연막 사이에 개재된 측벽절연막;
    상기 탄소나노튜브와 콘택하도록 제2층간절연막 상에 형성된 상변환막; 및
    상기 상변환막 상에 형성된 상부전극;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  8. 제 7 항에 있어서,
    상기 측벽절연막은 제2층간절연막 보다 기공률이 높은 다공성 물질로 형성된 것을 특징으로 하는 상변환 기억 소자.
  9. 제 7 항에 있어서,
    상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성된 것을 특징으로 하는 상변환 기억 소자.
  10. 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판을 마련하는 단계;
    상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계;
    상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계;
    상기 촉매막을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 촉매막을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제2콘택홀의 하단부를 매립하도록 촉매막 상에 하부전극용 탄소나노튜브를 형성하는 단계;
    상기 탄소나노튜브 및 제2층간절연막 상에 제2콘택홀을 매립하도록 상변환물질막을 형성하는 단계;
    상기 상변환물질막 상에 도전막을 형성하는 단계; 및
    상기 도전막과 상변환물질막을 식각하여 탄소나노튜브와 콘택하는 상변환막과 상부전극의 적층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계는,
    상기 제1콘택홀 표면 및 제1층간절연막 상에 베리어막을 형성하는 단계;
    상기 베리어막 상에 제1콘택홀을 매립하도록 도전막을 형성하는 단계;
    상기 도전막을 베리어막이 노출될때까지 식각하는 단계;
    상기 제1층간절연막 상에 형성된 베리어막 부분 및 제1콘택홀 상단의 베리어막 부분을 식각하는 단계; 및
    상기 제1콘택홀 상단의 도전막 부분을 베리어막 높이로 식각하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계는,
    상기 콘택플러그를 포함한 층간절연막 상에 제1콘택홀을 매립하도록 촉매물질막을 형성하는 단계; 및
    상기 촉매물질막을 제1층간절연막이 노출될때까지 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  14. 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판을 마련하는 단계;
    상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계;
    상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계;
    상기 촉매막을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 촉매막을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제2콘택홀의 하단부에 제2콘택홀 보다 작은 지름을 갖는 하부전극용 탄소나노튜브를 형성하는 단계;
    상기 탄소나노튜브와 제2층간절연막 사이에 측벽절연막을 형성하는 단계;
    상기 측벽절연막, 탄소나노튜브 및 제2층간절연막 상에 제2콘택홀을 매립하도록 상변환물질막을 형성하는 단계;
    상기 상변환물질막 상에 도전막을 형성하는 단계; 및
    상기 도전막과 상변환물질막을 식각하여 탄소나노튜브와 콘택하는 상변환막과 상부전극의 적층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계는,
    상기 제1콘택홀 표면 및 제1층간절연막 상에 베리어막을 형성하는 단계;
    상기 베리어막 상에 제1콘택홀을 매립하도록 도전막을 형성하는 단계;
    상기 도전막을 베리어막이 노출될때까지 식각하는 단계;
    상기 제1층간절연막 상에 형성된 베리어막 부분 및 제1콘택홀 상단의 베리어막 부분을 식각하는 단계; 및
    상기 제1콘택홀 상단의 도전막 부분을 베리어막 높이로 식각하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계는,
    상기 콘택플러그를 포함한 층간절연막 상에 제1콘택홀을 매립하도록 촉매물질막을 형성하는 단계; 및
    상기 촉매물질막을 제1층간절연막이 노출될때까지 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  18. 제 14 항에 있어서,
    상기 측벽절연막은 제2층간절연막 보다 기공률이 높은 다공성 물질로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  19. 제1콘택홀을 갖는 제1층간절연막이 형성된 반도체기판을 마련하는 단계;
    상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계;
    상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계;
    상기 촉매막을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 촉매막을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제2콘택홀의 하단부에 제2콘택홀 보다 작은 지름을 갖는 하부전극용 탄 소나노튜브를 형성하는 단계;
    상기 탄소나노튜브와 제2층간절연막 사이의 공간을 매립하도록 결과물 상에 절연막을 형성하는 단계;
    상기 절연막과 일부 두께의 제2층간절연막을 탄소나노튜브가 노출될때까지 CMP하여 탄소나노튜브와 제2층간절연막의 높이를 동일하게 함과 아울러 그들 사이에 측벽절연막을 잔류시키는 단계;
    상기 측벽절연막, 탄소나노튜브 및 제2층간절연막 상에 상변환물질막과 도전막을 차례로 형성하는 단계; 및
    상기 도전막과 상변환물질막을 식각하여 탄소나노튜브와 콘택하는 상변환막과 상부전극의 적층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1콘택홀의 하단부를 매립하는 콘택플러그를 형성하는 단계는,
    상기 제1콘택홀 표면 및 제1층간절연막 상에 베리어막을 형성하는 단계;
    상기 베리어막 상에 제1콘택홀을 매립하도록 도전막을 형성하는 단계;
    상기 도전막을 베리어막이 노출될때까지 식각하는 단계;
    상기 제1층간절연막 상에 형성된 베리어막 부분 및 제1콘택홀 상단의 베리어막 부분을 식각하는 단계; 및
    상기 제1콘택홀 상단의 도전막 부분을 베리어막 높이로 식각하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  21. 제 19 항에 있어서,
    상기 콘택플러그 상에 제1층간절연막의 높이로 촉매막을 형성하는 단계는,
    상기 콘택플러그를 포함한 층간절연막 상에 제1콘택홀을 매립하도록 촉매물질막을 형성하는 단계; 및
    상기 촉매물질막을 제1층간절연막이 노출될때까지 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 촉매막은 TiN, TiAlN, Co 및 Ru로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  23. 제 19 항에 있어서,
    상기 측벽절연막은 제2층간절연막 보다 기공률이 높은 다공성 물질로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  24. 제 19 항에 있어서,
    상기 절연막과 일부 두께의 제2층간절연막을 탄소나노튜브가 노출될때까지 CMP하는 단계 후, 그리고, 상기 상변환물질막과 도전막을 차례로 형성하는 단계 전, 상기 탄소나노튜브의 상단부 일부 두께를 식각하는 단계를 더 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
KR1020060034097A 2006-04-14 2006-04-14 상변환 기억 소자 및 그의 제조방법 KR100713936B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060034097A KR100713936B1 (ko) 2006-04-14 2006-04-14 상변환 기억 소자 및 그의 제조방법
US11/648,320 US7589342B2 (en) 2006-04-14 2006-12-29 Phase change memory device having carbon nano tube lower electrode material and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060034097A KR100713936B1 (ko) 2006-04-14 2006-04-14 상변환 기억 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR100713936B1 true KR100713936B1 (ko) 2007-05-07

Family

ID=38269527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060034097A KR100713936B1 (ko) 2006-04-14 2006-04-14 상변환 기억 소자 및 그의 제조방법

Country Status (2)

Country Link
US (1) US7589342B2 (ko)
KR (1) KR100713936B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110635025A (zh) * 2018-06-25 2019-12-31 中芯国际集成电路制造(上海)有限公司 纳米管随机存储器及其形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4921945B2 (ja) * 2006-12-13 2012-04-25 株式会社東芝 半導体装置の製造方法及び半導体装置
TWI336925B (en) * 2007-05-31 2011-02-01 Ind Tech Res Inst Phase-change memory cell structures and methods for fabricating the same
US8003971B2 (en) * 2008-03-19 2011-08-23 Qimonda Ag Integrated circuit including memory element doped with dielectric material
US7615439B1 (en) 2008-09-29 2009-11-10 Sandisk Corporation Damascene process for carbon memory element with MIIM diode
US7969011B2 (en) * 2008-09-29 2011-06-28 Sandisk 3D Llc MIIM diodes having stacked structure
US20100078758A1 (en) * 2008-09-29 2010-04-01 Sekar Deepak C Miim diodes
US7897453B2 (en) * 2008-12-16 2011-03-01 Sandisk 3D Llc Dual insulating layer diode with asymmetric interface state and method of fabrication
US8973656B2 (en) 2010-11-22 2015-03-10 Guy L. McClung, III Wellbore operations, systems, and methods with McNano devices
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
TWI555247B (zh) * 2015-01-23 2016-10-21 旺宏電子股份有限公司 記憶體結構及其製造方法
US20160218286A1 (en) * 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
US10141507B2 (en) 2015-05-27 2018-11-27 Macronix International Co., Ltd. Biased plasma oxidation method for rounding structure
KR20180095977A (ko) * 2017-02-20 2018-08-29 에스케이하이닉스 주식회사 카본 나노 튜브들을 갖는 시냅스를 포함하는 뉴로모픽 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006864A (ja) 2002-05-10 2004-01-08 Texas Instruments Inc 集積回路内の半導体デバイスおよびその構成方法
KR20040094065A (ko) * 2003-05-01 2004-11-09 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
KR20040106824A (ko) * 2003-06-11 2004-12-18 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR20060015181A (ko) * 2004-08-13 2006-02-16 삼성전자주식회사 나노 튜브를 갖는 전자소자의 제조방법 및 그에 의해제조된 전자소자

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0972309A4 (en) * 1995-06-28 2000-01-19 Telcordia Tech Inc BARRIER LAYER FOR INTEGRATED FERROELECTRIC CAPACITOR ON SILICON
KR100774162B1 (ko) 2001-11-07 2007-11-07 엘지전자 주식회사 세탁기의 유체 밸런서 및 그 제조방법
US7420199B2 (en) * 2005-07-14 2008-09-02 Infineon Technologies Ag Resistivity changing memory cell having nanowire electrode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006864A (ja) 2002-05-10 2004-01-08 Texas Instruments Inc 集積回路内の半導体デバイスおよびその構成方法
KR20040094065A (ko) * 2003-05-01 2004-11-09 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
KR20040106824A (ko) * 2003-06-11 2004-12-18 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR20060015181A (ko) * 2004-08-13 2006-02-16 삼성전자주식회사 나노 튜브를 갖는 전자소자의 제조방법 및 그에 의해제조된 전자소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110635025A (zh) * 2018-06-25 2019-12-31 中芯国际集成电路制造(上海)有限公司 纳米管随机存储器及其形成方法

Also Published As

Publication number Publication date
US7589342B2 (en) 2009-09-15
US20070241319A1 (en) 2007-10-18

Similar Documents

Publication Publication Date Title
KR100713936B1 (ko) 상변환 기억 소자 및 그의 제조방법
US7332370B2 (en) Method of manufacturing a phase change RAM device utilizing reduced phase change current
US10283710B2 (en) Resistive random access memory device containing replacement word lines and method of making thereof
US7514362B2 (en) Integrated circuit including sub-lithographic structures
CN100562985C (zh) 制造存储单元的自对准空洞及底电极的方法
US7514705B2 (en) Phase change memory cell with limited switchable volume
US7553692B2 (en) Phase-change memory device and method of manufacturing the same
US7317201B2 (en) Method of producing a microelectronic electrode structure, and microelectronic electrode structure
KR100645064B1 (ko) 금속 산화물 저항 기억소자 및 그 제조방법
US8338225B2 (en) Method to reduce a via area in a phase change memory cell
TWI515836B (zh) 使用氣體群聚離子束形成記憶體單元之方法
KR100789045B1 (ko) 상 변화 물질용 접속 전극, 관련 상 변화 메모리 소자, 및관련 제조 방법
JP2006344976A (ja) 相変化記憶素子及びその製造方法
JP5032797B2 (ja) 相変化記憶素子及びその製造方法
US11043537B2 (en) Three-dimensional phase change memory device including vertically constricted current paths and methods of manufacturing the same
US8119528B2 (en) Nanoscale electrodes for phase change memory devices
US20110240950A1 (en) Phase-change random access memory device and method of manufacturing the same
US8293650B2 (en) Phase change memory device in which a phase change layer is stably formed and prevented from lifting and method for manufacturing the same
US20140367630A1 (en) Semiconductor device and method for manufacturing same
CN112670406A (zh) 半导体装置与存储器单元
JP2006344948A (ja) 相変化記憶素子及びその製造方法
KR100687755B1 (ko) 절연체 나노 도트를 포함하는 상변화 메모리 소자 및 그제조 방법
KR100701693B1 (ko) 상변환 기억 소자 및 그의 제조방법
KR20080050098A (ko) 상변환 기억 소자의 제조방법
US20090101885A1 (en) Method of producing phase change memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee