CN100562985C - 制造存储单元的自对准空洞及底电极的方法 - Google Patents

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Abstract

本发明公开一种用以在制造存储单元时在电介质材料中生成自对准空洞的方法。先形成基底层，其包括导电元件。接着在所述基底层上再形成上层，所述上层形成步骤包括在所述基底层上形成第三、平坦化停止层、在所述第三层上形成第二层以及在所述第二层上形成第一层。然后形成微孔开口穿透所述上层以暴露所述导电元件的表面。此第一层具有凸悬部分延伸进入所述开口，使得所述第一宽度小于所述第二宽度。最后沉积所述电介质材料在所述开口部分，以在所述微孔开口中生成自对准的空洞。在某些实施例中，此微孔形成步骤包含增加所述第一层的体积，而在其他的实施例中，此微孔形成步骤包含将所述第二层回蚀刻。

Description

制造存储单元的自对准空洞及底电极的方法
技术领域
本发明涉及以存储材料为基础的高密度存储装置，例如电阻随机存取存储器(RRAM)，本发明还涉及用以制造这种装置的方法。
背景技术
存储材料可通过施加能量而在不同的电性质状态之间切换。此存储材料可为以相变化为基础的材料，包括硫属化物材料与其他材料。
相变化存储材料广泛地用于读写光碟中。这些材料包括有至少两种固态相，包括如为非晶态的固态相，以及为结晶态的固态相。激光脉冲用于读写光碟片中，以在两种相中切换，并读取此种材料在相变化的后的光学性质。
如硫属化物及类似材料的这种相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相变化。一般而言非晶态的特征为其电阻高于结晶态，此电阻值可轻易测量得到而用以作为指示。这种特性则引发使用可编程电阻材料以形成非挥发性存储器电路等兴趣，此电路可用于随机存取读写。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下指称为重置(reset))一般为高电流步骤，其包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部分相变化结构得以维持在非晶态。理想状态下，致使相变化材料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降低重置所需的重置电流幅度，可通过减低在存储器中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积而达成，因此可针对此相变化材料元件施加较小的绝对电流值而达到较高的电流密度。
此领域发展的一种方法致力于在集成电路结构上形成微小孔洞(pores)，并使用微量可编程的电阻材料填充这些微小孔洞(pores)。致力于这种微小孔洞(pores)的专利包括：于1997年11月11日公布的美国专利第5,687,112号“Multibit Single Cell Memory Element Having TaperedContact”、发明人为Ovshinky；于1998年8月4日公布的美国专利第5,789,277号“Method of MakingChalogenide[sic]Memory Device”、发明人为Zahorik等；于2000年11月21日公布的美国专利第6,150,253号“Controllable Ovonic Phase-Change SemiconductorMemory Device and Methods of Fabricating the Same”、发明人为Doan等。
在相变化存储器中，通过施加电流而致使相变化材料在非晶态与结晶态之间切换而储存数据。电流会加热此材料并致使在各状态之间转换。从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下指称为重置(reset))一般为高电流步骤。优选将用以导致相变化材料进行转换(从结晶态转换至非晶态)的重置电流幅度最小化。重置所需要的重置电流幅度可以通过将存储单元中的有源相变化材料元件的尺寸减少而降低。相变化存储装置的问题之一在于，重置操作所需要的电流幅度，会随着相变化材料中需要进行相变化的体积大小而改变。因此，使用标准集成电路工艺所制造的单元，将会受到工艺设备的最小特征尺寸所限制。因此，必须研发可提供亚光刻尺寸的技术以制造存储单元，在大尺寸高密度存储装置中，通常缺少均一性与可靠性。
一种用以在相变化单元中控制有源区域尺寸的方式，设计非常小的电极以将电流传送至相变化材料体中。此微小电极结构将在相变化材料的类似蕈状小区域中诱发相变化，亦即接触部位。请参照2002/8/22发证给Wicker的美国专利6,429,064号“Reduced Contact Areas of SidewallConductor”、2002/10/8发证给Gilgen的美国专利6,462,353“Method for Fabricating a Small Area ofContact Between Electrodes”、2002/12/31发证给Lowrey的美国专利6,501,111号“Three-Dimensional(3D)Programmable Device”、以及2003/7/1发证给Harshfield的美国专利6,503,156号“Memory Elements and Methodsfor Making same”。
因此，需要一种存储单元的制造方法与结构，使存储单元的结构可具有微小的可编程电阻材料有源区域，使用可靠且可重复的工艺技术制造。
发明内容
用以在制造存储单元时在电介质材料中生成自对准空洞的例示方法如下。先形成基底层，其包括导电元件。接着在该基底层之上再形成上层，该上层形成步骤包括在该基底层之上形成第三、平坦化停止层、在该第三层之上形成第二层以及在该第二层之上形成第一层。然后形成微孔开口穿透该上层以暴露该导电元件的表面、并生成第一存储单元子组件。该微孔开口包括形成于该第一层中的第一上开口部分、形成于该第二层中的第二开口部分以及形成于该第三层中的第三开口部分。此第一与第二开口部分分别具有第一与第二宽度。该第一层具有凸悬部分延伸进入该开口，使得该第一宽度小于该第二宽度。最后沉积该电介质材料于该开口部分，以生成第二存储单元子组件其在该电介质材料中包含空洞，该空洞为在该微孔开口中的自对准的空洞。在某些实施例中，此微孔形成步骤包含增加该第一层的体积，而在其他的实施例中，此微孔形成步骤包含将该第二层回蚀刻。
另一在制造存储单元时用以生成自对准底电极的方法，描述如下。先生成如前述的第二存储单元子组件。然后非均向性蚀刻该第二存储单元子组件，因此产生一电介质侧壁于该微孔开口中其具有一电极孔与该空洞自对准且暴露该导电元件。接着在该电极孔中沉积电极材料，且与该导电元件电接触，以生成一第三存储单元子组件。平坦化此第三存储单元子组件至该第三、平坦化停止层以生成第四存储单元子组件。此第四存储单元子组件具有该电极材料的底电极以及由该底电极、该电介质材料与该第三层所定义的平坦上表面。
一种用以在制造存储单元时在电介质材料中生成自对准底电极的例示方法，描述如下。生成如前述的第四存储单元子组件。再在该平坦上表面形成存储元件并与该底电极接触以生成存储单元。
以下详细说明本发明的结构与方法。本发明说明书并非在于定义本发明。本发明由权利要求书所定义。本发明的所有实施例、特征、目的及优点等将可透过下列说明书及附图获得充分了解。
附图说明
图1至图7示出根据本发明的例示工艺的不同阶段的示意图。
图1示出第一存储单元子组件的简化侧视图，包括基底层与上层，并在上层中形成有开口；
图2示出图1的结构进行氧化步骤的结果，以生成较小尺寸的微孔开口；
图3示出氧化沉积步骤的结果，其中自对准空洞位于图2的较小尺寸开口中；
图4示出图3的结构进行蚀刻的结果，以生成电极孔开口延伸至基底层的底电极；
图5示出电极材料沉积在图4的结构上，包括沉积在图4的电极孔开口中；
图6示出图5的结构在化学机械研磨后的结果，以从电极孔开口中的电极材料生成底电极；
图7示出在底电极之上形成存储材料，此存储材料会与顶电极连接；
图8至图14示出根据本发明的替代工艺的不同阶段的示意图。
具体实施例
以下的发明说明将参照至特定结构实施例与方法。可以理解的是，本发明的范畴并非限制于特定所公开的实施例，且本发明可利用其他特征、元件、方法与实施例进行实施。优选实施例被描述以了解本发明，而非用以限制本发明的范畴，本发明的范畴是以权利要求定义的。本领域技术人员可以根据后续的叙述而了解本发明的等同变化。在各实施例中的类似元件将以类似标记指定。
图1为第一存储单元子组件10的侧视图，其包括基底层12以及上层14。基底层12在氧化物层20的中包括作为导电元件的栓塞18。栓塞18典型地由氮化钛或钨所构成，而氧化物层20典型地由二氧化硅(SiO2)所构成；其他材料亦可用于氧化物层20之中。栓塞18连接至适当的隔离元件，例如晶体管或二极管。上层14包括第一层22、第二层24和第三层26，其中第三层邻接于基底层12。在某些实施例中，第三层24作用为平坦化停止层。在本实施例中，第一层由硅所构成，优选为多晶硅；第二层24由如二氧化硅等氧化物所构成；而第三层26由如氮化硅等氮化物所构成。
一开口28形成且穿透上层14，以露出栓塞18的上表面30，此开口典型地由光刻技术所形成。如下所详述，开口28的宽度或直径，优选为最小尺寸开口，其由所使用工艺的最小特征尺寸所决定，典型地为最小光刻特征尺寸。使用公知的光刻技术，开口25的宽度或直径典型地约为90纳米，且典型地具有约+/-10％的变化，亦即+/-9纳米。
图2示出了图1的结构进行氧化步骤的结果，以生成较小尺寸微孔开口32。开口28的尺寸的缩减，通过选择工艺步骤而在第一层22之上沉积材料或与第一层22反应，以增加第1层22的体积。此步骤将生成凸悬部分33，但不会增加第二层24的有效体积。微孔开口32具有较小第一宽度34(从第一层22处测量)、以及第二宽度36(从第二层24处测量)。凸悬部分33的尺寸等在第二宽度36与第一宽度34的差别，又称为凸悬尺寸37。此宽度为平均宽度。当第一层22由多晶硅所构成且第二层24由二氧化硅所构成时，可使用的工艺为化学气相沉积(CVD)。
在第一层22中使用硅或其他适合材料，允许了微孔开口32的形成，而不需借助公知技术从第二层24移除材料。第一层22的凸悬部分33，生成了较小的微孔开口32，其可小于公知技术所完成的。亦即，微孔开口32的宽度34可以为次光刻宽度，而公知技术所完成的微孔开口则典型地为最小光刻宽度。在某些实施例中，凸悬尺寸37不大于第二宽度36的10％。
图3示出了电介质材料38的原子层沉积(ALD)结果，其典型地为二氧化硅，以生成第二存储单元子组件40。其他材料如氮化硅或氮氧化硅(Si2N2O)等，亦可用做为电介质材料38，而其他如化学气相沉积或低压化学气相沉积(LPCVD)等，亦可用于沉积电介质材料38。此沉积步骤在微孔开口32中的电介质材料38内，生成了自对准的空洞42。空洞42的横向尺寸(或宽度)与不使用图2的氧化步骤所生成的较小尺寸开口32相较之下，会较小。利用此种方法，空洞42的尺寸可以主要地通过控制凸悬部分33的尺寸而控制，而非需要控制最初生成的开口28的尺寸。
图3的结构接着被蚀刻，如图4所示，优选使用各向异性蚀刻技术，以及除第一层22、部分的电介质材料38、以及部分的第二层24。此步骤会生成电介质材料侧壁38，以及电极孔开口44延伸至拴塞18的表面30。电极孔开口44的直径(或宽度)与不使用图2的氧化步骤而生成的图3的较小尺寸空洞42相较之下，典型地亦较小。
凸悬尺寸37并非由形成开口28的技术所控制。凸悬部分33的尺寸(亦即凸悬尺寸37)由所使用的体积改变工艺所决定。若凸悬尺寸37为大约15纳米、而开口28为大约90纳米，以典型的10％变化量而言，凸悬尺寸37的变化量大约为+/-1.5纳米，实质上小于开口28的+/-9纳米变化量。因此，在空洞42的直径(或宽度)变化量，会少于以开口28的原始直径(宽度)为基础的变化量。因此，空洞42与开口44具有自对准的宽度，且可分别被视为自对准空洞42与自对准电极孔开口44。
沉积电极存储材料46在图4的结构上，以生成图5的第三存储单元子组件48。电极材料46如图所示填满图4的电极孔开口44。电极材料46优选为氮化钛，且其他形式的电极材料如氮化铝也可以被使用。
图6示出了图5的第三存储单元子组件48进行平坦化(材料移除步骤)后的结果，优选使用化学机械研磨工艺，以生成第四存储单元子组件50。此材料移除步骤的实施停止于第三层26而生成平坦外表面52。此步骤生成底电极54，其被电介质材料38所环绕。此底电极54在52处的直径56(或宽度)实质上小于用以生成开口28的最小光刻特征尺寸，优选减少50％，且更优选地比最小光刻特征尺寸减少30％。举例而言，若用以生成开口28的最小光刻特征尺寸为90纳米，则底电极54处的直径56或宽度，优选至多为45纳米，且更优选地至多为30纳米。
图7所示的存储材料58形成在第四存储单元子组件50的表面52之上，接触至底电极54。存储材料58优选为电阻型存储材料，且更优选地为相变化材料，例如锗锑碲(GST)。在图7中亦示出相变化区域60。如上所述，重置相变化型存储材料元件58所需要的重置电流幅度，可以通过减少底电极54与存储材料元件58之间的接触尺寸而降低，亦即缩小相变化区域60的尺寸。此结果将在相变化区域60中产生较高的电流密度，而只需较小的绝对电流值穿过存储材料元件58。存储材料元件58以传统的方式与顶电极连接以创造存储单元64。
图8到图14显示与图1到图7类似的工艺替代步骤。图8与图1对应，第一层22和第三层26由相同的材料构成，如氮化硅，而第二层24由不同的材料构成，由如二氧化硅等氧化物所构成。图8所形成的结构接着经过一工艺步骤，通常是蚀刻步骤，其会对第二层24进行侧削，以减少第二层24的体积，同时不会减少，通常是不改变第一层22和第三层26的体积。假如希望，第一层22和第三层26可以使用不同的材料，只要两者在减少第二层24的体积步骤的同时不会增加其体积。当第一层22和第三层26为氮化硅所构成且第二层24由二氧化硅所构成时，可使用的工艺为化学气相沉积(CVD)。此工艺的结果显示在图9，且包含第一层22的凸悬部分33和第三层26的内部延伸部分66，其朝向微孔开口32向内延伸。图10到图14与图3到图7对应。
在某些实施例中，第一层22与第二层24必须充分不同，以生成图2所示的第一层22的凸悬部分33。此外，在某些实施例中，第一层22和第三层26也必须与第二层24充分不同，以生成图9所示的第一层22的凸悬部分33和第三层26的内部延伸部分66。为了达成此要求与不同实施例的要求，各种电介质材料可组成电绝缘体，包括选自下列群组中一个以上元素：硅、钛、铝、钽、氮、氧、与碳。在优选装置中，电介质材料38具有低导热性，小于0.014J/cm*K*sec。在优选实施例中，当存储材料元件58由相变化材料所构成时，此热绝缘电介质材料38的导热性低于相变化材料的非晶态的导热性，或者对于包含有GST的相变化材料而言、低于约0.003J/cm*K*sec。代表性的绝热材料包括由硅、碳、氧、氟、与氢所组成的复合材料。可用于热绝缘电介质材料38的热绝缘材料的范例，包括二氧化硅、SiCOH、聚亚酰胺、聚酰胺、以及氟碳聚合物。其他可用于热绝缘电介质材料38中的材料范例，包括氟化的二氧化硅、硅氧烷(silsesquioxane)、聚亚芳香醚(polyarylene ether)、聚对二甲苯(parylene)、含氟聚合物、含氟非晶碳、类金刚石碳、多孔性二氧化硅、中孔性二氧化硅、多孔性硅氧烷、多孔性聚亚酰胺、以及多孔性聚亚芳香醚。在其他实施例中，此热绝缘结构包括了气体填充的空洞，以达成热绝缘。单层或复合层的电介质材料38均可提供热绝缘与电绝缘效果。
可编程电阻型存储材料(例如相变化材料)的有利特征，包括此材料的电阻值为可编程的，且优选为可逆的，例如具有至少两种固态相，其可通过施加电流而可逆地诱发。然而，在操作中，可编程电阻材料并不需要完全转变至非晶相或结晶相。中间相或两相的混合可能具有可检测的材料特征差异。这两种固态性可大致为双稳态，并具有不同的电特性。可编程电阻材料可为硫属化物材料。硫属化物材料可包括锗锑碲(GST)。在本发明的后续讨论中，相变化或其他存储材料，通常称为GST，且可以了解的是，其他类型的相变化材料亦可使用。可以使用于本发明存储单元中的材料之一，为Ge2Sb2Te5。
本发明的存储单元64以标准光刻工艺与薄膜沉积技术而制造，且不需要额外的步骤以生成次光刻图案，并能使单元中在编程时实际上改变电阻率的区域尺寸相当微小。在本发明的实施例中，此存储材料可为可编程电阻材料，典型地为相变化材料，例如Ge2Sb2Te5或其他后述的材料。存储材料元件中进行相变化的区域相当微小；因此，相变化所需要的重置电流幅度也相当小。
存储单元64的实施例，包括了在存储单元64中使用相变化存储材料，包括硫属化物材料与其他材料。硫属化物包括下列四元素的任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将硫属元素与更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其他物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述在技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)，其中a与b代表了所组成元素的原子总数为100％时，各原子的百分比。一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般形式合金中的碲含量范围从最低23％至最高58％，且最优选地介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最优选地，锗的浓度范围介于8％至40％。在此成分中所剩下的主要成分则为锑。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(NoboruYamada，”Potential of Ge-Sb-Te Phase-change OpticalDisks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变化合金，其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中栏11-13所述，其范例在此列入参考。
相变化合金能在此单元有源沟道区域内依其位置顺序在材料为一般非晶状态的第一结构状态与为一般结晶固体状态的第二结构状态之间切换。这些材料至少为双稳定态。此词汇“非晶”用以指相对较无次序的结构，其较之单晶更无次序性，而带有可检测的特征如较之结晶态更高的电阻值。此词汇“结晶态”用以指相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其他受到非晶态与结晶态的改变而影响的材料特征包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键合，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可以利用实验方法决定特别适用于特定相变化合金的适当脉冲量变曲线。
接着简单描述四种电阻存储材料。
1.硫属化物材料
GexSbyTez
x∶y∶z＝2∶2∶5
或其他成分为x：0～5；y：0～5；z：0～10
以氮、硅、钛或其他元素掺杂的GeSbTe亦可被使用。
形成方法：利用PVD溅射或磁控(Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般在室温下进行。长宽比为1～5的准直器(collimater)可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地介于100℃至400℃，而退火时间则少于30分钟。
硫属化物材料的厚度随着单元结构的设计而定。一般而言，硫属化物的厚度大于8纳米的可以具有相变化特性，使得此材料展现至少双稳定的电阻态。
2.超巨磁阻(CMR)材料
PrxCayMnO3
x∶y＝0.5∶0.5
或其他成分为x：0～1；y：0～1。
包括有锰氧化物的超巨磁阻材料亦可被使用。
形成方法：利用PVD溅射或磁控溅射方式，其反应气体为氩气、氮气、氧气及/或氦气、压力为1mTorr至100mTorr。此沉积步骤的温度可介于室温至600，视后处理条件而定。长宽比为1～5的准直器(collimater)可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。可施加数十高斯(Gauss)至10,000高斯之间的磁场，以改良其磁结晶态。
可能需要在真空中或氮气环境中或氧气/氮气混合环境中进行沉积后退火处理，以改良超巨磁阻材料的结晶态。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
超巨磁阻材料的厚度随着存储单元结构的设计而定。厚度介于10纳米至200纳米的超巨磁阻材料，可被用作为核心材料。
YBCO(YBaCuO3，一种高温超导体材料)缓冲层通常被用以改良超巨磁阻材料的结晶态。此YBCO的沉积在沉积超巨磁阻材料之前进行。YBCO的厚度介于30纳米至200纳米。
3.双元素化合物
NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等
x∶y＝0.5∶0.5
或其他成分为x：0～1；y：0～1
形成方法：利用PVD溅射或磁控溅射方式，其反应气体为氩气、氮气、氧气、及/或氦气、压力为1mTorr至100mTorr，其靶金属氧化物为如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
2.反应性沉积：利用PVD溅射或磁控溅射方式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其标靶金属氧化物为如Ni、Ti、Al、W、Z n、Zr、Cu等。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
3.氧化：使用高温氧化系统(例如高温炉管或快速热处理(RTP))进行氧化。此温度介于200℃至700℃、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法为等离子体氧化。无线射频或直流电压源等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间从数秒钟至数分钟。氧化温度从室温至约300℃，视等离子体氧化的程度而定。
4.聚合物材料
掺杂有铜、碳六十、银等的TCNQ
PCBM-TCNQ混合聚合物
形成方法：利用热蒸发、电子束蒸发、或分子束外延系统(MBE)进行蒸发。固态TCNQ以及掺杂物丸在单独室内进行共蒸发。此固态TCNQ以及掺杂物丸置于钨舟或钽舟或陶瓷舟中。接着施加大电流或电子束，以熔化反应物，使得这些材料混合并沉积在晶圆之上。此处并未使用反应性化学物质或气体。此沉积作用在压力为10-4Torr至10-10Torr下进行。晶圆温度介于室温至200℃。
有时需要在真空中或氮气环境中进行沉积后退火处理，以改良聚合物材料的成分分布。此退火处理的温度典型地介于室温至300℃，而退火时间则少于1小时。
2.旋转涂布：使用旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，此晶圆静置(典型地在室温下，或低于200℃的温度)足够时间以利固态的形成。此静置时间可介于数分钟至数天，视温度以及形成条件而定。
与相变化随机存取存储装置的制造、元件材料、使用、与操作方式相关的额外信息，请参见美国专利申请号第11/155,067号“Thin Film Fuse Phase Change Ram AndManufacturing Method”，申请日为2005/6/17。
优选地，底电极的全部或部分接触至存储材料元件，存储材料元件包括如氮化钛或其他选自可与存储材料元件的相变化材料相容的电极材料。其他类型的导体可用于栓塞结构、以及顶与底电极结构中，包括例如铝及铝合金、氮化钛、氮化钽、氮化铝钛、或氮化铝钽。其他可以使用的导体材料，包括一个以上选自下列群组的元素：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、与氧。氮化钛为优选的，因为其与存储材料元件的GST有良好的接触(如上所述)，其为半导体工艺中常用的材料，且在GST转换的高温(典型地介于600至700℃)下可提供良好的扩散阻挡。
上述说明中所提到的词汇如之上、之下、上、下等，仅为协助了解本发明，而非用以限制本发明。
虽然本发明已参照优选实施例来加以描述，需要了解的是，本发明创作并未受限于其详细描述内容。替换方式及修改样式已在先前描述中所建议，并且其他替换方式及修改样式将为本领域技术人员所想到。特别是，根据本发明的结构与方法，所有具有实质上等同于本发明的构件结合而达成与本发明实质上相同结果的都不脱离本发明的精神范畴。因此，所有这种替换方式及修改样式都将落在本发明在所附权利要求及其等同物所界定的范畴中。
任何在前文中提及的专利申请以及印刷文本，均列为本案的参考。

Claims (17)

1、一种在制造存储单元时在电介质材料中生成自对准空洞的方法，包括：
形成基底层，其包括导电元件；
在所述基底层上形成上层，所述上层形成步骤包括在所述基底层上形成用作平坦化停止层的第三层、在所述第三层上形成第二层以及在所述第二层上形成第一层；
形成微孔开口穿透所述上层以暴露所述导电元件的表面、并生成第一存储单元子组件，所述微孔开口包括形成在所述第一层中的第一开口部分、形成在所述第二层中的第二开口部分以及形成在所述第三层中的第三开口部分，所述第一与第二开口部分分别具有第一与第二宽度，所述第一层具有凸悬部分延伸进入所述微孔开口，使得所述第一宽度小于所述第二宽度；以及
在所述微孔开口部分沉积电介质材料，以生成第二存储单元子组件，其在所述沉积的电介质材料中包含空洞，所述空洞为所述微孔开口中的自对准的空洞。
2、一种在制造存储单元时用以生成自对准空洞底电极的方法，包括：
生成如权利要求1所述的第二存储单元子组件；
各向异性蚀刻所述第二存储单元子组件，因此在所述微孔开口中产生电介质侧壁，其具有与所述空洞自对准且暴露所述导电元件的电极孔；
在所述电极孔中沉积电极材料，且与所述导电元件电接触，以生成第三存储单元子组件；以及
平坦化所述第三存储单元子组件至用作平坦化停止层的第三层以生成第四存储单元子组件，其具有所述电极材料的底电极以及由所述底电极、所述电介质材料与所述第三层所定义的平坦上表面。
3、如权利要求2所述的方法，还包括选择锗锑碲(GST)做为存储材料。
4、如权利要求2所述的方法，其中所述蚀刻步骤、所述电极材料沉积步骤、以及所述平坦化步骤的进行，使得所述底电极具有小于所述第一宽度的宽度。
5、如权利要求2所述的方法，其中所述蚀刻步骤、所述电极材料沉积步骤、以及所述平坦化步骤的进行，使得所述底电极在所述平坦上表面处具有实质小于所述微孔开口形成步骤的最小特征尺寸的宽度。
6、如权利要求2所述的方法，其中所述蚀刻步骤、所述电极材料沉积步骤、以及所述平坦化步骤的进行，使得所述底电极在所述平坦上表面处具有一宽度，所述平坦上表面不受限于最小光刻特征尺寸。
7、如权利要求1所述的方法，其中形成所述微孔开口的步骤包含增加所述第一层的体积。
8、如权利要求1所述的方法，其中形成所述微孔开口的步骤包含回蚀刻所述第二层。
9、如权利要求1所述的方法，其中所述自对准的空洞具有小于所述第一宽度的宽度。
10、如权利要求1所述的方法，其中形成所述微孔开口的步骤包含：
选择第一层材料，使得在氧化步骤时能够增加所述第一层材料的体积；
选择第二层材料，使得在所述氧化步骤时并不会增加所述第二层材料的体积；
形成穿透所述上层以暴露所述导电元件的表面的开口，并生成第一存储单元子组件，所述开口包括形成在第一层中的第一开口部分以及形成在第二层中的第二开口部分；以及
使所述第一存储单元子组件进入所述氧化步骤，以增加所述第一层的体积并生成凸悬部分延伸进入所述开口且同时不增加所述第二层的体积。
11、如权利要求10所述的方法，其中所述第一层材料和第二层材料选择步骤包括选择硅做为所述第一层材料且选择氧化硅做为所述第二层材料，并且所述方法还包含选择氮化硅做为用作平坦化停止层的所述第三层的材料。
12、如权利要求10所述的方法，其中形成所述微孔开口步骤会产生在此形成所述微孔开口步骤中的最小尺寸开口。
13.如权利要求10所述的方法，其中形成所述微孔开口步骤以光刻方式产生在此形成所述微孔开口步骤中的最小尺寸开口。
14、如权利要求10所述的方法，其中使所述第一存储单元子组件进入所述氧化步骤的步骤使得所述第一宽度的减少与所述第二宽度无关。
15、如权利要求1所述的方法，其中形成所述微孔开口的步骤包含：
选择第一层材料，使得在蚀刻步骤时并不会减少所述第一层材料的体积；
选择第二层材料，使得在所述蚀刻步骤时会被回蚀刻而减少所述第二层材料的体积；
形成穿透所述上层以暴露所述导电元件的表面的开口，并生成第一存储单元子组件，所述开口包括形成在第一层中的第一开口部分以及形成在第二层中的第二开口部分；以及
使所述第一存储单元子组件进入所述蚀刻步骤，以回蚀刻所述第二层而减少所述第二层材料的体积，且不增加所述第一层的体积而生成凸悬部分延伸进入所述开口。
16、如权利要求15所述的方法，其中所述第一材料和第二材料选择步骤包括选择氮化硅做为所述第一层材料且选择氧化硅做为所述第二层材料，所述方法还包含选择氮化硅做为用作平坦化停止层的所述第三层的材料。
17、一种用以在制造存储单元时在电介质材料中生成自对准底电极的方法，包括：
生成如权利要求2所述的第四存储单元子组件；以及
在所述平坦上表面沉积存储材料并与所述底电极接触以生成存储单元。
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