CN101359677B - 相变化存储桥 - Google Patents

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Abstract

本发明公开了一种存储元件及其制造方法。此处所描述的存储元件的实施例包括了一导电位线以及多个第一电极。此存储元件也包括了多个绝缘构件，该绝缘构件具有一介于对应的一第一电极与一部分作为一第二电极的该位线之间的一厚度。此存储元件更包括了一存储材料桥阵列，其具有至少两个固态相，该桥接触各自的第一电极且延伸通过对应的绝缘构件至该位线。该桥定义一介于相对应的第一电极与位线之间的电极间路径且由该绝缘构件的该厚度来定义。

Description

相变化存储桥
技术领域
本发明涉及以可编程电阻材料为基础的高密度存储元件，例如以相变化为基础的存储材料，以及用以制造此等元件的方法。
背景技术
以相变化为基础的存储材料被广泛地运用于读写光盘片中。这些材料包括有至少两种固态相，包括如一大部分为非晶态的固态相，以及一大体上为结晶态的固态相。激光脉冲系用于读写光盘片中，以在二种相之间切换，并读取此种材料于相变化之后的光学性质。
例如硫属化物及类似材料的此等相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相变化。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣。
从非晶态转变至结晶态一般系为一低电流步骤。从结晶态转变至非晶态(以下指称为复位(reset))一般系为一高电流步骤，其包括一短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。理想状态下，致使相变化材料从结晶态转变至非晶态的复位电流幅度应越低越好。为降低复位所需的复位电流幅度，可通过减低在存储器中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积而达成，因此可针对此相变化材料元件施加较小的绝对电流值而达成较高的电流密度。
由本发明的申请人所研发的技术系称为相变化导桥存储单元，其中一非常小块的存储材料用于形成作为一导桥，横跨在电极间的一薄膜绝缘构件。此相变化导桥可以轻易地与逻辑电路以及其它位于集成电路中的电路整合。请参见美国申请案号11/155,067号(申请日为2005年6月17日)“Thin Film Fuse Phase Change RAM and ManufacturingMethod”，发明人为Lung et al，该申请案与本发明的申请人相同。
在以非常小的尺度制造这些装置、以及为满足生产大尺寸存储装置时所需求的严格工艺变量时，则会遭遇到问题。因此希望能提供一种存储单元结构其具有能支持高密度元件的一阵列结构，以及用以制造此等结构的方法其可满足生产大尺寸存储装置时的严格工艺变量规格。更佳系提供一种工艺与结构，其系与在同一集成电路上制造周边电路时的工艺兼容。再者，希望能产出一种具有较小主动相变化区域的存储装置。
发明内容
有鉴于此，本发明的主要目的在于提供一种存储装置，该存储装置实施例包括了一导电位线以及多个第一电极。此存储元件也包括了多个绝缘构件，该绝缘构件具有一介于对应的一第一电极与一部分作为一第二电极的该位线之间的一厚度。此存储元件更包括了一存储材料桥阵列，其具有至少两个固态相，该桥接触各自的第一电极且延伸通过对应的绝缘构件至该位线。该桥定义一介于相对应的第一电极与位线之间的电极间路径且由该绝缘构件的该厚度来定义。
本发明所述的存储元件制造方法实施例包括了形成一导电位线。此方法也包括形成多个第一电极，形成多个绝缘构件，该绝缘构件具有一介于对应的一第一电极与一部分作为一第二电极的该位线之间的一厚度。此方法更包括形成一存储材料桥阵列，其具有至少两个固态相，该桥接触各自的第一电极且延伸通过对应的绝缘构件至该位线。该桥定义一介于相对应的第一电极与位线之间的电极间路径且由该绝缘构件的该厚度来定义。
本发明之特征及优点等将可透过下面的内容、权利要求书以及所附图式获得充分了解。
附图说明
图1是根据本发明一实施例的一存储单元元件的截面图。
图2A至图2C是根据本发明一实施例的一存储单元元件部分截面图。
图2D是图2A至图2C中所示的一存储单元元件的部分俯视图。
图3至图11是根据本发明一实施例用以制造一存储元件时的各对应工艺步骤。
【主要元件符号说明】
100    存储单元
110    存储材料桥
115    厚度
120    接触
125    接触表面
130    第一电极
140    绝缘构件
145    厚度
150    位线
160    主动区域
205    衬底
206    接触表面
210    存储材料桥
220    导电漏极接触
222    导电源极接触
230    第一电极
235    导电元件
240    绝缘构件
245    厚度
250    位线
255    源极线
265    字线
270    第一介电材料
275    第二介电材料
280    导电介层孔
400    第一电极材料
500    细线
600    第二沟道
610    侧壁表面
620    上表面
700    侧壁介电材料
710    位线材料
具体实施方式
以下将参照至特定结构实施例与方法而详述本发明。可以理解的是，本发明内容说明章节目的并非用于限定本发明。本发明是由权利要求书所定义。举凡本发明的实施例、特征、目的及优点等将可透过说明书、权利要求书及所附图式获得充分了解。在不同实施例中的相似元件，将以相似的标号标示之。
以下关于本发明的详细说明将结合图1至图11来描述。
图1是一存储单元100的简化截面图，此存储单元100包括符合本发明实施例的一相变化存储桥110。此存储单元100形成一具有一接触表面125的接触120。接触120延伸经过一层间介电层(未示)而至下层存取电路(未示)，其系利用钨或是其它导电材料在此例示实施例中。其它的接触结构也可以被使用。
一第一电极130包括导电材料于此接触120之上。一绝缘构件140，其具有一厚度145于此第一电极130与一位线150之间。此存储材料桥110与第一电极130接触，且延伸通过绝缘构件140而至位线150。在操作上，电压在接触120与位线150之间可以诱发电流自接触120，通过第一电极130和存储材料桥1 10而流至位线150，反之亦然。
在此存储材料桥110中的主动区域160，此处的存储材料会被触发而在至少两个固态相位之间改变。可以理解的是，在此实施例结构中主动区域160具有较小的尺寸，因此可以降低诱发相变化所需要的电流。在此第一电极130与位线150之间的电流沟道系由此绝缘构件140的厚度145所定义。在例示实施例中，此绝缘构件140的厚度145系可使用一薄膜沉积技术在第一电极130侧壁部份所形成的一薄介电侧壁子来达成。在较佳实施例中，此厚度系小于工艺的最小特征尺寸，例如一光刻工艺，用来形成此存储单元100。类似地，此桥110的厚度115也可以很小，例如小于用来形成此存储单元100工艺的一最小特征尺寸。此厚度115系可使用一薄膜沉积技术在第一电极130、绝缘构件140和位线150之上形成存储材料。在某些实施例中，此厚度115系小于或等于10纳米，例如介于1纳米至10纳米之间。可以理解的是，此桥110的厚度115和绝缘构件140的厚度145是可以被良好控制的，所以此存储单元具有在此阵列的存储单元之间非常小的性能变异的存储桥110。
存储单元100的实例包括以相变化为基础的存储材料，包括以硫属化物(chalcogenide)为基础的材料以及其它材料来作为桥110的材料。硫属化物包括下列四元素之任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VIA族的部分。硫属化物包括将一硫属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。一硫属化合物合金通常包括一个以上选自元素周期表第IVA族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)。
一位研究员描述了最有用的合金系为，在沉积材料中所包含的平均碲浓度系远低于70％，典型地系低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳系介于48％至58％的碲含量。锗的浓度系约高于5％，且其在材料中的平均范围系从最低8％至最高30％，一般系低于50％。最佳地，锗的浓度范围系介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比系为原子百分比，其为所有组成元素加总为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential of Ge-Sb-Te Phase-changeOptical Disks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其包括有可编程的电阻性质。可使用的存储材料的特殊范例，系如Ovshinsky‘112专利中栏11-13所述，其范例在此系列入以供参考。
相变化合金可于一第一结构态与第二结构态之间切换，其中第一结构态系指此材料大体上为非晶固相，而第二结构态系指此材料大体上为结晶固相。这些合金系至少为双稳定的(bistable)。此词汇「非晶」系用以指称一相对较无次序的结构，其较之一单晶更无次序性，而带有可检测的特征如比结晶态更高的电阻值。此词汇「结晶」系用以指称一相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过施加一电脉冲而从一种相态切换至另一相态。先前观察指出，一较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。一较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量，够大因此足以破坏结晶结构的键能，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可决定特别适用于一特定相变化合金的适当脉冲量变曲线。
接着简单描述四种电阻存储材料。
1.硫属化物材料
GexSbyTez，其中x∶y∶z＝2∶2∶5，
或其它成分为x：0～5；y：0～5；z：0～10。
以氮、硅、钛或其它元素掺杂的GeSbTe也可被使用。
用以形成硫属化物材料的例示方法，是利用PVD溅射或磁电管(Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般是在室温下进行。一长宽比为1至5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地系介于100℃至400℃，而退火时间则少于30分钟。
硫属化物材料的厚度是随着单元结构的设计而定。一般而言，硫属化物的厚度大于8nm者可以具有相转换特性，使得此材料展现至少双稳定的电阻态。
2.超巨磁阻(CMR)材料
PrxCayMnO3，其中x∶y＝0.5∶0.5，
或其它成分为x：0～1；y：0～1。包括有锰氧化物的超巨磁阻材料也可被使用。
用以形成超巨磁阻材料的例示方法，系利用PVD溅射或磁电管溅射方式，其反应气体为氩气、氮气、氧气及/或氦气、压力为1mTorr至100mTorr。此沉积步骤的温度可介于室温至600℃，视后处理条件而定。一长宽比为1至5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。可施加数十高斯(Gauss)至1特司拉(tesla，10,000高斯)之间的磁场，以改良其磁结晶态。
可以选择性地在真空中或氮气环境中或氧气/氮气混合环境中进行一沉积后退火处理，以改良超巨磁阻材料的结晶态。此退火处理的温度典型地系介于400℃至600℃，而退火时间则少于2小时。
超巨磁阻材料的厚度是随着存储单元结构的设计而定。厚度介于10nm至200nm的超巨磁阻材料，可被用作为核心材料。一YBCO(YBACuO3，一种高温超导体材料)缓冲层是通常被用以改良超巨磁阻材料的结晶态。此YBCO的沉积是在沉积超巨磁阻材料之前进行。YBCO的厚度系介于30nm至200nm。
3.双元素化合物
NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等，其中x∶y＝0.5∶0.5，
或其它成分为x：0～1；y：0～1。
用以形成此存储材料的例示方法
1.沉积：是利用PVD溅射或磁电管溅射方式，其反应气体为氩气、氮气、氧气、及/或氦气、压力为1mTorr至100mTorr，其标靶金属氧化物系为如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此沉积步骤一般是在室温下进行。一长宽比为1至5的准直器可用以改良其注入表现。为了改善其注入表现，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行一沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地系介于400℃至600℃，而退火时间则少于2小时。
2.反应式沉积：是利用PVD溅射或磁电管溅射方式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其标靶金属氧化物为如Ni、Ti、Al、W、Zn、Zr、Cu等。此沉积步骤一般是在室温下进行。一长宽比为1至5的准直器可用以改良其注入表现。为了改善其注入表现，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行一沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地系介于400℃至600℃，而退火时间则少于2小时。
3.氧化：是使用一高温氧化系统(例如一高温炉管或一快速热处理(RTP))进行氧化。此温度系介于200℃至700℃、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法系为等离子体氧化。一无线射频或直流电压源等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间系从数秒钟至数分钟。氧化温度系从室温至约300℃，视等离子体氧化的程度而定。
4.聚合物材料
掺杂有铜、碳六十、银等的TCNQ，或PCBM、TCNQ混合聚合物。
形成方法
1.蒸镀：是利用热蒸发、电子束蒸发、或原子束外延系统(MBE)进行蒸发。一固态TCNQ以及掺杂物颗粒是在一单独室内进行共蒸发。此固态TCNQ以及掺杂物颗粒系置于一钨船或一钽船或一陶瓷船中。接着施加一大电流或电子束，以熔化反应物，使得这些材料混合并沉积于晶圆之上。此处并未使用反应性化学物质或气体。此沉积作用系于压力为10-4Torr至10-10Torr下进行。晶圆温度系介于室温至200℃。
可以选择性地在真空中或氮气环境中进行一沉积后退火处理，以改良聚合物材料的成分分布。此退火处理的温度典型地系介于室温至300℃，而退火时间则少于1小时。
2.旋涂：是使用一旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，此晶圆系静置(典型地系在室温下，或低于200℃的温度)一足够时间以利固态的形成。此静置时间可介于数分钟至数天，视温度以及形成条件而定。
用以形成硫属化物的例示方法之一是利用PVD溅射或磁控(Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般是在室温下进行。一长宽比为1至5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地系介于100℃至400℃，而退火时间则少于30分钟。
图2A至图2C是根据本发明一实施例的一存储单元的一部份剖面图。图2A是沿着正交于位线且包含多个存储单元控制电路的衬底205的剖面图。图2B至图2C是分别沿着正交于源极线255的剖面图。而图2D系为如图2A至图2C中存储单元阵列的俯视图。为了简明起见，而省略了图2D中的第二介电层材料275。
衬底205可以利用许多种不同的方式形成。任何已知或新发展的方法，皆可以用来形成此处所描述的衬底205。此衬底205包含多个存储单元控制电路的半导体衬底(未示)。在此例示实施例中的存取电路包括导电字线265所形成的存取晶体管的栅极，以及相邻于此字线265的一对掺杂区域(未示)以形成的存取晶体管的源极和漏极。此字线265系平行于一第一方向延伸而进入且射出于图2B的剖面。衬底205也包含一导电漏极接触阵列220以及一导电源极接触阵列222。此导电漏极接触阵列220与存取晶体管的漏极电性耦接，而此导电源极接触阵列222则与存取晶体管的源极电性耦接。在此例示实施例中的存取晶体管的源极区域是与邻近存取晶体管分享。可以理解的是，其它结构或组态的存取晶体管及接触220、222，不论是已知或新发展的，皆可以被使用。
此例示实施例中的存储装置包含多个位线250、第一电极230和绝缘构件240。此位线250包含导体系平行于一第二方向延伸而进入且射出于图2A的剖面。此绝缘构件240具有一介于一对应第一电极230与一部份作为第二电极的位线250之间的一厚度245。此第一电极230与对应的导电漏极接触220电性耦接。
此例示实施例中的存储装置包含存储材料桥210的阵列，此桥210接触各自的第一电极230且延伸通过对应的绝缘构件240至其对应的位线250。在此第一电极130与位线150之间的一电极间沟道具有一长度250系由此绝缘构件140的厚度145所定义。
在此例示实施例中的桥210包含存储材料，如硫属化物材料或是其它相关材料，其具有至少两个可逆的固态相，可以通过施加一电流通过此桥210或是一电压于第一电极130与位线150之间。
在此例示实施例中的存储单元阵列包含与对应的源极接触222电性接触的导电元件235。第一介电材料270系介于邻近第一电极230与导电元件235之间。而第二介电材料275系在第一电极230、位线250与桥210之上。一导电介层孔280阵列延伸通过此第二介电材料275，而与对应的导电元件235电性接触。导电源极线255系平行于一第一方向延伸，此源极线255在(第二)介电材料275之上且与多个导电介层孔280中的导电介层孔280电性接触。
可以理解的是，许多不同的材料皆可以被用来作为导电位线250、字线265(从未于说明书及图示中出现)、第一电极230、导电元件235与源极线255之用，包括如铝、氮化钛、钨为基础的金属，以及其它非金属导电材料如掺杂多晶硅。而在此实施例中的第一电极230与位线250最好是氮化钛或氮化钽。替代地，第一电极230与位线250也可以是氮化铝钛或氮化铝钽，或是其它可使用的导体是包括选自下列群组之一个或以上者：钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、钌(Ru)及其合金。
图3至图10描述制造一使用上述的存储单元的存储阵列的实施例流程。图3A显示一俯视图而图3B至图3C则为提供一衬底205的工艺第一步骤的剖面图。衬底205包含多个存储单元的存取电路。衬底205具有一包含与此存取电路接触的导电漏极接触阵列220和导电源极接触阵列222的一接触表面206。如之前所描述过的，衬底205可以由许多方式形成，而许多其它的结构或组态的存取电晶路及接触也可以被使用。
之后，一层导电第一电极材料400形成于此衬底205的接触表面206之上，完成如图4A至图4C所示的结构。
之后，将图5A至图5C所示的结构400进行刻蚀以形成多条细线500延伸于一第一方向上，且于细线500之间定义出第一沟道。一包括如二氧化硅的介电材料270被形成于第一沟道之间，而生成如图5A至图5C图所示的结构。此介电材料270可以利用填充工艺方式形成并利用如化学机械研磨技术加以平面化。
之后，将图5A至图5C所示的结构进行刻蚀以形成多条第二沟道600，而形成图6A至图6C所示的结构，其具有多组导电元件230、235介于第二沟道600之间。此第二沟道600系平行延伸于一第二方向，该第二方向垂直于第一方向。可以在图6A至图6C中看出，于第二沟道600之下的一部份接触表面206被裸露出来。此组导电元件230、235包括一第一导电元件其包含第一电极230与一对应的漏极接触220电性接触，及一第一导电元件235(其包含第一电极230，与上面不一致)与一对应的源极接触222电性接触。此导电元件230、235具有侧壁表面610及上表面620。
之后，一顺形侧壁介电材料层700形成于图6A至图6C所示的结构之上，且一位线材料层710形成于侧壁介电材料层700之上，而形成图7A至图7C所示的结构。
之后，图7A至图7C所示的结构被平面化以裸露导电元件230、235的上表面620，而形成图8A至图8C所示的结构。多条包含位线材料710的位线250平行延伸于第二方向。多个绝缘构件240包含侧壁介电材料700于多组导电元件230、235中的第一电极230的侧壁表面610。此在多绝缘构件中的绝缘构件240具有介于相对应的第一电极230与位线250之间的一厚度245。
之后，于图8A至图8C所示的结构上的存储材料被图案化以形成多个相变化桥210，而形成图9A至图9C所示的结构。此桥210接触第一电极230且延伸通过绝缘构件240而至位线250。此桥210定义一介于相对应的第一电极230与位线250之间的电极间路径且由绝缘构件240的一厚度245来定义。替代地，此相变化桥210可以由，例如，定义如图8A至图8C所示的结构上的介电材料，且使用此介电材料层作为掩膜来形成相变化桥210。
之后，一第二介电材料层275及一导电介层孔阵列280形成于图9A至图9C所示的结构之上，而形成图10A至图10C所示的结构。此导电介层孔280与一对应的第二导电元件235电性接触。
之后，多条源极线255形成于第二介电材料层275之上，而形成如图11A至图11C所示的结构，完成如图2A至图2D中所示的存储单元阵列。此源极线255系平行延伸于第一方向，且与导电介层孔280电性接触。
本发明所述的存储元件实施例包括了一导电位线以及多个第一电极。此存储元件也包括了多个绝缘构件，该绝缘构件具有一介于对应的一第一电极与一部分作为一第二电极的该位线之间的一厚度。此存储元件更包括了一存储材料桥阵列，其具有至少两个固态相，该桥接触各自的第一电极且延伸通过对应的绝缘构件至该位线。该桥定义一介于相对应的第一电极与位线之间的电极间路径且由该绝缘构件的该厚度来定义。
本发明所述的实施例的优点包括，存储单元其具有较小的尺寸，因此提供高密度的阵列结构，以及用以制造此等结构的方法能够符合大尺寸存储装置的严格工艺变量规格。
虽然本发明系已参照较佳实施例来加以描述，但所应理解的是，本发明创作并未受限于其详细描述内容。替换方式及修改样式系已于先前描述中所建议，并且其它替换方式及修改样式将为本领域技术人员所思及。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明之精神范畴。因此，所有此等替换方式及修改样式系意欲落在本发明于随附权利要求书及其均等物所界定的范畴之中。
任何在前文中提及的专利申请案以及印刷文本，均系列为本案的参考。

Claims (11)

1.一种存储装置，其特征在于，该存储装置包括：
一导电位线；
多个第一电极；
多个绝缘构件，该绝缘构件具有一介于对应的一第一电极与一部分作为一第二电极的该位线之间的一水平厚度；
一存储材料桥阵列，该桥水平接触各自的第一电极且延伸通过对应的绝缘构件至该位线，该桥位于该导电位线与对应的该第一电极的上方，且该桥定义一介于相对应的第一电极与位线之间的电极间路径且由该绝缘构件的该水平厚度来定义，其中该存储材料具有至少两个固态相。
2.根据权利要求1所述的存储装置，其特征在于，该存储装置更包含：
多个存储单元的存取电路，包含一第一导电接触阵列耦接至该存取电路，其中多个第一电极中的该些第一电极与该第一导电接触阵列中对应的导电接触电性耦接。
3.根据权利要求2所述的存储装置，其特征在于，该存储装置更包含：
一第二导电接触阵列耦接至该存取电路；以及
多个导电源极线，该源极线与该第二导电接触阵列中对应的导电接触电性耦接。
4.根据权利要求1所述的存储装置，其特征在于，该绝缘构件的该厚度小于一形成该装置的光刻工艺的最小特征尺寸。
5.根据权利要求1所述的存储装置，其特征在于，该存储材料桥具有一厚度介于1纳米与10纳米之间。
6.一种制造存储装置的方法，其特征在于，该方法包括：
形成一导电位线；
形成多个第一电极；
形成多个绝缘构件，该绝缘构件具有一介于对应的一第一电极与一部分作为一第二电极的该位线之间的一水平厚度；
形成一存储材料桥阵列，该桥水平接触各自的第一电极且延伸通过对应的绝缘构件至该位线，该桥位于该导电位线与对应的该第一电极的上方，且该桥定义一介于相对应的第一电极与位线之间的电极间路径且由该绝缘构件的该水平厚度来定义，其中该存储材料具有至少两个固态相。
7.根据权利要求6所述的方法，其特征在于，该方法更包含：
提供多个存储单元的存取电路，包含一第一导电接触阵列耦接至该存取电路，其中多个第一电极中的该些第一电极与该第一导电接触阵列中对应的导电接触电性耦接。
8.根据权利要求7所述的方法，其特征在于，提供存取电路的步骤包含一第二导电接触阵列耦接至该存取电路，以及更包含：
形成多个导电源极线，该源极线与该第二导电接触阵列中对应的导电接触电性耦接。
9.根据权利要求6所述的方法，其特征在于，该绝缘构件的该厚度小于一形成该装置的光刻工艺的最小特征尺寸。
10.根据权利要求6所述的方法，其特征在于，该存储材料桥具有一厚度介于1纳米与10纳米之间。
11.一种制造多个存储单元的方法，其特征在于，该方法包括：
提供一衬底包括该多个存储单元的存取电路，且具有一接触表面，其有着与该存取电路接触的一导电漏极接触阵列及一导电源极接触阵列；
形成一第一电极材料层于该衬底的该接触表面之上；
图案化该第一电极材料层以形成多条第一电极材料，该多条第一电极材料平行延伸于一第一方向且定义多条第一沟道于其间；
形成一第一介电材料于该多条第一沟道之上；
形成多条第二沟道平行延伸于一第二方向，该第二方向垂直于第一方向，因此裸露该第二沟道之下的一部份该接触表面，且定义出多组导电元件，每一组导电元件由第一导电材料形成于该第二沟道之间，该导电元件具有侧壁表面及上表面，其中所述每一组导电元件包含a)第一导电元件，包含与对应的该导电漏极接触电性接触的一第一电极，及b)第二导电元件，包含与对应的该导电源极接触电性接触的一第二电极；
形成侧壁介电材料层于该导电元件与该裸露部分的该接触表面之上；
形成一导电位线材料层形成于该侧壁介电材料层之上，且平面化以裸露出该些导电元件的该上表面，因此形成多条包含该导电位线材料的位线平行延伸于该第二方向，及因此形成多个绝缘构件包含侧壁介电材料于多组导电元件中的该第一电极的该侧壁表面，造成在多绝缘构件中的绝缘构件具有介于相对应的该第一电极与位线之间的一厚度；
图案化一存储材料层以形成多个相变化桥，因此形成一次构装，该桥接触各自的该第一电极且延伸通过该绝缘构件而至该位线，该桥定义一介于相对应的该第一电极与该位线之间的一电极间路径且由绝缘构件的该厚度来定义，其中该存储材料具有至少两个固态相；
形成一第二介电材料层于该次构装之上；
形成一导电介层孔阵列，该导电介层孔阵列中的导电介层孔与该组导电元件中对应的第二导电元件电性接触；以及
形成多条源极线于该第二介电材料层之上，该源极线系平行延伸于该第一方向，且与该导电介层孔阵列中的导电介层孔电性接触。
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