CN101083298A - 具有缩减活性面积及接触面积的电阻式随机存取存储单元 - Google Patents

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Abstract

一种存储器件，有一侧壁绝缘装置，其具有与第一侧壁隔离层厚度相同的侧壁绝缘装置长度；形成自第二侧壁隔离层的第一电极，其具有与第二侧壁隔离层厚度相同的第一电极长度，以及形成自该第二侧壁隔离层的第二电极，其具有与该第二侧壁隔离层厚度相同的第二电极长度，被形成于该侧壁绝缘装置的侧壁上；存储器材料的导桥，其具有导桥宽度，自该第一电极的上表面延伸至该第二电极的上表面，横跨该侧壁绝缘装置的上表面，其中该导桥包含存储器材料。

Description

具有缩减活性面积及接触面积的电阻式随机存取存储单元
相关申请的交叉引用
本说明书与本申请同一天申请的另一件发明美国专利申请No.11/421,036相关，而且由相同的专利权申请人所拥有(MXIC1698-1)。
技术领域
本发明涉及依据相变化为基础的存储器材料的高密度存储元件，包含硫属化物(chalcogenide)为基础的材料以及其他可编程电阻性材料，以及制造该元件的方法。
背景技术
相变化为基础的存储器材料被广泛的用于光盘的读写。这些材料至少有两个固态相，包含例如非晶固态相以及结晶固态相。激光脉冲被用来读写光盘以在不同相间切换，以读取在相变化后该材料的光学特性。
相变化为基础的存储器材料，例如硫属化物为基础的材料以及相似的材料，也可以通过施加适合实施在集成电路上的电流级别以导致相变化。该非晶状态是被描述为比结晶状态有更高的电阻，这个可以被用来检测以表示数据。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣，此电路可用于随机存取读写。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下指称为重置(reset))一般为高电流步骤，其包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。理想状态下，引起相变化材料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降低重置所需的重置电流幅度，可通过减低在存储器中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积而达成，因此可针对此相变化材料元件施加较小的绝对电流值而达成较高的电流密度。
发展的一种方法致力于在集成电路结构上形成微小孔洞，并使用微量可编程电阻材料填充这些微小孔洞。致力于这些微小孔洞的专利包括：于1997年11月11日公开的美国专利No.5,687,112，，题为“Multibit Single Cell Memory Element Having Tapered Contact”、发明人为Ovshinky；于1998年8月4日公开的美国专利No.5,789,277，题为“Method of Making Chalogenide[sic]Memory Device”、发明人为Zahorik等；于2000年11月21日公开的美国专利No.6,150,253，题为“Controllable Ovonic Phase-Change Semiconductor Memory Deviceand Methods of Fabricating the Same”、发明人为Doan等。
在以非常小的尺寸制造这些装置、以及满足生产大尺寸存储器件时所需求的严格工艺变化时，则会遭遇到问题。期望提供一种存储单元结构，其包括有小尺寸以及低重置电流，以及用以制造此等结构的方法，其可满足生产大尺寸存储器件时的严格工艺变化规格。较佳地，提供一种工艺与结构，其兼容于同一集成电路的周边电路的制造工艺。
发明内容
描述了一种相变化随机存取存储器PCRAM装置，其适用于大型集成电路中。在此所描述的技术包含存储器件，其有侧壁绝缘装置，该侧壁绝缘装置具有依据第一侧壁隔离层(spacer layer)厚度的侧壁绝缘装置长度。第一电极形成自第二侧壁隔离层，具有依据第二侧壁隔离层厚度的第一电极长度，以及第二电极形成自该第二侧壁隔离层，具有依据该第二侧壁隔离层厚度的第二电极长度，该第一电极和第二电极形成在侧壁绝缘装置的侧壁上。存储器材料的导桥具有自该第一电极的上表面延伸至该第二电极的上表面，横越该绝缘装置的上表面的导桥宽度，其中该导桥包含存储器材料。
该电极间通道横越该绝缘壁，由该第一电极和该第二电极间的侧壁绝缘装置所形成，具有由该第一侧壁隔离层厚度所定义的通道长度。该导桥包含可编程电阻性材料。对该相变化存储器而言，该导桥包含至少有两种通过施加电流通过该材料或施加电压在该第一电极和该第二电极可逆的固态相的存储器材料，例如硫属化物为基础的材料，或其他相关的材料。
存储器材料可编程电阻值的活性区域大小可以是非常小的。在本公开中，当提及在单元中的结构大小，该“长度”指的是x方向的距离(图1中由左至右)，其指该侧壁绝缘装置以及该侧壁电极，由用以形成该些侧壁的侧壁隔离层厚度所决定。在单元中结构的“厚度”指的是y方向的距离(图1中上与下)，以及该“宽度”指的是z方向的距离(垂直于图1的平面)。因此存储器材料的活性区域大小是决定于该侧壁绝缘装置的长度(x方向)，用以形成该导桥的薄膜厚度(y方向)，该导桥的宽度，其垂直于导电路径，并且，该侧壁电极结构(x方向)作为该导桥接触。该小接触面积(area)，由该第一和该第二电极的长度和该导桥的宽度所定义，通过减少具有相对高的热传导性的该电极材料的接触面积，改善该导桥的热隔离。该小接触面积也可以用来集中电流，增加该导桥的电流密度。该改善的热隔离和增加的电流密度改善该单元的重置操作，特别是包含相变化材料的导桥的单元。
被用来形成该导桥的该侧壁电极结构的长度和存储器材料薄膜的厚度，由薄膜厚度技术的实施例中所决定，其并不只是限于在制造存储单元中所使用的蚀刻工艺。此外，该导桥的宽度也小于最小的特征大小F，在本发明的实施例中，该大小被指定于用以图案化该材料层的蚀刻工艺。在一个实施例中，该导桥的宽度由使用光阻修剪技术所定义，其中掩模的图案被用来定义在晶片上的蚀刻光阻结构，具有最小的特征大小F，以及该光阻结构是由等向蚀刻所修剪以达成小于F的特征大小。该修剪的光阻结构被用于蚀刻转移更窄的图案至存储器材料的绝缘材料层之上。此外，其他技术可以被用来在集成电路层上形成窄的材料线。因此，具有简单结构的相变化存储单元达成很小的重置电流和低功率消耗，以及容易制造。
在此描述技术的一些实施例中，提供存储单元的阵列。在该阵列中，在集成电路中许多的电极装置和介于其间的侧壁绝缘装置包含平坦化的界面。该对应的许多薄膜导桥横越该绝缘墙，该绝缘墙介于电极装置对，其包含位于该电极层以及侧壁绝缘装置上表面的存储元件。自该电极层中的第一电极，经由侧壁绝缘装置上表面的薄膜导桥，至该电极层中的第二电极的电流路径在该阵列中的存储单元而建立。
在此描述的集成电路电极层下方的电路，可以使用逻辑电路以及存储器阵列电路广为人知的技术来实现，例如CMOS技术。
在此描述的阵列实施例中，电极层上方的电路包含许多的位线。在此描述的电极层上方有位线的实施例中，电极层中的电极装置，其作为存储单元的第一电极是共用的，使得单一电极装置提供第一电极供给在该阵列的一行中的二存储单元。在此描述的实施例中，许多的位线在阵列中，是沿着对应的行而排列，以及在该对应的行的两相邻存储单元共用接触结构以连接该第一电极。
描述了一种用以制造存储器件的方法。该方法的实施例包含在晶圆上形成可移除材料的可移除层，该晶圆被处理以提供存取晶体管和存取路径(钨栓塞由金属间介质IMD所包围)连接至该可移除层。该可移除层被图案化以形成一个或多个可移除装置，以及包含介质材料的第一侧壁隔离层形成于该可移除装置，以及该可移除装置的侧壁上。部分该第一侧壁隔离层被移除以形成在该可移除装置的侧壁上的侧壁绝缘装置。该可移除装置被移除，留下先前该可移除装置所在的凹洞。包含导电性材料的第二侧壁隔离层形成于该侧壁绝缘装置以及该侧壁绝缘装置上的第二侧壁之上。IMD层被形成于该第二侧壁隔离层以及被平坦化以暴露该第二侧壁隔离层以及该侧壁绝缘装置，形成由侧壁绝缘装置所分隔的第一和第二侧壁电极对之上。存储器材料的导桥形成于介于该第一侧壁电极和该第二侧壁电极，横越该侧壁绝缘装置之间。该导桥通常是存储器材料的区块，连接该第一侧壁电极和第二侧壁电极，以定义电极间路径，其介于该第一侧壁电极和第二侧壁电极，横越具有由该第一侧壁隔离层厚度所定义的路径长度的该侧壁绝缘装置。
本发明的其它特征，和优点，参照下列附图示进行描述。
附图说明
图1描述薄膜导桥相变化存储器件的实施例。
图2至17是依据本发明的实施例描述包含有热隔绝缺口的存储单元的存储器阵列的制造程序的剖面图。
图18是依据实施例的包含相变化存储元件的存储器阵列的示意图。
图19是依据实施例的包含相变化存储器阵列的集成电路装置的框图。
主要元件符号说明
100：存储元件的基本结构
102：存储器材料的导桥
104：第一电极
105：第一电极长度
106：第二电极
107：第二电极长度
108：侧壁绝缘装置
109：侧壁绝缘装置长度
110：绝缘填充
112：第一电极上表面
114：第二电极上表面
116：侧壁绝缘装置上表面
118：导桥活性(active)区
150：部分集成电路的剖面图
151：衬底
152、154：存取晶体管
156：共用源极接触
158：第一漏极接触
160：第二漏极接触
162、164：栅极
166：周边接触
170：绝缘材料
172：绝缘材料以及栓塞平坦化表面
174、176：导体部分
178、180：可移除部分
182：由两个晶体管(152，154)所形成的阵列
184：介质材料层
185：经过CMP之后介质材料层的平坦表面
186：第一侧壁隔离层
188、190：可移除部分的侧壁
192、194：可移除部分侧壁的第一侧壁装置
193：第一绝缘装置侧壁
195：第二绝缘装置侧壁
196、198：蚀刻可移除材料所形成的凹洞
200：第二侧壁隔离层
202：介质材料层
204、206、208、210：经CMP平坦化后的表面
212、214：存储器材料的导桥
216：第二侧壁隔离层的第一电极
218：第二侧壁隔离层的第二电极
220、246：形成自第一侧壁隔离层的侧壁绝缘装置
224：介质填充层
226、228：蚀刻介质填充层所形成的沟槽
230、232：延伸自沟槽的接触
234：被沉积在沟槽和接触的障碍层
236：沉积铜
238、240：存储单元
241：位线
242、243：电极
244：周边接触
400：存储器阵列
402：共用源极线
404、406：字线
408、410：位线
412：y方向解码器与字线驱动器
414：x方向解码器与检测放大器
416、418、420、422：存取晶体管
424、428、430：电极装置
426、432：存储单元
500：集成电路的简化块
502：具有缩减面积的相变化单元存储器阵列
504：列解码器
506：字线
508：行解码器
510：位线
512：地址总线
514：检测放大器和数据输入结构
516：数据总线
518：数据输入线
519：其他电路
520：数据输出线
522：偏压安排状态机
524：偏压安排供应电压
TB：导桥厚度
具体实施方式
参照图1-19提供一种薄膜保险丝相变化存储单元、存储单元的阵列以及制造该存储单元的方法的详细描述。
图1描述基本的存储元件100的结构，其包含102(例如可编程电阻性材料)在电极层的侧壁上(参照图10编号200)的存储器材料的导桥，其包含有第一电极长度(以双端箭头105表示)的第一电极104，有第二电极长度(以双端箭头107表示)的第二电极106，以及介于该第一电极104和该第二电极106且有侧壁绝缘装置长度(以双端箭头109表示)的侧壁绝缘装置108。该第一电极的长度通常，但并不需要，与第二电极的长度相同，两者都是由电极层的厚度所决定。同样地，该侧壁绝缘装置的长度109是由绝缘层的厚度所决定(参照图7编号186)，该绝缘层被沉积以形成侧壁(参照图8A编号192、194)在随后可移除的结构上(参照图8A编号178，180)，以允许侧壁电极的形成(也就是电极104，106)在侧壁绝缘装置的两端。
该第一和第二电极以及该侧壁绝缘装置包含薄膜侧壁结构。绝缘填充110与侧壁结构相邻，以及提供上表面的平坦化以支持随后的导电层(参照图17)。如所描述的，该第一和第二电极104、106有上表面112、114，在电极的接触区域与导桥102相接，其中该区域是由该导桥(参照图13B编号214)的宽度和该电极的长度105、107所定义。该电极的长度是由电极层(参照图10编号200)的厚度所定义。同样地，该侧壁绝缘装置108有上表面116，以及该导桥102有活性区域118，以虚线表示，其长度通常为该侧壁绝缘装置108的长度109。该导桥102的活性区118表示存储器在编程和重置时状态切换时存储器材料的活性体积。存储器材料的导桥102躺在电极层的平坦上表面112、114，以及该侧壁绝缘装置108的平坦上表面116上，使得导桥102和第一电极104以及第二电极106的接触点是位于该导桥的下方。
存储器材料的活性体积(也就是，活性区域118)与可编程电阻材料相关的，可以是非常小的，是由侧壁绝缘装置的长度所决定，该装置是由被沉积层的厚度和蚀刻过程而得。在特定实施例中，该侧壁的绝缘装置是介质材料环，被沉积在可移除材料的栓塞或柱子的侧壁，以及相似于栅极侧壁被形成，该侧壁在金属氧化物半导体场效应晶体管制造的技术领域，是为人所熟知。该电极结构的长度，也是以侧壁技术来形成，该侧壁绝缘装置的长度，以及用以形成该导桥102的存储器材料层厚度，是由实施例中薄膜厚度的技术所决定，而且不会由使用于制造该存储单元中的平板印刷(lithographic)步骤的最小特征尺寸F所限制。在特定实施例中，该导桥的宽度(参照图13B编号214)也是小于用在本发明实施例图案化材料层的平板印刷步骤的最小特征尺寸F。在一实施例中，该导桥的宽度是使用光阻修剪技术来定义，其中掩模图案是被用来定义在有最小特征尺寸F的晶片上的蚀刻光阻结构，以及该光阻结构是由等向蚀刻所修剪以达成小于F的特征尺寸。该被修剪的光阻结构则被用来转换被缩小的图案至存储器材料层上。其他技术也可以被用来在集成电路的层上形成窄的材料线。因此，具有简单结构的相变化存储单元达成非常小的重置电流和低功率消耗，以及容易制造。
在操作上，电流路径(“电极间路径”)从该第一电极104，经过该导桥102的活性区域118，到该第二电极106，由该存储单元结构所形成。存取电路可以被用来接触该第一电极104和该第二电极106，以多种配置，用以控制该存储单元的操作，因此可以被编程以设定该导桥102具有可编程电阻以表示数据值。例如，使用硫属化物为基础的相变化存储器材料，该存储单元可以被设定成相对高的电阻状态，其中在电流路径上，至少该导桥的部分是在非晶状态，以及相对低的电阻状态，其中全部或大部分在电流路径的该导桥是在结晶状态。
单元100的活性区118是供相变化存储单元实施例，其中该材料是被引发以在至少两个固态相之间变化的区域。可以被了解的是，该活性区118在所描述的结构中可以被做得很小，减少引发相变化所需电流的大小。
存储单元的实施例包含相变化为基础的存储器材料，包含硫属化物为基础的材料以及其他材料，以供导桥102。硫属化物包括下列四元素中的任一种：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将硫属元素与更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的化合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被在技术文件中进行了描述，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、钢/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)。一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳的为介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最佳地，锗的浓度范围介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其为所有组成元素总和为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential of Ge-Sb-Te Phase-changeOptical Disks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变化合金，其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中栏11-13所述，其范例在此列入参考。
相变化材料能在此单元活性通道区域内依其位置顺序在材料为大致非晶状态的第一结构状态与大致结晶固体状态的第二结构状态之间切换。这些材料至少为双稳态的。“非晶”一词用以指称相对较无次序的结构，其比单晶更无次序性，而带有可检测的特征，如比结晶态更高的电阻值。“结晶态”用以指称相对较有次序的结构，其比非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰色地带。此材料中的电性质也可能随之改变。
相变化合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大致非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大致结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可决定特别适用于特定相变化合金的适当脉冲量变曲线。在本文的后续部分，此相变化材料以GST代称，同时应该了解，也可使用其它类型的相变化材料。在本文中所描述的一种适用于PCRAM中的材料，为Ge2Sb2Te5。
可用于本发明其它实施例中的其它可编程的存储材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态变化来决定电阻的物质；PrxCayMnO3、PrSrMnO、ZrOx、TiOx、NiOx、WOx、经掺杂的SrTiO3或其它利用电脉冲以改变电阻状态的材料；或其它使用电脉冲以改变电阻状态的物质；四氰代二甲基苯醌(7，7，8，8-tetracyanoquinodimethane，TCNQ)，甲烷富勒烯(methanofullerene 6)、6苯基C61丁酸甲酯(6-phenyl C61-butyric acidmethyl ester，PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或任何其它聚合物材料其包括有以电脉冲而控制的双稳态或多稳态电阻态。
接着简单描述四种电阻存储材料。第一种为硫属化物材料，例如GexSbyTez，其中x∶y∶z＝2∶2∶5，或其他成分为x：0～5；y：0～5；z：0～10。以氮、硅、钛或其他元素掺杂的GeSbTe也可被使用。
一种用以形成硫属化物材料的示例方法，利用PVD溅镀或磁控管(Magnetron)溅镀方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般在室温下进行。长宽比为1～5的准直器(collimater)可用以改良其填充性能。为了改善其填充性能，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地介于100℃至400℃，而退火时间则少于30分钟。
硫属化物材料的厚度随着单元结构的设计而定。一般而言，硫属化物的厚度大于8nm的可以具有相变化特性，使得此材料表现出至少双稳定的电阻态。
第二种适合用于本发明实施例中的存储材料为超巨磁阻(CMR)材料，例如PrxCayMnO3，其中x∶y＝0.5∶0.5，或其他成分为x：0～1；y：0～1。包括有锰氧化物的超巨磁阻材料也可被使用。
用以形成超巨磁阻材料的示例方法，利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气、氮气、氧气及/或氦气、压力为1mTorr至100mTorr。此沉积步骤的温度可介于室温至600℃，视后处理条件而定。长宽比为1～5的准直器可用以改良其填充性能。为了改善其填充性能，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。可施加数十高斯至1特司拉(10,000高斯)之间的磁场，以改良其磁结晶态。
可以选择性地在真空中或氮气环境中或氧气/氮气混合环境中进行沉积后退火处理，以改良超巨磁阻材料的结晶态。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
超巨磁阻材料的厚度随着存储单元结构的设计而定。厚度介于10nm至200nm的超巨磁阻材料，可被用作为核心材料。YBCO(YBACuO3，一种高温超导体材料)缓冲层通常被用以改良超巨磁阻材料的结晶态。此YBCO的沉积在沉积超巨磁阻材料之前进行。YBCO的厚度介于30nm至200nm。
第三种存储材料为双元素化合物，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等，其中x∶y＝0.5∶0.5，或其他成分为x：0～1；y：0～1。用以形成此存储材料的示例方法，利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气、氮气、氧气、及/或氦气、压力为1mTorr至100mTorr，其目标金属氧化物为如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填充性能。为了改善其填充，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
一种替代性的形成方法利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其目标金属氧化物为如Ni、Ti、Al、W、Zn、Zr、Cu等。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填充性能。为了改善其填充，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
另一种形成方法，使用高温氧化系统(例如高温炉管或快速热处理(RTP))进行氧化。此温度介于200℃至700℃、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法为等离子体氧化。无线射频或直流电压源等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间从数秒钟至数分钟。氧化温度从室温至约300℃，视等离子体氧化的程度而定。
第四种存储材料为聚合物材料，例如掺杂有铜、碳六十、银等的TCNQ，或PCBM、TCNQ混合聚合物。一种形成方法利用热蒸发、电子束蒸发、或原子束磊晶系统(MBE)进行蒸发。固态TCNQ以及掺杂物丸在单独室内进行共蒸发。此固态TCNQ以及掺杂物丸置于钨船或钽船或陶瓷船中。接着施加大电流或电子束，以熔化反应物，使得这些材料混合并沉积于晶圆之上。此处并未使用反应性化学物质或气体。此沉积作用在压力为10-4Torr至10-10Torr下进行。晶圆温度介于室温至200℃。
可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良聚合物材料的成分分布。此退火处理的温度典型地介于室温至300℃，而退火时间则少于1小时。
另一种用以形成一层以聚合物为基础的存储材料的技术使用旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，此晶圆静置(典型地在室温下，或低于200℃的温度)足够的时间以利固态的形成。此静置时间可介于数分钟至数天，视温度以及形成条件而定。
图2A是依据本发明实施例的部分存储器阵列的剖面图，其制造在衬底151上(例如硅晶圆)的部分集成电路(IC)150中。第一和第二晶体管152、154(在某些应用上被通称为“存取晶体管”)有共用源极接触156、第一漏极接触158以及第二漏极接触160，在特定实施例，是所有的钨栓塞连接至在衬底的n+掺杂区域，但是以其他金属或导体取代亦可，例如被掺杂的硅或是硅化物，或是导电性材料的组合。
栅极162、164在依据电信号施加至该栅极时，会形成导电沟道连接至源极接触156和漏极接触158、160，这是场效应晶体管领域为人所熟知的操作。周边接触166相似于其他栓塞。绝缘材料170分隔接触156、158、160、166，以及栅极162、164，而且该绝缘材料以及栓塞已经被平坦化仪形成表面172适合后续的工艺步骤，这也是在IC制造领域为人所熟知的技术。在特定实施例中，该IC使用传统的CMOS制造技术被处理到目前的阶段，其可能包含额外的特征，在此省略以为了简单和清楚的描述。
图2B是图2A的部分集成电路的上视图，显示该接触156、158、160、166是被绝缘材料170所包围。
图3是图2A的部分集成电路的剖面图，具有形成在该漏极栓塞158、160上的导体部分174、176。该被选为导体部分的材料与栓塞158、160的材料兼容，以及侧壁电极的材料描述如下。在另一实施例中，该导体部分174、176可以被省略，其中栓塞与侧壁电极的接触已经稳定的建立。阵列182由两个晶体管(参照图2A编号152，154)，以及IC的其他晶体管和存储单元(未示于此)所形成。导体部分174、176是由一层的导电材料，应用蚀刻技术所形成。在特定实施例中，使用钨以形成栓塞158、160，该导体部分174、176是由TiN，或TiN/Al/TiN，或其他导电材料所形成。该导体部分的厚度一般介于50nm至200nm，以及有由所使用的制造技术所完成的栓塞或柱的特征尺寸所决定的直径。用于代表性的蚀刻技术，该导电部分可以是直径90nm，这些数值仅只是范例。
可移除部分178、180是由一层的可移除材料所形成，其中该部分会在随后的步骤中被蚀刻以形成凹洞(参照图9编号196、198)。该可移除部分178、180有一剖面圆柱体的圆圈，或是近似圆圈，在代表性的实施例中，具有最大半径靠近该对应接触栓塞158、160的半径，以及在蚀刻过程容许的范围内与对应的接触栓塞158、160对准。例如，在实施例中该接触有一直径近似200nm，该可移除部分的直径介于200至300nm，以及可以使用相同的蚀刻步骤来定义导体部分174、176。在其他实施例中，该可移除部分的圆柱状的剖面图可以是正方形、长方形，以及不规则形状，由图案化该可移除部分的制成来决定。在特别实施例中，该可移除部分178、180是由层多晶硅材料所形成，以及该图案化的导体部分和该可移除的部分是使用相同的光阻掩模来图案化(未显示于此)。该可移除部分厚度通常介于20nm至100nm，以及直径大约在200nm；然而，这些数值仅只是范例。此外，该导体和可移除部分并不一定要是圆柱状或是相同形状。
图4是图3部分集成电路的剖面图，具有一层的介质材料184沉积在衬底151上。该层的介质层通常是指金属间介质层(IMD)。在特别实施例中，该介质材料层184包含二氧化硅。
图5是图4部分集成电路的剖面图，在经过化学机械研磨(CMP)之后形成介质材料184层的平坦表面185，以及暴露(选择性的平坦化)该可移除部分178，180。在特定的实施例中，该可移除部分是多晶硅，以及该CMP步骤终点是在侦测到多晶硅之后或是一段短时间之后。
图6是图5部分集成电路的剖面图，介质材料184层的厚度已经被降至可移除部分178，180的上表面以下。在特定的实施例中，氢氟酸为基础的湿化学蚀刻，被用来选择性的移除部分介质层材料(例如，二氧化硅)。其他蚀刻技术被交互使用来降低该介质材料层。在范例实施例中，该可移除部分是大约100nm厚，以及剩下的该介质层是低于该可移除部分的上表面约100nm。
图7是图6部分集成电路的剖面图，具有第一侧壁隔离层186。该第一侧壁隔离层沿着可移除部分178、180的侧壁188、190参照图6所描述的回蚀刻(etch-back)而形成。在特定实施例中，该第一侧壁隔离层是氮化硅层，厚度大约是20nm至30nm，其将会导致非常短的侧壁绝缘装置长度(参照图1编号109)。“侧壁隔离层(spacer layer)”一词是用来指出其将会形成于结构之中，也就是绝缘装置和电极，也就是与场效应晶体管制造领域俗称的“栅极侧壁隔离”相似。它们相似在于他们是形成于装置的侧壁上。
图8A是图7部分集成电路的剖面图，在该可移除部分178、180的侧壁上形成第一侧壁装置192、194。通常，非等向性的(方向的)蚀刻，例如，电容性耦合等离子体蚀刻是被用来移除第一侧壁隔离层的区域，留下该第一侧壁装置在该侧壁上。侧壁隔离的形成是在场效应晶体管的制造领域广为人知的技术，因此更进一步的描述是被省略。一些侧壁隔离层的变薄会发生在侧壁装置的形成中，但是该侧壁绝缘装置(参照图1编号109)的长度，是由第一侧壁隔离层的厚度所决定。换言之，较厚的侧壁隔离层将会导致较长的侧壁。在一些实施例中，侧壁隔离层被选择性的蚀刻，在形成侧壁装置之前或同时，以减少该侧壁装置的长度。
图8B是图8A部分集成电路的剖面图，显示该第一侧壁装置192，194环绕该可移除部分178、180。该侧壁装置192包含一介质(电绝缘)材料，并具有第一绝缘装置侧壁193，和第二绝缘装置侧壁195。
图9是图8A部分集成电路的剖面图，在移除该可移除部分(参照图8A编号178、180)，留下凹洞196、198延伸穿越该第一侧壁装置192、194，以及介质层184至该导体部分174、176。
图10是图9部分集成电路的剖面图，具有第二侧壁隔离材料层200沉积在该衬底151上。该第二侧壁隔离材料层会被处理以形成存储单元的第一和第二电极(参照图1编号104、106)。该第二侧壁隔离材料是被选为与存储器材料和该导电性部分174、176兼容。在特定的实施例中，其中该存储器材料包含GST，第二侧壁隔离材料层200包含TiN，厚度大约是5nm至30nm，以及在更特别的实施例中，厚度大约是10nm，其提供一个覆盖存储器材料导桥的理想的小接触面积(参照图1编号102)。
图11是图10部分集成电路的剖面图，第二侧壁隔离材料层200已经使用蚀刻技术被图案化之后。该第二侧壁隔离层已经被移除，因此该侧壁隔离层不会覆盖该周边栓塞166。
图12是图11部分集成电路的剖面图，介质材料层202，例如，二氧化硅，已经被沉积，以及用如CMP(参照第4和5图)的步骤被平坦化，以暴露第一和第二侧壁隔离层(比较第一图编号112、116、114)的表面208、206、204，以填入凹洞(参照图9编号196、198)，以及提供平坦化后的表面210以供后续的处理，包含蚀刻图案化。
图13A是图12部分集成电路的剖面图，在存储器材料薄膜层之后，例如，GST，或其他适当可编程电阻性材料，已经被沉积，以及被图案化以形成存储器材料的导桥212、214(比较第一图编号102)。保护性材料的选择层(未示于此)，例如低温沉积SiN形成在GST上，以保护GST随后的工艺步骤。该GST层是被沉积(例如，在摄氏250度的未对准溅镀，或其他沉积技术)在先清除电极结构上表面的步骤之后。该GST层可以形成的非常的薄以依特殊需求的目的，例如，需要改变材料的相以限制重置电流的震幅。在图13A中，是圆形；然而，它可以是长方形或是正方形。
导桥212连接形成自该第二侧壁隔离层(参照图10编号200)的第一电极216，和形成自该第二侧壁隔离层的第二电极218，越过形成自该第一侧壁隔离层(参照图7编号186)的侧壁绝缘装置220。同样地，导桥214连接形成自该第二侧壁隔离层的电极，越过形成自该第一侧壁隔离层的侧壁绝缘装置作为在可移除部分上的侧壁(参照图8A编号178)。
该导桥厚度TB(y方向的剖面图)，在该存储单元的实施例中，可以非常小，以及活性区的长度也可以非常短，依据侧壁绝缘装置220的厚度。该导桥厚度TB可已被建立于用薄膜沉积技术在该第一电极的表面上，侧壁绝缘装置，以及第二电极。因此，该存储单元的实施例有大约50nm或较小的导桥厚度TB。在其他存储单元的实施例有大约20nm或较小的导桥厚度TB。在另一其他存储单元的实施例有大约10nm或较小的导桥厚度TB。可以了解的是该导桥厚度TB可以比10nm还小，使用薄膜沉积技术，例如，原子层沉积等类似的方法，依据该被选定的存储器材料，以及特殊应用的需求，只要厚度足够供导桥执行他存储元件的任务，对于相变化材料，需要具有活性区域的导桥装置具有至少两固态相，可以通过施加在该第一电极和第二电极上的电流和电压来反转。
窄导桥适合提供介于该导桥和电极间之小的接触面积。这有助于限制在编程或重置操作中对该导桥材料所产生的热，因为通常该电极材料有较高的热传导性，以及较大的接触面积可以传导较多的热离开该导桥。在实施例中，形成宽度50nm的导桥，长度30nm的电极，约1500nm2的接触面积。在其他实施例中，有较小的接触面积。
图13B是图13A部分集成电路的上视图。该导桥212，214有导桥宽度W，如导桥厚度TB，也非常小以减少活性区域的大小(参照图1编号118)，因此减少用以编程和重置该存储单元的电能。该导桥宽度W是被植入在最佳实施例中，所以有小于50nm的宽度。在其他实施例中，该导桥宽度约略小于40nm。该导桥长度L，介于30nm和100nm之间，足以连接该第一电极216和该第二电极218，以及横越该侧壁绝缘装置220，在一些实施例中，最佳的长度大约是50nm。在一些实施例中，该导桥宽度使用光阻灰技术来图案化，以减少该导桥宽度，可以提供一个小于蚀刻特征大小的宽度。
图14是图13A部分集成电路的剖面图，具有覆盖在该薄膜存储器材料导桥212、214，以及介质层202上的介质填充层224。在沉积该介质填充层材料之后，该材料被CMP或其他步骤平坦化，以提供较平坦的表面以供后续的蚀刻处理。在特定实施例中，该介质填充层224包含二氧化硅、聚酰亚胺、氮化硅，或其他介质填充材料。该介质层202相同地包含二氧化硅、聚酰亚胺、氮化硅，或其他介质填充材料，以及可能包含该相同的介质材料如介质填充层224，或不同的介质材料。在实施例中，该介质填充层224包含相对好的热和电的绝缘体，对导桥212、214提供热和电的绝缘。
图15是图14部分集成电路的剖面图，具有使用传统的蚀刻技术在该介质填充层224形成沟槽226、228。该沟槽在随后的步骤中将会以金属来填充，是广为人知的花纹和双花纹金属化技术。
图16是图15部分集成电路的剖面图，接触230、232自该沟槽226、228延伸经由该介质填充层224，以及该介质层202，至该第二侧壁隔离层200，其在特定实施例中是TiN层，以及该周边导电栓塞166，其在特定实施例中是钨栓塞。该蚀刻技术用以形成该接触，是选择性的蚀刻该介质层224、202、184的材料，而不会侵蚀该第二侧壁隔离层200的材料，其与该导电栓塞166相比是相对薄的。
图17是图16部分集成电路的剖面图，在金属图案化之后。在特定的实施例中，障碍层234被沉积在沟槽和接触(参照图16编号226、228、230、232)，随后沉积铜236，以及平坦化该晶圆，在双嵌镶中是为人所熟知的技术。其他的金属化技术，例如单嵌镶、钨栓塞，以及薄膜金属化技术，包含图案化金属层，形成于沉积该介质填充层之前，以及其他金属或其他可用以取代的导体。
对应于该存储器材料的薄膜导桥的两个存储单元238、240示出于部分IC中。在操作上，该存储单元238、240通过施加控制信号至形成于该图案化导体层的位线241所存取。其他控制信号被施加至选取的字线，例如连接至存储单元240的晶体管(参照图2A编号152)栅极162的字线。因此，个别的存储单元(例如存储单元240)是通过控制它们的相关位线和字线所存取。存储单元，通过施加适当的信号至它们的位线和字线，被编程、读取以及重置，这是在电子存储器操作为人所熟知的技术。其他的导电结构，例如周边接触244，连接IC的其他电子端点接触，例如周边接触166。
在操作上，存取存储单元240是通过施加控制信号至连接至该栅极162的字线所完成，其连接该共用源极接触156至该漏极接触158，以及因此至该导体部分174，电极243(由第二侧壁隔离层(参照图10编号200)，以及该存储器材料的导桥214所形成)，电极242，(其也是由该第二侧壁隔离层所形成)至该位线241。换言之，该导桥提供介于该第一和第二电极间的电流路径。同样地，存取存储单元238是由施加控制信号至与栅极164相关的字线所完成。
可以了解的是许多的材料可以被用来实施图17的金属层图案化。其他类型的金属化，包含铝、氮化钛以及以钨为基础的材料也可以被使用。非金属的导电性材料，例如掺杂的多晶硅，也可以被使用。在实施例中所描述的最佳电极材料是氮化钛，或氮化钽。此外，该电极可以是TiAlN，或TaAlN，或包含，例如，选自于由钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌，以及其合金所组成的群组的一个或多个元素。该侧壁绝缘装置220、246包含二氧化硅、氧化氮化硅、氮化硅、Al2O3，或其他低介电常数介质。此外，该侧壁绝缘装置包含选自于由硅、钛、铝、钽、氮、氧、碳所组成的群组的一个或多个元素。
在特定实施例中，存储单元的该活性区(参照图1编号118)有大小小于或等于该导桥的厚度TB乘以该导桥的宽度W乘以该侧壁绝缘装置长度(参照图1编号109)的体积。以导桥厚度50nm、导桥宽度50nm、以及侧壁绝缘装置长度30nm的一个实施例中，该导桥在存储单元中的体积大小约为75,000nm3。在导桥厚度10nm、导桥宽度40nm以及侧壁绝缘装置长度20nm的另一个实施例，导桥的该活性区在存储单元中的体积大小约为8,000nm3。
图18是描述存储器阵列400的图，其可以使用参照图1、14、15所描述的存储单元，或以其他实施例的存储单元来实施。在图16所描述的图中，该共用源极线402、该字线404、以及该字线406通常被安排平行于y方向。位线408、410通常被安排平行于x方向。因此，在块412中的y方向解码器与字线驱动器连接至字线404、406。在块414中的x方向解码器与检测放大器组连接至位线408、410。该共用源极线402连接至存取晶体管416、418、420422的源极端。存取晶体管416的栅极端连接至该字线404。存取晶体管418的栅极端连接至该字线406。存取晶体管420的栅极端连接至该字线404。存取晶体管422的栅极端连接至该字线406。存取晶体管416的漏极端连接至存储单元426的电极装置424，其进而连接至电极装置428。同样地，存取晶体管418的漏极端连接至存储单元432的电极装置430，其进而连接至电极装置428。存储单元426、432有存储器材料导桥，具有由第一和第二侧壁层所提供减小的电极接触面积，以及缩短的活性区域长度。
该电极装置428连接至位线408。在附图中，该电极装置428被画在位线408的分开位置。可以了解的是，在其他的实施例中，分开的电极装置可以供分开的存储单元导桥所利用。存取晶体管420、422连接至对应的存储单元，以及位线410。可以了解的是，该共用源极线402是由两列的存储单元所分享，其中在所描述的图中列安排在y方向。同样地，该电极装置428是由在阵列中两行的存储单元所分享，其中在所描述的图式中行安排在x方向。
图19是依据本发明的一个实施例的集成电路500的简化框图。该集成电路500包含半导体衬底上的存储器阵列502，其使用具有减少的电极接触面积和缩短的活性区域长度的薄膜保险相变化存储单元来实施。列解码器504连接至多个字线506，沿着存储器阵列502的列方向排列。行解码器508连接至多个位线510，沿着存储器阵列502的行方向排列，以读取和编程在存储器阵列502中相变化存储单元的数据。地址经由总线512提供给行解码器508和列解码器504。在块514中，检测放大器和数据输入结构，经由数据总线516连接至栏解码器508。数据是经由该数据输入线518，从该集成电路500的输入/输出端口，或从其他内部(例如其他电路519)或外部的数据来源，提供至块514中的数据输入结构。在该描述的实施例中，其他电路519是包含于该集成电路中，例如通用处理器或专用电路，或是模块的组合，提供由该薄膜保险相变化存储单元阵列所支持的单晶片系统功能。数据是经由该数据输出线520，从在块514中的检测放大器，至集成电路500的输入/输出端口，或至其他内部或外部数据目的地。
在此例中所实施的控制电路，使用偏压安排状态522控制偏压安排供应电压524的应用，例如读取、编程、擦除、擦除验证，以及编程验证电压。该控制器可以使用为人所熟知的专用逻辑电路来实施。在另一实施例中，该控制器包含通用处理器，其可以实施在相同集成电路上，其执行电脑编程以控制该装置的操作。在另一实施例中，专用逻辑电路和通用处理器的组合可以用来实施该控制器。
在此描述的实施例的优点包含，减小电极接触面积，其导致，在编程和重置的操作中，较少的热被从活性区抽离，因为该电极的导电性材料有相对佳的热传导性，以及缩短的活性区长度，其集中在编程和重置的操作中所产生的热在很小的量，提供改善的稳定度和较低的设定/重置功率级别。
本发明的公开通过参照以上所描述的最佳实施例和范例，可以了解的是，这些范例仅只是用于描述而非限制本发明。可以了解的是，修改和组合将是本领域的技术人员可想到的，其修改和组合将会落入本发明的精神以及所附的权利要求范围内。

Claims (30)

1.一种存储器件，其包含：
侧壁绝缘装置，具有依据第一侧壁隔离层厚度定义的侧壁绝缘装置长度；
自第二侧壁隔离层形成的第一电极，该第一电极具有依据第二侧壁隔离层厚度定义的第一电极长度；
自该第二侧壁隔离层形成的第二电极，该第二电极具有依据该第二侧壁隔离层厚度的第二电极长度；以及
导桥，该导桥自该第一电极的上表面延伸至该第二电极的上表面，横越该侧壁绝缘装置的上表面，其中该导桥包含存储器材料。
2.如权利要求1所述的装置，其中该第一电极长度和该第二电极长度足以提供电接触给该导桥。
3.如权利要求1所述的装置，其中该侧壁绝缘装置长度是少于30纳米。
4.如权利要求1所述的装置，其中该导桥包含薄膜，其具有少于100纳米的导桥长度，30纳米或更少的厚度，以及为50纳米或更少的宽度，且其中该第一电极长度少于30纳米以及该第二电极长度少于30纳米。
5.如权利要求1所述的装置，其中该导桥的体积大小介于8,000立方纳米和75,000立方纳米。
6.如权利要求1所述的装置，其中该导桥包含薄膜，其具有10纳米或更少的厚度以及40纳米或更少的宽度。
7.如权利要求1所述的装置，其中该第一电极包含在该侧壁绝缘装置上的第一侧壁，以及该第二电极包含在该侧壁绝缘装置上的第二侧壁。
8.如权利要求1所述的装置，其中该存储器材料有至少两种固态相，其可由一电流而可逆地诱发。
9.如权利要求1所述的装置，其中该存储器材料有至少两种固态相，可由施加电压于该第一电极和该第二电极间而可逆地诱发。
10.如权利要求1所述的装置，其中该存储器材料具有至少两种固态相，其包含非晶相以及结晶相。
11.如权利要求1所述的装置，其中该导桥有小于用以形成该装置的蚀刻工艺的最小蚀刻特征尺寸的宽度。
12.如权利要求1所述的装置，其中介于该第一电极和该导桥之间的接触面积不大于1,500平方纳米。
13.如权利要求1所述的装置，其中该导桥包含合金，其包含锗、锑以及碲的组合。
14.如权利要求1所述的装置，其中该导桥包含合金，其包含二个或多个材料来自锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、金群组的组合。
15.如权利要求1所述的装置，其中该第一电极和该第二电极包含一个元素选自于由钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌，以及其合金所组成的群组。
16.如权利要求1所述的装置，其中该第一电极和该第二电极包含钛和氮。
17.如权利要求1所述的装置，其中该第一电极和该第二电极包含钽和氮。
18.一种制造存储器件的方法，其包含：
形成包含可移除材料的可移除层；
图案化该可移除层以形成可移除装置；
形成第一侧壁隔离层，其包含在该可移除装置和可移除装置侧壁上的介质材料；
移除部分该第一侧壁隔离层以形成在该可移除装置侧壁上的侧壁绝缘装置；
移除该可移除装置；
形成第二侧壁隔离层，其包含在该侧壁绝缘装置、第一绝缘侧壁和第二绝缘侧壁上的导电性材料；
在该第二侧壁隔离层上形成介质材料层；
平坦化该介质材料层以形成平坦的表面，以及以形成该第二侧壁隔离层的第一表面以提供第一电极，以及该第二侧壁隔离层的第二表面以提供第二电极，该第一电极与该第二电极由该侧壁绝缘装置所分开；以及
形成介于该第一电极和该第二电极之间横越该侧壁绝缘装置的包含存储器材料的导桥，该导桥包含区块，该区块接触该第一电极和该第二电极以定义介于该第一电极和该第二电极之间横越该侧壁绝缘装置的电极间路径，其具有由该第一侧壁隔离层的厚度所定义的路径长度。
19.如权利要求18所述的方法，其中该第一侧壁隔离层的厚度不大于30纳米。
20.如权利要求18所述的方法，其中该可移除材料包含硅，且延伸在该侧壁绝缘装置之下，当该可移除材料被移除时以形成延伸在该侧壁绝缘装置下的凹洞。
21.如权利要求18所述的方法，其中该第二侧壁隔离层的该第一表面，该第二侧壁隔离层的该第二表面，以及该侧壁绝缘装置的表面共平面于平坦化的表面上。
22.如权利要求18所述的方法，其中该导桥具有导桥宽度和导桥厚度，以及该导桥宽度乘以该导桥长度乘以该电极间路径长度的乘积介于8,000立方纳米与75,000立方纳米之间。
23.如权利要求18所述的方法，其中该第二侧壁隔离层的厚度介于0.5纳米与30纳米之间。
24.如权利要求18所述的方法，其中介于该第一电极和该导桥之间的接触面积不大于1,500平方纳米。
25.如权利要求18所述的方法，其中在形成该第一侧壁隔离层之前还包含：
沉积覆盖该可移除装置的厚介质层；
平坦化该厚介质层以形成平坦化表面，其包含该可移除装置的上表面；以及
蚀刻该厚介质层的该平坦化表面，使其低于该可移除装置的上表面。
26.如权利要求18所述的方法，其中在形成该可移除层之前还包含：
形成导体层，使得该可移除层是形成于该导体层之上，且其中图案化该可移除层包含图案化该导体层以形成导电装置在该可移除层之下。
27.一种集成电路，其包含依据权利要求18所述的方法制造的存储器件组成的存储器阵列。
28.如权利要求27所述的集成电路，包含存储器件的阵列以及对应的存取晶体管阵列，其中该集成电路包含多个字线，以及由多个字线和多个位线所控制的独立装置。
29.如权利要求18所述的方法，其中该存储器材料包含锗、锑以及碲的组合。
30.如权利要求18所述的方法，其中该存储器材料包含二个或多个材料选自锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、金群组的组合。
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