KR101010467B1 - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 셀 영역 및 주변 회로 영역이 정의되고, 상기 주변 회로 영역에 제1 콘택 플러그가 형성된 반도체 기판상에 제1 절연막을 형성하는 단계와, 식각 공정으로 상기 제1 절연막을 식각하여 상기 셀 영역에는 접합 영역을 노출시키는 콘택 홀을 형성하고, 상기 주변 회로 영역에는 상기 제1 콘택 플러그를 노출시키는 콘택 홀을 형성하는 단계와, 상기 셀 영역 및 상기 주변 회로 영역의 콘택 홀 내에 제2 콘택 플러그를 형성하는 단계와, 식각 공정으로 상기 셀 영역의 콘택 홀 내에 형성된 상기 제2 콘택 플러그의 일부와 상기 주변 회로 영역의 상기 콘택 홀 내에 형성된 상기 제2 콘택 플러그를 제거하는 단계와, 상기 셀 영역 및 상기 주변 회로 영역의 콘택 홀 측벽에 스페이서를 형성하는 단계와, 상기 셀 영역 및 상기 주변 회로 영역의 콘택 홀 내에 제3 콘택 플러그를 형성하는 단계를 포함한다.
셀 영역, 주변 회로 영역, 드레인 콘택 플러그, 콘택 플러그, 텅스텐막, 폴리실리콘막, 스페이스, 임계 치수

Description

반도체 소자의 콘택 플러그 형성방법{Method of forming a contact plug in semiconductor device}
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히, 콘택 플러그 형성 공정 시 공정을 단순화시켜 원가를 절감하기 위한 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
소자가 60nm 이하로 축소화되어 감으로 인하여 셀 영역의 드레인 콘택 플러그와 주변 회로 영역의 고전압 소자용 콘택 플러그 형성 공정 시 포토 마스크 공정을 동시에 진행할 수 없는 문제가 발생하게 된다.
그 이유는 드레인 콘택 홀 및 고전압 소자용 콘택 홀의 모양과 사이즈가 서로 다르기 때문이다. 만약, 어느 한쪽에 초점을 맞추어 마스크 형성 공정을 진행할 경우 다른 한쪽에 형성되는 마스크 패턴이 그 스펙(spec)을 벗어나 원하는 사이즈의 드레인 콘택 홀 및 고전압 소자용 콘택 홀을 형성하기가 어렵다. 또한, 드레인 콘택 홀에는 폴리실리콘막이 채워지고, 고전압 소자용 콘택 홀에는 텅스텐(W)막이 채워지기 때문에 드레인 콘택 플러그와 고전압 소자용 콘택 플러그 형성 공정을 동시에 실시할 수 없다.
상기와 같이, 마스크 형성 공정 문제와 드레인 콘택 홀과 고전압 소자용 콘택 홀에 채워지는 물질 차이로 인하여 드레인 콘택 플러그와 고전압 소자용 콘택 플러그 형성 공정을 동시에 실시하지 못하고 각각의 마스크 형성 공정으로 분리하여 실시하고 있다. 이때, ArF 조건으로 포토 마스크 공정을 실시하기 때문에 후속 공정들이 추가된다. 추가되는 후속 공정들로 인하여 마스크 패턴을 형성하는 공정 조건 대비 제조 원가 측면에서 비용 증가가 발생한다.
본 발명은 셀 영역 및 주변 회로 영역의 콘택 홀을 정의하기 위한 마스크 형성 공정을 동시에 실시하고, 동일한 물질을 이용하여 셀 영역의 콘택 홀과 주변 회로 영역의 콘택 홀을 채울 수 있음으로써 공정 단순화 및 원가 절감 효과를 얻을 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법은, 셀 영역 및 주변 회로 영역이 정의되고, 주변 회로 영역에 제1 콘택 플러그가 형성된 반도체 기판상에 제1 절연막을 형성한다. 식각 공정으로 제1 절연막을 식각하여 셀 영역에는 접합 영역을 노출시키는 콘택홀을 형성하고, 주변 회로 영역에는 제1 콘택 플러그를 노출시키는 콘택 홀을 형성한다. 셀 영역 및 주변 회로 영역의 콘택 홀 내에 제2 콘택 플러그를 형성한다. 식각 공정으로 셀 영역의 콘택 홀 내에 형성된 제2 콘택 플러그 일부와 주변 회로 영역의 콘택 홀 내에 형성된 제2 콘택 플러그를 제거한다. 콘택 홀 측벽에 스페이서를 형성한다. 셀 영역 및 주변 회로 영역의 콘택 홀 내에 제3 콘택 플러그를 형성한다.
상기에서, 제1 콘택 플러그는 텅스텐막으로 형성한다. 제1 절연막은 산화물로 형성한다. 콘택 홀을 형성하기 전에, 제1 절연막 상부에 드레인 콘택 홀 사이즈를 초점으로 마스크를 형성한다. 콘택 홀은 마스크를 이용하여 형성한다. 셀 영역에 형성된 콘택 홀의 폭에 비해 주변 회로 영역에 형성된 콘택 홀의 폭이 더 넓다. 제2 콘택 플러그는 폴리실리콘막으로 형성한다.
스페이서 형성 공정은 제1 절연막, 셀 영역 및 주변 회로 영역의 콘택 홀 상부에 제2 절연막을 형성한 후 식각 공정으로 제1 절연막 상부와, 셀 영역 및 주변 회로 영역의 콘택 홀 하부에 형성된 제2 절연막을 제거하여, 셀 영역 및 주변 회로 영역의 콘택 홀 측벽에 스페이서를 형성한다.
스페이서는 질화물로 형성된다. 스페이서는 셀 영역의 콘택 홀에 비해 주변 회로 영역의 콘택 홀 내에 더 두껍게 형성된다. 제3 콘택 플러그는 텅스텐막으로 형성한다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 셀 영역 및 주변 회로 영역의 제2 콘택 홀을 정의하기 위한 마스크 형성 공정을 동시에 실시함으로써 공정 진행에 따른 제조 비용 및 제조 시간을 단축할 수 있다.
둘째, 제2 콘택 홀을 정의하기 위한 마스크 형성 공정을 동시에 실시함으로써 하드 마스크막 형성 공정 및 식각 공정을 동시에 진행할 수 있다.
셋째, 제2 콘택 홀 형성 공정 시 주변 회로 영역에 형성되는 제2 콘택 홀의 임계 치수(Critical Dimension; CD)가 넓어지는 것을 스페이스 형성 공정으로 방지할 수 있다.
넷째, 스페이서를 이용하여 제2 콘택 홀의 임계 치수(CD)가 넓어지는 것을 방지함으로써 제3 콘택 플러그 간의 브리지(bridge)도 방지할 수 있다.
다섯째, 제2 콘택 홀 내에 스페이서를 형성하여 제2 콘택 홀의 임계 치수(CD)를 감소시킴으로써 금속 배선과 제3 콘택 플러그 간의 브리지도 방지할 수 있다.
여섯째, 셀 영역의 제2 콘택 홀과 주변 회로 영역의 제2 콘택 홀에 동일한 물질을 채움으로써 공정을 단순화시킬 수 있다.
일곱째, 셀 영역 및 주변 회로 영역의 제2 콘택 홀을 정의하기 위한 마스크형성 공정을 동시에 실시하고, 셀 영역의 제2 콘택 홀과 주변 회로 영역의 제2 콘택 홀에 동일한 물질을 채움으로써 공정 단순화 및 원가 절감 효과를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1i는 본 발명의 일 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시한 소자의 단면도로서, A는 셀 영역의 드레인 콘택 플러그가 형성되는 영역을, B는 주변 회로 영역의 저전압 및 고전압 소자용 콘택 플러그가 형성되는 영역을 나타낸 것이다.
도 1a를 참조하면, 다수의 셀렉트 라인(미도시), 다수의 워드 라인(미도시) 및 다수의 게이트(미도시)가 형성된 반도체 기판(100)이 제공된다. 다수의 게이트 를 포함한 반도체 기판(100) 상부에 버퍼 절연막(102)을 형성한 후 이온 주입 공정을 실시하여 반도체 기판(100)에 접합 영역(104)을 형성한다. 이때, 버퍼 절연막(102)은 산화물로 형성한다.
그런 다음, 게이트 측벽에 스페이서(미도시)를 형성한다. 이때, 스페이서는 절연물질로 형성한다. 게이트 측벽에 스페이서를 형성하기 전에 반도체 기판(100)의 전체 표면에 버퍼 절연막(102)을 먼저 형성함으로써 스페이서를 형성하기 위한 식각 공정 시 반도체 기판(100)이 손상되는 것을 방지할 수 있다. 게이트 및 스페이서를 포함한 반도체 기판(100) 상부에 SAC(Self Align Contact) 절연막(106)을 형성한다. 이때, SAC 절연막(106)은 질화물로 형성한다.
그런 다음, SAC 절연막(106) 상부에 제1 절연막(108)을 형성한 후 평탄화 공정을 실시한다. 이때, 제1 절연막(108)은 산화물로 형성한다. 식각 공정으로 접합 영역(104)이 노출되도록 제1 절연막(108), SAC 절연막(106) 및 버퍼 절연막(102)을 식각하여 제1 콘택 홀을 형성한 후 제1 콘택 홀 상부 영역의 제1 절연막(108)을 식각하여 제1 트렌치를 형성한다. 이때, 제1 콘택 홀은 셀 영역(A)에서의 소스 콘택(Source Contact; 미도시) 영역과 주변 회로 영역(B)에서의 저전압 및 고전압 트랜지스터들이 형성되는 영역에 형성된다. 이로써, 제1 콘택 홀과 제1 트렌치로 이루어진 듀얼 다마신 패턴이 형성된다.
그런 다음, 듀얼 다마신 패턴 내에 제1 도전막을 형성하여 제1 콘택 플러그(110)를 형성한다. 이때, 제1 도전막은 텅스텐(W)막으로 형성한다. 제1 콘택 플러그(110) 형성 공정 시 셀 영역(A)에서는 소스 콘택 플러그(미도시)가 형성되고, 주변 회로 영역(B)에서는 저전압 및 고전압 소자용 콘택 플러그(110)가 형성된다.
도 1b를 참조하면, 제1 절연막(108) 및 제1 콘택 플러그(110) 상부에 제2 절연막(112), 아몰포스 카본막(미도시), 실리콘 산화 질화막(미도시), 하부 반사 방지막(Bottom Anti Reflective Coating; BARC; 미도시) 및 포토레지스트 패턴을 형성한다. 이때, 포토레지스트 패턴은 ArF 조건을 이용하여 형성한다. 아몰포스 카본막, 실리콘 산화 질화막 및 하부 반사 방지막(BARC)은 하드 마스크 역할을 한다. 포토레지스트 패턴은 포토레지스트막을 형성한 후 노광 및 현상 공정을 실시하여 형성한다. 이때, 노광 공정은 후속에 형성될 콘택 홀을 정의하기 위한 것으로 드레인 콘택 홀의 사이즈로 초점을 맞춰 노광 공정을 실시한다.
그런 다음, 포토레지스트 패턴을 식각 마스크로 하부 반사 방지막(BARC) 및 실리콘 산화 질화막을 패터닝한다. 패터닝된 실리콘 산화 질화막을 식각 마스크로 아몰포스 카본막을 식각한다. 이때, 아몰포스 카본막 식각 공정 시 잔류하는 포토레지스트 패턴 및 하부 반사 방지막(BARC)은 제거된다. 아몰포스 카본막을 식각 마스크로 제2 절연막(112) 및 제1 절연막(108)을 식각하여 제2 콘택 홀(114)을 형성한다. 이때, 제2 절연막(112) 및 제1 절연막(108) 식각 공정 시 산화물이 질화물에 대한 식각 선택비가 높은 식각 가스를 이용하여 SAC 절연막(106)에서 식각 공정이 멈추도록 한다. 이렇게 식각 공정 시 SAC 절연막(106)에서 식각 공정이 멈추도록 함으로써 후속 공정인 SAC 절연막(106) 제거 공정 시 반도체 기판(100)이 손실되는 것을 최소화할 수 있다. 제2 절연막(112) 및 제1 절연막(108) 식각 공정 시 산화물 이 질화물에 대한 식각 선택비가 높은 식각 가스인 C4F8, C4F6, Ar 및 O2를 혼합한 혼합 가스, C4F6, Ar 및 O2를 혼합한 혼합 가스 또는 C4F8, Ar 및 O2를 혼합한 혼합 가스를 이용하여 질화물보다 산화물에 대한 식각 선택비가 10배 내지 20배 빠르게 한다. 제2 콘택 홀(114)은 셀 영역(A)에서는 드레인 콘택(Drain Contact) 영역과 소스 콘택 플러그가 형성된 영역에 형성되고, 주변 회로 영역(B)에서는 제1 콘택 플러그(110)가 형성된 영역에 형성되어 제1 콘택 플러그(110)를 노출시킨다. 이렇게 마스크 공정을 이용하여 셀 영역(A)의 드레인 콘택 영역 및 소스 콘택 플러그가 형성된 영역과 주변 회로 영역(B)에 제2 콘택 홀(114)을 동시에 형성한다. 이때, 제2 콘택 홀(114)을 정의하기 위해 드레인 콘택 홀의 사이즈로 초점을 맞춰 노광 공정을 실시한 후 현상 공정으로 셀 영역(A) 및 주변 회로 영역(B)에 포토레지스트 패턴을 형성한다. 이렇게 형성된 포토레지스트 패턴을 이용하여 식각 공정을 실시함으로 셀 영역(A)의 드레인 콘택 영역 및 소스 콘택 플러그가 형성된 영역과 주변 회로 영역(B)에 제2 콘택 홀(114)이 동시에 형성된다. 드레인 콘택 홀 사이즈로 제2 콘택 홀(114)을 형성하기 때문에 주변 회로 영역에 형성되는 제2 콘택 홀(114)의 사이즈가 더 크게 정의된다. 제2 콘택 홀(114)을 기존과 같이 각각 형성하는 것에 비해 제2 콘택 홀(114)을 셀 영역(A)과 주변 회로 영역(B)에 동시에 형성함으로써 공정이 단순화된다. 제2 절연막(112) 및 제1 절연막(108) 식각 공정 시 잔류하는 실리콘 산화 질화막 및 아몰포스 카본막이 제거된다.
그런 다음, SAC 절연막(106)을 제거한다. 이때, SAC 절연막(106) 식각 공정 시 반도체 기판(100)의 손실을 최소화시키기 위하여 반도체 기판(100)보다 질화물에 대한 식각 선택비가 10배 내지 20배 빠른 식각 가스인 CF4, CH2F2, Ar 및 O2를 혼합한 혼합 가스, C4F6, CH2F2, Ar 및 O2를 혼합한 혼합 가스 또는 C4F8, CH2F2, Ar 및 O2를 혼합한 혼합 가스를 이용한다.
그런 다음, PET(Post Etch Treatment) 처리를 실시하여 제2 콘택 홀(114)을 형성하기 위한 식각 공정 시 발생되는 폴리머(polymer)를 제거한 후 반도체 기판(100) 표면을 산화시킨다. 습식 클리닝 공정으로 산화된 반도체 기판(100) 표면을 제거하여 순수한 반도체 기판(100)이 드러나도록 한다. 이로 인하여 콘택 저항(Rc)을 향상시킨다.
도 1c를 참조하면, 제2 콘택 홀이 채워지도록 제2 콘택 홀 내에 제2 도전막을 형성한다. 이때, 제2 도전막은 폴리실리콘막으로 형성한다. 제2 절연막(112)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제2 콘택 플러그(116)를 형성한다. 제2 콘택 플러그(116)는 셀 영역(A)에서 드레인 콘택 플러그가 되고, 주변 회로 영역(B)에서 저전압 및 고전압 소자용 콘택 플러그가 된다.
도 1d를 참조하면, 식각 공정으로 주변 회로 영역(B)의 제2 콘택 홀(114) 내에 형성된 제2 콘택 플러그(116)를 제거한다. 이때, 식각 공정은 건식 에치백(etch back) 공정으로 실시한다. 주변 회로 영역(B)의 제2 콘택 홀(114) 내에 형성된 제2 콘택 플러그 제거 공정 시 셀 영역(A)의 제2 콘택 홀(114) 내에 형성된 제2 콘택 플러그(116)도 일부 제거된다.
도 1e를 참조하면, 제2 절연막(112) 및 제2 콘택 홀(114) 상부에 제3 절연막(118)을 형성한다. 이때, 제3 절연막(118)은 질화물로 형성한다. 셀 영역(A)에 형성된 제2 콘택 홀(114)의 폭 및 깊이에 비해 주변 회로 영역(B)에 형성된 제2 콘택 홀(114)의 폭이 넓고 깊이가 낮아 제3 절연막(118)은 주변 회로 영역(B)의 제2 콘택 홀(114)에 더 두껍게 형성된다. 제2 콘택 홀(114) 내에 제3 절연막(118)을 형성하는 것은 제2 콘택 홀(114)을 정의하기 위한 마스크 형성 공정 시 드레인 콘택 홀의 임계 치수(Critical Dimension; CD)를 타겟으로 실시하였기 때문에 주변 회로 영역(B)에 형성되는 제2 콘택 홀의 임계 치수(CD)가 크게 형성됨으로 이를 감소시키기 위해서이다. 제2 콘택 홀(114) 내에 제3 절연막(118)을 형성함으로써 제2 콘택 홀(114)의 임계 치수(CD)가 감소할 뿐만 아니라, 후속 공정인 습식 식각 공정 시 제2 절연막(112) 상부가 일부 손실되어 발생하는 브리지(bridge) 또한 방지할 수 있다.
도 1f를 참조하면, 식각 공정으로 제2 절연막(112) 상부와 제2 콘택 홀(114) 하부에 형성된 제3 절연막을 식각하여 제2 콘택 홀(114) 측벽에 스페이서(120)를 형성한다. 이때, 스페이서(120) 형성 공정으로 인하여 제2 콘택 플러그(116)와 제1 콘택 플러그(110)가 노출된다.
도 1g를 참조하면, 제2 콘택 홀이 채워지도록 제2 콘택 홀 내에 제3 도전막(122)을 형성한다. 이때, 제3 도전막(122)은 텅스텐(W)막으로 형성한다. 셀 영역(A)의 제2 콘택 홀 하부에는 폴리실리콘막으로 이루어진 제2 콘택 플러그(116)가 형성되어 있어 제2 콘택 홀의 폭에 비해 깊이가 깊지 않기 때문에 제2 콘택 홀 내에 제3 도전막(122)(즉, 텅스텐(W)막)을 채우더라도 보이드(void)가 발생하지 않고 완전히 갭필할 수 있다.
도 1h를 참조하면, 제2 절연막(112)이 노출될 때까지 화학적 기계적 연마(CMP) 공정으로 제3 도전막을 식각하여 제3 콘택 플러그(124)를 형성한다. 제2 콘택 홀 내에 스페이서(120)를 형성하여 제2 콘택 홀의 임계 치수(CD)를 감소시킴으로써 제3 콘택 플러그(124)를 형성하여도 제3 콘택 플러그(124) 간에 브리지가 발생하지 않는다. 또한, 동일한 물질(즉, 텅스텐막)을 이용하여 셀 영역(A) 및 주변 회로 영역(B)의 제2 콘택 홀을 채움으로써 셀 영역(A) 및 주변 회로 영역(B)의 제2 콘택 홀에 서로 다른 물질을 채우기 위한 마스크 공정을 사용하지 않아도 되어 공정이 단순화된다.
도 1i를 참조하면, 제2 절연막(112) 및 제3 콘택 플러그(124) 상부에 제4 절연막을 형성한 후 식각 공정으로 제3 콘택 플러그(124)가 노출되도록 제4 절연막을 식각하여 제2 트렌치를 형성한다. 제2 트렌치 내에 제4 도전막을 채워 제3 콘택 플러그(124) 상부에 금속 배선(126)을 형성한다. 이때, 제4 도전막은 텅스텐(W)막으로 형성한다. 금속 배선(126)은 셀 영역(A)에서는 비트 라인이 된다. 제2 콘택 홀 내에 스페이서(120)를 형성하여 제2 콘택 홀의 임계 치수(CD)를 감소시킴으로써 금속 배선(126)과 제3 콘택 플러그(124) 간의 브리지도 방지할 수 있다.
상기와 같이, 셀 영역(A) 및 주변 회로 영역(B)의 제2 콘택 홀(114)을 정의하기 위한 마스크 형성 공정을 동시에 실시함으로써 공정 진행에 따른 제조 비용 및 제조 시간을 단축할 수 있다. 제2 콘택 홀(114)을 정의하기 위한 마스크 형성 공정을 동시에 실시함으로써 하드 마스크막 형성 공정 및 식각 공정을 동시에 진행할 수 있다.
또한, 제2 콘택 홀(114) 형성 공정 시 주변 회로 영역(B)에 형성되는 제2 콘택 홀(114)의 임계 치수(CD)가 넓어지는 것을 스페이스(120a) 형성 공정으로 방지할 수 있다. 스페이서(120a)를 이용하여 제2 콘택 홀(114)의 임계 치수(CD)가 넓어지는 것을 방지함으로써 제3 콘택 플러그(124) 간의 브리지도 방지할 수 있다. 제2 콘택 홀(114) 내에 스페이서(120)를 형성하여 제2 콘택 홀(114)의 임계 치수(CD)를 감소시킴으로써 금속 배선(126)과 제3 콘택 플러그(124) 간의 브리지도 방지할 수 있다.
또한, 셀 영역(A)의 제2 콘택 홀(114)과 주변 회로 영역(B)의 제2 콘택 홀(114)에 동일한 물질을 채울 수 있어 공정을 단순화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1i는 본 발명의 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 버퍼 절연막
104 : 접합 영역 106 : SAC 절연막
108 : 제1 절연막 110 : 제1 콘택 플러그
112 : 제2 절연막 114 : 제2 콘택 홀
116 : 제2 콘택 플러그 118 : 제3 절연막
120 : 스페이서 122 : 제3 도전막
124 : 제3 콘택 플러그 126 : 금속 배선

Claims (12)

  1. 셀 영역 및 주변 회로 영역이 정의되고, 상기 주변 회로 영역에 제1 콘택 플러그가 형성된 반도체 기판상에 제1 절연막을 형성하는 단계;
    식각 공정으로 상기 제1 절연막을 식각하여 상기 셀 영역에는 접합 영역을 노출시키는 콘택 홀을 형성하고, 상기 주변 회로 영역에는 상기 제1 콘택 플러그를 노출시키는 콘택 홀을 형성하는 단계;
    상기 셀 영역 및 상기 주변 회로 영역의 콘택 홀 내에 제2 콘택 플러그를 형성하는 단계;
    식각 공정으로 상기 셀 영역의 콘택 홀 내에 형성된 상기 제2 콘택 플러그의 일부와 상기 주변 회로 영역의 콘택 홀 내에 형성된 상기 제2 콘택 플러그를 제거하는 단계;
    상기 셀 영역 및 상기 주변 회로 영역의 콘택 홀 측벽에 스페이서를 형성하는 단계; 및
    상기 셀 영역 및 상기 주변 회로 영역의 콘택 홀 내에 제3 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제1항에 있어서,
    상기 제1 콘택 플러그는 텅스텐막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  3. 제1항에 있어서,
    상기 제1 절연막은 산화물로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  4. 제1항에 있어서,
    상기 콘택 홀을 형성하기 전에,
    상기 제1 절연막 상부에 드레인 콘택 홀 사이즈를 초점으로 마스크를 형성하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제4항에 있어서,
    상기 콘택 홀은 상기 마스크를 이용하여 형성하는 반도체 소자의 콘택 플러그 형성방법.
  6. 제1항에 있어서,
    상기 셀 영역에 형성된 상기 콘택 홀의 폭에 비해 상기 주변 회로 영역에 형성된 상기 콘택 홀의 폭이 더 넓은 반도체 소자의 콘택 플러그 형성방법.
  7. 제1항에 있어서,
    상기 제2 콘택 플러그는 폴리실리콘막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 스페이서 형성 공정은
    상기 제1 절연막, 상기 셀 영역 및 상기 주변 회로 영역의 콘택 홀 상부에 제2 절연막을 형성하는 단계; 및
    식각 공정으로 상기 제1 절연막 상부와, 상기 셀 영역 및 상기 주변 회로 영역의 상기 콘택 홀 하부에 형성된 상기 제2 절연막을 제거하여 상기 셀 영역 및 상기 주변 회로 영역의 상기 콘택 홀 측벽에 상기 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성방법.
  10. 제1항에 있어서,
    상기 스페이서는 질화물로 형성되는 반도체 소자의 콘택 플러그 형성방법.
  11. 제1항에 있어서,
    상기 스페이서는 상기 셀 영역의 상기 콘택 홀에 비해 상기 주변 회로 영역의 상기 콘택 홀 내에 더 두껍게 형성되는 반도체 소자의 콘택 플러그 형성방법.
  12. 제1항에 있어서,
    상기 제3 콘택 플러그는 텅스텐막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.
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