KR20060058577A - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

반도체 소자의 콘택 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 본 발명의 사상은 소스 영역이 구비된 반도체 기판에 식각 정지막 및 층간 절연막을 형성하고, 상기 층간 절연막의 소정 영역에 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 건식 식각공정을 수행하여, 상기 소스 영역이 노출되되, 경사면을 갖는 제1 소스 콘택홀을 형성하는 단계, 상기 경사면을 갖는 제1 소스 콘택홀에 습식 식각공정을 수행하여, 상기 제1 소스 콘택홀보다 넓어진 입구를 가진 제2 소스 콘택홀을 형성하는 단계 및 상기 전체구조상부의 소스 콘택홀 내부에만 도전막이 형성되도록 하여, 소스 콘택 플러그를 형성하는 단계를 포함한다.
소스 콘택플러그

Description

반도체 소자의 콘택 플러그 형성방법{Method of forming a contact plug in semiconductor device}
도 1은 종래 기술에 따라 형성된 소스 콘택 플러그와 트랜지스터의 게이트 전극간의 브릿지된 상태를 도시한 사진이며,
도 2 내지 도 4는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10, 12a: 소스 선택 트랜지스터
12b: 스페이서 14: 식각 정지막
16: 층간 절연막 18: 소스 콘택 플러그
S: 소스 영역
ST1: 제1 소스 콘택홀 ST2: 제2 소스 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
최근 플래쉬 메모리소자의 사이즈가 점차 축소됨에 따라 트랜지스터의 게이트 전극들과 소스 콘택 플러그 및 후속 공정으로 형성될 금속 콘택들 간에 오버레이가 중요한 변수로 작용하고 있다.
상기 소스 콘택플러그의 사이즈가 크면 게이트 전극과 오버레이 마진(overlay margin)이 감소되어 소스 콘택 플러그와 소스 선택 트랜지스터간의 브릿지(도 1의 C/T& Gate간 bridge)가 유발되고, 소스 콘택 플러그의 크기가 작으면 소스 콘택 플러그와 후속 공정으로 형성될 금속 콘택 간의 오버레이마진이 감소하여 금속콘택과 반도체 기판간의 쇼트가 발생하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 게이트 전극과 오버레이 마진을 확보하면서 동시에 이후 형성될 금속콘택과 오버레이 마진을 확보할 수 있도록 하는 반도체 소자의 콘택 플러그 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 소스 영역이 구비된 반도체 기판에 식각 정지막 및 층간 절연막을 형성하고, 상기 층간 절연막의 소정 영역에 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 건식 식각공정을 수행하여, 상기 소스 영역이 노출되되, 경사면을 갖는 제1 소스 콘택홀을 형성하는 단계, 상기 경사면을 갖는 제1 소스 콘택홀에 습식 식각공정을 수행하여, 상기 제1 소스 콘택홀보다 넓어진 입구를 가진 제2 소스 콘택홀을 형성하는 단계 및 상기 전체구조상부의 소스 콘택홀 내부에만 도전막이 형성되도록 하여, 소스 콘택 플러그를 형성하는 단계를 포함한다.
상기 제1 소스 콘택홀을 형성하는 건식 식각공정은 상기 포토레지스트 패턴의 노광을 도와주는 막질에 대한 식각공정이 수행되는 제1 건식 식각공정, 상기 층간 절연막에 대한 식각공정이 수행되는 제2 건식 식각공정 및 상기 식각정지막에 대한 식각공정이 수행되는 제3 건식 식각공정으로 나누어서 진행하는 것이 바람직하다.
상기 제1 건식 식각공정은 CH2F2,O2 및 Ar의 혼합가스, CF4, O2 및 Ar의 혼합가스, CH2F2, CF4,O2 및 Ar의 혼합가스 중 어느 하나를 공정가스로 이용한 플라즈마 건식 식각공정으로 수행하는 것이 바람직하다.
상기 제2 건식 식각공정은 C4H6, O2 및 Ar의 혼합가스, C4F 8, O2 및 Ar의 혼합가스, C3F8, O2 및 Ar의 혼합가스 및 C5F8, O2 및 Ar의 혼합가스 중 어느 하나를 공정가스로 이용한 플라즈마 건식 식각공정으로 수행하는 것이 바람직하다.
상기 제3 건식 식각공정은 CHF3, O2 및 Ar의 혼합가스를 이용한 플라즈마 건 식 식각공정으로 수행하는 것이 바람직하다.
상기 습식 식각공정은 상기 제1 소스 콘택홀 내부의 잔류물 또는 산화막이 제거되도록 하기 위해서도 수행되는 것이 바람직하다.
상기 습식 식각공정은 HF 또는 BOE가 포함된 웨트 베스(wet bath)에서 진행하는 것이 바람직하다.
상기 습식 식각 공정시 상기 식각정지막이 식각되는 것이 방지되도록 하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 내지 도 4는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(sub) 상의 소정 영역에 서로 평행한 복수개의 소자 분리막들(미도시)을 형성하여 활성영역을 정의한다. 낸드 플래쉬 메모리소자는 셀 영역(A) 및 주변회로 영역(미도시)으로 크게 구분 정의되는 데, 셀 지역은 복수개의 스트링으로 구성되며, 각 스트링에는 스페이서들(12b)이 구비된 제1 소스 선택 트랜지스터(12a), 제2 소스 선택 트랜지스터(10), 복수 개의 메모리셀들(미도시) 및 드레인 선택 트랜지스터들(미도시)이 직렬로 연결되어 형성된다. 주변회로 영역(미도시)은 주변회로 트랜지스터가 형성된다.
상기 형성된 트랜지스터 및 메모리셀들이 구비된 전체 구조 상부에 이온주입공정을 수행하여, 제1 소스 선택 트랜지스터(12a) 및 제2 소스 선택 트랜지스터(10)의 사이의 반도체 기판(sub) 내부에 소스 영역(S)을 형성하고, 드레인 선택 트랜지스터 일측의 반도체 기판 내부에 드레인 영역(미도시)을 형성하고, 상기 메모리셀과 소스 선택트랜지스터 사이에는 불순물 영역(D)을 형성한다.
전체 구조 상부의 표면을 따라 질화막인 식각 정지막(14)을 형성하고, 식각 정지막(14)이 형성된 결과물 상부 전면에 소정 두께의 산화막인 층간 절연막(16)을 형성한다.
전체 구조 상부에 CMP공정과 같은 평탄화 공정을 수행하여 상기 층간 절연막(16)의 표면을 평탄화시키고, 상기 층간 절연막(16)의 소정 영역에 상기 소스 영역(S)을 노출하도록 하는 포토레지스트 패턴(미도시)을 형성하여, 상기 포토레지스트 패턴을 식각 마스크로 식각 공정을 수행함으로써, 상기 소스 영역이 노출되는 제1 소스 콘택홀(ST1)을 형성한다.
상기 식각공정은 상기 포토레지스트 패턴의 노광을 도와주는 유기 BARC(bottom anti-reflective)를 식각하는 제1 식각공정과, 상기 층간 절연막을 식각하는 제2 식각공정과, 상기 질화막인 식각 정지막을 식각하는 제3 식각공정을 구분하여 수행된다.
상기 제1 식각공정은 CH2F2,O2 및 Ar의 혼합가스, CF4, O2 및 Ar의 혼합가스, CH2F2, CF4,O2 및 Ar의 혼합가스를 이용한 플라즈마 건식 식각공정으로 수행된다.
상기 제2 식각공정은 C4H6, O2, Ar의 혼합가스, C4F8 , O2 및 Ar의 혼합가스, C3F8, O2 및 Ar의 혼합가스, C5F8, O2 및 Ar의 혼합가스를 이용한 플라즈마 건식 식각공정으로 수행된다.
상기 산화막인 층간 절연막에 상기 혼합가스를 사용한 제2 식각공정이 수행되면, 폴리머가 다량 발생되어 상기 층간 절연막의 측벽이 과도한 경사를 갖도록 식각된다.
상기 제3 식각공정은 CHF3, O2 및 Ar의 혼합가스를 이용한 플라즈마 건식 식각공정으로 수행되는 데, 상기 제2 식각공정을 통해 식각된 층간 절연막을 식각마스크로 사용하기 때문에 질화막인 식각 정지막 또한 과도한 경사를 갖게 된다.
상기 제1, 제2 및 제3 식각 공정이 수행되어 형성된 제1 소스 콘택홀(ST1)은, 과도한 경사를 가진 층간 절연막(16) 및 식각 정지막(14)이 구비되므로, 과도한 경사를 갖는 소스 콘택홀이 되는 데, 이와 같이 상기 소스 콘택홀이 과도한 경사를 갖게 되면, 메모리셀 및 게이트 전극과의 오버레이 마진을 확보할 수 있게 된 다.
이어서, 식각공정이 완료된 결과물의 상기 층간 절연막(16) 상에 형성된 포토레지스트 패턴(미도시)은 에싱 공정을 통해 제거하고, 세정공정을 수행한다.
도 3을 참조하면, 상기 형성된 제1 소스 콘택홀(ST1)이 구비된 결과물에 습식 식각공정을 수행하여, 제2 소스 콘택홀(ST2)을 형성한다.
상기 습식 식각공정은 HF 또는 BOE가 포함된 웨트 베스(wet bath)에서 진행하게 되는 데, 상기 습식 식각공정 진행시 상기 메모리셀(10) 또는 소스 콘택 플러그(12a)의 스페이서(12b)가 보호되도록 상기 식각 정지막(14)이 식각되는 것을 방지하고, 상기 습식 식각공정을 진행함으로써 상기 제1 소스 콘택홀 형성시 발생된 산화막 및 잔류물이 제거되도록 한다.
상기 습식 식각공정을 통해 형성된 제2 소스 콘택홀에는 콘택홀 내부의 잔류물 또는 산화막이 제거되고, 콘택홀 입구의 상기 층간 절연막이 제거됨으로써, 소스 콘택의 크기를 크게 하여 금속콘택과 오버레이 마진을 확보한다.
상기 제1 소스 콘택홀의 형성을 위한 식각공정들을 통해 소스 콘택의 크기를 작게 하여 게이트 전극과 오버레이 마진을 확보하고, 제2 소스 콘택홀의 형성을 위한 식각공정으로 소스 콘택의 크기를 크게 하여 금속콘택과 오버레이 마진을 확보한다.
도 4를 참조하면, 상기 형성된 제2 소스 콘택홀(ST2)이 형성된 결과물 전면에 폴리 실리콘막을 형성하고, 상기 층간 절연막(16)기 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여, 소스 콘택 플러그(18)의 형성을 완료한다.
본 발명에 의하면, 상기 제1 소스 콘택홀의 형성을 위한 식각공정들을 통해 소스 콘택의 크기를 작게 하여 게이트 전극과 오버레이 마진을 확보하고, 제2 소스 콘택홀의 형성을 위한 식각공정을 통해 소스 콘택의 크기를 크게 하여 이후 형성될 금속콘택과 오버레이 마진을 확보하게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 제1 소스 콘택홀의 형성을 위한 식각공정들을 통해 소스 콘택의 크기를 작게 하여 게이트 전극과 오버레이 마진을 확보하고, 제2 소스 콘택홀의 형성을 위한 식각공정을 통해 소스 콘택의 크기를 크게 하여 이후 형성될 금속콘택과 오버레이 마진을 확보하게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (8)

  1. 소스 영역이 구비된 반도체 기판에 식각 정지막 및 층간 절연막을 형성하고, 상기 층간 절연막의 소정 영역에 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 건식 식각공정을 수행하여, 상기 소스 영역이 노출되되, 경사면을 갖는 제1 소스 콘택홀을 형성하는 단계;
    상기 경사면을 갖는 제1 소스 콘택홀에 습식 식각공정을 수행하여, 상기 제1 소스 콘택홀보다 넓어진 입구를 가진 제2 소스 콘택홀을 형성하는 단계; 및
    상기 전체구조상부의 소스 콘택홀 내부에만 도전막이 형성되도록 하여, 소스 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제1 항에 있어서, 상기 제1 소스 콘택홀을 형성하는 건식 식각공정은
    상기 포토레지스트 패턴의 노광을 도와주는 막질에 대한 식각공정이 수행되는 제1 건식 식각공정, 상기 층간 절연막에 대한 식각공정이 수행되는 제2 건식 식각공정 및 상기 식각정지막에 대한 식각공정이 수행되는 제3 건식 식각공정으로 나누어서 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  3. 제2 항에 있어서, 상기 제1 건식 식각공정은
    CH2F2,O2 및 Ar의 혼합가스, CF4, O2 및 Ar의 혼합가스, CH2F2, CF4,O2 및 Ar의 혼합가스 중 어느 하나를 공정가스로 이용한 플라즈마 건식 식각공정으로 수행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  4. 제2 항에 있어서, 상기 제2 건식 식각공정은
    C4H6, O2 및 Ar의 혼합가스, C4F8, O2 및 Ar의 혼합가스, C3F8, O2 및 Ar의 혼합가스 및 C5F8, O2 및 Ar의 혼합가스 중 어느 하나를 공정가스로 이용한 플라즈마 건식 식각공정으로 수행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제2 항에 있어서, 상기 제3 건식 식각공정은
    CHF3, O2 및 Ar의 혼합가스를 이용한 플라즈마 건식 식각공정으로 수행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  6. 제1 항에 있어서, 상기 습식 식각공정은
    상기 제1 소스 콘택홀 내부의 잔류물 또는 산화막이 제거되도록 하기 위해서 도 수행되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  7. 제1 항에 있어서, 상기 습식 식각공정은
    HF 또는 BOE가 포함된 웨트 베스(wet bath)에서 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  8. 제1 항에 있어서,
    상기 습식 식각 공정시 상기 식각정지막이 식각되는 것이 방지되도록 하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
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* Cited by examiner, † Cited by third party
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KR100917820B1 (ko) * 2007-12-27 2009-09-18 주식회사 동부하이텍 반도체 소자의 콘택홀 형성 방법

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