KR101053987B1 - 플래시 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 터널 절연막, 제1 도전막 및 유전체막을 형성하는 단계, 유전체막의 일부에 유전체막 콘택홀을 형성하는 단계, 유전체막 콘택홀의 측벽에 스페이서를 형성하는 단계, 유전체막 콘택홀을 채우면서 유전체막의 상부에 제2 도전막 및 하드 마스크 패턴을 형성하는 단계, 하드 마스크 패턴에 따라 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함하는 플래시 소자의 형성 방법으로 이루어진다.
유전체막, 콘택홀, 스페이서, 식각 선택비, 단차, ONC
Description
본 발명은 플래시 소자의 형성 방법에 관한 것으로, 특히 유전체막 콘택 홀 형성 공정 시 정렬 오차에 대한 식각 손상을 방지하는 플래시 소자의 형성 방법에 관한 것이다.
플래시 소자는 다수개의 게이트 라인들을 포함한다.
게이트 라인들은 워드라인(word line) 및 셀렉트 라인(select line)을 포함하는데, 워드라인은 데이터가 저장되는 메모리 셀(memory cell)들을 연결하고, 셀렉트 라인은 구동전압을 전달하는 셀렉트 트랜지스터(select transistor)들을 연결한다.
도 1a 및 도 1b는 종래의 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 제1 도전막(12), 유전체막(13), 캡핑막(14), 콘트롤 게이트용 제2 도전막(15), 금 속막(16), 하드 마스크막(17) 및 게이트 라인(워드라인(WL) 및 셀렉트 라인(SL))의 패터닝을 위한 포토레지스트 패턴(18)을 형성한다. 이때, 유전체막(13) 및 캡핑막(14)을 형성한 후, 셀렉트 라인(SL)이 형성될 영역에 제1 도전막(12)과 제2 도전막(15)이 접하도록 유전체막 콘택홀(ONC)을 형성한다.
한편, 반도체 소자의 집적도가 증가함에 따라 셀렉트 라인(SL)의 폭이 좁아지면서, 유전체막 콘택홀(ONC)의 정렬 마진을 확보하기가 어려워지고 있다. 이에 따라, 유전체막 콘택홀(ONC)의 일부(A)가 포토레지스트 패턴(18) 중 셀렉트 라인(SL)용 패턴을 벗어나는 정렬오차가 발생할 수 있다.
도 1b를 참조하면, 도 1a에서와 같이 포토레지스트 패턴(18)과 유전체막 콘택홀(ONC) 간에 정렬 오차가 발생한 상태에서 포토레지스트 패턴(18)에 따라 패터닝 공정을 실시하면 정렬오차가 발생한 부분의 반도체 기판(10)이 손상을 입을 수 있다.
구체적으로 설명하면, 포토레지스트 패턴(18)에 따라 패터닝 공정을 실시할 때, 적층된 막들(11 내지 17)의 종류에 따라 서로 다른 식각 공정을 실시한다. 특히, 제2 도전막(15)을 식각하는 공정은 절연막보다 폴리실리콘막에 대한 식각 선택비가 높은 조건의 식각 공정을 실시한다. 예를 들면, 식각 가스는 HBr 및 O2 가스를 혼합하여 사용할 수 있다. 이때, 제2 도전막(15)이 식각된 후 유전체막(13)이 노출되면 유전체막(13)이 식각 정지막으로 작용하여 식각 공정을 중단하게 된다. 하지만, 유전체막 콘택홀(ONC)의 정렬 오차가 발생한 영역(A)에서는 제2 도전막(15)의 패터닝 공정 시 유전체막(13)이 노출되지 않으므로 제1 도전막(12)의 일부가 더 식각 되어 단차가 발생할 수 있다. 이러한 단차로 인하여, 패터닝 공정을 진행함에 따라 반도체 기판(10)의 일부(10a)에서 식각 손상이 발생할 수 있고, 이는 플래시 소자의 전기적 특성을 열화시킬 수 있는 원인이 될 수도 있다.
본 발명이 해결하고자 하는 과제는, 유전체막 콘택홀을 형성한 후에 유전체막 콘택홀의 측벽에 스페이서를 형성하여, 후속 게이트 패터닝 공정 시 정렬오차가 발생하더라도 스페이서에 의해 단차 발생을 억제시킬 수 있다.
본 발명에 따른 플래시 소자의 형성 방법은, 반도체 기판 상에 터널 절연막, 제1 도전막 및 유전체막을 형성한다. 유전체막의 일부에 유전체막 콘택홀을 형성한다. 유전체막 콘택홀의 측벽에 스페이서를 형성한다. 유전체막 콘택홀을 채우면서 유전체막의 상부에 제2 도전막 및 하드 마스크 패턴을 형성한다. 하드 마스크 패턴에 따라 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함하는 플래시 소자의 형성 방법으로 이루어진다.
유전체막 콘택홀은 셀렉트 라인(select line)이 형성될 영역의 일부에 형성한다.
유전체막 콘택홀을 형성하는 단계는 건식 식각 공정으로 실시하며, 건식 식각 공정은 제1 도전막에 대한 식각 선택비가 높은 식각 가스를 사용한다. 이때, 식각 가스는 CHF3, C4F6 또는 C4F8 가스를 사용한다.
스페이서는 산화막 또는 질화막으로 형성한다. 스페이서를 형성하는 단계는, 유전체막 콘택홀 및 유전체막의 표면을 따라 절연막을 형성하고, 절연막에 전면식각 공정을 실시하되, 유전체막 콘택홀의 측벽에 형성된 절연막을 일부를 잔류시켜 스페이서를 형성하는 단계를 포함한다. 이때, 절연막은 100Å 내지 300Å의 두께로 형성한다.
게이트 라인을 형성하는 단계에서, 유전체막 콘택홀과 게이트 라인 간에 정렬 오차가 발생할 때, 제1 도전막 중에서 스페이서의 하부에 형성된 제1 도전막은 식각되지 않는다.
유전체막과 제2 도전막 사이에 캡핑막을 형성하는 단계를 더 포함하며, 캡핑막은 폴리실리콘막으로 형성한다. 그리고, 하드 마스크 패턴은 SiON막 및 TEOS막을 적층하여 형성한다.
본 발명은, 유전체막 콘택홀을 형성한 후에 유전체막 콘택홀의 측벽에 스페이서를 형성하여, 후속 게이트 패터닝 공정 시 정렬오차가 발생하더라도 스페이서에 의해 단차 발생을 억제시킬 수 있다. 이로써, 유전체막 콘택홀 폭의 임계치수를 용이하게 조절할 수 있으며 활성영역의 손상을 억제할 수 있으므로 플래시 소자의 전기적 특성 열화를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2f는 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(200)의 상부에 FN 터널링(Fowler-Nordheim tunneling)용 터널 절연막(202), 플로팅 게이트(floating gate)용 제1 도전막(204)을 형성한다. 도면에서는 도시되지 않았지만, 제1 도전막(204)을 형성한 이후에는 소자 분리용 트렌치(trench; 미도시)를 형성하고, 트렌치의 내부를 절연막으로 채워 소자 분리막(미도시)을 형성한다. 또한, 플로팅 게이트용 제1 도전막(12) 대신에 전자 저장층(trap layer; 예컨대 질화막)을 형성할 수도 있다.
이어서, 제1 도전막(204)의 상부에 유전체막(206) 및 캡핑막(208)을 형성한다. 예를 들면, 유전체막(206)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있으며, 캡핑막(208)은 폴리실리콘막으로 형성할 수 있다.
도 2b를 참조하면, 캡핑막(208)의 상부에 유전체막 콘택홀(ONC) 영역이 개방된 제1 포토레지스트 패턴(210)을 형성하고, 제1 포토레지스트 패턴(210)에 따라 캡핑막(208) 및 유전체막(206)을 식각하여 유전체막 콘택홀(ONC)을 형성한다.
유전체막 콘택홀(ONC)을 형성하기 위한 식각 공정은 건식 식각 공정으로 실시할 수 있으며, 제1 도전막(204) 및 후속 형성할 제2 도전막(도 2e의 214)에 대한 식각 선택비가 높은 식각 가스를 사용하는 것이 바람직하다. 예를 들면, 식각 가스는 CHF3, C4F6 또는 C4F8 가스를 사용할 수 있다. 이로써, 유전체막 콘택홀(ONC)을 형성하되 노출되는 제1 도전막(204)의 식각 손상을 감소시킬 수 있다.
도 2c를 참조하면, 제1 포토레지스트 패턴(도 2b의 210)를 제거하여 캡핑막(208)을 노출시킨다. 이어서, 유전체막 콘택홀(ONC) 및 캡핑막(208)의 표면을 따라 유전체막 콘택홀(ONC)의 정렬 오차를 보상하기 위한 보조막(212)을 형성한다. 보조막(212)은 제1 도전막(204) 및 후속 형성할 제2 도전막(도 2e의 214)과 식각 선택비에 차이가 나는 물질로 형성하는 것이 바람직하다. 예를 들면, 보조막(212)은 산화막 또는 질화막으로 형성할 수 있다. 그리고, 유전체막 콘택홀(ONC)의 내부를 완전히 채우지 않는 두께로 형성하는 것이 바람직하며, 예를 들면 100Å 내지 300Å의 두께로 형성할 수 있다.
도 2d를 참조하면, 보조막(212)이 형성된 반도체 기판(200)에 전면식각 공정을 실시하여 캡핑막(208) 및 유전체막 콘택홀(ONC)의 중앙에 노출된 제1 도전막(204) 상부의 보조막(도 2c의 212)을 제거한다. 이때, 유전체막 콘택홀(ONC)의 측벽에 보조막(212)의 일부를 잔류시켜 스페이서(212a)를 형성한다. 이를 위하여, 전면식각 공정은 이방성의 건식 식각 공정으로 실시하는 것이 바람직하다.
도 2e를 참조하면, 유전체막 콘택홀(ONC)의 내부가 채워지도록 캡핑막(208), 스페이서(212a) 및 노출된 제1 도전막(204)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(214)을 형성한다. 제2 도전막(214)은 폴리실리콘막으로 형성할 수 있다. 이어서, 제2 도전막(214)의 상부에 게이트 라인의 저항을 감소시키기 위하여 금속막(216)을 형성하고, 게이트 패터닝 공정을 위하여 금속막(216)의 상부에 하드마스크막(218)을 형성한다. 금속막(216)은 텅스텐(tungsten; W)막 또는 텅스텐나이트라이드(WN)막으로 형성할 수 있으며, 텅스텐(W)막 및 텅스텐나이트라이드(WN)막을 적층하여 형성할 수도 있다. 하드 마스크막(218)은 SiON막 및 TEOS(tetra ethyl ortho silicate)막을 적층하여 형성할 수 있다.
도 2f를 참조하면, 하드 마스크막(218)의 상부에 게이트 라인 패턴이 형성된 제2 포토레지스트 패턴(220)을 형성한다. 이어서, 제2 포토레지스트 패턴(220)에 따라 식각 공정을 실시하여 하드 마스크막(218), 금속막(216), 제2 도전막(214) 및 캡핑막(208)을 패터닝한다. 특히, 유전체막 콘택홀(ONC)과 셀렉트 라인(SL) 간의 정렬 오차가 발생하는 경우, 유전체막 콘택홀(ONC)의 측벽에 형성된 스페이서(212a)에 의해 단차 발생을 방지할 수 있다. 즉, 정렬오차가 발생한 부분에서 제1 도전막(204)의 식각 손상을 억제할 수 있으므로 단차 발생을 방지할 수 있다. 이어서, 제2 포토레지스트 패턴(220)에 따라 유전체막(206), 제1 도전막(204) 및 터널 절연막(202)을 식각하여 워드라인(WL) 및 셀렉트 라인(SL)을 형성한다. 이때, 셀렉트 라인(SL)은 스페이서(212a)에 따라 제1 도전막(204) 및 터널 절연막(202)의 폭이 제2 도전막(214)의 폭보다 넓게 형성될 수 있다.
이어서, 이온주입 공정을 실시하여 워드라인(WL) 및 셀렉트 라인(SL)의 사이로 노출된 반도체 기판(200)에 접합영역(200a)을 형성하여 게이트 라인들(WL 및 SL) 및 트랜지스터들을 형성할 수 있다.
상술한 기술에 따라, 유전체막 콘택홀(ONC)의 정렬 오차를 보상할 수 있는 스페이서(212a)를 형성하므로, 유전체막 콘택홀(212a) 폭의 임계치수를 조절할 수 있다. 예를 들면, 유전체막 콘택홀(ONC)의 폭을 결정하는 노광 공정을 용이하게 실시할 수 있다. 구체적으로 설명하면, 노광 공정 시 사용하는 광원은 레이저(laser)를 사용할 수 있는데, 레이저의 파장에 따라 해상도를 향상시킬 수 있다. 예를 들면, 파장이 193nm인 ArF 레이저 대신에 ArF 레이저보다 가격이 낮은 KrF 레이저(파장은 248nm)를 사용할 수 있다. 즉, Krf 레이저를 사용해도 유전체막 콘택홀(ONC)을 형성할 수 있으며, 게이트 패터닝 공정 시 정렬 오차가 발생하더라도 스페이서(212a)로 인해 단차 발생을 방지할 수 있다. 이에 따라, 플래시 소자의 전기적 열화를 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래의 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 터널 절연막
204 : 제1 도전막 206 : 유전체막
208 : 캡핑막 210 : 제1 포토레지스트 패턴
212 : 보조막 212a : 스페이서
214 : 제2 도전막 216 : 금속막
218 : 하드 마스크막 220 : 제2 포로테지스트 패턴
Claims (12)
- 반도체 기판 상에 터널 절연막, 제1 도전막 및 유전체막을 형성하는 단계;상기 유전체막의 일부에 유전체막 콘택홀을 형성하는 단계;상기 유전체막 콘택홀의 측벽에 스페이서를 형성하는 단계;상기 유전체막 콘택홀을 채우면서 상기 유전체막의 상부에 제2 도전막 및 하드 마스크 패턴을 형성하는 단계; 및상기 하드 마스크 패턴에 따라 상기 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함하는 플래시 소자의 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 유전체막 콘택홀은 셀렉트 라인(select line)이 형성될 영역의 일부에 형성하는 플래시 소자의 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 유전체막 콘택홀을 형성하는 단계는 건식 식각 공정으로 실시하는 플래시 소자의 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 건식 식각 공정은 상기 제1 도전막보다 상기 유전체막이 더 빠르게 식각되는 식각 가스를 사용하는 플래시 소자의 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 식각 가스는 CHF3, C4F6 또는 C4F8 가스를 사용하는 플래시 소자의 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서.상기 스페이서는 산화막 또는 질화막으로 형성하는 플래시 소자의 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,상기 유전체막 콘택홀 및 상기 유전체막의 표면을 따라 절연막을 형성하는 단계; 및
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 절연막은 100Å 내지 300Å의 두께로 형성하는 플래시 소자의 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 게이트 라인을 형성하는 단계에서,상기 유전체막 콘택홀과 상기 게이트 라인 간에 정렬 오차가 발생할 때, 상기 제1 도전막 중에서 상기 스페이서의 하부에 형성된 상기 제1 도전막은 식각되지 않는 플래시 소자의 형성 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 유전체막을 형성하는 단계와 상기 유전체막 콘택홀을 형성하는 단계 사이에 캡핑막을 형성하는 단계를 더 포함하는 플래시 소자의 형성 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 캡핑막은 폴리실리콘막으로 형성하는 플래시 소자의 형성 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 하드 마스크 패턴은 SiON막 및 TEOS막을 적층하여 형성하는 플래시 소자의 형성 방법.
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