KR100671626B1 - 플래쉬 메모리 소자의 게이트 형성 방법 - Google Patents
플래쉬 메모리 소자의 게이트 형성 방법 Download PDFInfo
- Publication number
- KR100671626B1 KR100671626B1 KR1020040050410A KR20040050410A KR100671626B1 KR 100671626 B1 KR100671626 B1 KR 100671626B1 KR 1020040050410 A KR1020040050410 A KR 1020040050410A KR 20040050410 A KR20040050410 A KR 20040050410A KR 100671626 B1 KR100671626 B1 KR 100671626B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- hard mask
- nitride
- photoresist pattern
- forming
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 게이트 형성 방법에 관한 것으로, 플래쉬 메모리 소자의 게이트 형성 방법은 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 질화막 하드 마스크를 형성한 후 상기 질화막 하드 마스크 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 질화막 하드 마스크를 식각하되, 이때 생성된 폴리머가 상기 감광막 패턴 측벽에 부착되고, 상기 감광막 패턴 및 폴리머를 마스크로 상기 질화막 하드 마스크를 식각하는 단계와, 상기 폴리머 및 감광막 패턴을 제거한 후 상기 질화막 하드 마스크를 마스크로 이용한 식각 공정으로 상기 텅스텐 실리사이드막 내지 터널 산화막을 식각하여 게이트를 형성하는 단계를 포함한다.
게이트, 질화막 하드 마스크, 폴리머, 텅스텐 실리사이드, FICD
Description
도 1(a) 내지 도 1(c)는 본 발명에 따른 플래쉬 메모리 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 제 1 폴리실리콘막 14 : 유전체막
15 : 제 2 폴리실리콘막 16 : 텅스텐 실리사이드막
17 : 질화막 하드 마스크 18 : 반사 방지막
19 : 감광막 패턴 20 : 폴리머
본 발명은 플래쉬 메모리 소자의 게이트 형성 방법에 관한 것으로, 특히 질화막을 이용하여 하드 마스크를 형성함으로써 질화막 식각시 생성되는 폴리머가 감광막 패턴 측벽에 형성되고, 이를 마스크로 식각 공정을 실시함으로써 텅스텐 실리사이드막 과도 식각시 문제가 되었던 FICD 손상을 보상할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 형성 방법에 관한 것이다.
플래쉬 메모리 소자의 게이트는 플로팅 게이트와 콘트롤 게이트가 적층된 스택 구조로 형성된다. 이러한 스택 게이트의 최종적인 구조는 콘트롤 게이트 식각 후 결정되는데, 스택 게이트를 형성하기 위한 공정을 살펴보면 다음과 같다. 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막을 형성한 후 패터닝하여 플로팅 게이트를 형성한다. 그리고, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막, 산화막 하드 마스크을 형성한 후 하드 마스크부터 터널 산화막까지 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성한다.
그런데, 콘트롤 게이트를 형성하기 위한 식각 공정중 텅스텐 실리사이드막의 식각 마진이 부족한 경우 제 2 폴리실리콘막을 식각할 때 텅스텐 실리사이드막이 식각 장벽으로 작용하게 되어 셀 스트링 사이의 브리지(bridge)를 유발하게 된다. 이를 방지하기 위해 잔류하는 텅스텐 실리사이드막을 제거하기 위한 충분한 과도 식각을 진행하게 되는데, 이 경우 게이트 패턴의 FICD가 손상된다.
본 발명의 목적은 FICD가 손상되지 않으면서 텅스텐 실리사이드막을 충분히 식각할 수 있는 플래쉬 메모리 소자의 게이트 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 하드 마스크를 산화막에서 질화막으로 변경하여 질화막 하드 마스크 식각시 질화막에서 발생하는 질소(N2) 가스로 인해 감광막 패턴 측벽에 폴리머가 형성되고, 이를 이용한 식각 공정으로 텅스텐 실리사이드막 과도 식각시 문제가 되었던 FICD 손상을 보상할 수 있는 플래쉬 메모리 소자의 게이트 형성 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 게이트 형성 방법은 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 질화막 하드 마스크를 형성한 후 상기 질화막 하드 마스크 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 질화막 하드 마스크를 식각하되, 이때 생성된 폴리머가 상기 감광막 패턴 측벽에 부착되고, 상기 감광막 패턴 및 폴리머를 마스크로 상기 질화막 하드 마스크를 식각하는 단계와, 상기 폴리머 및 감광막 패턴을 제거한 후 상기 질화막 하드 마스크를 마스크로 이용한 식각 공정으로 상기 텅스텐 실리사이드막 내지 터널 산화막을 식각하여 게이트를 형성하는 단계를 포함한다.
상기 질화막 하드 마스크는 1000 내지 2500Å의 두께로 형성한다.
상기 질화막 하드 마스크는 RIE 장비를 이용하여 식각한다.
상기 질화막 하드 마스크는 CFx, CHFx, O2 또는 Ar 계열의 가스를 이용하여 식각한다.
상기 질화막 하드 마스크는 50 내지 150mTorr의 압력과 300 내지 800W의 파워를 인가하여 식각한다.
상기 폴리머는 상기 질화막 하드 마스크를 식각할 때 발생되는 질소 가스에 의해 생성된다.
상기 폴리머는 세정 공정으로 제거한다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 게이트 형성 방법은 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막, 산화막 하드 마스크 및 질화막을 형성한 후 상기 질화막 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 질화막을 식각하되, 이때 생성된 폴리머가 상기 감광막 패턴 측벽에 부착되고, 상기 감광막 패턴 및 폴리머를 마스크로 상기 질화막을 식각하는 단계와, 상기 폴리머 및 감광막 패턴을 제거한 후 상기 질화막을 마스크로 이용한 식각 공정으로 상기 산화막 내지 터널 산화막을 식각하여 게이트를 형성하는 단계를 포함한다.
상기 질화막은 600 내지 1000Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 플래쉬 메모리 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소자 분리막이 형성된 반도체 기판(11) 상부에 터널 산화막(12) 및 제 1 폴리실리콘막(13)을 형성한 후 제 1 폴리실리콘막(13) 및 터널 산화막(12)의 소정 영역을 패터닝하여 플로팅 게이트를 형성한다. 전체 구조 상부에 유전체막(14), 제 2 폴리실리콘막(15), 텅스텐 실리사이드막(16), 질화막 하드 마스크(17) 및 반사 방지막(18)을 순차적으로 형성한다. 그리고, 반사 방지막(18) 상부에 감광막(19)을 형성한 후 게이트 마스크를 이용한 노광 및 현상 공정으로 패터닝한다.
도 1(b)를 참조하면, 감광막 패턴(19)을 마스크로 반사 방지막(18) 및 질화막 하드 마스크(17)을 식각한다. 이때, 질화막 하드 마스크(17)의 식각 공정시 발생하는 질소(N2) 가스에 의해 감광막 패턴(19) 측벽에 폴리머(20)가 형성된다. 이 폴리머(20)에 의해 반사 방지막(18) 및 질화막 하드 마스크(17)는 감광막 패턴(19)의 폭보다 좁게 식각된다. 여기서, 질화막 하드 마스크(17)는 1000∼2500Å의 두께로 형성한다. 또한, 질화막 하드 마스크(17)의 식각 공정은 RIE 장비를 이용하여 실시하며, CFx, CHFx, O2 또는 Ar 계열의 가스를 이용하여 50∼150mTorr의 압력과 300∼800W의 파워를 인가하여 실시한다. 한편, 하드 마스크로 산화막을 이용할 경우 산화막 하드 마스크 상부에 질화막을 600∼1000Å의 두께로 형성하고 상기와 같은 공정을 진행하면 상기와 같은 효과를 얻을 수 있다.
도 1(c)를 참조하면, 폴리머(20)를 세정 공정으로 제거한 후 감광막 패턴(19) 및 반사 방지막(18)을 제거한다. 그리고, 질화막 하드 마스크(17)를 마스크로 텅스텐 실리사이드막(16), 제 2 폴리실리콘막(15), 유전체막(14), 제 1 폴리실리콘막(13) 및 터널 산화막(12)을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성한다. 이때, 텅스텐 실리사이드막(16)의 잔류를 방지하기 위해 과도 식각을 실시하게 되면 질화막 하드 마스크(17)도 일부 식각된다. 그러나, 폴리머(20)를 이용한 식각 공정에서 FICD의 마진이 보상되었기 때문에 과도 식각 공정시 FICD의 손상이 발생하지 않는다.
상술한 바와 같이 본 발명에 의하면 질화막을 이용하여 하드 마스크를 형성함으로써 질화막 식각시 생성되는 폴리머가 감광막 패턴 측벽에 형성되고, 이를 마스크로 식각 공정을 실시함으로써 텅스텐 실리사이드막 과도 식각시 문제가 되었던 FICD 손상을 보상할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (9)
- 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계;전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막, 질화막 하드 마스크 및 반사 방지막를 형성한 후 상기 반사 방지막 상부에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 반사 방지막 및 상기 질화막 하드 마스크를 식각하되, 이때 생성된 폴리머가 상기 감광막 패턴 측벽에 부착되고, 상기 감광막 패턴 및 폴리머를 마스크로 상기 질화막 하드 마스크를 식각하는 단계; 및상기 폴리머 및 감광막 패턴을 제거한 후 상기 질화막 하드 마스크를 마스크로 이용한 식각 공정으로 상기 텅스텐 실리사이드막 내지 터널 산화막을 식각하여 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 질화막 하드 마스크는 1000 내지 2500Å의 두께로 형성하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 질화막 하드 마스크는 RIE 장비를 이용하여 식각하 는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 질화막 하드 마스크는 CFx, CHFx, O2 또는 Ar 계열의 가스를 이용하여 식각하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 질화막 하드 마스크는 50 내지 150mTorr의 압력과 300 내지 800W의 파워를 인가하여 식각하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 폴리머는 상기 질화막 하드 마스크를 식각할 때 발생되는 질소 가스에 의해 생성되는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 폴리머는 세정 공정으로 제거하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계;전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막, 산화막 하드 마스크, 질화막 및 반사 방지막을 형성한 후 상기 반사 방지막 상부에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 반사 방지막 및 상기 질화막을 식각하되, 이때 생성된 폴리머가 상기 감광막 패턴 측벽에 부착되고, 상기 감광막 패턴 및 폴리머를 마스크로 상기 질화막을 식각하는 단계; 및상기 폴리머 및 감광막 패턴을 제거한 후 상기 질화막을 마스크로 이용한 식각 공정으로 상기 산화막 내지 터널 산화막을 식각하여 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 8 항에 있어서, 상기 질화막은 600 내지 1000Å의 두께로 형성하는 플래쉬 메모리 소자의 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050410A KR100671626B1 (ko) | 2004-06-30 | 2004-06-30 | 플래쉬 메모리 소자의 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050410A KR100671626B1 (ko) | 2004-06-30 | 2004-06-30 | 플래쉬 메모리 소자의 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060001312A KR20060001312A (ko) | 2006-01-06 |
| KR100671626B1 true KR100671626B1 (ko) | 2007-01-18 |
Family
ID=37104482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040050410A KR100671626B1 (ko) | 2004-06-30 | 2004-06-30 | 플래쉬 메모리 소자의 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100671626B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100810417B1 (ko) * | 2005-11-28 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
-
2004
- 2004-06-30 KR KR1020040050410A patent/KR100671626B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060001312A (ko) | 2006-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100961404B1 (ko) | 집적 회로 장치 및 그 형성 방법 | |
| KR100953049B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100925029B1 (ko) | 반도체 소자의 제조방법 | |
| KR100671626B1 (ko) | 플래쉬 메모리 소자의 게이트 형성 방법 | |
| KR20090098133A (ko) | 반도체 소자의 패턴 형성 방법 | |
| US6924217B2 (en) | Method of forming trench in semiconductor device | |
| KR100859490B1 (ko) | 반도체 트랜지스터 제조 방법 | |
| KR100632639B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100607755B1 (ko) | 반도체 소자의 플로팅 게이트 형성 방법 | |
| KR100986632B1 (ko) | 플래시 메모리의 컨트롤 게이트 제조방법 | |
| KR101053987B1 (ko) | 플래시 소자의 형성 방법 | |
| KR100906642B1 (ko) | 반도체 소자의 게이트전극 제조방법 | |
| KR100590378B1 (ko) | 플래쉬 메모리 소자 제조방법 | |
| KR100673223B1 (ko) | 플래시 메모리 소자의 게이트 라인 형성방법 | |
| KR100607348B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100549583B1 (ko) | 반도체소자의 게이트 제조방법 | |
| KR20080060361A (ko) | Ｍａｎｏｓ 구조의 반도체 소자 제조방법 | |
| KR100596835B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100490299B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20080022373A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100607355B1 (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
| KR20060082943A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US8093153B2 (en) | Method of etching oxide layer and nitride layer | |
| KR20070096605A (ko) | 낸드 플래시 메모리 소자의 버니어 키 형성방법 | |
| KR20050073369A (ko) | 반도체 소자의 게이트 라인 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |