KR100859490B1 - 반도체 트랜지스터 제조 방법 - Google Patents

반도체 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자에 있어서, 게이트 형성을 위한 식각 공정에서 발생되는 소자 불량을 개선해주는 반도체 트랜지스터 제조 방법에 관한 것으로, 특히 SONOS 구조의 플래쉬 소자를 형성할 시에 폴리머 레지듀(Polymer residue)의 생성을 방지하도록, 반도체 기판상에 순차적으로 제1산화막, 질화막 및 제2산화막을 적층하여 ONO막을 형성하는 단계와, 상기 ONO막의 상부에 폴리실리콘을 도포하여 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 상에 게이트 형성을 위한 포토레지스트 패턴을 형성하는 단계와, 상기 형성된 포토레지스트 패턴을 식각마스크로 사용하여 상기 도포된 폴리실리콘층을 일정 수준의 두께가 남도록 식각하는 주식각과, 상기 주식각에서 남은 잔여 폴리실리콘층을 제거하는 과도식각을 실시하는 단계로 이루어지는 반도체 트랜지스터 제조 방법에 관한 발명이다.
SONOS, 산화막-질화막-산화막(ONO), 게이트, 주식각, 과도식각

Description

반도체 트랜지스터 제조 방법{method for fabricating semi-conductor transistor}
도 1은 일반적인 SONOS 구조 반도체 트랜지스터의 게이트를 형성할 시에 폴리머 레지듀(Polymer residue)에 의한 게이트 브리지의 발생을 나타낸 도면.
도 2는 본 발명에 따른 SONOS 구조의 반도체 트랜지스터 제조 절차를 나타낸 플로우챠트.
도 3은 본 발명에 따른 반도체 트랜지스터의 게이트를 형성할 시에 식각 공정 진행 후의 결과를 나타낸 도면.
본 발명은 반도체 소자에 관한 것으로, 특히 게이트 형성을 위한 식각 공정에서 발생되는 소자 불량을 개선해주는 반도체 트랜지스터 제조 방법에 관한 것이다.
일반적으로 디자인 룰이 130nm 이하인 플래쉬 소자에서 트랜지스터는 플로팅 게이트와 컨트롤 게이트 사이에 전자를 트랩하는 유전체 (예: Oxide-Nitride- Oxide)가 형성되는 구조를 사용한다. 이러한 구조에서 적층된 게이트의 높이는 3000Å이상으로, 2000Å의 일반적인 논리트랜지스터에 비해 높다. 그에 따라, 포토공정에서는 포토레지스트 패턴을 5000Å 이상의 두께로 형성할 필요가 있다.
그러나 반도체 소자의 피치(pitch)가 250nm 이하로 작아질수록 포토레지스트 패턴을 형성하는 것 자체가 불가능하기 때문에, 산화물 계열이나 질화물 계열의 하드마스크를 이용하여 식각공정을 진행하고자 한다면 마스크 역할을 하는 포토레지스트 패턴의 부족한 두께를 보완하여 게이트를 형성한다.
포토레지스트 패턴의 부족한 두께를 보완하여 게이트를 형성하는 경우에도, 하드마스크의 성분이나 두께를 최적화시켜야 한다. 또한, 게이트 형성이 완료된 후에는 마스크 역할을 했던 하드마스크 필름을 제거해야 컨트롤 게이트 상부에 원하는 살리사이드가 형성될 수 있다. 결국, 전체 공정이 매우 복잡해지는 단점이 있었다.
또한 반도체 소자의 고집적화에 따라서 적층된 게이트와 게이트 사이가 줄어들게 된다. 이로 인해, 절연막을 채우는 과정에서 갭 필(gap fill)이 제대로 되지 않아 보이드(void)가 빈번히 발생하는 공정상 불량이 발생한다.
이러한 문제를 해결하기 위해 소노스(Silicon-Oxide-Nitride-Oxide-Silicon; 이하, SONOS) 구조의 플래쉬 소자 개발이 이루어지고 있다.
이러한 SONOS 구조의 플래쉬 소자에서 게이트를 형성하기 위해서는 폴리실리콘(Polysilicon)을 식각한 후에 그 식각 패턴을 마스크로 사용하여 유전체(Oxide-Nitride-Oxide; 이하, ONO)를 식각한다. 그런데, 이러한 방법을 사용할 경우에는 폴리머 레지듀(Polymer residue)에 의한 게이트 브리지(gate bridge)가 발생하기 때문에 적용이 어렵다는 문제가 있다. 즉, 플래쉬 소자는 일반적인 로직 소자와 달리 셀의 집적도가 매우 높기 때문에, 도 1에 도시된 바와 같이, 셀 내에 폴리머(Polymer)가 남아서 게이트 패턴이 붙어버리는 문제가 발생한다는 것이다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 특히 SONOS 구조의 플래쉬 소자를 형성할 시에 폴리머 레지듀(Polymer residue)의 생성을 방지하도록 해주는 반도체 트랜지스터 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은, 130nm 이하 플래쉬 소자의 게이트를 형성하기 위한 식각 공정에서 생성될 수 있는 폴리머 레지듀(Polymer residue)를 방지하도록 해주는 반도체 트랜지스터 제조 방법을 제공하는데 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 트랜지스터 제조 방법의 특징은, 반도체 기판 상에 순차적으로 제1산화막, 질화막 및 제2산화막을 적층하여 ONO막을 형성하는 단계와, 상기 ONO막의 상부에 폴리실리콘을 도포하여 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 상에 게이트 형성을 위한 포토레지스트 패턴을 형성하는 단계와, 상기 형성된 포토레지스트 패턴을 식각마스크로 사용하여 상기 도포된 폴리실리콘층을 일정 수준의 두께가 남도록 식각하는 주식각과, 상기 주식각에서 남은 잔여 폴리실리콘층을 제거하는 과도식각을 실시하는 단계로 이루어지는 것이다.
바람직하게, 상기 포토레지스트 패턴을 형성할 때 KrF 광원을 이용할 수 있다. 그 KrF 광원을 이용하여 상기 포토레지스트 패턴의 폭을 조절한다.
바람직하게, 상기 주식각과 상기 과도식각은 플라즈마 식각을 이용한다.
바람직하게, 상기 주식각 시 조건은 처리시간 30 내지 50초, 압력 10 내지 20mTorr, Cl2 10 내지 50sccm, HBr 100 내지 800sccm, O2 0 내지 5sccm, 소스전력은 300 내지 800와트, 그리고 바이어스 전력은 50 내지 100와트로 유지시킨다.
바람직하게, 상기 과도식각 시 조건은 처리시간 100 내지 200초, 압력 40 내지 70mTorr, HBr 130 내지 170sccm, N2 20 내지 40sccm, O2 1 내지 10sccm, 소스전력은 700 내지 1500와트, 그리고 바이어스 전력은 50 내지 200와트로 유지시킨다.
바람직하게, 상기 폴리실리콘층은 상기 주식각 시에 상기 폴리실리콘이 상기 반도체 기판까지 식각되는 것을 방지하는 두께로 형성된다.
바람직하게, 상기 과도식각 시에 상기 주식각 시보다 높은 압력을 유지시킨다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명에 따른 반도체 트랜지스터는 SONOS 구조이다. 그에 따라, 본 발명에 따른 반도체 트랜지스터는 활성영역 상부에 적층된 절연막들(dielectric layers)인 ONO막이 형성되며, 그 ONO막의 상부에 게이트 전극이 형성되는 것이 기본 구조이다. 특히 본 발명에 따른 반도체 트랜지스터는 130nm 이하의 SONOS 구조의 플래쉬 셀 소자일 수 있다. 그러나 본 발명을 130nm 이하의 SONOS 구조로만 한정하지는 않는다.
본 발명에 따른 반도체 트랜지스터는 SONOS 구조의 플래쉬 소자로써 셀의 집적도가 높다. 그에 따라, 식각 공정 시에 발생될 수 있는 폴리머 레지듀(Polymer residue)의 생성을 방지하기 위해 챔버 내에서 폴리머 레지듀(Polymer residue)의 체류 시간(residence time)을 감소시키면서 보다 빨리 챔버 밖으로 배기되도록 유도하는 식각 공정을 실시한다.
보다 상세하게, 본 발명에서는 DPS 시스템 즉, DPS(Decoupled Plasma Source) 식각장비를 사용할 수 있다. 그러나 본 발명에서 DPS 식각장비만을 사용하는 것으로 한정하지는 않는다. DPS 식각장비를 사용하는 경우, DPS 챔버 내에서 폴리머 레지듀(Polymer residue)의 체류 시간(residence time)을 조절하기 위한 식각 조건을 설정한다.
도 2는 본 발명에 따른 SONOS 구조의 반도체 트랜지스터 제조 절차를 나타낸 플로우챠트이며, 도 3은 본 발명에 따른 반도체 트랜지스터의 게이트를 형성할 시에 식각 공정 진행 후의 결과를 나타낸 도면이다.
도 2를 참조하면, 본 발명에서의 식각 공정은 주식각(Main etch step)과 과 도식각(Over etch step)으로 구성되며, 과도식각 시에 압력과 식각 가스 특히, HBr과 O2의 비율을 적정화하도록 설정한다. 결국 도 2의 절차 및 식각 조건으로 인해 도 3에 도시된 바와 같이, 폴리머 레지듀(Polymer residue)가 제거된 완전한 SONOS 구조의 게이트를 형성한다.
먼저, 반도체 기판 상에 순차적으로 제1산화막, 질화막 및 제2산화막을 적층하여 ONO막을 형성한다(S1). 여기서, 상기 ONO막은 반도체 기판의 활성영역 상부에 제1산화막, 질화막 및 제2산화막 순서로 적층될 수 있으며, 제1산화막은 터널 유전층(tunnel oxide layer), 질화막은 전하 트랩층(charging trap layer), 그리고 제2산화막은 전하 차단층(charge barrier layer)일 수 있다.
ONO막의 상부에는 게이트가 형성된다. 이러한 게이트 형성을 위해 ONO막의 상부에 도전성 폴리실리콘을 도포하여 폴리실리콘층을 형성한다(S2).
이후에 폴리실리콘층 상에 게이트 형성을 위한 포토레지스트 패턴을 형성한다(S3). 일 예로써, 상기 포토레지스트 패턴은 KrF 광원을 이용하여 형성할 수 있다. 그 KrF 광원을 이용하여 상기 포토레지스트 패턴의 폭을 조절한다. 본 발명에서는 DUV(Deep Ultraviolet) 영역의 248nm 파장을 가지는 KrF 레이저를 사용하나, 그 밖에도 다른 종류의 엑시머 레이저를 사용하는 것도 가능하다.
상기 형성된 포토레지스트 패턴을 식각마스크로 사용하여 도포된 폴리실리콘층을 식각하기 위한 주식각을 실시한다(S4). 주식각 시에는 하부의 ONO막이 드러나지 않도록 폴리실리콘층의 식각 타겟을 설정한다.
여기서, 상기 주식각 조건은 처리시간 30 내지 50초, 압력 10 내지 20mTorr, Cl2 10 내지 50sccm, HBr 100 내지 800sccm, O2 0 내지 5sccm, 소스전력은 300 내지 800와트, 바이어스 전력은 50 내지 100와트로 유지시킨다.
상기와 같이 10 내지 50sccm의 Cl2와 100 내지 800sccm의 HBR과 0 내지 5sccm의 O2의 혼합가스를 사용하여 주식각을 실시한다.
상기한 주식각에 이어서 과도식각을 실시한다(S5). 예로써, 과도식각에 의해 트랜치 분리막의 디보트(divot)와 같은 영역에 남아있던 잔여 폴리실리콘이 제거된다.
여기서, 상기 과도식각 조건은 처리시간 100 내지 200초, 압력 40 내지 70mTorr, HBr 130 내지 170sccm, N2 20 내지 40sccm, O2 1 내지 10sccm, 소스전력은 700 내지 1500와트, 바이어스 전력은 50 내지 200와트로 유지시킨다.
상기 언급된 주식각 시에는 포토레지스트 패턴을 식각마스크로 사용하여 도포된 폴리실리콘층을 일정 수준의 두께가 남도록 식각한다. 그리고 주식각에 이은 과도식각에서 남은 잔여 폴리실리콘층을 제거한다.
그리고, 상기 과도식각 시 압력은 40 내지 70mTorr이고 주식각 시 압력은 10 내지 20mTorr 인 것처럼 과도시각 시에는 보다 높은 압력을 유지시킨다.
또한 전술했듯이, 상기한 주식각과 상기 과도식각을 위해 플라즈마 식각을 이용한다. 그에 따른 예로써, 본 발명에서는 주식각과 과도식각을 위해 DPS(Decoupled Plasma Source) 식각장비를 사용할 수도 있다.
추가 예로써, 본 발명에서 폴리실리콘층은 형성하기 위한 폴리실리콘은 주식각 시에 폴리실리콘이 반도체 기판까지 식각되지 않도록 충분한 두께로 도포한다.
상기와 같은 본 발명에 따른 주식각 조건 및 과도식각 조건으로 게이트 형성을 위한 폴리실리콘층을 식각함으로써, 도 3에 도시된 바와 같이 폴리머 레지듀(Polymer residue)에 의한 게이트 브리지가 발생되지 않는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서와 같이 본 발명에서는 SONOS 구조의 플래쉬 소자를 형성할 시에 폴리머 레지듀(Polymer residue)의 생성을 방지해 주기 때문에, 게이트와 게이트 사이가 붙어버리는 문제가 발생되지 않는다.
특히, 폴리머 레지듀(Polymer residue)에 의한 게이트 브리지가 발생되지 않으므로, 130nm 이하 SONOS 구조의 플래쉬 소자에서 게이트를 형성하기 위한 식각 공정 시 빈번하게 발생되었던 소자 불량을 현저히 개선해 준다.

Claims (6)

  1. 반도체 기판 상에 순차적으로 제1산화막, 질화막 및 제2산화막을 적층하여 ONO막을 형성하는 단계;
    상기 ONO막의 상부에 폴리실리콘을 도포하여 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 게이트 형성을 위한 포토레지스트 패턴을 형성하는 단계; 그리고
    상기 형성된 포토레지스트 패턴을 식각마스크로 사용하여 상기 도포된 폴리실리콘층을 일정 수준의 두께가 남도록 식각하는 주식각과, 상기 주식각 시보다 높은 압력을 유지시키면서 상기 주식각에서 남은 잔여 폴리실리콘층을 제거하는 과도식각을 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  2. 제 1 항에 있어서, 상기 주식각과 상기 과도식각은 플라즈마 식각을 이용하는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  3. 제 1 항에 있어서, 상기 주식각 시 조건은 처리시간 30 내지 50초, 압력 10 내지 20mTorr, Cl2 10 내지 50sccm, HBr 100 내지 800sccm, O2 0 내지 5sccm, 소스전력은 300 내지 800와트, 그리고 바이어스 전력은 50 내지 100와트로 유지시키는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  4. 제 1 항에 있어서, 상기 과도식각 시 조건은 처리시간 100 내지 200초, 압력 40 내지 70mTorr, HBr 130 내지 170sccm, N2 20 내지 40sccm, O2 1 내지 10sccm, 소스전력은 700 내지 1500와트, 그리고 바이어스 전력은 50 내지 200와트로 유지시키는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  5. 제 1 항에 있어서, 상기 폴리실리콘층은 상기 주식각 시에 상기 폴리실리콘이 상기 반도체 기판까지 식각되는 것을 방지하는 두께로 형성되는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569019B (zh) * 2010-12-17 2014-06-04 无锡华润上华半导体有限公司 浅槽隔离形成方法
CN116844948A (zh) * 2023-09-01 2023-10-03 合肥晶合集成电路股份有限公司 半导体器件的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100265756B1 (ko) * 1996-05-15 2000-10-02 윤종용 폴리사이드게이트형성방법
KR20010019642A (ko) * 1999-08-28 2001-03-15 윤종용 폴리실리콘 게이트의 식각 방법
KR20040022996A (ko) * 2002-09-10 2004-03-18 삼성전자주식회사 브롬화수소(ＨＢｒ) 및 헬륨(Ｈｅ) 가스를 사용한 부유게이트 패턴 형성방법 및 이를 이용하는 플래쉬 메모리장치 제조방법
KR100720473B1 (ko) 2005-12-30 2007-05-22 동부일렉트로닉스 주식회사 반도체 트랜지스터의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0136994B1 (ko) * 1994-10-27 1998-04-24 김주용 반도체 소자의 캐패시터 구조 및 그 제조방법
KR100207462B1 (ko) * 1996-02-26 1999-07-15 윤종용 반도체 장치의 커패시터 제조방법
JP3891087B2 (ja) * 2002-09-27 2007-03-07 ヤマハ株式会社 ポリシリコンエッチング方法
KR100885498B1 (ko) * 2002-12-31 2009-02-24 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법
KR100536045B1 (ko) * 2004-06-28 2005-12-12 삼성전자주식회사 불휘발성 메모리 장치의 제조방법
KR100660283B1 (ko) * 2005-12-28 2006-12-20 동부일렉트로닉스 주식회사 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100265756B1 (ko) * 1996-05-15 2000-10-02 윤종용 폴리사이드게이트형성방법
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KR20040022996A (ko) * 2002-09-10 2004-03-18 삼성전자주식회사 브롬화수소(ＨＢｒ) 및 헬륨(Ｈｅ) 가스를 사용한 부유게이트 패턴 형성방법 및 이를 이용하는 플래쉬 메모리장치 제조방법
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