KR100720473B1 - 반도체 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 90nm 이하의 반도체 트랜지스터를 제조하는 방법에 관한 것으로, (a) 반도체 기판에 게이트 산화막, 폴리실리콘, 유기 반사방지막, 감광막을 차례대로 도포하는 단계와, (b) ArF 광원과 광 마스크로 감광막을 노광 현상하여 임계치수가 DICD인 감광막 패턴을 형성하는 단계와, (c) 감광막 패턴을 마스크로 하여 반사방지막을 식각하여 감광막 패턴 아래에는 반사방지막이 남도록 반사방지막 패턴을 형성하는 단계와, (d) 감광막 패턴을 마스크로 폴리실리콘을 식각하여 반사방지막 패턴 아래의 제1 폴리실리콘 패턴과 게이트 산화막 위에만 남는 제2 폴리실리콘 패턴을 형성하는 단계와, (e) 제2 폴리실리콘 패턴을 제거하면서 이 제2 폴리실리콘 패턴 아래에 있는 게이트 산화막도 함께 제거하는 단계를 포함한다. 위 단계 (c)에서 감광막 패턴을 측면 식각하여 임계치수가 상기 DICD보다 더 작은 FICD인 제2 감광막 패턴을 형성하고, 단계 (c)는 Cl2/O2=50/50 가스비, 10mT 압력과 40W 바이어스 전력 조건에서 진행된다.
90nm 이하의 반도체 트랜지스터, 축소(trim) 기술, 유기 반사방지막

Description

반도체 트랜지스터의 제조 방법{Method for Manufacturing Semiconductor Transistor}
도 1a 내지 도 1f는 본 발명에 따른 반도체 트랜지스터의 제조 공정을 설명하기 위한 단면도.
도 2는 본 발명에 따라 제조된 트랜지스터의 게이트 구조를 나타내는 사진도.
도 3은 본 발명의 제조 방법으로 트랜지스터를 제조하여 평가하기 위한 목표 트랜지스터의 요소를 나타내는 단면도.
도 4는 반사방지막을 식각할 때 발생하는 C-Cl 계열의 폴리머 생성량을 조절할 수 있는 인자를 선정하여 진행한 실험 결과도.
도 5는 폴리실리콘 게이트가 조밀하게 배렬된 경우와 그렇지 않은 경우에 대한 임계치수 편차를 최소로 하기 위한 주요인에 대한 검증 결과도.
도 6은 DICD의 변화에 따른 FICD의 변화량을 측정하여 6-σ 역행법(regression)으로 분석한 그래프.
도 7은 본 발명에 따른 식각 공정을 진행한 후 31개의 반도체 칩에서 라인이 조밀하지 않은 영역에 대한 LER을 종래와 비교한 박스플롯(box plot).
도 8은 본 발명의 식각 공정을 진행한 후 남아 있는 감광막의 두께를 절단 면 SEM으로 측정한 사진도.
도 9는 식각 시간에 따른 잔류 폴리실리콘의 양의 보여주는 박스플롯.
도 10은 본 발명을 적용하여 제조한 반도체 트랜지스터의 SEM 사진도.
도 11은 본 발명을 적용하여 제조한 반도체 트랜지스터의 TEM 사진도.
도 12는 본 발명에 따라 제조된 NMOS 트랜지스터의 선형성(linearity)을 평가하기 위해 Idr 변화에 따른 Ioff 변화량을 측정한 결과 그래프.
본 발명은 반도체 공정 기술에 관한 것으로서, 좀 더 구체적으로는 크기가 작은 게이트를 양산성이 높고 신뢰성이 우수하게 제조할 수 있는 방법에 관한 것이다.
반도체 제조 공정에서 트랜지스터의 형성 공정은 반도체 소자의 성능을 좌우하는 중요한 공정이므로, 정확하고 안정적인 사진 기술과 공정 기술이 필요하다. 반도체 소자의 집적도가 높아지면서 트랜지스터의 설계규칙도 점차 엄격해지고, 주문형 반도체 소자(ASIC)의 설계규칙을 기준으로 90nm 이하의 트랜지스터를 만들기 위해서는 사진식각(photolithography) 공정에서 현재 많이 사용하고 있는 KrF 광원 대신 ArF 광원을 사용해야만 한다.
그런데, ArF 광원을 이용한 사진식각 공정에서는 다음과 같은 몇가지 문제가 있다.
첫째, ArF 광원(193nm 파장)의 감광막(PR: photoresist)은 폴리머와의 접착력이 KrF 광원(248nm 파장)에 비해 떨어지기 때문에, 식각 공정을 진행할 때 플라즈마에 대한 내성이 줄어들고 따라서 식각 공정 도중에 변형이 쉽게 되어 패턴 불량이 생긴다.
둘째, ArF 광원의 감광막은 식각 반응기(radical)에 대한 반응성이 좋아 식각 공정의 마진(margin)이 줄어든다.
셋째, 피치 크기가 줄어듦에 따라 감광막에 대한 종횡비(aspect ratio)가 증가하여 감광막이 구부러지거나(bending), 붕괴될 수 있다.
넷째, 웨이퍼 내에서의 임계치수(CD: Critical Dimension)의 균일도(CDU)와 모서리 정확도(LER: Line Edge Roughness), 고에너지(800 내지 1,500 KeV의 전압)을 사용하는 CD SEM에서 ArF 감광막 패턴에서 측정 횟수에 의해 CD가 변한다.
본 발명의 목적은 이러한 종래 기술의 단점을 보완하고 점점 더 엄격해지는 설계규칙을 만족하는 반도체 트랜지스터를 제공하는 것이다.
본 발명은 90nm 이하의 반도체 트랜지스터를 제조하는 방법에 관한 것으로, (a) 반도체 기판에 게이트 산화막, 폴리실리콘, 유기 반사방지막, 감광막을 차례대로 도포하는 단계와, (b) ArF 광원과 광 마스크로 감광막을 노광 현상하여 임계치수가 DICD인 감광막 패턴을 형성하는 단계와, (c) 감광막 패턴을 마스크로 하여 반사방지막을 식각하여 감광막 패턴 아래에는 반사방지막이 남도록 반사방지막 패턴을 형성하는 단계와, (d) 감광막 패턴을 마스크로 폴리실리콘을 식각하여 반사방지막 패턴 아래의 제1 폴리실리콘 패턴과 게이트 산화막 위에만 남는 제2 폴리실리콘 패턴을 형성하는 단계와, (e) 제2 폴리실리콘 패턴을 제거하면서 이 제2 폴리실리콘 패턴 아래에 있는 게이트 산화막도 함께 제거하는 단계를 포함한다. 위 단계 (c)에서 감광막 패턴을 측면 식각하여 임계치수가 상기 DICD보다 더 작은 FICD인 제2 감광막 패턴을 형성하고, 단계 (c)는 Cl2/O2=50/50 가스비, 10mT 압력과 40W 바이어스 전력 조건에서 진행된다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 트랜지스터 제조 과정을 나타내는 단면도이다.
도 1a를 참조하면, 반도체 기판(10)에 산화막(20)을 형성하고 그 위에 게이트 도전체(30)를 형성한 다음, 반사방지막(40)과 감광막(50)을 게이트 도전체(30) 위에 형성한다. 이렇게 하여, 반도체 트랜지스터의 게이트를 형성할 준비를 한다.
본 발명에서는 반사방지막(40)으로 유기막을 사용하는 것을 특징으로 한다.
그 다음 도 1b에 나타낸 것처럼, 광 마스크를 반도체 기판(10) 위에 정렬하고 ArF 광원으로 감광막(50)을 노광하고 현상하여, 임계치수가 DICD인 감광막 패턴(50a)을 형성한다. 여기서, DICD는 'Develop Inspection CD'의 약자로 감광막을 현상한 후의 임계치수를 의미한다.
도 1c를 참조하면, 임계치수가 DICD인 감광막 패턴(50a)을 마스크로 하여 반사방지막(40)을 선택적으로 식각하여 반사방지막(40a) 패턴을 형성한다. 이 과정에서 감광막 패턴(50a)을 측면 식각하여 임계치수를 FICD(Final Inspection CD)로 줄인 제2 감광막 패턴(50b)을 얻는다. 즉, 축소 기술(trim technology)을 적용하여 감광막 패턴의 CD를 줄여 CD 편차(bias)를 예컨대, 20nm 내지 40nm까지 확보하고, 감광막 패턴의 LER과 초점심도(DOF: Depth of Focus)의 마진을 확보한다. 이렇게 하면 90nm 이하의 트랜지스터를 제조할 수 있다.
축소 기술은 감광막 패턴의 측면 식각량을 증가시켜 게이트 전도체 예컨대, 폴리실리콘을 식각할 때 상부(top) CD를 조절하는 것을 말한다. 이 경우 높은 CD 편차를 확보할 수 있다는 장점이 있으나, 낮아진 감광막 두께에서 식각 공정 마진이 줄어들며, 특히 DICD가 100nm 이하인 경우에는 폴리실리콘을 식각하기 전에 측면식각으로 인하여 감광막 패턴이 없어지는 단점이 있기 때문에 적정한 공정 조건을 설정하는 것이 매우 중요하다.
반사 방지막(40)은 저압 조건, 낮은 Cl2/O2 비율, 낮은 바이어스 전력 조건에서 인시튜(in-situ)로 진행한다. 이러한 공정 조건은 다음과 같은 과정으로 얻을 수 있다. 먼저 도 4의 결과에서 보는 것처럼 반사방지막의 식각에서 CD 편차를 조절할 수 있는 주 요인은 Cl2/O2 가스비임을 알 수 있다. 도 4의 결과는 윈도우 테스트를 이용한 평가 결과로, 이 결과는 반사방지막을 식각할 때 발생하는 C-Cl 계열의 폴리머 생성량을 조절할 수 있는 인자를 선정하여 진행한 실험 결과이다. 반사방지막 식각의 베이스라인은 278.5nm의 파장을 검출하는 EPD(End Point Detection)를 사용하여 10mT의 압력, 350W의 소스 전력, 40W의 바이어스 전력 조건에서 반응 래디컬을 형성하는 가스는 Cl2/O2=50/50으로 하였다.
도 4의 결과에서 반사방지막 식각 단계에서 CD 편차 조절을 위한 주요인이 Cl2/O2 가스비로 나타나는 이유는 O2 양이 증가함에 따라 유기 물질의 감광막 및 반사방지막과 Cl 래디컬에 의해 형성되는 C-Cl 계열의 폴리머가 O2와 반응하여 자유 염소(Chlorine)의 증가 및 감괌막 측벽의 폴리머 패시베이션(polymer passivation)의 양이 줄어 CD 편차가 커지기 때문이다. 또한, Cl2/O2 가스비 조합을 이용하면 다른 공정 변수를 바꾸지 않아도 20nm 내지 35nm까지 CD를 조절할 수 있다.
또한, 게이트가 조밀하게 배열된 경우와 그렇지 않은 경우에 대한 CD 편차를 최소로 하기 위한 주 요인에 대한 검증 결과는 도 5에서 보는 것처럼, 반사방지막 식각 단계에서의 변수에 비해 폴리실리콘의 식각 단계에서의 공정 시간에 더 의존한다.
이러한 결과로부터, 반사방지막의 CD 편차는 5nm 이내로 유의차가 없는 수준이지만, 폴리실리콘의 식각 단게에서 패턴 밀도에 의해 미세로딩(micro-loading)이 존재한다는 것을 확인할 수 있다.
다시 도 1d를 참조하면, 위와 같은 공정 조건을 반사방지막을 식각한 다음, 제2 감광막 패턴(50b)을 마스크로 하여 폴리실리콘을 식각하여 반사방지막 패턴(40a) 아래 부분에 남는 제1 폴리실리콘 패턴(30a)과 게이트 산화막(20) 위에 남는 제2 폴리실리콘 패턴(30b)을 형성한다. 즉, 본 발명에서는 폴리실리콘을 식각할 때 이것을 한번에 모두 제거하지 않고, 얇은 두께의 폴리실리콘이 기판 표면에 남도록 한다. 기판 표면에 남는 제2 폴리실리콘 패턴(30b)의 두께는 수백 옴스트롱으로 한다. 제2 폴리실리콘 패턴(30b)을 남기는 이유는 폴리실리콘을 식각할 때 폴리실리콘과 게이트 산화막의 낮은 식각선택비로 인하여 게이트 산화막(20) 아래에 있는 실리콘 기판까지 식각되는 불량을 방지하기 위한 것이다.
도 1e를 참조하면, 남아 있는 제2 폴리실리콘 패턴(30b)을 완전히 제거하는데, 이 과정에서 게이트 영역 이외에 있던 게이트 산화막도 함께 제거하여 게이트 산화막 패턴(20a)을 형성한다.
그 다음 도 1f를 참조하면, 감광막 패턴과 반사방지막 패턴을 제거하여 게이트 산화막 패턴(20a)과 폴리실리콘 패턴(30b)로 구성된 게이트 적층 구조를 형성한다.
본 발명에 따른 반도체 제조 방법을 평가하기 위하여 도 3에 나타낸 구조와 치수를 목표로 게이트 적층 구조를 만들었고, 그 결과는 도 2의 사진도로 나타내었다.
이러한 평가를 위하여 게이트 산화막(20)을 16 옴스트롱으로 도포한 다음 플라즈마 질화 처리를 하였으며, 감광막 패턴 형성은 니콘(Nikon)사의 NSR S306C 193nm 스캐너(scanner)와, ShinEtsu 사의 SAIL-X108를 감광재로 사용하고, Shippley사의 AR26-300 유기 BARC 물질을 반사방지막으로 사용하였다. 또한, 노광을 위한 광 마스크로는 6% 하프톤(halftone) attPSM(Phase Shift mask)를 이용하였 다. 감광막은 TEL 청정 트랙(clean track)에서 2700 옴스트롱으로 코팅하였는데, 이것은 폴리실리콘을 식각할 때 폴리실리콘의 손실이 없는 최소한의 마진을 고려한 것으로 식각 후에 남은 감광막의 두께가 1000 옴스트롱 이상이 되기 위한 전제하에서 DOF 마진이 있는 두께를 선정하였다. 또한 감광막의 LER 및 DOF 마진을 향상하기 위해 사용하는 무기 BARC 물질인 SiON 막을 사용하는 대신에 유기 BARC 막을 사용하였으며 330 옴스트롱의 두께로 반사방지막을 코팅하는 조건으로 설정되었다.
한편, 식각 공정은 유도 결합형 플라즈마 소를 이용하여 래디컬을 형성하는 방식의 장치로 게이트 식각 공정에 많이 사용하고 있는 AMAT사의 DPS 챔버를 채택하였다.
이러한 조건을 적용한 결과 도 2에 나타낸 것처럼, PR 스컴(scum)이나 감광막의 아랫부분이 깎이는 엇더컷(under-cut) 없이 정상적인 프로파일의 게이트 적층체가 형성되었다.
도 3은 본 발명에 따른 트랜지스터를 형성하기 위한 막의 종류, 피치의 크기, 및 공정 목표에 대한 기본적인 정보를 나타낸다. 여기서, 피치는 게이트 선과 공간이 0.130/0.180㎛로 0.310㎛ 피치 크기의 패턴이며, ArF PR과 BARC 물질로 PR 패턴 형성을 하고, 폴리실리콘 1500Å과 게이트 산화막 16Å으로 진행하였다. 무기 BARC 물질인 SiON을 사용하지 않고 유기 BARC 물질을 사용한 것은 식각 공정 진행 시 축소기술을 사용하여 CD 편차를 조절하기 위함이다.
PR 및 폴리실리콘 선의 CD 측정은 Hitachi사의 CDSEM을 사용하였으며, LER을 측정하기 위한 측정 박스로는 가로 1㎛ 세로 1.5㎛의 크기로 AMAT Verity CDSEM 을 이용하였다. 또한 트랜지스터 프로파일을 관찰하기 위해서 절단면 SEM을 사용하였다. ArF PR를 사용할 때 생길 수 있는 문제점인 CD 및 ID 편차 제어, 트랜지스터 라인의 LER, 플라즈마에 대한 PR 저항 및 폴리실리콘의 프로파일 등을 인라인 CDSEM, 절단면 SEM을 이용하여 측정하였으며 트랜지스터의 특성은 PCM(Physical control monitor)을 이용하여 CD 편차 제어, CD 선형성, LER, ArF PR 및 마진, PCM 결과 등의 항목으로 평가하였다.
CD 편차 제어
CD 편차 제어는 앞에서 설명했던 것과 같다.
CD 선형성(linearity)
CD 선형성은 DICD를 0.100㎛에서부터 0.300㎛까지 변화시킬 때 FICD의 변화량을 측정하여 이를 6 sigma의 역행법(regression)으로 분석을 하여 상호 의존성이 있는지에 대해 평가를 실시하였다. 도 6은 그 그래프이다.
분석 결과 DI CD에 대한 FI CD는 0.98*DICD - 0.03㎛의 상관식을 보이며 R - sq = 100% 및 95% CI에서 P-value가 0.000으로 상관식이 의미가 있다는 결과를 보였다. 또한 SEM 사진에서 알 수 있듯이 트랜지스터 70nm까지 폴리실리콘 라인이 정상적으로 패턴 형성된 것을 확인할 수 있다. 트랜지스터의 선형성 확인 결과 FI CD가 트랜지스터 기준 70nm이하까지 확장 가능하다는 것을 알 수 있다.
LER
LER은 트랜지스터 패턴 크기가 점차 작아짐에 따라 중요하게 대두되는 문제로서 PR 프로파일이 광원의 파장에 의한 정재파(standing wave)나 초점 마진의 부족으로 밑부분에 스컴(scum)과 같이 끼꺼기가 발생하는 비정상적인 패턴이다. 이는 트랜지스터 라인의 LER을 증가시켜 Vt, Idr와 같은 트랜지스터 특성을 변화하는 요인이 된다. 이를 해결하기 위한 방법으로는 PR 재료의 적정화, 현상 및 현상후 굽기 공정(PEB: Post Exposure Bake)의 온도를 적정화하는 방법을 사용한다.
본 평가에서는 식각 진행 완료 후 웨이퍼 내의 31개 반도체 칩에서 라인이 조밀하지 않은 영역에 대한 LER을 AMAT사 CDSEM의 LER 측정 알고리즘을 이용하였으며 기존의 KrF PR을 사용 하였을 때와 비교하였다.
도 7에서 보는 것처럼, 박스플롯(Boxplots)을 그려 보았을 때 KrF PR 대비 ArF PR이 평균(약 3nm) 및 편차(variation)가 우수한 결과를 보이며, 6sigma의 분석(Two-sample T 분석) 결과 또한 P-값이 0.031로 상호 유의하다는 결과를 보인다. 이로부터 ArF PR의 LER이 KrF 대비 상대적으로 양호하다는 결과를 얻을 수 있었다.
ArF PR 및 마진
ArF PR을 사용할 때 생기는 또 다른 문제점으로는 식각 공정 진행 시 플라즈마 내의 반응 래디컬과의 반응성이 현재의 KrF 대비 높아 PR 소모량이 많음으로 인해 폴리실리콘을 식각할 때 마스크 역할을 제대로 할 수 없다는 점이다. 이를 해결하기 위해서 PR 소모량이 가장 많이 발생하는 BARC 식각 단계에서 EPD를 사용하여 반사방지막이 완전히 소모되는 시간을 확인한 후 과도식각(over etch)되는 타겟을 기존의 100%에서 30%로 변경하여 공정 조건을 적정화 하였다.
도 8은 이와 같은 방법으로 식각 공정을 진행한 후 남아 있는 PR의 두께를 절단면 SEM을 이용하여 측정하였다. 그 결과 1500Å 정도로 남아 있는 것을 확인하였다.
이와 동시에 트랜지스터 형성 공정 중 발생하는 문제로 실리콘의 손실인데, 이는 식각 공정 진행 중 게이트 산호막과 폴리실리콘 사이의 식각선택비가 낮아서 발생하는 현상이다. 이를 해결하기 위해서는 폴리실리콘을 식각하는 공정을 두 가지로 나누어 첫번째 단계에서 폴리실리콘을 약 500Å정도 남긴 상태에서 폴리실리콘과 게이트 산화막의 식각선택비가 50:1이상인 조건으로 남아 있는 폴리실리콘을 제거하는 방법을 사용하였다.
도 9에 나타낸 바와 같이 남아 있는 폴리실리콘의 량에 따라 피팅(active pitting)의 발생을 확인한 결과 300Å까지는 피팅이 발생하지 않는다는 것을 확인하였다. 이 실험을 바탕으로 폴리실리콘 식각 공정의 35초로 설정하였다.
PCM 결과
위 실험을 통한 결과들을 바탕으로 식각 공정을 최적화하여 트랜지스터를 형성한 결과를 TEM(Transmitters Electron Microscope)을 이용하여 확인한 결과 도 10 및 도 11과 같이 FI CD 75nm의 정상적인 프로파일을 얻을 수 있었다.
또한 도 12의 그래프에서 알 수 있듯이 NMOS 트랜지스터의 선형성 측면에서 KrF 대비 ArF 사용를 사용할 때 Idr 변화에 따라 Ioff 변화가 간격 발생 없이 일정한 선형성을 보여 줌으로써 본 발명에 따른 반도체 트랜지스터의 제조 방법이 매우 효과적이라는 것을 알 수 있다.
앞에서 설명했던 평가 결과는 다음과 같이 종합할 수 있다.
1) ArF PR 및 BARC을 사용한 후 식각 공정 진행시 축소기술(Trim technology)를 이용한 결과 CD 편차는 20nm-35 nm까지 조절이 자유로우며, ID 편차는 5 nm이하의 결과를 얻을 수 있다. 이것은 PR 패턴형성시 라인 CD를 크게 사용할 수 있으므로, DOF 마진을 확보할 수 있는 장점이 있다.
2) 트랜지스터의 선형성 확인한 결과 0.100um에서 0.300um까지 변화할 때 FI CD 또한 동일하게 변화하는 것을 확인할 수 있다. 이는 현 조건으로 85nm 이하의 트랜지스터 구현이 가능하다는 것을 보여 준다.
3) 트랜지스터 라인의 LER을 살펴볼 때 LER 3σ가 3nm이하로 현재 사용 중인 KrF 대비 향상되었으며 이는 식각 시 PR LER을 나쁘게 하는 잔류물을 축소기술로 제거하였기 때문이다.
4) 플라즈마 내성에 약한 ArF PR의 사용으로 인해 폴리실리콘을 식각할 때 마스크의 역할을 할 수 있는 PR 마진은 축소기술 적용시 과다식각 타겟을 적정화하 여 남아 있는 PR을 1000Å 이상으로 확보할 수 있었으며, 액티브 피팅 마진은 폴리실리콘 식각 시 공정 단계를 2단계로 나누어 첫번째 단계에서 잔류 폴리실리콘의 양을 조절하는 방법으로 확보할 수 있다.
5) 이러한 방법으로 식각 공정을 적정화한 후 sub-90 nm이하의 트랜지스터 크기에서 트랜지스터에 대한 특성은 Idr, Ioff 특성이 현재의 KrF 대비 향상됨을 확인할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면, 크기가 작은 반도체 트랜지스터를 정확하게 제조할 수 있다. 또한, 본 발명의 트랜지스터 제조 방법을 이용하면 CD 편차를 자유롭게 조절할 수 있고, DOF 마진을 충분히 확보할 수 있다. 또한, 선형성이 뛰어난 트랜지스터를 잔류물을 남기지 않고 제조할 수 있으며, 전기적 특성이 우수하면서도 크기가 크게 축소된 반도체 트랜지스터를 제조할 수 있다.

Claims (12)

  1. 반도체 트랜지스터를 제조하는 방법으로서,
    (a) 반도체 기판에 게이트 산화막, 폴리실리콘, 반사방지막, 감광막을 차례대로 도포하는 단계와,
    (b) 광 마스크로 상기 감광막을 노광 현상하여 임계치수가 DICD인 감광막 패턴을 형성하는 단계와,
    (c) 상기 감광막 패턴을 마스크로 하여 반사방지막을 식각하여 상기 감광막 패턴 아래에는 반사방지막이 남도록 반사방지막 패턴을 형성하는 단계와,
    (d) 상기 감광막 패턴을 마스크로 폴리실리콘을 식각하여 상기 반사방지막 패턴 아래의 제1 폴리실리콘 패턴과 상기 게이트 산화막 위에만 남는 제2 폴리실리콘 패턴을 형성하는 단계와,
    (e) 상기 제2 폴리실리콘 패턴을 제거하면서 이 제2 폴리실리콘 패턴 아래에 있는 게이트 산화막도 함께 제거하는 단계를 포함하는 반도체 트랜지스터 제조 방법.
  2. 제1항에서,
    상기 반사방지막은 유기막인 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  3. 제1항에서,
    상기 단계 (c)에서 감광막 패턴을 측면 식각하여 임계치수가 상기 DICD보다 더 작은 FICD인 제2 감광막 패턴을 형성하는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  4. 제1항에서,
    상기 단계 (b)에서 감광막 패턴을 형성할 때에는 ArF 광원을 이용하는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  5. 제1항에서,
    상기 단계 (c)에서 Cl2/O2=50/50 가스비를 이용하는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  6. 제1항에서,
    상기 단계 (c)는 10mT 압력과 40W 바이어스 전력 조건에서 진행되는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  7. 제1항에서,
    상기 제2 폴리실리콘 패턴은 상기 반도체 기판까지 식각되는 것을 방지하는 두께로 형성되는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  8. 제1항에서,
    상기 단계 (e)에서 폴리실리콘과 게이트 산화막의 식각 선택비는 50:1인 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  9. 제1항에서,
    상기 FICD는 70 ~ 90nm인 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  10. 반도체 트랜지스터를 제조하는 방법으로서,
    (a) 반도체 기판에 게이트 산화막, 폴리실리콘, 반사방지막, 감광막을 차례대로 도포하는 단계와,
    (b) 광 마스크로 상기 감광막을 노광 현상하여 임계치수가 DICD인 감광막 패턴을 형성하는 단계와,
    (c) 상기 감광막 패턴을 마스크로 하여 반사방지막을 식각하여 상기 감광막 패턴 아래에는 반사방지막이 남도록 하여 반사방지막 패턴을 형성하면서, 상기 감광막 패턴을 측면 식각하여 상기 DICD보다 크기가 더 작은 FICD를 임계치수로 갖는 제2 감광막 패턴을 동시에 형성하는 단계와,
    (d) 상기 감광막 패턴을 마스크로 폴리실리콘을 식각하여 상기 반사방지막 패턴 아래의 제1 폴리실리콘 패턴과 상기 게이트 산화막 위에만 남는 제2 폴리실리 콘 패턴을 형성하는 단계와,
    (e) 상기 제2 폴리실리콘 패턴을 제거하면서 이 제2 폴리실리콘 패턴 아래에 있는 게이트 산화막도 함께 제거하는 단계를 포함하는 반도체 트랜지스터 제조 방법.
  11. 제10항에서,
    상기 단계 (c)는 10mT 압력, 40W 바이어스 전력, Cl2/O2=50/50 가스비의 가스를 이용하는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
  12. 제10항에서,
    상기 제2 폴리실리콘 패턴은 상기 반도체 기판까지 식각되는 것을 방지하는 두께로 형성되는 것을 특징으로 하는 반도체 트랜지스터 제조 방법.
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