JP2000208497A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2000208497A
JP2000208497A JP11251218A JP25121899A JP2000208497A JP 2000208497 A JP2000208497 A JP 2000208497A JP 11251218 A JP11251218 A JP 11251218A JP 25121899 A JP25121899 A JP 25121899A JP 2000208497 A JP2000208497 A JP 2000208497A
Authority
JP
Japan
Prior art keywords
etching
semiconductor device
layer
manufacturing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11251218A
Other languages
English (en)
Other versions
JP3253604B2 (ja
Inventor
Katsumi Mori
克己 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP25121899A priority Critical patent/JP3253604B2/ja
Priority to US09/438,164 priority patent/US6417083B1/en
Publication of JP2000208497A publication Critical patent/JP2000208497A/ja
Application granted granted Critical
Publication of JP3253604B2 publication Critical patent/JP3253604B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 レジスト層の寸法を維持したままで、有機反
射防止膜をエッチングすることが可能な半導体装置の製
造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、以下
の工程（ａ）〜（ｆ）を含む。 （ａ）ｐ型シリコン基板１０上に酸化膜２４を形成する
工程、（ｂ）酸化膜２４上に多結晶シリコン層２６を形
成する工程、（ｃ）多結晶シリコン層２６の表面上に有
機反射防止膜３０を形成する工程、（ｄ）有機反射防止
膜３０の表面上に所定のパターンのレジスト層Ｒを形成
する工程、（ｅ）レジスト層Ｒをマスクとして、有機反
射防止膜３０をエッチングする工程であって、エッチン
グガスは、少なくとも酸素系ガスおよび塩素系ガスを含
む工程、および（ｆ）多結晶シリコン層２６を所定のパ
ターンでエッチングし、ゲート電極を形成する工程。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、シリコンを含む導電層のエッチン
グに関する。
【０００２】
【背景技術】半導体装置の製造方法において、例えばゲ
ート電極の形成は、半導体基板上に絶縁膜を介して形成
された多結晶シリコン層などの導電層を一部分エッチン
グすることにより行っており、このエッチングは、所望
の形状、寸法を得るためにフォトリソグラフィ法により
形成された所望のレジストパターンをマスクとして行わ
れている。従って、所望のフォトパターンを得ることが
ゲート電極形成において重要な技術となっているが、近
年のゲート電極構造の微細化に伴い、レジストを露光す
る際、素子分離領域の端部における段差部において、次
のような現象が生じてきている。この現象について、図
１０および図１１を参照しながら説明をする。
【０００３】図１０は、半導体素子において素子分離部
付近にゲート電極を形成するときの素子断面図を示した
ものである。シリコン基板１１０上に形成された素子分
離領域１１２のゲート酸化膜１２４側の端部には、第１
の段差部１３０ａが存在する。素子分離領域１１２とゲ
ート酸化膜１２４上に、多結晶シリコン層１２６を堆積
させると、第１の段差部１３０ａの上方に位置する多結
晶シリコン層１２６の部分にも第２の段差部１３０ｂが
生じる。第２の段差部１３０ｂが存在すると、例えば、
以下のような問題が生じる。
【０００４】多結晶シリコン層１２６を所定の形状にエ
ッチングするために、通常レジストで形成されたパター
ンを用いて、そのパターンをマスクにドライエッチング
などを行う。レジストのパターンニングは、レジストを
露光、現像することにより行われている。従って、図１
０に示すレジスト層Ｒ１のうち、鎖線Ａから鎖線Ｂまで
の領域のレジスト層Ｒ１ａを除去したい場合には、ポジ
型のレジストを用いた場合、そのレジスト層Ｒ１ａのみ
を露光しなければならない。鎖線Ａから鎖線Ｂまでの領
域のレジスト層Ｒ１ａを露光すると、この露光光は、レ
ジスト層Ｒ１ａ中を進んでいき、レジスト層Ｒ１と多結
晶シリコン層１２６との界面において、反射する。この
ため、第１の露光光１４０ａのように、多結晶シリコン
層１２６の表面が水平な部分のところで反射する光は、
入射光に対して反対の方向に反射する。一方、第２の露
光光１４０ｂのように、第２の段差部１３０ｂで反射す
る光は、第２の段差部１３０ｂの傾斜角に対応して種々
の方向に反射し、その反射光が、残存させたいレジスト
層Ｒ１ｂ中に侵入し、そのレジスト層Ｒ１ｂを露光して
しまうことになる。これを現像すると、図１１に示すよ
うに残存したレジスト層Ｒ１ｂの端部が欠けてしまい、
レジスト層の良好なパターンニングが達成されない。
【０００５】このような問題を解消するために、特開平
８−１５３７０４においては多結晶シリコン層１２６と
レジスト層Ｒ１との間に有機反射防止膜を介在させる技
術が提案されている。このような有機反射防止膜を設け
ることにより、有機反射防止膜がレジスト層を透過した
露光光を吸収し、レジスト層と有機反射防止膜との界面
において、露光光が反射しなくなり、所望の寸法、形状
を持ったレジストマスクが得られることとなる。
【０００６】しかしながら、このような有機反射防止膜
は、レジストマスク形成時に除去されることがなく、多
結晶シリコン層上に残る。このため、レジストマスクを
用いて、多結晶シリコン層をエッチングするためには、
レジストマスクを用いて有機反射防止膜を所望の寸法、
形状にエッチングする必要がある。
【０００７】従って、有機反射防止膜を使用し、かつ、
フォトリソグラフィ法によるレジストマスクを用いたゲ
ート電極の加工においては、レジストマスクを用いるこ
とにより寸法および形状が制御された有機反射防止膜エ
ッチングと、レジスト及び有機反射防止膜とからなるマ
スクを用いることにより、寸法および形状が制御された
ゲート電極エッチングとの２つのエッチング方法が必要
となる。
【０００８】
【発明が解決しようとする課題】そこで、本発明の目的
は、レジスト層の寸法を維持したままで、有機反射防止
膜をエッチングすることが可能な半導体装置の製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、以下の工程（ａ）〜（ｆ）を含む。 （ａ）半導体基板上に絶縁膜を形成する工程、（ｂ）前
記絶縁膜上にシリコンを含む導電層を形成する工程、
（ｃ）前記導電層の上に有機反射防止膜を形成する工
程、（ｄ）前記有機反射防止膜の上に所定のパターンの
レジスト層を形成する工程、（ｅ）前記レジスト層をマ
スクとして、前記有機反射防止膜をエッチングする工程
であって、エッチングガスは、少なくとも酸素系ガスお
よび塩素系ガスを含む工程、および（ｆ）前記導電層を
所定のパターンでエッチングし、ゲート電極を形成する
工程。
【００１０】ここで、前記有機反射防止膜は、有機物を
主成分とする膜であって、所定の波長を有する光の反射
率が５％以下である。
【００１１】本願発明者の研究によれば、有機反射防止
膜エッチングで、寸法および形状を制御することは非常
に難しいことが判明した。これは、レジストマスクを構
成する材料と有機反射防止膜を構成する材料とが似てお
り、有機反射防止膜をエッチングしている最中に、マス
クであるレジスト層もエッチングされ、形状および寸法
がエッチング中に変動しやすいためであった。
【００１２】前記工程（ｅ）における有機反射防止膜の
エッチングに用いられるエッチングガスは、少なくとも
酸素系ガスおよび塩素系ガスを含むことが、以下のよう
な理由で好ましい。
【００１３】有機反射防止膜はその材質が有機物から構
成されており、酸素と反応しやすい。そのため、有機反
射防止膜のエッチングにおいては、一般に、酸素がエッ
チングガスに用いられる。また、酸素を用いたプラズマ
ドライエッチングは、プラズマドライエッチングで注意
されている物理的なダメージも少ないため、非常に効果
的に有機反射防止膜をエッチングできる。しかし、レジ
スト層をマスクにして有機反射防止膜をエッチングする
際には、レジスト層が有機反射防止膜と同様に有機物か
らなるため、酸素系ガスのみでエッチングを行うと有機
反射防止膜のエッチングの際に、レジスト層もエッチン
グされてしまう。このレジスト層のエッチングは等方的
に進むため、エッチングの前と後では、レジスト層の寸
法が異なってしまう。しかし、塩素系ガスを含むことで
プラズマ中の塩素イオンとレジスト層や有機反射防止膜
を構成している炭素が反応して、反応物を形成し、レジ
スト層の側壁にその反応物からなる保護膜が形成され
る。この保護膜形成が、プラズマ中の酸素イオンによる
エッチングと釣り合いを保ち、レジスト層の横方向への
エッチングが進まないことになる。従って、レジスト層
の寸法を変化させることなく、有機反射防止膜をエッチ
ングすることが可能となる。
【００１４】エッチングガスが酸素系ガスと塩素系ガス
を含む場合には、エッチングガスの酸素原子の数に対す
る塩素原子の数の比（塩素原子の数／酸素原子の数）
（以下「モル比」という）は、０．５〜５であることが
好ましい。このモル比が０．５未満であるとプラズマ中
の酸素イオンおよび酸素ラジカルが多く、塩素と炭素の
反応物による保護膜形成量よりもエッチング量が多くな
り、レジストマスクの寸法が細ってしまう傾向がある。
また、有機反射防止膜をエッチングしやすいように、酸
素イオンおよび酸素ラジカルは基板側に進みやすくし、
レジスト側壁側には進みにくくしているため、反応速度
は基板側の方がはやく、従って、モル比が０．５以上あ
ればよい。一方、このモル比が５を超えると上記とは逆
にプラズマ中の塩素イオンが多くなり、レジスト層の側
壁に形成される保護膜が厚くなりすぎ、レジスト層の幅
が太り、所望の寸法を有するゲート電極を形成すること
ができにくくなる。
【００１５】前記塩素系ガスは、Ｃｌ2 、ＣＣｌ4 、Ｈ
ＣｌおよびＢＣｌ3 から選択される少なくとも１種を含
むことが好ましい。この塩素系ガスによれば、良好な保
護膜を形成することができる。また、前記酸素系ガス
は、酸素、オゾンおよび一酸化炭素から選択される少な
くとも１種を含むことが好ましい。この酸素系ガスによ
れば、有機反射防止膜を良好にエッチングすることがで
きる。
【００１６】前記工程（ｅ）におけるエッチングガス
は、アルゴン、ヘリウムおよび窒素から選択される少な
くとも１種を含んでいてもよい。
【００１７】前記工程（ｅ）におけるエッチングは、ド
ライエッチングで行うことができる。
【００１８】また、エッチングの圧力（以下「エッチン
グ圧力」という）は１〜１０ｍＴｏｒｒが好ましい。エ
ッチング圧力が１ｍＴｏｒｒ未満であると、安定したプ
ラズマを保つことが困難となる。一方、エッチング圧力
が１０ｍＴｏｒｒを超えると、等方的なプラズマエッチ
ングが強くなり、レジスト層の側壁に形成される保護膜
が厚くなりすぎ、レジスト層の幅が変化し、所望の寸法
を有するゲート電極を形成することができにくくなる。
【００１９】前記（ｅ）におけるエッチングは、上記１
〜１０ｍＴｏｒｒの範囲で、安定したプラズマを発生し
やすい、高密度プラズマエッチングによってなされるこ
とが好ましい。ここで、前記高密度プラズマは、イオン
密度が１×１０11ｃｍ-3 以上であるプラズマをいう。
【００２０】前記工程（ｅ）と前記工程（ｆ）とは、連
続して行うことができる。
【００２１】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
【００２２】（デバイスの製造プロセス）次に、図６に
示す半導体装置１００の製造プロセスについて説明す
る。図１〜図６は、半導体装置１００の製造工程を示し
たものである。
【００２３】（１）まず、図１を参照しながら説明す
る。ｐ型シリコン基板１０の所定の表面に、公知の方法
によりシリコン酸化膜からなる素子分離領域１２を形成
する。次いで、素子分離領域１２により画定された素子
領域の上に、酸化膜２４を形成する。この酸化膜２４の
一部は、ゲート酸化膜１６となる。この酸化膜２４の膜
厚は所望の素子特性によって異なるが、たとえば３０〜
８０オングストローム（３〜８ｎｍ）である。素子分離
領域１２及び酸化膜２４の上にＣＶＤ法などによって、
多結晶シリコン層２６を形成する。多結晶シリコン層２
６は、不純物がドーピングされ、低抵抗となっている。
多結晶シリコン層２６の一部は、ゲート電極１８とな
る。
【００２４】（２）次に、図２を参照しながら説明す
る。多結晶シリコン層２６の表面上に、ストッパ層２８
を形成する。ストッパ層２８の材質としては、たとえば
酸化シリコンが好ましく、酸化シリコンの他に、窒化シ
リコン、窒化チタン、チタン、タングステンなどをあげ
ることができる。このストッパ層２８の機能は、後述の
工程（３）において説明する。ストッパ層２８の膜厚
は、その機能を発揮できる程度であれば特に限定され
ず、好ましくは１０〜１００オングストローム（１〜１
０ｎｍ）である。ストッパ層２８の膜厚が１０オングス
トローム（１ｎｍ）以上であることにより、より確実に
ストッパ層２８としての機能が発揮される。また、１０
０オングストローム（１０ｎｍ）以下であることが好ま
しい理由は、工程（４）で説明する。このストッパ層２
８の形成方法としては、特に限定されないが、簡便性、
制御性の良さなどからＣＶＤ法などをあげることができ
る。ストッパ層２８が酸化シリコンからなる場合には、
酸素プラズマ処理法、熱酸化法なども適用することがで
きる。
【００２５】ストッパ層２８の上に、膜厚５００〜１５
００オングストローム（５０〜１５０ｎｍ）の有機反射
防止膜３０を形成する。ここで、有機反射防止膜３０と
は、有機物を主成分とする膜であって、所定の波長を有
する光の反射率が５％以下、好ましくは３％以下である
膜をいう。有機反射防止膜３０は、たとえばスピンコー
ト法により形成され、また膜厚は下地の反射率や所望の
レジスト寸法により最適化されている。有機反射防止膜
３０は、レジスト材料と同様に有機ポリマー樹脂及び添
加剤などからなる。
【００２６】有機反射防止膜３０の上に、フォトレジス
トを塗布する。その後、フォトリソグラフィーにより、
フォトレジストをパターンニングする。これにより、図
２に示すように、所定のパターンのレジスト層Ｒが形成
される。
【００２７】（３）次に、図３に示すように、レジスト
層Ｒをマスクとして、有機反射防止膜３０をエッチング
する。このエッチングは、ドライエッチングにより行う
ことができ、好ましくは高密度プラズマエッチングによ
り行われる。ここで、高密度プラズマとは、イオン密度
が１×１０11ｃｍ-3 以上であるプラズマをいう。
【００２８】本実施の形態においては、多結晶シリコン
層２６の表面上に、ストッパ層２８を形成している。こ
のストッパ層２８は、有機反射防止膜のエッチングの際
に、以下のような機能をする。
【００２９】多結晶シリコン層２６の表面上に設けられ
た有機反射防止膜３０を、レジスト層Ｒをマスクとして
エッチングすると、レジスト層Ｒの周囲の多結晶シリコ
ン層２６の上部にピンホール状のエッチング異常が生じ
る場合がある。しかし、多結晶シリコン層２６と有機反
射防止膜３０との間に、ストッパ層２８を介在させるこ
とによって、多結晶シリコン層２６が有機反射防止膜３
０をエッチングするためのエッチングガスと接触するの
を防ぐことができる。その結果、有機反射防止膜３０を
エッチングする際、多結晶シリコン層２６の上部にピン
ホール状のエッチング異常が生じるのを確実に防ぐこと
ができる。
【００３０】有機反射防止膜３０のエッチングにおいて
好適なエッチングは、高密度プラズマエッチングがよ
く、また以下の条件を満たして行われることが好まし
い。
【００３１】１）プラズマエッチングガスは、特に限定
されないが、塩素系ガスと酸素系ガスとの混合ガスであ
ることが好ましい。ここで、塩素系ガスとしては、たと
えばＣｌ2 、ＣＣｌ4 、ＨＣｌ、ＢＣｌ3 などをあげる
ことができる。
【００３２】酸素系ガスとしては、酸素、オゾン、一酸
化炭素などをあげることができる。
【００３３】プラズマエッチングガスが塩素系ガスと酸
素系ガスとの混合ガスであることで、レジスト層Ｒをほ
とんどエッチングすることなく、有機反射防止膜３０の
みを選択的にエッチングすることができる。その理由は
次のとおりである。
【００３４】有機反射防止膜３０は有機物からなる。こ
のため、酸素系ガスを用いたプラズマを利用することに
よって、有機反射防止膜３０をエッチング除去すること
ができる。一方、レジスト層Ｒも有機反射防止膜３０と
同様に有機物からなる。このため、プラズマエッチング
ガスとして酸素系ガスを使用し、かつ、マスクとしてレ
ジスト層Ｒを使用したプラズマエッチングにより、有機
反射防止膜３０をエッチングしようとすると、レジスト
層Ｒも等方的にエッチングされてしまう。しかし、プラ
ズマエッチングガスを酸素系ガスと塩素系ガスとの混合
ガスにすることで、プラズマ中の塩素イオンがレジスト
層Ｒや有機反射防止膜３０中の炭素と反応して、反応生
成物を生じる。この反応生成物は、レジスト層Ｒの表面
に付着する。レジスト層Ｒの側壁に付着した反応生成物
は、エッチング時のレジスト層Ｒの保護膜として機能す
る。以下、レジスト層Ｒの側壁に付着した反応生成物を
「保護膜」という。なお、レジスト層Ｒの上面に付着し
た反応生成物は、エッチング時において、プラズマ中の
イオンによる衝突で削られる。この保護膜形成が、プラ
ズマ中の酸素イオンおよび酸素ラジカルによるエッチン
グと釣り合いを保ち、レジスト層Ｒの横方向へのエッチ
ングが進まないことになる。その結果、エッチングガス
として酸素系ガスと塩素系ガスとの混合ガスを用いるこ
とで、レジスト層Ｒをほとんどエッチングすることな
く、有機反射防止膜３０のみを選択的にエッチングする
ことが可能となる。
【００３５】エッチングガスが塩素系ガスと酸素系ガス
との混合ガスからなる場合、モル比（塩素原子の数／酸
素原子の数）は好ましくは０．５〜５、より好ましくは
１〜３である。モル比が０．５未満であるとプラズマ中
の酸素イオンおよび酸素ラジカルが多く、塩素と炭素の
反応物による保護膜形成量よりもエッチング量が多くな
り、レジストマスクの寸法が細ってしまう傾向がある。
また、有機反射防止膜をエッチングしやすいように酸素
イオンおよび酸素ラジカルは基板側に進みやすくし、レ
ジスト側壁側には進みにくくしている。すなわち、エッ
チングの際に基板にバイアス電圧を印加していることに
より、酸素イオンは、レジスト層が形成されている基板
の面に対して垂直方向に引きずりこまれる。また、酸素
ラジカルも、引きずり込まれた酸素イオンなどのイオン
による影響で、レジスト層が形成されている基板の面に
対して垂直方向に引きずりこまれる。このため、有機反
射防止膜３０のエッチング速度は、レジスト層Ｒの側壁
部分のエッチング速度よりはやい。従って、モル比は
０．５以上であればよい。一方、このモル比が５を超え
ると上記とは逆にプラズマ中の塩素イオンが多くなり、
レジスト層の側壁に形成される保護膜が厚くなりすぎ、
レジスト層の幅が太り、所望の寸法を有するゲート電極
を形成することができにくくなる。
【００３６】また、上記の範囲内の混合ガスによる、有
機反射防止膜３０とストッパ層２８との選択比（有機反
射防止膜のエッチング速度／ストッパ層のエッチング速
度）は、ストッパ層２８としての機能を発揮できるもの
であれば特に限定されず、好ましくは５以上、さらに好
ましくは１０以上である。選択比が５以上であることに
より、有機反射防止膜３０をオーバーエッチングした場
合においても、確実にストッパ層２８の機能を発揮させ
ることができる。すなわち、有機反射防止膜３０をオー
バーエッチングした際、ストッパ層２８が厚さ方向に完
全に除去されず、多結晶シリコン層２６が露出するのを
より確実に防止することができる。その結果、選択比が
５以上であれば、混合ガスによるエッチングガスが多結
晶シリコン層２６に接触しない効果を確実に得ることが
できる。
【００３７】なお、プラズマエッチングガスとして酸素
系ガスと塩素系ガスとの混合ガスを使用する場合におい
て、この混合ガスに種々のガスを添加して、プラズマエ
ッチングを行うことができる。添加ガスとしては、たと
えばアルゴン、ヘリウム、窒素などをあげることができ
る。これらは、プラズマの安定性向上のためやレジスト
パターンの粗密差改善のために使われる。
【００３８】２）エッチング圧力としては、好ましくは
１〜１０ｍＴｏｒｒ、より好ましくは３〜６ｍＴｏｒｒ
である。エッチング圧力が１ｍＴｏｒｒ未満であると、
安定したプラズマを保つことが困難となる。一方、エッ
チング圧力が１０ｍＴｏｒｒを超えると、等方的なプラ
ズマエッチングが強くなり、レジスト層の側壁に形成さ
れる保護膜が厚くなりすぎ、レジスト層の幅が変化し、
所望の寸法を有するゲート電極を形成することができに
くくなる。
【００３９】なお、有機反射防止膜３０のエッチングの
手法は、高密度プラズマエッチングに限定されず、公知
のドライエッチングなども適用できる。
【００４０】（４）次に、図４を参照しながら説明す
る。まずストッパ層２８をエッチングする。上記の工程
（３）において、有機反射防止膜３０を高密度プラズマ
エッチングによりエッチングした場合には、ストッパ層
２８のエッチングは、エッチングガスをフッ素系ガス、
たとえばフロロカーボンに代えることで、同一の装置内
で連続して、高密度プラズマエッチングにより行うこと
ができる。フロロカーボンとしては、たとえばＣＦ4 ，
Ｃ2Ｆ6 ，ＣＨＦ3 ，ＣＨ2Ｆ2を挙げることができる。
【００４１】このストッパ層２８のエッチングにおいて
も、エッチング中にレジスト層Ｒの形状の変化を最小限
に抑えることが好ましい。従って、ストッパ層２８の厚
さはエッチングがすぐに完了する、薄い方が良く、１０
０オングストローム（１０ｎｍ）以下の厚さが好まし
い。
【００４２】次に、多結晶シリコン層２６をエッチング
する。このとき、ゲート酸化膜２４をエッチングしない
ようなエッチング方法を実施する。公知の方法たとえば
エッチングガスとして、酸素、臭化水素を用いた反応性
イオンエッチングにより行うことができる。これによ
り、多結晶シリコン２６がパターニングされ、ゲート電
極１８が形成される。
【００４３】また、上記すべてのエッチング、すなわち
有機反射防止膜３０、ストッパ層２８および多結晶シリ
コン層２６のエッチングは、高密度プラズマエッチング
で実施可能であり、エッチングガスをエッチングごとに
代えることにより、同一装置で、連続してエッチングす
ることも可能である。
【００４４】（５）次に、図５に示すように、ストッパ
層上の有機反射防止膜３０およびレジスト層Ｒを、たと
えば酸素によるアッシングにより除去する。
【００４５】（６）次に、図６を参照しながら説明す
る。まず、フォトレジストマスクを用いて、ｐ型シリコ
ン基板１０内の所望の領域にリンなどをイオン注入する
ことにより、ソース／ドレイン領域を構成する低濃度の
ｎ型不純物拡散層２０ａを形成する。
【００４６】次に、ゲート電極１８の両サイドに、サイ
ドウォール絶縁膜２２を次のようにして形成する。ＣＶ
Ｄ法などによって、例えばシリコン酸化膜またはシリコ
ン窒化膜などの絶縁層（図示しない）を前面に形成す
る。次いで、反応性イオンエッチングなどによって、絶
縁層を異方性エッチングすることにより、サイドウォー
ル絶縁膜２２が形成される。
【００４７】次に、ゲート電極１８及びサイドウォール
絶縁膜２２をマスクとして、砒素などの不純物をｐ型シ
リコン基板１０内にイオン注入し、高濃度のｎ型不純物
拡散層２０ｂを形成する。これにより、ＬＤＤ構造を持
つｎ型不純物拡散層２０が形成される。こうして、素子
分離領域１２により画定された素子領域にＭＯＳ素子１
４が形成され、本実施の形態にかかる半導体装置１００
が完成する。
【００４８】（デバイスの構造）半導体装置１００の断
面の模式図を図６に示す。この半導体装置１００は、素
子分離領域１２およびｎ型ＭＯＳ素子１４を含む。
【００４９】素子分離領域１２は、素子間を分離するた
めに形成され、素子領域を画定する。ＭＯＳ素子１４
は、ゲート酸化膜１６、ゲート電極１８およびｎ型不純
物拡散層２０を有する。
【００５０】ゲート酸化膜１６は、ｐ型シリコン基板１
０上に形成されている。このゲート酸化膜１６上には、
ゲート電極１８が形成されている。ゲート電極１８は、
多結晶シリコン層からなり、不純物がドーピングされて
いる。さらに、ゲート電極１８上には、ストッパ層２８
が形成されている。そして、ゲート酸化膜１６、ゲート
電極１８およびストッパ層２８の側壁を覆うようにし
て、サイドウォール絶縁膜２２が形成されている。
【００５１】ｎ型不純物拡散層２０は、ソース／ドレイ
ン領域を構成している。そしてｎ型不純物拡散層２０
は、低濃度のｎ型不純物拡散層２０ａおよび高濃度のｎ
型不純物拡散層２０ｂとからなり、ＬＤＤ構造を有して
いる。
【００５２】本実施の形態にかかる半導体装置１００の
製造方法の主たる特徴点は、次の２点である。
【００５３】（１）第１に、少なくとも酸素系ガスおよ
び塩素系ガスを含むエッチングガスにより、有機反射防
止膜３０をエッチングしたことである。このエッチング
ガスは、塩素系ガスを含むことでプラズマ中の塩素イオ
ンとレジスト層Ｒや有機反射防止膜３０を構成している
炭素とが反応して、反応物が生成する。その反応物はレ
ジスト層Ｒの表面に付着し、この反応物からなる保護膜
がレジスト層Ｒの側壁に形成される。この保護膜形成
が、プラズマ中の酸素イオンよるエッチングと釣り合い
を保ち、レジスト層Ｒの横方向へのエッチングが進まな
いことになる。その結果、レジスト層Ｒの寸法を変化さ
せることなく、有機反射防止膜３０をエッチングするこ
とが可能となる。
【００５４】（２）第２に、有機反射防止膜３０と多結
晶シリコン層２６との間にストッパ層２８を介在させ
て、有機反射防止膜３０をエッチングしたことである。
このストッパ層２８は、多結晶シリコン層２６が有機反
射防止膜エッチングの際のエッチングガスと接触するの
を防止する役割を有する。そのため、有機反射防止膜３
０をエッチング除去する際に、このエッチングによって
レジスト層Ｒの周囲の多結晶シリコン層２６の上部にピ
ンホール状のエッチング異常が生じることを防ぐことが
できる。その結果、ゲート酸化膜１６に貫通穴などの欠
陥が存在しない微細ゲート電極構造を得ることができ
る。
【００５５】（変形例）次に、本実施の形態にかかる半
導体装置の製造方法の変形例について説明する。この変
形例は、ストッパ層が形成されていない点において、本
実施の形態にかかる半導体装置の製造方法と異なる。以
下、具体的に変形例を説明する。
【００５６】図７を参照しながら説明する。本実施の形
態と同様にして、基板１０上に素子分離領域１２および
酸化膜２４を形成し、素子分離領域１２および酸化膜２
４の上に、多結晶シリコン層２６を形成する。そして、
多結晶シリコン層２６の上に、ストッパ層を形成するこ
となく、有機反射防止膜３０を形成する。次に、有機反
射防止膜３０の上に、所定のパターンでパターニングさ
れたレジスト層Ｒを形成する。この後の工程は、本実施
の形態かかる半導体装置の製造方法と同様であるため、
記載を省略する。また、この変形例においても、本実施
の形態にかかる半導体装置の製造方法における第１の特
徴点を有し、その特徴点による作用効果を奏することが
できる。
【００５７】変形例の半導体装置の製造方法により得ら
れた半導体装置を図８に示す。この半導体装置は、ゲー
ト電極１８の上にストッパ層がない点において、本実施
の形態にかかる半導体装置と異なる。
【００５８】（実験例）有機反射防止膜のエッチングに
おけるＣＤ（Critical Dimension）シフト量とエッチ
ング圧力との関係を調べたところ、以下のような知見を
得ることができた。ここで、ＣＤシフト量とは、フォト
リソグラフィ工程で形成されたレジストマスクパターン
の所定部の寸法から有機反射防止膜をエッチングした後
の同一部分の寸法を引いたものである。なお、このエッ
チングは、高密度プラズマソースを有するエッチング装
置によって行われた。また、エッチングガスは、塩素と
酸素からなるガスを使用し、塩素と酸素の流量比は１：
１で行った。
【００５９】図９は、ＣＤシフト量とエッチング圧力と
の関係を表したグラフである。実線（符号ａ）は、幅が
０．２５μｍのレジスト層を０．２５μｍのスペースで
繰り返し形成している部分（密の部分）における実験結
果を示す。破線（符号ｂ）は、幅が０．２５μｍのレジ
スト層を３０μｍのスペースで繰り返し形成している部
分（疎の部分）の実験結果を示す。
【００６０】図９より、密の部分では、ＣＤシフト量
は、エッチング圧力によってあまり影響を受けない。一
方、疎の部分では、ＣＤシフト量は、エッチング圧力が
高くなるにしたがって低下し、密の部分に比べてエッチ
ング圧力の変化によって大きく影響を受けていることが
わかる。
【００６１】現在、ＣＤシフト量は、レジスト層の幅の
約１０％の範囲内に収まることが好ましいとされてい
る。図９から、レジスト層がどのようなパターンをとっ
たとしてもこの範囲内に収まるためには、エッチング圧
力は１０ｍＴｏｒｒ以下であることが望ましいことがわ
かった。
【００６２】上記実施の形態において、ゲート電極上に
ストッパ層を残存させているが、必要に応じてストッパ
層を除去することができる。
【００６３】また、上記実施の形態は、本発明の要旨を
越えない範囲において、種々の変更が可能であり、たと
えばｐ型ＭＯＳにも適用が可能である。またゲート電極
も多結晶シリコンに限らず、シリコン金属間化合物など
の場合でも適用可能である。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
【図２】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
【図５】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
【図６】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
【図７】変形例に係る半導体装置の製造方法の工程を模
式的に示す断面図である。
【図８】変形例に係る半導体装置を模式的に示す断面図
である。
【図９】ＣＤシフト量とエッチング圧力との関係を表す
グラフである。
【図１０】段差部を有する多結晶シリコン層上に形成さ
れたレジスト層を露光した場合における露光光の反射の
態様を模式的に示す図である。
【図１１】図８のレジスト層を現像した後の残存したレ
ジスト層を模式的に示す図である。
【符号の説明】
１０ ｐ型シリコン基板 １２ 素子分離領域 １４ ＭＯＳ素子 １６ ゲート酸化膜 １８ ゲート電極 ２０ ｎ型不純物拡散層 ２０ａ 低濃度のｎ型不純物拡散層 ２０ｂ 高濃度のｎ型不純物拡散層 ２２ サイドウォール絶縁膜 ２４ 酸化膜 ２６ 多結晶シリコン層 ２８ ストッパ層 ３０ 有機反射防止膜 １００ 半導体装置 Ｒ レジスト
【手続補正書】
【提出日】平成１２年４月７日（２０００．４．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、（ａ）半導体基板上に絶縁膜を形成す
る工程、（ｂ）前記絶縁膜上にシリコンを含む導電層を
形成する工程、（ｃ）前記導電層の上に有機反射防止膜
を形成する工程、（ｄ）前記有機反射防止膜の上に所定
のパターンのレジスト層を形成する工程、（ｅ）前記レ
ジスト層をマスクとして、前記有機反射防止膜をエッチ
ングする工程であって、エッチングガスは、少なくとも
酸素系ガスおよび塩素系ガスを含む工程、および（ｆ）
前記導電層を所定のパターンでエッチングし、ゲート電
極を形成する工程を含み、 前記工程（ｅ）におけるエッチングは、高密度プラズマ
エッチングである 。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】本発明の第２の半導体装置の製造方法は、
（ａ）半導体基板上に絶縁膜を形成する工程、（ｂ）前
記絶縁膜上にシリコンを含む導電層を形成する工程、
（ｃ）前記導電層の上に有機反射防止膜を形成する工
程、（ｄ）前記有機反射防止膜の上に所定のパターンの
レジスト層を形成する工程、（ｅ）前記レジスト層をマ
スクとして、前記有機反射防止膜をエッチングする工程
であって、エッチングガスは、少なくとも酸素系ガスお
よび塩素系ガスを含む工程、および（ｆ）前記導電層を
所定のパターンでエッチングし、ゲート電極を形成する
工程を含み、 前記工程（ｅ）と前記工程（ｆ）とは、連続して行われ
る。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 以下の工程（ａ）〜（ｆ）を含む半導体
    装置の製造方法。 （ａ）半導体基板上に絶縁膜を形成する工程、（ｂ）前
    記絶縁膜上にシリコンを含む導電層を形成する工程、
    （ｃ）前記導電層の上に有機反射防止膜を形成する工
    程、（ｄ）前記有機反射防止膜の上に所定のパターンの
    レジスト層を形成する工程、（ｅ）前記レジスト層をマ
    スクとして、前記有機反射防止膜をエッチングする工程
    であって、エッチングガスは、少なくとも酸素系ガスお
    よび塩素系ガスを含む工程、および（ｆ）前記導電層を
    所定のパターンでエッチングし、ゲート電極を形成する
    工程。
  2. 【請求項２】 請求項１において、 前記有機反射防止膜は、有機物を主成分とする膜であっ
    て、所定の波長を有する光の反射率が５％以下である、
    半導体装置の製造方法。
  3. 【請求項３】 請求項１または２において、 前記工程（ｅ）におけるエッチングガスの酸素原子の数
    に対する塩素原子の数の比（塩素原子の数／酸素原子の
    数）は、０．５〜５である半導体装置の製造方法。
  4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記塩素系ガスは、Ｃｌ2 、ＣＣｌ4 、ＨＣｌおよびＢ
    Ｃｌ3 から選択される少なくとも１種を含む、半導体装
    置の製造方法。
  5. 【請求項５】 請求項１〜３のいずれかにおいて、 前記酸素系ガスは、酸素、オゾンおよび一酸化炭素から
    選択される少なくとも１種を含む、半導体装置の製造方
    法。
  6. 【請求項６】 請求項１〜５のいずれかにおいて、 前記工程（ｅ）におけるエッチングガスは、アルゴン、
    ヘリウムおよび窒素から選択される少なくとも１種を含
    む、半導体装置の製造方法。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記工程（ｅ）におけるエッチングは、ドライエッチン
    グである、半導体装置の製造方法。
  8. 【請求項８】 請求項１〜７のいずれかにおいて、 前記工程（ｅ）におけるエッチングの圧力は、１〜１０
    ｍＴｏｒｒである半導体装置の製造方法。
  9. 【請求項９】 請求項１〜８のいずれかにおいて、 前記工程（ｅ）におけるエッチングは、高密度プラズマ
    エッチングである半導体装置の製造方法。
  10. 【請求項１０】 請求項１〜９のいずれかにおいて、 前記高密度プラズマは、イオン密度が１×１０11ｃｍ
    -3 以上である、半導体装置の製造方法。
  11. 【請求項１１】 請求項１〜１０のいずれかにおいて、 前記工程（ｅ）と前記工程（ｆ）とは、連続して行われ
    る、半導体装置の製造方法。
JP25121899A 1998-11-13 1999-09-06 半導体装置の製造方法 Expired - Fee Related JP3253604B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP25121899A JP3253604B2 (ja) 1998-11-13 1999-09-06 半導体装置の製造方法
US09/438,164 US6417083B1 (en) 1998-11-13 1999-11-11 Methods for manufacturing semiconductor devices

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP34110598 1998-11-13
JP10-341105 1998-11-13
JP25121899A JP3253604B2 (ja) 1998-11-13 1999-09-06 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2000303320A Division JP2001144029A (ja) 1998-11-13 2000-10-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000208497A true JP2000208497A (ja) 2000-07-28
JP3253604B2 JP3253604B2 (ja) 2002-02-04

Family

ID=26540108

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25121899A Expired - Fee Related JP3253604B2 (ja) 1998-11-13 1999-09-06 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6417083B1 (ja)
JP (1) JP3253604B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429143B1 (en) 2000-12-19 2002-08-06 Matsushita Electric Industrial Co., Ltd. Pattern formation method
US6794297B2 (en) 2001-08-10 2004-09-21 Oki Electric Industry Co., Ltd. Method for etching an antireflective coating and for fabricating a semiconductor device
KR100720473B1 (ko) * 2005-12-30 2007-05-22 동부일렉트로닉스 주식회사 반도체 트랜지스터의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3883470B2 (ja) 2002-05-14 2007-02-21 沖電気工業株式会社 半導体装置の製造方法
DE10241990B4 (de) * 2002-09-11 2006-11-09 Infineon Technologies Ag Verfahren zur Strukturierung von Schichten auf Halbleiterbauelementen
JP2004235429A (ja) * 2003-01-30 2004-08-19 Renesas Technology Corp 半導体装置の製造方法
US7432209B2 (en) * 2006-03-22 2008-10-07 Applied Materials, Inc. Plasma dielectric etch process including in-situ backside polymer removal for low-dielectric constant material
US7276447B1 (en) * 2006-04-11 2007-10-02 Applied Materials, Inc. Plasma dielectric etch process including ex-situ backside polymer removal for low-dielectric constant material
KR102402422B1 (ko) * 2014-02-25 2022-05-25 도쿄엘렉트론가부시키가이샤 현상 가능한 하부 반사 방지 코팅 및 염색된 주입물 레지스트를 위한 화학 증폭 방법 및 기술

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4001372A1 (de) 1989-01-18 1990-07-19 Toshiba Kawasaki Kk Verfahren zur herstellung einer halbleiteranordnung
JPH05304167A (ja) 1992-04-28 1993-11-16 Mitsubishi Electric Corp レジストパターン形成方法
JPH0620943A (ja) 1992-07-02 1994-01-28 Nec Corp レジストパターンの形成方法
US5326727A (en) * 1992-12-30 1994-07-05 At&T Bell Laboratories Method for integrated circuit fabrication including linewidth control during etching
US5728508A (en) * 1994-03-14 1998-03-17 Shin-Etsu Chemical Co., Ltd. Method of forming resist pattern utilizing fluorinated resin antireflective film layer
JP3232878B2 (ja) 1994-06-09 2001-11-26 ソニー株式会社 半導体装置の製造方法
TW363220B (en) * 1996-07-15 1999-07-01 Applied Materials Inc Etching organic antireflective coating from a substrate
JP3917261B2 (ja) 1996-09-26 2007-05-23 松下電器産業株式会社 光吸収体およびこれを用いた光学機器
JP3316407B2 (ja) 1997-02-26 2002-08-19 シャープ株式会社 半導体装置の製造方法
JPH10303183A (ja) 1997-04-28 1998-11-13 Sony Corp パターンの形成方法
US5920796A (en) 1997-09-05 1999-07-06 Advanced Micro Devices, Inc. In-situ etch of BARC layer during formation of local interconnects
JP3003657B2 (ja) * 1997-12-24 2000-01-31 日本電気株式会社 半導体装置の製造方法
US6004722A (en) * 1998-04-06 1999-12-21 Chartered Semiconductor Manufacturing Ltd. Hydrolytically stable organic polymer material for organic polymer anti-reflective (ARC) layer
US6004853A (en) 1999-05-27 1999-12-21 Vanguard International Semiconductor Corporation Method to improve uniformity and the critical dimensions of a DRAM gate structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429143B1 (en) 2000-12-19 2002-08-06 Matsushita Electric Industrial Co., Ltd. Pattern formation method
US6794297B2 (en) 2001-08-10 2004-09-21 Oki Electric Industry Co., Ltd. Method for etching an antireflective coating and for fabricating a semiconductor device
KR100720473B1 (ko) * 2005-12-30 2007-05-22 동부일렉트로닉스 주식회사 반도체 트랜지스터의 제조 방법

Also Published As

Publication number Publication date
US6417083B1 (en) 2002-07-09
JP3253604B2 (ja) 2002-02-04

Similar Documents

Publication Publication Date Title
US7390750B1 (en) Method of patterning elements within a semiconductor topography
US7354847B2 (en) Method of trimming technology
US7018930B2 (en) Method for fabricating semiconductor device
US20050026345A1 (en) Process for forming dual metal gate structures
JP2001308076A (ja) 半導体装置の製造方法
KR100277150B1 (ko) 반도체 장치 제조 방법
JP2004031944A (ja) 非常に幅の狭いトランジスタ・ゲート素子をフォトリソグラフィにより形成する方法
US6878646B1 (en) Method to control critical dimension of a hard masked pattern
US6579809B1 (en) In-situ gate etch process for fabrication of a narrow gate transistor structure with a high-k gate dielectric
US5856239A (en) Tungsten silicide/ tungsten polycide anisotropic dry etch process
US6723652B1 (en) Dry etching method and method of manufacturing semiconductor apparatus
JP3253604B2 (ja) 半導体装置の製造方法
JP3316407B2 (ja) 半導体装置の製造方法
KR100225327B1 (ko) 폴리사이드 구조를 갖는 반도체장치 및 그의 제조방법
US6875559B2 (en) Method of etching materials patterned with a single layer 193nm resist
US6448179B2 (en) Method for fabricating semiconductor device
JP2000208767A (ja) 半導体装置の製造方法
KR100551071B1 (ko) 반도체소자 제조방법
US6828187B1 (en) Method for uniform reactive ion etching of dual pre-doped polysilicon regions
US7300883B2 (en) Method for patterning sub-lithographic features in semiconductor manufacturing
JP2001144029A (ja) 半導体装置の製造方法
JPH0346252A (ja) 半導体集積回路の製造方法
JPH10261628A (ja) 半導体素子のコンタクトホール製造方法
US7199034B1 (en) Flash memory device and method for fabricating the same
JP2001077087A (ja) 半導体装置の製造方法およびエッチング方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20000808

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071122

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081122

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091122

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees