JPH0346252A - 半導体集積回路の製造方法 - Google Patents
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- JPH0346252A JPH0346252A JP2174622A JP17462290A JPH0346252A JP H0346252 A JPH0346252 A JP H0346252A JP 2174622 A JP2174622 A JP 2174622A JP 17462290 A JP17462290 A JP 17462290A JP H0346252 A JPH0346252 A JP H0346252A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、集積回路半導体素子とその製造方法に関する
。
。
（従来技術の説明）
集積回路半導体素子の技術分野において、複雑な素子構
造の製造において、高歩留りの製造方法が開発されてい
る。メモリー装置と論理処理装置（例；算術ユニット）
の製造において、同一チップ上にｐチャネルトランジス
タとｎチャネルトランジスタとを有するＣＭＯ８技術が
開発されている。この点に関しては、米国特許第４５３
５８９６号と米国特許第４５５４７２６号とを参照のこ
と。
造の製造において、高歩留りの製造方法が開発されてい
る。メモリー装置と論理処理装置（例；算術ユニット）
の製造において、同一チップ上にｐチャネルトランジス
タとｎチャネルトランジスタとを有するＣＭＯ８技術が
開発されている。この点に関しては、米国特許第４５３
５８９６号と米国特許第４５５４７２６号とを参照のこ
と。
実装密度の増加と、メモリー装置と論理処理装置素子の
小形化の傾向につれて、共通の半導体基板（すなわちチ
ップ）上に密に配置された素子の物理的、電気的絶縁へ
の関心が高まっている。一つの有望な絶縁方法は、素子
間に物理的な溝（この溝は、通常二酸化シリコン、多結
晶シリコンで充填される）の形成である。
小形化の傾向につれて、共通の半導体基板（すなわちチ
ップ）上に密に配置された素子の物理的、電気的絶縁へ
の関心が高まっている。一つの有望な絶縁方法は、素子
間に物理的な溝（この溝は、通常二酸化シリコン、多結
晶シリコンで充填される）の形成である。
このような溝構造の製造に、種々の方法が提案されてい
る。米国特許第４１０４０８６号、Ｒ９Ｄ、Ｒｕｎｇ他
の論文「深い溝による絶縁ＣＭＯＳ素子Ｊ （ＩＥＤ
Ｍテクニカルダイジェスト１９８２年２３７−２４０ペ
ージ）を参照のこと。後者の文献は、特に、ＣＭＯＳ素
子に触れている。
る。米国特許第４１０４０８６号、Ｒ９Ｄ、Ｒｕｎｇ他
の論文「深い溝による絶縁ＣＭＯＳ素子Ｊ （ＩＥＤ
Ｍテクニカルダイジェスト１９８２年２３７−２４０ペ
ージ）を参照のこと。後者の文献は、特に、ＣＭＯＳ素
子に触れている。
溝絶縁のスペースの削減を実施する観点から、満の幅は
小さいほうが好ましく、さらに、デザインルールの特徴
寸法以下が好ましい。素子領域（例、ＣＭＯＳ素子のド
ープされたタブ）に関して、満を正確に配置することに
より、素子の密な配置が可能なので、素子領域に関し、
溝の正確な配置が望まれている。
小さいほうが好ましく、さらに、デザインルールの特徴
寸法以下が好ましい。素子領域（例、ＣＭＯＳ素子のド
ープされたタブ）に関して、満を正確に配置することに
より、素子の密な配置が可能なので、素子領域に関し、
溝の正確な配置が望まれている。
（発明の概要）
狭い溝（好ましくは、デザインルール以下の幅の）は、
集積回路半導体にエツチングをすることにより、形成さ
れる。好ましくは、その様な溝が、異なる伝導型でドー
プされた半導体領域（タブ）を区分するときは、少なく
とも溝エツチングの間、その領域の上にあるエッチ抵抗
層の存在により、その様な溝に関しては、自己整合する
。
集積回路半導体にエツチングをすることにより、形成さ
れる。好ましくは、その様な溝が、異なる伝導型でドー
プされた半導体領域（タブ）を区分するときは、少なく
とも溝エツチングの間、その領域の上にあるエッチ抵抗
層の存在により、その様な溝に関しては、自己整合する
。
本発明の好ましい方法によれば、第１層がエツチングさ
れるべき溝に沿って形成され、スペーサ（即ち帯状第２
層）が、第１層の端部に沿って形成され、第３層が前記
スペーサに当接して形成される。このスペーサは、第１
層と第３層を残した状態で、エツチングで除去され、溝
が、第１層と第３層の間のスペースにエツチングされる
。
れるべき溝に沿って形成され、スペーサ（即ち帯状第２
層）が、第１層の端部に沿って形成され、第３層が前記
スペーサに当接して形成される。このスペーサは、第１
層と第３層を残した状態で、エツチングで除去され、溝
が、第１層と第３層の間のスペースにエツチングされる
。
反応性イオン溝エツチングに使用されるエッチャントガ
スは、ＣＦ ａ Ｂ ｒと酸素を含むのが好ましい。
スは、ＣＦ ａ Ｂ ｒと酸素を含むのが好ましい。
（実施例の説明）
第１図において、基板１１は、バルク成長した単結晶シ
リコンからなり、この単結晶シリコン上のエピタキシャ
ルシリコン層を含んでいる。しかし、シリコン以外（例
；ゲルマニウム）の基板材料の使用を除外するものでは
ない。基板１１上に、層１２が堆積され、半導体素子が
形成されるべき領域に対応した開口を残すよう、パター
ン化される。層１２は、堆積されたままの二酸化シリコ
ンを含み、あるいは、部分的に成長した二酸化シリコン
を含むとよい。層１２の１つの機能は、後のドーパント
種の打込みの間、下の基板材料の局部的な保護である。
リコンからなり、この単結晶シリコン上のエピタキシャ
ルシリコン層を含んでいる。しかし、シリコン以外（例
；ゲルマニウム）の基板材料の使用を除外するものでは
ない。基板１１上に、層１２が堆積され、半導体素子が
形成されるべき領域に対応した開口を残すよう、パター
ン化される。層１２は、堆積されたままの二酸化シリコ
ンを含み、あるいは、部分的に成長した二酸化シリコン
を含むとよい。層１２の１つの機能は、後のドーパント
種の打込みの間、下の基板材料の局部的な保護である。
層１２の好ましい構造は、十分鋭いエツジを有し、この
エツジは、基板にほぼ垂直であるのがよい。
エツジは、基板にほぼ垂直であるのがよい。
第１．２図には、追加の堆積層１３が示されている。そ
の材料組成は層１２のそれとは異なる。
の材料組成は層１２のそれとは異なる。
この材料の選択は、層１２の材料の除去なしに、層１３
の材料の除去を行う異方性除去剤の入手性を考慮にいれ
てなされる。例えば、層１２が、二酸化シリコンで形成
されている場合、窒化シリコンが層１３の材料として適
当である。窒化シリコンの堆積方法は公知である。ＬＰ
ＧＶＤが、このために使用される。デイクロロシラン（
ｄｌｃｈｌｏｒｏｓｌｌａｎｅ）とアンモニアが反応剤
として使用され、チューブ炉で実施される。層１３の好
ましい厚さは、素子のデザインルール以下である。例え
ば０．９マイクロメータのデザインルールの場合、その
厚さの好ましい範囲は、２０００−３０００オングスト
ロームである。層１３の堆積における重要な側面は、層
１２と基板１１の間に形成されるコーナーが十分に充填
されるようにな意味で、等方性カバレッジである。
の材料の除去を行う異方性除去剤の入手性を考慮にいれ
てなされる。例えば、層１２が、二酸化シリコンで形成
されている場合、窒化シリコンが層１３の材料として適
当である。窒化シリコンの堆積方法は公知である。ＬＰ
ＧＶＤが、このために使用される。デイクロロシラン（
ｄｌｃｈｌｏｒｏｓｌｌａｎｅ）とアンモニアが反応剤
として使用され、チューブ炉で実施される。層１３の好
ましい厚さは、素子のデザインルール以下である。例え
ば０．９マイクロメータのデザインルールの場合、その
厚さの好ましい範囲は、２０００−３０００オングスト
ロームである。層１３の堆積における重要な側面は、層
１２と基板１１の間に形成されるコーナーが十分に充填
されるようにな意味で、等方性カバレッジである。
層１３が窒化シリコンの場合、層１３の堆積の前に、二
酸化シリコンの薄い層が第１図の構造の上に形成される
。この様な付加層は、後続の堆積する窒化シリコンの固
着を良くし、表面応力を一様にし、エッチストップ層と
して機能する。このような二酸化シリコン層の厚さは、
２００オングストロームのオーダーである。
酸化シリコンの薄い層が第１図の構造の上に形成される
。この様な付加層は、後続の堆積する窒化シリコンの固
着を良くし、表面応力を一様にし、エッチストップ層と
して機能する。このような二酸化シリコン層の厚さは、
２００オングストロームのオーダーである。
第３図は、層１３を（異方性）バックエツチングの処理
を施した後の第２図の構造を示し、残留層１３の材料は
、パターン化された層１２の端部に沿うスペーサを形成
する。窒化シリコンの場合、フッ化物による異方性プラ
ズマエツチングは、ＳＦＧがエッチャントガスとして、
使用される。
を施した後の第２図の構造を示し、残留層１３の材料は
、パターン化された層１２の端部に沿うスペーサを形成
する。窒化シリコンの場合、フッ化物による異方性プラ
ズマエツチングは、ＳＦＧがエッチャントガスとして、
使用される。
第４図は、イオン注入処理を施した後の第３図の構造を
示し、ｎドープ領域又はｐドープ領域（すなわちタブ、
このタブは１つまたは複数のトランジスタの大きさであ
る。）を形成する。シリコンの場合、典型的なｎ型ドー
パントは、ＰとＡｓで、ｐ型ドーパントは、ＢとＧａで
ある。
示し、ｎドープ領域又はｐドープ領域（すなわちタブ、
このタブは１つまたは複数のトランジスタの大きさであ
る。）を形成する。シリコンの場合、典型的なｎ型ドー
パントは、ＰとＡｓで、ｐ型ドーパントは、ＢとＧａで
ある。
第５図は、局部酸化を施した後の第４図の構造を示し、
この局部酸化は、大気圧または加圧下で実施され、酸化
層１５が形成される。この層１５は、４０００オングス
トロームのオーダーの厚さを有する。更に、酸化処理の
結果、層１２が、まず、５０００−１００００オングス
トロームの範囲の厚さを有する二酸化シリコンからなる
場合、層１２は、約１０００オングストロームの厚さま
で増加する。
この局部酸化は、大気圧または加圧下で実施され、酸化
層１５が形成される。この層１５は、４０００オングス
トロームのオーダーの厚さを有する。更に、酸化処理の
結果、層１２が、まず、５０００−１００００オングス
トロームの範囲の厚さを有する二酸化シリコンからなる
場合、層１２は、約１０００オングストロームの厚さま
で増加する。
第６図は、スペーサ材料の除去処理後の第５図の構造を
示し、この処理は、層１２の材料に影響しない除去剤に
よるウェット処理によりなされる。
示し、この処理は、層１２の材料に影響しない除去剤に
よるウェット処理によりなされる。
あるいは、後続の溝エツチングをするのと同様な処理に
より除去される。
より除去される。
第７図は、溝エツチングによる処理の後の第６図の構造
を示し、層１２．１５は、マスク層として作用し、層１
２．１５の端部により規定されたエッチされた溝１６と
なる。この溝エツチングは、プラズマ反応容器の中の反
応性イオンエツチングにより、実行され、フレオン（商
標）物またはフッ化物（例えば、ＳＦ６．ＣＦ４．ＣＦ
３Ｂｒ）を用いて行われる。
を示し、層１２．１５は、マスク層として作用し、層１
２．１５の端部により規定されたエッチされた溝１６と
なる。この溝エツチングは、プラズマ反応容器の中の反
応性イオンエツチングにより、実行され、フレオン（商
標）物またはフッ化物（例えば、ＳＦ６．ＣＦ４．ＣＦ
３Ｂｒ）を用いて行われる。
本発明の好ましい実施例によれば、反応性イオンエツチ
ングは、ＣＦ３８ｒと酸素を含有するエッチャントガス
混合物を用いて実施される。この反応性イオンエツチン
グは、溝エツチングに一般的に適用可能で、マスキング
ステップは不要である。好ましい混合物は、ＣＦ ａ
Ｂ ｒと酸素との混合物（１−２５体積％の酸素を含む
）である。酸素の含有は、均一なエツチングに寄与し、
溝の底でのブラックシリコン即ち「シリコンガラス」の
形成を阻止し、若干のテーパがかかった側壁の溝を形成
する。この形の溝は、エツチングされた溝が、例えば、
多結晶シリコンで充填されるときには、特に好ましい。
ングは、ＣＦ３８ｒと酸素を含有するエッチャントガス
混合物を用いて実施される。この反応性イオンエツチン
グは、溝エツチングに一般的に適用可能で、マスキング
ステップは不要である。好ましい混合物は、ＣＦ ａ
Ｂ ｒと酸素との混合物（１−２５体積％の酸素を含む
）である。酸素の含有は、均一なエツチングに寄与し、
溝の底でのブラックシリコン即ち「シリコンガラス」の
形成を阻止し、若干のテーパがかかった側壁の溝を形成
する。この形の溝は、エツチングされた溝が、例えば、
多結晶シリコンで充填されるときには、特に好ましい。
このテーパ角は、エッチされている基板表面の法線から
２−１５度の範囲にあるのが好ましい。反応性イオンエ
ツチング装置内の希釈ガス又はキャリアガス（例；ヘリ
ウム又はアルゴン）の含有を除外するものではない。
２−１５度の範囲にあるのが好ましい。反応性イオンエ
ツチング装置内の希釈ガス又はキャリアガス（例；ヘリ
ウム又はアルゴン）の含有を除外するものではない。
この時点で、構造は、更に、溝へのイオン注入及び／又
は溝充填の処理がなされる。好ましい処理シーケンスに
は、（熱的〉溝側壁酸化と後続の多結晶シリコンの堆積
とが含まれる。この点に関しては上記のルング他の論文
を参照のこと。更に、酸化物領域は、阻止領域の開口用
と電気接点用にパターン化される。
は溝充填の処理がなされる。好ましい処理シーケンスに
は、（熱的〉溝側壁酸化と後続の多結晶シリコンの堆積
とが含まれる。この点に関しては上記のルング他の論文
を参照のこと。更に、酸化物領域は、阻止領域の開口用
と電気接点用にパターン化される。
本発明の処理による溝の形成は、ドーパント（添加物）
注入の１又は複数のステップを含むＣＭＯＳ構造を形成
するために使用される。例えば、上記の処理をする前に
、また、層１２の形成の前に、ドーパント注入ステップ
は、パターン化された層１２の下にドープ領域（タブ）
の形成を含む。その後、領域１４が、逆の型でドープさ
れると、ＣＭＯＳ構造が形成される。また、ＣＭＯＳ構
造は適当なドープ基板が使用されれば、予備的なイオン
注入なしで、実現できる。
注入の１又は複数のステップを含むＣＭＯＳ構造を形成
するために使用される。例えば、上記の処理をする前に
、また、層１２の形成の前に、ドーパント注入ステップ
は、パターン化された層１２の下にドープ領域（タブ）
の形成を含む。その後、領域１４が、逆の型でドープさ
れると、ＣＭＯＳ構造が形成される。また、ＣＭＯＳ構
造は適当なドープ基板が使用されれば、予備的なイオン
注入なしで、実現できる。
上記に記載したのと同様な一連のステップが、本発明の
次の実施例により、酸化物フィールドとして知られてい
る酸化物層に沿って、形成された溝を有する自己整合溝
形成に使用される。この酸化物は、窒化シリコンマスク
の存在下での酸化により形成される。好ましくは、端部
のシャープさのため、パターンエツチングが後続のブラ
ンケットの形成により、形成される。
次の実施例により、酸化物フィールドとして知られてい
る酸化物層に沿って、形成された溝を有する自己整合溝
形成に使用される。この酸化物は、窒化シリコンマスク
の存在下での酸化により形成される。好ましくは、端部
のシャープさのため、パターンエツチングが後続のブラ
ンケットの形成により、形成される。
本発明の範囲内での種々の変形例は、異なる厚さを有す
る酸化物層１２．１５の使用である。これにより、溝エ
ツチング後の次のエツチングにより、２９の層の薄い方
が除去され、厚い方の層は、そのまま残る。カバーされ
ていない半導体材料は、電気接点形成により更に処理さ
れる。
る酸化物層１２．１５の使用である。これにより、溝エ
ツチング後の次のエツチングにより、２９の層の薄い方
が除去され、厚い方の層は、そのまま残る。カバーされ
ていない半導体材料は、電気接点形成により更に処理さ
れる。
同様な利点が層１２．１５に異なる材料を使用すること
により、得られる。例えば、シリコン基板上に、層１２
は、堆積された酸化アルミで、層１５は、二酸化シリコ
ンである。この両材料は、溝エッチャント剤に対し抵抗
性を示し、溝エツチングの後、適当なエッチャント剤で
、一方又は他方を選択的に除去することが可能になる。
により、得られる。例えば、シリコン基板上に、層１２
は、堆積された酸化アルミで、層１５は、二酸化シリコ
ンである。この両材料は、溝エッチャント剤に対し抵抗
性を示し、溝エツチングの後、適当なエッチャント剤で
、一方又は他方を選択的に除去することが可能になる。
例えば、酸化物フィールドは、そのまま残り、半導体へ
の電気接点がカバーされていない領域と自己整合して形
成される。
の電気接点がカバーされていない領域と自己整合して形
成される。
本発明による溝形成の顕著な利点は、溝の本来的な狭さ
である。溝の幅は、層１２の厚さのオーダーである。か
くして、溝幅は、素子の製造におけるデザインルールよ
り遥かに小さく、最小の特徴サイズは、光りソグラフィ
でに決定される。溝幅は、デザインルールの３７４越え
ないのが好ましい。かくして、０．９マイクロメーター
のデザインルールの場合、溝幅は、６７５０オングスト
ローム以下が好ましい。狭い溝は、ＤＲＡＭにおいて、
溝キャパシタとして使用されるとき、素子の間隔をより
小さくでき、素子の実装密度をあげることができる。
である。溝の幅は、層１２の厚さのオーダーである。か
くして、溝幅は、素子の製造におけるデザインルールよ
り遥かに小さく、最小の特徴サイズは、光りソグラフィ
でに決定される。溝幅は、デザインルールの３７４越え
ないのが好ましい。かくして、０．９マイクロメーター
のデザインルールの場合、溝幅は、６７５０オングスト
ローム以下が好ましい。狭い溝は、ＤＲＡＭにおいて、
溝キャパシタとして使用されるとき、素子の間隔をより
小さくでき、素子の実装密度をあげることができる。
以下の具体的実施例において、量を特定した数字は、公
称値もしくは概算値である。
称値もしくは概算値である。
５インチのシリコン基板上に二酸化シリコンの層が２０
００オングストローム厚で形成された。
００オングストローム厚で形成された。
端部パターンは、光りソグラフィで形成され、エツチン
グされた。３０００オングストロームの窒化シリコン層
が堆積され、ＳＦ６プラズマエツチングでエツチングさ
れ、残りのシリコン表面は、高圧酸化プロセスで酸化さ
れた。窒化シリコンスペーサは、溶解され、基板表面の
５０％まで溝パターンを残す。溝は、Ｔｅｇａ １−１
５００シリーズ（２周波数）３極プラズマエツチング装
置でエツチングされる。その装置の概要： 圧力は、６
００ミリトール、３，５ｓｃｃｍのＣＦ ｓ Ｂ ｒと
０．７５ｓｃｃｍの酸素の流体の中で、１３．５６ＭＨ
ｚで５００Ｗの電力（反応種の生成） 、１００ＫＨｚ
で２００Ｗの電力（イオン注入付勢）である。２マイク
ロメーターの深さの溝は、２．５分間のエツチングの後
、遠戚された。
グされた。３０００オングストロームの窒化シリコン層
が堆積され、ＳＦ６プラズマエツチングでエツチングさ
れ、残りのシリコン表面は、高圧酸化プロセスで酸化さ
れた。窒化シリコンスペーサは、溶解され、基板表面の
５０％まで溝パターンを残す。溝は、Ｔｅｇａ １−１
５００シリーズ（２周波数）３極プラズマエツチング装
置でエツチングされる。その装置の概要： 圧力は、６
００ミリトール、３，５ｓｃｃｍのＣＦ ｓ Ｂ ｒと
０．７５ｓｃｃｍの酸素の流体の中で、１３．５６ＭＨ
ｚで５００Ｗの電力（反応種の生成） 、１００ＫＨｚ
で２００Ｗの電力（イオン注入付勢）である。２マイク
ロメーターの深さの溝は、２．５分間のエツチングの後
、遠戚された。
顕微鏡検査により、溝は、２０００オングストロームの
幅で、少しテーパがついていた。
幅で、少しテーパがついていた。
上記の説明は、本発明の一実施例に関するもので、この
技術分野の当業者であれば、本発明の種々の変形例が考
え得るが、それらはいずれも本発明の技術的範囲の包含
される。
技術分野の当業者であれば、本発明の種々の変形例が考
え得るが、それらはいずれも本発明の技術的範囲の包含
される。
尚、特許請求の範囲内に記載した参照番号は、単に発明
の容易なる理解の為で、その範囲を制限するよう解釈さ
れるべきではない。
の容易なる理解の為で、その範囲を制限するよう解釈さ
れるべきではない。
【図面の簡単な説明】
第１図から第７図は、本発明による製造方法の連続的な
処理における半導体装置の部分を表す断面図である。 出 願 人：アメリカン テレフォン アンド
処理における半導体装置の部分を表す断面図である。 出 願 人：アメリカン テレフォン アンド
Claims (1)
- 【特許請求の範囲】 （１）半導体材料の母材（１１）に溝を形成する半導体
集積回路の製造方法において、 前記母材の第１部位上に第１層（１２）を形成するステ
ップ、 前記母材の第２部位上に第２層（１３）を形成するステ
ップ、 第２層（１３）に当接して前記母材上に第３層（１５）
を形成するステップ、 前記第２層（１３）を選択的に除去するステップ、 溝（１６）をエッチングするステップ、 からなり、 前記第１層（１２）は、前記溝の第１端部の意図した位
置に終端エッジを有し、 前記第２層（１３）は、前記第１層に、前記終端エッジ
に沿って当接し、前記第２層の幅は、前記溝の意図した
幅にほぼ等しく、前記第２層の端部が、前記溝の第２端
部を形成することを特徴とする半導体集積回路の製造方
法。 （２）前記第２層（１３）は、前記第１層 （１２）の終端エッジにおける等方性の堆積と、異方性
エッチングにより形成されることを特徴とする請求項１
記載の方法。 （３）第１層（１２）と第３層（１５）は、実質的に同
一材料で構成されることを特徴とする請求項１記載の方
法。 （４）半導体材料の母材（１１）は、実質的にシリコン
で構成されることを特徴とする請求項１記載の方法。 （５）半導体材料の前記母材（１１）は、エピタキシャ
ル成長したシリコン層を含むことを特徴とする請求項４
記載の方法。 （６）第１層（１２）は、二酸化シリコンを含むことを
特徴とする請求項４記載の方法。 （７）第１層（１２）は、酸化アルミを含むことを特徴
とする請求項４記載の方法。 （８）第３層（１５）は、二酸化シリコンを含むことを
特徴とする請求項４記載の方法。 （９）第２層（１３）は、窒化シリコンを含むことを特
徴とする請求項４記載の方法。 （１０）第２層（１３）の堆積前に、二酸化シリコン層
を堆積することを特徴とする請求項９記載の方法。 （１１）前記溝をドーピングするステップを更に有する
ことを特徴とする請求項１記載の方法。 （１２）前記溝を充填するステップを更に有することを
特徴とする請求項１記載の方法。 （１３）溝の側壁は酸化され、溝は多結晶シリコンで充
填されることを特徴とする請求項１２記載の方法。 （１４）前記第３層をパターン形成するステップを更に
有することを特徴とする請求項１記載の方法。 （１５）第１層（１２）と第３層（１５）は、異種材料
で構成され、溝をエッチングするステップの後に、第１
層（１２）と第３層（１５）をエッチングするステップ
を更に有することを特徴とする請求項１記載の方法。 （１６）第１層（１２）と第３層（１５）は、異なる厚
さを有し、溝をエッチングするステップの後に、第１層
（１２）と第３層（１５）をエッチングするステップを
更に有することを特徴とする請求項１記載の方法。 （１７）カバーされていない半導体材料上に、電気接点
を形成するステップを更に有することを特徴とする請求
項１５、１６のいずれかに記載の方法。 （１８）デザイン・ルールの制限サイズ以上のサイズの
光リソグラフで形成された特徴を有し、半導体材料中に
エッチングされた、前記制限サイズ以下の幅の溝を有す
ることを特徴とする集積回路装置。 （１９）前記幅は、前記制限サイズの３／４以下である
ことを特徴とする請求項１８記載の装置。 （２０）溝（１６）は、ドープ領域と自己整合すること
を特徴とする請求項１８記載の装置。 （２１）溝（１６）は、溝キャパイタを形成することを
特徴とする請求項１８記載の装置。 （２２）溝（１６）は、酸化物領域（１５）と自己整合
することを特徴とする請求項１８記載の装置。 （２３）溝（１６）は、複数の酸化物領域 （１５）と自己整合することを特徴とする請求項２２記
載の装置。 （２４）前記複数の酸化物領域は、フィールド酸化物領
域と薄い酸化物領域とを有することを特徴とする請求項
２３記載の装置。 （２５）電気接点は、前記溝と自己整合することを特徴
とする請求項１８記載の装置。 （２６）半導体材料の母材（１１）に溝（１６）を形成
する半導体集積回路の製造方法において、 エッチングされないように、半導体材料の部位をエッチ
ング抵抗層でカバーするステップ、得られた表面をＣＦ
＿３Ｂｒと酸素を含むエッチャント流中のプラズマにさ
らすステップ からなることを特徴とする半導体集積回路の製造方法。 （２７）ＣＦ＿３Ｂｒと酸素を含むエッチャント流が、
１から２５体積％の範囲の酸素を含有することを特徴と
する請求項２６記載の方法。 （２８）溝は、２度から１５度の範囲のテーパ角で形成
されていることを特徴とする請求項２６記載の方法。 （２９）溝は、バルクシリコンを形成せずに、形成され
ることを特徴とする請求項２６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37472189A | 1989-07-03 | 1989-07-03 | |
| US374721 | 1989-07-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346252A true JPH0346252A (ja) | 1991-02-27 |
Family
ID=23477955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2174622A Pending JPH0346252A (ja) | 1989-07-03 | 1990-07-03 | 半導体集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5620930A (ja) |
| EP (2) | EP0694959A3 (ja) |
| JP (1) | JPH0346252A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960014452B1 (ko) * | 1993-12-22 | 1996-10-15 | 금성일렉트론 주식회사 | 반도체 소자분리 방법 |
| US6326310B1 (en) * | 1997-12-17 | 2001-12-04 | Advanced Micro Devices, Inc. | Method and system for providing shallow trench profile shaping through spacer and etching |
| US5945724A (en) * | 1998-04-09 | 1999-08-31 | Micron Technology, Inc. | Trench isolation region for semiconductor device |
| JP2003282438A (ja) * | 2002-03-27 | 2003-10-03 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置、電気光学装置、電子機器 |
| KR100545177B1 (ko) * | 2003-12-31 | 2006-01-24 | 동부아남반도체 주식회사 | 반도체 소자의 소자 분리막 및 그의 제조 방법 |
| US20080268589A1 (en) * | 2007-04-30 | 2008-10-30 | Texas Instruments Incorporated | Shallow trench divot control post |
| JP5537324B2 (ja) * | 2010-08-05 | 2014-07-02 | 株式会社東芝 | 半導体装置の製造方法 |
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| JPS63188952A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE303050C (ja) * | ||||
| US4476623A (en) * | 1979-10-22 | 1984-10-16 | International Business Machines Corporation | Method of fabricating a bipolar dynamic memory cell |
| US4331708A (en) * | 1980-11-04 | 1982-05-25 | Texas Instruments Incorporated | Method of fabricating narrow deep grooves in silicon |
| NL8105559A (nl) * | 1981-12-10 | 1983-07-01 | Philips Nv | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. |
| US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
| US4673962A (en) * | 1985-03-21 | 1987-06-16 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US4784720A (en) * | 1985-05-03 | 1988-11-15 | Texas Instruments Incorporated | Trench etch process for a single-wafer RIE dry etch reactor |
| US4717448A (en) * | 1986-10-09 | 1988-01-05 | International Business Machines Corporation | Reactive ion etch chemistry for providing deep vertical trenches in semiconductor substrates |
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| US4906585A (en) * | 1987-08-04 | 1990-03-06 | Siemens Aktiengesellschaft | Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches |
-
1990
- 1990-06-26 EP EP95115665A patent/EP0694959A3/en not_active Withdrawn
- 1990-06-26 EP EP19900306956 patent/EP0407077A3/en not_active Withdrawn
- 1990-07-03 JP JP2174622A patent/JPH0346252A/ja active Pending
-
1995
- 1995-04-20 US US08/425,734 patent/US5620930A/en not_active Expired - Lifetime
Patent Citations (5)
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| JPS5563827A (en) * | 1978-11-03 | 1980-05-14 | Ibm | Method of forming narrow mask opening in silicon substrate |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0694959A2 (en) | 1996-01-31 |
| EP0407077A2 (en) | 1991-01-09 |
| US5620930A (en) | 1997-04-15 |
| EP0407077A3 (en) | 1992-12-30 |
| EP0694959A3 (en) | 1997-12-29 |
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