CN101540368B - 一种存储单元及制造存储单元阵列的方法 - Google Patents

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Abstract

本发明公开了一种存储单元及制造存储单元阵列的方法。本发明所公开的存储单元包含一存储单元层具有一第一介电层于该底电极层之上、一第二介电层于该第一介电层之上、及一顶电极于该第二介电层之上。该多个介电层定义一介层孔，具有一第一部分由该第一介电层及该底电极所限定，及一第二部分由该第二介电层及该顶电极所限定。一存储元件于该介层孔内，与该顶电极及该底电极电性连接。该介层孔的该第一及第二部分分别包含一狭隘、能量集中区域部分及一放大部分。该狭隘部分可以具有一宽度，其小于用来形成该介层孔的该放大部分所用的一光刻工艺最小特征尺寸。

Description

一种存储单元及制造存储单元阵列的方法
技术领域
本发明是关于基于存储材料为基础的高密度存储器装置，如相变化存储(PCM)装置，及制造这种装置的方法。此存储材料可以通过施加能量而在电性状态之间切换。此存储材料可以包含如硫属化物(chalcogenide)以及其它材料等的相变化材料。
背景技术
以相变化为基础的存储材料被广泛地运用于读写光盘片中。这些材料包括有至少两种固态相，包括如一大部分为非晶态的固态相，以及一大体上为结晶态的固态相。激光脉冲是用于读写光盘片中，以在二种相中切换，并读取此种材料于相变化之后的光学性质。
如硫属化物及类似材料的此等相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相变化。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣。此通常为非晶相状态其特性为具有较通常为结晶相状态高的电阻率；此电阻值的差异可以感测作为用来指示数据。这些特性吸引了大家的注意想使用可编程电阻材料以形成非易失存储电路，其可随机存取以进行读取及写入。
从非晶至结晶状态的改变通常是一较低电流的操作。从结晶至非晶状态的改变，在此表示为复位(reset)，通常是一较高电流的操作，其包含一短的高电流密度脉冲以融化或分解该结晶结构，之后该相变化材料快速的冷却，抑制该相变化的过程，允许至少一部份的相变化结构稳定在该非晶状态。而我们希望减少被用于导致相变化材料的转变从该结晶状态至非晶状态的复位电流的大小。用以复位的复位电流的大小，可以通过减少在单元中该相变化材料元件的大小和减少介于电极和该相变化材料间的结面积，使得较高的电流密度可以通过较小绝对电流值经由该相变化材料元件来达成。
此领域发展的一种方向是致力使用微量的可编程电阻材料，特别是用来填充微小孔洞。致力于此等微小孔洞的专利包括：于1997年11月11日公告的美国专利第5,687,112号“Multibit Single Cell Memory ElementHaving Tapered Contact”、发明人为Ovshinky；于1998年8月4日公告的美国专利第5,789,277号“Method of Making Chalogenide[sic]MemoryDevice”、发明人为Zahorik等；于2000年11月21日公告的美国专利第6,150,253号“Controllable Ovonic Phase-Change Semiconductor MemoryDevice and Methods of Fabricating the Same”、发明人为Doan等。
在相变化存储器中，是通过施加电流而致使相变化材料在非晶态与结晶态之间切换而储存数据。电流会加热此材料并致使在各状态之间转换。从非晶态转变至结晶态一般是一低电流步骤。从结晶态转变至非晶态(以下指称为复位(reset))一般是一高电流步骤。而我们希望减少被用于导致相变化材料的转变从该结晶状态至非晶状态的复位电流的大小。复位所需要的复位电流幅度可以通过将存储单元中的主动相变化材料元件的尺寸减少而降低。相变化存储装置的问题之一在于，复位操作所需要的电流幅度，会随着相变化材料中需要进行相变化的体积大小而改变。因此，使用标准集成电路工艺所制造的单元，将会受到工艺设备的最小特征尺寸所限制。因此，必须研发可提供亚光刻尺寸的技术以制造存储单元，然而其会在大尺寸高密度存储装置中，造成缺少均匀性与可靠性。
一种用以在相变化单元中控制主动区域尺寸的方式，是设计非常小的电极以将电流传送至一相变化材料体中。此微小电极结构将会在相变化材料的类似伞状小区域中，亦即接触部位，诱发相变化。请参照2002/8/22公告的美国专利6,429,064号“Reduced Contact Areas of SidewallConductor”、发明人为Wicker；2002/10/8公告的美国专利6,462,353“Methodfor Fabricating a Small Area of Contact Between Electrodes”、发明人为Gilgen；2002/12/31发证的美国专利6,501,111号“Three-Dimensional(3D)Programmable Device”、发明人为Lowrey；以及2003/7/1公告的美国专利6,563,156号“Memory Elements and Methods for Making same”、发明人为Harshfield。
因此必须提出一种利用可靠及可重复工艺所生成的具有小主动区域尺寸的可编程电阻材料的装置结构及其制法。
发明内容
有鉴于此，本发明所公开的存储单元第一例包含一底电极层，其包含一底电极及一存储单元层于该底电极层之上。该存储单元层包含一第一介电层于该底电极层之上及一第二介电层于该第一介电层之上。该存储单元层也包含一顶电极于该第二介电层之上，该顶电极与该底电极分离。该多个介电层定义一介层孔，该介层孔具有一第一部分由该第一介电层及该底电极所限定，及一第二部分由该第二介电层及该顶电极所限定。该第一部分小于该第二部分且大致上置于该第二部分的中央之下。一存储元件于该介层孔内，包含一存储材料可通过施加能量而在电性状态间切换。该存储元件与该顶电极及该底电极电性连接。在某些实施例中，该介层孔的该第一部分包含一狭隘部分而该介层孔的该第二部分包含一放大部分，该狭隘部分导致能量通过该存储元件时会集中于该狭隘部分。在某些实施例中，该狭隘部分可以具有一宽度，其小于用来形成该介层孔的该放大部分所用的一光刻工艺最小特征尺寸。
本发明所公开的存储装置第二例，包含一存储元件阵列具有底表面，以及一底电极阵列，具有顶表面与该多个存储元件各自的底表面连接。顶电极与该存储元件阵列中的该多个存储元件连接。一分隔层位于一绝缘层与该底电极之间，而该绝缘层位于该分隔层与该顶电极之间。以及该多个存储元件包含存储元件第一部份及存储元件第二部份分别位于该分隔层与该绝缘层之内。在某些实施例中，该存储元件第一部份及存储元件第二部份是自动对准的。在某些实施例中，该多个底电极的该顶表面具有顶表面区域远大于各自存储元件的该底表面的底表面区域。
此处所描述的一种制造一存储单元阵列的方法，包含形成一底电极阵列，形成一分隔层于该底电极阵列之上，一隔离层于该分隔层之上及一牺牲层于该隔离层之上。此方法包含形成一开口阵列于该底电极阵列上方，并延伸进入该分隔层之中。形成刻蚀掩模于该开口阵列之中，及使用该刻蚀掩模刻蚀通过该分隔层，因此裸露出对应该底电极的上表面。然后除去该刻蚀掩模以定义介层孔阵列于该分隔层之内，该多个介层孔具有狭隘部分延伸至对应该底电极的该多个上表面，且具有放大部分于该狭隘部分之上。然后形成存储元件于该多个介层孔之内，该存储元件具有存储元件第一部份于该狭隘部分之内及具有存储元件第二部份于该放大部分之内，该存储元件包含存储材料。形成顶电极于该存储元件之上。
此处所描述的存储单元导致于介层孔限缩部份内的主动区域可以具是非常小的，如此也可以大幅地降低复位所需的电流大小。介层孔的限缩部份具有一宽度，其小于用来形成此存储单元的一工艺，通常是光刻工艺的最小特征尺寸。此小的限缩部份可以集中电流于靠近底电极的存储元件区域中，如此可以降低于主动区域内诱发相变化所需的电流大小。
此处所描述的工艺导致介层孔限缩部份的变异是与介层孔放大部份的变异无关，且可以控制的远小于介层孔放大部份的变异。如此导致存储元件第一部分的宽度变异远小于存储元件第二部分的宽度变异。此存储元件第一部分的较小宽度变异改善了存储单元阵列操作的均匀性。
本发明的其它特征、目的和优点，会参考图式、发明详细说明及权利要求范围来描述。
附图说明
图1为依据本发明的一集成电路装置的区块示意图。
图2是如图1的一代表性存储阵列的部分示意图。
图3是根据本发明所制造的一范例存储单元的简单剖面示意图。
图4至图12是图3所示的存储单元的工艺步骤序列示意图。
【主要元件符号说明】
10：集成电路
12：存储阵列
14：字线译码器/驱动器
16：字线
18：位线译码器
20：位线
22：总线
24：感应放大器以及数据输入结构
26：数据总线
28：数据输入线
30：其它电路
32：数据输出线
34：控制器
36：偏压调整供应电压
38、40、42、44：存取晶体管
46、48、50、52：相变化元件
54：源极线
55：源极线终端
56、58：字线
60、62：位线
64：存储单元
66：底电极层
68：存储单元层
70：顶表面
72：介电填充层
74：底电极
76：存储元件
78：第一介电层
79：分隔层
80：第二介电层
82：介层孔
84：顶电极
86：限缩部份
88：放大部份
90：电性状态改变区域
92：隔离层
94：牺牲层
98：开口
99：宽度
102：上方开口区段
104：下方开口区段
106：悬凸区域
107：悬凸尺寸
108：上方开口宽度
110：下方开口宽度
112：填充材料
114：孔洞
116：孔洞宽度
120：开口尺寸
122：刻蚀掩模
具体实施方式
以下的发明说明将参照至特定结构实施例与方法。可以理解的是，本发明的范畴并非限制于特定所公开的实施例，且本发明可利用其它特征、元件、方法与实施例进行实施。较佳实施例被描述以了解本发明，而非用以限制本发明的范畴，本发明的范畴是以权利要求范围定义的。熟习该项技艺者可以根据后续的叙述而了解本发明的均等变化。在各实施例中的类似元件将以类似标号进行指定。
图1显示应用本发明的集成电路10的简易方块示意图。该集成电路10包含一存储阵列12其使用相变化存储单元(未示)于一半导体衬底之上，其后会详加描述。一字线译码器14电性连接至许多的字线16。一位线译码器18电性连接至许多的位线20，以读取和写入存储器阵列12中相变化存储单元(未示)的数据。地址经由总线22提供给字线译码器及驱动器14和位线译码器18。在区块24中，感应放大器和数据输入结构，经由数据总线26连接至位线译码器18。数据是经由该数据输入线28，从该集成电路10的输入/输出端，或从其它内部或外部的数据来源，至在区块24中的数据输入结构。其它电路30是被包含于该集成电路10中，例如一通用目的处理器或特殊目的应用电路，或是一模块的组合，提供由阵列12所支持的单芯片系统功能。数据是经由该数据输出线32，从在区块24中的感应放大器，至集成电路10的输入/输出端，或至其它集成电路10内部或外部数据目的地。
在此范例所实施的一控制电路34，使用偏压调整状态机构控制偏压调整供应电压36的应用，例如读取，编程，擦除，擦除验证，以及编程验证电压。该控制器34可以使用业界所熟知的技术，如特殊目的逻辑电路来实施。在另一实施例中，该控制器34包含一通用目的处理器，其可以实施在相同集成电路上，其执行一计算机程序以控制该装置的操作。在另一实施例中，特殊目的逻辑电路和一通用目的处理器的组合可以被用来实施该控制器34。
如图2所示，阵列12中的每个存储单元包括了一个存取晶体管(或其它存取装置，例如二极管)、以及相变化元件，其中四个存取晶体管在图中是以标号38、40、42、44显示的，而四个相变化元件在图中是以标号46、48、50、52显示的。每个存取晶体管38、40、42、44的源极共同连接至一源极线54，源极线54是在一源极线终端55结束。在另一实施例中，这些存取元件的源极线并未电性连接，而是可独立控制的。多条字线16包括字线56与58是沿着第一方向平行地延伸。字线56、58与字线译码器14进行电性交换信息。存取晶体管38、42的栅极是连接至一共同字线，例如字线56，而存取晶体管40、44的栅极是共同连接至字线58。多条位线20包括位线60、62是沿着第二方向平行地延伸，且连接到相变化元件，如相变化元件46、48的一端。特别地，相变化元件46是连接于存取晶体管38的漏极与位线60之间，而相变化元件48是连接于存取晶体管40的漏极与位线60之间。相似地，相变化元件50是连接于存取晶体管42的漏极与位线62之间，而相变化元件52是连接于存取晶体管44与位线62之间。需要注意的是，在图中为了方便起见，仅绘示四个存储单元，在实务中，阵列12可包括上千个至上百万个此种存储单元。同时，亦可使用其它阵列结构，例如将相变化存储元件连接到存取晶体管的源极。
图3描述根据本发明的一存储单元64的范例。此存储单元64包含一底电极层66及一存储单元层68于该底电极层66之上。底电极层66具有一顶表面70，且包含一介电填充层72，通常是二氧化硅，及底电极74，通常是氮化钛或是钨，于此介电填充层72内且延伸至顶表面70。此底电极74在顶表面70的部分可以是一电性导体材料例如氮化钛、氮化钨、TiAlN或氮化钽，以提供存储单元层68的存储元件76的增强连接特性。存储元件76包含一个存储材料可通过施加能量而在电性状态之间转换。此存储材料通常是一相变化材料，例如GST，会在以下详加描述。
存储单元层68包括一第一介电层(一第一分隔层)78于一表面70之上，一第二介电层(一第二分隔层)80于第一介电层78之上，其中第一介电层78和第二介电层80定义一介层孔82，如图10所示，来包覆存储元件76。存储单元层68也包含一顶电极84。第一介电层78是与第二介电层80不同的材料且作为一刻蚀停止层，会在以下详加描述。在一范例中，第一介电层78是氮化硅而第二介电层80是二氧化硅。顶电极84最好是一电性导体材料例如氮化钛，选取以提供存储单元层68的存储元件76的增强连接特性；其它顶电极84的合适材料包括氮化钨、TiAlN或氮化钽。
介层孔82包括一第一限缩部份86置于一第二放大部份88的中央，而第一限缩部份86由介电层78所环绕。如此会产生一电性状态改变区域90于第一限缩部份86之内。当存储元件76包含一相变化材料，区域90作为存储元件76的一相变化转换区域。此底电极74的顶表面具有一表面区域，其远大于存储元件76部分的底表面区域形成于介层孔82的第一限缩部份86，其与底电极74连接。
图4至图12为根据本发明存储单元装置64的一例的工艺步骤示意图。可以理解的是，图4至图12所示的工艺步骤可以用来形成一存储单元64阵列安排成沿着行与列，举例而言，像是图2所示的阵列。
在图4中，显示具有四层材料形成于此底电极层66顶表面70之上。特别是，一分隔层79形成于此底电极74之上，此分隔层79包含第一分隔层78与第二分隔层80。一隔离层92形成于此分隔层79之上，而一牺牲层94形成于此隔离层92之上。在此例示实施例中，第一分隔层78包含氮化硅，第二分隔层80包含二氧化硅，而隔离层92包含多晶硅或非晶硅，且牺牲层包含氮化硅。底电极74延伸通过介电层72至一合适的隔离装置，通常是一晶体管型态或是二极管型态隔离装置。
在图4的例示实施例中，此分隔层79包含两层。替代地，分隔层79包含单一层。
之后，一开口98形成于底电极74之上，此开口延伸进入此分隔层79而裸露此第一分隔层78，导致如图5所示的结构。在此例示实施例中，此开口通过一刻蚀工艺形成，且第一分隔层78作为刻蚀停止层。此开口98的宽度99最好是与一用来形成此开口的工艺最小特征尺寸相等，通常是光刻工艺。举例而言，此宽度99可以是大约90至110纳米。
图6显示此工艺下一步骤的剖面示意图，其中开口98会被进行选择性的侧削刻蚀工艺以除去一部份的隔离层92，然而保留牺牲层94和分隔层79仍附着。在隔离层92包含硅的实施例中，此选择性刻蚀可以使用稀释的氢氧化钾溶液以缓慢地除去硅。此选择性刻蚀工艺可以在牺牲层94中形成悬凸部份106，其悬凸尺寸107可以被精确地控制，且不会受到开口98宽度99变异的严重影响。因此，此悬凸尺寸107可以在阵列中不同之处是十分均匀的。在选择性刻蚀之后，此开口98则会包含一上方开口段102于牺牲层94之内以及一下方开口段104于隔离层92之内，此下方开口段104具有一宽度110其大于此上方开口段102的宽度108。
在图6工艺的替代实施例中，此牺牲层94包含一材料可以选择性的扩展以形成悬凸。
之后，一顺形填充材料112形成于图6所示的结构之上，而构成图7中所示的结构，其具有自动对准孔洞114于开口98的下方开口段104之中。此填充材料112是使用一工艺可以大致相同的速率在开口98的上方区段及下方区段侧壁长出此材料，导致在填充内部时会在开口98上方封闭完成前形成一孔洞114。在此例示的实施例中，此填充材料112包含非晶硅且使用化学气相沉积所生成。其它材料也可以被选取作为填充材料112，只要其刻蚀化学性以及具有于高深宽比的介层孔内长出顺形层的能力。此外，其它工艺，例如原子层沉积、物理气相沉积、低压化学气相沉积(LPCVD)或是高密度等离子体化学气相沉积(HDPCVD)可以视所使用材料及几何形状被用来沉积此填充材料112。
此填充材料112的沉积会在开口98的下方开口段104内产生一自动对准孔洞114。此孔洞114具有一宽度116，其在阵列中不同孔洞之处的变异远小于开口98宽度108、110的变异。这是因为此填充材料112沉积在两个具有不同宽度的开口98时，会导致更多的填充材料112会生成于具有较大宽度的开口98侧壁上。此孔洞114的宽度116因此主要是由悬凸尺寸107所控制，且会根据开口98上方区段和下方区段的沉积速率而改变，而与形成此开口98的光刻工艺无关。
之后，此填充材料112使用非等向性刻蚀工艺以裸露出第一分隔层78，且形成包含填充材料112的刻蚀掩模122，构成图8中所示的结构。此刻蚀掩模122具有一开口尺寸120，其是大致由孔洞114的宽度116所决定。
之后，第一分隔层78使用刻蚀掩模122进行刻蚀，因此裸露出底电极74的顶表面以及形成一介层孔的限缩部份86于第一分隔层78内，构成图9中所示的结构。如图9中所示，此刻蚀亦会除去牺牲层94。此限缩部份86具有一宽度87是由刻蚀掩模122的开口尺寸120所决定，因此度87是由孔洞114的宽度116所决定。如之前所述，此孔洞114在存储单元阵列中不同之处的变异主要是由悬凸106(见图6)所控制，而阵列中第二分隔层80的宽度99其具有宽度变异是由形成此开口98的工艺所决定，通常是一光刻工艺。因此，第一分隔层78内开口的宽度变化在一阵列中不同之处远小于第二分隔层80内开口的宽度变化。因此，之后所形成的存储元件(如图11中标号76)会具有一第一部分于第一分隔层78中，其宽度变化在一阵列中不同之处远小于形成在第二分隔层80的一第二部分的宽度变化。特别是，对一阵列中至少两个存储单元而言，存储元件第一部分的个别直径的差值小于存储元件第二部分个别直径的差值。
此刻蚀掩模122及隔离层92然后被除去以形成一介层孔82于分隔层79内，构成如图10所示的结构。此介层孔82具有一限缩部份86于第一分隔层78内，及一放大部份88于第二分隔层80内。在实施例中，其中刻蚀掩模122及隔离层92包含硅，刻蚀可以使用稀释的氢氧化钾溶液以除去刻蚀掩模122及隔离层92。
一存储材料沉积于介层孔82内，然后可以使用如化学机械抛光以平坦化，构成如图11所示的结构而具有存储元件76。此存储元件76具有一第一部份于介层孔82内的限缩部份86，及具有一第二部份于介层孔82内的放大部份88。
之后，顶电极84被形成于存储元件76之上且与一位线连接。替代地，此顶电极84可以包含一位线的一部分。
本发明某些实施例的优点之一为于限缩部份86内的存储元件第一部份可以具有一个非常小的宽度，且可以形成于一非常薄的第一分隔层78之中。如此导致介层孔82限缩部份86内的存储材料体积可以非常小。如此也可以大幅地降低诱发相变化所需的电流大小。另一个优点是介层孔82，特别是限缩部份86，可以注入相变化材料以产生存储元件76，而不会在刻蚀相变化材料以产生次光刻尺寸或其它缩减尺寸于相变化区域时，伤害到侧壁部分的相变化材料。
本发明的优点可以进一步与现有工艺及装置做比较而理解。传统存储单元工艺中注入存储材料的介层孔的直径通常在一阵列中不同之处会有5％的变异率。因此，若将一阵列分割成子区域，举例而言，四个子区域，且从每一个子区域取出一代表性存储单元，此代表性存储单元介层孔的直径的变异大约是5％，或者是对一典型最小光刻特征尺寸为90纳米而言的介层孔，大约是4.5纳米。而根据本发明，限缩部份86的平均宽度或直径87以及其生成的柱状相变化材料于限缩部份86之中，是由悬凸106以及用来形成孔洞114的沉积工艺的顺形程度所决定。此沉积工艺的顺形程度是由定义开口98，包含其悬凸106部份的侧壁沉积速率的均匀程度来特征化；此沉积工艺也会补偿开口98直径的变异。对其上所描述的工艺，此介层孔82限缩部份86的直径，通常是40纳米，通常也是具有大约是5％的变异，所以此变异并不会大于约2纳米，远小于传统工艺及装置中4.5纳米的变异。
介电材料可以包含一电性绝缘材料其包括一或多个元素选自于由硅，钛，铝，钽，氮，氧，碳所组成的群组。在较佳装置的实施例中，介电材料具有一较低的导热率，低于0.014J/cm×K×sec。在其它较佳实施例中，当存储元件76是相变化材料时，此绝热介电材料层78的导热率可以低于非晶态的相变化材料，或就包含GST的相变化材料而言，低于大约0.003J/cm×K×sec。绝热材料的代表包含由Si、C、O、F、与H等元素所选出的一组合。举例而言，可作为绝热材料者包括SiO2、SiCOH、聚亚酰胺(polyimide)、聚酰胺(polyamide)、以及氟碳聚合物。至于其它可作为绝热材料范例则为氟化SiO2、硅酸盐、芳香醚、聚对二甲苯(parylene)、聚合氟化物、非晶质氟化碳、钻石结构碳、多孔二氧化硅、中孔二氧化硅(mesoporous silica)、多孔硅酸盐、多孔聚亚酰胺、与多孔芳香醚。在其它实施例中，绝热结构包含以气体填充的空孔作为相变化元件边墙的内衬，或者以使之接近相变化元件的一侧。介电材料的单层结构或多层结构组合，均可提供绝热和电性绝缘功能。
一可编程电阻型态的存储材料，例如一相变化材料，其有用特性为包括材料具有一可编程的电阻值，最好是可逆方式，例如具有至少两个固态相其可以由电流而可逆地诱发。此至少两个固态相包括一非晶相及一结晶相。然而，在操作中，此可编程电阻材料或许不会完全转换成一非晶相或是一结晶相。中间相或是混合相或许可以具有可检测的材料特性。此两个固态相应该通常为双稳定的(bistable)且具有不同的电性特性。此可编程电阻材料可以是一硫属化物。一硫属化物材料可以包括GST。于此公开者，相变化或是其它存储材料通常是指GST，但亦可采用其它种类的相变化材料。此处公开一种可作为存储装置的材料为Ge2Sb2Te5。
此处所描述的存储单元64可以使用标准的光刻及薄膜沉积技术等简易地制成，而不需要特别的步骤来形成次光刻图案，就可以达到在编程时真正产生阻值变化区域的非常小尺寸。在本发明的实施例中，此存储材料可以是可编程电阻材料，通常是一相变化材料，例如为Ge2Sb2Te5或是其它在以下所描述的材料。此存储单元64中产生相变化的区域90十分小；且对应地，相变化所需要的电流大小也是十分小。
存储单元64的实施例包含相变化为基础的存储器材料，包含硫属化物为基础的材料以及其它材料，最为存储元件76。硫族元素(Chalcogens)包含任何四个元素的一氧(oxygen，O)，硫(sulfur，S)，硒(selenium，Se)，以及碲(tellurium，Te)，形成周期表的VI族的部分。硫属化物包含一硫族元素与一更为正电性的元素或自由基的化合物。硫属化物合金包含硫属化物与其它材料如过渡金属的结合。一硫属化物合金通常包含一或多个选自元素周期表IV族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化物合金包含组合一或多个锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，一大范围的合金合成物是可行的。该合成物可以表式为TeaGebSb100-(a+b)。一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度是远低于70％，典型地是低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度是高于约5％，且其在材料中的平均范围是从最低8％至最高30％，一般是低于50％。最佳地，锗的浓度范围是介于8％至40％。在此合成物中所剩下的主要组成元素为锑。上述百分比是原子百分比，其为所有组成元素加总为100％。(Ovshinsky‘112专利，栏10-11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(NoboruYamada，“Potential of Ge-Sb-Te Phase-change Optical Disks forHigh-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，一过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其具有可编程的电阻特性。有用的存储材料的特殊范例，是如Ovshinsky‘112专利中栏11-13所述，其范例在此被列入参考。
在某些实施例中，可在硫属化物及其它相变化材料中掺杂物质以改善使用掺杂硫属化物作为存储元件的导电性、转换温度、熔化温度及其它等性质。代表性的掺杂物质为：氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、与氧化钛。可参见美国专利第6,800,504号与美国专利申请US 2005/0029502号。
相变化材料可于一第一结构态与第二结构态之间切换，其中第一结构态是指此材料大体上为非晶固相，而第二结构态是指此材料大体上为结晶固相。这些合金系至少为双稳定的(bistable)。此词汇「非晶」是用以指称一相对较无次序的结构，其较之一单晶更无次序性，而带有可检测的特征如比结晶态更高的电阻值。此词汇「结晶」是用以指称一相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特性中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化材料可利用电脉冲由一相态改变至另一相态。就过去的观察，得知时间较短、振幅较大的脉冲，在此称为一复位脉冲，较倾向将相变化材料转为通常的非晶态；而时间长、振幅较低的脉冲，在此称为一编程脉冲，则易将相变化材料转为通常的结晶态。时间短且振幅高的脉冲，能量较高，足以破坏结晶态的键能，同时缩短时间可防止原子重新排列为结晶态。无须大量实验，即可获得适当的脉冲参数，以应用于特定的相变化材料与装置结构。
以下为四种电阻存储材料的简短摘要。
1.硫属化物材料：
GexSbyTez，
x∶y∶z＝2∶2∶5，
或其它成分为x：0～5；y：0～5；z：0～10。
以氮、硅、钛或其它元素掺杂的GeSbTe亦可被使用。
形成方法：利用PVD溅射或磁电管(magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气等以及硫属化物，在压力为1mTorr至100mTorr。此沉积步骤一般是于室温下进行。一长宽比为1～5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。
硫属化物材料的厚度是随着单元结构的设计而定。一般而言，硫属化物的厚度大于8纳米者可以具有相变化特性，使得此材料展现至少双稳定的电阻态。可预期某些材料亦合适于更薄的厚度。
2.超巨磁阻(CMR)材料，
PrxCayMnO3，
x∶y＝0.5∶0.5，
或其它成分为x：0～1；y：0～1。
包括有锰氧化物的超巨磁阻材料亦可被使用。
形成方法：利用PVD溅射或磁电管溅射方式，其反应气体为氩气、氮气、氧气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤的温度可介于室温至600℃，视后处理条件而定。一长宽比为1～5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。可施加数十高斯(Gauss)至1特司拉(tesla，10,000高斯)之间的磁场，以改良其磁结晶态。
可以选择性地在真空中、氮气环境中、或氧气/氮气混合环境进行一沉积后退火处理，以改良超巨磁阻材料的结晶态。此退火处理的温度典型地是介于400℃至600℃，而退火时间则少于2小时。
超巨磁阻材料的厚度是随着存储单元结构的设计而定。厚度介于10nm至200nm的超巨磁阻材料，可被用作为核心材料。
一YBCO(YBACuO3，一种高温超导体材料)缓冲层是通常被用以改良超巨磁阻材料的结晶态。此YBCO的沉积是在沉积超巨磁阻材料的前进行。YBCO的厚度是介于30nm至200nm。
3.双元素化合物，
NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等，
其中x∶y＝0.5∶0.5，
或其它成分为x：0～1；y：0～1。
形成方法：
1.利用PVD溅射或磁电管溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr，其标靶金属氧化物是如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此沉积步骤一般是于室温下进行。一长宽比为1～5的准直器可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器亦是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行一沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地是介于400℃至600℃，而退火时间则少于2小时。
2.利用PVD溅射或磁电管溅射方式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其标靶金属氧化物是如Ni、Ti、Al、W、Zn、Zr、Cu等。此沉积步骤一般是于室温下进行。一长宽比为1～5的准直器可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器亦是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行一沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地是介于400℃至600℃，而退火时间则少于2小时。
3.氧化：使用一高温氧化系统(例如一高温炉管或一快速热处理(RTP)系统)进行氧化。此温度是介于200℃至700℃、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法是等离子体氧化。一无线射频或直流电压源等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间是从数秒钟至数分钟。氧化温度是从室温至约300℃，视等离子体氧化的程度而定。
4.聚合物材料，
掺杂有铜、碳六十、银等的TCNQ，
或PCBM-TCNQ混合聚合物。
形成方法：
1.蒸镀：利用热蒸发、电子束蒸发、或原子束外延系统(MBE)进行蒸发。一固态TCNQ以及掺杂物颗粒是在一单独室内进行共蒸发。此固态TCNQ以及掺杂物颗粒被置于一钨船或一钽船或一陶瓷船中。接着施加一大电流或电子束，以熔化反应物，使得这些材料混合并沉积于晶圆之上。此处并未使用反应性化学物质或气体。此沉积作用是于压力为10-4Torr至10-10Torr下进行。晶圆温度是介于室温至200℃。
可以选择性地在真空中或氮气环境中进行一沉积后退火处理，以改良聚合物材料的成分分布。此退火处理的温度典型地是介于室温至300℃之间，而退火时间则少于1小时。
2.旋转涂布：使用一旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，此晶圆被静置(典型地是在室温下，或低于200℃的温度)一足够时间以利固态的形成。此静置时间可介于数分钟至数天，视温度以及形成条件而定。
对于制造、元件材料、使用及操作相变化随机存取存储装置的额外信息，请参阅2005年6月17日所申请，以”Thin Film Fuse Phase Change RamAnd Manufacturing Method”为题的美国专利申请号第11/155,067号专利。
最好是底电极和顶电极74、84与存储元件76结的一部份或全部包含一电极材料，例如氮化钛或是选取其它与存储元件76的相变化材料兼容的另一种导体。可以作为栓塞结构及底电极和顶电极结构的导体型态可以包含铝和铝合金、氮化钛、氮化钽、氮化铝钛或氮化铝钽。其它合适的导体包含例如，一个以上选自下列群组的元素：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、氧和钌及其组合。氮化钛是较佳的，因为其与作为存储材料元件76的GST有良好的连接特性(如上所述)，其是半导体工艺中常用的材料，且在GST转换的高温(典型地介于600至700℃)下可提供良好的扩散势垒。
在此所使用的方位描述，以「上」、「下」、「左」、「右」描述并以各图式中个别的结构作为参照。而这些方向是帮助了解本发明的用而非限制本发明。
本发明的公开是通过参照以上所描述的最佳实施例和范例，可以了解的是，这些范例仅只是用于描述而非限制本发明。可以了解的是，熟知此技艺人士可以修改或组合本发明，其修改和组合仍将会落入本发明的精神以及权利要求范围之内。
任何在前文中提及的专利申请案以及印刷文本，均被列为本发明的参考。

Claims (7)

1.一种制造一存储单元阵列的方法，其特征在于，该方法包含：
形成一底电极阵列；
于该底电极阵列之上形成一分隔层，于该分隔层之上形成一隔离层及于该隔离层之上形成一牺牲层；其中该隔离层包含硅，该牺牲层包含氮化硅，该分隔层包含一氮化硅层及一二氧化硅层；
于该底电极阵列上方形成一开口阵列，并延伸进入该分隔层之中；
于该开口阵列之中形成刻蚀掩模；
使用该刻蚀掩模刻蚀通过该分隔层，因此裸露出对应的该底电极的上表面；
除去该刻蚀掩模以于该分隔层之内定义多个介层孔，该多个介层孔具有狭隘部分，该狭隘部分延伸至对应的该底电极的多个上表面，且该多个介层孔于该狭隘部分之上具有放大部分；
于该多个介层孔之内形成存储元件，该存储元件于该狭隘部分之内具有存储元件第一部份及于该放大部分之内具有存储元件第二部份，该存储元件包含存储材料；以及
于该存储元件之上形成顶电极。
2.根据权利要求1所述的方法，其特征在于：
形成一分隔层的步骤包含于该底电极阵列之上形成一第一分隔层及于该第一分隔层之上形成一第二分隔层；
该开口阵列延伸通过该第二分隔层；以及
该多个介层孔于该第一分隔层之中具有该狭隘部分，且于该第二分隔层之中具有该放大部分。
3.根据权利要求2所述的方法，其特征在于，该第一分隔层是在形成该开口阵列的步骤中作为刻蚀停止层之用。
4.根据权利要求1所述的方法，其特征在于：
形成一开口阵列的步骤包含于该隔离层之中形成下方开口区段及于该牺牲层之中形成上方开口区段，该下方开口区段具有宽度大于对应的上方开口区段的宽度；以及
形成刻蚀掩模的步骤包含：
利用一导致于多个开口的下方开口区段中形成孔洞的工艺，于该开口阵列沉积一填充材料；以及
非均向性刻蚀该填充材料以打开该孔洞及裸露该分隔层，因此于该多个开口内形成包含填充材料的刻蚀掩模。
5.根据权利要求4所述的方法，其特征在于，该孔洞具有由该介层孔的该上方开口区段与下方开口区段宽度差距所决定的宽度。
6.根据权利要求1所述的方法，其特征在于：
刻蚀通过该分隔层的步骤包含除去该牺牲层；以及
除去该刻蚀掩模的步骤包含除去该隔离层。
7.根据权利要求1所述的方法，其特征在于，于该多个介层孔之内形成存储元件包含：
将该存储材料注入该多个介层孔之内；以及
平坦化该多个介层孔之内的该存储材料。
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