CN100563020C - 有金属氧化物的多阶电阻随机存取存储结构及其制造方法 - Google Patents

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Abstract

一种有金属氧化物的多阶电阻随机存取存储结构及其制造方法，此结构包括多个可编程电阻随机存取存储单元，每一可编程电阻随机存取存储单元包括多个存储构件，以在每一存储单元中进行多位存储。此双稳态电阻随机存取存储器包括第一电阻随机存取构件，其经过内连接金属衬底与金属氧化物长条而连接至第二电阻随机存取构件。第一电阻随机存取构件具有第一电阻值Ra，其由第一电阻随机存取构件的厚度所决定，取决于第一电阻随机存取构件的沉积步骤。第二电阻随机存取构件具有第二电阻值Rb，其由第二电阻随机存取构件的厚度所决定，取决于第二电阻随机存取构件的沉积步骤。

Description

有金属氧化物的多阶电阻随机存取存储结构及其制造方法
技术领域
本发明涉及采用可编程电阻存储材料的高密度存储装置，包含采用金属氧化物的材料以及其它材料，同时也涉及制造这种装置的方法。
背景技术
以相变化为基础的存储材料被广泛地运用于读写光碟片中。这些材料包括有至少两种固态相，包括如大部分为非晶态的固态相，以及大体上为结晶态的固态相。激光脉冲用于读写光碟片中，以在两种相中切换，并读取这种材料在相变化之后的光学性质。
如硫属化物及类似材料的这种相变化存储材料，可通过施加其强度适用于集成电路中的电流，而致使晶相变化。一般而言非晶态的特征其电阻高于结晶态，此电阻值可轻易测量得到而用以作为指示。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣，此电路可用于随机存取读写。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下称为重置(reset))一般为高电流步骤，其包括短暂的高电流密度脉冲以熔化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部分相变化结构得以维持在非晶态。理想状态下，致使相变化材料从结晶态转变至非晶态的重置电流强度应越低越好。欲降低重置所需的重置电流强度，可通过减低在存储器中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积而达成，因此可针对此相变化材料元件施加较小的绝对电流值而达成较高的电流密度。
此领域发展的一种方法致力于在集成电路结构上形成微小孔洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于这种微小孔洞的专利包括：于1997年11月11日公布的美国专利第5,687,112号”Multibit Single CellMemory Element Having Tapered Contact”、发明人为Ovshinky；于1998年8月4日公布的美国专利第5,789,277号”Method of Making Chalogenide[sic]MemoryDevice”、发明人为Zahorik等；于2000年11月21日公布的美国专利第6,150,253号”Controllable OvonicPhase-Change Semiconductor Memory Device and Methodsof Fabricating the Same”、发明人为Doan等。
以极小的尺度制造这些装置，同时又欲满足大规模生产存储器装置时所需求的严格工艺参数时，即会遭遇到问题。由于具有提高存储器容量的需求，因此产生强烈动机，以研发可在各存储层储存多个位的相变化存储器。
发明内容
双稳态电阻随机存取存储器(RRAM)适用于多阶单元存储集成电路。双稳态电阻随机存取存储器包含多个可编程电阻随机存取存储单元，其中各单元又包含多个电阻随机存取构件或区块，以供各存储单元执行(performing)多个位。此处所公开的技术，包含第一电阻随机存取构件，其经由内连接金属内衬(interconnect metal liners)与金属氧化物长条(metal oxide strips)连接至第二电阻随机存取构件。该第一电阻随机存取构件具有第一电阻值Ra，其由第一电阻随机存取构件所沉积的厚度决定。第二电阻随机存取存储构件具有第二电阻值Rb，其由第二电阻随机存取构件所沉积的厚度决定。电阻随机存取存储单元的总电阻为Rs，其数值由Rs＝(Ra+Rb)/2决定。电阻Ra与Rb为个别金属氧化物长条垂直测量厚度的函数，其以符号MLa或MLb代表；而个别金属氧化物长条的水平厚度，则以符号MLOXa或MLOXb代表。符号MLa亦约等同于第一可编程电阻随机存取存储构件的沉积厚度，符号MLb也约等同于第二可编程电阻随机存取存储构件的沉积厚度。若以数学形式表现，Ra≈MLOXa/MLa，Rb≈MLOXb/MLb，因此，若MLa越小而MLOXa越大，则电阻Ra值就会越大；相同地，若MLb越小而MLOXb越大，则电阻Rb值就会越大。总电阻Rs可由此调整，其中第一电阻随机存取构件MLa的沉积总量可以决定第一电阻随机存取构件的厚度，而第二电阻随机存取构件的沉积总量MLb可以决定第二电阻随机存取构件的厚度。
此外，金属内衬为第一电阻随机存取构件与第二电阻随机存取构件的内部连接，该内衬可采用金属氧化物。在此实施例中，总电阻Rs的计算方法为：Rs＝(Ra+Rb+Rc)/2，其中符号Rc代表金属氧化物的电阻值，而该金属氧化物连接第一电阻随机存取构件与第二电阻随机存取构件。
就第一可编程电阻随机存取存储层、第二可编程电阻随机存取存储层、或者额外可编程电阻随机存取存储层而言，适当的材料包括但不限于：金属氧化物、巨磁电阻材料(CMR)、三元氧化物、相变化材料、以及高分子材料。第一可编程电阻随机存取存储层的RRAM材料，可与第二可编程电阻随机存取存储层RRAM材料相同或互异。
一种制造双稳态随机存取存储器与多电阻随机存取存储构件的方法公开于此。沉积的步骤，包含沉积第一可编程电阻随机存取存储层、绝缘层、第二可编程电阻随机存取存储层、与覆盖层，其中，优选为沉积较薄的第一可编程电阻随机存取存储层与第二可编程电阻随机存取存储层。上述各层经由图案化，形成第一可编程电阻随机存取存储构件或部分、绝缘构件或部分、第二可编程电阻随机存取构件或部分、以及覆盖构件或部分。第一可编程电阻随机存取存储构件与第二可编程电阻随机存取存储构件氧化后，可形成金属氧化物长条，而金属氧化物长条位于第一可编程电阻随机存取存储构件与第二可编程电阻随机存取存储构件的边缘。若欲获得较高的Ra电阻，则需增加MLOXa的氧化时间；若欲增加Rb电阻，MLOXb的氧化时间则需延长。金属内衬的形成，是用提供金属氧化物长条的内部电连接，而这种金属氧化物长条分别位于第一可编程电阻随机存取构件与第二可编程电阻随机存取构件上。
广义地说，一种形成多阶单元电阻随机存取存储结构的方法，包含沉积第一可编程电阻存储构件，其具有厚度t1与电阻Ra，电阻Ra与第一可编程电阻随机存取存储构件的厚度t1正相关；在第一可编程电阻随机存取存储构件上形成绝缘构件；沉积第二可编程电阻存储构件，其具有厚度t2与电阻Rb，该电阻Rb与第二可编程电阻随机存取构件的厚度t2正相关；以及氧化第一可编程电阻存储构件以在第一可编程电阻存储构件的第一位置上形成第一金属氧化物长条，以及在第一可编程电阻的第二位置上形成第二金属氧化物长条，其中第一金属氧化物长条的垂直厚度为MLa而水平厚度为MLOXa。
本发明的优点，在于利用多电阻随机存取存储构件，增加双稳态电阻随机存取存储器的总密度。本发明同时为双稳态随机存取存储器的设计与制造，提供一种三方面的解决方案。
以下详细说明本发明的结构与方法。本发明说明书目的并非在于定义本发明。本发明由权利要求书所定义。本发明的所有实施例、特征、目的及优点等将可通过下列说明书及附图获得充分了解。
附图说明
图1是本发明的存储阵列示意图；
图2是依据本发明一种实施例的RRAM结构集成电路简化区块图；
图3是简化的工艺示意图，显示依据本发明的一种实施例，制造双稳态随机存取存储器的工艺中，沉积内电介质层或内金属电介质层、以及在内电介质层上沉积其它各层的参考步骤；
图4是表示下一步骤的简化示意图，举例而言，该第二步骤假设图3的参考步骤代表该第一步骤，其依据本发明利用光刻技术图案化该结构，以制造双稳态电阻随机存取存储器；
图5是制造双稳态电阻随机存取存储器的第三步骤示意图，其依据本发明，以氧化的方法形成金属线氧化物；
图6A是制造双稳态电阻随机存取存储器的第四步骤示意图，其依据本发明的第一实施例，沉积内连接金属线；
图6B是制造双稳态电阻随机存取存储器的第四步骤示意图，其依据本发明的第二实施例，沉积内连接金属线与侧壁隔离(spacer)；
图7是制造双稳态电阻随机存取存储器的第五步骤示意图，其是依据本发明沉积内金属电介质层与抛光工艺；
图8是制造双稳态电阻随机存取存储器的第六步骤示意图，其依据本发明去除覆盖部分以及形成侧壁隔离；
图9是制造双稳态电阻随机存取存储器的第七步骤示意图，其依据本发明沉积与图案化导电材料；
图10是依据本发明双稳态电阻随机存取存储器的工艺示意图，其具有一电流方向；
图11是依据本发明计算第二电阻随机存取存储构件电阻Rb的示意图；
图12是依据本发明的一种双稳态电阻随机存取存储器中的I-V曲线范例，其中电阻随机存取存储层的X轴代表电压，而Y轴则代表电流；
图13是依据本发明的一种双稳态电阻随机存取存储器中四个逻辑状态的数学关系，其中串联的两个电阻随机存取存储构件提供四个逻辑状态，同时在各存储单元中提供两个位；
图14是依据本发明的一种双稳态电阻随机存取存储器的简化等效电路示意图，由此可形成多个不同的逻辑状态；
图15是依据本发明的一种双稳态电阻随机存取存储器的编程流程示意图，其由逻辑态“00”编程为其它三种逻辑态“01”、“10”、“11”；
图16是依据本发明的一种双稳态电阻随机存取存储器的编程流程示意图，其由逻辑态“01”编程为其它三种逻辑态“00”、“10”、“11”；
图17依据本发明的一种双稳态电阻随机存取存储器的编程流程示意图，其由逻辑态“10”编程为其它三种逻辑态“00”、“01”、“11”；
图18依据本发明的一种双稳态电阻随机存取存储器的编程流程示意图，其由逻辑态“11”编程为其它三种逻辑态“00”、“01”、“10”。
具体实施方式
在此参照附图共同说明本发明结构的实施例与制造方法，应理解此说明并非旨在限制本发明于特定实施例，本发明仍可利用其它特征功能、元件、方法、与实施例完成。公知本领域技术人员可由下列实施例得知多种相等的变化。不同实施例中的相似元件将以类似的参考标记为代表。
请参照图1，其示出存储阵列100的示意图，其可如下所述而实施。在图1中，共同源极线128、字线123、以及字线124大致平行Y轴而排列。位线141与142大致平行X轴而排列。因此，在方块145中的Y轴解码器与字线驱动器，耦合到字线123、124。在方块146中的X轴解码器与一组感测放大器耦合到位线141与142。共同源极线128耦合到存取晶体管150、151、152、153的源极终端。存取晶体管150的栅极耦合到字线123。存取晶体管151的栅极耦合到字线124。存取晶体管152的栅极耦合到字线123。存取晶体管153的栅极耦合到字线124。存取晶体管150的漏极耦合到侧壁脚位(sidewall pin)存储单元135的底部电极构件132，此存储单元具有顶电极构件134。顶电极构件134耦合到位线141。从图中可见，共同源极线128被两列存储单元所共用，其中一列如图所示以Y轴方向排列。在其它实施例中，这些存取晶体管可被二极管、或其它结构所取代，这些结构可控制电流以在存储阵列中选定用以读取与写入数据。
如图2所示，其根据本发明一实施例，显示集成电路200的简化方块图。此集成电路275在半导体基板上包括存储阵列，其利用侧壁活性脚位双稳态随机存取存储单元而实施。列解码器261耦合到多个字线262，字线沿着存储阵列260中的各列而设置。行解码器263耦合到多个位线264，位线沿着存储阵列260中的行而设置，以从侧壁脚位存储单元中读取并编程数据。位址经由总线265而提供至行解码器263与列解码器261。在方块266中的感测放大器与数据输入结构，经由数据总线267而耦合到行解码器263。数据从集成电路275的输入/输出端口、或集成电路内部与外部的其它数据来源，而经由数据输入线271以将数据传输至方块266中的数据输入结构。在所示出的实施例中，其它电路274包括在此集成电路上，例如通用处理器或专用应用电路、或可提供单芯片系统功能的模块组合，其由薄膜保险丝双稳态电阻随机存取存储单元阵列所支援。数据从方块266中的感测放大器、经由数据输出线272、而传输至集成电路275的输入/输出端口或其它位于集成电路275内部或外部的数据目的地。
在此实施例中，控制器利用偏压设置状态机器269控制偏压设置，以提供电压268来进行诸如读取、编程、擦除、擦除验证、与编程验证电压。控制器可以采用公知的专用逻辑电路。其它实施例中，控制器包含通用处理器，其可能整合于同一集成电路上，而该集成电路执行电脑程序以控制装置的运作。在另一实施例中，控制器可采用专用逻辑电路与通用处理器。
图3为简化的工艺图，以简化结构300显示制造双稳态电阻随机存取存储器的参考步骤，其中包含沉积内电介质层(inter-layer dielectric，ILD)310或内金属电介质层(inter-metal dielectric，IMD)与内电介质层上的其它各层。适合作为内电介质层310的材料包含金属线插塞(metalline plug)、铜、或钨。第一金属线层ML-A(或第一可编程电阻随机存取层)320沉积于内电介质层310上。第一金属线层ML-A 320可采用铝、钨、钛、或镍。优选实施例中，第一金属线层ML-A的厚度应尽可能降低。依据本发明的一种实施例，第一金属线层ML-A 320的厚度范围约为50-100埃(Angstrom)。另一实施例中，第一金属线层ML-A 320的厚度为50埃以下。绝缘层330沉积于第一金属线层ML-A 320上。绝缘层330可选用的材料，例如有氧化物(OX)与氮化硅(SiN)。绝缘层330的厚度应尽可能降低。依据本发明的一种实施例，绝缘层330的厚度范围约为50-100埃(Angstrom)。另一实施例中，绝缘层330的厚度为50埃以下。第二金属线层ML-B(或第一可编程电阻随机存取层)340沉积于绝缘层330上。第二金属线层ML-B 340可采用铝、钨、钛、或镍。优选实施例中，第二金属线层ML-B的厚度应尽可能降低。依据本发明的一种实施例，第二金属线层ML-B 340的厚度范围约为50-100埃(Angstrom)。另一实施例中，第二金属线层ML-B 340的厚度为50埃以下。第二金属线层ML-B 340上沉积有覆盖层350，覆盖层350包含Ti、TiN、TiN/W/TiN、n+多晶硅、TiON、Ta、TaN、TaON、以及其它导电材料。
双稳态“RRAM”指以下列任一方法控制电阻值的等级：电压强度、电流强度、或电流极性。相变化存储器的相态控制由电压强度、电流强度、与脉冲时间决定。双稳态RRAM的电流极性不会影响双稳态RRAM的编程。
以下简短叙述四种适合作为RRAM电阻存储器的材料。第一种适合用于本发明实施方式中的存储材料为巨磁阻(CMR)材料，例如PrxCayMnO3，其中x∶y＝0.5∶0.5，或其它成分为x∶0～1；y∶0～1。包括有锰氧化物的巨磁阻材料亦可被使用。
用以形成巨磁阻材料的例示方法，利用PVD溅射或磁电管溅射方式，其反应气体为氩气、氮气、氧气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤的温度可介于室温至600℃，视后处理条件而定。长宽比为1～5的准直器(collimater)可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。可施加数十高斯(Gauss)至1特司拉(tesla，10,000高斯)之间的磁场，以改良其磁结晶态。
可以选择性地在真空中、氮气环境中、或氧气/氮气混合环境进行沉积后退火处理，以改良超巨磁阻材料的结晶态。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
巨磁阻材料的厚度随着存储单元结构的设计而定。厚度介于10nm至200nm的巨磁阻材料，可被用作为核心材料。YBCO(YBACuO3，一种高温超导体材料)缓冲层通常被用以改良巨磁阻材料的结晶态。此YBCO的沉积在沉积巨磁阻材料之前进行。YBCO的厚度介于30nm至200nm。
第三种存储材料为双元素化合物，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等，其中x∶y＝0.5∶0.5，或其它成分为x∶0～1；y∶0～1。用以形成此存储材料的例示方法，利用PVD溅射或磁电管溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr，其靶金属氧化物为如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。若有需要时，亦可同时合并使用直流偏压以及准直器。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
一种替代性的形成方法利用PVD溅射或磁电管溅射方式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其靶金属氧化物为如Ni、Ti、Al、W、Zn、Zr、Cu等。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。若有需要，亦可同时合并使用直流偏压以及准直器。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃，而退火时间则少于2小时。
另一种形成方法，使用高温氧化系统(例如高温炉管或快速热处理(RTP)系统)进行氧化。此温度介于200℃至700℃、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法为等离子体氧化。无线射频或直流电压源等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间从数秒钟至数分钟。氧化温度从室温至约300℃，视等离子体氧化的程度而定。
第三种存储材料为聚合物材料，例如掺杂有铜、碳六十、银等的TCNQ，或PCBM-TCNQ混合聚合物。一种形成方法利用热蒸发、电子束蒸发、或分子束外延系统(MBE)进行蒸发。固态TCNQ以及掺杂物丸在单独室内进行共蒸发。此固态TCNQ以及掺杂物丸置于钨舟或钽舟或陶瓷舟中。接着施加大电流或电子束，以熔化反应物，使得这些材料混合并沉积于晶圆上。此处并未使用反应性化学物质或气体。此沉积作用于压力为10-4Torr至10-10Torr下进行。晶圆温度介于室温至200℃。
可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良聚合物材料的成分分布。此退火处理的温度典型地介于室温至300℃之间，而退火时间则少于1小时。
另一种用以形成一层以聚合物为基础的存储材料的技术，使用旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，此晶圆静置(典型地在室温下，或低于200℃的温度)足够时间以利固态的形成。此静置时间可介于数分钟至数天，视温度以及形成条件而定。
第四种材料为硫属化物材料GexSbyTez，其中x∶y∶z＝2∶2∶5，其它组成为x∶0～5、y∶0～5、z∶0～10。GeSbTe另掺杂如N-、Si-、Ti-等元素或添加其它元素。
前述硫属化物制作方法的一种实施例，以物理气相沉积(PVD)溅射或磁控溅射法，采用Ar、N2、和/或He等作为反应气体，硫属化物压力为1mtorr～100mtorr。此沉积步骤通常在室温下完成。可采用深宽比1～5的准直仪，以增进填充效能。为增进填充的效能，常施加数十伏特至数百伏特的DC偏压。另一方面，亦可同时结合DC偏压与准直仪的使用。
有时需要于真空或N2环境中进行后沉积的退火处理，以提升硫属化物材料的结晶状态。退火温度的通常范围为100℃至400℃，退火时间则低于30分钟。硫属化物材料的厚度依据单元结构的设计有所不同。通常而言，硫属化物材料的厚度若高于8nm，则可具有相变化的特性，如此材料即有两种以上具有稳定电阻的相态。
双稳态RRAM(如图9所示)的实施例包含相变化存储材料，其中包含硫属化物与其它材料，可作为第一电阻随机存取存储层320与第二电阻随机存取存储层340。。硫属化物可能包含氧(O)、硫(S)、硒(Se)、碲(Te)等四种元素，为元素周期表第六族的一部分。硫属化物包含硫族元素的化合物，以及一种正电性较强的元素或化合物基(radical)；硫属化物合金则包含硫族元素与其它元素的组合，例如过渡金属。硫属化物合金通常包含一种以上的元素周期表第六族元素，例如锗(Ge)和锡(Sn)。通常，硫属化物合金中包含一种以上的锑(Sb)、镓(Ga)、铟(In)、与银(Ag)元素。文献中已有许多种类的相变化存储器材料，例如下列合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、以及Te/Ge/Sb/S。Ge/Sb/Te的合金家族中，许多合金组合均可作为相变化存储器材料，此类组合可特定为TeaGebSb100-(a+b)。已有研究人员指出，效能最优选的合金，其沉积材料中的Te平均浓度均低于70％，通常低于60％，而其范围多为23％至58％之间，最优选浓度又为48％至58％的Te。Ge的浓度则为5％以上，范围约为8％至30％之间，通常低于50％。最优选实施例中，Ge的浓度范围约为8％至40％。这一组成中，最后一项主要组成元素为Sb。上述百分比，指原子百分比，而总原子百分比100％即为组成元素的总和。(Ovshinsky’112 patent，columns 10-11)。另一研究人员所评估的特定合金包含Ge2Sb2Te5、GeSb2Te4、与GeSb4Te7(Noboru Tamada，“Potential of Ge-Sb-Te Phase-Change Optical Disks forHigh-Data-Rate-Recording”，SPIE v.3109，pp.28-37(1997))。就更为普遍的方面，过渡金属，例如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)，与上述元素的合金，均可能与Ge/Sb/Te组成相变化合金，并使其具备程序可编程电阻的性质。可作为存储器材料的特定范例，见于Ovshinsky’112 at column 11-13，此处提出上述文献做为参考。
相变化合金可在非晶固态相的第一结构，与通常为结晶固态相的第二结构之间来回转换，而这种转换进行于存储单元中的主动通道。这种合金至少具有两种稳定态。“非晶”指相较于单晶而言，较无固定晶向的结构，例如较结晶相具有更高的电阻率等特性。“结晶”则指相对于非晶结构而言，较有固定晶向的结构，例如较非晶相具有更低的电阻率等特性。通常而言，可在于完全非晶态与完全结晶态之间，利用电流变换相变化材料的相态。非晶态与结晶态转换所影响的其它材料性质，尚包括原子排列、自由电子密度、与活化能。这种材料可转换为两种相异的固态相，亦可转换为两种固态相的组合，故可在完整非晶相与完整结晶相之间，形成灰阶，材料的电性亦将随的转换。
相变化合金可利用电脉冲改变相态。就过去的观察，得知时间较短、振幅较大的脉冲，较倾向将相变化材料转为通常的非晶态。而时间长、振幅较低的脉冲，则易将相变化材料转为通常的结晶态。时间短且振幅高的脉冲，能量较高，足以破坏结晶态的键合，同时缩短时间可防止原子重新排列为结晶态。无须大量实验，即可获得适当的脉冲参数，以应用于特定的相变化合金。以下公开的内容中，相变化材料指GST，同时应理解为其它相变化材料亦可适用。另外Ge2Sb2Te5金属，为PCRAM元件制作材料的一种实施例。
本发明其它实施例中，还可采用他种可编程的电阻存储器材料，包括注入N2的GST、GexSby、或其它利用晶相变化决定电阻的；亦可采用PrxCayMn03、PrSrMnO、ZrOx、或其它以电脉冲改变电阻的材料，例如7，7，8，8-tetracyanoquinodimethane(TCNQ)、methanofullerene 6，、6-phenyl C61-butyric acid methyl ester(PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、TCNQ掺杂其它金属、或其它具有双重或多种稳定电阻状态，并可由电脉冲控制的高分子材料。
第一与第二电阻随机存取存储层320、340均由包含至少两种稳定态的电阻值的材料形成，称为电阻随机存取存储材料。以下将介绍几种已为RRAM制造采用的材料。
图4是下一步骤的简化示意图，举例而言，该第二步骤假设图3的参考步骤代表该第一步骤，其依据本发明利用光刻技术图案化该结构300，以制造双稳态电阻随机存取存储器。光刻图案后的蚀刻除去两端的覆盖层350、第二金属线层ML-B 340、绝缘层330与第一金属线层ML-B 310，以缩减第二金属线部分(或第二可编程电阻随机存取构件)ML-B440的上覆盖部分与绝缘部分(或绝缘构件)430，以及第一金属线部分(或第一可编程电阻随机存取构件)ML-A 420。柱体400由内电介质层310所形成，其中亦包含覆盖部分450、第二金属线部分ML-B 440、绝缘部分430、与第一金属线部分ML-A 420等多个部分。柱体400的范围介于50nm到500nm之间，其中优选实施例为100nm。ML-A层420由金属氧化物等导电材料所制成，其厚度范围约在50至1000埃之间，其中优选实施例为200埃。电介质层或绝缘层430的厚度范围约在100至1000埃之间，优选实施例为200埃。ML-B层440由金属氧化物等导电材料所制成，其厚度范围约在50至1000埃之间，优选实施例为200埃。覆盖层450可在CMP平坦化工艺中利用高度选择性的材料形成，其厚度范围约在500至2000埃之间，优选实施例为1000埃。
图5是制造双稳态电阻随机存取存储器的第三步骤示意图，其依据本发明，以氧化的方法形成金属线氧化物。第一金属线部分ML-A 420与第二金属线部分ML-B 440的氧化过程，会在第一金属线部分ML-A 420的第一与第二边缘上形成金属氧化物长条520a与520b，同时在第二金属线部分ML-B 440的第一与第二边缘上形成金属氧化物长条540a与540b，而其中第一边缘与第二边缘均相隔相当的间隙。金属氧化物长条520a与520b以及金属氧化物长条540a与540b的标准厚度在50至100埃之间。适当的氧化技术，包括采用等离子体氧化或炉内工艺，以氧化第一金属线部分ML-A420与第二金属线部分ML-B 440。
图6A是制造双稳态电阻随机存取存储器的第四步骤示意图，其依据本发明的一种实施例，沉积内连接金属内衬610、612。内连接金属内衬610、612个别沿覆盖层450、第二金属线部分ML-B 440、绝缘部分430与第一金属线部分ML-A 420的垂直边缘沉积。第一内连接金属内衬610为金属氧化物长条540a与金属氧化物长条520b提供电连结。图6B制造双稳态电阻随机存取存储器的第四步骤示意图，其依据本发明的另一实施例，沉积内连接金属内衬610、612与绝缘层620、622。诸如氧化物等绝缘材料沉积于内连接金属线610、612，而绝缘材料蚀刻后形成L型的侧壁隔离620。
图7是制造双稳态电阻随机存取存储器的第五步骤示意图，其为依据本发明沉积内金属电介质层与抛光工艺。内金属电介质层710沉积于侧壁隔离620与覆盖部分450上，内金属电介质层710的顶部表面720以化学机械研磨方式抛光平坦化。
图8是制造双稳态电阻随机存取存储器的第六步骤示意图，其依据本发明去除覆盖部分以及形成侧壁隔离。该材料显示，去除覆盖部分450后会形成空孔810。诸如氧化物等绝缘材料沉积至空孔810中，绝缘材料蚀刻之后形成氧化物线或氧化物侧壁隔离820、822。氧化物侧壁隔离820、822可供内连接内衬610、612作为绝缘之用，以防止其在稍后沉积导电材料时短路。氧化物侧壁隔离820、822的适当厚度约为200埃。
图9是制造双稳态电阻随机存取存储器900的第七步骤示意图，其依据本发明沉积与图案化导电材料910。导电材料910沉积于空孔810中，邻接氧化物侧壁隔离820、822，同时位于内金属电介质层710的顶部表面上。
图10是依据本发明双稳态电阻随机存取存储器的工艺示意图，其具有电流910的方向。在此图中，电流910流经导电材料1010进入第二金属线部分ML-B 440。当电流910进入第二金属线部分ML-B 440，电流910分为第一电流1011与第二电流1014，如箭头所示。电流的分散，由于绝缘部分430阻隔第二金属线部分ML-B 440与第一金属线部分ML-A420，故其中第一电流与第二电流的方向相反。第二金属线部分ML-B 440的电阻以符号Rb代表，总电阻则以符号Rs表示，其计算公式为：Rs＝Ra+Rb/2。第二金属线部分ML-B 440以第一部分与金属氧化物长条540a连接，其又连接至内连接金属内衬610。
本发明的其它实施例包含沉积内连接金属氧化物取内连接金属内衬610、612。在此实施例中，金属氧化物将纳入总电阻的计算，故总电阻值Rs＝(Ra+Rb+Rc)/2。
第一金属线部分ML-A 420的电阻以符号Ra代表。第一金属线部分ML-A 420以第一部分连接至金属氧化物长条520a，其又与内连接金属内衬610相连接。第一金属线部分ML-A 420以第二部分连接至金属氧化物长条520b，其又与内连接金属内衬相连接；第一部分与第二部分相隔。第一面(first side)的向下电流即如箭号1012所示，向下穿越金属氧化物长条520a以及第一金属线部分ML-A 420的第一面；第二面(second side)的向下电流即如箭号1015所示，向下穿越金属氧化物长条520b以及第一金属线部分ML-A 420的第二面，第一面与第二面分隔。
如上述，电流1010在第二金属部分ML-B 440分为第一电流部分1011与第二电流部分1014。第一电流部分1011向下流经内连接金属内衬610，如箭头方向1012所示，而第二电流部分1014向下流经内连接金属内衬612，如箭头1015所示。第一电流部分1011与第二电流部分1014在第一金属部分ML-A 420处汇聚，如箭头1013与1017个别所示；同时，汇聚的单一电流如箭头1018所示，离开第一金属部分ML-A 420进入内电介质层310。
图11是依据本发明计算第二电阻随机存取存储构件440电阻Rb的示意图。电阻Rb为参数MLb 1110与MLOXb 1120的函数，以数学式表为Rb＝MLOXb/MLb，其中参数MLb 1110代表第二金属部分440(或第二金属层340的大约厚度)的厚度，而参数MLOXb 1120代表金属氧化物540的厚度。MLb 1110的厚度影响电阻值Rb，若MLb 1110越小，则Rb值越大；MLOXb1120的厚度也影响Rb的电阻值，MLOXb 1120氧化的程度越高，则Rb值越大。总之，MLb 1110沉积厚度越小，而MLOXb1120氧化程度越高，则电阻值Rb的值越大。因此，电阻值Rb  由MLb 1110沉积厚度与MLOXb 1120的氧化程度控制。
图12是依据本发明的一种双稳态电阻随机存取存储器中的I-V曲线范例，其中电阻随机存取存储层的X轴代表电压，而Y轴则代表电流；
图13是依据本发明的一种双稳态电阻随机存取存储器900中四个逻辑状态的数学关系，其中串联的两个电阻随机存取存储构件提供四个逻辑状态，同时在各存储单元中提供两个位。电阻的关系，可用R，n，f三个参数表示，其中R代表存储构件的“重置”(RESET)电阻，n随电阻随机存取存储构件的特性变化，f则与电介质侧壁隔离厚度相关。换句话说，参数n与所选则材料的材料特性相关，参数f可由电介质侧壁隔离的厚度控制。在逻辑状态“0”1310时，双稳态电阻随机存取存储器900的总电阻约为(1+f)R；在逻辑状态“1”1320时，双电阻随机存取存储器900的总电阻约为(n+f)R；在逻辑状态“2”1330时，双电阻随机存取存储器900的总电阻约为(1+nf)R；在逻辑状态“3”1340时，双电阻随机存取存储器900的总电阻约为n(1+f)R。参数f依据电阻的改变而调整，由此能够提供窗口，充分供给双稳态电阻随机存取存储器900的2位运作。举例而言，上述2位运作窗口显示下列电阻：3R、12R、21R至30R。若参数n＝100，f＝2，则2位运作窗口将计为3R、102R、201R与300R。
图14是依据本发明的一种双稳态电阻随机存取存储器900的简化等效电路示意图，由此可形成多个不同的逻辑状态。图9的结构900可以图14的等效电路图表现。图14中，第一电阻随机存取层在第二电阻随机存取层顶部上，而非如图9所示，具有第一电阻随机存取部分420位于第二电阻随机存取部分440下。在此实施例中，说明两个电阻随机存取存储层、额外存储层、以及对应的可能位线电压。电路1400具有第一电阻R11410，代表第一可编程电阻随机存取存储器部分或构件420的电阻，同时具有第二电阻R21412，代表第二可编程电阻随机存取部分或构件，其通过与第一位线BL11440相关的第一位线电压Vb11420，以及与第二位线BL21442相关的第二位线电压Vb21430相互连接。第一位线电压Vb11420与第一电阻随机存取存储器R11410的顶部表面连接，同时第二位线电压Vb21430与第二可编程电阻随机存取存储构件1412的底部表面相连。这一实施例中，双稳态随机存取存储器900包含两个电阻随机存取存储层，其具有两个电压，与第一电阻随机存取构件420和第二电阻随机存取构件440相关，并以符号V1RRAM1412代表与第一电阻随机存取存储构件1410相关的第一电压，以及以V2RRAM1414代表与第二电阻随机存取存储构件1412相关的第二电压。第一可编程电阻随机存取电压V1RRAM1412具有第一终端，连接至第一电阻随机存取构件1410的顶部，同时具有第二终端，连接至第一可编程电阻随机存取存储构件1410的底部。第二可编程电阻随机存取存储器电压V2RRAM1414具有第一终端，通常地连接至第一可编程电阻随机存取存储构件1410的底部、第二可编程电阻随机存取构件1412的顶部、以及第一可编程电阻随机存取电压V1RRAM1412，同时第二终端连接至第二可编程电阻随机存取存储构件1412的底部。由本发明的精神可知，亦可能额外增加可编程电阻随机存取构件与可编程电阻随机存取存储器电压。
重置双稳态电阻随机存取存储器900时，举例而言，在重置(RESET)状态下，双稳态电阻随机存取存储器900起始于逻辑状态“0”(或“00”状态)。双稳态电阻随机存取存储器900可由逻辑状态“0”编程为逻辑状态“1”、可由逻辑状态“0”编程为逻辑状态“2”(或状态“10”)、或可由逻辑状态“0”编程为逻辑状态“3”(或状态“11”)。
将双稳态电阻随机存取存储器900由逻辑状态“00”编程为逻辑状态“10”时，在第一位线上施加第一位线电压Vb11420，并在第二位线上施加第二电压Vb21430。施加于第一位线的电压Vb11420可为0伏特或者少量负电压。第一位线电压Vb11420与第二位线电压Vb21430的电压差，等于第一电阻随机存取构件电压V1RRAM1412与第二电阻随机存取构件电压V2RRAM1414的总和，可以用数学式代表：Vb2-Vb1＝V2RRAM+V1RRAM＝Vlow。第一电阻随机存取构件420与第二电阻随机存取构件440的起始电压均为“重置”状态，例如低电阻状态。在这一实施例中，第一电阻随机存取构件420的面积小于第二电阻随机存取构件440的面积。因此，第一电阻随机存取构件420的电阻高于第二电阻随机存取构件440的电阻。换句话说，此即代表第一电阻随机存取存储器电压V1RRAM1412大于第二电阻随机存取存储器电压V2RRAM1414，可表示为V1RRAM＞V2RRAM。若第一电阻随机存取存储器电压V1RRAM1412大于设定电压(aset voltage)(V1RRAM＞VSET)，则第一电阻随机存取存储构件420会由“重置”状态转换为“设定”状态(例如高电阻)。若第二电阻随机存取存储器电压V2RRAM1414小于设定电压(V2RRAM＜VSET)，则第二电阻随机存取存储构件420会保持在“重置”状态。第一电阻随机存取存储构件420，由逻辑状态“0”(或“00”)时的电阻为(1+f)R转换至逻辑状态“2”(或“10”)时的电阻(1+nf)R。举例而言，若参数f＝2，参数n＝10，则第二电阻随机存取记构件510的“重置”电阻等于R，总电阻会由3R转变成为21R。
将双稳态电阻随机存取存储器900由逻辑状态“0”(或“00”)编程为逻辑状态“3”(或“11”)时，第一电压Vb11420施加于第一位线上，第二电压Vb21430施加于第二位线上。施加于第一位线的电压Vb11420可为0伏特或者少量负电压。第一电阻随机存取构件420与第二电阻随机存取构件440的起始电压均为“重置”状态，例如低电阻状态。第一位线电压Vb11420与第二位线电压Vb21430的电压差必须够高(Vhigh)，故第一电阻随机存取存储构件V1RRAM1412与第二电阻随机存取构件电压V2RRAM1414，均高于第一电阻随机存取存储构件420与第二电阻随机存取存储构件440的VSET。第一电阻随机存取存储构件420与第二电阻随机存取存储构件440的电阻状态，均由重置状态转为设定状态。第一与第二电阻随机存取存储构件420、440的电阻均由逻辑状态“0”(或“00”)时的电阻为(1+f)R，转换至逻辑状态“3”(或“11”)时的电阻(1+f)R。举例而言，若参数f＝2，参数n＝10，则第二电阻随机存取构件440的“重置”电阻等于R，总电阻会由3R转变成为30R。
将双稳态电阻随机存取存储器900由逻辑状态“0”(或“00”)编程为逻辑状态“1”(或“01”)时，双稳态随机存取存储器900首先以下列顺序进行转换：由逻辑状态“0”(或“00”)转换至逻辑状态“3”(或“11”)，其中第一与第二电阻随机存取存储构件420、440均由重置状态转为设置状态。施加于第一位线的电压Vb11420可为0伏特或者少量负电压，可以数学式表示为。换句话说，此即表示第一电阻随机存取存储构件420的电流下降幅度较大，可以用数学式表示为：Vb2-Vb1＝-V1ow＜0。第一位线电压Vb11420为正电压，在设置状态时，第一电阻随机存取存储构件420的面积小于第二电阻随机存取存储构件440的面积，因此第一电阻随机存取存储构件420的电阻大于第二电阻随机存取存储构件440的电阻。|V1RRAM|＞|V2RRAM|。若第一电阻随机存取存储器电压V1RRAM1412的绝对值大于重置电压(|V1RRAM|＞VRESET|)，则第一电阻随机存取存储器电压420将转换为重置状态(低电阻)。若第二电阻随机存取存储器电压V1RRAM1414的绝对值小于重置电压(|V2RRAM|＜VRESET|)，则第二电阻随机存取存储器电压440将保持在设置状态。第一与第二电阻随机存取存储构件420、440的电阻均由逻辑状态“1”(或“01”)时的电阻n(1+f)R，转换至逻辑状态“3”(或“11”)时的电阻(n+f)R。举例而言，若参数f＝2，参数n＝10，则第二电阻随机存取构件440的“重置”电阻等于R，逻辑状态由“0”转为“3”时的总电阻会由3R转变成为30R，而逻辑状态由“3”转为“1”时，总电阻则会由30R转为12R。
电阻R11410与电阻R21412依序安排于两位线BL11440与BL21442上，施加于此两个位线上的电压分别为Vb11420与Vb21430，而两个电阻上的电压下降值则为V1RRAM1412与V2RRAM1414；两个位线的电压下降值为Vb2-Vb1，等于V1RRAM+V2RRAM。如图所示，第一RRAM构件420的面积小于第二RRAM构件440的面积，因此电阻R1大于R2。
表1：状态/数值
  R1   R2   单元值
  重置   重置   0(“00”)
  重置   设定   1(“01”)
  设定   重置   2(“10”)
  设定   设定   3(“11”)
RRAM状态组合以及其所实现的单元值请参见表1。单元值对应于全部电阻值。
应注意表1中所示的实施例，具有“small endian”结构。在该结构中，最后元素为最不重要的标记(LSD)，而第一元素则为最重要的标记(MSD)。其它实施例均依据“bigendian”模型，该模型中标记相反；下列工艺各自独立，然而存储元素相反。
图15为流程图1500，显示将双稳态电阻随机存取存储器900由逻辑状态“00”编程为其它三个逻辑状态“01”、“10”、与“11”的流程。步骤1510中，双稳态电阻随机存取存储器处于逻辑状态“00”。若双稳态电阻随机存取存储器900由“00”状态编程为“01”状态，则双稳态电阻随机存取存储器是先在步骤1520中由逻辑状态“00”编程为“11”，再于步骤1530中由逻辑状态“11”编程为逻辑状态“01”。步骤1520中，双稳态电阻随机存取存储900由逻辑状态“00”编程为“11”，其中第一位线Vb11420与第二位线Vb21430的电压差为一高电压Vhigh，以数学式表示为：Vb1-Vb2＝Vhigh，第二电阻随机存取存储器电压V2RRAM1414大于VSET电压，第一电阻随机存取存储器电压V1RRAM1412亦大于VSET电压。步骤1530中，双稳态电阻随机存取存储器900由逻辑状态“11”编程为逻辑状态“01”，其中第一位线Vb11420与第二位线Vb21430的电压差，为负低电压-Vlow。以数学式Vb2-Vb1＝-Vlow代表，而第二电阻随机存取存储器电压V2RRAM1414小于VRESET电压的绝对值，第一电阻随机存取存储器电压V1RRAM1412的绝对值则大于VRESET电压的绝对值。
步骤1540中，双稳态电阻随机存取存储器900由逻辑状态“00”编程为逻辑状态“10”，第一位线电压Vb11420与第二位线电压Vb21430的电压差为低电压Vlow，以数学式Vb2-Vb1＝Vlow代表；第二电阻随机存取存储器电压V2RRAM1414小于VSET电压，而第一电阻随机存取存储器电压V1RRAM1412大于VSET电压。步骤1550中，双稳态电阻随机存取存储器900由逻辑状态“00”编程为逻辑状态“11”，第一位线电压Vb11420与第二位线电压Vb21430等于高电压Vhigh，以数学式Vb1-Vb2＝Vhigh表示，第二电阻随机存取存储器电压V2RRAM1414大于VSET电压，第一电阻随机存取存储器电压V1RRAM1412大于VSET电压。
图16是依据本发明的一种双稳态电阻随机存取存储器900的编程流程示意图1600，其由逻辑态“01”编程为其它三种逻辑态“00”、“10”、“11”。步骤1610中，双稳态电阻随机存取存储器900在逻辑状态“01”，步骤1620中，双稳态电阻随机存取存储器900由逻辑状态“01”编程为逻辑状态“00”，第一位线电压Vb11420与第二位线电压Vb21430等于负高电压-Vhigh，以数学式Vb1-Vb2＝-Vhigh表示，第二电阻随机存取存储器电压V2RRAM1414绝对值高于VRESET电压，同时第一电阻随机存取存储器电压V1RRAM1412绝对值高于VRESET电压。
若双稳态电阻随机存取存储器900由“01”状态编程为“10”状态，则双稳态电阻随机存取存储器是先在步骤1630中由逻辑状态“01”编程为“00”，再于步骤1640中由逻辑状态“00”编程为逻辑状态“10”。步骤1630中，双稳态电阻随机存取存储器900由逻辑状态“01”编程为“00”，其中第一位线Vb11420与第二位线Vb21430的电压差为一负高电压-Vhigh，以数学式表示为：Vb1-Vb2＝-Vhigh，第二电阻随机存取存储器电压V2RRAM1414的绝对值大于VRESET电压，第一电阻随机存取存储器电压V1RRAM1412的绝对值亦大于VRESET电压。步骤1640中，双稳态电阻随机存取存储器900由逻辑状态“00”编程为逻辑状态“10”，其中第一位线Vb11420与第二位线Vb21430的电压差，为低电压Vlow，以数学式Vb1-Vb2＝Vlow代表，而第二电阻随机存取存储器电压V2RRAM1414大于VRESET电压值，第一电阻随机存取存储器电压V1RRAM1412则小于VRESET电压。
步骤1650中，双稳态电阻随机存取存储器900由逻辑状态“01”编程为逻辑状态“11”，其中第一位线Vb11420与第二位线Vb21430的电压差，为高电压Vhigh，以数学式Vb1-Vb2＝Vhigh代表，而第二电阻随机存取存储器电压V2RRAM1414大于VSET电压，第一电阻随机存取存储器电压V1RRAM1412则大于VSET电压。
图17依据本发明的一种双稳态电阻随机存取存储器的编程流程示意图1700，其由逻辑态“10”编程为其它三种逻辑态“00”、“01”、“11”。步骤1710中，双稳态电阻随机存取存储器900在逻辑状态“10”，步骤1720中，双稳态电阻随机存取存储器900由逻辑状态“10”编程为逻辑状态“00”，第一位线电压Vb11420与第二位线电压Vb21430等于负高电压-Vhigh，以数学式Vb1-Vb2＝-Vhigh表示，第二电阻随机存取存储器电压V2RRAM1414绝对值高于VRESET电压，同时第一电阻随机存取存储器电压V1RRAM1412绝对值高于VRESET电压。
若双稳态电阻随机存取存储器900由“10”状态编程为“01”状态，则双稳态电阻随机存取存储器是先在步骤1730中由逻辑状态“10”编程为“11”，再在步骤1740中由逻辑状态“11”编程为逻辑状态“01”。步骤1730中，双稳态电阻随机存取存储器900由逻辑状态“10”编程为“11”，其中第一位线Vb11420与第二位线Vb21430的电压差为一高电压Vhigh，以数学式表示为：Vb1-Vb2＝Vhigh，第二电阻随机存取存储器电压V2RRAM1414的绝对值大于VSET电压，第一电阻随机存取存储器电压V1RRAM1412的绝对值亦大于VSET电压。步骤1740中，双稳态电阻随机存取存储器900由逻辑状态“11”编程为逻辑状态“10”，其中第一位线Vb11420与第二位线Vb21430的电压差，为负低电压-V1ow，以数学式Vb1-Vb2＝Vlow代表，而第二电阻随机存取存储器电压V2RRAM1414的绝对值大于VRESET电压值，第一电阻随机存取存储器电压V1RRAM1412的绝对值则小于VRESET电压的绝对值。
步骤1750中，双稳态电阻随机存取存储器900由逻辑状态“10”编程为逻辑状态“11”，其中第一位线Vb11420与第二位线Vb21430的电压差，为高电压Vhigh，以数学式Vb1-Vb2＝Vhigh代表，而第二电阻随机存取存储器电压V2RRAM1414大于VSET电压，第一电阻随机存取存储器电压V1RRAM1412则大于VSET电压。
图18依据本发明的一种双稳态电阻随机存取存储器的编程流程示意图1800，其由逻辑态“11”编程为其它三种逻辑态“00”、“01”、“10”。步骤1810中，双稳态电阻随机存取存储器900在逻辑状态“11”，步骤1820中，双稳态电阻随机存取存储器900由逻辑状态“11”编程为逻辑状态“00”，第一位线电压Vb11420与第二位线电压Vb21430等于负高电压-Vhigh，以数学式Vb1-Vb2＝-Vhigh表示，第二电阻随机存取存储器电压V2RRAM1414绝对值高于VRESET电压，同时第一电阻随机存取存储器电压V1RRAM1412绝对值高于VRESET电压。
步骤1830中，双稳态电阻随机存取存储器900由逻辑状态“11”编程为逻辑状态“01”，其中第一位线Vb11420与第二位线Vb21430的电压差，为负低电压-Vlow，以数学式Vb1-Vb2＝Vlow代表，而第二电阻随机存取存储器电压V2RRAM1414绝对值大于VRESET电压，第一电阻随机存取存储器电压V1RRAM1412则小于VSET电压的绝对值。
若双稳态电阻随机存取存储器900由“11”状态编程为“10”状态，则双稳态电阻随机存取存储器是先在步骤1840中由逻辑状态“11”编程为“10”，再于步骤1850中由逻辑状态“00”编程为逻辑状态“10”。步骤1740中，双稳态电阻随机存取存储器900由逻辑状态“11”编程为“00”，其中第一位线Vb11420与第二位线Vb21430的电压差为一负高电压-Vhigh，以数学式表示为：Vb1-Vb2＝-Vhigh，第二电阻随机存取存储器电压V2RRAM1414的绝对值大于VRESET电压，第一电阻随机存取存储器电压V1RRAM1412的绝对值亦大于VRESET电压。步骤1850中，双稳态电阻随机存取存储器900由逻辑状态“00”编程为逻辑状态“10”，其中第一位线Vb11420与第二位线Vb21430的电压差，为负低电压-Vlow，以数学式Vb1-Vb2＝Vlow代表，而第二电阻随机存取存储器电压V2RRAM1414大于VSET电压值，第一电阻随机存取存储器电压V1RRAM1412则小于VSET电压。
本发明可用于多阶单元(MLC)存储器，其可在每一单元中储存超过一个位。多阶单元包含多个电荷捕捉位置，其中各个捕捉位置均可储存一个以上的位。举例而言，多阶单元在第一位置上具有第一电荷储存位置，又在第二位置上具有第二电荷储存位置，其中第一位置与第二位置之间存有间隔。若第一电荷捕捉位置与第二电荷捕捉位置有两个RRAM层，MLC存储器即储存两个位的信息，其可提供四种电阻状态。
就相变化随机存取存储装置的制造、元件材料、使用、与操作的进一步信息，可参见美国专利申请号码No.11/155,067，其名称为”Thin Film Fuse Phase Change RAMand Manufacturing Method”，申请日为2005年6月17日，在此提供作为参考。
虽然本发明已参照优选实施例来加以描述，需要了解的是，本发明并未受限于其详细描述的内容。替换方式及修改样式已在先前描述中所建议，并且其它替换方式及修改样式将为本领域技术人员所想到。特别是，根据本发明的结构与方法，所有具有实质上等同于本发明的构件结合而达成与本发明实质上相同结果的都不脱离本发明的精神范畴。因此，所有这种替换方式及修改样式都将落在本发明的权利要求书及其等同物所界定的范畴之中。任何在前文中提及的专利申请以及印刷文本，均列为本案的参考。

Claims (17)

1、多阶单元电阻随机存取存储结构，包括：
第一可编程电阻存储构件，其具有电阻Ra与厚度t1，所述电阻Ra与所述厚度t1成正相关，所述第一可编程电阻存储构件在第一位置具有第一金属氧化物长条，并在第二位置具有第二金属氧化物长条，其中所述第一位置与所述第二位置分离；
第二可编程电阻存储构件，其具有电阻Rb与厚度t2，所述电阻Rb与所述厚度t2成正相关，所述第二可编程电阻存储构件在第一位置具有第三金属氧化物长条，并在第二位置具有第四金属氧化物长条，其中所述第一位置与所述第二位置分离；
绝缘构件，其分隔所述第一可编程电阻存储构件与所述第二可编程电阻存储构件；
第一内连接，其垂直地连接所述第一可编程电阻存储构件的所述第一金属氧化物长条以及所述第二可编程电阻存储构件的所述第三金属氧化物长条；以及
第二内连接，垂直地连接所述第一可编程电阻存储构件的所述第二金属氧化物长条与所述第二可编程电阻存储构件的所述第四金属氧化物长条，
其中所述第一可编程电阻存储构件和所述第二可编程电阻存储构件均由包含至少两种稳定态的电阻值的材料形成。
2、如权利要求1所述的结构，其中所述第一内连接包括第一内连接金属内衬；且所述第二内连接包括第二内连接金属内衬。
3、如权利要求2所述的结构，其中所述第一内连接金属内衬包括第一金属氧化物内连接；且所述第二内连接金属内衬包括第二金属氧化物内连接。
4、一种形成多阶单元电阻随机存取存储结构的方法，包括：
沉积第一可编程电阻存储构件，其具有厚度t1，所述第一可编程电阻存储构件具有电阻Ra，所述电阻Ra与所述第一可编程电阻存储构件的厚度t1成正相关；
在所述第一可编程电阻存储构件上形成绝缘构件；
沉积第二可编程电阻存储构件，其具有厚度t2，所述第二可编程电阻存储构件具有电阻Rb，所述电阻Rb与所述第二可编程电阻存储构件的厚度t2成正相关；
将所述第一可编程电阻存储构件氧化，以在所述第一可编程电阻存储构件的第一位置形成第一金属氧化物长条，并在所述第一可编程电阻存储构件的第二位置形成第二金属氧化物长条；所述第一金属氧化物长条具有垂直厚度MLa以及水平厚度MLOXa；
将所述第二可编程电阻存储构件氧化，以在所述第二可编程电阻存储构件的第一位置形成第三金属氧化物长条、并在所述第二可编程电阻存储构件的第二位置形成第四金属氧化物长条；所述第三金属氧化物长条具有垂直厚度MLb以及水平厚度MLOXb；
形成第一内连接金属内衬，其在所述第一可编程电阻存储构件的所述第一金属氧化物长条与所述第二可编程电阻存储构件的所述第三金属氧化物长条之间形成电连接；及
形成第二内连接金属内衬，其在所述第一可编程电阻存储构件的所述第二金属氧化物长条与所述第二可编程电阻存储构件的所述第四金属氧化物长条之间形成电连接，
其中所述第一可编程电阻存储构件和所述第二可编程电阻存储构件均由包含至少两种稳定态的电阻值的材料形成。
5、如权利要求4所述的方法，其中所述电阻Ra为所述第一金属氧化物长条的垂直厚度MLa、与所述第一金属氧化物长条的水平厚度MLOXa的函数，以下列方程式表示：Ra＝MLOXa/MLa。
6、如权利要求5所述的方法，其中所述电阻Rb为所述第三金属氧化物长条的垂直厚度MLb、与所述第三金属氧化物长条的水平厚度MLOXb的函数，以下列方程式表示：Rb＝MLOXb/MLb。
7、如权利要求4所述的方法，还包括输入电流进入所述第二可编程电阻存储构件、并在所述第二可编程电阻存储构件中的第一方向分成第一电流、在第二方向分成第二电流，所述第一方向与所述第二方向相反，
其中所述第一电流从所述第一方向流经所述第三金属氧化物长条、向下流经所述第一内连接金属内衬、经过所述第一金属氧化物长条、穿过所述第一可编程电阻构件，
其中所述第二电流从所述第二方向流经所述第四金属氧化物长条、向下流经所述第二内连接金属内衬、经过所述第二金属氧化物长条、穿过所述第一可编程电阻构件，以及
其中所述第一与第二电流合并为输出电流。
8、如权利要求4所述的方法，还包括通过将所述电阻Ra与所述电阻Rb相加后除以2，而决定总电阻Rs，其以下列方程式表示：Rs＝(Ra+Rb)/2。
9、如权利要求4所述的方法，其中所述形成第一内连接金属内衬包括形成第一内连接金属氧化物，其在所述第一可编程电阻存储构件的所述第一金属氧化物长条与所述第二可编程电阻存储构件的所述第三金属氧化物长条之间形成电连接。
10、如权利要求9所述的方法，其中所述形成第二内连接金属内衬包括形成第二内连接金属氧化物，其在所述第一可编程电阻存储构件的所述第二金属氧化物长条与所述第二可编程电阻存储构件的所述第四金属氧化物长条之间形成电连接，所述第一内连接金属氧化物具有电阻Rc。
11、如权利要求10所述的方法，还包括输入电流进入所述第二可编程电阻存储构件，并在所述第二可编程电阻存储构件中的第一方向分成第一电流、以及在第二方向分成第二电流，所述第一方向与所述第二方向相反，
其中所述第一电流从所述第一方向流经所述第三金属氧化物长条、向下流经所述第一内连接金属氧化物、流经所述第一金属氧化物长条、穿过所述第一可编程电阻存储构件，
其中所述第二电流从所述第二方向流经所述第四金属氧化物长条、向下流经所述第二内连接金属氧化物、流经所述第二金属氧化物长条、穿过所述第一可编程电阻存储构件，以及
其中所述第一与第二电流合并为输出电流。
12、如权利要求10所述的方法，还包括通过总计电阻Ra、Rb、Rc并除以2，而决定总电阻Rs，其由下列方程式表示：Rs＝(Ra+Rb+Rc)/2。
13、如权利要求4所述的方法，还包括在所述第二可编程电阻存储构件上形成覆盖构件。
14、如权利要求13所述的方法，还包括形成侧壁隔离环绕所述第一与第二内连接金属内衬。
15、如权利要求14所述的方法，还包括移除所述覆盖构件而留下空洞；以及在所述第二可编程电阻存储构件上形成侧壁隔离。
16、如权利要求15所述的方法，还包括在所述空洞中以及在侧壁隔离之间沉积导电材料，所述导电材料接触所述第二可编程电阻存储构件。
17、如权利要求16所述的方法，还包括电流流经所述导电材料，在所述第二可编程电阻存储构件中分成第一方向与第二方向，分别流经所述第一内连接金属内衬和第二内连接金属内衬，所述第一方向与所述第二方向相反。
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