TWI463641B - Ultra - high density resistive memory structure and its manufacturing method - Google Patents
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Description
本發明係有關一種超高密度電阻式記憶體結構及其製作方法，特別是指一種於相同的記憶體面積下來製作出可增加4倍記憶體密度之超高密度電阻式記憶體結構。
按，先進的記憶體架構不斷的被提出，例如相變化隨機存取記憶體(PCRAM)、磁性隨機存取記憶體(MRAM)、電阻式隨機存取記憶體(RRAM)。其中RRAM具有讀寫速度快、非破壞性讀取、對於極端溫度的耐受性強，且相當容易與相關元件或電路製程相整合等優點，被視為具有能夠取代現今所有儲存媒體潛力的新興記憶體技術。
以電阻式隨機存取記憶體為例說明，其除了具有高密度、低成本、低耗能、操作速度快、保存資料能力佳等優點外，構造簡單也是它的一大特色，如第1圖所示，為先前技術之電阻式記憶體陣列結構之示意圖，包括複數個間隔排列之第一金屬10，作為位元線；複數個間隔排列之第二金屬12，作為字元線；且此些第一金屬10與此些第二金屬12呈交錯設置；以及此些第一金屬10與此些第二金屬12之間設有一絕緣層14，使絕緣層14與此些第一金屬10與此些第二金屬12重疊處形成一記憶體單元16。
其中，記憶體單元16的數量由此些第一金屬10與此些第二金屬12所決定，例如，此些第一金屬10的數量為7(如為行)，此些第二金屬12的數量為3(如為列)，因此可製作出21個記憶體單元。記憶體單元16的動作原理係於第一金屬10及第二金屬14外加一電壓，使絕緣層12的電阻由原來的高電阻變為低電阻狀態，或由原來的低電阻變為高電阻狀態，利用此兩種電阻組態來完成記憶體的功能。
由於隨著3C市場的需求及技術的演進，元件已由微米走向奈米的尺度(1～100奈米)，目前最小的特徵尺寸(Feature Size,F)如90奈米。舉例來說，目前特徵尺寸為第一金屬10本身之位元線寬度及相鄰第一金屬10間的間距分別為1F，也就是為總寬度為2F；同理，第二金屬12本身之字元線寬度及相鄰第二金屬12間的間距分別為1F，也就是總寬度為2F。因此，目前的位元線及字元線交叉製程，其最小的記憶體面積18只能達到4F2
。此種記憶體架構隨著製造技術的進步，因面臨物理極限，可微縮性(scalability)已經達到一個瓶頸，若要增加記憶體密度，唯有向上堆疊一途。然而，隨著資訊的處理量愈來愈高，此種記憶體架構已不足夠因應日益殷切大容量、小體積的記憶體需求。因此，如何在目前最小記憶體面積下，來增加記憶體密度是亟待解決的問題。
有鑑於此，本發明遂針對上述先前技術之缺失，提出一種超高密度電阻式記憶體結構及其製作方法，以有效克服上述之該等問題。
本發明之主要目的在提供一種超高密度電阻式記憶體結構及其製作方法，其利用微影及蝕刻製程斷開相互連結之電極以形成二子電極，使位元線與字元線數量增加一倍，等同於記憶體密度增加4倍，如此可在90奈米製程下，製作出45奈米製程技術的記憶體容量，進而實現將記憶體密度再推進兩個世代，極具市場競爭優勢。
本發明之另一目的在提供一種超高密度電阻式記憶體結構及其製作方法，其可向上堆疊以增加記憶體容量。
為達上述之目的，本發明提供一種超高密度電阻式記憶體結構，包括複數個記憶體單元，每一記憶體單元包含一上電極、一下電極及一電阻記憶材料層。上電極包含二間隔之子上電極，下電極與上電極交錯設置，下電極包含二間隔之子下電極。電阻記憶材料層設於上電極與下電極之間，使其與二子上電極及二子下電極重疊處形成四個子記憶體單元。
此外，本發明提供一種超高密度電阻式記憶體結構之製作方法，包括下列步驟：提供一基板，並形成一介電層於基板上。可利用微影及蝕刻方式形成二間隔之第一下介電層於介電層上，再於介電層上形成二間隔之子下電極，且其分別位於二第一下介電層之側壁。形成一第二下介電層於介電層上，且位於二第二子下電極之間隔內；移除部分二子下電極及二第一下介電層以形成一第一開口，且第一開口位於第二下介電層之相對的二側邊，據以形成可獨立控制之二子下電極。形成一第三下介電層於第一開口內，以便於平整地形成一電阻記憶材料層，其形成於二第一下介電層、二子下電極、第二下介電層及第三下介電層上。形成二間隔之第一上介電層於電阻記憶材料層上，且二第一上介電層與二第一下介電層呈交錯位置，如十字形狀。再於電阻記憶材料層上形成二間隔之子上電極，且分別位於二第一上介電層之側壁。形成一第二上介電層於電阻記憶材料層上，且位於二第一上電極之間隔內；以及移除部分二子上電極及二第一上介電層以形成一第二開口，且第二開口位於第二上介電層之相對的二側邊，據以形成可獨立控制之二子上電極。最後再將形成一第三上介電層於第二開口內，以便於後續記憶單元之堆疊製作。於90奈米製程技術中，將原本的一下電極製作為二子下電極；同理，原本的一上電極製作為二子上電極，如此一來，即能以相同的最小記憶體面積來增加4倍記憶體容量之功效。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
隨著可攜式產品的快速崛起及功能需求的提升，全球記憶體市場的需求也急速成長，為了因應儲存容量需要繼續增大的市場需求，以及產品日益輕薄的發展趨勢下，本發明乃亟思加以改良創新，並經多年苦心孤詣潛心研究後，研發出一種新穎的超高密度電阻式記憶體結構，針對已無法再對記憶體尺寸繼續微縮化的情況下，以相同記憶體面積來創造出更高密度之記憶體容量。
請一併參閱第2圖及第3圖，分別為本發明之立體結構圖及俯視圖。超高密度電阻式記憶體結構係包括複數個記憶體單元20，每一記憶體單元20包含一上電極22、一下電極24及一電阻記憶材料層26。在此以90奈米記憶體尺寸進行記憶體密度的改良，其中，下電極24包含二間隔之子下電極242，也就是將原本寬度為1F的下電極24，形成二個子下電極242及其間隔加起來的寬度。於下電極24上設有電阻記憶材料層26，並於電阻記憶材料層26上設上電極22，且上電極22與下電極24呈交錯設置。上電極22包含二間隔之子上電極222，也就是將原本寬度為1F的上電極22，形成二個子上電極222及其間隔加起來的寬度。由於電阻記憶材料層設於上電極22與下電極24之間，使其與二子上電極222及二子下電極224重疊處形成四個子記憶體單元202。相較於傳統的4F2
最小的記憶體面積，本發明能製作出1F2
最小的記憶體面積，舉例來說，如第1圖所示，傳統的電阻式記憶體，第一金屬10(即為下電極)的數量為7，而第二金屬12(即為上電極)的數量為3，因此能製作出21個記憶體單元；本發明以相同的記憶體面積28，下電極24及上電極22的數量可增加一倍，在本實施例中，下電極24的數量可增加為14，同樣地上電極22的數量亦可增加為6，如此即能製作出84個子記憶體單元202。由此可知，本發明確實可在90奈米製程下，製作出45奈米製程技術的記憶體容量，進而實現將記憶體密度再推進兩個世代，極具市場競爭優勢。
後續將進一步說明本發明如何製作超高密度電阻式記憶體結構，請一併參閱第4A圖至第4R圖及第5圖，分別為本發明之超高密度電阻式記憶體結構之製作流程示意圖及製作步驟流程圖。首先，如步驟S10，提供一基板30，例如矽晶圓；再如步驟S12，形成一介電層32於基板30上，介電層32可為二氧化矽(SiO2
)，如第4A圖所示。如步驟S14，於介電層32上先形成整層的第一下介電層34，其可為氮化矽(SiN)，如第4B圖所示，並利用微影及蝕刻方式於第一下介電層34中間形成一溝槽342(Trench)，如第4C圖所示，據以形成二間隔之第一下介電層34於介電層32上。再如步驟S16，利用化學氣相沈積(Chemical Vapor Deposition,CVD)、物理氣相沉積(Physical vapor deposition,PVD)或是原子層沈積(atomic layer deposition,ALD)等方式，於第一下介電層34及介電層32上，如溝槽342位置形成整層的下電極24，如第4D圖所示；再利用反應離子蝕刻(reactive-ion-etching,RIE)，並搭配氯氣(Cl2
)、氬氣(Ar)溴化氫(HBr)等，將形成於第一下介電層34上方及局部溝槽342上的下電極24去除，使下電極24形成二間隔之子下電極242於介電層32上，且分別位於二第一下介電層34之側壁(sidewall)，如第4E圖所示。其中，二子下電極242的寬度較佳係為1nm~10nm。
再如步驟S18，可利用化學氣相沈積形成一第二下介電層36於介電層32上，且位於二子下電極242之間隔內。其中，第二下介電層36可為二氧化矽或氮化矽等，由於沈積過程中，第二下介電層36呈現不平坦狀態，如第4F圖所示，因此，可於第二下介電層36沈積完成後，利用化學機械研磨(chemical mechanical polishing,CMP)法方式進行平坦化，使第二下介電層36及二子下電極242得以平整，如第4G圖所示。再如步驟S20，利用微影(如光罩製程)以及蝕刻方式(如反應離子蝕刻)來移除部分二子下電極242及二第一下介電層34，以形成一第一開口38，且第一開口38位於第二下介電層34之相對的二側邊，如第4H圖所示；如此一來，即可斷開二子下電極242間的電性連接，使其能獨立控制，進而證明本發明可在相同厚度1F的尺寸下製作出二子下電極242之功效。
接續，如步驟S22，於第一開口38內形成一第三下介電層40，如氮化物或矽化物，如第4I圖所示；同樣地，再次以化學機械研磨法進行平坦化，如第4J圖所示。再步驟S24，形成一電阻記憶材料層26於二第一下介電層34、二子下電極242、第二下介電層36及第三下介電層40上，如第4K圖所示。其中，電阻記憶材料層26可為氧化鎢(WOx
)、氧化鉿(HfOx
)、氧化鈦(TiOx
)、氧化鎳(NiOx
)、氧化鋁(AlOx
)、氧化鋯(ZrOx
)、氧化鋅(ZnOx
)或氧化銅(CuOx
)等絕緣層材料。
接續，製作上電極22之方式與下電極24相同，值得注意的是，下電極24係排列於Y方向，上電極22係排列於X方向，因此，下電極24與上電極22為交錯設置。如步驟S26，於電阻記憶材料層26上先形成整層的第一上介電層42，如為氮化矽(SiN)，並利用微影及蝕刻方式於第一上介電層42中間形成一溝槽422(Trench)，據以形成二間隔之第一上介電層42於電阻記憶材料層26上，如第4L圖所示。再如步驟S28，利用化學氣相沈積、物理氣相沉積或是原子層沈積等方式，於第一上介電層42及電阻記憶材料層26上，如溝槽422位置形成整層的上電極22；利用反應離子蝕刻，並搭配氯氣、氬氣、溴化氫等，將形成於第一上介電層42上方及局部溝槽422上的上電極22去除，使上電極22形成二間隔之子上電極222於電阻記憶材料層26上，且分別位於二第一上介電層42之側壁，如第4M圖所示。其中，二子上電極222的寬度較佳係為1nm~10nm。如步驟S30，可利用化學氣相沈積形成一第二上介電層44於電阻記憶材料層26上，且位於二子上電極222之間隔內。其中，第二上介電層44可為二氧化矽或氮化矽等，由於沈積過程中，第二上介電層44呈現不平坦狀態，如第4N圖所示，因此，可於第二上介電層44沈積完成後，利用可以化學機械研磨法方式進行平坦化，使第二上介電層44及二子上電極222得以平整，如第4O圖所示。再如步驟S32，利用微影以及蝕刻方式來移除部分二子上電極222及二第一上介電層42，以形成一第二開口46，且第二開口46位於第二上介電層44之相對的二側邊，如第4P圖所示；如此一來，即可斷開二子上電極222間的電性連接，使其能獨立控制，進而證明本發明可在相同寬度1F的尺寸下製作出二子上電極222之功效。
藉由上述製作方法，可將原本的一下電極24製作為二子下電極242；同理，原本的一上電極22製作為二子上電極222，如此一來，即能以相同的最小記憶體面積來增加4倍記憶體容量之功效。當然，於第二開口46內形成一第三上介電層47，如氮化物或矽化物，如第4Q圖所示；同樣地，再次以化學機械研磨法將第三上介電層47進行平坦化，如如第4R圖所示，再重複步驟S12至步驟S32，即可向上堆疊以增加記憶體容量。
接續，請一併參閱第3圖及第6圖，第6圖為應用於外部接線示意圖。每一記憶體單元20之二子上電極222，作為字元線，其分別連接一上導電部48，且相鄰之上導電部48係為錯位設置；二子下電極242作為位元線，其分別連接一下導電部50，且相鄰之下導電部50係為錯位設置，如此一來，字元線與位元線之外部接線面積能有效被利用，進而達到每一子記憶體單元202呈現最優化的設計及超高密度功效。
唯以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。
10．．．第一金屬
12．．．第二金屬
14．．．絕緣層
16．．．記憶體單元
18．．．記憶體面積
20．．．記憶體單元
202．．．子記憶體單元
22．．．上電極
222．．．子上電極
24．．．下電極
242．．．子下電極
26．．．電阻記憶材料層
28．．．記憶體面積
30．．．基板
32．．．介電層
34．．．第一下介電層
342．．．溝槽
36．．．第二下介電層
38．．．第一開口
40．．．第三下介電層
42．．．第一上介電層
422．．．溝槽
44．．．第二上介電層
46．．．第二開口
47．．．第三上介電層
48．．．上導電部
50．．．下導電部
第1圖為先前技術之電阻式記憶體陣列結構之示意圖。
第2圖為本發明之超高密度電阻式記憶體結構之立體圖。
第3圖為本發明之超高密度電阻式記憶體結構之俯視圖。
第4A-4R圖為本發明製作超高密度電阻式記憶體結構之製作流程示意圖。
第5圖為本發明之超高密度電阻式記憶體結構之製作步驟流程圖。
第6圖為本發明應用於外部接線示意圖。
20．．．記憶體單元
22．．．上電極
222．．．子上電極
24．．．下電極
242．．．子下電極
26．．．電阻記憶材料層
Claims (10)
- 一種超高密度電阻式記憶體結構，包括：複數個記憶體單元，每一該記憶體單元包含：一上電極，包含二間隔之子上電極；一下電極，其與該上電極交錯設置，該下電極包含二間隔之子下電極；及一電阻記憶材料層，設於該上電極與該下電極之間，使其與該二子上電極及該二子下電極重疊處形成四個子記憶體單元。
- 如請求項1所述之超高密度電阻式記憶體結構，更包括一基板及一介電層，該介電層、該上電極、該下電極及該電阻記憶材料層設於該基板上。
- 如請求項2所述之超高密度電阻式記憶體結構，更包括交錯設置之至少二第一上介電層及二第一下介電層，該二第一下介電層設於該介電層上，且該二子下電極分別位於該二第一下介電層之側壁，該二子上電極分別位於該二第一上介電層之側壁。
- 如請求項3所述之超高密度電阻式記憶體結構，更包括一第二上介電層及一第二下介電層，該第二下介電層設於該介電層上，該第二上介電層及該第二下介電層分別位於該二子下電極及該二子上電極之間隔內。
- 如請求項4所述之超高密度電阻式記憶體結構，其中該第二下介電層之相對的二側邊係與該二子下電極、該二第一下介電層形成一第一開口，以及該第二上介電層之相對的二側邊係與該二子上電極、該二第一上介電層形成一第二開口。
- 如請求項1所述之超高密度電阻式記憶體結構，其中該二子上電極分別連接一上導電部，且相鄰之該上導電部係為錯位設置，該二子下電極分別連接一下導電部，且相鄰之該下導電部係為錯位設置。
- 一種超高密度電阻式記憶體結構之製作方法，包括下列步驟：提供一基板；形成一介電層於該基板上；形成二間隔之第一下介電層於該介電層上；形成二間隔之子下電極於該介電層上，且分別位於該二第一下介電層之側壁；形成一第二下介電層於該介電層上，且位於該二第二子下電極之間隔內；移除部分該二子下電極及該二第一下介電層以形成一第一開口，且該第一開口位於該第二下介電層之相對的二側邊；形成一第三下介電層於該第一開口內；形成一電阻記憶材料層於該二第一下介電層、該二子下電極、該第二下介電層及該第三下介電層上；形成二間隔之第一上介電層於該電阻記憶材料層上，且該二第一上介電層與該二第一下介電層呈交錯位置；形成二間隔之子上電極於該電阻記憶材料層上，且分別位於該二第一上介電層之側壁；形成一第二上介電層於該電阻記憶材料層上，且位於該二第一上電極之間隔內；移除部分該二子上電極及該二第一上介電層以形成一第二開口，且該第二開口位於該第二上介電層之相對的二側邊；及形成一第三上介電層於該第二開口內。
- 如請求項7所述之超高密度電阻式記憶體結構之製作方法，其中於形成該二子下電極之步驟中，係利用微影及蝕刻形成該第一開口，以斷開該二子下電極間的電性連接，據以形成可獨立控制之該二子下電極。
- 如請求項7所述之超高密度電阻式記憶體結構之製作方法，其中於形成該二子上電極中，係利用微影及蝕刻以形成該第二開口，以斷開該二子上電極間的電性連接，據以形成可獨立控制之該二子上電極。
- 如請求項7所述之超高密度電阻式記憶體結構之製作方法，其中該二子上電極分別連接一上導電部，且相鄰之該上導電部係為錯位設置，該二子下電極分別連接一下導電部，且相鄰之該下導電部係為錯位設置。
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