TWI385796B - 具有二極體結構之可程式電阻記憶體 - Google Patents

具有二極體結構之可程式電阻記憶體 Download PDF

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Description

具有二極體結構之可程式電阻記憶體
本發明係有關於非揮發記憶體積體電路，特別是關於可程式化電阻非揮發記憶體，例如以相變化記憶體。
非揮發記憶體並不需要持續地供應電源就可以儲存資料。可程式電阻記憶體，例如相變化記憶體即為非揮發記憶體之一例。一高電流重置電脈衝熔化且快速冷卻此可程式電阻元件至一非晶態，提高此可程式電阻元件電阻值。一低電流設置電脈衝將此可程式電阻元件結晶化至一結晶態，降低此可程式電阻元件電阻值。
雖然重置電脈衝需要高電流，但是可程式電阻隨機存取記憶胞的結構是一限制通過此記憶胞的可程式電阻元件電流之因素。此可程式電阻元件兩端接點的實際位置，需要高電流重置電脈衝在相對小的實體接點面積流經此可程式電阻元件的一端點。因此，最好是可以使高電流重置電脈衝可以通過一相對大的實體面積以流至此可程式電阻隨機存取記憶胞。
本發明目的之一為提供一種積體電路，其具有一非揮發記憶胞陣列，因此二極體結構形成於鄰近此非揮發記憶胞的可程式電阻元件。此電路包括了行導線、列導線、一非導電層分隔該行導線與二極體結構、及可程式電阻元件。
此些行導線與列導線與該些非揮發記憶胞電性耦接。其通常是位元線及字元線。
在某些實施例中，此行導線通常係平行的安排，列導線亦如此。此行導線與列導線各自定義出一平面走向，彼此互相平行。
此二極體結構連接可程式電阻元件與該行導線。每一二極體結構包含一第一終端及一第二終端。
在某些實施例中，二極體結構的第一終端具有一外表面及一內表面與至少一可程式電阻元件連接。在某些實施例中，二極體結構的第二終端與該第一終端之該外表面的一接面區域連接，以提供一二極體接面走向其與行導線與列導線的平面走向正交。
在某些實施例中，二極體結構的第一終端具有環狀型態的一外表面及一內表面環繞至少一可程式電阻元件。在某些實施例中，二極體結構的第二終端與該第一終端之該外表面連接。
在某些實施例中，此第一終端實際分離該可程式電阻元件與該二極體結構的該第二終端。
在某些實施例中，此可程式電阻元件每一具有一側壁表面與至少一二極體結構的該第一終端之該內表面連接，及一底表面與至少一行導線電性耦接。
在某些實施例中，此可程式電阻元件每一具有一側壁表面由至少一二極體結構的該第一終端之該內表面所環繞，及一底表面與至少一行導線電性耦接。
在某些實施例中，此可程式電阻元件每一具有一上表面其具有較側壁表面為小的一面積。在某些實施例中，此可程式電阻元件包含至少一硫屬化物。
在某些實施例中的二極體結構，一自動對準矽化物形成於該二極體結構的該第二終端之上。在某些實施例中，列導線沿著二極體結構形成，例如具有導電側壁子鄰近該二極體結構的該第二終端。在不同的實施例中，位元線及 字元線對應為自動對準矽化物或是導電側壁子，或是假如欠缺對應為自動對準矽化物或是導電側壁子的材料的話，則是與將此電路與其他電路連接的導電線路。
在某些實施例中，此第一終端及第二終端安排為，為了回應於施加在特定二極體結構之一的正向偏壓，一驅動電流流經：至少一行導線與特定二極體結構之一耦接、特定二極體結構、一可程式電阻元件其與該至少一行導線電性耦接、該可程式電阻元件與該特定二極體結構之一電性連接，及至少一列導線，其與該特定二極體結構電性耦接。在許多實施例中，此二極體結構之第一終端及第二終端具有相反的摻雜型態。
此高度可控制性的製程是許多實施例中的優點。在某些實施例中，每一非揮發記憶胞由具有一尺寸小於5F2 的方法形成，其中F是用來製造此積體電路微影製程中的一最小特徵尺寸。在某些實施例中，此二極體結構包含一取樣數量之二極體結構。此取樣數量的第一終端具有一尺寸變異至少約4奈米。此取樣數量的可程式電阻元件具有一尺寸變異至少約2奈米，顯示在缺乏對第一終端製程的可控制性的情況下，仍能對可程式電阻元件具有製程的可控制性。更一般的說，在另一實施例中，此取樣數量的可程式電阻元件具有一尺寸變異小於此取樣數量的第一終端具有的尺寸變異。一個二極體結構的範例數量選擇包括二極體結構在非揮發記憶胞陣列的不同端。
本發明之另一目的為提供此處所描述的一種製造積體電路之方法。
在許多實施例中，此第一終端於第二終端之後形成。在某些實施例中，此第二終端由以下方式形成。形成該第二終端的一層於該些行導線之上，藉由移除該氧化層及該第二終端層，形成孔洞於該氧化層及該第二終端層之中。 後續步驟包含形成該第一終端及形成該可程式電阻元件至少部份於該氧化層及該第二終端層之中的該孔洞內。更進一步實施例於形成第一終端之前包含以下步驟，於形成第二終端層之後，形成一氧化層於該第二終端層之上；藉由自該第二終端層側向移除更多的材料相較於自該氧化層，形成一側削於該氧化層及該第二終端層之中的該孔洞內。在某些實施例中，此側削會決定此可程式電阻元件的尺寸。
在許多實施例中，此第一終端由以下方式形成。形成該第一終端的一層於第二終端層之上。在某些實施例中，部份移除第二終端層孔洞之外的該第一終端層。在某些實施例中，第一終端層部份填充第二終端層孔洞之中。在某些實施例中，於行導線形成之後，形成一氧化層於該些行導線之上，且選擇性的移除部分第一終端層及氧化層，以保留元件孔洞來形成可程式電阻元件。
本發明之其他特徵及目的包含具有複數個非揮發記憶胞或一個非揮發記憶胞的積體電路，會在此處描述。
本發明之其他實施例會在此處描述。
以下將參照至記憶體製造方法的不同實施例來說明本發明，例如使用可程式電阻隨機存取記憶體之非揮發嵌入式記憶體。可程式電阻隨機存取記憶體的例子可為電阻記憶體(RRAM)、高分子記憶體及相變化記憶體(PCRAM)。此形成之可程式電阻元件具有一相較於此可程式電阻隨機存取記憶體層間接點上半部截面積更小的截面。
以下關於本發明的詳細說明將搭配第1至15圖來描述製造一具有二極體結構的可程式電阻元件之例示製程流程圖。
第1圖係此製程中之一截面圖，顯示形成位元線於氧 化層之上。在此之前，進行前段製程，以完成半導體製程的早期步驟，例如進行到但是不包含第一金屬化步驟。如此早期步驟包含形成電晶體電路、多重半導體層次以及這些多重半導體層次間的層間接點。如包含鎢11和氮化鈦12雙層的位元線形成於氧化層10之上。其它位元線的例示材料為氮化鈦/鋁銅/鈦/氮化鈦，氮化鉭/銅。此位元線係平行的(延伸出入第1圖的方向)，且共同定義出一平面走向。此外，每一位元線亦各自定義出一線性走向。
第2圖係此製程中之一截面圖，顯示沈積n型矽層於氧化矽層之間，其中n型矽層係二極體結構中之一摻雜型態。氧化矽層20是被沈積的，且其是不導電的以將雙層位元線鎢11和氮化鈦12與之後形成的n型矽層26和p型矽層39隔離。之後，n型矽層26被沈積，再沈積一氧化矽層25。
第3圖係此製程中之一截面圖，顯示藉由移除較早沈積之層次以形成介層孔，因此相變化記憶胞可以在字元線形狀中的n型材料之介層孔中形成。利用微影製程定義孔洞之後，這些孔洞被蝕刻(利用如反應離子蝕刻)穿過上氧化矽層25及n型矽層26。濕蝕刻、乾蝕刻或是濕蝕刻和乾蝕刻的組合可以是其他替代方法。此底氧化矽層28可以作為在移除n型矽層26形成介層孔時之蝕刻停止層。剩餘的上氧化矽層28及n型矽層27則構成分離的島狀物。
第4圖係此製程中之一截面圖，顯示進行側削蝕刻以影響之後所沈積的p型矽層。一側削可以由故意地凸懸此n型矽層27，以在上氧化矽層28及n型矽層27中被建立。剩餘的部份為n型矽層29。
第5圖係此製程中之一截面圖，顯示p型矽層被沈積，其中p型矽層係二極體結構中之另一摻雜型態。p型矽層39被沈積填入於上氧化矽層28及n型矽層29的島狀物之間的介層孔中。然而，此填充係不完全的，會在p型矽層 39之中留下空的口袋。其中每一個介層孔之中有一個p型矽層39之空的口袋。
第6圖係此製程中之一截面圖，顯示移除p型矽層以形成p型材料側壁子於之前生成的介層孔中。p型矽側壁子40於蝕刻之後仍會保留。p型矽側壁子40具有一圓周狀其之外表面與n型矽層29連接，定義出一接面區域，且提供一二極體接面。此介於上氧化矽層28及n型矽層27中之側削的目的為，其可以被p型矽側壁子40填入。在p型矽側壁子40之間的介層孔中的剩餘空洞區域可以被可程式電阻元件填充，且其尺寸係由第4圖中所形成的側削尺寸所決定。此側削尺寸相較於第3圖中的介層孔尺寸而言較易控制。因此，在一陣列中通過記憶胞之間的一取樣數量之p型矽側壁子40(係作為二極體第一端點)的尺寸變異，是大於一陣列中記憶胞之間的一取樣數量之可程式電阻元件的尺寸變異。
第7圖係此製程中之一截面圖，顯示在p型矽側壁子之間，形成空洞直到氧化矽層，此空洞之後將會被沈積可程式電阻材料。此島狀物的上氧化矽層28被移除。此裸露於p型矽側壁子之外的底氧化矽層20被移除，保留將來沈積可程式電阻材料的空間。
第8圖係此製程中之一截面圖，顯示沈積可程式電阻材料之後。此可程式電阻材料59被沈積填入此底氧化矽層20空洞中及填入介於p型矽側壁子之間的區域。
記憶胞之實例包括以相變化為基礎之記憶材料，包括以硫屬化物(chalcogenide)為基礎之材料以及其他材料來作為電阻元件52和54的材料。硫屬化物包括下列四元素之任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素週期表上第VIA族的部分。硫屬化物包括將一硫屬元素與一更為正電性之元素或自由基結合而得。硫屬化合物 合金包括將硫屬化合物與其他物質如過渡金屬等結合。一硫屬化合物合金通常包括一個以上選自元素週期表第IVA族的元素，例如鍺(Ge)以及錫(Sn)。通常，硫屬化合物合金包括下列元素中一個以上的複合物：銻(Sb)、鎵(Ga)、銦(In)、以及銀(Ag)。許多以相變化為基礎之記憶材料已經被描述於技術文件中，包括下列合金：鎵/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲/鍺/銻/硫。在鍺/銻/碲合金家族中，可以嘗試大範圍的合金成分。此成分可以下列特徵式表示：Tea Geb Sb100-(a+b) 。一位研究員描述了最有用的合金係為，在沈積材料中所包含之平均碲濃度係遠低於70%，典型地係低於60%，並在一般型態合金中的碲含量範圍從最低23%至最高58%，且最佳係介於48%至58%之碲含量。鍺的濃度係約高於5%，且其在材料中的平均範圍係從最低8%至最高30%，一般係低於50%。最佳地，鍺的濃度範圍係介於8%至40%。在此成分中所剩下的主要成分則為銻。上述百分比係為原子百分比，其為所有組成元素加總為100%。(Ovshinky '112專利，欄10~11)由另一研究者所評估的特殊合金包括Ge2 Sb2 Te5 、GeSb2 Te4 、以及GeSb4 Te7 。(Noboru Yamada，"Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording",SPIE v.3109 , pp. 28-37(1997))更一般地，過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)、以及上述之混合物或合金，可與鍺/銻/碲結合以形成一相變化合金其包括有可程式化的電阻性質。可使用的記憶材料的特殊範例，係如Ovshinsky '112專利中欄11-13所述，其範例在此係列入參考。
在某些實施例中，可在硫屬化物及其他相變化材料中摻雜 物質以改善使用摻雜硫屬化物作為記憶元件的導電性、轉換溫度、熔化溫度及其他等性質。代表性的摻雜物質為：氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、與氧化鈦。可參見美國專利第6,800,504號與美國專利申請US 2005/0029502號。
相變化合金可於一第一結構態與第二結構態之間切換，其中第一結構態係指此材料大體上為非晶固相，而第二結構態係指此材料大體上為結晶固相。這些合金係至少為雙穩定的(bistable)。此詞彙「非晶」係用以指稱一相對較無次序之結構，其較之一單晶更無次序性，而帶有可偵測之特徵如比結晶態更高之電阻值。此詞彙「結晶」係用以指稱一相對較有次序之結構，其較之非晶態更有次序，因此包括有可偵測的特徵例如比非晶態更低的電阻值。典型地，相變化材料可電切換至完全結晶態與完全非晶態之間所有可偵測的不同狀態。其他受到非晶態與結晶態之改變而影響之材料特中包括，原子次序、自由電子密度、以及活化能。此材料可切換成為不同的固態、或可切換成為由兩種以上固態所形成之混合物，提供從非晶態至結晶態之間的灰階部分。此材料中的電性質亦可能隨之改變。
相變化合金可藉由施加一電脈衝而從一種相態切換至另一相態。先前觀察指出，一較短、較大幅度的脈衝傾向於將相變化材料的相態改變成大體為非晶態。一較長、較低幅度的脈衝傾向於將相變化材料的相態改變成大體為結晶態。在較短、較大幅度脈衝中的能量，夠大因此足以破壞結晶結構的鍵結，同時夠短因此可以防止原子再次排列成結晶態。在沒有不適當實驗的情形下，可決定特別適用於一特定相變化合金的適當脈衝量變曲線。
可用於本發明其他實施例中之其他可程式化之記憶材料包括，摻雜N2 之GST、Gex Sby 、或其他以不同結晶態轉 換來決定電阻之物質；Prx Cay MnO3 、PrSrMnO3 、ZrOx 、TiOx 、NiOx 、WOx 、經摻雜的SrTiO3或其他利用電脈衝以改變電阻狀態的材料；或其他使用一電脈衝以改變電阻狀態之物質；TCNQ (7,7,8,8-tetracyanoquinodimethane)、PCBM (methanofullerene 6,6-phenyl C61-butyric acid methyl ester)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60 -TCNQ、以其他物質摻雜之TCNQ、或任何其他聚合物材料其包括有以一電脈衝而控制之雙穩定或多穩定電阻態。
代表性的硫屬化物材料具有以下的特性：Gex Sby Tez ，其中x:y:z=2:2:5，或其他成分為x:0~5;y:0~5;z:0~10。以氮、矽、鈦或其他元素摻雜之GeSbTe亦可被使用。
用來形成硫屬化物材料的示範方法，係利用PVD濺鍍或磁電管(magnetron)濺鍍方式，其反應氣體為氬氣、氮氣、及/或氦氣等以及硫屬化物，在壓力為1 mTorr至100 mTorr。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器(collimater)可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。另一方面，同時合併使用直流偏壓以及準直器亦是可行的。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良硫屬化物材料之結晶態。此退火處理的溫度典型地係介於100℃至400℃，而退火時間則少於30分鐘。硫屬化物材料之厚度係隨著細胞結構的設計而定。一般而言，硫屬化物之厚度大於8奈米者可以具有相變化特性，使得此材料展現至少雙穩定的電阻態。可預期某些材料亦合適於更薄之厚度。
第二種適合用於本發明實施態樣中的記憶材料係為超巨磁阻(CMR)材料，例如Prx Cay MnO3 ，其中x:y=0.5:0.5，或其他成分為x:0~1;y:0~1。包括有錳氧化物之超巨磁阻材料亦可被使用。
一用以形成超巨磁阻材料之例示方法，係利用PVD濺鍍或磁電管濺鍍方式，其反應氣體為氬氣、氮氣、氧氣、及/或氦氣、壓力為1 mTorr至100 mTorr。此沈積步驟的溫度可介於室溫至600℃，視後處理條件而定。一長寬比為1~5之準直器(collimater)可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。另一方面，同時合併使用直流偏壓以及準直器亦是可行的。可施加數十高斯(Gauss)至1特司拉(tesla，10,000高斯)之間的磁場，以改良其磁結晶態。
可以選擇性地在真空中、氮氣環境中、或氧氣/氮氣混合環境進行一沈積後退火處理，以改良超巨磁阻材料之結晶態。此退火處理的溫度典型地係介於400℃至600℃，而退火時間則少於2小時。
超巨磁阻材料之厚度係隨著記憶細胞結構的設計而定。厚度介於10nm至200nm的超巨磁阻材料，可被用作為核心材料。一YBCO(YBACuO3 ，一種高溫超導體材料)緩衝層係通常被用以改良超巨磁阻材料的結晶態。此YBCO的沈積係在沈積超巨磁阻材料之前進行。YBCO的厚度係介於30nm至200nm。
第三種記憶材料係為雙元素化合物，例如Nix Oy 、Tix Oy 、Alx Oy 、Wx Oy 、Znx Oy 、Zrx Oy 、Cux Oy 等，其中x:y=0.5:0.5，或其他成分為x:0~1;y:0~1。用以形成此記憶材料的例示方法，係利用PVD濺鍍或磁電管濺鍍方式，其反應氣體為氬氣、氮氣、及/或氦氣、壓力為1 mTorr至100 mTorr，其標靶金屬氧化物係為如Nix Oy 、Tix Oy 、Alx Oy 、Wx Oy 、Znx Oy 、Zrx Oy 、Cux Oy 等。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。若有需要時，同時合併使用直流偏壓以及準直器 亦是可行的。
可以選擇性地在真空中或氮氣環境或氧氣/氮氣混合環境中進行一沈積後退火處理，以改良金屬氧化物內的氧原子分佈。此退火處理的溫度典型地係介於400℃至600℃，而退火時間則少於2小時。
一種替代性的形成方法係利用PVD濺鍍或磁電管濺鍍方式，其反應氣體為氬氣/氧氣、氬氣/氮氣/氧氣、純氧、氦氣/氧氣、氦氣/氮氣/氧氣等，壓力為1 mTorr至100 mTorr，其標靶金屬氧化物係為如Ni、Ti、Al、W、Zn、Zr、Cu等。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。若有需要時，同時合併使用直流偏壓以及準直器亦是可行的。
可以選擇性地在真空中或氮氣環境或氧氣/氮氣混合環境中進行一沈積後退火處理，以改良金屬氧化物內的氧原子分佈。此退火處理的溫度典型地係介於400℃至600℃，而退火時間則少於2小時。
另一種形成方法，係使用一高溫氧化系統(例如一高溫爐管或一快速熱處理(RTP)系統)進行氧化。此溫度係介於200℃至700℃、以純氧或氮氣/氧氣混合氣體，在壓力為數mTorr至一大氣壓下進行。進行時間可從數分鐘至數小時。另一氧化方法係為電漿氧化。一無線射頻或直流電壓源電漿與純氧或氬氣/氧氣混合氣體、或氬氣/氮氣/氧氣混合氣體，在壓力為1 mTorr至100 mTorr下進行金屬表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化時間係從數秒鐘至數分鐘。氧化溫度係從室溫至約300℃，視電漿氧化的程度而定。
第四種記憶材料係為聚合物材料，例如摻雜有銅、碳六十、銀等的TCNQ，或PCBM-TCNQ混合聚合物。一種 形成方法係利用熱蒸發、電子束蒸發、或原子束磊晶系統(MBE)進行蒸發。一固態TCNQ以及摻雜物丸係在一單獨室內進行共蒸發。此固態TCNQ以及摻雜物丸係置於一鎢船或一鉭船或一陶瓷船中。接著施加一大電流或電子束，以熔化反應物，使得這些材料混合並沈積於晶圓之上。此處並未使用反應性化學物質或氣體。此沈積作用係於壓力為10-4 Torr至10-10 Torr下進行。晶圓溫度係介於室溫至200℃。
可以選擇性地在真空中或氮氣環境中進行一沈積後退火處理，以改良聚合物材料的成分分佈。此退火處理的溫度典型地係介於室溫至300℃之間，而退火時間則少於1小時。
另一種用以形成一層以聚合物為基礎之記憶材料的技術，係使用一旋轉塗佈機與經摻雜之TCNQ溶液，轉速低於1000 rpm。在旋轉塗佈之後，此晶圓係靜置(典型地係在室溫下，或低於200℃之溫度)一足夠時間以利固態的形成。此靜置時間可介於數分鐘至數天，視溫度以及形成條件而定。
第9圖係此製程中之一截面圖，顯示將多餘的可程式電阻材料移除之後。此多餘的可程式電阻材料59係被回蝕刻，保留可程式電阻材料60於此底氧化矽層20間隙中，且部份介於p型矽側壁子之間的區域。此可程式電阻材料60具有一側壁表面與此p型矽側壁子40的內表面連接及具有一底表面導電地與雙層位元線鎢11和氮化鈦12耦接。此可程式電阻材料60藉由此p型矽側壁子40而與n型矽層29實體分離。
第10圖係為一上視圖，其與第11圖中所示的製程步驟相同，顯示氧化物沈積填充入此介層孔的剩餘空間內，且再利用化學機械研磨將多餘的填充氧化物移除。氧化物 形成用來填入介於p型矽側壁子40之間的剩餘空間，及介於n型矽層29之間的剩餘空間。於n型矽層29之上的多餘填充氧化物利用化學機械研磨移除。則剩下的氧化物70填入介於p型矽側壁子40之間及介於n型矽層29之間的空間。此氧化物造成此可程式電阻材料60的上表面並不會是電流通過的一表面。然而，如圖中所示此可程式電阻材料60的上表面其尺寸相較於側表面是較小的可以提供一較大的電流容量。
第11圖係為一截面圖，其與第10圖中所示的製程步驟相同，顯示氧化物沈積填充入此介層孔的剩餘空間內，且再利用化學機械研磨將多餘的填充氧化物移除。
第12圖係為一上視圖，其與第13圖中所示的製程步驟相同，顯示微影定義及移除(利用如反應離子蝕刻)多餘的n型材料以保留字元線形狀的n型材料存取此記憶胞。多餘的n型矽材料29被移除，保留字元線形狀的n型矽材料30。雖然被其他層所覆蓋，位元線的鎢11仍顯示出以描繪存取此記憶胞的兩個方向。
第13圖係為一截面圖，其與第12圖中所示的製程步驟相同，顯示移除多餘的n型材料以保留字元線形狀的n型材料存取此記憶胞。
第14圖係為一上視圖，其與第15圖中所示的製程步驟相同，顯示藉由形成金屬矽化物或是自動對準矽化物以形成字元線，因此降低存取此記憶胞之字元線形狀的n型材料的阻值足以供實際的字元線操作。金屬矽化物90形成於字元線形狀的n型矽材料30之上。此字元線係平行的，且共同定義出一平面走向。此外，每一字元線亦各自定義出一線性走向。此平面走向是與由位元線所定義的平面走向互相平行的。兩者平面走向係正交於二極體接面的走向。
第15圖係為一截面圖，其與第14圖中所示的製程步 驟相同，顯示藉由形成金屬矽化物或是自動對準矽化物以形成字元線，因此降低存取此記憶胞之字元線形狀的n型材料的阻值足以供實際的字元線操作。為了回應於施加在特定二極體結構(每一包含字元線形狀的n型矽材料30及p型矽側壁子40)上之一的正向偏壓，一驅動電流流經：至少一行導線11，其與一可程式電阻元件60電性耦接，可程式電阻元件60其與特定二極體結構之一電性連接，特定二極體結構(每一包含字元線形狀的n型矽材料30及p型矽側壁子40)，然後連接到至少一列導線90，其與一特定二極體結構電性耦接。在另一實施例中，二極體結構中的n型材料及p型材料互相對調，因此電流路徑係相反。
第16圖係為一上視圖，其與第17圖中所示的裝置相同，顯示一替代的具有二極體結構之相變化記憶胞，而與14圖中所示的不同。字元線30和位元線11對此記憶胞進行存取。字元線30包括二極體結構中之一摻雜型態(如n型或p型)，而半導體之p型矽側壁子40包括二極體結構中之另一摻雜型態(如p型或n型)。合在一起，字元線30和半導體40構成二極體結構。此非揮發記憶胞的資料可以由此相變化材料60儲存。
第17圖係為一截面圖，其與第16圖中所示的裝置相同，顯示一替代的具有二極體結構之相變化記憶胞，而與15圖中所示的不同。主動區域62是相變化材料60的一部份，其會真正儲存此非揮發記憶胞的資料。此記憶胞係由雙層結構的鎢11/氮化鈦12位元線存取。氧化矽層20是不導電的且將位元線11和12與之後形成的n型矽層30和p型矽層39隔離。
第1至7圖和第18至26圖係關於本發明製造一具有二極體結構的可程式電阻元件之另兩種例示製程流程圖。在兩者範例中，每一非揮發記憶胞具有一尺寸小於5 F2 。 F是用來製造此積體電路微影製程中的一最小特徵尺寸。
第18圖係此製程中之一截面圖，顯示在沈積可程式電阻材料之前先沈積加熱器材料，因此可以降低受到加熱的可程式電阻材料數量。多餘的加熱器材料氮化鈦49藉由化學氣相沈積來形成，至少填入在底氧化層20的孔洞中。
第19圖係此製程中之一截面圖，顯示在沈積可程式電阻材料之前先移除加熱器材料，因此可以降低受到加熱的可程式電阻材料數量。多餘的加熱器材料氮化鈦49被回蝕刻，例如此底氧化層20的孔洞中材料、任何填充位於p型矽側壁子40之間的材料、以及其他位於n型矽層29之間介層孔內或是於n型矽層29之上的多餘材料。剩餘的加熱器材料氮化鈦50部份填入底氧化層20的孔洞中。
第20圖係為一截面圖，顯示沈積可程式電阻材料。可程式電阻材料59被沈積填入底氧化層20的孔洞中，及填入p型矽側壁子40之間的空間。
第21圖係為一截面圖，顯示移除多餘的可程式電阻材料。多餘的可程式電阻材料59係被回蝕刻，保留可程式電阻材料60於此底氧化矽層20間隙中，且部份介於p型矽側壁子之間的區域。此可程式電阻材料60具有一側壁表面與此p型矽側壁子40的內表面連接及具有一底表面與位元線11和12電性耦接。此可程式電阻材料60藉由此p型矽側壁子40而與n型矽層29實體分離。
第22圖係為一上視圖，其與第23圖中所示的製程步驟相同，顯示氧化物沈積填充入此介層孔的剩餘空間內，且再利用化學機械研磨將多餘的填充氧化物移除。氧化物形成用來填入介於p型矽側壁子40之間的剩餘空間，及介於n型矽層29之間的剩餘空間。於n型矽層29之上的多餘填充氧化物利用化學機械研磨移除。則剩下的氧化物70填入介於p型矽側壁子40之間及介於n型矽層29之間的 空間。此氧化物造成此可程式電阻材料60的上表面並不會是電流通過的一表面。然而，如圖中所示此可程式電阻材料60的上表面其尺寸相較於側表面是較小的可以提供一較大的電流容量。
第23圖係為一截面圖，其與第22圖中所示的製程步驟相同，顯示氧化物沈積填充入此介層孔的剩餘空間內，且再利用化學機械研磨將多餘的填充氧化物移除。
第24圖係為一上視圖，其與第25圖中所示的製程步驟相同，顯示微影定義及移除(利用如反應離子蝕刻)多餘的n型材料以保留字元線形狀的n型材料橫跨此記憶胞。多餘的n型矽材料29被移除，保留字元線形狀的n型矽材料30。雖然被其他層所覆蓋，位元線11仍顯示出以描繪存取此記憶胞的兩個方向。
第25圖係為一截面圖，其與第24圖中所示的製程步驟相同，顯示移除多餘的n型材料以保留字元線形狀的n型材料橫跨此記憶胞。
第26圖係為一上視圖，顯示藉由沿著字元線形狀的n型材料形成導電字元線側壁子，因此降低阻值足以供實際的字元線操作。字元線金屬氮化鈦80係延著字元線形狀的n型矽材料30而形成，顯著地降低此字元線結構的阻值。此字元線係平行的，且共同定義出一平面走向。此外，每一字元線亦各自定義出一線性走向。此平面走向是與由位元線所定義的平面走向互相平行的。兩者平面走向係正交於二極體接面的走向。
為了回應於施加在特定二極體結構(每一包含字元線形狀的n型矽材料30及p型矽側壁子40)上之一的正向偏壓，一驅動電流流經：至少一行導線11/12，其與一可程式電阻元件60電性耦接，可程式電阻元件60其與特定二極體結構之一電性連接，特定二極體結構(每一包含字元線形 狀的n型矽材料30及p型矽側壁子40)，然後到至少一列導線80，其與一特定二極體結構電性耦接。在另一實施例中，二極體結構中的n型材料及p型材料互相對調，因此電流路徑係相反。
參照第27圖，為依據本發明的一種非揮發記憶積體電路的簡化示意方塊圖，其具有含有一二級體結構之可程式電阻記憶胞陣列。
此積體電路150包含記憶陣列100，其係利用此處所描述之具有電阻元件之記憶胞於一半導體基板上。此可程式電阻記憶胞如同此處所描述的一般由半導體二極體結構所分離。一個範例數量的記憶胞所構成之陣列100(例如在此陣列100的不同端)具有在一可程式電阻元件60的尺寸變異小於二極體p型矽側壁子40第一端點的尺寸變異，因為可程式電阻元件60的尺寸較易控制，如同之前在第6圖中所討論的一般。
位址經由匯流排105，提供至行解碼器103以及列解碼器101。方塊106中的感應放大器與資料輸入結構，經由資料匯流排107與行解碼器103耦合。資料由積體電路150上的輸入/輸出埠，或由積體電路150之上的其他內部或外部的資料源到經由資料輸入線111，到達方塊106的資料輸入結構。積體電路150也可以包含與本發明利用電阻元件(未示)的非揮發儲存無關的其他功能。偏壓調整狀態機器109控制此應用的偏壓調整供應電壓。
在某些實施例中，位元線和字元線對應至連接到行解碼器103的位元線104與連接到列解碼器101的字元線102。
在某些實施例中，裝置上包含數以百萬記憶胞之一記憶陣列100涵蓋了一相對大面積，當該微影方式形成的介層孔會隨著一範圍△V而改變，其中V代表此介層孔的正常尺寸。因此，如果抽樣在該陣列中一第一區段之一第一記憶胞，並與在該陣列中一第二區段之第二記憶胞比較，很有可能地用來形成該記憶元件之介層孔的差異最多可達△V之多。然而，該底電極表面之寬度與該 記憶元件相連接，在本發明之實施例中其變化最多為2ΔO，其中O代表第4圖中側削製程之懸凸特徵的正常尺寸。
舉例來說，使用一微影製程來進行一90奈米特徵尺寸，在陣列中有著5%的變異率，在一陣列中一記憶元件之寬度V變化在4.5奈米。由該側削蝕刻製程或由懸凸成長製程所決定之懸凸尺寸O，在一陣列中其變異率亦為5%。為了使CD值為40奈米，該懸凸尺寸應為20奈米。如果該懸凸製程變異率為5%，該懸凸尺寸O在每一側可改變為1奈米。在一般40奈米的介層孔中這樣會使得CD值在陣列中有著有2奈米變異值或5%。這樣2奈米的變異值係實質地低於在微影尺寸中的變異值。相反地，在先前技術中側壁子技術並無法補償該微影變異值，在一般40奈米的介層孔中使得在陣列中有著變異值為4.5奈米或11.25%。本發明所述之自動收斂製程實質地縮小在該陣列間CD值的分佈。
因此，對於一例示實施例該尺寸V，對於一般V為90奈米，假設變化在一特定範圍約5%，以及當該CD值尺寸一般為40奈米，假設變化在整個陣列中有著一特定範圍約5%，該第一記憶胞可具有一V尺寸寬度約92奈米及一CD尺寸寬度約39奈米，而當該第二記憶胞會具有一V尺寸寬度約88奈米及一CD尺寸寬度約41奈米。因此，在此例示中，一新穎結構會使得第一記憶胞之記憶元件寬度會隨著第二記憶胞之記憶元件的寬度而改變4/92或在V寬度的4.3%。然而，第一記憶胞臨界尺寸的寬度隨著在第二記憶胞而變化2/92或V寬度的2.2%。因此，該採樣記憶胞的臨界尺寸變化小於該記憶元件的寬度變異值，這在先前技藝中是不可能的。
以上的描述中或許用到許多名詞除非另有聲明否則僅是相對的。例如一層覆蓋另一層或是在一層之上，甚至是某一層的存在(如介於被覆蓋及其覆蓋層之間，或是介於其上及其下層之間)。一層介於其他兩層之間，並不需要管哪一層在哪一側。
雖然本發明係已參照較佳實施例來加以描述，將為吾 人所瞭解的是，本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，並且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，根據本發明之結構與方法，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
10‧‧‧氧化層
11‧‧‧鎢
12‧‧‧氮化鈦
20‧‧‧氧化矽層
25、28‧‧‧上氧化矽層
26、27、29‧‧‧n型矽層
30‧‧‧字元線形狀的n型矽材料
39‧‧‧p型矽層
40‧‧‧p型矽側壁子
49‧‧‧氮化鈦
50‧‧‧氮化鈦加熱器
59、60‧‧‧可程式電阻材料
62‧‧‧主動區域
70‧‧‧氧化矽層
80‧‧‧列導線
90‧‧‧金屬矽化物
100‧‧‧記憶陣列
150‧‧‧積體電路
101‧‧‧列解碼器
102‧‧‧字元線
103‧‧‧行解碼器
104‧‧‧位元線
105‧‧‧匯流排
106‧‧‧感應放大器及資料輸入結構
107‧‧‧資料匯流排
108‧‧‧偏壓調整供應電壓
109‧‧‧程式化、抹除及讀取偏壓調整狀態機器
111‧‧‧資料輸入線
112‧‧‧資料輸出線
第1圖係此製程中之一截面圖顯示形成位元線於氧化層之上。
第2圖係此製程中之一截面圖顯示沈積n型矽層於氧化矽層之間，其中n型矽層係二極體結構中之一摻雜型態。
第3圖係此製程中之一截面圖，顯示藉由移除較早沈積之層次以形成介層孔，因此相變化記憶胞可以在字元線形狀中的n型材料之介層孔中形成。
第4圖係此製程中之一截面圖，顯示進行側削蝕刻以影響之後所沈積的p型矽層。
第5圖係此製程中之一截面圖，顯示p型矽層被沈積，其中p型矽層係二極體結構中之另一摻雜型態。
第6圖係此製程中之一截面圖，顯示移除p型矽層以形成p型材料側壁子於之前生成的介層孔中。
第7圖係此製程中之一截面圖，顯示在p型矽側壁子之間，形成空洞直到氧化矽層，此空洞之後將會被沈積可程式電阻材料。
第8圖係此製程中之一截面圖，顯示沈積可程式電阻材料之後。
第9圖係此製程中之一截面圖，顯示將多餘的可程式 電阻材料移除之後。
第10圖係為一上視圖，其與第11圖中所示的製程步驟相同，顯示氧化物沈積填充入此介層孔的剩餘空間內，且再利用化學機械研磨將多餘的填充氧化物移除。
第11圖係為一截面圖，其與第10圖中所示的製程步驟相同，顯示氧化物沈積填充入此介層孔的剩餘空間內，且再利用化學機械研磨將多餘的填充氧化物移除。
第12圖係為一上視圖，其與第13圖中所示的製程步驟相同，顯示微影定義及移除多餘的n型材料以保留字元線形狀的n型材料存取此記憶胞。
第13圖係為一截面圖，其與第12圖中所示的製程步驟相同，顯示移除多餘的n型材料以保留字元線形狀的n型材料存取此記憶胞。
第14圖係為一上視圖，其與第15圖中所示的製程步驟相同，顯示藉由形成金屬矽化物或是自動對準矽化物以形成字元線，因此降低存取此記憶胞之字元線形狀的n型材料的阻值足以供實際的字元線操作。
第15圖係為一截面圖，其與第14圖中所示的製程步驟相同，顯示藉由形成金屬矽化物或是自動對準矽化物以形成字元線，因此降低存取此記憶胞之字元線形狀的n型材料的阻值足以供實際的字元線操作。
第16圖係為一上視圖，其與第17圖中所示的裝置相同，顯示一替代的具有二極體結構之相變化記憶胞，而與14圖中所示的不同。
第17圖係為一截面圖，其與第16圖中所示的裝置相同，顯示一替代的具有二極體結構之相變化記憶胞，而與15圖中所示的不同。
第18圖係此製程中之一截面圖，顯示在沈積可程式電阻材料之前先沈積加熱器材料，因此可以降低受到加熱的 可程式電阻材料數量。
第19圖係此製程中之一截面圖，顯示在沈積可程式電阻材料之前先移除加熱器材料，因此可以降低受到加熱的可程式電阻材料數量。
第20圖係為此製程中之一截面圖，顯示沈積可程式電阻材料。
第21圖係為此製程中之一截面圖，顯示移除多餘的可程式電阻材料。
第22圖係為一上視圖，其與第23圖中所示的製程步驟相同，顯示氧化物沈積填充入此介層孔的剩餘空間內，且再利用化學機械研磨將多餘的填充氧化物移除。
第23圖係為此製程中之一截面圖，其與第22圖中所示的製程步驟相同，顯示氧化物沈積填充入此介層孔的剩餘空間內，且再利用化學機械研磨將多餘的填充氧化物移除。
第24圖係為一上視圖，其與第25圖中所示的製程步驟相同，顯示微影定義及移除多餘的n型材料以保留字元線形狀的n型材料連通此記憶胞。
第25圖係為此製程中之一截面圖，其與第24圖中所示的製程步驟相同，顯示移除多餘的n型材料以保留字元線形狀的n型材料連通此記憶胞。
第26圖係為一上視圖，顯示藉由沿著字元線形狀的n型材料形成導電字元線側壁子，因此降低阻值足以供實際的字元線操作。
第27圖為依據本發明的一種非揮發記憶積體電路的簡化示意方塊圖，其具有含有一二級體結構之可程式電阻記憶胞陣列。
10‧‧‧氧化層
11‧‧‧鎢
12‧‧‧氮化鈦
20‧‧‧氧化矽層
30‧‧‧字元線形狀的n型矽材料
40‧‧‧p型矽側壁子
60‧‧‧可程式電阻材料
70‧‧‧氧化矽層
90‧‧‧金屬矽化物

Claims (25)

  1. 一種積體電路，其具有一非揮發記憶胞陣列，包括：行導線，與該些非揮發記憶胞電性耦接，該些行導線係平行的安排，且定義出一第一平面走向；列導線，與該些非揮發記憶胞電性耦接，該些列導線係平行的安排，且定義出一第二平面走向，其與該第一平面走向平行；二極體，結構連接可程式電阻元件與該些列導線，每一包含：一第一終端具有一外表面及一內表面與至少一可程式電阻元件連接；一第二終端與該第一終端之該外表面的一接面區域連接，以提供一二極體接面走向其與該第一平面走向及該第二平面走向正交；以及該可程式電阻元件，每一具有：一側壁表面與至少一二極體結構的該第一終端之該內表面連接；一底表面與至少一行導線電性耦接。
  2. 如申請專利範圍第1項所述之積體電路，其中該些二極體結構的該些第一終端將該些可程式電阻元件與該些二極體結構的該些第二終端實際分離。
  3. 如申請專利範圍第1項所述之積體電路，其中該些二極體結構安排為，為了回應於施加在特定二極體結構之一的正向偏壓，一驅動電流流經：至少一行導線，一可程式電阻元件其與該至少一行導線電性耦接，該可程式電阻元件與該特定二極體結構之一電性連接，及至少一列導線，其與該特定二極體結構電性耦接。
  4. 如申請專利範圍第1項所述之積體電路，其中該些列導線包含導電側壁子鄰近於該些第二終端。
  5. 如申請專利範圍第1項所述之積體電路，其中該些列導線包含一自動對準矽化物於該些二極體結構的該些第二終端之上。
  6. 如申請專利範圍第1項所述之積體電路，其中該些二極體結構包含一取樣數量之二極體結構，而該取樣數量之二極體結構中的該些可程式電阻元件具有一第一尺寸變異，而該取樣數量之二極體結構中的該第一終端具有一第二尺寸變異，且該第一尺寸變異小於該第二尺寸變異。
  7. 一種形成具有一非揮發記憶胞陣列的積體電路之法，包括：形成行導線與該些非揮發記憶胞電性耦接，該些行導線係平行的安排，且定義出一第一平面走向；形成列導線與該些非揮發記憶胞電性耦接，該些列導線係平行的安排，且定義出一第二平面走向，其與該第一平面走向平行；形成二極體結構以連接可程式電阻元件與該些導電列，每一包含：形成該些二極體結構的第一終端，其具有一外表面及一內表面與至少一可程式電阻元件連接；形成該些二極體結構的第二終端，其與該第一終端之該外表面的一接面區域連接，以提供一二極體接面走向其與該第一平面走向及該第二平面走向正交；以及 形成該些可程式電阻元件，每一具有：一側壁表面與該些二極體結構之一的該些第一終端之一的該內表面連接；一底表面與至少一行導線電性耦接。
  8. 如申請專利範圍第7項所述之方法，其中該些二極體結構安排為，為了回應於施加在特定二極體結構之一的正向偏壓，一驅動電流流經：至少一行導線，一可程式電阻元件其與該至少一行導線電性耦接，該可程式電阻元件與該特定二極體結構之一電性連接，及至少一列導線，其與該特定二極體結構電性耦接。
  9. 如申請專利範圍第7項所述之方法，其中形成該些第一終端發生於形成該些第二終端之後，且其中形成該些第二終端更包含：形成該些第二終端的一層於該行導線之上；形成一氧化層於該第二終端層之上；藉由移除該氧化層及該第二終端層，形成孔洞於該氧化層及該第二終端層之中，因此形成該第一終端及形成該可程式電阻元件至少部份於該氧化層及該第二終端層之中的該些孔洞內；以及藉由自該第二終端層側向移除更多的材料相較於自該氧化層，形成一側削於該氧化層及該第二終端層之中的該孔洞內。
  10. 如申請專利範圍第7項所述之方法，其中形成該些第一終端更包含：形成該第一終端的一層；以及部份移除該第一終端層以保留元件孔洞來進行形成 該可程式電阻元件之步驟於其中。
  11. 如申請專利範圍第7項所述之方法，其中形成該些列導線包含形成導電側壁子鄰近於該些第二終端。
  12. 如申請專利範圍第7項所述之方法，其中形成該些列導線包含形成一自動對準矽化物於該些二極體結構的該些第二終端之上。
  13. 如申請專利範圍第7項所述之方法，其中該些二極體結構包含一取樣數量之二極體結構，而該取樣數量之二極體結構中的該些可程式電阻元件具有一第一尺寸變異，而該取樣數量之二極體結構中的該些第一終端具有一第二尺寸變異，且該第一尺寸變異小於該第二尺寸變異。
  14. 一種積體電路，其具有一非揮發記憶胞陣列，包括：行導線，與該些非揮發記憶胞電性耦接；二極體結構環繞可程式電阻元件，每一該二極體包含：一第一終端具有環狀型態的一外表面及一內表面環繞至少一可程式電阻元件；以及一第二終端與該第一終端之該外表面連接；該些可程式電阻元件由該些二極體結構所環繞，該些可程式電阻元件每一具有：一側壁表面由該至少一二極體結構的該第一終端之該內表面所環繞；以及一底表面與至少一行導線電性耦接；以及列導線與該些二極體結構的該些第二終端電性耦接。
  15. 如申請專利範圍第14項所述之積體電路，其中該些二極體結構的該些第一終端將該些可程式電阻元件與該些二極體結構的該些第二終端實際分離。
  16. 如申請專利範圍第14項所述之積體電路，其中該些二極體結構安排為，為了回應於施加在特定二極體結構之一的正向偏壓，一驅動電流流經：至少一行導線，一可程式電阻元件其與該至少一行導線電性耦接，該可程式電阻元件與該特定二極體結構之一電性連接，及至少一列導線，其與該特定二極體結構電性耦接。
  17. 如申請專利範圍第14項所述之積體電路，其中該些列導線包含一自動對準矽化物於該些二極體結構的該些第二終端之上。
  18. 如申請專利範圍第14項所述之積體電路，其中該些列導線包含導電側壁子鄰近於該些第二終端。
  19. 如申請專利範圍第14項所述之積體電路，其中該些二極體結構包含一取樣數量之二極體結構，而該取樣數量之二極體結構中的該些可程式電阻元件具有一第一尺寸變異，而該取樣數量之二極體結構中的該些第一終端具有一第二尺寸變異，且該第一尺寸變異小於該第二尺寸變異。
  20. 一種形成具有一非揮發記憶胞陣列的積體電路之方法，包括：形成行導線與該些非揮發記憶胞電性耦接；形成二極體結構以環繞可程式電阻元件，包含：形成該些二極體結構的第一終端，其具有環狀型 態的一外表面及一內表面與至少一可程式電阻元件連接；以及形成該些二極體結構的第二終端，其與該第一終端之該外表面連接；形成該可程式電阻元件，其係由該些二極體結構所環繞，該可程式電阻元件每一具有：一側壁表面由該些二極體結構之一的該第一終端之該內表面所環繞；以及一底表面與至少一行導線電性耦接；以及形成列導線與該些二極體結構的該些第二終端電性耦接。
  21. 如申請專利範圍第20項所述之方法，其中形成該些第一終端發生於形成該些第二終端之後，且其中形成該些第二終端更包含：形成該第二終端的一層於該行導線之上；形成一氧化層於該第二終端層之上；藉由移除該氧化層及該第二終端層，形成孔洞於該氧化層及該第二終端層之中，因此形成該第一終端及形成該可程式電阻元件至少部份於該氧化層及該第二終端層之中的該些孔洞內；以及藉由自該第二終端層側向移除更多的材料相較於自該氧化層，形成一側削於該氧化層及該第二終端層之中的該些孔洞內。
  22. 如申請專利範圍第20項所述之方法，其中形成該些第一終端更包含：形成該第一終端的一層；以及部份移除該第一終端層以保留元件孔洞來進行形成 該可程式電阻元件之步驟於其中。
  23. 如申請專利範圍第20項所述之方法，其中形成該些列導線包含：形成一自動對準矽化物於該些二極體結構的該些第二終端之上。
  24. 如申請專利範圍第20項所述之方法，其中形成該些列導線包含：形成導電側壁子鄰近於該些第二終端。
  25. 如申請專利範圍第20項所述之方法，其中該些二極體結構包含一取樣數量之二極體結構，而該取樣數量之二極體結構中的該些可程式電阻元件具有一第一尺寸變異，而該取樣數量之二極體結構中的該第些一終端具有一第二尺寸變異，且該第一尺寸變異小於該第二尺寸變異。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7035141B1 (en) * 2004-11-17 2006-04-25 Spansion Llc Diode array architecture for addressing nanoscale resistive memory arrays
US8975613B1 (en) 2007-05-09 2015-03-10 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
US7729161B2 (en) 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US8343813B2 (en) * 2009-04-10 2013-01-01 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
US7960216B2 (en) * 2008-05-10 2011-06-14 Intermolecular, Inc. Confinement techniques for non-volatile resistive-switching memories
US8183553B2 (en) * 2009-04-10 2012-05-22 Intermolecular, Inc. Resistive switching memory element including doped silicon electrode
US7977152B2 (en) * 2008-05-10 2011-07-12 Intermolecular, Inc. Non-volatile resistive-switching memories formed using anodization
US8008096B2 (en) * 2008-06-05 2011-08-30 Intermolecular, Inc. ALD processing techniques for forming non-volatile resistive-switching memories
JP2010074026A (ja) * 2008-09-22 2010-04-02 Toshiba Corp 露光方法、及び半導体装置
US8049305B1 (en) 2008-10-16 2011-11-01 Intermolecular, Inc. Stress-engineered resistance-change memory device
US8664689B2 (en) * 2008-11-07 2014-03-04 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions
US8907316B2 (en) 2008-11-07 2014-12-09 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
US8168538B2 (en) * 2009-05-26 2012-05-01 Macronix International Co., Ltd. Buried silicide structure and method for making
US8238149B2 (en) 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US8072795B1 (en) 2009-10-28 2011-12-06 Intermolecular, Inc. Biploar resistive-switching memory with a single diode per memory cell
US8574954B2 (en) 2010-08-31 2013-11-05 Micron Technology, Inc. Phase change memory structures and methods
US8497705B2 (en) 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8605495B2 (en) 2011-05-09 2013-12-10 Macronix International Co., Ltd. Isolation device free memory
US8927957B2 (en) 2012-08-09 2015-01-06 Macronix International Co., Ltd. Sidewall diode driving device and memory using same
US9530495B1 (en) 2015-08-05 2016-12-27 Adesto Technologies Corporation Resistive switching memory having a resistor, diode, and switch memory cell

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236059B1 (en) * 1996-08-22 2001-05-22 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
TW490675B (en) * 2000-12-22 2002-06-11 Macronix Int Co Ltd Control method of multi-stated NROM
US6423621B2 (en) * 1996-10-02 2002-07-23 Micron Technology, Inc. Controllable ovonic phase-change semiconductor memory device and methods of fabricating the same
US6429064B1 (en) * 2000-09-29 2002-08-06 Intel Corporation Reduced contact area of sidewall conductor

Family Cites Families (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US648114A (en) * 1898-12-20 1900-04-24 Pollard & Metcalfe Ltd Apparatus for grooving and cutting wood.
US3271591A (en) 1963-09-20 1966-09-06 Energy Conversion Devices Inc Symmetrical current controlling device
US3530441A (en) 1969-01-15 1970-09-22 Energy Conversion Devices Inc Method and apparatus for storing and retrieving information
IL61678A (en) 1979-12-13 1984-04-30 Energy Conversion Devices Inc Programmable cell and programmable electronic arrays comprising such cells
US4719594A (en) 1984-11-01 1988-01-12 Energy Conversion Devices, Inc. Grooved optical data storage device including a chalcogenide memory layer
US4876220A (en) 1986-05-16 1989-10-24 Actel Corporation Method of making programmable low impedance interconnect diode element
JP2685770B2 (ja) 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
US5534712A (en) 1991-01-18 1996-07-09 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5177567A (en) 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5166096A (en) 1991-10-29 1992-11-24 International Business Machines Corporation Process for fabricating self-aligned contact studs for semiconductor structures
US5958358A (en) 1992-07-08 1999-09-28 Yeda Research And Development Co., Ltd. Oriented polycrystalline thin films of transition metal chalcogenides
US5515488A (en) 1994-08-30 1996-05-07 Xerox Corporation Method and apparatus for concurrent graphical visualization of a database search and its search history
US5785828A (en) 1994-12-13 1998-07-28 Ricoh Company, Ltd. Sputtering target for producing optical recording medium
US5831276A (en) 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5869843A (en) 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
US5789758A (en) 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5879955A (en) 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US5837564A (en) 1995-11-01 1998-11-17 Micron Technology, Inc. Method for optimal crystallization to obtain high electrical performance from chalcogenides
US5687112A (en) 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US6025220A (en) 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US5814527A (en) 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US5985698A (en) 1996-07-22 1999-11-16 Micron Technology, Inc. Fabrication of three dimensional container diode for use with multi-state material in a non-volatile memory cell
US6087674A (en) 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US6015977A (en) 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US5952671A (en) 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6031287A (en) 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6617192B1 (en) 1997-10-01 2003-09-09 Ovonyx, Inc. Electrically programmable memory element with multi-regioned contact
US7023009B2 (en) * 1997-10-01 2006-04-04 Ovonyx, Inc. Electrically programmable memory element with improved contacts
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6351406B1 (en) 1998-11-16 2002-02-26 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6177317B1 (en) 1999-04-14 2001-01-23 Macronix International Co., Ltd. Method of making nonvolatile memory devices having reduced resistance diffusion regions
US6077674A (en) 1999-10-27 2000-06-20 Agilent Technologies Inc. Method of producing oligonucleotide arrays with features of high purity
US6314014B1 (en) 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6420216B1 (en) 2000-03-14 2002-07-16 International Business Machines Corporation Fuse processing using dielectric planarization pillars
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6501111B1 (en) 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
US6440837B1 (en) 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
US6563156B2 (en) 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6339544B1 (en) 2000-09-29 2002-01-15 Intel Corporation Method to enhance performance of thermal resistor device
US6567293B1 (en) 2000-09-29 2003-05-20 Ovonyx, Inc. Single level metal memory cell using chalcogenide cladding
US6555860B2 (en) 2000-09-29 2003-04-29 Intel Corporation Compositionally modified resistive electrode
US6569705B2 (en) 2000-12-21 2003-05-27 Intel Corporation Metal structure for a phase-change memory device
US6271090B1 (en) 2000-12-22 2001-08-07 Macronix International Co., Ltd. Method for manufacturing flash memory device with dual floating gates and two bits per cell
US6627530B2 (en) 2000-12-22 2003-09-30 Matrix Semiconductor, Inc. Patterning three dimensional structures
US6534781B2 (en) 2000-12-26 2003-03-18 Ovonyx, Inc. Phase-change memory bipolar array utilizing a single shallow trench isolation for creating an individual active area region for two memory array elements and one bipolar base contact
US6487114B2 (en) 2001-02-28 2002-11-26 Macronix International Co., Ltd. Method of reading two-bit memories of NROM cell
US6565700B2 (en) * 2001-04-25 2003-05-20 The Goodyear Tire & Rubber Company Heated cutting wheel
US6730928B2 (en) * 2001-05-09 2004-05-04 Science Applications International Corporation Phase change switches and circuits coupling to electromagnetic waves containing phase change switches
US6514788B2 (en) 2001-05-29 2003-02-04 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing contacts for a Chalcogenide memory device
US6613604B2 (en) 2001-08-02 2003-09-02 Ovonyx, Inc. Method for making small pore for use in programmable resistance memory element
US6589714B2 (en) 2001-06-26 2003-07-08 Ovonyx, Inc. Method for making programmable resistance memory element using silylated photoresist
US6605527B2 (en) 2001-06-30 2003-08-12 Intel Corporation Reduced area intersection between electrode and programming element
US6673700B2 (en) 2001-06-30 2004-01-06 Ovonyx, Inc. Reduced area intersection between electrode and programming element
US6511867B2 (en) 2001-06-30 2003-01-28 Ovonyx, Inc. Utilizing atomic layer deposition for programmable device
US6643165B2 (en) * 2001-07-25 2003-11-04 Nantero, Inc. Electromechanical memory having cell selection circuitry constructed with nanotube technology
US6709958B2 (en) 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
US6586761B2 (en) 2001-09-07 2003-07-01 Intel Corporation Phase change material memory device
US6861267B2 (en) 2001-09-17 2005-03-01 Intel Corporation Reducing shunts in memories with phase-change material
US6800563B2 (en) 2001-10-11 2004-10-05 Ovonyx, Inc. Forming tapered lower electrode phase-change memories
US6566700B2 (en) 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US6545903B1 (en) 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
US6512241B1 (en) 2001-12-31 2003-01-28 Intel Corporation Phase change material memory device
US6867638B2 (en) 2002-01-10 2005-03-15 Silicon Storage Technology, Inc. High voltage generation and regulation system for digital multilevel nonvolatile memory
JP3796457B2 (ja) 2002-02-28 2006-07-12 富士通株式会社 不揮発性半導体記憶装置
US6579760B1 (en) 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US6864500B2 (en) 2002-04-10 2005-03-08 Micron Technology, Inc. Programmable conductor memory cell structure
US6605821B1 (en) 2002-05-10 2003-08-12 Hewlett-Packard Development Company, L.P. Phase change material electronic memory structure and method for forming
US6864503B2 (en) * 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
US6850432B2 (en) 2002-08-20 2005-02-01 Macronix International Co., Ltd. Laser programmable electrically readable phase-change memory method and device
JP4133141B2 (ja) 2002-09-10 2008-08-13 株式会社エンプラス 電気部品用ソケット
US6992932B2 (en) * 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
JP4928045B2 (ja) 2002-10-31 2012-05-09 大日本印刷株式会社 相変化型メモリ素子およびその製造方法
US6744088B1 (en) 2002-12-13 2004-06-01 Intel Corporation Phase change memory device on a planar composite layer
US6791102B2 (en) 2002-12-13 2004-09-14 Intel Corporation Phase change memory
US6815266B2 (en) * 2002-12-30 2004-11-09 Bae Systems Information And Electronic Systems Integration, Inc. Method for manufacturing sidewall contacts for a chalcogenide memory device
KR100486306B1 (ko) 2003-02-24 2005-04-29 삼성전자주식회사 셀프 히터 구조를 가지는 상변화 메모리 소자
US7067865B2 (en) * 2003-06-06 2006-06-27 Macronix International Co., Ltd. High density chalcogenide memory cells
US7893419B2 (en) * 2003-08-04 2011-02-22 Intel Corporation Processing phase change material to improve programming speed
US6815704B1 (en) 2003-09-04 2004-11-09 Silicon Storage Technology, Inc. Phase change memory device employing thermally insulating voids
KR100564608B1 (ko) * 2004-01-29 2006-03-28 삼성전자주식회사 상변화 메모리 소자
US20060102667A1 (en) * 2004-11-16 2006-05-18 Padilla Katherine E H Child's portable activity pack
US20060108667A1 (en) * 2004-11-22 2006-05-25 Macronix International Co., Ltd. Method for manufacturing a small pin on integrated circuits or other devices
US7220983B2 (en) * 2004-12-09 2007-05-22 Macronix International Co., Ltd. Self-aligned small contact phase-change memory method and device
US7214958B2 (en) * 2005-02-10 2007-05-08 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7166533B2 (en) * 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
US7534647B2 (en) * 2005-06-17 2009-05-19 Macronix International Co., Ltd. Damascene phase change RAM and manufacturing method
US20070111429A1 (en) * 2005-11-14 2007-05-17 Macronix International Co., Ltd. Method of manufacturing a pipe shaped phase change memory
US7397060B2 (en) * 2005-11-14 2008-07-08 Macronix International Co., Ltd. Pipe shaped phase change memory
US7635855B2 (en) * 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7786460B2 (en) * 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7394088B2 (en) * 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7450411B2 (en) * 2005-11-15 2008-11-11 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7414258B2 (en) * 2005-11-16 2008-08-19 Macronix International Co., Ltd. Spacer electrode small pin phase change memory RAM and manufacturing method
US7507986B2 (en) * 2005-11-21 2009-03-24 Macronix International Co., Ltd. Thermal isolation for an active-sidewall phase change memory cell
US7449710B2 (en) * 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
US7479649B2 (en) * 2005-11-21 2009-01-20 Macronix International Co., Ltd. Vacuum jacketed electrode for phase change memory element
US7829876B2 (en) * 2005-11-21 2010-11-09 Macronix International Co., Ltd. Vacuum cell thermal isolation for a phase change memory device
US7599217B2 (en) * 2005-11-22 2009-10-06 Macronix International Co., Ltd. Memory cell device and manufacturing method
US7688619B2 (en) * 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7459717B2 (en) * 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7605079B2 (en) * 2005-12-05 2009-10-20 Macronix International Co., Ltd. Manufacturing method for phase change RAM with electrode layer process
US7642539B2 (en) * 2005-12-13 2010-01-05 Macronix International Co., Ltd. Thin film fuse phase change cell with thermal isolation pad and manufacturing method
US7531825B2 (en) * 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US8062833B2 (en) * 2005-12-30 2011-11-22 Macronix International Co., Ltd. Chalcogenide layer etching method
US7741636B2 (en) * 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7560337B2 (en) * 2006-01-09 2009-07-14 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7595218B2 (en) * 2006-01-09 2009-09-29 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US20070158632A1 (en) * 2006-01-09 2007-07-12 Macronix International Co., Ltd. Method for Fabricating a Pillar-Shaped Phase Change Memory Element
US7825396B2 (en) * 2006-01-11 2010-11-02 Macronix International Co., Ltd. Self-align planerized bottom electrode phase change memory and manufacturing method
US7432206B2 (en) * 2006-01-24 2008-10-07 Macronix International Co., Ltd. Self-aligned manufacturing method, and manufacturing method for thin film fuse phase change ram

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236059B1 (en) * 1996-08-22 2001-05-22 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US6423621B2 (en) * 1996-10-02 2002-07-23 Micron Technology, Inc. Controllable ovonic phase-change semiconductor memory device and methods of fabricating the same
US6429064B1 (en) * 2000-09-29 2002-08-06 Intel Corporation Reduced contact area of sidewall conductor
TW490675B (en) * 2000-12-22 2002-06-11 Macronix Int Co Ltd Control method of multi-stated NROM

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