CN101226771B - 使用多存储器层的多层单元存储器结构及其制造方法 - Google Patents

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Abstract

本发明提供具有多存储器层结构的多层单元(MLC)存储器结构，其每?存储器层结构包含?氧化钨区域，其定义多个逻辑态的不同读取电流量。每?存储器层结构藉由使用氧化钨区域提供多层单元功能可提供二位元信息，其构成四逻辑态，其中四逻辑态等于四个不同读取电流。yi,gif具有二存储器层结构的存储器结构可提供四位元储存位址及十六逻辑态。在?实施例中，第?及第二存储器层结构各自包含yi,gif氧化钨区域延伸入钨栓元件的主要表面，其中该钨栓的外表面由?阻障元件包围。

Description

使用多存储器层的多层单元存储器结构及其制造方法
技术领域
本发明有关基于可程式化电阻型存储器材料的高密度存储器装置，其包括金属氧化物型材料及其他材料，以及制造此装置的方法。
背景技术
相变型存储器材料广泛用于读写光学碟片。这些材料具有至少二固态相，包括例如一般非晶形固态相及一般结晶形固态相。使用激光脉冲于读写光学碟片上以在相之间切换并在相改变后读取材料光学性质。
相变型存储器材料，如硫属化合物型材料及类似材料，在藉由施用一适于执行于集成电路上电流量时亦可造成改变相。此一般非晶形态特征在于比一般结晶形态具有较高的电阻性，其已可检测出以显示数据。此些特性已使用在可程式化电阻型材料以形成非挥发性存储器电路上产生利益，其可随机存取读写。
由非晶形改变为结晶形态通常为一低电流操作。由结晶形改变至非晶形，此处为指如重置，通常为一较高电流操作，其包括一短高电流密度脉冲以熔融或打断结晶形结构，接着相变材料迅速冷却，淬火相改变工艺，容许至少一部分相变结构在非晶形态安定。需要结晶形态至非晶形态的相变材料转换的重置电流的强度最小化。重置所需要的重置电流的强度可藉由减少在单元中相变材料元件的大小与电极及相变材料间接触面积大小而减少，因此可以通过相变材料元件的小绝对电流值获得较高的电流密度。
发展的一方向己朝向在集成电路结构中形成小孔，并用少量可程式化电阻材料填充小孔。说明朝向小孔发展的专利包括：1997年11月11日颁予Ovshinsky的美国专利第5,687,112号，″Multibit Single CellMemory ElementHaving Tapered Contact″；1998年8月4日颁予Zahorik等人的美国专利第5,789,277号，″Method of Making Chalogenide[sic]Memory Device″；2000年11月21日颁予Doan等人的美国专利第6,150,253号，″Controllable OvonicPhase-Change Semiconductor Memory Device and Methods of Fabricating theSame″。
在制造此具有非常小尺寸且为满足大型存储器装置需要的严格规格的工艺上的差异的装置已产生问题。如寻求较大存储器容量的要求，已高度需求每存储器层储存多位元的相变存储器。
发明内容
本发明提供具有多存储器层结构的多层单元(MLC)存储器结构，其每一存储器层结构包含一氧化钨区域，其定义多个逻辑态的不同读取电流量。每一存储器层结构藉由使用氧化钨区域提供多层单元功能可提供二位元信息，其构成四逻辑态，其中四逻辑态等于四不同读取电流。一具有二存储器层结构的存储器结构可提供四位元储存位址及十六逻辑态。
在第一实施例中，一多层单元存储器结构包含一第一存储器层结构及一第二存储器层结构。每一存储器层结构为实质且电性连接至顶部的一位线。第一或低存储器层结构为连接至一N-P二极管，其中N-P二极管为连接至第一位线。第二或上层存储器层为连接至在底部的P-N二极管，其中P-N二极管为连接至第二位线。第二位线在第一存储器层结构及第二存储器层结构间共同使用。第二位线再连接至第一存储器层结构。第一及第二存储器层结构各自包含一氧化钨区域延伸入钨栓元件的主要表面，该钨栓的外表面由一阻障元件包围。
氧化钨区域的关键尺寸为小于钨栓元件的大小。氧化钨区域的关键尺寸亦小于P-N二极管的大小。氧化钨区域的关键尺寸、钨栓元件的关键尺寸及P-N二极管的厚度间的关系可由下列数学式表示：
dA≈dW-2*tD
其中参数dA代表钨栓的关键尺寸，参数dW代表栓结构元件的关键尺寸，及参数tD代表P-N二极管的关键尺寸。P-N二极管的关键尺寸比氧化钨区域的关键尺寸大，数学表示为dA>dW。
在第二实施例中，一多层单元存储器结构包含一第一存储器层结构及一第二存储器层结构。第一及第二存储器层结构各自包含一由钨栓元件的主要表面延伸的氧化钨区域，该钨栓元件的外表面由一阻障元件包围。每一钨栓结构具有的大小为小至足以使在制造工艺中省略介电步骤。每一钨栓结构的关键尺寸为大约相同于活化区域(氧化钨区域)的关键尺寸。
在第三实施例中，一多层单元存储器结构包含一第一存储器层结构及一第二存储器层结构。第一存储器层结构包含氧化钨区域、一具有第一栓部分及第二栓部分的钨栓结构，且第二栓的外壁由一阻障元件包围。第一栓部分的关键尺寸相似于活化区域的关键尺寸，亦即，氧化钨区域。氧化钨部分由第一栓部分的主要表面或顶表面延伸。第一栓部分具有的尺寸值小于第二栓部分者。在每一存储器层结构中第一栓部分及第二栓部分可使用自对准工艺或非自对准工艺制造。
亦揭露一种制造存储器装置的方法，其包含一以阻障材料包围栓材料且置于介电元件间的栓结构。栓材料的顶部分及阻障材料使用第一化学干蚀刻接着使用第二化学湿凹槽蚀刻进行蚀刻。介电间隙壁在蚀刻栓材料的主要表面上形成。使用干氧等离子体去除形成一氧化钨区域进入蚀刻栓材料的主要表面。形成一位线至介电间隙壁及在氧化钨区域上方。
广义而言，一具有多存储器层的存储器结构包含一第一存储器层结构，其具有一具有主要表面的第一电极及一氧化钨区域，氧化钨区域由第一电极的主要表面延伸并在第一电极及第二电极电性间连接，第一电极具有一实质相似于氧化钨区域尺寸的尺寸；及一第二存储器层结构，耦合至第一存储器层结构，具有一具有主要表面的第一电极及一氧化钨区域，氧化钨区域由第一电极的主要表面延伸至第二存储器层结构并在第二存储器层结构的第一电极与第二存储器层结构的第二电极电性连接，第二存储器层结构的第一电极具有实质相似于第二存储器层结构的氧化钨区域尺寸的尺寸。
本发明的结构及方法将于下文详细描述。此发明说明部分并不用以界定本发明。本发明以权利要求界定。本发明技术的此些及其他实施例、特征、态样、及优点可由下文描述、所附的权利要求及所附图示而了解。
本发明将以特定实施例并配所附图式作详细说明。
附图说明
图1为本发明双稳态电阻式随机存取存储器阵列的线路图。
图2为一依本发明实施例的双稳态电阻式随机存取存储器架构的集成电路的简化方块图。
图3为本发明一简化工艺图，以说明制造在一单一存储器单元具有标准钨栓(W-栓)或介层窗的双稳态电阻式随机存取存储器的工艺的参考步骤。
图4为本发明的工艺图，其显示制造具有钨栓结构的凹槽蚀刻的双稳态电阻式随机存取存储器的下一步骤。
图5为本发明的工艺图，其说明氧化钨(WOx)区域以一介电间隙壁蚀刻、一干氧等离子体蚀刻及一湿去除而形成。
图6为本发明的工艺图，其显示制造具有位线形成的双稳态电阻式随机存取存储器的下一步骤。
图7为本发明的工艺图，其显示制造与选定装置连接的双稳态电阻式随机存取存储器的下一步骤。
图8依本发明的一工艺图，其说明用于多层单元功能的具有多存储器层及一氧化钨区域的存储器结构的第一实施例。
图9为本发明的一工艺图，其说明用于多层单元功能的具有多存储器层及一氧化钨区域的存储器结构的第二实施例。
图10为本发明的一工艺图，其说明用于多层单元功能的具有多存储器层及一氧化钨区域的存储器结构的第三实施例。
图11为图示说明本发明第一实施例的以氧化钨区域为活化区域的存储器结构中读取电流的多层单元控制的例示。
主要元件符号说明
100 双稳态电阻式随机存取存储器阵列
123、124 字线 128 源极线
132 底部电极元件 134 顶部电极元件
135 存储器单元 141、142 位线
146 区块 150、151、152、153存取晶体管
200 集成电路 260 存储器阵列
261 列解码器 262 字线
263 端子解码器 264 位线
265 汇流排 266 区块
267 数据汇流排 268 偏压布设供应电压
269 偏压布设态仪 271 写入线
272 数据输出线 275 集成电路
300 工艺图 310、312 介电元件
320 阻障材料 330 钨材料
340 钨材料表面 400 工艺图
420 阻障元件 430 钨栓元件
500 工艺图 510、512 介电间隙壁
520 氧化钨元件 600 工艺图
610 阻障层 620 位线层
700 工艺图 710 顶部位线
720 P-N二极管 730 底部位线
800 工艺图 810 第一存储器层
812 钨栓元件或第一电极814 阻障元件
816 氧化钨区域 830 底部位线
820 N-P二极管 850 第二存储器层结构
860 第二位线 862 阻障层
900 工艺图 910 第一存储器层结构
920 钨栓结构 922 阻障元件
950 第二存储器层结构 960 钨栓结构
980 第二位线 982 阻障元件
1000 工艺图 1010 第一存储器层结构
1020 第一栓部分 1022 第二栓部分
1024 阻障元件 1050 第二存储器结构
1062 第一栓部分 1100 图
1110 X轴电流量 1112 Y轴读取次数
1120 第一数据线 1122 第二数据线
1124 第三数据线 1126 第四数据线
具体实施方式
本发明的结构实施例及方法的描述将配合图1至11说明。需了解其非用以限制本发明至特定揭露的实施例，且本发明可使用其他特征、元件、方法及实施例实施。在不同实施例的相似元件大体上以相似的标号说明。
不同的实施例为有关三次元存储器结构及存储器的制造方法，如非挥发性嵌入式存储器实现可程式化电阻型RAM。电阻型装置RAM的示例为电阻式存储器(RRAM)、聚合物存储器、及相变存储器(PCRAM)。
图1为图示说明双稳态电阻式随机存取存储器阵列100，其可如此处所示实现。在图1的线路图说明中，共用源极线128、一字线123及一字线124大致在Y方向上平行配置。位线141及142大致在X方向上平行配置。因此，在区块145的Y解码器及字线驱动装置耦合至字线123、124。在区块146中的一X解码器及一组感测放大器为耦合至位线141及142。共用源极线128耦合至存取晶体管150、151、152及153的源极端。存取晶体管150的栅极耦合字线123。存取晶体管151的栅极耦合字线124。存取晶体管152的栅极耦合字线123。存取晶体管153的栅极耦合至字线124。存取晶体管150的漏极耦合至侧壁端子存储器单元135的底部电极元件132，其具有顶部电极元件134及底部电极元件132。顶部电极元件134耦合至位线141。可见到共用源极线128由二列存储器单元共用，在说明的电路图中为配置在Y方向的一列。在另一实施例中，存取晶体管可由二极管或其他结构取代以控制电流至阵列中的特定装置以读取或写入数据。
图2为一依本发明实施例的RRAM架构的集成电路200的简化方块图。集成电路275包含在一半导体基材上使用侧壁活化端子的双稳态电阻式随机存取存储器单元实现的存储器阵列。一列解码器261耦合至多个字线262，且在存储器阵列260中沿列配置。一端子解码器263耦合至存储器阵列260中沿端子配置的多个位线264以在存储器阵列260中由侧壁端子存储器单元读取及程式化数据。在汇流排265上供应位址至端子解码器263及一列解码器261。在区块266的感测放大器及数据写入结构经由数据汇流排267耦合至端子解码器263。数据由写入线271自集成电路275的输入/输出埠或集成电路275的内部或外部的其他数据源提供至区块266中的数据写入结构。在说明的实施例中，在集成电路上包含其他电路，如一通用处理器或一特殊目的应用的电路，或一模块组合，其可提供由薄膜双稳态电阻式随机存取存储器单元阵列支援的系统单晶片功能。数据经由数据输出线272自区块266的感测放大器提供至集成电路275的输入/输出埠或集成电路275的内或外或其他数据标的点。
在此实施例中使用偏压布设态仪269以利用一控制器控制偏压布设供应电压268的应用，如读取、程式化、拭除、拭除验证及程式验证电压。此控制器可使用此技艺中已知的特殊目的逻辑电路实现。在一可替换的实施例中，控制器包含一通用处理器，其可在相同集成电路中实现，其执行一电脑程式以控制装置的操作。在另一实施例中，可利用特殊功能的逻辑电路及一通用逻辑电路的组合以实现控制器。
图3为一简化工艺图300，其说明制造在一单一存储器单元具有标准钨栓(W-栓)或介层窗的双稳态电阻式随机存取存储器的工艺的参考步骤。一介层窗或一接触孔以介电元件310、312及阻障材料320形成。一钨材料330填充入设置于阻障材料320间的介层窗中。一研磨技术如化学机械研磨(CMP)或回蚀刻在钨材料330沉积后于表面340上进行。在一实施例中，钨栓(W-栓)330的关键尺寸(CD)符合下列设计：0.13μm技术节点，W-栓CD的介层窗或孔在0.1μm至0.25μm范围间。
图4为工艺图400，其显示制造双稳态电阻式随机存取存储器之下一步骤，其为进行钨栓元件430的凹槽蚀刻。钨栓元件430的凹槽蚀刻工艺可由SF6干蚀刻、或其他化学物包括Ar及/或N2及/或O2进行。凹槽蚀刻的长宽比约为1，例如，200nm关键尺寸具有约200nm的深度。在钨凹槽蚀刻后，一阻障等向性蚀刻工艺由阻障材料320蚀刻去除部分Ti或TiN以形成一阻障元件420。一合宜的阻障材料等向性蚀刻的蚀刻技术为以化学氯(Cl2)及/或三氯化硼(BCl3)及/或其他，如氢(Ar)，的干蚀刻。可使用一溶剂如EKC265或其他的湿清洁以去除在阻障材料蚀刻时的聚合物残余物。
图5为一工艺图500，其说明氧化钨(WOx)以一介电间隙壁蚀刻、一干氧等离子体蚀刻及一湿去除而形成。在介电间隙壁蚀刻中，工艺涉及沉积一介电膜及蚀刻介电间隙壁510、512。介电膜以化学气相沉积(CVD)技术沉积于钨栓元件430上。实现介电膜的合宜材料包括氧化硅SiO2、氮化硅SiN或氧氮化硅SiON。介电膜具有共形性质的特性。介电膜的基本厚度在约50nm至约100nm范围间。介电膜沉积于钨栓元件430上，然后蚀刻以形成介电间隙壁510、512。以化学物CF4及/或C4F8的干蚀刻为适于介电间隙壁的蚀刻，其中蚀刻止于钨栓元件430之上表面并具有一些微钨凹槽以确保充足的过度蚀刻。
在介电间隙壁蚀刻后，WOx元件520以氧(O2)等离子体干去除形成。氧等离子体干去除的实施例包括O2气体等离子体化学，或O2等离子体的混合化学，如O2/N2或O2/N2/H2。O2等离子体的合宜混合化学包括O2/N2、O2/N2/H2、或纯O2气体与一等离子体，如直等离子体、磁场增进反应离子等离子体、或下游等离子体。下游等离子体的参数例示包括压力约1500毫托耳、功率约1000W、O2/N2流约3000sccm/200sccm、温度约150℃、持续时间约400秒。
进行一湿去除步骤以除去在介电间隙壁蚀刻工艺间产生的聚合物。一合宜的湿去除化合物为水性有机混合物，如EKC265溶剂或其他相同或相似混合物型式。若干O2等离子体己充分过度去除，此湿去除步骤为选择性的。
图6为工艺图600，其显示制造具有位线形成的双稳态电阻式随机存取存储器的下一步骤。一可选择步骤为使用化学气相沉积法沉积一阻障层610于介电元件310、312及介电间隙壁510、512上。例如，可选用氮化钛(TiN)或氮化(TaN)为实现阻障层610的合宜材料。若当位线层620沉积时已有足够的黏合性，阻障层610为一可选择的步骤。
若执行阻障层的沉积作用，位线层620沉积于阻障层610上。若略过阻障层610的沉积，位线层620直接沉积于介电元件310、312及介电间隙壁510、512上。合宜用于实现位线层620的材料包括多晶Si、W、Cu，或AlCu。若选用多晶Si实现位线层620，需要大量的掺杂以减少电阻量。
工艺图600表示一简化的具有存储器层结构850及顶部位线710的存储器单元，其包括仅有位线层620或位线层620及阻障层610的组合，与介电间隙壁510、512，及介电元件310、312。图7为工艺图700，其显示制造与选定装置连接的双稳态电阻式随机存取存储器的下一步骤。存储器层结构850耦合至P-N二极管720，其接着耦合至底部位线730。用以实现底部位线层730的合宜材料包括多晶Si、W、Cu、或AlCu。
图8为一工艺图，其说明用于多层单元功能的具有多存储器层及一氧化钨区域的存储器结构800的第一实施例。在此实施例中，存储器结构800包括二存储器层，一第一存储器层810及一第二存储器层850。第一存储器层810耦合至N-P二极管820，其接着耦合至底部位线830。第一存储器层结构810包含一氧化钨区域816、一钨栓元件812及一阻障元件814。
氧化钨区域816延伸入钨栓元件812或一第一电极812的主要表面。阻障元件814包围钨栓元件812。
在第一存储器层结构810中的氧化钨区域816电性接触至一第二位线860或一与第一存储器层结构810结的第二电极。第二位线860包括仅有位线730，或位线730与阻障层862的组合。在此实施例的第二位线860提供双重目的，第一为作为与第一存储器层结构810结合的顶部位线，及第二为与第二存储器层结构850结合的底部位线。
第二位线860电性连接至P-N二极管720顶部，其接着电性耦合至第二存储器层结构850。第二存储器层结构850包含氧化钨区域520、钨栓元件430及阻障元件420。氧化钨区域520延伸入钨栓元件或第一电极430的主要表面。阻障元件420包围钨栓元件430。
在第二存储器层结构850中的氧化钨区域520电性连接至顶部位线或一第三位线710，或一与第二的第一存储器层结构710结合的第二电极。第三位线710包含仅有位线620，或位线620及阻障层610的组合。
活化区域的关键尺寸(亦即，氧化钨区域520)由钨栓元件430的大小及介电间隙壁510、512的厚度决定。在此实施例中，氧化钨区域520的关键尺寸为小于钨栓元件430的大小。氧化钨区域520的关键尺寸亦小于P-N二极管720的大小。氧化钨区域520关键尺寸、钨栓元件430关键尺寸、及P-N二极管720的厚度间的关系可由下列数学式表示：
dA≈dW-2*tD
其中参数dA代表钨栓520的关键尺寸，参数dW代表栓结构元件的430关键尺寸，及参数tD代表P-N二极管720的关键尺寸。P-N二极管720的关键尺寸比氧化钨区域520的关键尺寸大，数学表示为dA>dW。在一实施例中，例如，P-N二极管720的关键尺寸约为氧化钨区域520的关键尺寸的10倍，以数学式表示为dD>10*dA。前述参数的其他例示关键尺寸为但未仅限于，P-N二极管的关键尺寸dD＝0.3μm，钨栓元件的关键尺寸dW＝0.3μm，介电间隙壁厚度的关键尺寸tD＝135mm，及氧化钨区域的关键尺寸dA＝30nm。
图9为一工艺图，其说明用于多层单元功能的具有多存储器层及一氧化钨区域的存储器结构900的第二实施例。存储器结构900包含一第一存储器层结构910及一第二存储器层结构950。第一存储器层结构910包含一氧化钨区域816，其由被阻障元件922包围的钨栓结构920的主要表面延伸。第二存储器层结构950包括氧化钨区域520，其覆盖于被阻障元件962包围的钨栓结构960的主要表面。钨栓结构920、960各自具有一尺寸小至足以使第5图所述的介电步骤在制造存储器结构900期间被略过。钨栓结构920、960大小的关键尺寸为约相同于各自活化区域的关键尺寸的大小，亦即氧化钨区域816及氧化钨区域520。位于氧化钨区域816之上及P-N二极管430之下的第二位线980具有一与位线元件720尺寸相似尺寸的阻障元件982。
图10为一工艺图，其说明用于多层单元功能的具有多存储器层及一氧化钨区域的存储器结构1000的第三实施例。存储器结构1000包含一第一存储器层结构1010及一第二存储器结构1050。第一存储器层结构1010包含一氧化钨区域816，一具有第一栓部分1020及第二栓部分1022的钨栓结构，且第二栓的外壁部分由阻障元件1024包围。第一栓部分1062的关键尺寸为相似于活化区域的关键尺寸，亦即氧化钨区域520。氧化钨部分816由第一栓部分1020的顶表面的主要表面延伸。第一栓部分1020具有小于第二栓部分1022尺寸值。
第一栓部分1020及第二栓部分1022可使用自对准工艺或一非自对准工艺制造。对非自对准工艺，基本上使用二光刻工艺以界定具有不同关键尺寸的二钨栓结构，第一栓部分1020的第一关键尺寸及第二栓部分1022的第二关键尺寸。
自对准工艺涉及以减少部分层间触点的横切面的步骤。此减少工艺在某些实施例中进行，其藉由形成至少覆盖部分层间触点的介电结构，及藉由在未覆盖介电结构的部分层间触点除去材料以减少部分层间触点的横切面。减少横切面的一实施例如下进行。由层间触点曝出的介电层，至少藉由层间触点除去另一介电层。形成一新介电层以至少部分覆盖层间触点。仅有部分覆盖层间触点的新介电层被除去除，因而留下至少部分覆盖层间触点的介电结构。除去新材料的一实施例为以湿蚀刻部分新介电层一段时间，其控制经由减少横切面而得的层间触点的关键尺寸。一化学机械研磨(CMP)工艺平坦化由介电结构形成覆盖的触点的表面及开口。O2等离子体氧化作用用以形成氧化钨区域520及氧化钨区域816。自对准工艺及化学机械研磨工艺的更多信息可参阅于2006年6月23日由本案专利申请人提出的美国专利申请案第11/426,213，发明名称为″Programmable Resistive RAM and ManufacturingMethod″，该专利申请案全文列入本案参考。
图11为图示1100说明用于第一实施例以氧化钨区域520为活化区域的存储器结构800的读取电流的多层单元控制例示。图1110以X轴1112表示电流量及及Y轴表示读取次数1114描述。活化区域，亦即氧化钨区域520，对每一存储器层可以四态操作(2位元/单元)，以读取电流量定义。在多层单元控制中的四不同态以读取电流决定。一第一数据线1120表示一第一态(″0″态)，一第二数据线1122表示一第二态(″1″态)，一第三数据线1124表示一第三态(″-1″态)，及第四数据线1126表示一第四态(″-2″态)。最高读取电流态需要一高电流以进行读取操作。活化区域的减少，例如至1/10大小，可减少二极管的电流密度承载至约低于103A/cm2。在一实施例中，四态的读取电流各自为：4nA、40nA、0.4μA、及2μA。本发明可扩展至进一步对具有多位元的存储器单元分割读取电流窗，如在一存储器单元中4位元为16表示态。
下文为简短概述适用于实现本发明存储器结构的四型式电阻存储器材料。适用于本发明实施例的第一型存储器材料为超巨磁电阻(″CMR″)材料，如PrxCayMnO3，其中x:y＝0.5∶0.5，或其他具有x∶0～1；y∶0～1的组合物。亦可选择使用含有氧化锰的CMR材料。
形成CMR材料的例示方法为使用PVD溅镀或磁控溅镀法，以Ar、N2、O2、及/或He等为源气体在压力为1毫托耳至100毫托耳下。沉积作用的温度可由室温至600℃，其依后沉积作用的处理状况而定。可使用具有长宽比为1-5的测准管以改进填充性能。为改进填充性能，亦可使用数十电压至数百电压的DC偏压。另一方面，DC偏压及测准管可同时使用。可施用数十高斯至高至一特斯拉(10,000高斯)的磁场以改进磁性结晶相。
可选择进行在真空或N2氛围或O2/N2混合氛围中的后沉积退火处理以改进CMR材料的结晶态。退火温度基本上于400℃至600℃范围间及一小于2小时的退火时间。
CMR材料的厚度依单元结构的设计而定。可使用10nm至200nm的CMR厚度作为核心材料。通常使用YBCO(YBaCuO3，其为一高温超导材料型式)的缓冲层以促进CMR材料的结晶态。YBCO在CMR材料沉积前沉积。YBCO的厚度在30um至200um范围间。
第二型存储器材料为二元素化合物，如NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy等，其中x∶y＝0.5∶0.5，或其他具有x∶0～1；y∶0～1的组合物。一例示的形成方法为使用PVD溅镀或磁控溅镀方法，以Ar、N2、O2、及/或He等为反应气体并于1毫托耳-100毫托耳的压力下以金属氧化物为标靶，如NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy等。沉积作用通常在室温下进行。可使用具有长宽比为1-5的测准管以改进填充性能。为改进填充性能，亦可使用数十电压至数百电压的DC偏压。若需要，DC偏压及测准管可同时使用。
可选择进行在真空或N2氛围或O2/N2混合氛围中的后沉积退火处理以改进金属氧化物的氧分布。退火温度在400℃至600℃范围间及一小于2小时的退火时间。
一可选择的形成方法为使用PVD溅镀或磁控溅镀方法，以Ar/O2、Ar/N2/O2、纯O2、He/O2、He/N2/O2等为反应气体并于1毫托耳-100毫托耳的压力下以金属氧化物为标靶，如Ni、Ti、Al、W、Zn、Zr、Cu等。沉积作用通常在室温下进行。可使用具有长宽比为1-5的测准管以改进填充性能。为改进填充性能，亦可使用数十电压至数百电压的DC偏压。若需要，DC偏压及测准管可同时使用。
可选择进行在真空或N2氛围或O2/N2混合氛围中的后沉积退火处理以改进金属氧化物的氧分布。退火温度在400℃至600℃范围间及一小于2小时的退火时间。
另一形成方法是使用高温氧化作用系统的氧化作用，如高温炉或快速热脉冲(″RTP″)系统。温度由200℃至700℃范围间以纯O2或O2/N2混合气体于数毫托耳至1大气压的压力下。时间可在数分钟至数小时的范围间。另一氧化作用方法为等离子体氧化作用。使用以纯O2或Ar/O2混合气体或Ar/N2/O2混合气体于1毫托耳至100毫托耳压力的RF或DC源等离子体以氧化金属表面，如Ni、Ti、Al、W、Zn、Zr、或Cu等。氧化作用时间可在数秒至数分钟范围间。氧化作用温度可在室温至300℃范围间，依等离子体氧化作用温度而定。
第三型存储器材料为聚合物材料，如具有Cu、C60、Ag等掺杂的TCNQ或PCBM-TCNQ混合聚合物。一形成方法是使用藉由热蒸镀、电子束蒸镀、或分子束磊晶(″MBE″)系统的蒸镀作用。一固态TCNQ及掺杂物颗粒在一单一反应室中共蒸镀。固态TCNQ及掺杂物颗粒为置于一W舟或一Ta舟或一陶瓷舟中。施用一高电流或一电子束熔融源以使材料混合及蒸镀至晶圆上。没有反应性化学作用或气体。在10-4托耳至10-10托耳压力下进行沉积作用。晶圆温度在室温至200℃范围间。
可选择进行在真空或N2氛围中的后沉积退火处理以改进聚合物材料的组合物分布。退火温度在室温至300℃范围间以一小于1小时的退火时间。
另一形成聚合物型存储器材料的技术为使用一以掺杂-TCNQ溶液于小于1000rpm旋转速度的旋转涂覆。在旋转涂覆后，支撑晶片(基本上在室温或小于200℃的温度)一段足以使固态形成的时间。此支撑时间由数分钟至数天范围间，其依时间及形成状况而定。
第四型为硫属化合物材料，如GexSbyTez，其中x∶y∶z＝2∶2∶5，或其他具有x∶0-5；y∶0～5；z∶0～10的组合物。可选择使用GeSbTe具有掺杂，如N-、Si-、Ti-、或其元素掺杂。
形成硫属化合物材料的例示方法为使用PVD溅镀或磁控溅镀方法，其以Ar、N2、及/或He等源气体于1毫托耳至100毫托耳的压力下。沉积作用通常在室温下进行。可使用具有长宽比为1-5的测准管以改进填充性能。为改进填充性能，亦可使用数十电压至数百电压的DC偏压。另一方面，DC偏压及测准管可同时使用。
可选择进行在真空或N2氛围中的后沉积退火处理以改进硫属化合物材料的结晶态。退火温度在100℃至400℃范围间以一小于30分钟的退火时间。硫属化合物材料的厚度依单元结构的设计而定。通常，具有厚度高于8nm的硫属化合物材料具有一相变特性，故材料显现至少二安定电阻型态。
双稳态RRAM300的存储器单元的实施例可包含相变型存储器材料做为第一电阻型随机存取存储器层310及第二电阻型随机存取存储器层320，其包括硫属化合物型材料及其他材料。硫族元素包括构成元素周期表第VI族部分的四元素氧(O)、硫(S)、硒(Se)及碲(Te)的任一者。硫属化合物包含一硫族元素与另一正电元素或取代基的化合物。硫属化合物合金包含硫属化合物与其他材料的组合，如过渡金属。一硫属化合物合金通常含有至少一元素周期表第六行的元素，如锗(Ge)及锡(Sn)。通常，硫属化合物合金包括含有至少一锑(Sb)、镓(Ga)、铟(In)、及银(Ag)的组合。许多相变型存储器材料己描述于技术文献中，包括合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/InISb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te及Te/Ge/Sb/S。在Ge/Sb/Te合金族中，广范围的合金组成物为可运用的。组成物的特征为TeaGexSb100-(a+b)。一研究员己描述最有效的合金为在沉积材料中Te的平均浓度为低于70％，代表性的为低于约60％且范围大致在低至约23％到高至约58％Te，且最佳为约48％至58％Te。在材料中Ge浓度为高于约5％及在一平均为在约8％的低点至约30％的范围间，其余的通常为50％。Ge浓度最佳为在约8％至约40％范围间。在组合物中主要构成元素外的其余者为Sb。这些百分比为全部100％构成元素原子的原子百分比。(Ovshinsky的美国专利第5,687,112号，第10-11栏。)由另一研究者评估的特别合金包括Ge2Sb2Te5、GeSb2Te4及GeSb4Te7，(NoboruYamada，″Potential of Ge-Sb-TePhase-Change Optical Disks for High-Data-Rate Recording″，SPIE v.3109，pp.28-37(1997)。)更综言之，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)及其等的混合物或合金可与Ge/Sb/Te组合以形成一具有可程式化电阻性质的相变合金。可用为存储器材料的特定例子提供于Ovshinsky的美国专利第5,687,112号第11-13栏，其等实施例列入本文参考。
相变合金可在第一结构态及一第二结构态间转变，第一结构态的材料为一大致非晶形固态相，及第二结构态的材料在单元的活化通道区域以其局部规则为一大致结晶形固态相单元。此些合金为至少双态。非晶形一词为用以说明比一单晶体相对较少规则、较混乱的结构，其具有可检测的特性如比结晶形高的电阻性。结晶形一词为用以说明意指比一非晶形结构相对较多规则、较整齐的结构，其具有可检测的特性如比非晶形低的电阻性。相变材料特色为可在遍及完全非晶形及完全结晶形态间频谱于局部规则的不同可检测态间电性转换。其他受非晶形及结晶形相间改变影响的材料特性者包括原子序、自由电子密度及活化能。材料可在不同固态相或至少二固态相混合物间转换，在完全非晶形及完全结晶形态提供一灰阶带。在材料中的电性依此改变。
相变合金可藉由利用电脉冲由一态转换至另一者。已观察到一较短、较高振幅脉冲倾向于改变相变材料至一大致非晶形态。一较长、较低振幅脉冲倾向于改变相变材料至一大致结晶形态。在一较短、较高振幅脉冲中的能量为高至足以使结晶形结构的键结断裂，且短至防止此原子重新排列为结晶形态。在未经过度实验下可决定一适宜脉冲的数据表，特别是适用于特定相变合金。在下文的揭露中，相变材料为指GST，且将了解可使用其他型式相变材料。此处描述可用以实现PCRAM的材料为Ge2Sb2Te5。
可使用于本发明其他实施例的其他可程式化电阻存储器材料包括N2掺杂GST、GexSby、或其他可使用不同结晶相变以决定电阻型的材料；PrxCayMnO3、PrSrMnO3、ZrOx、WOx、TiOx、ALOx、或其他可使用电脉冲改变电阻型态的材料；7，7，8，8-四氰基菎咔二甲烷(TCNQ)，甲烷富勒烯6，6-苯基C61-丁酸甲酯(PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其他金属掺杂的TCNQ、或其他具有以电脉冲控制的双态或多态电阻型态的聚合物材料。
相变随机存取存储器装置的制造、元件材料、使用及操作的额外信息可参阅于2005年6月17日由本案专利申权人提出美国专利申请案第11/155,067号，名称为″Thin Layer Fuse Phase Change RAM and ManufacturingMethod″，该专利全文列入本案参考。
本发明已配合较佳例示实施例说明。在未偏离本发明精神及范畴下可进行各种的更动与润饰。因此，说明书及图式为用以说明本发明的技术思想而非用以限制，故本发明的保护范围当视所附的权利要求所界定者为准。

Claims (27)

1.一种具有多存储器层的存储器，其包含：
一第一存储器层结构，其具有一具有主要表面的一第一电极及氧化钨区域，该氧化钨区域由该第一电极的该主要表面延伸并在该第一电极及该第一存储器层结构的一第二电极间电性连接，该第一电极具有与该氧化钨区域尺寸相等的一尺寸；及
一第二存储器层结构，耦合至该第一存储器层结构，该第二存储器层结构具有一具有主要表面的一第一电极及氧化钨区域，该第二存储器层结构的该氧化钨区域由该第二存储器层结构的该第一电极的该主要表面延伸至该第二存储器层结构并在该第二存储器层结构的该第一电极与该第二存储器层结构的一第二电极电性连接，该第二存储器层结构的该第一电极具有与该第二存储器层结构的该氧化钨区域尺寸相等的一尺寸。
2.如权利要求1所述的存储器，其中该第一存储器层结构的该氧化钨区域和该第二存储器层结构的该氧化钨区域分别提供在该第一存储器层结构和该第二存储器层结构中操作的多层功能。
3.如权利要求1所述的存储器，其中该第一存储器层结构的该第一电极和该第二存储器层结构的该第一电极分别包含以钨填充的一栓结构。
4.如权利要求3所述的存储器，其进一步包含阻障材料，包围该栓结构中的钨的外表面。
5.如权利要求1所述的存储器，其进一步包含一N-P二极管，电性耦合至该第一存储器层结构的该第一电极。
6.如权利要求5所述的存储器，其进一步包含一第一位线，电性耦合至该N-P二极管。
7.如权利要求5所述的存储器，其进一步包含一P-N二极管，电性耦合至该第二存储器层结构的该第一电极。
8.如权利要求7所述的存储器，其进一步包含一第二位线，电性耦合至该第一存储器层结构的该氧化钨区域与该P-N二极管间。
9.如权利要求8所述的存储器，其进一步包含一第三位线，电性耦合至该第二存储器层结构的该氧化钨区域。
10.一种具有多存储器层的存储器，其包含：
一第一存储器层结构，其具有一具有主要表面的一第一电极及氧化钨区域，该氧化钨区域延伸入该第一电极的该主要表面并在该第一电极及该第一存储器层结构的一第二电极间电性连接；及
一第二存储器层结构，耦合至该第一存储器层结构，该第二存储器层结构具有一具有主要表面的一第一电极及氧化钨区域，第二存储器层结构的该氧化钨区域延伸入该第二存储器层结构的该第一电极的该主要表面至该第二存储器层结构并在该第二存储器层结构的该第一电极与该第二存储器层结构的一第二电极电性连接。
11.如权利要求10所述的存储器，其中该第一存储器层结构的该氧化钨区域和该第二存储器层结构的该氧化钨区域分别提供在第一存储器层结构和该第二存储器层结构中操作的多层功能。
12.如权利要求10所述的存储器，其中该第一存储器层结构的该第一电极和该第二存储器层结构的该第一电极分别包含以钨填充的一栓结构。
13.如权利要求12所述的存储器，其进一步包含阻障材料，包围该栓结构中的钨的外表面。
14.如权利要求10所述的存储器，其进一步包含一N-P二极管，电性耦合至该第一存储器层结构的该第一电极。
15.如权利要求14所述的存储器，其进一步包含一第一位线，电性耦合至该N-P二极管。
16.如权利要求10所述的存储器，其进一步包含一P-N二极管，电性耦合至该第二存储器层结构的该第一电极。
17.如权利要求16所述的存储器，其进一步包含一第二位线，电性耦合至该第一存储器层结构的该氧化钨区域与该P-N二极管间。
18.如权利要求17所述的存储器，其进一步包含一第三位线，电性耦合至该第二存储器层结构的该氧化钨区域。
19.一种具有多存储器层的存储器，其包含：
一第一存储器层结构，其具有一具有主要表面的一第一电极及氧化钨区域，该氧化钨区域由该第一电极的该主要表面延伸并在该第一电极及该第一存储器层的一第二电极间电性连接，该第一电极具有一栓结构，该栓结构具有一尺寸的一第一栓部分及具有一尺寸的一第二栓部分，该第一栓部分的该尺寸具有比该第二栓部分的该尺寸较小的值，该氧化钨区域具有一与该第一电极的该尺寸相等的一尺寸；及
一第二存储器层结构，具有一具有主要表面的第一电极及氧化钨区域，该第二存储器层结构的该氧化钨区域由该第二存储器层结构的该第一电极的该主要表面延伸至该第二存储器层结构并在该第二存储器层结构的该第一电极与该第二存储器层结构的该第二存储器层结构的一第二电极电性连接，该第二存储器层结构的该第一电极具有与该第二存储器层结构的该氧化钨区域的该尺寸相等的一尺寸，在该第二存储器层结构的该第一电极具有一栓结构，该第二存储器层结构的该栓结构具有一具有一尺寸的一第一栓部分及具有一尺寸的一第二栓部分，在该第二存储器层结构的该栓结构中的该第一栓部分的该尺寸具有比在该第二存储器层结构的该栓结构中的该第二栓部分的该尺寸较小的值，该第二存储器层结构的该第一电极具有一第一尺寸系与在该第二存储器层结构的该氧化钨区域的一第一尺寸相等。
20.如权利要求19的存储器，其中该第一存储器层结构的该第一栓部分和该第二存储器层结构的该第一栓部分为分别自对准于该第一存储器层结构的该第二栓部分和该第二存储器层结构的该第二栓部分。
21.如权利要求19的存储器，其中该第一存储器层结构的该第一栓部分和该第二存储器层结构的该第一栓部分为分别非自对准于该第一存储器层结构的该第二栓部分和该第二存储器层结构的该第二栓部分。
22.一种制造存储器装置的方法，其包含：
步骤1，形成一栓结构，其以一阻障材料包围一栓材料且置于介电元件间；
步骤2，蚀刻该栓材料的一顶部分及该阻障材料，其使用一第一化学干蚀刻接着使用一第二化学湿凹槽蚀刻；
步骤3，形成一介电间隙壁于该蚀刻栓材料的一主要表面上；
步骤4，使用干氧等离子体去除形成一个氧化钨区域以进入该蚀刻栓材料的该主要表面；及
步骤5，形成一位线至该介电间隙壁及在该氧化钨区域上方；
通过上述步骤1至5形成第一存储器层结构，并且通过重复上述步骤1至5形成第二存储器层结构，并且该第一存储器层结构的位线与该第二存储器层结构的栓结构电性连接。
23.如权利要求22的方法，其中以该第一化学干蚀刻包括一SF6干蚀刻。
24.如权利要求22的方法，其中该第二化学湿凹槽蚀刻包含一使用氯、三氯化硼或氩的阻障等向性蚀刻。
25.如权利要求22的方法，其中该干氧等离子体去除包含O2/N2或O2/N2/H2混合化学。
26.如权利要求22的方法，其中该干氧等离子体去除包含纯氧气体与包括直等离子体、磁场增进反应离子等离子体、或下游等离子体的一等离子体。
27.如权利要求22的方法，其中该位线包含位于阻障层上的一位线。
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