CN117693183A - 一种半导体结构及其制备方法、半导体存储器 - Google Patents

一种半导体结构及其制备方法、半导体存储器 Download PDF

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Abstract

本公开实施例提供了一种半导体结构及其制备方法、半导体存储器，该半导体结构包括：衬底；形成于衬底上方的堆叠结构；其中，堆叠结构包括多个器件结构和多个字线结构，器件结构沿第一方向延伸，字线结构沿第二方向延伸；器件结构依次包括电容区和有源区；形成于堆叠结构中的多个位线结构，且位线结构沿第三方向延伸；其中，位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。本公开实施例能够减小位线电容，提高器件的感应裕度。

Description

一种半导体结构及其制备方法、半导体存储器
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法、半导体存储器。
背景技术
感应裕度(Sensing Margin)是动态随机存取存储器(Dynamic Random AccessMemory，DRAM)的重要特性参数之一。目前，随着DRAM器件尺寸不断缩小，感应裕度变差，限制了存储器性能的进一步提高。
发明内容
本公开实施例提供了一种半导体结构及其制备方法、半导体存储器，能够减小位线电容，提高器件的感应裕度。
第一方面，本公开实施例提供了一种半导体结构，包括：
衬底；
形成于所述衬底上方的堆叠结构；其中，所述堆叠结构包括多个器件结构和多个字线结构，所述器件结构沿第一方向延伸，所述字线结构沿第二方向延伸；所述器件结构依次包括电容区和有源区；
形成于所述堆叠结构中的多个位线结构，且所述位线结构沿第三方向延伸；其中，所述位线结构依次穿过不同堆叠层中沿第三方向排布的所述有源区，其中，任意相邻的两个所述位线结构沿第二方向至少部分错开排列，所述第一方向和所述第二方向位于平行于所述衬底的表面所在的平面，所述第三方向垂直于所述衬底的表面。
在一些实施例中，每n个所述位线结构组成一个错排单元；
在第一方向上，对于所述错排单元的第1个～第a个所述位线结构，每一位线结构至第一侧的字线结构的距离逐步增大；对于所述错排单元的第a个～第n个位线结构，每一位线结构至第一侧的字线结构的距离逐步减小；
其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；a和n均为大于1的整数，且a小于n。
在一些实施例中，每n个所述位线结构组成一个错排单元；
在第一方向上，对于所述错排单元，每一位线结构至第一侧的字线结构的距离逐步增大；其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；n为大于1的整数。
在一些实施例中，在所述第二方向上，相邻的两个位线结构部分交错排列；
其中，相邻的两个位线结构的相对面积小于所述位线结构的投影面积的三分之一。
在一些实施例中，在所述第二方向上，相邻的两个位线结构完全交错排列；
其中，相邻的两个位线结构的相对面积为零。
在一些实施例中，所述位线结构包括阻挡层外壁和填充于所述阻挡层外壁的金属材料；其中，所述阻挡层材料包括氮化钛，所述金属材料包括钨。
第二方面，本公开实施例提供了一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底上方形成初始堆叠结构，且所述初始堆叠结构包括多个堆叠层；
于所述初始堆叠结构中形成多个器件结构、多个字线结构和多个位线结构；
其中，所述器件结构沿第一方向延伸，所述字线结构沿第二方向延伸，所述位线结构沿第三方向延伸；所述器件结构依次包括电容区和有源区；所述位线结构依次穿过不同堆叠层中沿第三方向排布的所述有源区，其中，任意相邻的两个所述位线结构沿第二方向至少部分错开排列，所述第一方向和所述第二方向位于平行于所述衬底的表面所在的平面，所述第三方向垂直于所述衬底的表面。
在一些实施例中，所述于所述衬底上方形成初始堆叠结构，包括：
于所述衬底上方依次形成绝缘层和硅层，得到一个所述堆叠层；
重复执行所述于所述衬底上方依次形成绝缘层和硅层的步骤，形成所述初始堆叠结构；
于所述硅层中形成沿第二方向排列的多个硅化物区域，且位线结构依次穿过不同堆叠层中硅化物区域。
在一些实施例中，在所述于所述硅层中形成沿第二方向排列的多个硅化物区域之后，所述方法还包括：
于所述初始堆叠结构的上方形成掩膜层，并在所述掩膜层上形成预设图案；其中，所述预设图案沿第二方向至少部分错开排列；
利用所述掩膜层将所述预设图案转移至所述初始堆叠结构中，并去除所述掩膜层，形成多个沟槽；其中，所述沟槽依次穿过所述绝缘层和所述硅化物区域；
对所述沟槽进行填充处理，形成多个所述位线结构。
在一些实施例中，所述预设图案包括至少一个错排单元，且每一所述错排单元包括n个位线图案；
在第一方向上，对于所述错排单元的第1个～第a个所述位线图案，每一位线图案至第一侧的字线结构的距离逐步增大；对于所述错排单元的第a个～第n个位线图案，每一位线图案至第一侧的字线结构的距离逐步减小；
其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；a和n均为大于1的整数，且a小于n。
在一些实施例中，所述预设图案包括至少一个错排单元，且每一所述错排单元包括n个位线图案；
在第一方向上，对于所述错排单元，每一位线图案至第一侧的字线结构的距离逐步增大；其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；n为大于1的整数。
在一些实施例中，在所述第二方向上，相邻的两个所述位线图案部分交错排列；
其中，相邻的两个所述位线图案的相对面积小于所述位线图案的投影面积的三分之一。
在一些实施例中，在所述第二方向上，相邻的两个位线图案完全交错排列；
其中，相邻的两个位线图案的相对面积为零。
在一些实施例中，所述对所述沟槽进行填充处理，形成多个所述位线结构，包括：
在所述沟槽中形成阻挡层外壁；
于所述阻挡层外壁包围的中空区域内填充金属材料，形成多个所述位线结构。
第三方面，本公开实施例提供了一种半导体存储器，包括如第一方面任一项所述的半导体结构。
本公开实施例提供了一种半导体结构及其制备方法、半导体存储器，该半导体结构包括：衬底；形成于衬底上方的堆叠结构；其中，堆叠结构包括多个器件结构和多个字线结构，器件结构沿第一方向延伸，字线结构沿第二方向延伸；器件结构依次包括电容区和有源区；形成于堆叠结构中的多个位线结构，且位线结构沿第三方向延伸；其中，位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。这样，在半导体结构中形成了沿第二方向至少部分错开排列的位线结构，可以减小位线电容，提高器件的感应裕度。
附图说明
图1为一种半导体结构的立体结构示意图；
图2为本公开实施例提供的一种半导体结构的立体结构示意图；
图3为本公开实施例提供的一种半导体结构的组成结构示意图；
图4为本公开实施例提供的一种错排单元的示意图一；
图5为本公开实施例提供的一种错排单元的示意图二；
图6为本公开实施例提供的一种位线结构的对比示意图；
图7为本公开实施例提供的一种半导体结构的制备方法的流程示意图；
图8为本公开实施例提供的一种半导体结构的制备过程示意图一；
图9为本公开实施例提供的一种半导体结构的制备过程示意图二；
图10为本公开实施例提供的一种半导体结构的制备过程示意图三；
图11为本公开实施例提供的一种半导体结构的制备过程示意图四；
图12为本公开实施例提供的一种半导体结构的制备过程示意图五；
图13为本公开实施例提供的一种半导体结构的制备过程示意图六；
图14为本公开实施例提供的一种半导体结构的制备过程示意图七；
图15为本公开实施例提供的一种半导体结构的制备过程示意图八；
图16为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
随着DRAM器件尺寸不断缩小，其各部分结构之间的距离越来越小，给半导体存储器的生产带来了挑战。参见图1，其示出了一种半导体结构的立体结构示意图。如图1所示，该半导体结构包括衬底(图中未示出)、字线结构101、电容区102、位线结构103，字线结构101及其下方的有源区共同形成晶体管。在这种情况下，位线结构的赝电容较大，降低了器件的感应裕度。
基于此，本公开实施例提供了一种半导体结构，包括：衬底；形成于衬底上方的堆叠结构；其中，堆叠结构包括多个器件结构和多个字线结构，器件结构沿第一方向延伸，字线结构沿第二方向延伸；器件结构依次包括电容区和有源区；形成于堆叠结构中的多个位线结构，且位线结构沿第三方向延伸；其中，位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。这样，在半导体结构中形成了沿第二方向至少部分错开排列的位线结构，可以减小位线电容，从而提高器件的感应裕度。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种半导体结构的立体结构示意图。如图2所示，该半导体结构200可以包括：
衬底(图2未示出)；
形成于衬底上方的堆叠结构；其中，堆叠结构包括多个器件结构21和多个字线结构22，器件结构21沿第一方向延伸，字线结构22沿第二方向延伸；器件结构21依次包括有源区211和电容区212；
形成于堆叠结构中的多个位线结构23，且位线结构23沿第三方向延伸；其中，位线结构23依次穿过不同堆叠层中沿第三方向排布的有源区211，其中，任意相邻的两个位线结构23沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。
需要说明的是，该半导体结构200可以应用于动态随机存取存储器(DynamicRandom Access Memory，DRAM)中，例如三维DRAM(Three Dimensional DRAM，3D DRAM)，在3D DRAM中形成有多个空间堆叠的半导体结构200。目前，为了提高器件的感应裕度，可以通过增大电容器电容或者通过减小位线电容的方式来提高器件的感应裕度，本公开实施例期望通过将位线结构23进行错排的方式来减小位线电容，从而改善器件的感应裕度。
需要说明的是，衬底可以为硅衬底或者其它半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其它半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、和/或磷砷化铟镓(GaInAsP)或其组合，本公开实施例对此不作具体限定。
需要说明的是，如图2所示，堆叠结构可以包括器件结构21、字线结构22和位线结构23，器件结构21还可以包括有源区211和电容区212；其中，第一方向是指沿器件结构21延伸的方向，第二方向是指沿字线结构22延伸的方向，第三方向是指沿位线结构23延伸的方向。
有源区211的材料可以为硅(Si)，其中又可划分为多个掺杂区域，不同掺杂区域的掺杂类型不同，例如N型掺杂(提供自由电子)和P型掺杂(提供空穴)；其中，N型掺杂可以掺杂磷、锑、砷等五价杂质元素；P型掺杂可以掺杂硼、镓、铟等三价杂质元素。
参见图3，其示出了本公开实施例提供的一种半导体结构的组成结构示意图。如图2和图3所示，每一字线结构22均穿过同一堆叠层的多个有源区211，位于字线结构22下方的有源区211与位于字线结构22两侧的有源区211的掺杂类型不同，从而构成一个晶体管，同时字线结构22引出晶体管的栅极；位线结构23穿过不同堆叠层的多个有源区211，从而引出晶体管的漏极/源极。特别地，在图2中，相邻的两个晶体管复用一个位线结构23。在本公开实施例中，位线结构23是交错排列的，可以减小位线电容，提高器件的感应裕度。
在一种具体的示例中，每n个位线结构23可以组成一个错排单元。在第一方向上，对于错排单元的第1个～第a个位线结构23，每一位线结构23至第一侧的字线结构22的距离逐步增大；对于错排单元的第a个～第n个位线结构23，每一位线结构23至第一侧的字线结构22的距离逐步减小；其中，第一侧为逆着第一方向的延伸方向或顺着第一方向的延伸方向；a和n均为大于1的整数，且a小于n。
需要说明的是，以n＝5，a＝3为例，参见图4，其示出了本公开实施例提供的一种错排单元的示意图一。应理解，图4为图2中一个错排单元的俯视图。如图4所示，对于第1个～第3个位线结构23，每一位线结构23至字线结构22的距离逐步增大；对于第3～第5个位线结构23，每一位线结构23至字线结构22的距离逐步减小。除此之外，错排单元也可以包括7个位线结构23；相应的，对于第1个～第4个位线结构23，每一位线结构23至字线结构22的距离逐步增大；对于第4～第7个位线结构23，每一位线结构23至字线结构22的距离逐步减小；或者，错排单元也可以包括8个位线结构23；相应的，对于第1个～第4个位线结构23，每一位线结构23至字线结构22的距离逐步增大；对于第4～第8个位线结构23，每一位线结构23至字线结构22的距离逐步减小。
在另一种具体的示例中，在第一方向上，对于错排单元，每一位线结构23至第一侧的字线结构22的距离逐步增大；其中，第一侧为逆着第一方向的延伸方向或顺着第一方向的延伸方向；n为大于1的整数。
需要说明的是，以n＝5为例，参见图5，其示出了本公开实施例提供的一种错排单元的示意图二。如图5所示，每一位线结构23至字线结构22的距离逐步增大，即形成类似阶梯状排列方式。
除了图4或者图5类似的结构外，位线结构23的错排方式还具有更多可能，而且对于同一个半导体结构，不同的错排单元的错排形式可以不同，本公开实施例不做具体限定。
在一些实施例中，在第二方向上，相邻的两个位线结构23部分交错排列；其中，相邻的两个位线结构23的相对面积小于位线结构23的投影面积的三分之一。
需要说明的是，相邻的两个位线结构23可以部分交错，同时相对面积保持在较低水平，不仅减小电容，而且降低位线结构23占用的面积。
在另一些实施例中，在第二方向上，相邻的两个位线结构23完全交错排列；其中，相邻的两个位线结构23的相对面积为零。
需要说明的是，相邻的两个位线结构23可以完全交错，能够达到最好的电容减小效果。
在一些实施例中，位线结构23还包括阻挡层外壁和填充于阻挡层外壁的金属材料；其中，阻挡层材料包括氮化钛(TiN)，金属材料包括钨(W)。
需要说明的是，金属材料还可以包括钴(Co)、铜(Cu)、铝(Al)等，形成位线结构23的材料可以为氮化钛和钨的组合，也可以为其他材料的组合，本公开实施例对此不作具体限定。
从以上可以看出，对于半导体结构200来说，位线结构23进行交错排列。参见图6，其示出了本公开实施例提供的一种位线结构的对比示意图。具体来说，图6中的(a)示出了不进行交错排列的位线结构，图6中的(b)示出了进行交错排列的位线结构23。经过错排后的图6中的(b)中的位线结构23的电容值为图6中的(a)中的位线结构的电容值的58.4％，位线电容变小，进而能够提高半导体结构200的感应裕度。
本公开实施例提供了一种半导体结构，包括：衬底；形成于衬底上方的堆叠结构；其中，堆叠结构包括多个器件结构和多个字线结构，器件结构沿第一方向延伸，字线结构沿第二方向延伸；器件结构依次包括电容区和有源区；形成于堆叠结构中的多个位线结构，且位线结构沿第三方向延伸；其中，位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。这样，在半导体结构中形成了沿第二方向至少部分错开排列的位线结构，可以减小位线电容，提高器件的感应裕度。
本公开的另一实施例中，参见图7，其示出了本公开实施例提供的一种半导体结构的制备方法的流程示意图。如图7所示，该方法可以包括：
S301、提供衬底。
需要说明的是，本公开实施例提供的制备方法应用于制备前述的半导体结构200，该半导体结构200可以应用于DRAM中，例如3D DRAM中。
在制备该半导体结构200时，首先提供一衬底，衬底可以是硅衬底，衬底也可以包括其它半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其它半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、和/或磷砷化铟镓(GaInAsP)或其组合，本公开实施例对此不作具体限定。
S302、于衬底上方形成初始堆叠结构，且初始堆叠结构包括多个堆叠层。
需要说明的是，参见图8，其示出了本公开实施例提供的一种半导体结构的制备过程示意图一。在图8、以及后续的图9～图15中，(a)均是沿图3中a-a’的剖面图，(b)均是沿图3中b-b’的剖面图。应理解，图3中的镂空部分也是存在材料填充的。
如图8所示，在提供衬底401之后，首先可以对衬底401进行预清洁，然后在衬底401上方形成初始堆叠结构40，初始堆叠结构40包括至少一个堆叠层。
在一些实施例中，所述于衬底上方形成初始堆叠结构，包括：
于衬底上方依次形成绝缘层和硅层，得到一个堆叠层；
重复执行于衬底上方依次形成绝缘层和硅层的步骤，形成初始堆叠结构；
于硅层中形成沿第二方向排列的多个硅化物区域，且位线结构依次穿过不同堆叠层中硅化物区域。
需要说明的是，如图8所示，每一堆叠层均包括一绝缘层402和一硅层403，且硅层403形成在绝缘层402的上方。具体来说，在衬底401的上方重复形成一层绝缘层402和一层硅层403的步骤，直至得到所需层数的堆叠层。在实际应用中，堆叠层的层数可以为任意所需的数量，本公开实施例对此不作具体限定。
需要说明的是，绝缘层402的材料可以为氧化硅，硅层403的材料可以为多晶硅。绝缘层402和硅层403可以通过以下任一沉积工艺形成：外延工艺、化学气相沉积(ChemicalVapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺、涂敷工艺或薄膜工艺等；例如可以通过外延工艺在半导体衬底401上依次形成绝缘层402和硅层403。
S303、于初始堆叠结构中形成多个器件结构、多个字线结构和多个位线结构；其中，器件结构沿第一方向延伸，字线结构沿第二方向延伸，位线结构沿第三方向延伸；器件结构依次包括电容区和有源区；位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。
需要说明的是，在初始堆叠结构中形成多个器件结构、多个字线结构和多个位线结构的顺序可以具有多种可能，需要根据实际选用工艺确定。
需要说明的是，请参考图2、图3和图8，硅层403后续用于形成器件结构21中的有源区211。每一字线结构22均穿过同一堆叠层的多个有源区211，位于字线结构22下方的有源区211与位于字线结构22两侧的有源区211的掺杂类型不同，从而构成一个晶体管，同时字线结构22引出晶体管的栅极；位线结构23穿过不同堆叠层的多个有源区211，从而引出晶体管的漏极/源极。特别地，在图2中，相邻的两个晶体管共享一个位线结构23。
在一些实施例中，在形成初始堆叠结构40之后，需要在每一硅层403中形成沿第二方向排列的多个硅化物区域404，硅化物区域404后续用于形成位线结构23。
以下示例性的提供一种硅化物区域404的形成方法。
首先，在图8的基础上，参见图9，其示出了本公开实施例提供的一种半导体结构的制备过程示意图二。如图9所示，在形成初始堆叠结构40之后，可以对初始堆叠结构40进行图案化处理等工艺，在初始堆叠结构40中形成第一沟槽406。其中，对初始堆叠结构40进行图案化处理的方式可以为：首先在初始堆叠结构40的上方形成第一掩模层，然后在第一掩模层的上方形成第一光刻胶层，第一光刻胶层具有形成第一沟槽406所需的第一图案，将第一图案转移至第一掩膜层，并去除第一光刻胶层，然后以第一掩膜层为掩模继续将第一图案转移至初始堆叠结构40中，并去除第一掩膜层，形成第一沟槽406。去除第一光刻胶层和第一掩膜层的方式可以为刻蚀，将第一图案转移至初始堆叠结构40方式也可以为刻蚀。
其次，在图9的基础上，参见图10，其示出了本公开实施例提供的一种半导体结构的制备过程示意图三。如图10所示，在形成第一沟槽406后，需要在第一沟槽406中填充绝缘材料，其中，填充的绝缘材料与绝缘层402的材料相同，可以为氧化硅。填充第一沟槽406的方式可以为多种沉积工艺。
然后，在图10的基础上，参见图11，其示出了本公开实施例提供的一种半导体结构的制备过程示意图四。如图11所示，在填充第一沟槽406后，需要继续形成第二沟槽407，形成第二沟槽407的方式可以为刻蚀，可以选择合适的刻蚀选择比，只将部分硅层403刻蚀去除，绝缘层402不会被刻蚀去除。
最后，在图11的基础上，参见图12，其示出了本公开实施例提供的一种半导体结构的制备过程示意图五。如图12所示，在形成第二沟槽407后，需要在第二沟槽407中填充导电材料，例如金属、多晶硅等，形成硅化物区域404，其中，填充第二沟槽407的方式可以为沉积。
需要说明的是，硅化物区域404也可以是将需要形成位线结构23处的硅层403进行金属硅化处理后形成，然后对沿第二方向排列的硅化物区域404进行打孔后续形成位线结构23。这样，通过上述方法形成了多个硅化物区域404，可以降低位线结构23与晶体管之间的接触电阻。
还需要说明的是，本申请也可以不形成硅化物区域404，通过直接在硅层403处打孔，然后形成位线结构23。另外，本领域技术人员也可以使用本领域任何可行的方式实施，对此不作具体限定。
在一些实施例中，在所述于每一硅层中形成沿第二方向排列的多个硅化物区域之后，该方法还包括：
于初始堆叠结构的上方形成掩膜层，并在掩膜层上形成预设图案；其中，预设图案沿第二方向至少部分错开排列；
利用掩膜层将预设图案转移至初始堆叠结构中，并去除掩膜层，形成多个沟槽；其中，沟槽依次穿过绝缘层和硅化物区域；
对沟槽进行填充处理，形成多个位线结构。
需要说明的是，在图12的基础上，参见图13，其示出了本公开实施例提供的一种半导体结构的制备过程示意图六。如图13所示，在于每一硅层403中形成沿第二方向排列的多个硅化物区域404之后，首先在初始堆叠结构40的表面形成掩膜层408，并在掩膜层408上形成沿第二方向至少部分错开排列的预设图案；其中，掩膜层408的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅中的一种或几种；掩膜层408可以通过任意一种合适的沉积工艺形成。
在图13的基础上，参见图14，其示出了本公开实施例提供的一种半导体结构的制备过程示意图七。如图14所示，在掩膜层408上形成预设图案之后，以掩膜层408为掩膜，将预设图案转移至初始堆叠结构40中，并将掩膜层408去除，得到如图14所示的多个沟槽409。在这里，去除掩膜层408的方式可以为刻蚀，将预设图案转移至初始堆叠结构40的方式也可以为刻蚀，具体为干法刻蚀工艺或者湿法刻蚀工艺。干法刻蚀采用的气体可以为三氟甲烷(CHF3)、四氟化碳(CF4)、二氟甲烷(CH2F2)、氢溴酸(HBr)、氯气(Cl2)或六氟化硫(SF6)中的一种或任意组合。湿法刻蚀可以采用浓硫酸、氢氟酸、浓硝酸等强酸进行刻蚀。
还需要说明的是，在图14中，初始堆叠结构40中位于预设图案正下方的部分被全部刻蚀，形成具有高纵深比(High Aspect Ratio，HAR)的多个沟槽409，且每一沟槽409依次穿过绝缘层402和硅化物区域404。
在图14的基础上，参见图15，其示出了本公开实施例提供的一种半导体结构的制备过程示意图八。如图15所示，在形成沟槽409后，需要对沟槽409中进行填充处理，形成位线结构23。在形成位线结构23之后，还可以进行化学机械研磨(Chemical MechanicalPolish，CMP)处理，使得半导体结构200的顶面平整。
在一些实施例中，所述对沟槽进行填充处理，形成多个位线结构，可以包括：
在沟槽中形成阻挡层外壁；
于阻挡层外壁包围的中空区域内填充金属材料，形成多个位线结构。
需要说明的是，如图15所示，阻挡层外壁4051的材料可以包括氮化钛，金属材料4052可以包括钨；金属材料4052还可以包括钴(Co)、铜(Cu)、铝(Al)等，形成位线结构23的材料可以为氮化钛和钨的组合，也可以为其他材料的组合，本公开实施例对此不作具体限定。
特别地，为了形成错排的位线结构，用于形成沟槽409(后续形成位线结构)的预设图案是错开排列的，具体说明如下。
在一些实施例中，预设图案沿第二方向至少部分错开排列，预设图案包括至少一个错排单元，且每一错排单元包括n个位线图案，位线图案与形成的多个位线结构相互对应。
在一些实施例中，预设图案包括至少一个错排单元，且每一错排单元包括n个位线图案；在第一方向上，对于错排单元的第1个～第a个位线图案，每一位线图案至第一侧的字线结构的距离逐步增大；对于错排单元的第a个～第n个位线图案，每一位线图案至第一侧的字线结构的距离逐步减小；其中，第一侧为逆着第一方向的延伸方向或顺着第一方向的延伸方向；a和n均为大于1的整数，且a小于n。
在一些实施例中，位线图案还可以形成类似阶梯状排列的图案，在一些实施例中，预设图案包括至少一个错排单元，且每一错排单元包括n个位线图案；在第一方向上，对于错排单元，每一位线图案至第一侧的字线结构的距离逐步增大；其中，第一侧为逆着第一方向的延伸方向或顺着第一方向的延伸方向；n为大于1的整数。
在一些实施例中，在第二方向上，相邻的两个位线图案部分交错排列；其中，相邻的两个位线图案的相对面积小于位线图案的投影面积的三分之一。
在一些实施例中，在第二方向上，相邻的两个位线图案完全交错排列；其中，相邻的两个位线图案的相对面积为零。
本公开实施例提供了一种半导体结构的制备方法，利用该方法制得的半导体结构中，首先在衬底上方形成初始堆叠结构，且初始堆叠结构包括多个堆叠层；然后在初始堆叠结构中形成多个器件结构、多个字线结构和多个位线结构；其中，器件结构沿第一方向延伸，字线结构沿第二方向延伸，位线结构沿第三方向延伸；器件结构依次包括电容区和有源区；位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。这样，在半导体结构中形成了沿第二方向至少部分错开排列的位线结构，可以减小位线电容，从而提高器件的感应裕度。
本公开的再一实施例中，参见图16，其示出了本公开实施例提供的一种半导体存储器400的组成结构示意图。如图16所示，该半导体存储器400包括前述实施例任一项所述的半导体结构200。
在一些实施例中，该半导体存储器400可以为3D DRAM。
对于该半导体存储器400而言，由于其包括前述实施例所述的半导体结构200，该半导体结构包括：衬底；形成于衬底上方的堆叠结构；其中，堆叠结构包括多个器件结构和多个字线结构，器件结构沿第一方向延伸，字线结构沿第二方向延伸；器件结构依次包括电容区和有源区；形成于堆叠结构中的多个位线结构，且位线结构沿第三方向延伸；其中，位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。这样，在半导体结构中形成了沿第二方向至少部分错开排列的位线结构，可以减小位线电容，提高器件的感应裕度。
对于本公开实施例未披露的细节，可以参照前述实施例的描述而理解。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底；
形成于所述衬底上方的堆叠结构；其中，所述堆叠结构包括多个器件结构和多个字线结构，所述器件结构沿第一方向延伸，所述字线结构沿第二方向延伸；所述器件结构依次包括电容区和有源区；
形成于所述堆叠结构中的多个位线结构，且所述位线结构沿第三方向延伸；其中，所述位线结构依次穿过不同堆叠层中沿第三方向排布的所述有源区，其中，任意相邻的两个所述位线结构沿第二方向至少部分错开排列，所述第一方向和所述第二方向位于平行于所述衬底的表面所在的平面，所述第三方向垂直于所述衬底的表面。
2.根据权利要求1所述的半导体结构，其特征在于，每n个所述位线结构组成一个错排单元；
在第一方向上，对于所述错排单元的第1个～第a个所述位线结构，每一位线结构至第一侧的字线结构的距离逐步增大；对于所述错排单元的第a个～第n个位线结构，每一位线结构至第一侧的字线结构的距离逐步减小；
其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；a和n均为大于1的整数，且a小于n。
3.根据权利要求1所述的半导体结构，其特征在于，每n个所述位线结构组成一个错排单元；
在第一方向上，对于所述错排单元，每一位线结构至第一侧的字线结构的距离逐步增大；其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；n为大于1的整数。
4.根据权利要求2或3所述的半导体结构，其特征在于，
在所述第二方向上，相邻的两个位线结构部分交错排列；
其中，相邻的两个位线结构的相对面积小于所述位线结构的投影面积的三分之一。
5.根据权利要求4所述的半导体结构，其特征在于，
在所述第二方向上，相邻的两个位线结构完全交错排列；
其中，相邻的两个位线结构的相对面积为零。
6.根据权利要求5所述的半导体结构，其特征在于，所述位线结构包括阻挡层外壁和填充于所述阻挡层外壁的金属材料；其中，所述阻挡层材料包括氮化钛，所述金属材料包括钨。
7.一种半导体结构的制备方法，其特征在于，所述方法包括：
提供衬底；
于所述衬底上方形成初始堆叠结构，且所述初始堆叠结构包括多个堆叠层；
于所述初始堆叠结构中形成多个器件结构、多个字线结构和多个位线结构；
其中，所述器件结构沿第一方向延伸，所述字线结构沿第二方向延伸，所述位线结构沿第三方向延伸；所述器件结构依次包括电容区和有源区；所述位线结构依次穿过不同堆叠层中沿第三方向排布的所述有源区，其中，任意相邻的两个所述位线结构沿第二方向至少部分错开排列，所述第一方向和所述第二方向位于平行于所述衬底的表面所在的平面，所述第三方向垂直于所述衬底的表面。
8.根据权利要求7所述的方法，其特征在于，所述于所述衬底上方形成初始堆叠结构，包括：
于所述衬底上方依次形成绝缘层和硅层，得到一个所述堆叠层；
重复执行所述于所述衬底上方依次形成绝缘层和硅层的步骤，形成所述初始堆叠结构；
于所述硅层中形成沿第二方向排列的多个硅化物区域，且位线结构依次穿过不同堆叠层中硅化物区域。
9.根据权利要求8所述的方法，其特征在于，在所述于所述硅层中形成沿第二方向排列的多个硅化物区域之后，所述方法还包括：
于所述初始堆叠结构的上方形成掩膜层，并在所述掩膜层上形成预设图案；其中，所述预设图案沿第二方向至少部分错开排列；
利用所述掩膜层将所述预设图案转移至所述初始堆叠结构中，并去除所述掩膜层，形成多个沟槽；其中，所述沟槽依次穿过所述绝缘层和所述硅化物区域；
对所述沟槽进行填充处理，形成多个所述位线结构。
10.根据权利要求9所述的方法，其特征在于，所述预设图案包括至少一个错排单元，且每一所述错排单元包括n个位线图案；
在第一方向上，对于所述错排单元的第1个～第a个所述位线图案，每一位线图案至第一侧的字线结构的距离逐步增大；对于所述错排单元的第a个～第n个位线图案，每一位线图案至第一侧的字线结构的距离逐步减小；
其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；a和n均为大于1的整数，且a小于n。
11.根据权利要求9所述的方法，其特征在于，所述预设图案包括至少一个错排单元，且每一所述错排单元包括n个位线图案；
在第一方向上，对于所述错排单元，每一位线图案至第一侧的字线结构的距离逐步增大；其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；n为大于1的整数。
12.根据权利要求10或11所述的方法，其特征在于，
在所述第二方向上，相邻的两个所述位线图案部分交错排列；
其中，相邻的两个所述位线图案的相对面积小于所述位线图案的投影面积的三分之一。
13.根据权利要求12所述的方法，其特征在于，
在所述第二方向上，相邻的两个位线图案完全交错排列；
其中，相邻的两个位线图案的相对面积为零。
14.根据权利要求9所述的方法，其特征在于，所述对所述沟槽进行填充处理，形成多个所述位线结构，包括：
在所述沟槽中形成阻挡层外壁；
于所述阻挡层外壁包围的中空区域内填充金属材料，形成多个所述位线结构。
15.一种半导体存储器，其特征在于，包括如权利要求1至6任一项所述的半导体结构。
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US7667220B2 (en) * 2007-01-19 2010-02-23 Macronix International Co., Ltd. Multilevel-cell memory structures employing multi-memory with tungsten oxides and manufacturing method
CN102881317B (zh) * 2011-07-13 2015-08-12 华邦电子股份有限公司 三维存储器阵列
US11587930B2 (en) * 2020-02-10 2023-02-21 Applied Materials, Inc. 3-D DRAM structures and methods of manufacture
CN112466874B (zh) * 2020-11-08 2022-07-22 复旦大学 一种密排结构的面内读写铁电存储器阵列及其制备方法
CN114582809B (zh) * 2022-04-29 2022-07-29 长鑫存储技术有限公司 电容器的制作方法、电容器以及存储器

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