JP6273384B2 - マルチレベル動作を有する不揮発性強誘電体メモリセル - Google Patents

マルチレベル動作を有する不揮発性強誘電体メモリセル Download PDF

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Description

関連出願の相互参照
本出願は、2014年8月19日に出願された「NON-VOLATILE FERROELECTRIC MEMORY CELLS WITH MULTILEVEL OPERATION」と題する米国特許仮出願第62/039,229号への恩典を主張する。この参照される特許出願の内容全体が参照により本出願に組み入れられる。
A.発明の分野
本開示は概して、不揮発性メモリおよびエネルギー貯蔵用途に使用することができるポリマー強誘電体材料を有する電子デバイスおよび素子の動作に関する。
B.関連技術の説明
パーソナルコンピュータシステム、埋め込みプロセッサベースのシステム、ビデオイメージ処理回路、携帯電話などの多くの電子製品におけるデータ、プログラムコードおよび／または他の情報の記憶のためにメモリシステムが使用されている。電子デバイスにおけるメモリセルにとって重要な特性は、低いコスト、不揮発性、高い密度、書き込み可能性、低いパワーおよび高い速度である。従来のメモリ解決手段としては、ROM（Read Only Memory／読み取り専用メモリ）、PROM（Programmable Read only Memory／プログラマブルROM）、EPROM（Electrically Programmable Memory／電気的プログラマブルメモリ）、EEPROM（Electrically Erasable Programmable Read Only Memory／電気的消去可能ROM）、DRAM（Dynamic Random Access Memory／ダイナミックランダムアクセスメモリ）およびSRAM（Static Random Access Memory／スタティックランダムアクセスメモリ）がある。
ROMは、相対的に低コストであるが、書き込みができない。PROMは、電気的にプログラム可能であるが、一回の書き込みサイクルしか有しない。EPROMは、ROMおよびPROM読み出しサイクルに比べて速い読み出しサイクルを有するが、相対的に長い消去時間を有し、数回の反復読み出し／書き込みサイクルでしか信頼性を有しない。EEPROM（または「フラッシュ」）は安価であり、低い電力消費を有するが、DRAMまたはSRAMに比べ、長い書き込みサイクル（ms）および低い相対速度を有する。フラッシュはまた、読み書きサイクルの回数が有限であり、長期的信頼性が低いということになる。ROM、PROM、EPROMおよびEEPROMはすべて不揮発性である。すなわち、メモリへの電力が途切れたとしても、メモリは、メモリセルに記憶された情報を保持する。
DRAMは、コンデンサとして働くトランジスタゲート上に電荷を貯蔵するが、数ミリ秒ごとに電気的にリフレッシュされなければならず、コンデンサが放電する前にメモリ内容を「リフレッシュ」するための別個の回路を要することにより、システム設計が複雑化する。SRAMは、リフレッシュされる必要はなく、DRAMに比べて高速であるが、DRAMに比べて密度が低く、高価である。SRAMおよびDRAMはいずれも揮発性である。すなわち、メモリへの電力が途切れるならば、メモリは、メモリセルに記憶された情報を失う。
結果として、既存の技術は、不揮発性ではあるが、ランダムアクセス可能でなく、密度が低く、コストが高く、回路機能の高い信頼性をもって複数の書き込みを可能にする能力が限られるか、または揮発性であり、システム設計を複雑にするか、低い密度を有するかのいずれかである。強誘電体コンデンサまたは薄膜トランジスタの強磁性領域を利用して不揮発性メモリセルを生成する強磁性RAM（FRAM）をはじめとするいくつかの技術がこれらの欠点に対処することを試みてきた。
これらのコンデンサおよび薄膜トランジスタは強誘電体ポリマー層を含み得る。強誘電体ポリマー層は、本質的には、反対の電場によって繰り返し逆転させることができる永久的な電気分極を含む絶縁膜の薄い層である。その結果、強誘電体メモリ素子およびデバイスは、デジタルメモリ中の二つの二進論理レベルに対応する、電力なしで保持することができる二つの可能な不揮発状態を有する。強誘電体メモリデバイスは、多くの場合、ポリフッ化ビニリデン（PVDF）またはポリフッ化ビニリデン（PVDF-TrFE）コポリマーを、その大きな分極値ならびに電気的および材料的性質のため、強誘電体材料として使用する。
強誘電体コンデンサはまた、エネルギー貯蔵機能を提供する。プレートの間に電圧が印加されると、強誘電体材料中の電場が電荷を押し退け、したがってエネルギーを貯蔵する。貯蔵されるエネルギーの量は絶縁材料の誘電率および膜の寸法（総面積および厚さ）に依存するため、コンデンサまたはトランジスタが蓄積することができる総エネルギー量を最大化するために、膜の誘電率および破壊電圧が最大化され、膜の厚さが最小化される。
強誘電体メモリデバイスは、メモリセルおよびエネルギー貯蔵の重要な特性の多くに対処するが、製造するのに費用を要し、時間を費やし、複雑である。したがって、たとえばメモリデバイスにおいて、強誘電体デバイスの1記憶ビットあたりのコストは従来の電子デバイスに対してはるかに高い。
強誘電体電界効果トランジスタ（FeFET）、強誘電体コンデンサおよび強誘電体ダイオードのような強誘電体素子およびデバイスは、本発明によって記載されるように、マルチレベルメモリセルとして動作し得る。各マルチレベルメモリセルへの複数ビットの情報の記憶は、メモリデバイスに記憶されるデータの密度を増大させ、したがって、より小さな、および／またはより高容量のメモリデバイスをより低いコストで構築することを許し得る。慣用的に、一つの強誘電体メモリセルが単一ビットの情報、たとえば「1」または「0」を記憶し得る。この「1」または「0」値は、強誘電体素子中の強誘電体層の二進分極方向として記憶され得る。たとえば、強誘電体層が上から下へと分極するとき、強誘電体素子は「1」を記憶し、強誘電体層が下から上へと分極するとき、強誘電体素子は「0」を記憶する。本発明に開示されるようなマルチレベルメモリセル（MLC）は、2ビット以上の情報、たとえば「00」、「01」、「10」または「11」を一つの強誘電体素子の中に記憶する。一つの態様において、複数ビットの情報は、強誘電体材料の分極のレベルを変えることによって表され得、それは、強誘電体材料に印加される電圧のパルスを変化させることによって達成される。すなわち、高度に分極した強誘電体層は「00」を表し得、比較的分極していない層は「01」を表し得、さらに低い分極の層は「10」を表し得、ゼロに近いまたはゼロ分極層は「11」を表し得る。この分極状態のマッピングは単なる一例であり、本発明の様々な態様においては様々な分極レベルが様々なビットの組み合わせを表し得る。
本発明の一つの局面においては、強誘電体材料を有するマルチレベル強誘電体メモリセルにおける複数ビットの情報の記憶方法であって、強誘電体層を含むマルチレベルメモリセルに書き込むためのビットパターンを受信する工程；受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択する工程；および選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加する工程であって、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる、工程を含む方法が開示される。
本発明の別の局面においては、少なくとも一つの強誘電体コンデンサ、強誘電体薄膜トランジスタまたは強誘電体ダイオードを有する装置、たとえばメモリデバイスが開示される。装置はまた、メモリセルのゲートに接続され、メモリセルに書き込むためのビットパターンを受信する工程；受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択する工程；および選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加する工程であって、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる、工程を実行するように構成されているコントローラを含み得る。
本発明のさらなる局面においては、強誘電体ダイオードのようなメモリセルおよびメモリセルに接続されたコントローラを含む装置が開示される。メモリセルは、上側電極、下側電極および該下側電極と該上側電極との間の強誘電体材料と半導体材料とのブレンドを含み得る。コントローラは、メモリセルに書き込むためのビットパターンを受信する工程、受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択する工程、および選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加する工程であって、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる、工程を実行するように構成され得る。
同じく本発明に関して開示されるものは態様1〜33である。態様1は、a）強誘電体層を含むマルチレベルメモリセルに書き込むためのビットパターンを受信する工程；b）受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択する工程；およびc）選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加する工程であって、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる、工程を含む方法である。態様2は、少なくとも一つの書き込みパルスをメモリセルに印加する工程が、少なくとも一つの書き込みパルスを強誘電体電界効果トランジスタ（Fe-FET）に印加する工程を含む、態様1の方法である。態様3は、少なくとも一つの書き込みパルスをメモリセルに印加する工程が、少なくとも一つの書き込みパルスを、強誘電体ポリマーを含むマルチレベルメモリセルに印加する工程を含む、態様2の方法である。態様4は、少なくとも一つの書き込みパルスをメモリセルに印加する工程であって、それにより残留分極を強誘電体層内に発生させる工程が、Fe-FETのドレインとソースとの間のチャネル抵抗を変化させる工程を含み、ドレインとソースとの間のチャネル抵抗が、受信したビットパターンを表す、態様2の方法である。態様5は、少なくとも一つの書き込みパルスをメモリセルに印加する工程が、少なくとも一つの書き込みパルスを強誘電体ダイオードに印加する工程を含む、態様1の方法である。態様6は、少なくとも一つの書き込みパルスをメモリセルに印加する工程であって、それにより残留分極を強誘電体層内に発生させる工程が、ダイオードの上側電極と下側電極との間のチャネル抵抗を変化させる工程を含み、上側電極と下側電極との間のチャネル抵抗が、受信したビットパターンを表す、態様5の方法である。態様7は、少なくとも一つの書き込みパルスをメモリセルに印加する工程が、受信したビットパターンに少なくとも部分的に基づく周波数で複数の書き込みパルスをメモリセルに印加する工程を含む、態様1の方法である。態様8は、ビットパターンを受信する工程が少なくとも2ビットを受信する工程を含む、態様1の方法である。態様9は、強誘電体層を有する第二のマルチレベルメモリセルのチャネル抵抗を検知する工程；および検知した抵抗に少なくとも部分的に基づいて、第二のマルチレベルメモリセルに記憶された第二のビットパターンを決定する工程をさらに含む、態様1の方法である。態様10は、検知した第二のマルチレベルメモリセルの抵抗が強誘電体層の残留分極を表す、態様9の方法である。態様11は、第二のマルチレベルメモリセルが第一のマルチレベルメモリセルであり、決定した第二のビットパターンが受信したビットパターンであることを検証する工程をさらに含む、態様10の方法である。
態様12は、（a）i.ソース；ii.ドレイン；iii.ソースとドレインとの間のチャネル；iv.チャネルの上または下の強誘電体層；v.強誘電体層の上または下のゲートを含むメモリセル；および（b）メモリセルのゲートに接続され、i.メモリセルに書き込むためのビットパターンを受信する工程；ii.受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択する工程；およびiii.選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加する工程であって、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる、工程を実行するように構成されているコントローラを含む、装置である。態様13は、コントローラが、少なくとも一つの書き込みパルスのパルス持続時間に少なくとも部分的に基づいて少なくとも一つの書き込みパルスをメモリセルに印加することによってチャネル中に導電路を形成させるように構成されている、態様12の装置である。態様14は、コントローラが、少なくとも一つの書き込みパルスのパルス持続時間に少なくとも部分的に基づいて少なくとも一つの書き込みパルスをメモリセルに印加することによって導電チャネル中の電荷キャリアレベルをセットするように構成されている、態様13の装置である。態様15は、コントローラが、受信したビットパターン中の少なくとも2ビットを受信するように構成されている、態様12の装置である。態様16は、メモリセルが上に構築される基板をさらに含み、メモリセルが、メモリセルの基板に面しない側にゲートを有するトップゲート構造で構成されている、態様12の装置である。態様17は、メモリセルが上に構築される基板をさらに含み、メモリセルが、メモリセルの基板に面する側にゲートを有するボトムゲート構造で構成されている、態様12の装置である。態様18は、強誘電体層が有機強誘電体を含む、態様12の装置である。態様19は、メモリセルがメモリセルのアレイの一つのメモリセルである、態様12の装置である。態様20は、メモリセルのゲートに接続されかつコントローラに接続されたワードラインをさらに含み、コントローラが、ワードラインを介してパルス持続時間の少なくとも一つの書き込みパルスをメモリセルのゲートに印加するように構成されている、態様19の装置である。態様21は、メモリセルのドレインおよびソースの少なくとも一つに接続されたビットライン；およびビットラインに接続されたセンスアンプをさらに含み、コントローラがさらに、i.センスアンプによって検知されるメモリセル中の電流を検出する工程；およびii.検出された電流を表すビットパターンを決定する工程を実行するように構成されている、態様19の装置である。態様22は、コントローラが、決定したビットパターンが受信したビットパターンに等しいことを検証するように構成されている、態様21の装置である。態様23は、メモリセルが強誘電体電界効果トランジスタ（Fe-FET）である、態様12の装置である。
態様24は、a）上側電極；ii.下側電極；iii.該下側電極と該上側電極との間の強誘電体材料と半導体材料とのブレンドを含むメモリセル；ならびにb）メモリセルに接続され、i.メモリセルに書き込むためのビットパターンを受信する工程；ii.受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択する工程；およびiii.選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加する工程であって、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる、工程を実行するように構成されているコントローラを含む、装置である。態様25は、コントローラが、少なくとも一つの書き込みパルスのパルス持続時間に少なくとも部分的に基づいて少なくとも一つの書き込みパルスをメモリセルに印加することによってブレンド層中に導電チャネルを形成させるように構成されている、態様24の装置である。態様26は、コントローラが、少なくとも一つの書き込みパルスのパルス持続時間に少なくとも部分的に基づいて、少なくとも一つの書き込みパルスをメモリセルに印加することによってブレンド層中の電荷キャリアレベルをセットするように構成されている、態様25の装置である。態様27は、コントローラが、受信したビットパターン中の少なくとも2ビットを受信するように構成されている、態様24の装置である。態様28は、メモリセルが上に構築される基板をさらに含む、態様24の装置である。態様29は、強誘電体層が有機強誘電体を含む、態様24の装置である。態様30は、半導体層が、ポリマー半導体、酸化物半導体、小分子または任意の無機半導体を含む、態様24の装置である。態様31は、メモリセルがメモリセルのアレイの一つのメモリセルである、請求項24の態様である。
態様32は、i.ソース；ii.ドレイン；iii.ソースとドレインとの間のチャネル；iv.チャネルの上または下の強誘電体層；およびv.強誘電体層の上または下のゲートを含むメモリセル；b）メモリセルに書き込むためのビットパターンを受信するための、メモリセルに接続された受信手段；c）受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択するための、メモリセルおよび受信手段に接続された受信手段；およびd）選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加するための手段であって、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる、メモリセルおよび選択手段に接続された印加手段を含む、装置である。
態様33は、a）i.上側電極；ii.下側電極；およびiii.該下側電極と該上側電極との間の強誘電体材料と半導体材料とのブレンドを含むメモリセル；b）メモリセルに書き込むためのビットパターンを受信するための、メモリセルに接続された受信手段；c）受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択するための、受信手段およびメモリセルに接続された選択手段；およびd）選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加するための手段であって、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる、選択手段およびメモリセルに接続された印加手段を含む、装置である。
語句「ポリマーブレンド」とは、ポリマーブレンドを製造するための公知の技術のいずれかによってブレンドされた少なくとも二つのポリマーを含む。そのような技術は、共通の溶媒を使用する溶液ブレンド法またはポリマーの融点よりも高い温度で成分をブレンドしたのち、得られた混合物を顆粒または直接シートもしくは任意の他の適切な形態に押し出す溶融ブレンド押出し法を含む。ポリマーを溶融ブレンドする場合には、一般に、スクリュー押出し機またはミルが使用される。また、ポリマーのブレンドは、本発明の強誘電体材料を製造する工程の前または工程の間に均質化工程に付されるのならば、簡単なパウダーブレンドであってもよいことが理解されよう。したがって、たとえば、強誘電体材料がスクリューフィード式射出成形機中で少なくとも二つのポリマーから形成される場合、ブレンドは機械のスクリュー部分で達成され得るため、スクリューのホッパへの供給原料は二つのポリマーの簡単な混合物であってもよい。
用語「ポリマー」とは、オリゴマー（たとえば、2〜10のモノマー単位または2〜5のモノマー単位を有するポリマー）およびポリマー（たとえば、10よりも多いモノマー単位を有するポリマー）を含む。ポリマーは、ホモポリマー、コポリマー、ターポリマーもしくはより高次のマルチモノマー組成物またはそれらのブレンドであることができる。
用語「強誘電体材料」とは、ゼロ印加電場で残留電界分極を保持するような強誘電性を示す有機および無機の両方のすべての材料を含む。
用語「約」または「概ね」は、当業者によって理解されるように、近いと定義され、一つの非限定的な態様において、これらの用語は、10％以内、好ましくは5％以内、より好ましくは1％以内、もっとも好ましくは0.5％以内であると定義される。
特許請求の範囲または明細書の中で用語「含む」とともに使用される単数形不定冠詞の使用は「一つの」を意味し得るが、それはまた、「一つまたは複数の」、「少なくとも一つの」および「一つまたは一つより多い」の意味とも矛盾しない。
語「含む」（およびその任意の活用形）、「有する」（およびその任意の活用形）、「含む」（およびその任意の活用形）、または「含有する」（およびその任意の活用形）は包括的または非限定的であり、挙げられていないさらなる要素または方法工程を除外しない。
用語「接続されている」とは、必ずしも直接的ではなく、必ずしも機械的ではないが、つながっていることと定義される。
本発明の方法は、本明細書を通して開示される特定の工程を「含む」こともできるし、「本質的にそれらからなる」こともできるし、または「それらのみからなる」こともできる。
[本発明1001]
以下の工程を含む方法：
a）強誘電体層を含むマルチレベルメモリセルに書き込むためのビットパターンを受信する工程；
b）該受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスを該メモリセルに印加するためのパルス持続時間を選択する工程；および
c）該選択したパルス持続時間を有する少なくとも一つの書き込みパルスを該メモリセルに印加する工程であって、該少なくとも一つの書き込みパルスが、該受信したビットパターンを表す残留分極を該強誘電体層内に発生させる、工程。
[本発明1002]
前記少なくとも一つの書き込みパルスを前記メモリセルに印加する工程が、該少なくとも一つの書き込みパルスを強誘電体電界効果トランジスタ（Fe-FET）に印加する工程を含む、本発明1001の方法。
[本発明1003]
前記少なくとも一つの書き込みパルスを前記メモリセルに印加する工程が、該少なくとも一つの書き込みパルスを、強誘電体ポリマーを含むマルチレベルメモリセルに印加する工程を含むか、または
該少なくとも一つの書き込みパルスを該メモリセルに印加する工程であって、それにより前記残留分極を前記強誘電体層内に発生させる工程が、前記Fe-FETのドレインとソースとの間のチャネル抵抗を変化させる工程を含み、該ドレインと該ソースとの間の該チャネル抵抗が、前記受信したビットパターンを表す、
本発明1002の方法。
[本発明1004]
前記少なくとも一つの書き込みパルスを前記メモリセルに印加する工程が、該少なくとも一つの書き込みパルスを強誘電体ダイオードに印加する工程を含む、本発明1001の方法。
[本発明1005]
前記少なくとも一つの書き込みパルスを前記メモリセルに印加する工程であって、それにより前記残留分極を前記強誘電体層内に発生させる工程が、ダイオードの上側電極と下側電極との間のチャネル抵抗を変化させる工程を含み、該上側電極と該下側電極との間の該チャネル抵抗が、前記受信したビットパターンを表す、本発明1004の方法。
[本発明1006]
前記少なくとも一つの書き込みパルスを前記メモリセルに印加する工程が、前記受信したビットパターンに少なくとも部分的に基づく周波数で複数の書き込みパルスを該メモリセルに印加する工程を含む、本発明1001の方法。
[本発明1007]
強誘電体層を有する第二のマルチレベルメモリセルのチャネル抵抗を検知する工程；および
該検知した抵抗に少なくとも部分的に基づいて、該第二のマルチレベルメモリセルに記憶された第二のビットパターンを決定する工程
をさらに含む、本発明1001の方法。
[本発明1008]
前記検知した前記第二のマルチレベルメモリセルの抵抗が、前記強誘電体層の残留分極を表す、本発明1007の方法。
[本発明1009]
前記第二のマルチレベルメモリセルが第一のマルチレベルメモリセルであり、かつ前記方法が、前記決定した第二のビットパターンが前記受信したビットパターンであることを検証する工程をさらに含む、本発明1008の方法。
[本発明1010]
以下を含む装置：
a）i. ソース；
ii. ドレイン；
iii. 該ソースと該ドレインとの間のチャネル；
iv. 該チャネルの上または下の強誘電体層；
v. 該強誘電体層の上または下のゲート
を含む、メモリセル；ならびに
b）該メモリセルの該ゲートに接続されかつ以下の工程を実行するように構成されている、コントローラ：
i. 該メモリセルに書き込むためのビットパターンを受信する工程；
ii. 該受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスを該メモリセルに印加するためのパルス持続時間を選択する工程；および
iii. 該選択したパルス持続時間を有する少なくとも一つの書き込みパルスを該メモリセルに印加する工程であって、該少なくとも一つの書き込みパルスが、該受信したビットパターンを表す残留分極を該強誘電体層内に発生させる、工程。
[本発明1011]
前記コントローラが、前記少なくとも一つの書き込みパルスの前記パルス持続時間に少なくとも部分的に基づいて該少なくとも一つの書き込みパルスを前記メモリセルに印加することによって前記チャネル中に導電路を形成させるように構成されている、本発明1010の装置。
[本発明1012]
前記コントローラが、前記少なくとも一つの書き込みパルスの前記パルス持続時間に少なくとも部分的に基づいて該少なくとも一つの書き込みパルスを前記メモリセルに印加することによって導電チャネル中の電荷キャリアレベルをセットするように構成されている、本発明1011の装置。
[本発明1013]
前記コントローラが、前記受信したビットパターン中の少なくとも2ビットを受信するように構成されている、本発明1010の装置。
[本発明1014]
前記メモリセルが上に構築される基板であって、該メモリセルが、該メモリセルの該基板に面しない側にゲートを有するトップゲート構造で構成されている、基板をさらに含むか、または
前記メモリセルが上に構築される基板であって、該メモリセルが、該メモリセルの該基板に面する側にゲートを有するボトムゲート構造で構成されている、基板をさらに含む、
本発明1010の装置。
[本発明1015]
前記強誘電体層が有機強誘電体を含む、本発明1010の装置。
[本発明1016]
前記メモリセルが、メモリセルのアレイの一つのメモリセルである、本発明1010の装置。
[本発明1017]
前記装置が、前記メモリセルの前記ゲートに接続されかつ前記コントローラに接続されたワードラインをさらに含み、該コントローラが、該ワードラインを介して前記パルス持続時間の前記少なくとも一つの書き込みパルスを該メモリセルの該ゲートに印加するように構成されているか、または
前記装置が、前記メモリセルの前記ドレインおよび前記ソースの少なくとも一つに接続されたビットラインと、該ビットラインに接続されたセンスアンプとをさらに含み、前記コントローラがさらに、i.）該センスアンプによって検知される該メモリセル中の電流を検出する工程；およびii.）該検出された電流を表すビットパターンを決定する工程を実行するように構成されている、
本発明1016の装置。
[本発明1018]
前記コントローラが、前記決定したビットパターンが前記受信したビットパターンに等しいことを検証するように構成されている、本発明1017の装置。
[本発明1019]
前記メモリセルが強誘電体電界効果トランジスタ（Fe-FET）である、本発明1010の装置。
[本発明1020]
以下を含む装置：
a）i. 上側電極；
ii. 下側電極；
iii. 下側電極と上側電極との間の、強誘電体材料と半導体材料とのブレンド
を含む、メモリセル；ならびに
b）該メモリセルに接続されかつ以下の工程を実行するように構成されている、コントローラ：
i. 該メモリセルに書き込むためのビットパターンを受信する工程；
ii. 該受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスを該メモリセルに印加するためのパルス持続時間を選択する工程；および
iii. 該選択したパルス持続時間を有する少なくとも一つの書き込みパルスを該メモリセルに印加する工程であって、該少なくとも一つの書き込みパルスが、該受信したビットパターンを表す残留分極を強誘電体層内に発生させる、工程。
本発明の他の目的、特徴および利点が以下の図面、詳細な説明および実施例から明らかになるであろう。しかし、図面、詳細な説明および実施例は、本発明の特定の態様を示すが、実例として記されるだけであり、限定的であることを意図しないことが理解されよう。加えて、この詳細な説明から、本発明の精神および範囲内の変形および修飾が当業者に明らかになることが考慮されよう。
図1A：本発明の方法および装置によって制御することができる一つの強誘電体コンデンサの図。図1B：本発明の方法および装置にしたがって情報を記憶するために使用され得る強誘電体コンデンサのアレイの図。 本発明の方法および装置によって制御することができる様々な強誘電体薄膜トランジスタの図。 本発明の方法および装置によって制御することができる様々な強誘電体ダイオードの図。 本発明の強誘電体材料、コンデンサ、薄膜トランジスタ、ダイオードなどを製造するために使用することができるロール・ツー・ロール法の図。 本発明の強誘電体コンデンサ、薄膜トランジスタまたはダイオードを使用する半導体ウェーハまたは電子デバイス中の回路の実現を示すブロック図。 本発明の強誘電体メモリデバイスを好都合に用い得る例示的なワイヤレス通信システムを示すブロック図。 本発明の様々な周波数の印加書き込み信号で得られる強誘電体材料の様々な分極の図。 図7A：様々な書き込みパルス持続時間に基づいて本発明の強誘電体トランジスタによって得ることができる様々なチャネル抵抗の図。図7B：様々な書き込みパルス持続時間に基づいて本発明の強誘電体ダイオードによって得ることができる様々なチャネル抵抗の図。 図8A〜D：本発明の強誘電体メモリセルに対する様々な書き込みパルス持続時間の効果の図。 本発明のマルチレベル強誘電体メモリセルに複数ビットの情報を書き込む方法の図。 本発明のマルチレベル強誘電体メモリセルに複数ビットの情報を検証しながら書き込む方法の図。 本発明のマルチレベル強誘電体メモリセルから複数ビットの情報を読み出す方法の図。 本発明の一つの態様におけるメモリセルの動作の図。
発明の詳細な説明
強誘電体材料に基づく現在のメモリデバイスは、従来のメモリデバイスに比べ、製造に関連する高いコストを伴う。本発明は、強誘電性メモリデバイスの製造に関連する今ある難題を解決する。メモリデバイスのコストを減らすためには、メモリデバイスの各セルを、従来の強誘電体メモリデバイスにおけるような単一ビットの情報ではなく、複数ビットの情報を記憶するように制御し得る。したがって、同じ全情報記憶量を維持しながらも強誘電体メモリデバイスのサイズを減らし得る。たとえば、単一レベル強誘電体メモリデバイスは通常、1GBの情報を記憶するために10mm2×10mm2のダイサイズを必要とし得る。しかし、デバイス中の各メモリセルが2ビットの情報を記憶するように動作するマルチレベル強誘電体メモリデバイスは、約7mm2×7mm2のダイサイズだけで1GBメモリチップの構築を許し得る。
本発明のこれらの局面および他の非限定的な局面を以下のセクションでさらに詳細に説明する。
A.強誘電体コンデンサならびに薄膜トランジスタおよびダイオード
図1A、1B、2Aおよび2Bは、それぞれ、本発明の方法にしたがってメモリデバイスに組み込まれ、メモリコントローラまたは他の装置によって動かされことができる強誘電体コンデンサおよび薄膜トランジスタ（図2Aの（A）、（B）、（C）および（D）における異なるセットアップの電界効果トランジスタ）を含む強誘電体素子の図を提供する。本発明のプロセスを詳述する前に、強誘電体コンデンサおよび薄膜トランジスタを製造するために使用することができる構成要素のいくつかの説明を提供する。図1Aを参照すると、強誘電体コンデンサ（10）は、一つの態様においてはパルス化光または別の態様においては熱でアニールされる強誘電体材料（13）を含む。強誘電体材料（13）に関して使用された陰影付けは、ヒステリシス性を有する強誘電体材料へと変換された前駆材料を指す。図1Aに関して、強誘電体材料（13）は膜または層の形態で示されている。強誘電体コンデンサ（10）は、基板（11）、下側電極（12）、強誘電体材料（13）および末端電極（14）を含むことができる。強誘電体コンデンサ（10）は、基板上で二つの導電電極（12）および（14）の間に強誘電体材料（13）を挟むことによって製造することができる。当業者に公知であるさらなる材料、層およびコーティング（図示せず）を強誘電体コンデンサ（10）とともに使用することができ、そのいくつかを以下に説明する。たとえば端部電極14を図1Bに示すようにパターニングすることにより、コンデンサを含む強誘電体素子のアレイを製造し得る。メモリアレイを形成するために使用され得る他の強誘電体素子は、図2Aに示すような強誘電体電界効果トランジスタ（FeFET）であり得る。図2Aは、本発明のメモリデバイスに組み込むことができる薄膜トランジスタ（20）の様々な構成を表す。メモリアレイを形成するために使用され得る他の強誘電体素子が、図2Bに示すような強誘電体ダイオードであり得る。図2Bは強誘電体ダイオード（25）の構成を表す。強誘電体ダイオードは、交互に並ぶ強誘電体材料および半導体材料の層によって分けられた上側電極および下側電極を含み得る。強誘電体材料部分は強誘電体材料と半導体材料とのブレンドを含み得る。
図1A〜Bの強誘電体コンデンサ、図2Aの薄膜トランジスタおよび図2Bのダイオードは、ゼロボルトでもゼロへと減衰しない二つの分極状態を有するため、「記憶能力」を有するといわれる。これらの分極状態は、記憶値、たとえば二進0または1を表すために使用されることができ、電場を印加することによって読み出される。分極状態を反対の状態に反転させるために必要な電荷の量が計測されることができ、直前の分極状態が明らかになる。強誘電体コンデンサの場合、これは、読み出し動作が分極状態を変化させ、分極状態を再び変えることによって記憶値を書き戻すために、対応する書き込み動作が続くことができることを意味する。
1.基板（10）
基板（10）は支持体として使用される。一般に、熱または有機溶媒によって容易には変質または劣化しない材料から製造される。そのような材料の非限定的な例は、無機材料、たとえばシリコン、プラスチック、紙、銀行券用紙およびポリエチレンテレフタレート、ポリカーボネート、ポリ（メチルメタクリレート）もしくはポリエーテルイミドまたはそのようなポリマーを含むポリマーブレンドを含むSABIC基板を含む。本明細書に記載されるメモリセルは、低いガラス転移温度（Tg）を有するもの（たとえばポリエチレンテレフタレート（PET）、ポリエチレン（PE）、ポリ塩化ビニル（PVC）、ポリスチレン（PS）またはポリプロピレン（PP））を含む、すべてのタイプの基板上に製造され得る。
2.下側電極（12）および上側電極および（14）
なおも図1Aを参照すると、下側電極（12）は導電性材料でできていることができる。一般に、下側電極（12）は、そのような材料を使用して膜を形成することによって得ることができる（たとえば真空蒸着、スパッタリング、イオンめっき、めっき、コーティングなど）。膜を形成するために使用することができる導電性材料の非限定的な例は、金、白金、銀、アルミニウムおよび銅、イリジウム、酸化イリジウムなどを含む。加えて、導電性ポリマー材料の非限定的な例は、導電ポリマー（たとえばPEDOT：PSS、ポリアニリン、グラフェンなど）および導電性マイクロまたはナノ構造（たとえば銀ナノワイヤ）の包含によって導電性になるポリマーを含む。下側電極（12）のための膜の厚さは一般に20nm〜500nmであるが、本発明に関連する使用の場合には他のサイズおよび範囲が考慮される。
上側電極（14）は、シャドーマスクを介して熱的に蒸着させることにより、強誘電体材料（13）上に配置することができる。上側電極（14）に使用される材料は導電性であることができる。そのような材料の非限定的な例は、金属、金属酸化物および導電性ポリマー（たとえばポリアニリン、ポリチオフェンなど）ならびに下側電極（12）に関して上述したような、導電性マイクロまたはナノ構造の包含によって導電性になるポリマーを含む。上側電極（14）は、単一の層であることもできるし、またはそれぞれが異なる仕事関数を有する材料で形成された積層であることもできる。さらに、低い仕事関数を有する材料の一つまたは複数と、金、銀、白金、銅、マンガン、チタン、コバルト、ニッケル、タングステンおよびスズからなる群から選択される少なくとも一つとの合金であってもよい。合金の例は、リチウムアルミニウム合金、リチウムマンガン合金、リチウムインジウム合金、マグネシウム銀合金、マグネシウムインジウム合金、マグネシウムアルミニウム合金、インジウム銀合金およびカルシウムアルミニウム合金を含む。上側電極（14）の膜厚さは一般に20nm〜500nmであるが、本発明に関連する使用の場合には他のサイズおよび範囲が考慮される。
3.強誘電体材料（13）
さらに図1Aを参照すると、強誘電体材料（13）は下側電極（12）と上側電極（14）との間に挿入されることができる。一つの例において、材料（13）は、強誘電体前駆材料（図3の要素（34）を参照）から得ることができ、強誘電体前駆材料は、強誘電体ポリマー、コポリマー、ターポリマーまたは強誘電体ポリマー、コポリマーもしくターポリマーまたはそれらの組み合わせを含むポリマーブレンドを含むことができる。好ましい局面において、前駆材料（34）中のポリマーは、強誘電体ヒステリシス性を示さないが、たとえば熱によるアニールによって変換されると強誘電体ヒステリシス性を示すことができるよう、溶媒または溶融体中に可溶化される。この工程に関する説明は以下に提供する。強誘電体ポリマーの非限定的な例は、ポリフッ化ビニリデン（PVDF）系ポリマー、ポリウンデカノアミド（ナイロン11）系ポリマーまたはPVDF系ポリマーとポリウンデカノアミド（ナイロン11）系ポリマーとのブレンドを含む。PVDF系ポリマーは、ホモポリマー、コポリマーもしくはターポリマーまたはそれらのブレンドであることができる。PVDF系ホモポリマーポリマーの非限定的な例はPVDFである。PVDF系コポリマーの非限定的な例は、ポリ（フッ化ビニリデン−テトラフルオロエチレン）（P（VDF-TrFE））、ポリ（フッ化ビニリデン-co-ヘキサフルオロプロペン）（P（VDF-HFP））、ポリ（フッ化ビニリデン−クロロトリフルオロエチレン）（P（VDF-CTFE））またはポリ（フッ化ビニリデン−クロロフルオロエチレン）（P（VDF-CFE））である。PVDF系ターポリマーの非限定的な例は、ポリ（フッ化ビニリデン−トリフルオロエチレン−クロロトリフルオロエチレン）（P（VDF-TrFE-CTFE））またはポリ（フッ化ビニリデン−トリフルオロエチレン−クロロフルオロエチレン）（P（VDF-TrFE-CFE））を含む。強誘電体ポリマーは非強誘電体ポリマーとブレンドされることができる。非強誘電体ポリマーの例は、ポリ（フェニレンオキシド）（PPO）、ポリスチレン（PS）もしくはポリ（メチルメタクリレート）（PMMA）またはそれらのブレンドを含む。いくつかの例において、工程（a）および（b）はロール・ツー・ロール法で実施される。
図3を参照すると、強誘電体前駆材料（34）は、溶媒およびその中に可溶化された強誘電体ポリマーを含む溶液または溶融体を得ることによって付着させることができる。特定の例において、付着の後かつアニールの前に、付着させた材料（34）をわずかにまたは実質的に乾燥させて（たとえば溶媒が蒸発過程を始めることができる）半乾燥形態を形成することができる。溶液または溶融体は、ポリマーを溶解させる、またはポリマーをブレンドへと融解させる共通の溶媒中で調製することができる。そのような溶媒の非限定的な例は、メチルエチルケトン、ジメチルホルムアミド、アセトン、ジメチルスルホキシド、シクロヘキサノン、テトラヒドロフラン、ジエチルカーボネート、プロピレングリコールメチルエーテルアセテートなどを含む。溶液は、スプレーコーティング、超音波スプレーコーティング、ロール・ツー・ロールコーティング、インクジェット印刷、スクリーン印刷、ドロップキャスティング、スピンコーティング、ディップコーティング、マイヤーロッドコーティング、グラビアコーティング、スロットダイコーティング、ドクターブレードコーティング、押出しコーティング、フレキソ印刷、グラビア、オフセット、ロータリスクリーン、フラットスクリーン、インクジェット、ロール・ツー・ロールフォトリソグラフィーまたはレーザアブレーションによって付着させることができる。または、先に説明したように、溶融ブレンド押出しのような他の方法を使用することもできる。図3は、本発明に関連する強誘電体デバイスを製造するために使用することができる非限定的なロール・ツー・ロールシステム（30）を提供する。
B.強誘電体コンデンサおよび薄膜トランジスタを製造するためのロール・ツー・ロール法
なおも図3を参照すると、ロール・ツー・ロールシステム（30）は、所望の速度で基板（11）材料を転がすために使用することができるローラ（31aおよび31b）を含む。基板（11）は、第一のローラ（31a）から第二のローラ（31b）まで移動するよう、展開され、第一のローラ（31a）上に配置されたのち、第二のローラ31（b）に取り付けられることができる。その経路に沿って、システム（30）は、様々な材料の付着のための様々な装置を含むことができる。たとえば、上述した任意の形態の付着法により、背面電極（12）を基材（11）上に配置することができる−付着装置は（32）として示されている。必要ならば、背面電極（12）をさらに加工することもできる（たとえば、付着させた背面電極（12）の硬化）。背面電極（12）を基板（11）に付着させ、加工したのち、前駆材料（34）を電極面（12）または基板（11）もしくは両方の少なくとも一部分の上に配置することができる。図3中、前駆材料（34）は付着装置（33）によって電極面（12）に付着される。そして、強誘電体前駆材料（34）をオーブンもしくはホットプレートまたは他の従来の加熱源によってアニールすることができる。たとえば、基板（11）／背面電極（12）／強誘電体前駆材料（34）のスタックを、熱（36）を発生させる装置（35）、たとえば標準的な高速熱アニールオーブンへと直に転がすことができる。装置（35）は、加熱の持続時間および加熱の温度を詳細に制御するためのソフトウェアと組み合わせて使用されることができる。加えられる熱が前駆材料（34）を、強誘電体ヒステリシス性を有する強誘電体材料（13）へと転換し、それが、（13）中の陰影付け区域により、（34）中の陰影なしの線と比較して示されている。このアニール工程が、前駆材料（34）の化学的制限または前記前駆材料（34）からの溶媒の除去もしくはその両方により、結晶相（（13）中の陰影付け部分）の調製を可能にする。その後、付着装置37によって前面電極（14）を強誘電体材料（13）の少なくとも一面に付着することにより、基板（11）／背面電極（12）／強誘電体前駆材料（13）のスタックをさらに処理することができる。必要ならば、前面電極（14）をさらに硬化させることができる。
これらの記載された方法は、大規模量での高性能強誘電体コンデンサ（10）、薄膜トランジスタ（20）またはダイオード（25）の製造を速やかかつ費用効果的なやり方で効率的に許し得る。上記にはロール・ツー・ロール法が説明されているが、他の薄膜製造技術を使用して本明細書に記載される強誘電体デバイスを製造してもよい。
C.強誘電体コンデンサおよび薄膜トランジスタの用途
本発明の強誘電体コンデンサ、薄膜トランジスタまたはダイオードはいずれも、スマートカード、RFIDカード／タグ、圧電センサ、圧電トランスデューサ、圧電アクチュエータ、圧電センサ、メモリデバイス、不揮発性メモリ、スタンドアロンメモリ、ファームウェア、マイクロコントローラ、ジャイロスコープ、音響センサ、アクチュエータ、マイクロジェネレータ、電源回路、回路カップリングおよびデカップリング、RFフィルタリング、遅延回路およびRFチューナを含むがそれらに限定されることなく、多種多様な技術およびデバイスに使用することができる。ファームウェアを含むメモリとして実現されるならば、機能は、コンピュータ読み取り可能な媒体上の一つまたは複数の命令またはコードとして強誘電体コンデンサまたは薄膜トランジスタの中に記憶され得る。例は、データ構造でコード化されたコンピュータ読み取り可能な媒体およびコンピュータプログラムでコード化されたコンピュータ読み取り可能な媒体を含む。コンピュータ読み取り可能な媒体は物理的コンピュータ記憶媒体を含む。また、上記の組み合わせがコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
これらの用途の多くにおいては、一般に強誘電体材料の薄膜が使用される。理由は、分極を切り替えるために必要な電場を適度な電圧で達成することを可能にするからである。いくつか具体的な回路が述べられたが、本開示を実施するために、開示された回路のすべてが必要なわけではないことが当業者によって理解されよう。そのうえ、本開示を重点的に説明するために、特定の周知の回路は記載されていない。
図4は、一つの態様の半導体ウェーハまたは電子デバイス中の集積回路を実現を示すブロック図である。一つの場合において、強誘電体コンデンサ（10）または薄膜トランジスタ（20）がウェーハ（41）中に見いだされ得る。空間的制限のせいで、図4は強誘電体コンデンサ（10）を参照する。しかし、図4に示す電子デバイス中、薄膜トランジスタ（20）または強誘電体ダイオード（25）が強誘電体コンデンサ（10）に代わる、または前記強誘電体コンデンサ（10）とともに含まれる／利用されることもできることが理解されるべきである。ウェーハ（41）は、強誘電体コンデンサ（10）、薄膜トランジスタ（20）またはダイオード（25）を含み得る一つまたは複数のダイへと単一化され得る。加えて、ウェーハ（41）は、単一化の前にさらなる半導体製造を経験し得る。たとえば、ウェーハ（41）は、キャリアウェーハ、パッケージングバルク領域、第二のウェーハに接続されてもよいし、または別の製造施設に移送されてもよい。または、電子デバイス（43）、たとえばパーソナルコンピュータが、強誘電体コンデンサ（10）、薄膜トランジスタ（20）またはダイオード（25）を含むメモリデバイス（42）を含んでもよい。加えて、電子デバイス（43）の他のパーツ、たとえば中央処理ユニット（CPU）、デジタル・アナログ変換器（DAC）、アナログ・デジタル変換器（ADC）、グラフィックス処理ユニット（GPU）、マイクロコントローラまたは通信コントローラが、強誘電体コンデンサ（10）、薄膜トランジスタ（20）またはダイオード（25）を含んでもよい。
図5は、開示の態様が好都合に用いられ得る例示的なワイヤレス通信システム（50）を示すブロック図である。説明のために、図5は、三つのリモートユニット（52）、53）および（55）ならびに二つの基地局（54）を示す。ワイヤレス通信システムがより多くのリモートユニットおよび基地局を有してもよいことは理解されよう。リモートユニット（52）、（53）および（55）は回路装置（52A）、（52C）および（52B）を含み、これらは本発明の方法によって製造される、開示された強誘電体コンデンサ、薄膜トランジスタまたはダイオードを含む集積回路またはプリント可能回路板を含み得る。集積回路またはプリント可能回路板を含む任意の装置はまた、基地局、スイッチ開閉装置およびネットワーク設備を含め、本明細書に開示される強誘電体コンデンサ、薄膜トランジスタまたはダイオードを含んでもよいことが理解されよう。図5は、基地局（54）からリモートユニット（52）、（53）および（55）へのフォワードリンク信号（58）ならびにリモートユニット（52）、（53）および（55）から基地局（54）へのリバースリンク信号（59）を示す。
図5中、ワイヤレスローカルループシステム中、リモートユニット（52）が携帯電話として示され、リモートユニット（53）がポータブルコンピュータとして示され、リモートユニット（55）が固定配置リモートユニットとして示されている。たとえば、リモートユニットは、携帯電話、ハンドヘルド型パーソナル通信システム（PCS）ユニット、携帯型データユニット、たとえばパーソナルデータアシスタント、GPS使用可能装置、ナビゲーション装置、セットアッパボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、固定配置データユニット、たとえば計器読み取り機器またはデータもしくはコンピュータ命令を記憶または検索する任意の他の装置、またはそれらの任意の組み合わせであり得る。図5は本開示の教示のリモートユニットを示すが、本開示は、図示されたこれらの例示的なユニットに限定されない。本開示の態様は、本発明によって開示される方法によって製造される強誘電体コンデンサ（10）、薄膜コンデンサ（20）またはダイオード（25）を含む任意の装置中に適切に用いられ得る。
D.マルチレベルメモリセルとしての強誘電体素子の使用
上記の強誘電体電界効果トランジスタ（FeFET）ならびに強誘電体コンデンサおよびダイオードのような強誘電体素子は、本発明によって記載されるように、マルチレベルメモリセルとして動作し得る。従来、一つの強誘電体素子またはデバイスが単一ビットの情報、たとえば「1」または「0」を記憶し得る。この「1」または「0」値は、強誘電体素子中の強誘電体層の二進分極方向として記憶され得る。たとえば、強誘電体層が上から下へと分極するとき、強誘電体素子は「1」を記憶し、強誘電体層が下から上へと分極するとき、強誘電体素子は「0」を記憶する。本発明に開示されるようなマルチレベルメモリセル（MLC）は、2ビット以上の情報、たとえば「00」、「01」、「10」または「11」を一つの強誘電体素子の中に記憶する。一つの態様において、複数ビットの情報は、強誘電体層の分極のレベルを変えることによって表され得る。すなわち、高度に分極した強誘電体層は「00」を表し得、比較的分極していない層は「01」を表し得、さらに低い分極の層は「10」を表し得、ゼロに近いまたはゼロ分極層は「11」を表し得る。この分極状態のマッピングは単なる一例である。本発明の様々な態様において、様々な分極レベルが様々なビットの組み合わせを表し得る。
強誘電体素子の強誘電体層内に様々な分極レベルを得る一つの方法は、当該素子のプログラミング中に強誘電体素子に印加される電気パルスのための様々な周波数を印加することによる方法である。様々なパルス周波数の印加時の強誘電体素子の特性の変化が図6に示されている。図6は、本発明の一つの態様にしたがって様々なパルス周波数で得られる強誘電体素子のヒステリシスループを示すグラフである。グラフは、様々なパルス周波数における強誘電体素子のヒステリシスループを示すライン602、604、606、608および610を含む。ライン602は1kHzのパルス周波数に対応し、ライン610は1Hzのパルス周波数に対応する。より長い1ヘルツ信号のパルス時間は、より大きな残留分極を強誘電体層上に存在させる。したがって、ゼロ印加電場で強誘電体層内に記憶される電場は、ライン602の場合よりもライン610の場合に大きい。
強誘電体素子の強誘電体材料中に記憶される電場のレベルの変化が、強誘電体素子のチャネル抵抗を変化させ、ひいては、強誘電体素子のI−V（電流−電圧）特性を変化させる。様々なパルス周波数を強誘電体素子に印加することによって生じるチャネル抵抗の差を計測して、強誘電体素子の状態を決定し得る。強誘電体素子のプログラミング中にパルス周波数を操作することにより、強誘電体素子の状態を複数ビットの情報に対応させ得る。
様々なパルス周波数でプログラムされた強誘電体素子の様々なI−V特性が図7Aに示されている。図7Aは、本発明の一つの態様の様々なビットの情報を記憶する強誘電体トランジスタメモリセルの場合のI−V特性のグラフである。図7Aのグラフは、様々なパルス周波数によってプログラムされた強誘電体メモリセルの期待応答に対応するライン702、704、706および708を含む。図7Aのグラフには、ライン702、704、706および708の様々なI−V特性を得るために強誘電体メモリセルに印加された書込み波形がはめ込まれている。たとえば、ライン718の印加パルスは、ライン708に示すI−V特性を生じさせる残留分極を強誘電体メモリセル内に発生させ得る。漸進的に高まる動作周波数からの、ライン716、714および712のより短いパルスは、それぞれ、ライン706、704および702に示すI−V特性を生じさせる様々な分極を強誘電体メモリセル内に発生させ得る。
様々なパルス周波数でプログラムされた強誘電体素子の様々なI−V特性がさらに図7Bに示されている。図7Bは、本発明の一つの態様の様々なビットの情報を記憶する強誘電体ダイオードメモリセルの場合のI−V特性のグラフである。図7Bのグラフは、様々なパルス周波数によってプログラムされた強誘電体メモリセルの期待応答に対応するライン722、724、726を含む。図7Bのグラフには、ライン722、724および726の様々なI−V特性を得るために強誘電体メモリセルに印加された書込み波形がはめ込まれている。たとえば、ライン736の印加パルスは、ライン726に示すI−V特性を生じさせる残留分極を強誘電体メモリセル内に発生させ得る。漸進的に高まる動作周波数からの、ライン734および732のより短いパルスは、それぞれ、ライン724および722に示すI−V特性を生じさせる様々な分極を強誘電体メモリセル内に発生させ得る。
図7Aのライン702、704、706および708ならびに図7Bのライン722、724および726の様々なI-V特性は、強誘電体メモリセルの強誘電体層中に存在する様々な残留電場から生じる強誘電体メモリセルの様々なチャネル抵抗の結果である。様々な分極の場合のチャネル抵抗の変化が図8A〜Dに示されている。図8Aは、図7Aのライン708およびライン718に対応する強誘電体メモリセルの図である。印加書き込みパルスの長いパルス持続時間が、書き込みパルスの印加ののち強誘電体層802中に残る、より大きな残留電場を生じさせる。強誘電体層802中のより大きな残留電場は、電子を強誘電体メモリセルのチャネル領域804の中に引き込む。チャネル領域804中の電子はチャネル領域804内の電荷キャリアの数を増し、それが強誘電体メモリセルの抵抗の低下を生じさせる。図8B〜Dのイラストは、それぞれ、ライン706、704および702の強誘電体メモリセルに対応する。それぞれライン716、714および712のより短い書き込みパルス持続時間から生じる図8B〜Dの強誘電体層内のより小さな残留電場がチャネル領域804中の電子数の減少を生じさせる。したがって、チャネル中の利用可能な電荷キャリアの数の減少により、ライン706、704および702それぞれの場合の強誘電体メモリセルのチャネル抵抗は増大する。
E.複数ビットの情報を強誘電体メモリデバイスのメモリセルに記憶する場合の強誘電体メモリデバイスのためのコントローラの動作
強誘電体メモリデバイスは、上記マルチレベル強誘電体メモリセルのアレイによって構築され得る。強誘電体メモリデバイスに対する読み書き動作は、マルチレベル強誘電体メモリセルのアレイに接続されたメモリコントローラによって制御され得る。複数ビットの情報を一つの強誘電体メモリセルに記憶するためにコントローラによって実行される書き込み動作の一例が図9に示されている。図9の方法900は、ブロック902で、マルチレベル強誘電体メモリセルに書き込むためのビットパターンを受信することから始まる。ビットパターンはたとえば「01」または「010」であり得る。ブロック904で、強誘電体メモリセルに印加される書き込みパルスのパルス持続時間を選択し得る。パルス持続時間は、ブロック902で受信したビットパターンに少なくとも部分的に基づいて選択され得る。たとえば、上記のように、パルス持続時間は、強誘電体メモリセルの強誘電体層中に一定レベルの残留分極を発生させるように選択され得る。その残留分極が強誘電体メモリセルのチャネル抵抗に影響し、それを後に計測すると、強誘電体メモリセルに記憶された、チャネル抵抗に対応するビットパターンを検索し得る。次いで、ブロック906で、ブロック904で選択されたパルス持続期間の書き込みパルスを強誘電体メモリセルに印加し得る。書き込みパルスは、ブロック902で受信したビットパターンに対応する残留分極を強誘電体層内に発生させ得る。ブロック906におけるセルプログラミングはまた、ブロック902で受信したビットパターンに基づいて選択される、書き込みパルスにおける他の変更をも含み得る。たとえば、ブロック906は、選択したパルス持続時間または変化するパルス持続時間をそれぞれが有する複数の書き込みパルスを生成し得る。これらの書き込みパルスの印加の周波数は、ブロック902で受信したビットパターンに基づいて選択され得る。
コントローラは、書き込み動作のち検証動作を実行するように構成され得る。検証動作は、選択された書き込み動作とともに実行されてもよいし、またはすべての書き込み動作とともに実行されてもよい。検証動作付きの書き込みの一例が図10に示されている。図10の方法1000はブロック902、904、906の書き込み動作を含む。2ビットより多いビットパターンを記憶する他の書き込み動作が図10の工程902、904および906に代えて用いられてもよい。ブロック902、904および906の書き込み動作ののち検証動作を実行して、正しいビットパターンがマルチレベル強誘電体メモリセルに記憶されていることを保証し得る。ブロック1008で、マルチレベル強誘電体メモリセルのチャネル抵抗を検知し得る。チャネル抵抗は、強誘電体メモリセルのソース端子とドレイン端子との間に電圧を印加し、かつ強誘電体メモリセルを通過する電流を計測することによって計測され得る。ブロック1010で、計測された電流を基準値に比較して第二のビットパターン、たとえばブロック906でメモリセルに記憶されたビットパターンを決定し得る。たとえば、計測された電流を、図7に示すような特定の電圧における既知の電流値に比較し得る。再び図7を参照すると、ライン722が、様々な書き込みパルスでプログラムされた強誘電体メモリセルの場合に同じ印加ソース−ドレイン電圧で得られた様々な電流を示している。強誘電体メモリセルが718の書き込みパルスでプログラムされているとき、ライン722の電圧が強誘電体メモリセルのドレイン端子とソース端子との間に印加されたとき、電流724を計測し得る。したがって、ブロック1012で、ブロック1010で計測された電流値を使用して、ブロック902で受信したビットパターンがブロック906で強誘電体メモリセルに記憶されたビットパターンに合致することを検証し得る。ブロック1012で、検証動作が、誤った値が強誘電体メモリセルに記憶されていると決定するならば、ブロック902、904および／または906の書き込み動作を繰り返し得る。ブロック1012における検証動作が、正しい値が強誘電体メモリセルに記憶されていると決定するならば、コントローラは次の動作に進み得る。
また、強誘電体メモリセルに記憶されたビットパターンを得るために、メモリコントローラによって読み出し動作を実行し得る。読み出し動作は、図10のブロック1008、1010および1012の検証動作と同様に実行し得る。読み出し動作の一例が図11に示されている。方法1100は、ブロック1102で、マルチレベル強誘電体メモリセルのチャネル抵抗を計測することから始まる。チャネル抵抗は、たとえば、強誘電体メモリセルのドレイン端子とソース端子との間に電圧を印加し、電流を計測することによって計測され得る。チャネル抵抗は、概ね、R＝V/Iから印加電圧÷計測電流として計算され得る。ブロック1104で、ブロック1102で計測されたチャネル抵抗に基づいて、マルチレベル強誘電体メモリセルの強誘電体層の残留分極を決定し得る。次いで、ブロック1106で、ブロック1104で決定された残留分極および／またはブロック1102で計測されたチャネル抵抗から、強誘電体メモリセルに記憶されたビットパターンを決定し得る。
マルチレベル強誘電体メモリセルのアレイにおいて、アレイは、メモリセルの行を横切って延びるワードラインおよびメモリセルの列を横切って延びるビットラインによって相互接続され得る。メモリコントローラは、ワードラインおよびビットラインを動作させて、読み出しおよび／または書き込み動作を実行するための特定のメモリセルをアレイから選択し得る。次いで、所望の読み出しおよび／または書き込み動作を実行するための適切な信号をワードラインおよびビットラインに印加し得る。
上記のようなコントローラによるメモリセルの動作に加えて、メモリセルは任意の装置または回路によって制御され得る。上記のようなマルチレベル強誘電体メモリセルの動作の一つの一般的な例が図12のシステム図に示されている。メモリセル1208が、選択したパルス持続時間を有する少なくとも一つの書き込みパルスをメモリセルに印加するための手段を含むブロック1206に接続され得、少なくとも一つの書き込みパルスが、受信したビットパターンを表す残留分極を強誘電体層内に発生させる。ブロック1206の印加手段は、受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスをメモリセルに印加するためのパルス持続時間を選択するための手段を含むブロック1204に接続され得る。ブロック1206の印加手段は、たとえば、所望の電圧の信号を生成し、パルス持続時間のためにオンおよびオフに切り替えられるように構成されている増幅器を含み得る。ブロック1204の選択手段は、メモリセルに書き込むためのビットパターンを受信するための手段を含むブロック1202に接続され得る。ブロック1204の選択手段は、たとえば、受信した信号に基づいて、メモリセルに記憶されるデータに対応するパルス持続時間を選択するように構成されているデジタル論理回路であり得る。ブロック1202の受信手段は、たとえば、デジタルまたはアナログ信号を受信するように構成されている入力ノードを含み得る。一つの態様において、受信手段は、入力ノードに接続された緩衝回路および／またはインピーダンス整合回路を含み得る。
本開示およびその利点が詳細に説明されたが、特許請求の範囲によって画定される開示の技術を逸脱することなく、様々な変更、置換および変形を加えることができることが理解されよう。そのうえ、本出願の範囲は、本明細書に記載されるプロセス、機械、製造、組成物、手段、方法および工程の特定の態様に限定されることを意図しない。当業者は、本開示から、本明細書に記載される対応する態様と実質的に同じ機能を果たす、または実質的に同じ結果を達成する、現存する、または今後開発されるプロセス、機械、製造、組成物、手段、方法または工程を本開示にしたがって利用し得ることを容易に理解するであろう。したがって、特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法または工程をその範囲内に含むことを意図する。

Claims (15)

  1. 以下の工程を含む、強誘電体マルチレベルメモリセルにおける複数ビットの情報の記憶方法：
    a）強誘電体層を含むマルチレベルメモリセルに書き込むためのビットパターンを受信する工程；
    b）該受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスを該メモリセルに印加するためのパルス持続時間を選択する工程；および
    c）該選択したパルス持続時間を有する少なくとも一つの書き込みパルスを該メモリセルに印加する工程であって、該少なくとも一つの書き込みパルスが、該受信したビットパターンを表す残留分極を該強誘電体層内に発生させる、工程
    ここで、該強誘電体マルチレベルメモリセルは、強誘電体ダイオードを含む。
  2. 前記少なくとも一つの書き込みパルスを前記メモリセルに印加する工程が、該少なくとも一つの書き込みパルスを該強誘電体ダイオードに印加する工程を含む、請求項1に記載の方法。
  3. 前記少なくとも一つの書き込みパルスを前記メモリセルに印加する工程であって、それにより前記残留分極を前記強誘電体層内に発生させる工程が、該強誘電体ダイオードの上側電極と下側電極との間のチャネル抵抗を変化させる工程を含み、該上側電極と該下側電極との間の該チャネル抵抗が、前記受信したビットパターンを表す、請求項2に記載の方法。
  4. 前記少なくとも一つの書き込みパルスを前記メモリセルに印加する工程が、前記受信したビットパターンに少なくとも部分的に基づく周波数で複数の書き込みパルスを該メモリセルに印加する工程を含む、請求項1に記載の方法。
  5. 強誘電体層を有する第二のマルチレベルメモリセルのチャネル抵抗を検知する工程；および
    該検知した抵抗に少なくとも部分的に基づいて、該第二のマルチレベルメモリセルに記憶された第二のビットパターンを決定する工程
    をさらに含む、請求項1に記載の方法。
  6. 前記検知した前記第二のマルチレベルメモリセルの抵抗が、前記強誘電体層の残留分極を表す、請求項5に記載の方法。
  7. 前記第二のマルチレベルメモリセルが第一のマルチレベルメモリセルであり、かつ前記方法が、前記決定した第二のビットパターンが前記受信したビットパターンであることを検証する工程をさらに含む、請求項6に記載の方法。
  8. 以下を含む装置：
    a）i. 上側電極；
    ii. 下側電極；
    iii. 下側電極と上側電極との間の、強誘電体材料と半導体材料とのブレンド
    を含む、強誘電体ダイオードを含むメモリセル；ならびに
    b）該メモリセルに接続されかつ以下の工程を実行するように構成されている、コントローラ：
    i. 該メモリセルに書き込むためのビットパターンを受信する工程；
    ii. 該受信したビットパターンに少なくとも部分的に基づいて、書き込みパルスを該メモリセルに印加するためのパルス持続時間を選択する工程；および
    iii. 該選択したパルス持続時間を有する少なくとも一つの書き込みパルスを該メモリセルに印加する工程であって、該少なくとも一つの書き込みパルスが、該受信したビットパターンを表す残留分極を強誘電体層内に発生させる、工程。
  9. 前記コントローラが、前記少なくとも一つの書き込みパルスの前記パルス持続時間に少なくとも部分的に基づいて該少なくとも一つの書き込みパルスを前記メモリセルに印加することによって強誘電体材料および半導体材料を含むブレンド層中に導電チャネルを形成させるように構成されている、請求項8に記載の装置。
  10. 前記コントローラが、前記少なくとも一つの書き込みパルスの前記パルス持続時間に少なくとも部分的に基づいて該少なくとも一つの書き込みパルスを前記メモリセルに印加することによって強誘電体材料および半導体材料を含むブレンド層中の電荷キャリアレベルをセットするように構成されている、請求項9に記載の装置。
  11. 前記コントローラが、前記受信したビットパターン中の少なくとも2ビットを受信するように構成されている、請求項8に記載の装置。
  12. 前記強誘電体層が有機強誘電体を含む、請求項8に記載の装置。
  13. 前記メモリセルが、メモリセルのアレイの一つのメモリセルである、請求項8に記載の装置。
  14. 前記コントローラがさらに、i.）前記メモリセル中の電流を検出する工程；およびii.）該検出された電流を表すビットパターンを決定する工程を実行するように構成されている、請求項8に記載の装置。
  15. 前記コントローラが、前記決定したビットパターンが前記受信したビットパターンに等しいことを検証するように構成されている、請求項14に記載の装置。
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