DE102021105038A1 - Mehrbit-speichervorrichtung und verfahren zum betreiben derselben - Google Patents

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Abstract

Ferroelektrischer Feldeffekttransistor (FeFET), der als Mehrbit-Speichervorrichtung eingerichtet ist, wobei der FeFET Folgendes umfasst: ein Halbleitersubstrat, das einen Source-Bereich in dem Halbleitersubstrat und einen Drain-Bereich in dem Halbleitersubstrat aufweist; einen Gate-Stapel über dem Halbleitersubstrat, wobei der Source-Bereich und der Drain-Bereich sich zu gegenüberliegenden Seiten des Gate-Stapels erstrecken, wobei der Gate-Stapel eine ferroelektrische Schicht über dem Halbleitersubstrat und einen Gate-Bereich über der ferroelektrischen Schicht umfasst. Außerdem umfasst der Transistor ein erstes und ein zweites Ende der ferroelektrischen Schicht, die dem Source-Bereich bzw. dem Drain-Bereich nahe sind. Die ferroelektrische Schicht umfasst Dipole. Ein erster Satz Dipole am ersten Ende der ferroelektrischen Schicht weist eine erste Polarisation auf. Ein zweiter Satz Dipole am zweiten Ende der ferroelektrischen Schicht weist eine zweite Polarisation auf, wobei die zweite Polarisation im Wesentlichen entgegengesetzt zu der ersten Polarisation ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Rechte aus der Priorität der vorläufigen US-Patentanmeldung Nr. 63/032,082 , eingereicht am 29. Mai 2020, die hiermit durch Bezugnahme in ihrer Gesamtheit aufgenommen wird.
  • HINTERGRUND
  • Grundbaustein jedes Speichers ist die Speicherzelle. Sie kann unter Verwendung verschiedener Techniken, wie Bipolartechnik, Metall-Oxid-Halbleiter-Technik (MOS-Technik), und anderen Halbleitervorrichtungen implementiert werden. Sie kann auch aus einem magnetischen Material, wie Ferritkernen oder Magnetblasen, bestehen. Ungeachtet der verwendeten Implementierungstechnik ist der Zweck der binären Speicherzelle derselbe, nämlich das Speichern eines Bits binärer Informationen. Bei einigen Lösungsansätzen wird die Speicherzelle gesetzt, um eine 1 zu speichern und zurückgesetzt, um eine Null zu speichern.
  • Ein ferroelektrischer Feldeffekttransistor (FeFET) ist ein Typ von Feldeffekttransistor (FET), der eine Schicht aus ferroelektrischem Material umfasst, die zwischen der Gate-Elektrode und einem Source/Drain-Leitungsbereich der Vorrichtung angeordnet ist. FeFET-basierte Vorrichtungen werden in FeFET-Speichern verwendet, einer Art binärer nichtflüchtiger Einzeltransistor-Speicher.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A bis 1B sind entsprechende Querschnitte eines ferroelektrischen 2-Bit-Feldeffekttransistors (FeFET) gemäß einigen Ausführungsformen.
    • 1C bis 1E sind entsprechende Signalformen, die Kanalbandsperrabschnitte unter jeweils unterschiedlichen Bedingungen repräsentieren, gemäß einigen Ausführungsformen.
    • 2A bis 2B sind entsprechende Querschnitte eines 2-Bit-FeFET gemäß einigen Ausführungsformen.
    • 2C bis 2E sind entsprechende Signalformen, die Kanalbandsperrabschnitte unter jeweils unterschiedlichen Bedingungen repräsentieren, gemäß einigen Ausführungsformen.
    • 3A bis 3B sind entsprechende Querschnitte eines ferroelektrischen 2-Bit-Feldeffekttransistors (FeFET) gemäß einigen Ausführungsformen.
    • 3C bis 3E sind entsprechende Signalformen, die Kanalbandsperrabschnitte unter jeweils unterschiedlichen Bedingungen repräsentieren, gemäß einigen Ausführungsformen.
    • 4A bis 4B sind entsprechende Querschnitte eines 2-Bit-FeFET gemäß einigen Ausführungsformen.
    • 4C bis 4E sind entsprechende Signalformen, die Kanalbandsperrabschnitte unter jeweils unterschiedlichen Bedingungen repräsentieren, gemäß einigen Ausführungsformen.
    • 5A bis 5B sind entsprechende Querschnitte entsprechender 2-Bit-FeFETs gemäß einigen Ausführungsformen.
    • 6A ist ein Ablaufdiagramm für das Schreiben in einen FeFET gemäß einigen Ausführungsformen.
    • 6B ist ein Ablaufdiagramm für das Löschen eines FeFET gemäß einigen Ausführungsformen.
    • 7 ist ein Ablaufdiagramm für das Lesen eines FeFET gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Ohne sich auf eine Theorie festlegen zu wollen, werden hier Erläuterungen der zugrundeliegenden Physik gegeben. Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Nachstehend werden konkrete Beispiele für Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen beschrieben, um die vorliegende Offenbarung vereinfacht darzustellen. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen und dergleichen werden in Betracht gezogen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • In einigen Ausführungsformen ist ein ferroelektrischer Feldeffekttransistor (FeFET) als 2-Bit-Speichervorrichtung eingerichtet, die verschiedene Datenzustände von Bits (b1,b0) speichert. Der FeFET umfasst zwischen einem Gate-Bereich und einem Substratmaterial eine ferroelektrische Schicht. An entgegengesetzten Enden der ferroelektrischen Schicht befinden sich innerhalb des Substratmaterials ein erster Source-/Drain-Bereich (S/D-Bereich) und ein zweiter Source-/Drain-Bereich (S/D-Bereich). Bei einigen Ausführungsformen weisen Dipole an dem ersten und dem zweiten Ende der ferroelektrischen Schicht im Wesentlichen entgegengesetzte Polarisationen auf, wenn sie die Datenzustände (b1,b0) = (0,1) oder (b1,b0) = (1,0) repräsentieren. Bei einigen Ausführungsformen ist jeder der Datenzustände (bl,b0) = (0,1) und (b1,b0) = (1,0) als asymmetrischer Datenzustand beschrieben, und somit sind die entsprechenden Konfigurationen des FeFET als entsprechende asymmetrische Polarisationszustände der ferroelektrischen Schicht aufweisender FeFET beschrieben.
  • 1A und 1B sind entsprechende Querschnitte eines ferroelektrischen 2-Bit-Feldeffekttransistors (FeFET) 100 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen umfasst der FeFET 100 ein Halbleitersubstrat 106 mit einem ersten Source-/Drain-Bereich (S/D-Bereich) 108 und einem zweiten S/D-Bereich 110. Über dem Halbleitersubstrat 106 ist ein Gate-Stapel 111 angeordnet, und der erste S/D-Bereich 108 und der zweite S/D-Bereich 110 erstrecken sich zu gegenüberliegenden Seiten des Gate-Stapels 111. Der Gate-Stapel 111 umfasst eine ferroelektrische Schicht 104 über dem Halbleitersubstrat 106 und einen Gate-Bereich 102 über der ferroelektrischen Schicht 104. Das erste und das zweite Ende der ferroelektrischen Schicht 104 befinden sich dementsprechend nahe dem ersten S/D-Bereichs 108 bzw. nahe dem zweiten S/D-Bereich 110.
  • Überall in der ferroelektrischen Schicht 104 sind Dipole verstreut. Insbesondere umfasst die ferroelektrische Schicht 104 einen ersten Satz Dipole 114A am zweiten Ende der ferroelektrischen Schicht 104 und einen zweiten Satz Dipole 114B am ersten Ende der ferroelektrischen Schicht 104. Der erste Satz Dipole 114A weist eine erste Polarisation auf. Der zweite Satz Dipole 114B weist eine zweite Polarisation auf, wobei die zweite Polarisation im Wesentlichen entgegengesetzt zu der ersten Polarisation ist. Die Dipole 114A und 114B sind in 1A bis 2B jeweils durch einen Pfeil dargestellt. Wie vorliegend verwendet, stellt die Pfeilspitze des Dipols ein positiv geladenes Ende des Dipols dar und das Pfeilende stellt ein negativ geladenes Ende des Dipols dar. Dementsprechend repräsentiert jeder Dipol 114A und jeder Dipol 114B eine Trennung von positiver Ladung und negativer Ladung bzw. umgekehrt innerhalb der ferroelektrischen Schicht 104. Der Einfachheit halber sind in 1A bis 1B (und in ähnlicher Weise in anderen vorliegend offenbarten Querschnittsansichten) zwei Dipole 114A und zwei Dipole 114B gezeigt; in der Praxis sind in der ferroelektrischen Schicht 104 sehr viele Dipole vorhanden, die entsprechend die Orientierungen des Dipols 114A oder 114B aufweisen.
  • In 1A wird bezüglich eines ersten Dipols, bei dem das positiv geladene Ende nach oben und das negativ geladene Ende nach unten zeigt, Folgendes angenommen: Der erste Dipol repräsentiert einen ersten Polarisationszustand; der erste Dipol, z. B. der Dipol 114A, ist als ein Pfeil dargestellt, dessen Spitze nach oben zeigt und dessen Ende nach unten zeigt; und der erste Dipol repräsentiert eine logische „0“. Außerdem wird in 1A bezüglich eines zweiten Dipols, bei dem das negativ geladene Ende nach oben und das positiv geladene Ende nach unten zeigt, Folgendes angenommen: Der zweite Dipol repräsentiert einen zweiten Polarisationszustand; der zweite Dipol, z. B. der Dipol 114B, ist als ein Pfeil dargestellt, dessen Ende nach oben zeigt und dessen Spitze nach unten zeigt; und der zweite Dipol repräsentiert eine logische „1“. Dementsprechend ist in 1A die Polarisation der ferroelektrischen Schicht 104 bezüglich der X-Achse asymmetrisch. Insbesondere ist die Polarisation der ferroelektrischen Schicht 104 asymmetrisch, weil das erste Ende der ferroelektrischen Schicht 104 (das dem ersten S/D-Bereich 108 nahe ist) die zweite Polarisation aufweist und das zweite Ende der ferroelektrischen Schicht 104 (das dem zweiten S/D-Bereich 110 nahe ist) die erste Polarisation aufweist.
  • Bei einer oder mehreren Ausführungsformen erstreckt sich zwischen dem ersten S/D-Bereich 108 und dem zweiten S/D-Bereich 110 ein inversionsfähiger Bereich 116 durch das Halbleitersubstrat 106 hindurch. Bei einigen Ausführungsformen weist das Halbleitersubstrat eine n-Dotierung auf, sodass die Ladungsträger Elektronen (-) sind und der FeFET 100 ein n-FeFET ist. Der n-FeFET 100 ist in einigen Ausführungsformen als n-leitender Metall-Oxid-Halbleiter-FET (MOSFET) beschrieben, der ferner eine ferroelektrische Schicht (z. B. die ferroelektrische Schicht 104) umfasst, die zwischen der Gate-Elektrode (z. B. dem Gate-Bereich 102) und dem inversionsfähigen Bereich (z. B. dem inversionsfähigen Bereich 116) angeordnet ist. Bei einigen Ausführungsformen weist das Halbleitersubstrat eine p-Dotierung auf, sodass die Ladungsträger Löcher (+) sind und der FeFET 100 ein p-FeFET ist. Bei einigen Ausführungsformen umfasst der FeFET 100 einen Metall-Ferroelektrikum-Isolator-Halbleiter (MFIS - metal ferroelectric insulator semiconductor), d. h. einen einzelnen Zelltransistor, der imstande ist, die Polarität des elektrischen Feldes beizubehalten, um einen oder mehrere stationäre Zustände ohne elektrische Vorspannung oder dergleichen aufrechtzuerhalten.
  • Wäre die ferroelektrische Schicht 104 nicht vorhanden und läge keine Spannung am Gate-Bereich 102 an, würde der inversionsfähige Bereich 116 einen Verarmungsbereich darstellen, der den Fluss von Ladungsträgern nicht unterstützt. Wäre die ferroelektrische Schicht 104 nicht vorhanden, würde bei Anliegen einer ausreichenden Spannung am Gate-Bereich 102, d. h. bei einer Spannung, die höher als die Schwellenspannung Vt ist, der inversionsfähige Bereich 116 eine Inversion erfahren und würde den Fluss von Ladungsträgern unterstützen und somit einen Kanal darstellen, der sich vom ersten S/D-Bereich 108 zum zweiten S/D-Bereich 110 erstreckt.
  • Wenn beide überlappenden Abschnitte der ferroelektrischen Schicht 104 den ersten Polarisationszustand (in 1A nicht dargestellt, siehe jedoch 3A bis 3B) aufweisen und am Gate-Bereich 102, am ersten S/D-Bereich 108 und am zweiten S/D-Bereich 110 keine Spannung anliegt, dann sind die entsprechenden Abschnitte des inversionsfähigen Bereichs 116 jeweils Verarmungsbereiche, die den Fluss von Ladungsträgern nicht unterstützen. Wenn jedoch beide überlappenden Abschnitte der ferroelektrischen Schicht 104 den zweiten Polarisationszustand (in 1A nicht dargestellt, siehe jedoch 4A bis 4B) aufweisen und am Gate-Bereich 102, am ersten S/D-Bereich 108 und am zweiten S/D-Bereich 110 keine Spannung anliegt, dann unterstützen die entsprechenden Abschnitte des inversionsfähigen Bereichs 116 den Fluss von Ladungsträgern.
  • In 1A ist ein erster Abschnitt des inversionsfähigen Bereichs 116 dem ersten Ende der ferroelektrischen Schicht 104 und dem ersten S/D-Bereich 108 nahe, und ein zweiter Abschnitt des inversionsfähigen Bereichs 116 ist dem zweiten Ende der ferroelektrischen Schicht 104 und dem zweiten S/D-Bereich 110 nahe. In 1A bis 1B unterscheidet sich ein Kanalbandsperrabschnitt (CBB-Abschnitt - channel band barrier portion) 117(1) von dem CBB-Abschnitt 117(2) für den zweiten Abschnitt des inversionsfähigen Bereichs 116. Bei einigen Ausführungsformen stellt der CBB-Abschnitt den unteren Rand des Verarmungsbereichs innerhalb des inversionsfähigen Bereichs 116 dar, wobei der untere Rand des Verarmungsbereichs fern von der ferroelektrischen Schicht 104 ist und der obere Rand des Verarmungsbereichs nahe bei der ferroelektrischen Schicht 104 ist.
  • In einer oder mehreren Ausführungsformen ist der FeFET 100 dafür eingerichtet, einen von vier möglichen 2-Bit-Datenzuständen, nämlich (0,1), (1,0), (1,1) oder (0,0), zu speichern. Bei einigen Ausführungsformen wird ein Bit, das durch die Polarisation des zweiten Endes der ferroelektrischen Schicht 104 nahe dem S/D-Bereich 110 dargestellt wird, als das erste Bit oder Bit null (b0) der 2-Bit-Speicherstruktur, die der FeFET 100 darstellt, bezeichnet, während ein Bit, das durch die Polarisation des ersten Endes der ferroelektrischen Schicht 104 nahe dem S/D-Bereich 108 dargestellt wird, als das zweite Bit oder Bit eins (bl) des 2-Bit-Speicherstruktur-FeFET 100 bezeichnet wird. Dementsprechend sind die zwei Bits als (bl,b0) darstellbar, wobei (b1,b0) (0,1) oder (1,0) oder (1,1) oder (0,0) ist.
  • Bei einigen Ausführungsformen ist die ferroelektrische Schicht 104 durch das dielektrische Material 112 vom Substrat 106 getrennt. Bei einigen Ausführungsformen ist das dielektrische Material 106 unter anderem ein Oxid, ein Nitrid, ein Carbid oder dergleichen. Bei einigen Ausführungsformen umfasst der Gate-Bereich 102 ein leitfähiges Material, wie Polysilizium, Aluminium, Kupfer oder dergleichen. Bei verschiedenen Ausführungsformen umfasst die ferroelektrische Schicht 104 mit Silizium dotiertes Hafniumoxid (Si-dotiertes HfO2), Bleititanat, Blei-Zirconat-Titanat (PZT), Blei-Lanthan-Zirconat-Titanat, Strontium-Wismut-Tantalat (SBT), Wismut-Lanthan-Titanat (BLT), Wismut-Neodym-Titanat (BNT) oder dergleichen.
  • In 1A bis 1B ist der Gate-Bereich 102 bezüglich der X-Achse zwischen dem ersten und zweiten S/D-Bereich 108, 110 gezeigt. Bei einigen Ausführungsformen (siehe 5A) überlappen der Gate-Bereich 102 und die ferroelektrische Schicht 104 teilweise den ersten S/D-Bereich 108 und/oder den zweiten S/D-Bereich 110. Bei einigen Ausführungsformen (siehe 5B) bedecken der Gate-Bereich 102 und die ferroelektrische Schicht 104 im Wesentlichen den gesamten ersten S/D-Bereich 108 und/oder den gesamten zweiten S/D-Bereich 110. Bei einigen Ausführungsformen umfassen der erste und der zweite S/D-Bereich 108, 110 ein leitfähiges Material wie dotiertes Polysilizium, ein Metall oder dergleichen. Bei einigen Ausführungsformen weisen der erste S/D-Bereich 108 und der zweite S/D-Bereich 110 einen ersten Dotierungstyp auf, der entgegengesetzt zu einem zweiten Dotierungstyp des Substrats 106 ist. Bei einigen Ausführungsformen weist der erste S/D-Bereich 108 eine andere Dotierungskonzentration und/oder eine andere Form als der zweite S/D-Bereich 110 auf. Zum Beispiel kann bei einigen Ausführungsformen der erste S/D-Bereich 108 eine niedrigere Dotierungskonzentration als der zweite S/D-Bereich 110 aufweisen. Bei einigen Ausführungsformen schwächen die niedrigeren Dotierungskonzentrationen des ersten und des zweiten S/D-Bereichs 108, 110 einen vom Gate induzierten Drain-Leckstrom (GIDL-Strom - gate-induced drain leakage current) in FeFETs ab. Bei einigen Ausführungsformen ist das Substrat 106 von einem zum Dotierungstyp des ersten und des zweiten S/D-Bereichs 108, 110 entgegengesetzten Dotierungstyp. Wenn beispielsweise der erste und der zweite S/D-Bereich 108, 110 n-leitend sind, dann ist das Substrat 106 p-leitend und umgekehrt.
  • Wird die ferroelektrische Schicht 104 einem elektrischen Feld ausreichender Stärke ausgesetzt, werden im Allgemeinen die Dipole in der ferroelektrischen Schicht 104, z. B. die Dipole 114A und 114B, in einem entsprechenden von zwei möglichen Polarisationszuständen (bistabilen Zuständen) orientiert. Nach dem Entfernen des Feldes bleibt der entsprechende feldinduzierte Polarisationszustand erhalten, d. h. jeder der bistabilen Polarisationszustände ist nichtflüchtig. Was den FeFET insgesamt angeht, so erscheinen die zwei möglichen Polarisationszustände der Schicht aus ferroelektrischem Material als zwei entsprechende mögliche Zustände des FeFET, nämlich als ein gelöschter Zustand und als ein programmierter Zustand.
  • In 1A ist das Bit b1 der vom FeFET 100 gespeicherten 2-Bit-Daten als logische „1“ dargestellt und wird somit durch das erste Ende der ferroelektrischen Schicht 104 repräsentiert (das wiederum dem S/D-Bereich 108 nahe ist), das die zweite Polarisation aufweist, wie durch die Dipole 114B dargestellt; und das Bit b0 der vom FeFET 100 gespeicherten 2-Bit-Daten ist als logische „0“ dargestellt und wird somit durch das zweite Ende der ferroelektrischen Schicht 104 repräsentiert (das wiederum dem S/D-Bereich 110 nahe ist), das die zweite Polarisation aufweist, wie durch die Dipole 114A dargestellt.
  • Bei einigen Ausführungsformen erfolgt das Setzen eines Bits auf einen logischen Wert 1 („1“), d. h. das Programmieren des Bits, in dem FeFET 100 dadurch, dass ein geeigneter Wert einer Gate-Spannung (Vg) angelegt wird und ein entsprechender geeigneter Wert der Source/Drain-Spannung (Vs/d) an den ausgewählten S/D-Bereich 108 bzw. 110 angelegt wird, der auf einen Wert von 1 gesetzt werden soll. Beispielsweise wird Vs/d an den ersten S/D-Bereich 108 und/oder den zweiten S/D-Bereich 110 angelegt, je nachdem, welcher der vier 2-Bit-Datenzustände im FeFET 100 gespeichert werden soll, wobei die 2 Bits (b 1,b0) den Zustand (0,1), (1,0), (1,1) oder (0,0) aufweisen. Bei einigen Ausführungsformen werden in dem FeFET 100 beide Bits, b1 und b0, auf „1“ gesetzt, d. h. programmiert, und zwar unter Verwendung von Vg = 3 V und unter Verwendung von Vs/d = 0 V für jeden von dem ersten S/D-Bereich 108 und dem zweiten S/D-Bereich 110. Bei einigen Ausführungsformen wird zum Programmieren eines der Bits b1 und b0, z. B. des Bits b0, Vg auf =3 V gesetzt und in dem zweiten S/D-Bereich 110 ist Vs/d = 0 V, während der erste S/D-Bereich 108 schwebend gelassen wird oder 1 V erhält.
  • Bei einigen Ausführungsformen werden in dem FeFET 100 beide Bits, b1 und b0, auf „0“ gesetzt, d. h. gelöscht bzw. rückgesetzt, und zwar unter Verwendung von Vg = -2 V und unter Verwendung von Vs/d = 1 V für jeden von dem ersten S/D-Bereich 108 und dem zweiten S/D-Bereich 110. Bei einigen Ausführungsformen wird zum Löschen eines der Bits b1 und b0, z. B. des Bits b0, Vg auf = -2 V gesetzt, in dem zweiten S/D-Bereich 110 ist Vs/d = 1 V, während der erste S/D-Bereich 108 schwebend gelassen wird oder 0 V erhält.
  • Um den Polarisationszustand eines Abschnitts einer ferroelektrischen Schicht zu ändern, wird im Allgemeinen dieser Abschnitt der ferroelektrischen Schicht einem elektrischen Feld ausreichender Stärke ausgesetzt, um die Dipole des Abschnitts der ferroelektrischen Schicht, die im Wirkungsbereich des elektrischen Feldes liegen, entsprechend der Richtung des elektrischen Feldes zu orientieren. Bei einigen Ausführungsformen wird das elektrische Feld, dessen Stärke ausreicht, um die Dipole der ferroelektrischen Schicht zu orientieren, als elektrisches Koerzitivfeld (Ec) bezeichnet. Bei einigen Ausführungsformen wird im Zusammenhang mit dem FeFET 100 eine Spannungsdifferenz zwischen Vg und Vs/d, die groß genug ist, um Ec zu induzieren, als Koerzitivspannung (Vc) bezeichnet. Bei einigen Ausführungsformen beträgt Vc mindestens ungefähr 3 V.
  • Um die Polarisation der Dipole 114A so zu steuern, dass das Bit b0 eine logische „1“ darstellt, wird insbesondere eine Kombination von Spannungswerten für Vg und Vs/d (an den zweiten S/D-Bereich 110 angelegt) (Vsd 110) angelegt, wobei der resultierende Unterschied gleich oder größer als Vc ist. Um die Polarisation der Dipole 114A so zu ändern, dass sie eine logische „0“ darstellt, wird bei einigen Ausführungsformen eine Kombination aus Vg = -2 V und Vsd_1 10 = 1 V verwendet. In einer Situation, in welcher der zweite S/D-Bereich 110 ein höheres positives Potential als der Gate-Bereich 102 aufweist (z. B. Vg = -2 V und Vsd_110 = 1 V), werden die Dipole 114A mit ihren negativen Enden zum zweiten S/D-Bereich 110 hin und mit ihren positiven Enden zum Gate-Bereich 102 hin orientiert, wodurch bewirkt wird, dass die negativen Enden dem inversionsfähigen Bereich 116 nahe sind. Um ein Ändern des Zustands des Bits b1 zu vermeiden, der durch die Polarisation der Dipole 114B dargestellt ist, wird, z.B. während die Polarisation der Dipole 114A beeinflusst wird, ein Spannungswert für Vs/d, der an den ersten S/D-Bereich 108 angelegt wird, (Vsd_108) derart ausgewählt, dass die Kombination der Spannungswerte für Vg und Vsd_108 eine Spannungsdifferenz ergibt, die kleiner als Vc ist, sodass die Dipole 114B im ersten S/D-Bereich 108 ihren bisherigen Zustand nicht ändern. Bei einigen Ausführungsformen wird der erste S/D-Bereich 108 schwebend gehalten, um ein Ändern des Zustands des Bits b1 zu vermeiden, während die Polarisation der Dipole 114A beeinflusst wird (teilweise durch Einstellen von Vg = -2 V). Bei einigen Ausführungsformen ist Vsd_108 = 0 V, um zu vermeiden, dass sich der Zustand des Bits b1 ändert, während die Polarisation der Dipole 114A beeinflusst wird (teilweise durch Einstellen von Vg = -2 V). Bei einigen Ausführungsformen ist Vsd_108 = VSS, um zu vermeiden, dass sich der Zustand des Bit b1 ändert, während die Polarisation der Dipole 114A beeinflusst wird (teilweise durch Einstellen von Vg = -2 V).
  • In 1A wird durch die Polarisation des zweiten Endes der ferroelektrischen Schicht 104, das dem zweiten S/D-Bereich 110 nahe ist, der Verarmungsbereich nahe dem zweiten S/D-Bereich 110 bezüglich der Y-Achse dicker, und dementsprechend wird der CBB-Abschnitt 117(2) CBB nahe dem zweiten S/D-Bereich 110 höher. Dieses Erhöhen/Höherwerden des CBB-Abschnitts 117(2) wird nachstehend ausführlicher erörtert.
  • 1B ist eine Version von 1A, die Spannungen zeigt, die während einer Phase 1 eines zweiphasigen Prozesses angelegt werden, wodurch das Bit b1 der von dem FeFET 100 gespeicherten 2-Bit-Daten gelesen wird. Der zweiphasige Leseprozess zum Lesen des im FeFET 100 gespeicherten 2-Bit-Zustands wird im Zusammenhang mit 1C bis 1E ausführlicher erörtert.
  • In 1B sind die Spannungen für die Phase 1 des zweiphasigen Lesevorgangs gezeigt. Während der Phase 1 (siehe auch 1D) sind die Spannungen so eingerichtet, dass das Bit b1 der von dem FeFET 100 gespeicherten 2-Bit-Daten gelesen wird, wobei das Bit b1 am ersten Ende der ferroelektrischen Schicht 104, das dem ersten S/D-Bereich 108 nahe ist, gespeichert ist. Insbesondere wird eine Vorspannung (Vbias) an den Gate-Bereich 102, eine Lesespannung (Vread) an den zweiten S/D-Bereich 110 und eine Störschutzspannung (Vdnd) an den ersten S/D-Bereich 108 angelegt.
  • 1C bis 1E sind entsprechende Signalformen 119, 120 und 128, die Kanalbandsperrabschnitte 117(1) und 117(2) unter jeweils unterschiedlichen Bedingungen repräsentieren, gemäß einigen Ausführungsformen.
  • In 1C repräsentiert die Signalform 119 die Kanalbandsperrabschnitte (CBB-Abschnitte) 117(1) und 117(2) für den FeFET 100 im Ruhezustand. Bei einigen Ausführungsformen bleiben im Ruhezustand für den FeFET 100 der Gate-Bereich 102, der erste S/D-Bereich 108 und der zweite S/D-Bereich 110 jeweils schwebend.
  • Bei der Signalform 119 weist der CBB-Abschnitt 117(2) einen ersten Ruhe-CBB-Wert auf, der dem ersten Polarisationszustand und damit einer logischen Null entspricht. Nachfolgend wird der erste Ruhe-CBB-Wert als QCBB0 bezeichnet. Bei der Signalform 119 weist der CBB-Abschnitt 117(1) einen zweiten Ruhe-CBB-Wert auf, der dem zweiten Polarisationszustand und damit einer logischen Eins entspricht. Nachfolgend wird der zweite Ruhe-CBB-Wert als QCBB1 bezeichnet.
  • In 1D repräsentiert die Signalform 120 die CBB-Abschnitte 117(1) und 117(2) während der Phase 1 des zweiphasigen Lesevorgangs (siehe 1B). Während der Phase 1 wird das Bit b1 gelesen, wobei das Bit b1 an dem ersten Ende der ferroelektrischen Schicht 104 gespeichert ist, das dem ersten S/D-Bereich 108 nahe ist. Während der Phase 1 wird Vg = Vbias an den Gate-Bereich 102, Vdnd an den ersten S/D-Bereich 108 und Vread an den zweiten S/D-Bereich 110 angelegt.
  • In 1E repräsentiert die Signalform 128 die CBB-Abschnitte 117(1) und 117(2) während der Phase 2 des zweiphasigen Lesevorgangs. Während der Phase 2 wird das Bit b0 gelesen, wobei das Bit b0 am zweiten Ende der ferroelektrischen Schicht 104 gespeichert ist, das dem zweiten S/D-Bereich 110 nahe ist. Während der Phase 2 wird Vg = Vbias an den Gate-Bereich 102, Vdnd an den zweiten S/D-Bereich 110 und Vread an den ersten S/D-Bereich 108 angelegt.
  • Bezugnehmend auf 1D bis 1E: In der Praxis wird Vread auf der Seite des FeFET 100 angelegt, die der Seite des FeFET 100, von welcher der gespeicherte Bitwert gelesen werden soll (Leseseite), gegenüberliegt (Nicht-Leseseite), was zunächst widersinnig erscheinen könnte. Die Werte für Vread und Vg = Vbias sind jedoch so eingerichtet, dass sichergestellt ist, dass der Abschnitt des inversionsfähigen Bereichs 116 auf der Nicht-Leseseite des FeFET 100 so beeinflusst wird, dass er vorübergehend einen Fluss von Ladungsträgern unterstützt. Bei einigen Ausführungsformen entspricht die vorübergehende Dauer der Unterstützung dem Zeitraum, in dem für Vread und Vg = Vbias die Werte anliegen, die sicherstellen, dass der Abschnitt des inversionsfähigen Bereichs 116 auf der Nicht-Leseseite des FeFET 100 einen Fluss von Ladungsträgern unterstützt. Durch Beeinflussen der Nicht-Leseseite des FeFET 100, um vorübergehend einen Fluss von Ladungsträgern zu unterstützen, wird dann gesteuert, ob ein Strom zwischen den S/D-Bereichen 108 und 110 fließt, je nachdem, ob der Abschnitt des inversionsfähigen Bereichs 116 auf der Leseseite des FeFET 100 den Fluss von Ladungsträgern unterstützt oder nicht.
  • Es sei daran erinnert, dass unter den besonderen Gegebenheiten, unter denen das zweite Ende der ferroelektrischen Schicht 104 die erste Polarisation aufweist, die einen logischen Wert 0 repräsentiert, der Abschnitt des inversionsfähigen Bereichs 116 unter dem zweiten Ende der ferroelektrischen Schicht 104 den CBB-Abschnitt 117(2) aufweist und dieser CBB-Abschnitt 117(2) dementsprechend QCBB0 aufweist, der Wert für Vg = Vbias so gewählt ist, dass er unter diesen besonderen Gegebenheiten kleiner als Vt ist. Unter diesen besonderen Gegebenheiten ist jedoch die Kombination aus Vg = Vbias und Vread größer als Vt. Da bei den besonderen Gegebenheiten Vg = Vbias kleiner als Vt ist, wird bei einigen Ausführungsformen Vg = Vbias dementsprechend als Subschwellenspannung beschrieben.
  • Angenommen, die Nicht-Leseseite wird gerade beeinflusst, um vorübergehend einen Fluss von Ladungsträgern zu unterstützen, dann unterstützt im Allgemeinen, wenn die Leseseite des FeFET 100 eine logische Null speichert, weil die Leseseite der ferroelektrischen Schicht 104 im ersten Polarisationszustand ist, der Abschnitt des inversionsfähigen Bereichs 116 auf der Leseseite des FeFET 100 nicht den Fluss von Ladungsträgern, mit dem Ergebnis, dass zwischen den S/D-Bereichen 108 und 110 im Wesentlichen kein Strom fließt, was als Speicherung einer logischen Null durch das leseseitige Bit des FeFET 100 interpretiert wird.
  • Außerdem sei angenommen, die Nicht-Leseseite wird gerade beeinflusst, um vorübergehend einen Fluss von Ladungsträgern zu unterstützen, dann unterstützt im Allgemeinen, wenn die Leseseite des FeFET 100 eine logische Eins speichert, weil die Leseseite der ferroelektrischen Schicht 104 im zweiten Polarisationszustand ist (wie in 1B gezeigt), der Abschnitt des inversionsfähigen Bereichs 116 auf der Leseseite des FeFET 100 den Fluss von Ladungsträgern, mit dem Ergebnis eines signifikanten Stromflusses zwischen den S/D-Bereichen 108 und 110, was als Speicherung einer logischen Eins durch die Leseseite des FeFET 100 interpretiert wird. Bei einigen Ausführungsformen ist ein signifikanter Stromfluss ein Stromfluss, der nicht als nur ein Leckstrom angesehen werden würde.
  • Mit Bezug auf 1D: Es ist (wiederum) die Phase 1 gezeigt, durch die das Bit b1 gelesen wird. Es sei daran erinnert, dass das Bit b1 = 1 ist (siehe 1A), da das erste Ende der ferroelektrischen Schicht 104 die zweite Polarisation aufweist, und dass das Bit b0 = 0 ist (siehe 1A), da das zweite Ende der ferroelektrischen Schicht 104 die erste Polarisation aufweist, wobei in 1D davon ausgegangen wird, dass am Gate-Bereich 102 Vg = Vbias, am ersten S/D-Bereich 108 Vdnd = 0 V und am zweiten S/D-Bereich 110 Vread = -1 V anliegt.
  • Im Fall von 1D reicht die Spannungsdifferenz zwischen Vg = Vbias und Vread (wobei letztere Spannung am zweiten S/D-Bereich 110 anliegt) in Kombination mit dem ersten Polarisationszustand des zweiten Endes der ferroelektrischen Schicht 104 aus, um die erste Polarisation am zweiten Ende der ferroelektrischen Schicht 104 zu überwinden, und reicht demzufolge aus, um Ladungsträger in den Abschnitt des inversionsfähigen Bereichs 116 zu ziehen, der dem zweiten S/D-Bereich 110 nahe ist, mit dem Ergebnis, dass der Abschnitt des inversionsfähigen Bereichs 116, der dem ersten S/D-Bereich 108 nahe ist, vorübergehend einen Fluss von Ladungsträgern unterstützt. Aufgrund der zweiten Polarisation am ersten Ende der ferroelektrischen Schicht 104 unterstützt der Abschnitt des inversionsfähigen Bereichs 116, der dem ersten S/D-Bereich 108 nahe ist, den Fluss von Ladungsträgern unter Ruhebedingungen. Dementsprechend unterstützt auch der Abschnitt des inversionsfähigen Bereichs 116, der dem ersten S/D-Bereich 108 nahe ist, den Fluss von Ladungsträgern, wenn am Gate-Bereich 102 Vg = Vbias und am ersten S/D-Bereich 108 Vdnd = 0 V anliegt. Als vorübergehendes Ergebnis unterstützen sowohl der Abschnitt des inversionsfähigen Bereichs 116 nahe dem ersten S/D-Bereich 108 als auch der Abschnitt des inversionsfähigen Bereichs 116 nahe dem zweiten S/D-Bereich 110 den Fluss von Ladungsträgern, und demzufolge fließt Strom vom ersten S/D-Bereich 108 zum zweiten S/D-Bereich 110, wie durch das Bezugszeichen 130 in 1D angegeben, was als Speicherung einer logischen Eins durch das Bit b1 des FeFET 100 interpretiert wird.
  • Mit Bezug auf 1E: Es ist (wiederum) die Phase 2 gezeigt, durch die das Bit b0 des FeFET 100 gelesen wird. Es sei daran erinnert, dass das Bit b1 = 1 ist (siehe 1A), da das erste Ende der ferroelektrischen Schicht 104 die zweite Polarisation aufweist, und dass das Bit b0 = 0 ist (siehe 1A), da das zweite Ende der ferroelektrischen Schicht 104 die erste Polarisation aufweist, wobei in 1E davon ausgegangen wird, dass am Gate-Bereich 102 Vg = Vbias, am ersten S/D-Bereich 108 Vread = -1 V und am zweiten S/D-Bereich 110 Vdnd = 0 V anliegt.
  • Im Fall von 1E unterstützt aufgrund der zweiten Polarisation am ersten Ende der ferroelektrischen Schicht 104 der Abschnitt des inversionsfähigen Bereichs 116, der dem S/D-Bereich 108 nahe ist, den Fluss von Ladungsträgern unter Ruhebedingungen. Dementsprechend unterstützt auch der Abschnitt des inversionsfähigen Bereichs 116, der dem S/D-Bereich 108 nahe ist, den Fluss von Ladungsträgern, wenn am Gate-Bereich 102 Vg = Vbias und am ersten S/D-Bereich 108 Vread = -1 V anliegt. Die Spannungsdifferenz zwischen Vg und Vdnd (wobei letztere Spannung am zweiten S/D-Bereich 110 anliegt) in Kombination mit dem zweiten Polarisationszustand des ersten Endes der ferroelektrischen Schicht 104 reicht nicht aus, um die erste Polarisation am zweiten Ende der ferroelektrischen Schicht 104 zu überwinden, und reicht demzufolge NICHT aus, um Ladungsträger in den Abschnitt des inversionsfähigen Bereichs 116 zu ziehen, der dem zweiten S/D-Bereich 110 nahe ist, mit dem Ergebnis, dass der Abschnitt des inversionsfähigen Bereichs 116, der dem ersten S/D-Bereich 108 nahe ist, KEINEN Fluss von Ladungsträgern unterstützt. Als weiteres Ergebnis unterstützt nur der Abschnitt des inversionsfähigen Bereichs 116 nahe dem ersten S/D-Bereich 108 den Fluss von Ladungsträgern, und demzufolge fließt kein Strom vom ersten S/D-Bereich 108 zum zweiten S/D-Bereich 110, wie durch das Bezugszeichen 129 in 1E angegeben, was als Speicherung einer logischen Null durch das Bit b0 des FeFET 100 interpretiert wird.
  • 2A und 2B sind entsprechende Querschnitte eines 2-Bit-FeFET 200 gemäß einigen Ausführungsformen. 2C bis 2E sind entsprechende Signalformen 219, 220 und 228, die Kanalbandsperrabschnitte unter jeweils unterschiedlichen Bedingungen repräsentieren, gemäß einigen Ausführungsformen.
  • 2A bis 2E folgen einem ähnlichen Nummerierungsschema wie 1A bis 1E. Zwar stimmen einige Aspekte überein, dennoch gibt es einige Aspekte, die sich unterscheiden. Um die Identifizierung übereinstimmender Aspekte zu erleichtern, werden bei den Bezugszeichen 2er-Nummem für 2A bis 2E verwendet, während bei 1A bis 1G 1er-Nummern verwendet werden. Zum Beispiel ist das Element 219 in 2C eine Signalform unter Ruhebedingungen und das entsprechende Element 119 in 1C ist eine Signalform unter Ruhebedingungen, wobei Ähnlichkeiten durch die gemeinsame Stammzahl _19 widergespiegelt werden und Unterschiede durch die entsprechenden führenden Ziffern, nämlich 2 in 2C und 1 in 1C, widergespiegelt werden. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 2A bis 2E und 1A bis 1E als auf Gemeinsamkeiten konzentrieren.
  • Bei einigen Ausführungsformen umfasst der FeFET 200 ein Halbleitersubstrat 206 mit einem Source-Bereich 208 und einem Drain-Bereich 210. Über dem Halbleitersubstrat 206 ist ein Gate-Stapel 211 angeordnet, und der Source-Bereich 208 und der Drain-Bereich 210 erstrecken sich zu gegenüberliegenden Seiten des Gate-Stapels 211. Der Gate-Stapel 211 umfasst eine ferroelektrische Schicht 204 über dem Halbleitersubstrat 206 und einen Gate-Bereich 202 über der ferroelektrischen Schicht 204. Das erste und das zweite Ende der ferroelektrischen Schicht 204 befinden sich dementsprechend nahe dem ersten S/D-Bereichs 208 bzw. nahe dem zweiten S/D-Bereich 210. Überall in der ferroelektrischen Schicht 204 sind Dipole verstreut. Insbesondere umfasst die ferroelektrische Schicht 204 einen ersten Satz Dipole 214A am zweiten Ende der ferroelektrischen Schicht 204 und einen zweiten Satz Dipole 214B am ersten Ende der ferroelektrischen Schicht 204. Bei einer oder mehreren Ausführungsformen erstreckt sich ein inversionsfähiger Bereich 216 zwischen dem ersten S/D-Bereich 208 und dem zweiten S/D-Bereich 210 durch das Halbleitersubstrat 206 hindurch.
  • In 2A bis 2B ist das Bit b1 der vom FeFET 200 gespeicherten 2-Bit-Daten als logische „0“ dargestellt und wird somit durch das erste Ende der ferroelektrischen Schicht 204 repräsentiert (das wiederum dem ersten S/D-Bereich 208 nahe ist), das die erste Polarisation aufweist; und das Bit b0 der vom FeFET 200 gespeicherten 2-Bit-Daten ist als logische „1“ dargestellt und wird somit durch das zweite Ende der ferroelektrischen Schicht 204 repräsentiert (das wiederum dem zweiten S/D-Bereich 210 nahe ist), das die zweite Polarisation aufweist. Dementsprechend ist in 2A bis 2B die Polarisation der ferroelektrischen Schicht 204 bezüglich der X-Achse asymmetrisch. Insbesondere ist die Polarisation der ferroelektrischen Schicht 204 asymmetrisch, weil das erste Ende der ferroelektrischen Schicht 204 (das dem ersten S/D-Bereich 208 nahe ist) die erste Polarisation aufweist und das zweite Ende der ferroelektrischen Schicht 104 (das dem zweiten S/D-Bereich 210 nahe ist) die zweite Polarisation aufweist.
  • In 2A bis 2B wird durch die Polarisation des ersten Endes der ferroelektrischen Schicht 204, das dem ersten S/D-Bereich 208 nahe ist, der Verarmungsbereich nahe dem ersten S/D-Bereich 208 bezüglich der Y-Achse dicker, und dementsprechend wird der CPP-Abschnitt 217(1) nahe dem ersten S/D-Bereich 208 höher (siehe 2C). Dieses Erhöhen/Höherwerden des CBB-Abschnitts 217(1) wird nachstehend ausführlicher erörtert.
  • 2A zeigt die Spannungen, die während der Phase 2 des zweiphasigen Prozesses angelegt werden, wodurch das Bit b0 der von dem FeFET 200 gespeicherten 2-Bit-Daten gelesen wird. 2B ist eine Version von 2A, die Spannungen zeigt, die während der Phase 1 des zweiphasigen Prozesses angelegt werden, wodurch das Bit b1 der von dem FeFET 200 gespeicherten 2-Bit-Daten gelesen wird. Der zweiphasige Leseprozess zum Lesen des im FeFET 200 gespeicherten 2-Bit-Zustands wird im Zusammenhang mit 2D bis 2E ausführlicher erörtert.
  • In 2B sind die Spannungen für die Phase 1 des zweiphasigen Lesevorgangs gezeigt. Insbesondere ist während der Phase 1 (siehe auch 2D) das Bit b 1 der vom FeFET 200 gespeicherten 2-Bit-Daten so eingerichtet, dass es durch Anlegen von Vg = Vbias an den Gate-Bereich 202, von Vread an den zweiten S/D-Bereich 210 und von Vdnd an den ersten S/D-Bereich 208 gelesen wird.
  • In 2C repräsentiert die Signalform 219 die CBB-Abschnitte 217(1) und 217(2) für den FeFET 200 im Ruhezustand. Bei der Signalform 219 weist der CBB-Abschnitt 217(1) den ersten Ruhe-CBB-Wert, nämlich QCBB0, auf und der CBB-Abschnitt 217(2) weist den zweiten Ruhe-CBB-Wert, nämlich QCBB1, auf.
  • In 2D repräsentiert die Signalform 220 die CBB-Abschnitte 217(1) und 217(2) während der Phase 1 des zweiphasigen Lesevorgangs Lesen (siehe 2B). Während der Phase 1 wird das Bit b1 gelesen, wobei das Bit b1 an dem ersten Ende der ferroelektrischen Schicht 204 gespeichert ist, das dem ersten S/D-Bereich 208 nahe ist. Während der Phase 1 wird Vg = Vbias an den Gate-Bereich 202, Vdnd an den ersten S/D-Bereich 208 und Vread an den zweiten S/D-Bereich 210 angelegt.
  • In 2E repräsentiert die Signalform 228 die CBB-Abschnitte 217(1) und 217(2) während der Phase 2 des zweiphasigen Lesevorgangs. Während der Phase 2 wird das Bit b0 gelesen, wobei das Bit b0 am zweiten Ende der ferroelektrischen Schicht 204 gespeichert ist, das dem zweiten S/D-Bereich 210 nahe ist. Während der Phase 2 wird Vg = Vbias an den Gate-Bereich 202, Vdnd an den zweiten S/D-Bereich 210 und Vread an den ersten S/D-Bereich 208 angelegt.
  • Mit Bezug auf 2D: Es ist (wiederum) die Phase 1 gezeigt, durch die das Bit b1 gelesen wird. Es sei daran erinnert, dass das Bit b1 = 0 ist (siehe 2B), da das erste Ende der ferroelektrischen Schicht 204 die erste Polarisation aufweist, und dass das Bit b0 = 1 ist (siehe 2A), da das zweite Ende der ferroelektrischen Schicht 204 die zweite Polarisation aufweist, wobei in 2D davon ausgegangen wird, dass am Gate-Bereich 202 Vg = Vbias, am ersten S/D-Bereich 208 Vdnd = 0 V und am zweiten S/D-Bereich 210 Vread = -1 V anliegt.
  • Im Fall von 2D unterstützt aufgrund der zweiten Polarisation am zweiten Ende der ferroelektrischen Schicht 204 der Abschnitt des inversionsfähigen Bereichs 216, der dem zweiten S/D-Bereich 210 nahe ist, den Fluss von Ladungsträgern unter Ruhebedingungen. Dementsprechend unterstützt auch der Abschnitt des inversionsfähigen Bereichs 216, der dem S/D-Bereich 210 nahe ist, den Fluss von Ladungsträgern, wenn am Gate-Bereich 202 Vg = Vbias und am zweiten S/D-Bereich 210 Vread = -1 V anliegt. Die Spannungsdifferenz zwischen Vg und Vdnd (wobei letztere Spannung am ersten S/D-Bereich 108 anliegt) in Kombination mit dem ersten Polarisationszustand des ersten Endes der ferroelektrischen Schicht 204 reicht NICHT aus, um die erste Polarisation am ersten Ende der ferroelektrischen Schicht 204 zu überwinden, und reicht demzufolge NICHT aus, um Ladungsträger in den Abschnitt des inversionsfähigen Bereichs 216 zu ziehen, der dem ersten S/D-Bereich 208 nahe ist, mit dem Ergebnis, dass der Abschnitt des inversionsfähigen Bereichs 216, der dem ersten S/D-Bereich 208 nahe ist, KEINEN Fluss von Ladungsträgern unterstützt. Als weiteres Ergebnis unterstützt nur der Abschnitt des inversionsfähigen Bereichs 216 nahe dem zweiten S/D-Bereich 210 den Fluss von Ladungsträgern, und demzufolge fließt kein Strom vom zweiten S/D-Bereich 210 zum ersten S/D-Bereich 208, wie durch das Bezugszeichen 229 in 2D angegeben, was als Speicherung einer logischen Null durch das Bit b1 des FeFET 200 interpretiert wird.
  • Mit Bezug auf 2E: Es ist (wiederum) die Phase 2 gezeigt, durch die das Bit b0 des FeFET 200 gelesen wird. Es sei daran erinnert, dass das Bit b1 = 0 ist (siehe 2A), da das erste Ende der ferroelektrischen Schicht 204 die erste Polarisation aufweist, und dass das Bit b0 = 1 ist (siehe 2A), da das zweite Ende der ferroelektrischen Schicht 204 die zweite Polarisation aufweist, wobei in 2E davon ausgegangen wird, dass am Gate-Bereich 202 Vg = Vbias, am ersten S/D-Bereich 208 Vread = -1 V und am zweiten S/D-Bereich 210 Vdnd = 0 V anliegt.
  • Im Fall von 2E reicht die Spannungsdifferenz zwischen Vg und Vread (wobei letztere Spannung am ersten S/D-Bereich 208 anliegt) in Kombination mit dem ersten Polarisationszustand des ersten Endes der ferroelektrischen Schicht 204 aus, um die erste Polarisation am ersten Ende der ferroelektrischen Schicht 204 zu überwinden, und reicht demzufolge aus, um Ladungsträger in den Abschnitt des inversionsfähigen Bereichs 216 zu ziehen, der dem ersten S/D-Bereich 208 nahe ist, mit dem Ergebnis, dass der Abschnitt des inversionsfähigen Bereichs 216, der dem ersten S/D-Bereich 208 nahe ist, vorübergehend einen Fluss von Ladungsträgern unterstützt. Aufgrund der zweiten Polarisation am zweiten Ende der ferroelektrischen Schicht 204 unterstützt der Abschnitt des inversionsfähigen Bereichs 216, der dem S/D-Bereich 210 nahe ist, den Fluss von Ladungsträgern unter Ruhebedingungen. Dementsprechend unterstützt auch der Abschnitt des inversionsfähigen Bereichs 216, der dem S/D-Bereich 208 nahe ist, den Fluss von Ladungsträgern, wenn am Gate-Bereich 202 Vg = Vbias und am zweiten S/D-Bereich 210 Vdnd = 0 V anliegt. Als vorübergehendes Ergebnis unterstützen sowohl der Abschnitt des inversionsfähigen Bereichs 216, der dem zweiten S/D-Bereich 210 nahe ist, als auch der Abschnitt des inversionsfähigen Bereichs 216, der dem ersten S/D-Bereich 208 nahe ist, den Fluss von Ladungsträgern, und demzufolge fließt Strom vom zweiten S/D-Bereich 110 zum ersten S/D-Bereich 108, wie durch das Bezugszeichen 230 in 2E angegeben, was als Speicherung einer logischen Eins durch das Bit b0 des FeFET 200 interpretiert wird.
  • 3A und 3B sind entsprechende Querschnitte eines 2-Bit-FeFET gemäß einigen Ausführungsformen. 3C bis 3E sind entsprechende Signalformen 319, 320 und 328, die Kanalbandsperrabschnitte unter jeweils unterschiedlichen Bedingungen repräsentieren, gemäß einigen Ausführungsformen.
  • 3A bis 3E folgen einem ähnlichen Nummerierungsschema wie 1A bis 1E. Zwar stimmen einige Aspekte überein, dennoch gibt es einige Aspekte, die sich unterscheiden. Um die Identifizierung übereinstimmender Aspekte zu erleichtern, werden bei den Bezugszeichen 3er-Nummem für 3A bis 3E verwendet, während bei 1A bis 1G 1er-Nummern verwendet werden. Zum Beispiel ist das Element 319 in 3C eine Signalform unter Ruhebedingungen und das entsprechende Element 119 in 1C ist eine Signalform unter Ruhebedingungen, wobei Ähnlichkeiten durch die gemeinsame Stammzahl _19 widergespiegelt werden und Unterschiede durch die entsprechenden führenden Ziffern, nämlich 3 in 3C und 1 in 1C, widergespiegelt werden. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 3A bis 3E und 1A bis 1E als auf Gemeinsamkeiten konzentrieren.
  • Bei einigen Ausführungsformen umfasst der FeFET 300 ein Halbleitersubstrat 306 mit einem Source-Bereich 308 und einem Drain-Bereich 310. Über dem Halbleitersubstrat 306 ist ein Gate-Stapel 311 angeordnet, und der Source-Bereich 308 und der Drain-Bereich 310 erstrecken sich zu gegenüberliegenden Seiten des Gate-Stapels 311. Der Gate-Stapel 311 umfasst eine ferroelektrische Schicht 304 über dem Halbleitersubstrat 306 und einen Gate-Bereich 302 über der ferroelektrischen Schicht 304. Das erste und das zweite Ende der ferroelektrischen Schicht 304 befinden sich dementsprechend nahe dem ersten S/D-Bereichs 308 bzw. nahe dem zweiten S/D-Bereich 310. Überall in der ferroelektrischen Schicht 304 sind Dipole verstreut. Insbesondere umfasst die ferroelektrische Schicht 304 einen ersten Satz Dipole 314A am zweiten Ende der ferroelektrischen Schicht 304 und einen zweiten Satz Dipole 314B am ersten Ende der ferroelektrischen Schicht 304. Der inversionsfähige Bereich 316 erstreckt sich zwischen dem Source-Bereich 308 und dem Drain-Bereich 310 (nachfolgend als erster S/D-Bereich 308 und zweiter S/D-Bereich 310 bezeichnet) durch das Halbleitersubstrat 306.
  • In 3A bis 3B ist das Bit b1 der vom FeFET 300 gespeicherten 2-Bit-Daten als logische „0“ dargestellt und wird somit durch das erste Ende der ferroelektrischen Schicht 304 repräsentiert (das wiederum dem ersten S/D-Bereich 308 nahe ist), das die erste Polarisation aufweist; und das Bit b0 der vom FeFET 300 gespeicherten 2-Bit-Daten ist als logische „0“ dargestellt und wird somit durch das zweite Ende der ferroelektrischen Schicht 304 repräsentiert (das wiederum dem zweiten S/D-Bereich 310 nahe ist), das die erste Polarisation aufweist. Dementsprechend ist in 3A bis 3B die Polarisation der ferroelektrischen Schicht 304 bezüglich der X-Achse symmetrisch. Insbesondere ist die Polarisation der ferroelektrischen Schicht 304 symmetrisch, weil das erste Ende der ferroelektrischen Schicht 304 (das dem ersten S/D-Bereich 308 nahe ist) die erste Polarisation aufweist und das zweite Ende der ferroelektrischen Schicht 304 (das dem zweiten S/D-Bereich 310 nahe ist) die erste Polarisation aufweist.
  • In 3A und 3B werden durch die Polarisation des ersten und des zweiten Endes der ferroelektrischen Schicht 304, die dem ersten S/D-Bereich 308 bzw. dem zweiten S/D-Bereich 310 nahe sind, die Verarmungsbereiche nahe dem ersten S/D-Bereich 308 und dem zweiten S/D-Bereich 310 bezüglich der Y-Achse dicker, und dementsprechend werden die CBB-Abschnitte 317(1) und 317(2) nahe dem ersten S/D-Bereich 308 bzw. dem zweiten S/D-Bereich 310 höher. Dieses Erhöhen/Höherwerden der CBB-Abschnitte 317(1) und 317(2) wird nachstehend ausführlicher erörtert.
  • 3A zeigt die Spannungen, die während der Phase 2 des zweiphasigen Prozesses angelegt werden, wodurch das Bit b0 der von dem FeFET 300 gespeicherten 2-Bit-Daten gelesen wird. 3B ist eine Version von 3A, die Spannungen zeigt, die während der Phase 1 des zweiphasigen Prozesses angelegt werden, wodurch das Bit b1 der von dem FeFET 300 gespeicherten 2-Bit-Daten gelesen wird. Der zweiphasige Leseprozess zum Lesen des im FeFET 300 gespeicherten 2-Bit-Zustands wird im Zusammenhang mit 3D bis 3E ausführlicher erörtert.
  • In 3B sind die Spannungen für die Phase 1 des zweiphasigen Lesevorgangs gezeigt. Insbesondere ist während der Phase 1 (siehe auch 3D) das Bit b 1 der vom FeFET 300 gespeicherten 2-Bit-Daten so eingerichtet, dass es durch Anlegen von Vg = Vbias an den Gate-Bereich 302, von Vread an den zweiten S/D-Bereich 310 und von Vdnd an den ersten S/D-Bereich 308 gelesen wird.
  • In 3C repräsentiert die Signalform 319 die CBB-Abschnitte 317(1) und 317(2) für den FeFET 300 im Ruhezustand. Bei der Signalform 319 weist jeder der CBB-Abschnitte 317(1) und 317(2) den ersten Ruhe-CBB-Wert, nämlich QCBB0, auf.
  • In 3D repräsentiert die Signalform 320 die CBB-Abschnitte 317(1) und 317(2) während der Phase 1 des zweiphasigen Lesevorgangs Lesen (siehe 3B). Während der Phase 1 wird das Bit b1 gelesen, wobei das Bit b1 an dem ersten Ende der ferroelektrischen Schicht 304 gespeichert ist, das dem ersten S/D-Bereich 308 nahe ist. Während der Phase 1 wird Vg = Vbias an den Gate-Bereich 302, Vdnd an den ersten S/D-Bereich 308 und Vread an den zweiten S/D-Bereich 310 angelegt.
  • In 2E repräsentiert die Signalform 328 die CBB-Abschnitte 317(1) und 317(2) während der Phase 2 des zweiphasigen Lesevorgangs. Während der Phase 2 wird das Bit b0 gelesen, wobei das Bit b0 am zweiten Ende der ferroelektrischen Schicht 304 gespeichert ist, das dem zweiten S/D-Bereich 310 nahe ist. Während der Phase 2 wird Vg = Vbias an den Gate-Bereich 302, Vdnd an den zweiten S/D-Bereich 310 und Vread an den ersten S/D-Bereich 308 angelegt.
  • Mit Bezug auf 3D: Es ist (wiederum) die Phase 1 gezeigt, durch die das Bit b1 gelesen wird. Es sei daran erinnert, dass das Bit b1 = 0 ist (siehe 3B), da das erste Ende der ferroelektrischen Schicht 304 die erste Polarisation aufweist, und dass das Bit b0 = 0 ist (siehe 3A), da das zweite Ende der ferroelektrischen Schicht 304 die erste Polarisation aufweist, wobei in 3D davon ausgegangen wird, dass am Gate-Bereich 302 Vg = Vbias, am ersten S/D-Bereich 308 Vdnd = 0 V und am zweiten S/D-Bereich 310 Vread = -1 V anliegt.
  • Im Fall von 3D reicht die Spannungsdifferenz zwischen Vg und Vread (wobei letztere Spannung am zweiten S/D-Bereich 310 anliegt) in Kombination mit dem ersten Polarisationszustand des zweiten Endes der ferroelektrischen Schicht 304 aus, um die erste Polarisation am zweiten Ende der ferroelektrischen Schicht 304 zu überwinden, und reicht demzufolge aus, um Ladungsträger in den Abschnitt des inversionsfähigen Bereichs 316 zu ziehen, der dem zweiten S/D-Bereich 310 nahe ist, mit dem Ergebnis, dass der Abschnitt des inversionsfähigen Bereichs 316, der dem zweiten S/D-Bereich 310 nahe ist, vorübergehend einen Fluss von Ladungsträgern unterstützt. Jedoch reicht die Spannungsdifferenz zwischen Vg und Vdnd (wobei letztere Spannung am ersten S/D-Bereich 308 anliegt) in Kombination mit dem ersten Polarisationszustand des ersten Endes der ferroelektrischen Schicht 304 NICHT aus, um die erste Polarisation am ersten Ende der ferroelektrischen Schicht 304 zu überwinden, und reicht demzufolge NICHT aus, um Ladungsträger in den Abschnitt des inversionsfähigen Bereichs 316 zu ziehen, der dem ersten S/D-Bereich 308 nahe ist, mit dem Ergebnis, dass der Abschnitt des inversionsfähigen Bereichs 316, der dem ersten S/D-Bereich 308 nahe ist, KEINEN Fluss von Ladungsträgern unterstützt. Als weiteres Ergebnis unterstützt nur der Abschnitt des inversionsfähigen Bereichs 316 nahe dem zweiten S/D-Bereich 310 vorübergehend den Fluss von Ladungsträgern, und demzufolge fließt kein Strom vom zweiten S/D-Bereich 310 zum ersten S/D-Bereich 308, wie durch das Bezugszeichen 329 in 3D angegeben, was als Speicherung einer logischen Null durch das Bit b1 des FeFET 300 interpretiert wird.
  • Mit Bezug auf 3E: Es ist (wiederum) die Phase 2 gezeigt, durch die das Bit b0 des FeFET 300 gelesen wird. Es sei daran erinnert, dass das Bit b1 = 0 ist (siehe 3A), da das erste Ende der ferroelektrischen Schicht 204 die erste Polarisation aufweist, und dass das Bit b0 = 0 ist (siehe 3A), da das zweite Ende der ferroelektrischen Schicht 304 die erste Polarisation aufweist, wobei in 3E davon ausgegangen wird, dass am Gate-Bereich 302 Vg = Vbias, am ersten S/D-Bereich 308 Vread = -1 V und am zweiten S/D-Bereich 310 Vdnd = 0V anliegt.
  • Im Fall von 3E reicht die Spannungsdifferenz zwischen Vg und Vread (wobei letztere Spannung am ersten S/D-Bereich 308 anliegt) in Kombination mit dem ersten Polarisationszustand des ersten Endes der ferroelektrischen Schicht 304 aus, um die erste Polarisation am ersten Ende der ferroelektrischen Schicht 304 zu überwinden, und reicht demzufolge aus, um Ladungsträger in den Abschnitt des inversionsfähigen Bereichs 316 zu ziehen, der dem ersten S/D-Bereich 308 nahe ist, mit dem Ergebnis, dass der Abschnitt des inversionsfähigen Bereichs 316, der dem ersten S/D-Bereich 308 nahe ist, vorübergehend einen Fluss von Ladungsträgern unterstützt. Jedoch reicht die Spannungsdifferenz zwischen Vg und Vdnd (wobei letztere Spannung am zweiten S/D-Bereich 310 anliegt) in Kombination mit dem ersten Polarisationszustand des zweiten Endes der ferroelektrischen Schicht 304 NICHT aus, um die erste Polarisation am zweiten Ende der ferroelektrischen Schicht 304 zu überwinden, und reicht demzufolge NICHT aus, um Ladungsträger in den Abschnitt des inversionsfähigen Bereichs 316 zu ziehen, der dem zweiten S/D-Bereich 310 nahe ist, mit dem Ergebnis, dass der Abschnitt des inversionsfähigen Bereichs 316, der dem zweiten S/D-Bereich 310 nahe ist, KEINEN Fluss von Ladungsträgern unterstützt. Dadurch unterstützt nur der Abschnitt des inversionsfähigen Bereichs 316, nahe dem ersten S/D-Bereich 308 vorübergehend den Fluss von Ladungsträgern, und demzufolge fließt kein Strom vom ersten S/D-Bereich 308 zum zweiten S/D-Bereich 310, wie durch das Bezugszeichen 329 in 3E angegeben, was als Speicherung einer logischen Null durch das Bit b0 des FeFET 300 interpretiert wird.
  • 4A und 4B sind entsprechende Querschnitte eines 2-Bit-FeFET gemäß einigen Ausführungsformen. 4C bis 4E sind entsprechende Signalformen 419, 420 und 428, die Kanalbandsperrabschnitte unter jeweils unterschiedlichen Bedingungen repräsentieren, gemäß einigen Ausführungsformen.
  • 4A bis 4E folgen einem ähnlichen Nummerierungsschema wie 1A bis 1E. Zwar stimmen einige Aspekte überein, dennoch gibt es einige Aspekte, die sich unterscheiden. Um die Identifizierung übereinstimmender Aspekte zu erleichtern, werden bei den Bezugszeichen 4er-Nummem für 4A bis 4E verwendet, während bei 1A bis 1G 1er-Nummern verwendet werden. Zum Beispiel ist das Element 419 in 4C eine Signalform unter Ruhebedingungen und das entsprechende Element 119 in 1C ist eine Signalform unter Ruhebedingungen, wobei Ähnlichkeiten durch die gemeinsame Stammzahl _19 widergespiegelt werden und Unterschiede durch die entsprechenden führenden Ziffern, nämlich 4 in 3C und 1 in 1C, widergespiegelt werden. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 3A bis 3E und 1A bis 1E als auf Gemeinsamkeiten konzentrieren.
  • Bei einigen Ausführungsformen umfasst der FeFET 400 ein Halbleitersubstrat 406 mit einem Source-Bereich 408 und einem Drain-Bereich 410. Über dem Halbleitersubstrat 406 ist ein Gate-Stapel 411 angeordnet, und der Source-Bereich 408 und der Drain-Bereich 410 erstrecken sich zu gegenüberliegenden Seiten des Gate-Stapels 411. Der Gate-Stapel 411 umfasst eine ferroelektrische Schicht 404 über dem Halbleitersubstrat 406 und einen Gate-Bereich 402 über der ferroelektrischen Schicht 404. Das erste und das zweite Ende der ferroelektrischen Schicht 404 befinden sich dementsprechend nahe dem ersten S/D-Bereichs 408 bzw. nahe dem zweiten S/D-Bereich 410. Überall in der ferroelektrischen Schicht 404 sind Dipole verstreut. Insbesondere umfasst die ferroelektrische Schicht 404 einen ersten Satz Dipole 414A am zweiten Ende der ferroelektrischen Schicht 404 und einen zweiten Satz Dipole 414B am ersten Ende der ferroelektrischen Schicht 404. Der inversionsfähige Bereich 416 erstreckt sich zwischen dem Source-Bereich 408 und dem Drain-Bereich 410 (nachfolgend als erster Source-/Drain-Bereich (S/D-Bereich) 408 und zweiter S/D-Bereich 410 bezeichnet) durch das Halbleitersubstrat 406.
  • In 4A bis 4B ist das Bit b1 der vom FeFET 400 gespeicherten 2-Bit-Daten als logische „1“ dargestellt und wird somit durch das erste Ende der ferroelektrischen Schicht 404 repräsentiert (das wiederum dem ersten S/D-Bereich 408 nahe ist), das die zweite Polarisation aufweist; und das Bit b0 der vom FeFET 400 gespeicherten 2-Bit-Daten ist als logische „1“ dargestellt und wird somit durch das zweite Ende der ferroelektrischen Schicht 404 repräsentiert (das wiederum dem zweiten S/D-Bereich 410 nahe ist), das die zweite Polarisation aufweist. Dementsprechend ist in 4A bis 4B die Polarisation der ferroelektrischen Schicht 404 bezüglich der X-Achse symmetrisch. Insbesondere ist die Polarisation der ferroelektrischen Schicht 404 symmetrisch, weil das erste Ende der ferroelektrischen Schicht 404 (das dem ersten S/D-Bereich 408 nahe ist) die zweite Polarisation aufweist und das zweite Ende der ferroelektrischen Schicht 404 (das dem zweiten S/D-Bereich 410 nahe ist) die zweite Polarisation aufweist.
  • In 4A und 4B werden durch die Polarisation des ersten und des zweiten Endes der ferroelektrischen Schicht 404, die dem ersten S/D-Bereich 408 bzw. dem zweiten S/D-Bereich 410 nahe sind, die Verarmungsbereiche nahe dem ersten S/D-Bereich 408 und dem zweiten S/D-Bereich 410 bezüglich der Y-Achse dünner, und dementsprechend werden die CBB-Abschnitte 417(1) und 417(2) nahe dem ersten S/D-Bereich 408 bzw. dem zweiten S/D-Bereich 410 niedriger. Dieses Absenken/Niedrigerwerden der CBB-Abschnitte 417(1) und 417(2) wird nachstehend ausführlicher erörtert.
  • 4A zeigt die Spannungen, die während der Phase 2 des zweiphasigen Prozesses angelegt werden, wodurch das Bit b0 der von dem FeFET 400 gespeicherten 2-Bit-Daten gelesen wird. 4B ist eine Version von 4A, die Spannungen zeigt, die während einer Phase 1 des zweiphasigen Prozesses angelegt werden, wodurch das Bit b1 der von dem FeFET 400 gespeicherten 2-Bit-Daten gelesen wird. Der zweiphasige Leseprozess zum Lesen des im FeFET 400 gespeicherten 2-Bit-Zustands wird im Zusammenhang mit 4C bis 4E ausführlicher erörtert.
  • In 4B sind die Spannungen für die Phase 1 des zweiphasigen Lesevorgangs gezeigt. Insbesondere ist während der Phase 1 (siehe auch 4D) das Bit b 1 der vom FeFET 400 gespeicherten 2-Bit-Daten so eingerichtet, dass es durch Anlegen von Vg = Vbias an den Gate-Bereich 402, von Vread an den zweiten S/D-Bereich 410 und von Vdnd an den ersten S/D-Bereich 408 gelesen wird.
  • In 4C repräsentiert die Signalform 419 die CBB-Abschnitte 417(1) und 417(2) für den FeFET 400 im Ruhezustand. Bei der Signalform 419 weist jeder der CBB-Abschnitte 717(1) und 417(2) für den FeFET 400 den zweiten Ruhe-CBB-Wert, nämlich QCBB1, auf.
  • In 4D repräsentiert die Signalform 420 die CBB-Abschnitte 417(1) und 417(2) während der Phase 1 des zweiphasigen Lesevorgangs Lesen. Während der Phase 1 wird das Bit b1 gelesen, wobei das Bit b1 an dem ersten Ende der ferroelektrischen Schicht 404 gespeichert ist, das dem ersten S/D-Bereich 408 nahe ist. Während der Phase 1 wird Vg = Vbias an den Gate-Bereich 302, Vdnd an den ersten S/D-Bereich 408 und Vread an den zweiten S/D-Bereich 410 angelegt.
  • In 4E repräsentiert die Signalform 428 die CBB-Abschnitte 417(1) und 417(2) während der Phase 2 des zweiphasigen Lesevorgangs Lesen. Während der Phase 2 wird das Bit b0 gelesen, wobei das Bit b0 am zweiten Ende der ferroelektrischen Schicht 404 gespeichert ist, das dem zweiten S/D-Bereich 410 nahe ist. Während der Phase 2 wird Vdnd an den zweiten S/D-Bereich 410 und Vread an den ersten S/D-Bereich 408 angelegt.
  • Mit Bezug auf 4D: Es ist (wiederum) die Phase 1 gezeigt, durch die das Bit b1 gelesen wird. Es sei daran erinnert, dass das Bit b1 = 1 ist (siehe 4B), da das erste Ende der ferroelektrischen Schicht 404 die zweite Polarisation aufweist, und dass das Bit b0 = 1 ist (siehe 4B), da das zweite Ende der ferroelektrischen Schicht 404 die zweite Polarisation aufweist, wobei in 4D davon ausgegangen wird, dass am Gate-Bereich 402 Vg = Vbias, am ersten S/D-Bereich 408 Vdnd = 0 V und am zweiten S/D-Bereich 410 Vread = -1 V anliegt.
  • Im Fall von 4D unterstützt aufgrund der zweiten Polarisation am zweiten Ende der ferroelektrischen Schicht 404 der Abschnitt des inversionsfähigen Bereichs 416 nahe dem zweiten S/D-Bereich 410, den Fluss von Ladungsträgern unter Ruhebedingungen. Dementsprechend unterstützt auch der Abschnitt des inversionsfähigen Bereichs 416, der dem zweiten S/D-Bereich 410 nahe ist, den Fluss von Ladungsträgern, wenn am Gate-Bereich 402 Vg = Vbias und am zweiten S/D-Bereich 410 Vread = -1 V anliegt. Darüber hinaus, aufgrund der zweiten Polarisation am ersten Ende der ferroelektrischen Schicht 404, unterstützt der Abschnitt des inversionsfähigen Bereichs 416, der dem ersten S/D-Bereich 408 nahe ist, den Fluss von Ladungsträgern unter Ruhebedingungen. Dementsprechend unterstützt auch der Abschnitt des inversionsfähigen Bereichs 416, der dem ersten S/D-Bereich 408 nahe ist, den Fluss von Ladungsträgern, wenn am Gate-Bereich 402 Vg = Vbias und am ersten S/D-Bereich 408 Vdnd = 0 V anliegt. Dadurch unterstützen sowohl der Abschnitt des inversionsfähigen Bereichs 416, der dem ersten S/D-Bereich 408 nahe ist, als auch der Abschnitt des inversionsfähigen Bereichs 416, der dem zweiten S/D-Bereich 410 nahe ist, den Fluss von Ladungsträgern, und demzufolge fließt Strom vom zweiten S/D-Bereich 410 zum ersten S/D-Bereich 408, wie durch das Bezugszeichen 430 in 4D angegeben, was als Speicherung einer logischen Eins durch das Bit b1 des FeFET 400 interpretiert wird.
  • Mit Bezug auf 4E: Es ist (wiederum) die Phase 2 gezeigt, durch die das Bit b0 des FeFET 400 gelesen wird. Es sei daran erinnert, dass das Bit b1 = 1 ist (siehe 4A), da das erste Ende der ferroelektrischen Schicht 404 die zweite Polarisation aufweist, und dass das Bit b0 = 1 ist (siehe 4A), da das zweite Ende der ferroelektrischen Schicht 404 die zweite Polarisation aufweist, wobei in 4E davon ausgegangen wird, dass am Gate-Bereich 402 Vg = Vbias, am ersten S/D-Bereich 408 Vread = -1 V und am zweiten S/D-Bereich 410 Vdnd = 0V anliegt.
  • Im Fall von 4E unterstützt aufgrund der zweiten Polarisation am ersten Ende der ferroelektrischen Schicht 404 der Abschnitt des inversionsfähigen Bereichs 416, der dem ersten S/D-Bereich 408 nahe ist, den Fluss von Ladungsträgern unter Ruhebedingungen. Dementsprechend unterstützt auch der Abschnitt des inversionsfähigen Bereichs 416, der dem ersten S/D-Bereich 408 nahe ist, den Fluss von Ladungsträgern, wenn am Gate-Bereich 402 Vg = Vbias und am ersten S/D-Bereich 408 Vread = -1 V anliegt. Darüber hinaus, aufgrund der zweiten Polarisation am zweiten Ende der ferroelektrischen Schicht 404, unterstützt auch der Abschnitt des inversionsfähigen Bereichs 416, der dem zweiten S/D-Bereich 410 nahe ist, den Fluss von Ladungsträgern unter Ruhebedingungen. Dementsprechend unterstützt auch der Abschnitt des inversionsfähigen Bereichs 416, der dem zweiten S/D-Bereich 408 nahe ist, den Fluss von Ladungsträgern, wenn am Gate-Bereich 402 Vg = Vbias und am zweiten S/D-Bereich 410 Vdnd = 0 V anliegt. Dadurch unterstützen sowohl der Abschnitt des inversionsfähigen Bereichs 416 nahe dem zweiten S/D-Bereich 410 als auch der Abschnitt des inversionsfähigen Bereichs 416 nahe dem ersten S/D-Bereich 408 den Fluss von Ladungsträgern, und demzufolge fließt Strom vom ersten S/D-Bereich 408 zum zweiten S/D-Bereich 410, wie durch das Bezugszeichen 430 in 4E angegeben, was als Speicherung einer logischen Eins durch das Bit b1 des FeFET 400 interpretiert wird.
  • 5A und 5B sind entsprechende Querschnitte eines 2-Bit-FeFET in einigen Ausführungsformen, d. h. eines Speichers gemäß einigen Ausführungsformen.
  • 5A bis 5B folgen einem ähnlichen Nummerierungsschema wie 1A bis 1E. Zwar stimmen einige Aspekte überein, dennoch gibt es einige Aspekte, die sich unterscheiden. Um die Identifizierung übereinstimmender Aspekte zu erleichtern, werden bei den Bezugszeichen 5er-Nummem für 5A bis 5B verwendet, während bei 1A bis 1G 1er-Nummern verwendet werden. Zum Beispiel ist das Element 508A in 5A ein erster S/D-Bereich, das entsprechende Element 508B in 5B ist ein erster S/D-Bereich und das entsprechende Element 108 in 1A ist ein erster S/D-Bereich, wobei Ähnlichkeiten durch die gemeinsame Stammzahl _08 widergespiegelt werden und Unterschiede durch die entsprechenden führenden Ziffern, nämlich 5 in 5A bis 5B und 1 in 1A widergespiegelt werden, und weitere Unterschiede durch den Suffix „A“ in 5A und „B“ in 5B vermerkt sind. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 5A bis 5B und 1A bis 1E als auf Gemeinsamkeiten konzentrieren.
  • In einigen Ausführungsformen umfasst jeder der FeFETs 500A und 500B ein Halbleitersubstrat 506A bzw. 506B mit einem Source-Bereich 508A bzw. 508B und einem Drain-Bereich 510A bzw. 510B. Über dem Halbleitersubstrat 506A bzw. 506B ist eine ferroelektrische Schicht 504A bzw. 504B angeordnet, und über der ferroelektrischen Schicht 504A bzw. 504B ist ein Gate-Bereich 502A bzw. 502B angeordnet. Das erste und das zweite Ende der ferroelektrischen Schichten 504A und 504B sind dem jeweiligen ersten S/D-Bereich 508A und 508B bzw. dem jeweiligen zweiten S/D-Bereich 510A und 510B nahe.
  • Bei einigen Ausführungsformen weisen die Speicherstrukturen 500A und 500B einen Gate-Bereich 502A bzw. 502B und eine ferroelektrische Schicht 504A bzw. 504B auf, die sich entsprechend über den S/D-Bereichen 508A, 508B, 510A bzw. 510B erstrecken und entsprechend Überlappungszonen 550A und 550B erzeugen. Im Gegensatz dazu gibt es im Wesentlichen keine Überlappung zwischen dem Gate-Bereich 102 und den entsprechenden S/D-Bereichen 108 und 110 von 1A.
  • Bezüglich der X-Achse und unter der Annahme, dass die Breiten der S/D-Bereiche 508A und 510A und des inversionsfähigen Bereichs 516A im Wesentlichen gleich den Breiten der entsprechenden S/D-Bereiche 108 und 110 und des inversionsfähigen Bereichs 116 sind, vergrößern die Überlappungszonen 550A die Breiten des Gate-Bereichs 502A und der ferroelektrischen Schicht 504A im Vergleich zu dem Gate-Bereich 102 bzw. der ferroelektrischen Schicht 104 von 1A. Bei einigen Ausführungsformen erzeugen die Überlappungszonen 550A in Abhängigkeit davon, ob das erste und das zweite Ende der ferroelektrischen Schicht 504A jeweils die erste oder die zweite Polarisation aufweisen, einen im Vergleich zu den entsprechenden Gegebenheiten von 1A entsprechend größeren oder kleineren Wert der Kanalbandsperre für Abschnitte des inversionsfähigen Bereichs 516A nahe den entsprechenden S/D-Bereichen 508A und 510A.
  • Bezüglich der X-Achse und unter der Annahme, dass die Breiten der S/D-Bereiche 508B und 510B und des inversionsfähigen Bereichs 516B im Wesentlichen gleich den Breiten der entsprechenden S/D-Bereiche 508A und 510A und des inversionsfähigen Bereichs 516 sind, vergrößern die Überlappungszonen 550B die Breiten des Gate-Bereichs 502B und der ferroelektrischen Schicht 504B im Vergleich zu dem Gate-Bereich 502A und der ferroelektrischen Schicht 504A von 5A. Bei einigen Ausführungsformen erzeugen die Überlappungszonen 550B in Abhängigkeit davon, ob das erste und das zweite Ende der ferroelektrischen Schicht 504B jeweils die erste oder die zweite Polarisation aufweisen, einen im Vergleich zu den entsprechenden Gegebenheiten von 5A entsprechend größeren oder kleineren Wert der Kanalbandsperre für Abschnitte des inversionsfähigen Bereichs 516B nahe den entsprechenden S/D-Bereichen 508B und 510B.
  • 6A ist ein Ablaufdiagramm für das Schreiben in einen FeFET gemäß einigen Ausführungsformen.
  • Bei einigen Ausführungsformen umfasst ein Prozess zum Schreiben in einen FeFET, der als 2-Bit-Speichervorrichtung eingerichtet ist, wobei der FeFET einen ersten Source-/Drain-Anschluss (S/D-Anschluss), einen zweiten S/D-Anschluss und einen Gate-Anschluss sowie eine ferroelektrische Schicht aufweist, ein asymmetrisches Schreiben in die 2-Bit-Speichervorrichtung, d. h. ein Schreiben in ein erstes Bit der zwei Bits ohne das zweite Bit der zwei Bits zu stören oder umgekehrt ein Schreiben in das zweite Bit der zwei Bits, ohne das erste Bit der zwei Bits zu stören, und wird nachfolgend als asymmetrischer Schreibprozess bezeichnet.
  • Der asymmetrische Schreibprozess von 6A umfasst die Blöcke 602 bis 606. Der Einfachheit halber wird bei den Blöcken 604 bis 606 angenommen, dass das erste Bit der zwei Bits geschrieben wird, während das zweite Bit der zwei Bits nicht gestört wird. Bei der Erörterung der Blöcke 602 bis 606 sind Beispiele angegeben; in diesen Beispielen wird angenommen, dass der FeFET ein n-FeFET ist.
  • In Block 602 wird eine Programmierspannung an den Gate-Anschluss angelegt (602). Beispiele für den Gate-Anschluss sind unter anderem die Gate-Anschlüsse 102, 202, 302, 402, 502A, 502B oder dergleichen. Um insbesondere in einer Speicherstruktur ein Bit auf einen logischen Wert 1 zu setzen, d. h. um das Bit zu programmieren, wird eine geeignete Gate-Spannung (Vg) an den Gate-Anschluss angelegt. Ein beispielhafter Wert der Programmierspannung, die zum Programmieren eines Bits verwendet wird, ist Vg = 3 V (siehe Erörterung von 1A). Von Block 602 geht der Ablauf weiter zu Block 604.
  • In Block 604 wird eine entsprechende erste Spannung an den ersten S/D-Anschluss angelegt, wobei die erste Spannung niedriger als die Programmierspannung ist. Bei einigen Ausführungsformen wird eine positive Vorspannung Vs/d an den ersten S/D-Bereich angelegt, um einen logischen Wert 1 zu setzen. Zum Beispiel sei angenommen, dass eine Koerzitivspannung Vc = 3V ist (siehe Erörterung von 1A), und es sei weiterhin angenommen, dass Vg = 3 V ist, also wird Vs/d auf 0 V gesetzt, um eine Spannungsdifferenz zwischen dem Gate-Anschluss und dem ersten S/D-Anschluss zu erzeugen, die gleich der (oder größer als die) Koerzitivspannung Vc von 3 V ist, und demnach ist die Spannungsdifferenz ausreichend, um die Dipole der ferroelektrischen Schicht so zu orientieren, dass sie die zweite Polarisation aufweisen (siehe Erörterung von 1A). Beispiele für die ferroelektrische Schicht sind unter anderem die ferroelektrischen Schichten 104, 204, 304, 404, 504A, 504B oder dergleichen. Ein Beispiel für einen S/D-Anschluss, der auf einen logischen Wert 1 programmiert wird, ist ein erster S/D-Bereich 108, ein zweiter S/D-Bereich 210, ein erster S/D-Bereich 408, ein zweiter S/D-Bereich 410, ein erster S/D-Bereich 510A, ein zweiter S/D-Bereich 510, ein erster S/D-Bereich 508B, ein zweiter S/D-Bereich 510B oder dergleichen. Von Block 604 geht der Ablauf weiter zu Block 606.
  • In Block 606 bleibt der zweite S/D-Anschluss schwebend. Bei einigen Ausführungsformen werden im Wesentlichen null Volt an den zweiten S/D-Anschluss angelegt, um zwischen dem Gate-Anschluss und dem zweiten S/D-Anschluss eine Spannungsdifferenz zu erzeugen, die signifikant kleiner als die Koerzitivspannung Vc ist, Vc = 3 V, und demnach ist die Spannungsdifferenz nicht ausreichend, um die Dipole der ferroelektrischen Schicht so zu orientieren, dass sie die zweite Polarisation aufweisen. Im Ergebnis bleibt die Polarisation des zweiten S/D-Anschlusses unbeeinflusst.
  • Wie bereits angemerkt, wird bei den Blöcken 604 bis 606 angenommen, dass das erste Bit der zwei Bits geschrieben wird, während das zweite Bit der zwei Bits nicht gestört wird. Das Durchführen der gegenteiligen Operation, nämlich des Schreibens des zweiten Bits der zwei Bits, ohne das erste Bit der zwei Bits zu stören, schließt Folgendes ein: In Block 604 wird die erste Spannung an den zweiten S/D-Anschluss statt an den ersten S/D-Anschluss angelegt, und in Block 606 bleibt der erste S/D-Anschluss statt des zweiten S/D-Anschlusses schwebend.
  • 6B ist ein Ablaufdiagramm für das Löschen eines FeFET gemäß einigen Ausführungsformen.
  • Bei einigen Ausführungsformen umfasst ein Prozess zum Löschen einer 2-Bit-Speichervorrichtung, die als 2-Bit-Speichervorrichtung eingerichtet ist, wobei der FeFET einen ersten Source-/Drain-Anschluss (S/D-Anschluss), einen zweiten S/D-Anschluss und einen Gate-Anschluss aufweist, ein asymmetrisches Löschen der 2-Bit-Speichervorrichtung, d. h. ein Löschen eines ersten Bits der zwei Bits ohne das zweite Bit der zwei Bits zu stören oder umgekehrt ein Löschen des zweiten Bits der zwei Bits, ohne das erste Bit der zwei Bits zu stören, und wird nachfolgend als asymmetrischer Löschprozess bezeichnet.
  • Der asymmetrische Löschprozess von 6B umfasst die Blöcke 622 bis 626. Der Einfachheit halber wird bei den Blöcken 624 bis 626 angenommen, dass das erste Bit der zwei Bits gelöscht wird, während das zweite Bit der zwei Bits nicht gestört wird. Bei der Erörterung der Blöcke 622 bis 626 sind Beispiele angegeben; in diesen Beispielen wird angenommen, dass der FeFET ein n-FeFET ist.
  • In Block 622 wird eine Löschspannung an den Gate-Anschluss angelegt (602). Beispiele für den Gate-Anschluss sind unter anderem die Gate-Anschlüsse 102, 202, 302, 402, 502A, 502B oder dergleichen. Um insbesondere in einer Speicherstruktur ein Bit auf einen logischen Wert 0 zu setzen, d. h. um das Bit zu löschen, wird eine geeignete Gate-Spannung (Vg) an den Gate-Anschluss angelegt. Ein beispielhafter Wert der Löschspannung, die zum Löschen eines Bits verwendet wird, ist Vg = -2V (siehe Erörterung von 1A). Von Block 622 geht der Ablauf weiter zu Block 624.
  • In Block 624 wird eine entsprechende erste Spannung an den ersten S/D-Anschluss angelegt, wobei die erste Spannung höher als die Löschspannung ist. Bei einigen Ausführungsformen wird eine positive Vorspannung Vs/d an den ersten S/D-Bereich angelegt, um einen logischen Wert 1 zu setzen. Zum Beispiel sei angenommen, dass eine Koerzitivspannung Vc = 3V ist (siehe Erörterung von 1A), und es sei weiterhin angenommen, dass Vg = -2 V ist, also wird Vs/d auf 1 V gesetzt, um eine Spannungsdifferenz zwischen dem Gate-Anschluss und dem ersten S/D-Anschluss zu erzeugen, die gleich der (oder größer als die) Koerzitivspannung Vc von 3 V ist, und demnach ist die Spannungsdifferenz ausreichend, um die Dipole der ferroelektrischen Schicht so zu orientieren, dass sie die erste Polarisation aufweisen (siehe Erörterung von 1A). Beispiele für die ferroelektrische Schicht sind unter anderem die ferroelektrischen Schichten 104, 204, 304, 404, 504A, 504B oder dergleichen. Ein Beispiel für einen S/D-Anschluss, der auf einen logischen Wert 0 programmiert wird, ist ein zweiter S/D-Bereich 110, ein erster S/D-Bereich 208, ein erster S/D-Bereich 308, ein zweiter S/D-Bereich 310 oder dergleichen. Von Block 624 geht der Ablauf weiter zu Block 626.
  • In Block 626 bleibt der zweite S/D-Anschluss schwebend. Bei einigen Ausführungsformen werden im Wesentlichen null Volt an den zweiten S/D-Anschluss angelegt, um zwischen dem Gate-Anschluss und dem zweiten S/D-Anschluss eine Spannungsdifferenz zu erzeugen, die signifikant kleiner als die Koerzitivspannung Vc ist, Vc = 3 V, und demnach ist die Spannungsdifferenz nicht ausreichend, um die Dipole der ferroelektrischen Schicht so zu orientieren, dass sie die erste Polarisation aufweisen. Im Ergebnis bleibt die Polarisation des zweiten S/D-Anschlusses unbeeinflusst.
  • Wie bereits angemerkt, wird bei den Blöcken 624 bis 626 angenommen, dass das erste Bit der zwei Bits gelöscht wird, während das zweite Bit der zwei Bits nicht gestört wird. Das Durchführen der gegenteiligen Operation, nämlich des Löschens des zweiten Bits der zwei Bits, ohne das erste Bit der zwei Bits zu stören, umfasst Folgendes: In Block 624 wird die erste Spannung an den zweiten S/D-Anschluss statt an den ersten S/D-Anschluss angelegt, und in Block 666 bleibt der erste S/D-Anschluss statt des zweiten S/D-Anschlusses schwebend.
  • 7 ist ein Ablaufdiagramm für das Lesen eines FeFET, der als 2-Bit-Speichervorrichtung eingerichtet ist, gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen umfasst ein Prozess zum Lesens eines FeFET, der als 2-Bit-Speichervorrichtung eingerichtet ist, wobei der FeFET einen ersten Source-/Drain-Anschluss (S/D-Anschluss), einen zweiten S/D-Anschluss, einen Gate-Anschluss und eine ferroelektrische Schicht aufweist, ein Anlegen asymmetrischer Spannungen entsprechend an den ersten und den zweiten S/D-Bereich, und wird nachfolgend als asymmetrischer Leseprozess bezeichnet.
  • Der asymmetrische Leseprozess von 7 umfasst die Blöcke 702 bis 714. Bei der Erörterung der Blöcke 702 bis 606 sind Beispiele angegeben; in diesen Beispielen wird angenommen, dass der FeFET ein n-FeFET ist. Im Allgemeinen wird durch die Blöcke 702 bis 708 das zweite Bit, nämlich b1 des Paares (b1,b0), das in dem ersten Ende der ferroelektrischen Schicht gespeichert ist, das dem ersten S/D-Bereich nahe ist, gelesen. Im Allgemeinen wird durch die Blöcke 702 und 710 bis 714 das erste Bit, nämlich b0 des Paares (b1,b0), das in dem zweiten Ende der ferroelektrischen Schicht gespeichert ist, das dem zweiten S/D-Bereich nahe ist, gelesen.
  • In Block 702 wird eine den Schwellenwert unterschreitende Gate-Spannung Vg an den Gate-Anschluss angelegt. Beispiele für den Gate-Anschluss sind unter anderem die Gate-Anschlüsse 102,202,302,402, 502A, 502B oder dergleichen. Wie im Zusammenhang mit 1D bis 1E oder dergleichen erörtert, ist ein Beispiel für die Subschwellenspannung, die an den Gate-Anschluss angelegt wird, Vg = 1 V. Von Block 702 geht der Ablauf weiter zu Block 704.
  • In Block 704 wird eine Lesespannung an den zweiten S/D-Anschluss angelegt. Die an den zweiten S/D-Anschluss angelegte Lesespannung ist niedriger als die an den Gate-Anschluss angelegte Subschwellenspannung. Wie im Zusammenhang mit 1D bis 1E oder dergleichen erörtert, ist ein Beispiel für die Lesespannung Vread = -1 V. Von Block 704 geht der Ablauf weiter zu Block 706.
  • In Block 706 wird eine Störschutzspannung Vdnd an den ersten S/D-Anschluss angelegt. Wie im Zusammenhang mit 1D bis 1E oder dergleichen erörtert, ist ein Beispiel für Vdnd Vdnd = 0V. Von Block 706 geht der Ablauf weiter zu Block 708.
  • In Block 708 wird ein erster Strom erfasst. Wie im Zusammenhang mit 1D, 4D oder dergleichen erörtert, wird, wenn das zweite Bit, nämlich b1 des Paares (b1,b0) ein logischer Wert 1 ist, ein signifikanter Strom ungleich null am zweiten S/D-Anschluss erfasst. Das heißt, wenn ein signifikanter Strom ungleich null erfasst wird, dann wird gefolgert, dass b1 einen logischen Wert 1 aufweist. Im Gegensatz dazu wird, wie im Zusammenhang mit 2D, 3D oder dergleichen erörtert, wenn das zweite Bit, nämlich b1 des Paares (b1,b0), ein logischer Wert 0 ist, ein Strom von im Wesentlichen null am zweiten S/D-Anschluss erfasst. Das heißt, wenn im Wesentlichen kein Strom erfasst wird, dann wird gefolgert, dass b1 einen logischen Wert 0 aufweist. Von Block 708 geht der Ablauf weiter zu Block 710.
  • In Block 710 wird die Lesespannung an den ersten S/D-Anschluss angelegt. Es versteht sich, dass in den Blöcken 710 bis 712 weiterhin die Subschwellenspannung am Gate-Anschluss anliegt. Von Block 710 geht der Ablauf weiter zu Block 712.
  • In Block 712 wird die Störschutzspannung Vdnd an den zweiten S/D-Anschluss angelegt. Von Block 712 geht der Ablauf weiter zu Block 708.
  • In Block 714 wird ein zweiter Strom erfasst. Wie im Zusammenhang mit 2E, 4E oder dergleichen erörtert, wird dann, wenn das erste Bit, nämlich b0 des Paares (b1,b0) ein logischer Wert 1 ist, ein signifikanter Strom ungleich null am ersten S/D-Anschluss erfasst. Das heißt, wenn ein signifikanter Strom ungleich null erfasst wird, dann wird gefolgert, dass b0 einen logischen Wert 1 aufweist. Im Gegensatz dazu wird, wie im Zusammenhang mit Fig. IE, 3E oder dergleichen erörtert, dann, wenn das zweite Bit, nämlich b0 des Paares (b1,b0), ein logischer Wert 0 ist, ein Strom von im Wesentlichen null am ersten S/D-Anschluss erfasst. Das heißt, wenn im Wesentlichen kein Strom erfasst wird, dann wird gefolgert, dass b0 einen logischen Wert 0 aufweist.
  • Bei einigen Ausführungsformen wird ein 2-Bit-Zustand von (0,0) gefolgert, wenn sowohl der erste als auch der zweite Strom im Wesentlichen null ist. Bei einigen Ausführungsformen wird ein 2-Bit-Zustand von (0,1) gefolgert, wenn der erste Strom im Wesentlichen null ist und der zweite Strom einen signifikanten Wert ungleich null aufweist. Bei einigen Ausführungsformen wird ein 2-Bit-Zustand von (1,0) gefolgert, wenn der zweite Strom im Wesentlichen null ist und der erste Strom einen signifikanten Wert ungleich null aufweist. Bei einigen Ausführungsformen wird ein 2-Bit-Zustand von (1,1) gefolgert, wenn sowohl der erste als auch der zweite Strom einen signifikanten Wert ungleich null aufweist.
  • In einigen Ausführungsformen umfasst ein ferroelektrischer Feldeffekttransistor (FeFET), der als Mehrbit-Speichervorrichtung eingerichtet ist, Folgendes: ein Halbleitersubstrat, umfassend: einen Source-Bereich in dem Halbleitersubstrat; und einen Drain-Bereich in dem Halbleitersubstrat; einen Gate-Stapel über dem Halbleitersubstrat, wobei der Source-Bereich und der Drain-Bereich sich zu gegenüberliegenden Seiten des Gate-Stapels erstrecken, wobei der Gate-Stapel Folgendes umfasst: eine ferroelektrische Schicht über dem Halbleitersubstrat; und einen Gate-Bereich über der ferroelektrischen Schicht; und wobei das erste und das zweite Ende der ferroelektrischen Schicht dem Source-Bereich bzw. dem Drain-Bereich nahe sind; die ferroelektrische Schicht Dipole umfasst; ein erster Satz Dipole am ersten Ende der ferroelektrischen Schicht eine erste Polarisation aufweist und ein zweiter Satz Dipole am zweiten Ende der ferroelektrischen Schicht eine zweite Polarisation aufweist, wobei die zweite Polarisation im Wesentlichen entgegengesetzt zu der ersten Polarisation ist. In einigen Ausführungsformen umfasst der FeFET ferner Folgendes: einen inversionsfähigen Bereich, der sich zwischen dem Source-Bereich und dem Drain-Bereich durch das Halbleitersubstrat erstreckt. Bei einigen Ausführungsformen ist ein erster Abschnitt des inversionsfähigen Bereichs dem ersten Ende der ferroelektrischen Schicht nahe; ein zweiter Abschnitt des inversionsfähigen Bereichs ist dem zweiten Ende der ferroelektrischen Schicht nahe und eine Kanalbandsperre für den ersten Abschnitt des inversionsfähigen Bereichs unterscheidet sich von einer Kanalbandsperre für den zweiten Abschnitt des inversionsfähigen Bereichs. Bei einigen Ausführungsformen stellen die erste und die zweite Polarisation des ersten bzw. zweiten Satzes Dipole eine 2-Bit-Speicherzelle dar. Bei einigen Ausführungsformen ist ein erstes Bit der 2-Bit-Speicherzelle so eingerichtet, dass es durch Anlegen einer Lesespannung an den Source-Bereich und einer Störschutzspannung an den Drain-Bereich gelesen wird; und ein zweites Bit der 2-Bit-Speicherzelle ist so eingerichtet, dass es durch Anlegen der Störschutzspannung an den Source-Bereich und der Lesespannung an den Drain-Bereich gelesen wird. Bei einigen Ausführungsformen stellt die erste Polarisation einen von einem ersten und einem zweiten stabilen Orientierungszustand entsprechender Dipole der ferroelektrischen Schicht dar, wobei der zweite stabile Orientierungszustand im Wesentlichen entgegengesetzt zu dem ersten stabilen Orientierungszustand ist; und die zweite Polarisation stellt dementsprechend den zweiten stabilen Orientierungszustand oder den ersten stabilen Orientierungszustand dar. Bei einigen Ausführungsformen stellt die erste Polarisation des ersten Endes der ferroelektrischen Schicht ein erstes Bit der 2-Bit-Speicherzelle dar; die zweite Polarisation des zweiten Endes der ferroelektrischen Schicht stellt ein zweites Bit der 2-Bit-Speicherzelle dar; wenn die erste Polarisation des ersten Endes der ferroelektrischen Schicht und die zweite Polarisation des zweiten Endes der ferroelektrischen Schicht entsprechend in dem ersten bzw. dem zweiten stabilen Zustand sind, stellt der FeFET ferner die 2-Bit-Speicherzelle dar, die für das erste Bit einen hohen logischen Wert oder einen niedrigen logischen Wert und für das zweite Bit den niedrigen logischen Wert oder den hohen logischen Wert speichert; und wenn die erste Polarisation des ersten Endes der ferroelektrischen Schicht und die zweite Polarisation des zweiten Endes der ferroelektrischen Schicht entsprechend in dem zweiten bzw. dem ersten stabilen Zustand sind, stellt der FET ferner die 2-Bit-Speicherzelle dar, die für das erste Bit den niedrigen logischen Wert oder einen hohen niedrigen Wert und für das zweite Bit den hohen logischen Wert oder den niedrigen logischen Wert speichert. Bei einigen Ausführungsformen sind in dem ersten stabilen Zustand positive Enden entsprechender Dipole zum Gate-Bereich hin orientiert und negative Enden der entsprechenden Dipole sind vom Gate-Bereich weg orientiert; und in dem zweiten stabilen Zustand sind negative Enden entsprechender Dipole zum Gate-Bereich hin orientiert und positive Enden der entsprechenden Dipole sind vom Gate-Bereich weg orientiert. Bei einigen Ausführungsformen sind das erste und das zweite Ende der ferroelektrischen Schicht dem Source-Bereich bzw. dem Drain-Bereich nahe.
  • Bei mindestens einem anderen Beispiel umfasst eine 2-Bit-Speichervorrichtung Folgendes: ein Substrat, einen Source-Bereich in dem Substrat; einen Drain-Bereich in dem Substrat und einen Gate-Stapel über dem Substrat, der sich, bezüglich einer ersten Richtung, von dem Source-Bereich zu dem Drain-Bereich erstreckt, wobei der Gate-Stapel Folgendes umfasst: eine ferroelektrische Schicht über dem Substrat und einen Gate-Bereich über der ferroelektrischen Schicht; und wobei das erste und das zweite Ende der ferroelektrischen Schicht dem Source-Bereich bzw. dem Drain-Bereich nahe sind; die ferroelektrische Schicht Dipole umfasst; die Dipole der ferroelektrischen Schicht bezüglich der ersten Richtung asymmetrisch polarisiert sind, wobei ein erster Satz Dipole am ersten Ende der ferroelektrischen Schicht eine erste Polarisation aufweist und ein zweiter Satz Dipole am zweiten Ende der ferroelektrischen Schicht eine zweite Polarisation aufweist, wobei die zweite Polarisation im Wesentlichen entgegengesetzt zu der ersten Polarisation ist; die erste Polarisation des ersten Endes der ferroelektrischen Schicht ein erstes Bit der 2-Bit-Speichervorrichtung darstellt und die zweite Polarisation des zweiten Endes der ferroelektrischen Schicht ein zweites Bit der 2-Bit-Speichervorrichtung darstellt. In einigen Ausführungsformen umfasst die 2-Bit-Speichervorrichtung ferner eine dielektrische Schicht zwischen der ferroelektrischen Schicht und dem Substrat. Bei einigen Ausführungsformen ist die ferroelektrische Schicht so eingerichtet, dass sie programmierbar ist.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Schreiben in eine 2-Bit-Speichervorrichtung mit einem ferroelektrischen Feld-Effekt-Transistor (FeFET) bei einem Programmierungsprozess zum Programmieren des ersten S/D-Anschlusses Folgendes: Anlegen einer Programmierspannung an den Gate-Anschluss, Anlegen einer ersten Spannung an den ersten S/D-Anschluss und Im-Schwebezustand-halten des zweiten S/D-Anschlusses. Außerdem umfasst das Verfahren, dass die erste Spannung niedriger als die Programmierspannung ist.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Lesen eines ferroelektrischen Feldeffekttransistors (FeFET) Folgendes: Lesen eines zweiten Bits der zwei Bits aus einer 2-Bit-Speichervorrichtung, die zwei Bits speichert, wobei der FeFET einen ersten Source/Drain-Anschluss (S/D-Anschluss), einen zweiten S/D-Anschluss, einen Gate-Anschluss und eine ferroelektrische Schicht umfasst, wobei das zweite Bit an einem ersten Ende der ferroelektrischen Schicht gespeichert ist und das erste Ende dem ersten S/D-Anschluss nahe ist, wobei das Lesen des zweiten Bits Folgendes umfasst: Anlegen einer Gate-Subschwellenspannung an den Gate-Anschluss; Anlegen einer Lesespannung an den zweiten S/D-Anschluss; Anlegen einer Störschutzspannung an den ersten S/D-Anschluss und Erfassen eines ersten Stroms an dem zweiten S/D-Anschluss; und wobei die Lesespannung niedriger als die Subschwellenspannung ist.
  • In einigen Ausführungsformen umfasst das Verfahren ferner ein Lesen eines ersten Bits der zwei Bits, wobei das erste Bit an einem zweiten Ende der ferroelektrischen Schicht gespeichert ist und das zweite Ende dem zweiten S/D-Anschluss nahe ist, wobei das Lesen des ersten Bits Folgendes umfasst: Anlegen der Gate-Subschwellenspannung an den Gate-Anschluss; Anlegen der Lesespannung an den ersten S/D-Anschluss; Anlegen der Störschutzspannung an den zweiten S/D-Anschluss und Erfassen eines zweiten Stroms an dem ersten S/D-Anschluss. In einigen Ausführungsformen umfasst das Verfahren ferner Folgendes: Folgern eines 2-Bit-Zustands (0,0), wenn sowohl der erste als auch der zweite Strom im Wesentlichen null ist. In einigen Ausführungsformen umfasst das Verfahren ferner Folgendes: Folgern eines 2-Bit-Zustands (0,1), wenn der erste Strom im Wesentlichen null ist und der zweite Strom einen signifikanten Wert ungleich null aufweist. In einigen Ausführungsformen umfasst das Verfahren ferner Folgendes: Folgern eines 2-Bit-Zustands (1,0), wenn der zweite Strom im Wesentlichen null ist und der erste Strom einen signifikanten Wert ungleich null aufweist. In einigen Ausführungsformen umfasst das Verfahren ferner Folgendes: Folgern eines 2-Bit-Zustands (1,1), wenn sowohl der erste als auch der zweite Strom einen signifikanten Wert ungleich null aufweist.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/032082 [0001]

Claims (20)

  1. Ferroelektrischer Feldeffekttransistor (FeFET), der als Mehrbit-Speichervorrichtung eingerichtet ist, wobei der FeFET Folgendes umfasst: ein Halbleitersubstrat, umfassend: einen Source-Bereich in dem Halbleitersubstrat; und einen Drain-Bereich in dem Halbleitersubstrat; einen Gate-Stapel über dem Halbleitersubstrat, wobei der Source-Bereich und der Drain-Bereich sich zu gegenüberliegenden Seiten des Gate-Stapels erstrecken, wobei der Gate-Stapel Folgendes umfasst: eine ferroelektrische Schicht über dem Halbleitersubstrat; einen Gate-Bereich über der ferroelektrischen Schicht; und wobei das erste und das zweite Ende der ferroelektrischen Schicht dem Source-Bereich bzw. dem Drain-Bereich nahe sind und die ferroelektrische Schicht Dipole umfasst und ein erster Satz Dipole am ersten Ende der ferroelektrischen Schicht eine erste Polarisation aufweist und ein zweiter Satz Dipole am zweiten Ende der ferroelektrischen Schicht eine zweite Polarisation aufweist, wobei die zweite Polarisation im Wesentlichen entgegengesetzt zu der ersten Polarisation ist.
  2. FeFET nach Anspruch 1, ferner umfassend: einen inversionsfähigen Bereich, der sich zwischen dem Source-Bereich und dem Drain-Bereich durch das Halbleitersubstrat erstreckt.
  3. FeFET nach Anspruch 2, wobei ein erster Abschnitt des inversionsfähigen Bereichs dem ersten Ende der ferroelektrischen Schicht nahe ist; ein zweiter Abschnitt des inversionsfähigen Bereichs dem zweiten Ende der ferroelektrischen Schicht nahe ist und eine Kanalbandsperre für den ersten Abschnitt des inversionsfähigen Bereichs sich von einer Kanalbandsperre für den zweiten Abschnitt des inversionsfähigen Bereichs unterscheidet.
  4. FeFET nach einem der Ansprüche 1 bis 3, wobei die erste und die zweite Polarisation des ersten bzw. zweiten Satzes Dipole eine Speicherung von 2 Bits darstellen.
  5. FeFET nach Anspruch 4, wobei ein erstes Bit der 2-Bit-Speicherzelle so eingerichtet ist, dass es durch Anlegen einer Lesespannung an den Source-Bereich und einer Störschutzspannung an den Drain-Bereich gelesen wird; und ein zweites Bit der 2-Bit-Speicherzelle ist so eingerichtet, dass es durch Anlegen der Störschutzspannung an den Source-Bereich und der Lesespannung an den Drain-Bereich gelesen wird.
  6. FeFET nach Anspruch 4 oder 5, wobei die erste Polarisation einen von einem ersten und einem zweiten stabilen Orientierungszustand entsprechender Dipole der ferroelektrischen Schicht darstellt, wobei der zweite stabile Orientierungszustand im Wesentlichen entgegengesetzt zu dem ersten stabilen Orientierungszustand ist; und die zweite Polarisation dementsprechend den zweiten stabilen Orientierungszustand oder den ersten stabilen Orientierungszustand darstellt.
  7. FeFET nach Anspruch 6, wobei die erste Polarisation des ersten Endes der ferroelektrischen Schicht ein erstes Bit der 2-Bit-Speicherzelle darstellt; die zweite Polarisation des zweiten Endes der ferroelektrischen Schicht stellt ein zweites Bit der 2-Bit-Speicherzelle dar; dann, wenn die erste Polarisation des ersten Endes der ferroelektrischen Schicht und die zweite Polarisation des zweiten Endes der ferroelektrischen Schicht entsprechend in dem ersten bzw. dem zweiten stabilen Zustand sind, der FeFET ferner eine 2-Bit-Speicherzelle darstellt, die Folgendes speichert: für das erste Bit einen hohen logischen Wert oder einen niedrigen logischen Wert und für das zweite Bit den niedrigen logischen Wert oder den hohen logischen Wert; und wenn die erste Polarisation des ersten Endes der ferroelektrischen Schicht und die zweite Polarisation des zweiten Endes der ferroelektrischen Schicht entsprechend in dem zweiten bzw. dem ersten stabilen Zustand sind, der FeFET ferner die 2-Bit-Speicherzelle darstellt, die Folgendes speichert: für das erste Bit den niedrigen logischen Wert oder den hohen logischen Wert; und für das zweite Bit den hohen logischen Wert oder den niedrigen logischen Wert.
  8. FeFET nach Anspruch 6, wobei in dem ersten stabilen Zustand positive Enden entsprechender Dipole zum Gate-Bereich hin orientiert sind und negative Enden entsprechender Dipole vom Gate-Bereich weg orientiert sind und in dem zweiten stabilen Zustand negative Enden entsprechender Dipole zum Gate-Bereich hin orientiert sind und positive Enden entsprechender Dipole vom Gate-Bereich weg orientiert sind.
  9. FeFET nach einem der Ansprüche 1 bis 8, wobei das erste und das zweite Ende der ferroelektrischen Schicht dem Source-Bereich bzw. dem Drain-Bereich nahe sind.
  10. 2-Bit-Speichervorrichtung, umfassend: ein Substrat; einen Source-Bereich in dem Substrat; einen Drain-Bereich in dem Substrat und einen Gate-Stapel über dem Substrat, der sich, bezüglich einer ersten Richtung, von dem Source-Bereich zu dem Drain-Bereich erstreckt, wobei der Gate-Stapel Folgendes umfasst: eine ferroelektrische Schicht über dem Substrat und einen Gate-Bereich über der ferroelektrischen Schicht; und wobei das erste und das zweite Ende der ferroelektrischen Schicht dem Source-Bereich bzw. dem Drain-Bereich nahe sind; die ferroelektrische Schicht Dipole umfasst; die Dipole der ferroelektrischen Schicht bezüglich der ersten Richtung asymmetrisch polarisiert sind, wobei ein erster Satz Dipole am ersten Ende der ferroelektrischen Schicht eine erste Polarisation aufweist und ein zweiter Satz Dipole am zweiten Ende der ferroelektrischen Schicht eine zweite Polarisation aufweist, wobei die zweite Polarisation im Wesentlichen entgegengesetzt zu der ersten Polarisation ist; die erste Polarisation des ersten Endes der ferroelektrischen Schicht ein erstes Bit der 2-Bit-Speichervorrichtung darstellt und die zweite Polarisation des zweiten Endes der ferroelektrischen Schicht ein zweites Bit der 2-Bit-Speichervorrichtung darstellt.
  11. 2-Bit-Speichervorrichtung nach Anspruch 10, ferner umfassend: eine dielektrische Schicht, die sich zwischen der ferroelektrischen Schicht und dem Substrat befindet.
  12. 2-Bit-Speichervorrichtung nach Anspruch 10 oder 11, wobei die ferroelektrische Schicht so eingerichtet ist, dass sie programmierbar ist.
  13. 2-Bit-Speichervorrichtung nach einem der Ansprüche 10 bis 12, wobei die erste Polarisation einen von einem ersten und einem zweiten stabilen Zustand einer Ladungskonzentration darstellt, die durch entsprechende Dipole der ferroelektrischen Schicht erzielbar ist, wobei der zweite stabile Zustand im Wesentlichen entgegengesetzt zu dem ersten stabilen Zustand ist; und die zweite Polarisation dementsprechend den zweiten stabilen Zustand oder den ersten stabilen Zustand darstellt.
  14. 2-Bit-Speichervorrichtung nach einem der Ansprüche 10 bis 13, wobei das erste und das zweite Ende der ferroelektrischen Schicht dem Source-Bereich bzw. dem Drain-Bereich nahe sind.
  15. Verfahren zum Lesen eines ferroelektrischen Feldeffekttransistors (FeFET), wobei das Verfahren Folgendes umfasst: Lesen eines zweiten Bits der zwei Bits aus einer 2-Bit-Speichervorrichtung, die zwei Bits speichert, wobei die 2-Bit-Speichervorrichtung einen ersten Source/Drain-Anschluss (S/D-Anschluss), einen zweiten S/D-Anschluss, einen Gate-Anschluss und eine ferroelektrische Schicht umfasst, wobei das zweite Bit an einem ersten Ende der ferroelektrischen Schicht gespeichert ist und das erste Ende dem ersten S/D-Anschluss nahe ist, wobei das Lesen des zweiten Bits Folgendes umfasst: Anlegen einer Gate-Subschwellenspannung an den Gate-Anschluss; Anlegen einer Lesespannung an den zweiten S/D-Anschluss; Anlegen einer Störschutzspannung an den ersten S/D-Anschluss und Erfassen eines ersten Stroms an dem zweiten S/D-Anschluss; und wobei die Lesespannung niedriger als die Subschwellenspannung ist.
  16. Verfahren nach Anspruch 15, ferner umfassend: Lesen eines ersten Bits der zwei Bits, wobei das erste Bit an einem zweiten Ende der ferroelektrischen Schicht gespeichert ist und das zweite Ende dem zweiten S/D-Anschluss nahe ist, wobei das Lesen des ersten Bits Folgendes umfasst: Anlegen der Gate-Subschwellenspannung an den Gate-Anschluss; Anlegen der Lesespannung an den ersten S/D-Anschluss; Anlegen der Störschutzspannung an den zweiten S/D-Anschluss und Erfassen eines zweiten Stroms an dem ersten S/D-Anschluss.
  17. Verfahren nach Anspruch 16, ferner umfassend: Folgern eines 2-Bit-Zustands (0,0), wenn sowohl der erste als auch der zweite Strom im Wesentlichen null ist.
  18. Verfahren nach Anspruch 16 oder 17, ferner umfassend: Folgern eines 2-Bit-Zustands (0,1), wenn der erste Strom im Wesentlichen null ist und der zweite Strom einen signifikanten Wert ungleich null aufweist.
  19. Verfahren nach einem der Ansprüche 16 bis 18, ferner umfassend: Folgern eines 2-Bit-Zustands (1,0), wenn der zweite Strom im Wesentlichen null ist und der erste Strom einen signifikanten Wert ungleich null aufweist.
  20. Verfahren nach einem der Ansprüche 16 bis 19, ferner umfassend: Folgern eines 2-Bit-Zustands (1,1), wenn sowohl der erste als auch der zweite Strom einen signifikanten Wert ungleich null aufweist.
DE102021105038.3A 2020-05-29 2021-03-03 Mehrbit-speichervorrichtung und verfahren zum betreiben derselben Pending DE102021105038A1 (de)

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