DE102006017282A1

DE102006017282A1 - Halbleiterspeicherbauelement und Betriebsverfahren für Halbleiterspeicherbauelement

Info

Publication number: DE102006017282A1
Application number: DE102006017282A
Authority: DE
Inventors: Nicolas Dr. Nagel; Karl-Heinz Dr. Küsters; Josef Dr. Willer; Thomas Dr. Mikolajick
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2006-03-31
Filing date: 2006-04-12
Publication date: 2007-10-04
Also published as: US20070231991A1

Abstract

Die Schwellenspannung (VE1, Ve2, Ve3, Ve4, Ve5, Ve6) eines Charge-Trapping-Bauelementes mit Kanalbereich und Gateelektrode sowie einer dazwischen angeordneten Charge-Trapping-Schicht wird geändert, indem eine Spannung zwischen der Gateelektrode und dem Kanalbereich angelegt wird, die einen ersten Strom einer ersten Art von Ladungsträgern aus dem Kanalbereich in die Charge-Trapping-Schicht und einen zweiten Strom einer zweiten Art von Ladungsträgern aus der Gateelektrode in die Charge-Trapping-Schicht erzeugt. Die Erzeugung des zweiten Stromes wird gestoppt, wenn der Betrag der zweiten Stromstärke mindestens der halbe Betrag der ersten Stromstärke ist. Es wird hierbei das Erreichen eines Grenzwertes (9) der Schwellenspannung im Dauerzustand ausgenutzt.

Description

Die vorliegende Erfindung betrifft Halbleiterspeicherbauelemente und ein Betriebsverfahren für Halbleiterspeicherbauelemente mit großer Speicherkapazität.
Charge-Trapping-Speicherbauelemente sind bevorzugte Alternativen zu Floating-Gate-EEPROM-Bauelementen. Sie können besonders vorteilhaft in Chipkarten eingesetzt werden, die auf Flash-Speichern basieren. Die Charge-Trapping-Speicherzellen werden durch Einbringen von Ladungsträgern, zum Beispiel Elektronen, in eine Charge-Trapping-Schicht programmiert, wo sie gefangen werden und dauerhaft die Schwellenspannung der Transistorstruktur der Speicherzelle ändern. Falls die Ladungsträger, die gefangen werden sollen, im Kanal genügend stark beschleunigt werden, um ausreichend kinetische Energie zu gewinnen, können die sich so ergebenden so genannten heißen Ladungsträger (insbesondere CHE, channel hot electrons) mittels einer vergleichsweise geringen Spannung, die zwischen der Gateelektrode und dem Kanal angelegt wird, in die Charge-Trapping-Schicht injiziert werden. Insbesondere SONOS-Speicherzellen, die Oxid-Nitrid-Oxid-Schichtfolgen als Speichermedium besitzen, werden üblicherweise durch Channel-Hot-Electron-Injection programmiert.
Charge-Trapping-Speicherzellen eines besonderen Typus so genannter NROM-Zellen, die mit einer relativ dicken unteren Begrenzungsschicht in der Speicherschichtfolge versehen sind, können verwendet werden, um Informationsbits an den Source-/Drain-Bereichen an beiden Kanalenden unterhalb der betreffen den Gatekanten zu speichern. Die programmierte Zelle wird in Gegenrichtung gelesen (reverse read) um eine ausreichende Zwei-Bit-Trennung zu erreichen. Das Löschen wird durch Injektion heißer Löcher vorgenommen.
Die Ladungsträger müssen eine Grenzschicht zwischen der Charge-Trapping-Schicht und dem elektrisch leitfähigen Material, aus dem sie kommen, insbesondere dem Halbleitermaterial des Kanalbereiches, passieren. Das kann durch einen Tunnelprozess erfolgen, der unter der Bezeichnung Fowler-Nordheim-Tunneln bekannt ist. Dieser Prozess wird hervorgerufen durch Anlegen einer Spannung zwischen dem Kanalbereich und der Gateelektrode, um Ladungsträger niedriger Energie aus dem Kanalbereich durch die untere Grenzschicht in die Charge-Trapping-Schicht zu ziehen.
Die Charge-Trapping-Speicherzelle kann durch Einbringen von Ladungsträgern entgegengesetzten Vorzeichens in die Charge-Trapping-Schicht gelöscht werden. Falls die Speicherzelle mit Elektronen programmiert wird, können heiße Löcher aus dem Kanal injiziert werden, um die Zelle zu löschen, falls eine Beschleunigungsspannung zwischen den Source-/Drain-Bereichen angelegt wird. Die positive Ladung der Löcher kompensiert zumindest teilweise die negative Ladung der gefangenen Elektronen und stellt den ursprünglichen gelöschten Zustand der Speicherzelle wieder her. Diese Art des Löschens benötigt hohe Stromstärken, falls eine große Anordnung von Speicherzellen gleichzeitig gelöscht wird.
Ein Löschen kann auch durch Fowler-Nordheim-Tunneln von Löchern aus dem Kanal in die Charge-Trapping-Schicht bewirkt werden, falls eine negative Spannung an die Gateelektrode angelegt wird. Der Nachteil bei dieser Art des Löschens ist das Tunneln von Elektronen aus der Elektrode in die Charge-Trapping-Schicht, so dass die Ladung nicht vollständig aus der Charge-Trapping-Schicht entfernt wird.
Dieser Effekt ist vorrangig von Bedeutung, wenn eine hohe negative Spannung an die Gateelektrode angelegt wird, um den Löschvorgang zu beschleunigen. Da die Ladung in der Charge-Trapping-Schicht stetig verringert wird, erlaubt das abnehmende negative Potenzial in der Charge-Trapping-Schicht, dass immer mehr negative Ladungsträger aus der Gateelektrode in die Charge-Trapping-Schicht strömen. Auf diese Weise wird ein Sättigungszustand erreicht, in dem restliche Ladung in der Charge-Trapping-Schicht vorhanden ist, die nicht weiter reduziert werden kann. Eine niedrigere Potenzialdifferenz kann zwischen der Gateelektrode und dem Kanal angelegt werden, aber daraus resultiert ein langsamerer Löschprozess; eine verzögerte Löschung kann bestimmte Arten von Überlöschen hervorrufen. Das bedeutet, dass die Schwellenspannungen der Transistoren einen breiten Bereich negativer Spannungen annehmen, abhängig von der Löschzeit, so dass es schließlich verschiedene Zustände der Speicherzellen, die zusammen gelöscht worden sind, gibt.
Ein gelöschter Zustand, der gut definiert ist, macht eine geringe Verteilung der Schwellenspannungen erforderlich, so dass die Schwellenspannungen aller Speicherzellen, die zu dem gelöschten Sektor gehören, innerhalb desselben schmalen Bereiches liegen. Das Problem wird noch dadurch erschwert, dass eine untere Grenzschicht zwischen dem Halbleitermaterial des Kanalbereiches und der Charge-Trapping-Schicht vorzugsweise eine minimale Dicke von etwa 3 nm aufweist, um einen guten Datenerhalt zu gewährleisten.
Aufgabe der vorliegenden Erfindung ist es, einen Speicher anzugeben, der bei niedrigem Stromverbrauch von weniger als 30 mA betrieben werden kann, aber eine Programmierrate von typisch 10 MB/s erreicht. Dieser Speicher soll insbesondere bei Chipkarten einsetzbar sein, bei denen eine extrem hohe Speicherkapazität gefordert wird.
Diese Aufgabe wird mit dem Verfahren zum Betrieb eines Speicherbauelementes mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Halbleiterspeicherbauelement mit den Merkmalen des Anspruches 11 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem Charge-Trapping-Bauelement mit einem Kanalbereich, einer Gateelektrode, die ein elektrisches Feld in dem Kanalbereich kontrolliert und einer Charge-Trapping-Schicht zwischen dem Kanalbereich und der Gateelektrode wird die Schwellenspannung durch Anlegen einer Spannung zwischen der Gateelektrode und dem Kanalbereich verändert. Das erzeugt einen ersten Strom einer ersten Art von Ladungsträgern aus dem Kanalbereich in die Charge-Trapping-Schicht und einen zweiten Strom einer zweiten Art von Ladungsträgern aus der Gateelektrode in die Charge-Trapping-Schicht. Der zweite Strom wird gestoppt, wenn der Betrag der Stromstärke des zweiten Stromes mindestens halb so groß ist wie der Betrag der Stromstärke des ersten Stromes. Eine Betriebsschaltung liefert eine Spannung zwischen der Gateelektrode und dem Kanalbereich. Die Spannung ist so gewählt, dass sie einen ersten Strom einer ersten Art von Ladungsträgern aus dem Kanalbereich in die Charge-Trapping-Schicht und einen zweiten Strom einer zweiten Art von Ladungsträgern aus der Gateelektrode in die Charge-Trapping-Schicht erzeugt, bis der Betrag der Stromstärke des zweiten Stromes mindestens halb so groß ist wie der Betrag der Stromstärke des ersten Stromes.
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens und des Bauelementes anhand der beigefügten Figuren.
Die 1 zeigt einen Querschnitt eines Ausgangsbeispiels einer erfindungsgemäßen Charge-Trapping-Speicherzelle.
Die 2 zeigt ein Diagramm verschiedener Ladungsverteilungen in einer programmierten Multi-Bit-Speicherzelle.
Die 3 zeigt ein Diagramm mit einem Vergleich der Änderungen der Schwellenspannungen in der Zeit für Löschspannungen einschließlich der erfindungsgemäßen Spannung.
Die 4 zeigt ein Diagramm der Änderung der Schwellenspannung in der Zeit für verschiedene Anfangswerte der Schwellenspannung gemäß der vorliegenden Erfindung.
Die 5 zeigt eine schematische Ansicht eines Speichers, der in teilweise programmierte Sektoren unterteilt ist, die in Verbindung mit der vorliegenden Erfindung verwendet werden.
Die 1 zeigt einen Querschnitt eines Beispiels einer Charge-Trapping-Speicherzelle. An einer Hauptseite eines Halbleitersubstrates 1 befindet sich ein Kanalbereich 2, der von einer Gateelektrode 3 kontrolliert wird. Der Kanalbereich ist vorzugsweise in einer inneren Wanne angeordnet, die in einer äußeren Wanne angeordnet ist, die in dem Substrat ausgebildet ist. Das Substrat, die äußere Wanne und die innere Wanne haben abwechselnde Vorzeichen der Leitfähigkeit. Im Beispiel eines N-Kanaltransistors der Speicherzelle ist die innere Wanne p-leitend dotiert, die äußere Wanne ist n-leitend dotiert, und das Substrat ist mit einer p-Grunddotierung versehen. Die innere und äußere Wanne sind vorzugsweise auf begrenzte Bereiche des Substrates eingeschränkt. Auf diese Weise ist eine dreifache Wannenstruktur vorhanden, die ein Löschen nur eines Teils oder Sektors der Speicherzellenanordnung in einem einzelnen Löschprozess ermöglicht. Eine Charge-Trapping-Schicht 4 aus dielektrischem Material ersetzt das übliche Getedielektrikum. Sie ist von dem Halbleitermaterial des Kanalbereiches 2 und von der elektrisch leitfähigen Gateelektrode 3 durch eine untere Begrenzungsschicht 5 und eine obere Begrenzungsschicht 6 getrennt. Die Begrenzungsschichten sind auch dielektrisches Material. Die Charge-Trapping-Schicht 4 kann Siliziumnitrid sein, und die Begrenzungsschichten Siliziumoxid. Das Betriebsverfahren hängt nicht grundsätzlich von den für die Charge-Trapping-Schichtfolge vorgesehenen Materialien ab, kann aber entsprechend modifiziert werden.
Die Transistorstruktur der Speicherzelle wird mit einem Source-Bereich 7 und einem Drain-Bereich 8 vervollständigt, die durch dotiere Bereiche im Halbleitermaterial gebildet sind. Das Halbleitersubstrat 1 ist vorzugsweise mit einer Grunddotierung oder intrinsischen Dotierung versehen, so dass die Grenzen des Source-Bereiches 7 und des Drain-Bereiches 8 durch PN-Übergänge gebildet werden. Die oberen Ränder der PN-Übergänge sind vorzugsweise unterhalb der unteren seitlichen Kanten der Gateelektrode 3 angeordnet, so dass der Kanalbereich 2 vollständig von der Gateelektrode 3 überdeckt wird, wie das in der 1 dargestellt ist.
Die Anordnung des Kanals, der Gateelektrode, der Source-/Drain-Bereiche und der Charge-Trapping-Schichtfolge kann variiert werden, ohne den Rahmen der Erfindung zu verlassen. Es ist auch möglich, die Speicherzelle in einer Wand eines Grabens in dem Halbleitersubstrat oder in einer Wand oder Oberfläche eines Steges aus Halbleitermaterial, der auf einer Oberseite des Substrates angeordnet ist, oder in etwas Dementsprechendem anzuordnen.
Das in der 1 dargestellte Bauelement kann durch Injektion heißer Elektronen aus dem Kanal programmiert werden. Die Elektronen werden längs des Kanalbereiches 2 durch eine Spannung beschleunigt, die zwischen dem Source-Bereich 7 und dem Drain-Bereich 8 angelegt wird, negativ an Source und positiv an Drain. Die Elektronen erhalten genügend kinetische Energie, um in der Lage zu sein, die dielektrische untere Begrenzungsschicht 5 zu passieren und in die Charge-Trapping-Schicht 4 zu gelangen. Zu diesem Zweck wird eine relativ niedrige positive Spannung an die Gateelektrode 3 angelegt. Die Elektronen werden in dem dielektrischen Material der Charge-Trapping-Schicht 4 gefangen, so dass die akkumulierte Ladung die Schwellenspannung der Transistorstruktur verändert. Das kann in einem Lesevorgang festgestellt werden, der schlicht darin besteht, dass geeignete Betriebsspannungen an Source, Drain und Gate der Transistorstruktur angelegt werden und ein Strom von Source nach Drain durch den Kanalbereich 2 gemessen wird. Dieser Strom hängt von der Spannung, die zwischen-Gate und Drain angelegt ist, ab. Die notwendige Schwellenspannung wird durch das Programmieren der Speicherzelle verändert.
Die 2 zeigt ein Diagramm, in dem der in der 1 mit s bezeichnete Abstand auf der Abszisse wiedergegeben ist. Die Kurven in dem Diagramm zeigen die Ladungsdichteverteilung in der Charge-Trapping-Schicht 4. Jede Kurve in der 2 repräsentiert eine typische Ladungsverteilung in der Charge-Trapping-Schicht 4 der Speicherzelle in einem programmierten Zustand. In den 2a und 2b sind verschiedene Beispiele wiedergegeben, abhängig von unterschiedlichen Ausführungsbeispielen der Speicherzelle. Falls die Speicherzelle durch CHE (channel hot electrons) programmiert wird, ist die Ladung an einer der beiden lateralen Grenzen der Charge-Trapping-Schicht 4 in der Position s₁ oder s₂ (2a) konzentriert. Der Betrag der Ladung kann in dem Programmierprozess variiert werden. Das ist auch eine Möglichkeit, mehr als ein Bit zu speichern; Niveaus werden durch unterschiedliche Schwellenspannungen unterschieden, die von dem Betrag der gespeicherten Ladung abhängen. Durch die Richtung der beschleunigenden Spannung zwischen Source und Drain wird das Kanalende ausgewählt, an dem die Ladungsträger in die Charge-Trapping-Schicht injiziert werden.
Die Speicherzelle kann auch durch einen Tunnelprozess, üblicherweise Fowler-Nordheim-Tunneln, programmiert werden, was durch Anlegen einer Spannung zwischen dem Kanalbereich 2 und der Gateelektrode 3 ohne beschleunigende Spannung zwischen Source und Drain hervorgerufen wird. Falls Elektronen aus dem Kanal die untere Begrenzungsschicht 5 passieren und in der Charge-Trapping-Schicht 4 gefangen werden sollen, wird eine positive Spannung an die Gateelektrode 3 angelegt. Da die Ladungsverteilung im Kanal in diesem Fall symmetrisch ist, resultiert eine symmetrische Ladungsanhäufung in der Charge-Trapping-Schicht 4, wenn Fowler-Nordheim-Tunneln verwendet wird. Das ist in der 2b mit den vier Kurven dargestellt, die sich über den gesamten Abstand erstrecken, der den Kanalbereich zwischen s₁ und s₂ wiedergibt.
Die 3 ist ein Diagramm, das zeigt, wie die Schwellenspannung einer Charge-Trapping-Speicherzelle sich in einem Löschprozess über die Zeit hinweg verändert, wenn eine Löschspannung Ve₁, Ve₂, Ve₃, Ve₄, Ve₅ oder Ve₆ zwischen der Gateelektrode und dem Kanalbereich angelegt wird. Die Löschspannungen sind entsprechend ihren Werten durchnummeriert. Die erste Löschspannung Ve₁ ist zum Beispiel –9 Volt, Ve₃ typisch –11 Volt und Ve₄ typisch –12 Volt. Zum Zeitpunkt 0 besitzt die programmierte Speicherzelle eine gewisse Schwellenspannung V_th. Falls die Speicherzelle durch Fowler-Nordheim-Tunneln von Ladungsträgern aus dem Kanalbereich in die Charge-Trapping-Schicht gelöscht wird, ändert sich die Schwellenspannung gemäß der graphischen Darstellung in dem Diagramm der 3. Im Löschprozess wird ein elektrisches Potenzial an die Gateelektrode angelegt, das typisch 10 Volt bis 20 Volt niedriger, das heißt negativer, ist als das Potenzial des Kanalbereiches. Wenn die gespeicherten Ladungsträger Elektronen sind, wird eine bezüglich des Kanals negative Spannung an die Gateelektrode angelegt, um Löcher, das heißt positive Ladungsträger, aus dem Kanal durch die untere Begrenzungsschicht 5 in die Charge-Trapping-Schicht 4 zu ziehen und einen entsprechenden Betrag negativer gefangener Ladungen zu kompensieren.
Falls die Löschspannung in dem Bereich liegt, der in einem Löschprozess mittels heißer Löcher aus dem Kanal angelegt wird, verändert sich die Schwellenspannung typisch entsprechend den Kurven, die zu Ve₁, Ve₂ oder Ve₃ in 3 gehören. Das Diagramm zeigt, dass die Schwellenspannung sich stetig verringert, bis sie negative Werte erreicht. Das ist ein Zustand des Überlöschens, der nicht erwünscht ist, weil er in sehr unterschiedlichen Zuständen der Speicherzellen, die zusammen gelöscht worden sind, resultiert. Es ist nicht möglich, die Löschzeit so anzupassen, dass der gewünschte Wert der Schwellenspannung für jede gelöschte Speicherzelle erhalten wird, weil die Speicherzellen abhängig von ihrem Programmierzustand verschiedene Schwellenspannungen haben. Deshalb erzeugt eine minimale Löschzeit, die notwendig ist, um einen vollständig gelöschten Sektor zu erhalten, eine weite Verteilung der resultierenden Schwellenspannungen.
Falls die Löschspannung erhöht wird, so dass eine negativere Spannung an die Gateelektrode 3 angelegt wird, neigen die Kurven der Schwellenspannung dazu, das Charakteristikum der zu Ve₆ gehörenden Kurve zu zeigen. In diesem Fall erreicht die Schwellenspannung einen Grenzwert 9 eines Dauerzustandes. Das kann mit dem Tunneln von Elektronen aus der Gateelektrode durch die obere Begrenzungsschicht 6 in die Charge-Trapping-Schicht 4 erklärt werden. Dieser Elektronenstrom in die Charge-Trapping-Schicht 4 nimmt zu, während immer mehr positive Ladungen die in der Charge-Trapping-Schicht 4 gefangenen negativen Ladungen kompensieren. Auf diese Weise sind zwei einander entgegengesetzte Ströme vorhanden: Löcher, die sich aus dem Kanal nach oben in die Charge-Trapping-Schicht 4 bewegen, um die negative Ladung der gefangenen Elektronen zu kompensieren, und Elektronen, die sich infolge der negativen Spannung an der Gateelektrode 3 und des abnehmenden negativen Potenzials in der Charge-Trapping-Schicht 4 aus der Gateelektrode in die Charge-Trapping-Schicht 4 bewegen. Im Ergebnis können die negativen Ladungen in der Charge-Trapping-Schicht 4 nicht vollständig kompensiert werden, und die Speicherzelle wird nicht vollständig gelöscht. Die sich ergebende Schwellenspannung liegt über einem Wert, der zu einer Speicherzelle in einem Zustand gehört, in dem die Charge-Trapping-Schicht 4 völlig leer von Ladungsträgern ist.
Das Betriebsverfahren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung macht von dem Wert der Schwellenspannung im Dauerzustand Gebrauch, der erreicht wird, wenn das Löschen mit einem Tunnelprozess von Ladungsträgern durchgeführt wird und nicht durch Injektion heißer Ladungsträger bei einer niedrigeren Spannung zwischen der Gateelektrode und dem Kanalbereich. Die Verwendung einer höheren Spannung an der Gateelektrode resultiert nicht nur im Auftreten einer unteren Grenze der Schwellenspannung, sondern hat den Vorteil einer erhöhten Löschgeschwindigkeit. Zu dem kann die untere Begrenzungsschicht ausreichend dick gemacht werden, typisch mindestens 3 nm, um einen guten Datenerhalt zu gewährleisten. Die hohe Spannung zwischen der Gateelektrode und dem Kanalbereich ermöglicht ein Löschen durch einen Tunnelprozess trotz der relativ dicken unteren Begrenzungsschicht.
Die Ladungsträger, die von der Gateelektrode in das dielektrische Material tunneln, müssen eine Potenzialbarriere zwischen dem elektrisch leitfähigen Material der Gateelektrode und dem dielektrischen Material durchqueren. Die Barrierenhöhe hängt von dem Material der Gateelektrode ab und sollte hoch genug sein, um den Betrag der tunnelnden Ladung klein zu halten. Besonders bevorzugte Materialien für die Gateelektrode sind hoch p-leitend dotiertes Polysilizium, Titannitrid und Tantalnitrid.
Die 4 zeigt ein Diagramm der Schwellenspannung über der Löschzeit für mehrere verschiedene Anfangswerte. Es wird angenommen, dass eine bezüglich des Kanals hinreichend negative Spannung an die Gateelektrode angelegt wird, um einen Grenzwert 9 des Dauerzustandes der Schwellenspannung zu erhalten, der nach einer ausreichenden Dauer des Löschprozesses erreicht wird. Der Grenzwert 9 des Dauerzustandes entspricht einem unteren Grenzwert V_b der Schwellenspannung, der für alle Speicherzellen des gelöschten Sektors derselbe ist, unabhängig von dem Anfangswert 10. Das Diagramm der 4 ist idealisiert, aber es zeigt grundsätzlich, wie das Verfahren arbeitet. Es zeigt außerdem, dass der Dauerzustand auch bei denjenigen Speicherzellen erreicht wird, die anfänglich zum Beispiel eine Schwellenspannung unterhalb des Grenzwertes 9 des Dauerzustandes besitzen, weil sie überhaupt noch nicht programmiert worden sind und dementsprechend noch frei von gefangenen Ladungen sind.
Ausgehend von dem niedrigsten dargestellten Anfangswert 10 der Schwellenspannung oberhalb des unteren Grenzwertes V_b wird nach der Zeit t₁ ein Dauerzustand erreicht. Speicherzellen mit einer höheren anfänglichen Schwellenspannung benötigen eine längere Löschzeit, bis der Grenzwert 9 des Dauerzustandes zu Zeitpunkten t₂, t₃ beziehungsweise t₄ erreicht wird. Entsprechend dem Einsatz der Speicherzelle als Einzel-Bit-Speicherzelle oder Multi-Bit-Speicherzelle existiert ein Maximalwert der Schwellenspannung V_th,max, der in einer beliebigen der Speicherzellen auftreten kann. Deshalb bestimmt der maximale Wert der Schwellenspannung die minimale Zeit, die notwendig ist, um die Schwellenspannung jeder Speicherzelle des Sektors, der gelöscht werden soll, auf das Niveau des unteren Grenzwertes V_b zu bringen.
Es kann ausreichen, wenn der untere Grenzwert innerhalb eines gewissen Prozentsatzes erreicht wird, vorzugsweise etwa 5 Prozent des gesamten Bereiches zwischen dem maximalen Wert der Schwellenspannung und dem unteren Grenzwert V_b. Statt dessen kann das Löschen ausgeführt werden, bis die Änderungsrate des Wertes der Schwellenspannung pro Zeiteinheit auf ein Zehntel des anfänglichen Wertes dieser Änderungsrate abgenommen hat. Der Wert der Schwellenspannung nimmt den unteren Grenzwert nicht plötzlich an, sondern eher asymptotisch. Aber das ist kein Hindernis für die Anwendung dieses Betriebsverfahrens.
Das Betriebsverfahren gemäß einem Ausführungsbeispiel dieser Erfindung ist insbesondere passend für extrem große Speicher mit riesiger Speicherkapazität. Das Löschen solcher Speicher erfolgt für alle Speicherzellen innerhalb desselben Sektors gemeinsam. Das Löschen kann unabhängig von den verschiedenen Programmierzuständen individueller Speicherzellen innerhalb des Sektors, der gelöscht werden soll, durchgeführt werden. Das ist ein wesentlicher Vorteil im Vergleich zu Löschprozessen, die die unterschiedlichen Schwellenspannungen berücksichtigen, zum Beispiel durch ein Vorprogrammieren all derjenigen Speicherzellen, die noch nicht in einem programmierten Zustand sind. Insbesondere bei sehr großen Speichern erhöht ein solches Verfahren die Löschzeit erheblich. Deshalb ist das Betriebsverfahren gemäß dieser Erfindung geeignet, die Löschzeit wesentlich zu reduzieren, obwohl der individuelle Löschprozess durch das Tunneln von Ladungsträgern mehr Zeit beansprucht als eine Injektion heißer Ladungsträger.
Dieses Verfahren kann unabhängig von dem Programmierzustand einzelner Speicherzellen und ohne Unterscheidung zwischen programmierten und nicht programmierten Speicherzellen angewendet werden. Sogar diejenigen Speicherzellen, die anfänglich eine niedrigere Schwellenspannung haben, werden auf den Wert des Dauerzustandes gebracht. Auf diese Weise erzeugt dieses Verfahren einen gelöschten Sektor aus Speicherzellen mit Schwellenspannungen, die alle innerhalb eines sehr kleinen Toleranzbereiches liegen.
Das Verfahren findet insbesondere Anwendung bei Speicherzellenanordnungen, die eine minimale Abmessungsgröße von weniger als 70 nm aufweisen. Die minimale Abmessungsgröße bezeichnet hierbei die halbe Teilung (pitch) der schmalsten parallelen Anordnung elektrischer Leiter, die auf dem Substrat vorgesehen werden, um die Speicherzellen zu adressieren, mit anderen Worten die halbe Teilung derjenigen Ebene der Adressierungsbahnen, die von allen Ebenen am stärksten miniaturisiert ist, was insbesondere die Ebene der Wortleitungen der ersten Metallisierungsebene sein kann.
Die bevorzugten Ausführungsbeispiele des Speicherbauelementes, das mit diesem Verfahren betrieben wird, besitzen Abmessungen und Betriebsspannungen, die in den nachfolgend angegebenen Bereichen liegen. Der Wert der Spannung, die zwischen der Gateelektrode und dem Kanalbereich während der Löschoperationen angelegt wird, liegt vorzugsweise a) im Bereich von 12 Volt bis 23 Volt, stärker bevorzugt b) im Bereich von 14 Volt bis 20 Volt und noch stärker bevorzugt c) im Bereich von 15 Volt bis 18 Volt. Die untere Begrenzungsschicht 5, die vorzugsweise aus Oxid gebildet ist, besitzt eine Dicke, die sowohl im Hinblick auf bekannte Eigenschaften von Charge-Trapping-Speicherzellen im Allgemeinen als auch im Hinblick auf das Betriebsverfahren gemäß dieser Erfindung angepasst ist. Somit liegt der Wert der Dicke der unteren Begrenzungsschicht 5 vorzugsweise im Bereich von 3 nm bis 4,5 nm im oben genannten Fall a), im Bereich von 3,2 nm bis 4,1 nm im Fall b) und im Bereich von 3,5 nm bis 3,8 nm im Fall c). Die gesamte oxidäquivalente Dicke der dielektrischen Schichtfolge, die das Gatedielektrikum bildet und die untere Begrenzungsschicht 5, die Charge-Trapping-Schicht 4 und die obere Begrenzungsschicht 6 aufweist, das heißt, die Dicke einer ein zelnen Oxidschicht, die dieselbe Kapazität pro Flächeneinheit liefert wie die Schichtfolge, wird vorzugsweise an die Dicke der unteren Begrenzungsschicht, die kleinste Teilung der Speicherzellenanordnung und die vorgesehene Betriebsspannung angepasst. Der Wert der gesamten oxidäquivalenten Dicke der dielektrischen Schichtfolge liegt vorzugsweise im Bereich von 10 nm bis 15 nm im Fall a), im Bereich von 10 nm bis 14 nm im Fall b) und im Bereich von 11 nm bis 13 nm im Fall c).
Ein weiterer Vorteil kann erreicht werden, wenn das Löschverfahren mit einer besonderen Verwaltung des Zugriffs auf die Speichersektoren kombiniert wird. Das wird in Verbindung mit 5 beschrieben, die eine schematische Ansicht der Speicherzellenanordnung, unterteilt in mehrere Sektoren 11, in diesem Beispiel insgesamt zwölf Sektoren, zeigt. In der vereinfachten Wiedergabe ist jeder Sektor durch einen quadratischen Bereich der Speicherzellenanordnung wiedergegeben und mit den Zahlen von eins bis zwölf durchnummeriert, die in der linken oberen Ecke eingetragen sind. In jedem Sektor ist ein schraffierter Bereich dargestellt, der den Bereich bezeichnet, der von gültigen Dateien eingenommen wird, die die gespeicherte Information enthalten. Es wird angenommen, dass die gültigen Dateien einen zusammenhängenden Bereich einnehmen, wobei der komplementäre Bereich jedes Sektors nur ungültige Dateien enthält.
Beim Betrieb des Speicherbauelementes wird ein Algorithmus implementiert, der den gültigen Dateien und ungültigen Dateien jedes Sektors Rechnung trägt. Falls der Anteil der Speicherkapazität eines Sektors, der von gültigen Dateien eingenommen wird, kleiner geworden ist als ein vorgegebener bestimmter Anteil, werden alle gültigen Dateien des betreffenden Sektors in einen freien Bereich eines anderen Sektors kopiert, vorzugsweise eines Sektors, der bereits fast vollständig gefüllt ist. In dem in der 5 dargestellten Beispiel werden die gültigen Dateien von Sektor 4 in Sektor 8 kopiert, die gültigen Reste in den Sektoren 7 und 9 werden beide in den Sektor 5 kopiert, und die Sektoren 4, 7 und 9 werden anschließend gelöscht. Dieser Algorithmus ermöglicht einen wirtschaftlichen Löschprozess ganzer Sektoren gemeinsam.
Der Löschprozess mittels Tunnelns von Ladungsträgern benötigt mehr Zeit als das Löschen durch heiße Löcher. Deshalb ist es bevorzugt, das Löschen im Hintergrund durchzuführen, während der Rest des Speichers in der üblichen Weise betrieben wird. Das Löschen der Sektoren beeinträchtigt das Programmieren und Lesen in anderen Sektoren nicht. Dieses Betriebsverfahren, vorzugsweise mit dem beschriebenen Algorithmus, ist daher insbesondere geeignet für sehr große Speicher. Daher sind Charge-Trapping-Speicher die erste Wahl für den Entwurf zukünftiger Speicheranwendungen, insbesondere in Verbindung mit Chipkarten oder anderen Speichermedien, die vorgesehen sind, enorm große Informationsinhalte in einem kompakten und leicht verfügbaren Format zur Verfügung zu stellen.

1: Halbleitersubstrat
2: Kanalbereich
3: Gateelektrode
4: Charge-Trapping-Schicht
5: untere Begrenzungsschicht
6: obere Begrenzungsschicht
7: Source-Bereich
8: Drain-Bereich
9: Grenzwert im Dauerzustand
10: Anfangswert der Schwellenspannung
11: Sektor in der Anordnung aus Speicherzellen
C: Ladungsdichte
s: Abstand
V_b: unterer Grenzwert der Schwellenspannung
V_th: Schwellenspannung
Ve_i: Löschspannung

Claims

Verfahren zum Betrieb eines Speicherbauelementes, bei dem die Schwellenspannung (Ve_i) eines Charge-Trapping-Bauelementes mit Kanalbereich (2), Gateelektrode (3) und Charge-Trapping-Schicht (4) zwischen dem Kanalbereich (2) und der Gateelektrode (3) geändert wird, indem eine Spannung zwischen der Gateelektrode (3) und dem Kanalbereich (2) angelegt wird, mit der ein erster Strom einer ersten Art von Ladungsträgern aus dem Kanalbereich (2) in die Charge-Trapping-Schicht (4) und ein zweiter Strom einer zweiten Art von Ladungsträgern aus der Gateelektrode (3) in die Charge-Trapping-Schicht (4) hervorgerufen wird, und die Erzeugung des zweiten-Stromes gestoppt wird, wenn der Betrag der Stromstärke des zweiten Stromes mindestens halb so groß ist wie der Betrag der Stromstärke des ersten Stromes.
Verfahren nach Anspruch 1, bei dem die Schwellenspannungen (Ve_i) einer Mehrzahl von Charge-Trapping-Speicherzellen gleichzeitig auf die angegebene Art geändert werden.
Verfahren nach Anspruch 1 oder 2, bei dem zwischen dem Kanalbereich (2) und der Charge-Trapping-Schicht (4) eine Grenzschicht aus dielektrischem Material einer Dicke von 3 nm bis 4,5 nm vorgesehen wird und die Spannung zwischen dem Kanalbereich (2) und der Gateelektrode (3) im Bereich von 12 V bis 23 V gewählt wird.
Verfahren nach Anspruch 3, bei dem zwischen dem Kanalbereich (2) und der Gateelektrode (3) eine Schichtfolge aus dielektrischen Materialien angeordnet wird, die eine gesamte oxidäquivalente Dicke im Bereich von 10 nm bis 15 nm aufweist.
Verfahren nach Anspruch 1 oder 2, bei dem zwischen dem Kanalbereich (2) und der Charge-Trapping-Schicht (4) eine Grenzschicht aus dielektrischem Material einer Dicke von 3 nm bis 4,5 nm vorgesehen wird und die Spannung zwischen dem Kanalbereich (2) und der Gateelektrode (3) im Bereich von 14 V bis 20 V gewählt wird.
Verfahren nach Anspruch 5, bei dem zwischen dem Kanalbereich (2) und der Gateelektrode (3) eine Schichtfolge aus dielektrischen Materialien angeordnet wird, die eine gesamte oxidäquivalente Dicke im Bereich von 10 nm bis 14 nm aufweist.
Verfahren nach Anspruch 1 oder 2, bei dem zwischen dem Kanalbereich (2) und der Charge-Trapping-Schicht (4) eine Grenzschicht aus dielektrischem Material einer Dicke von 3 nm bis 4,5 nm vorgesehen wird und die Spannung zwischen dem Kanalbereich (2) und der Gateelektrode (3) im Bereich von 15 V bis 18 V gewählt wird.
Verfahren nach Anspruch 7, bei dem zwischen dem Kanalbereich (2) und der Gateelektrode (3) eine Schichtfolge aus dielektrischen Materialien angeordnet wird, die eine gesamte oxidäquivalente Dicke im Bereich von 11 nm bis 13 nm aufweist.
Verfahren nach einem der Ansprüche 1 bis 8, bei dem Sektoren (11) aus Speicherzellen vorgesehen werden, ein Bruchteil eines Sektors (11) vorgegeben wird, ungültige Dateien des Sektors (11) registriert werden und, falls mehr als der vorgegebene Bruchteil des Sektors (11) von ungültigen Dateien eingenommen wird, die anderen Dateien des Sektors (11) in einen anderen Sektor (11) kopiert werden und der erste Sektor (11) gelöscht wird.
Verfahren nach einem der Ansprüche 1 bis 9, bei dem die Spannung zwischen der Gateelektrode (3) und dem Kanalbereich (2) während einer Zeitdauer von einer Millisekunde bis einer Sekunde angelegt wird.
Halbleiterspeicherbauelement mit einem Kanalbereich (2), einer Gateelektrode (3), die ein elektrisches Feld im Kanalbereich (2) kontrolliert, einer Charge-Trapping-Schicht (4) zwischen dem Kanalbereich (2) und der Gateelektrode (3) und einem Schaltkreis, der eine Spannung zwischen der Gateelektrode (3) und dem Kanalbereich (2) zur Verfügung stellt, wobei diese Spannung so gewählt ist, dass ein erster Strom einer ersten Art von Ladungsträgern aus dem Kanalbereich (2) in die Charge-Trapping-Schicht (4) und ein zweiter Strom einer zweiten Art von Ladungsträgern aus der Gateelektrode (3) in die Charge-Trapping-Schicht (4) hervorgerufen wird, bis der Betrag der Stromstärke des zweiten Stromes mindestens halb so groß wie der Betrag der Stromstärke des ersten Stromes ist.
Halbleiterspeicherbauelement nach Anspruch 11, bei dem eine Anordnung aus Speicherzellen vorhanden ist und die Schaltung dafür vorgesehen ist, die Spannung zwischen der Gateelektrode (3) und dem Kanalbereich (2) für eine Vielzahl von Speicherzellen zur Verfügung zu stellen.
Halbleiterspeicherbauelement nach Anspruch 11 oder 12, bei dem die Schaltung in dem Bauelement integriert ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 13, bei dem die Gateelektrode (3) hoch p-leitend dotiertes Polysilizium aufweist.
Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 13, bei dem die Gateelektrode (3) Titannitrid aufweist.
Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 13, bei dem die Gateelektrode (3) Tantalnitrid aufweist.
Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 16, bei dem eine Grenzschicht aus dielektrischem Material zwischen dem Kanalbereich (2) und der Charge-Trapping-Schicht (4) angeordnet ist, wobei die Grenzschicht eine Dicke im Bereich von 3 nm bis 4,5 nm aufweist.
Halbleiterspeicherbauelement nach Anspruch 17, bei dem als Spannung zwischen dem Kanalbereich (2) und der Gateelektrode (3) ein Wert im Bereich von 12 V bis 23 V vorgesehen ist.
Halbleiterspeicherbauelement nach Anspruch 17 oder 18, bei dem eine Schichtfolge dielektrischer Materialien zwischen dem Kanalbereich (2) und der Gateelektrode (3) angeordnet ist und diese Schichtfolge eine gesamte oxidäquivalente Dicke im Bereich von 10 nm bis 15 nm aufweist.
Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 16, bei dem eine Grenzschicht aus dielektrischem Material zwischen dem Kanalbereich (2) und der Charge-Trapping-Schicht (4) angeord net ist, wobei die Grenzschicht eine Dicke im Bereich von 3,2 nm bis 4,1 nm aufweist.
Halbleiterspeicherbauelement nach Anspruch 20, bei dem als Spannung zwischen dem Kanalbereich (2) und der Gateelektrode (3) ein Wert im Bereich von 14 V bis 20 V vorgesehen ist.
Halbleiterspeicherbauelement nach Anspruch 20 oder 21, bei dem eine Schichtfolge dielektrischer Materialien zwischen dem Kanalbereich (2) und der Gateelektrode (3) angeordnet ist und diese Schichtfolge eine gesamte oxidäquivalente Dicke im Bereich von 10 nm bis 14 nm aufweist.
Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 16, bei dem eine Grenzschicht aus dielektrischem Material zwischen dem Kanalbereich (2) und der Charge-Trapping-Schicht (4) angeordnet ist, wobei die Grenzschicht eine Dicke im Bereich von 3,5 nm bis 3,8 nm aufweist.
Halbleiterspeicherbauelement nach Anspruch 23, bei dem als Spannung zwischen dem Kanalbereich (2) und der Gateelektrode (3) ein Wert im Bereich von 15 V bis 18 V vorgesehen ist.
Halbleiterspeicherbauelement nach Anspruch 23 oder 24, bei dem eine Schichtfolge dielektrischer Materialien zwischen dem Kanalbereich (2) und der Gateelektrode (3) angeordnet ist und diese Schichtfolge eine gesamte oxidäquivalente Dicke im Bereich von 11 nm bis 13 nm aufweist.