DE112004000703B4

DE112004000703B4 - Verfahren zum Betrieb einer Doppelzellenspeichereinrichtung mit einer verbesserten Lesebereichsspanne über die Lebensdauer hinweg

Info

Publication number: DE112004000703B4
Application number: DE112004000703.8T
Authority: DE
Inventors: Kulachet Tanpairoj; Darlene G. Hamilton; Edward Hsia; Alykhan Madhani; Mimi Lee
Original assignee: Cypress Semiconductor Corp
Current assignee: Infineon Technologies LLC
Priority date: 2003-04-24
Filing date: 2004-03-08
Publication date: 2016-12-01
Anticipated expiration: 2024-03-09
Also published as: JP2010102828A; DE112004000703T5; GB0615514D0; GB2427771A; US6778442B1; GB2415552A; GB2415552B; JP2007524953A; CN1777959A; GB0518482D0; JP5281599B2; WO2004097837A2; WO2004097837A3; TWI326875B; KR20060008916A; GB2427771B; TW200506938A; CN100472661C

Abstract

Verfahren zum Programmieren einer dielektrischen Ladungsträgereinfangspeichereinrichtung (6) mit einer ersten Ladungsspeicherzelle (38, 40) und einer zweiten Ladungsspeicherzelle (38, 40), wobei das Verfahren umfasst: Programmieren der ersten Ladungsspeicherzelle, um eine erste, einem geladenen Programmierpegel entsprechende Ladungsmenge zu speichern; Programmieren der zweiten Ladungsspeicherzelle, um eine zweite, dem geladenen Programmierpegel entsprechende Ladungsmenge zu speichern; und Verifizieren, dass die zweite programmierte Ladungsspeicherzelle Ladung entsprechend dem geladenen Programmierpegel speichert, und, wenn die Verifizierung ein negatives Resultat ergibt, erneutes Pulsen jeweils der ersten programmierten Ladungsspeicherzelle und der zweiten programmierten Ladungsspeicherzelle.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft im Allgemeinen das Gebiet nicht-flüchtiger Speichereinrichtungen und betrifft insbesondere ein Verfahren zum Speichern von Daten unter Anwendung einer Flash-Speichereinrichtung, etwa einer dielektrischen elektrisch löschbaren und programmierbaren Doppelzellenladungsträgereinfangspeichereinrichtung.
HINTERGRUND
Eine andauernde Tendenz bei der Herstellung moderner integrierter Schaltungen besteht darin, die pro Einheitsfläche auf einer integrierten Schaltungsspeichereinheit, etwa einer Flash-Speichereinheit, gespeicherte Datenmenge zu vergrößern. Speichereinheiten umfassen häufig eine relativ große Anzahl an Kernspeichereinrichtungen (die manchmal auch als Kernspeicherzellen bezeichnet sind). Z. B. kann eine konventionelle Doppelzellenspeichereinrichtung, etwa eine dielektrische Ladungsträgereinfang-Flash-Speichereinrichtung Daten in einer ”Doppelbit”-Anordnung speichern. D. h. ein Bit (d. h. ein binärer Datenwert mit zwei Zuständen, etwa einer logischen 1 oder einer logischen 0) kann unter Anwendung einer ladungsspeichernden Zelle auf einer ersten ”Seite” des Halbleiterbauelements gespeichert werden, und zweites Bit kann unter Anwendung einer komplementären Ladungsspeicherzelle auf einer zweiten ”Seite” der Speichereinrichtung gespeichert werden. Das Programmieren einer derartigen Speichereinrichtung kann beispielsweise durch die Injektion heißer Elektronen bewerkstelligt werden. Das Einbringen heißer Elektronen beinhaltet das ”Pulsen” des Bauelements durch Anlegen geeigneter Spannungspotentiale an jeweils ein Gate und ein Drain der Speichereinrichtung für eine spezifizierte Zeitdauer. Während des Programmierpulses wird das Source typischerweise geerdet. Das Lesen der Speichereinrichtung kann bewerkstelligt werden, indem eine geeignete Spannung an jeweils das Gate und das Drain angelegt wird und der Strom von dem Drain zu dem Source (als ein Kennzeichen der Bauteilschwellwertspannung) mit einem Referenzwert verglichen wird, um zu bestimmen, ob die ausgelesene Ladungsträgereinfangzelle sich in einem programmierten oder unprogrammierten Zustand befindet.
Obwohl konventionelle dielektrische Ladungsträgereinfang-Flash-Speichereinrichtungen in der Lage sind, zwei Einzelbit-Binärdatenwerte pro Speichereinrichtung zu speichern, weisen konventionelle dielektrische Ladungsträgereinfang-Flash-Speichereinrichtungen Probleme hinsichtlich der Datenhaltezeit auf, insbesondere nach wiederholten Programmier/Lösch-(PE)Zyklen. Zu den Gründen der Probleme hinsichtlich der Datenhaltezeit können Ladungsverlust und Komplementärbitstörungen gehören (beispielsweise, wenn eine programmierte Seite des Speicherbauelements die Schwellwertspannung des Speicherbauelements während des Auslesens einer unprogrammierten Seite des Speicherbauelements beeinflusst).
Daher gibt es ein ständiges Bestreben, Daten in Speichereinrichtungen zu speichern, wobei das Datenhaltevermögen und die Eigenschaften hinsichtlich der Zuverlässigkeit der Speicherbauelemente verbessert werden. Die US 6 541 815 B1 zeigt ein Verfahren zum Programmieren von dielektrischen Speicherzellen mit zwei Ladungsspeicherzellen, wobei das Verfahren das Löschen und nachfolgend das Programmieren der Ladungsspeicherzellen. Aus der US 6 456 533 B1 ist ein Verfahren zum Programmieren eines Speicher-Arrays und könnte als nächstliegender Stand der Technik für die vorliegende Erfindung betrachtet werden.
ÜBERBLICK ÜBER DIE ERFINDUNG
Gemäß einem Aspekt der Erfindung richtet sich diese an ein Verfahren zum Programmieren einer dielektrischen Ladungsträgereinfangspeicher-einrichtung mit einer ersten Ladungsspeicherzelle und einer zweiten Ladungsspeicherzelle. Das Verfahren umfasst das Programmieren der ersten Ladungsspeicherzelle, um eine erste Ladungsmenge zu speichern, die einen geladenen Programmierpegel entspricht; Programmieren der zweiten Ladungsspeicherzelle, um eine zweite Ladungsmenge zu speichern, die dem geladenen Programmierpegel entspricht; und Verifizieren, dass die zweite programmierte Ladungsspeicherzelle Ladung speichert, die dem geladenen Programmierpegel entspricht, und wenn die Verifizierung nicht erfolgreich ist, erneutes Pulsen der ersten programmierten Ladungsspeicherzelle und der zweiten programmierten Ladungsspeicherzelle.
Gemäß einem weiteren Aspekt der Erfindung wird während des erneuten Pulsens die erste programmierte Ladungsspeicherzelle erneut gepulst und wird anschließend die zweite programmierte Ladungsspeicherzelle erneut gepulst.
Gemäß einem weiteren Aspekt der Erfindung richtet sich diese an ein Verfahren zum Programmieren einer dielektrischen Ladungsträgereinfangspeichereinrichtung mit einer ersten Ladungsspeicherzelle und einer zweiten Speicherladungsspeicherzelle. Das Verfahren umfasst: Programmieren der ersten Ladungsspeicherzelle, um eine erste Ladungsmenge zu speichern, die einem geladenen Programmierpegel entspricht; Programmieren der zweiten Ladungsspeicherzelle, um eine zweite Ladungsmenge zu speichern, die dem geladenen Programmierpegel entspricht; und Verifizieren, dass die erste programmierte Ladungsspeicherzelle Ladung speichert, die dem geladenen Programmierpegel entspricht, und, wenn die Verifizierung nicht erfolgreich ist, erneutes Pulsen der ersten programmierten Ladungsspeicherzelle und der zweiten programmierten Ladungsspeicherzelle.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese und weitere Merkmale der vorliegenden Erfindung gehen aus dem Studium der folgenden Beschreibung und der Zeichnungen hervor, in denen:
1 eine schematische Blockansicht einer beispielhaften Speichereinheit ist, die mehrere Kernspeichereinrichtungen aufweist, auf die ein Verfahren zum Programmieren gemäß der vorliegenden Erfindung angewendet werden kann;
2 eine schematische Blockansicht eines Teils eines Kernspeicherarrays der Speichereinheit ist, die die Kernspeichereinrichtungen aufweisen kann;
3 eine schematische Querschnittsdarstellung beispielhafter Kernspeichereinrichtungen des Kernspeicherarrays ist, wobei der Schnitt entlang der Linie 3-3 aus 2 erfolgt;
4 eine Verteilungsfunktion zeigt, die Verteilungen von relativen Programmierpegelschwellwertspannungen für eine ”Einzelbit”- und eine ”Doppelbit”-Programmierung einer Ladungsspeicherzelle aus der Kernspeichereinrichtung enthält;
5 ein Graph ist, der Verteilungen für relative Programmierpegelschwellwertspannungen für eine ”Einzelbit”-Mehrpegelzellen(MLC)-” und eine Quadbit”-Programmierung einer Ladungsspeicherzelle aus der Kernspeichereinrichtung angibt;
6 ein Graph ist, der die Verschiebung einer Verteilung der Schwellwertspannung für einen leeren Zustand gemäß der vorliegenden Erfindung zeigt;
7 ein Flussdiagramm eines Verfahrens zum Konfigurieren, Programmieren und Verifizieren der Doppelzellenspeichereinrichtung gemäß der Erfindung ist.
BESCHREIBUNG DER ERFINDUNG
In der folgenden detaillierten Beschreibung sind Komponenten mit den gleichen Bezugszeichen belegt, unabhängig davon, ob diese in unterschiedlichen Ausführungsformen der vorliegenden Erfindung gezeigt sind. Um die vorliegende Erfindung in einer deutlichen und knappen Weise darzustellen, sind die Zeichnungen unter Umständen nicht maßstabsgetreu und gewisse Merkmale können in einer etwas schematischen Form gezeigt sein.
In 1 ist eine schematische Blockansicht einer beispielhaften Speichereinheit 2 gezeigt. Die Speichereinheit 2 kann ein Kernspeicherarray 4 aufweisen, das mehrere Speichereinrichtungen, etwa nicht-flüchtige, elektrisch löschbare und programmierbare Doppelzellen-Flash-Speichereinrichtungen, enthält. z. B. können die Speichereinrichtungen dielektrische ladungsträgereinfangende Flash-Speichereinrichtungen sein, wie dies nachfolgend detaillierter erläutert ist.
Die Speichereinrichtungen des Kernspeicherarrays 4 können mehrere Kernspeichereinrichtungen 6 und damit verknüpft dynamische Referenzspeichereinrichtungen 8 aufweisen. In einer Ausführungsform kann das Array 4 so gestaltet sein, dass die dynamischen Referenzspeichereinrichtungen 8 innerhalb einer Matrix der Kernspeichereinrichtungen 6 ausgebildet sind.
Andere Speichereinrichtungen, etwa externe Referenzen 10, können ebenso einen Teil der Speichereinheit 2 bilden. Die externen Referenzen 10 sind von dem Kernspeicherarray 4 beabstandet und können beispielsweise Lösch/Verifizier-Referenzzellen, Programmier-/Verifizierreferenzzellen und Weichprogrammierreferenzzellen enthalten.
Der Fachmann erkennt, dass die Kernspeichereinrichtungen 6 von einem Anwender der Speichereinheit 2 verwendet werden können, um Information, etwa Daten oder eine ausführbare Codierung, zu speichern. Die dynamischen Referenzen 8 können zur Unterstützung beim Auslesen der Kernspeichereinrichtungen 6 verwendet werden. Genauer gesagt, die dynamischen Referenzen 8 werden als Indikatoren des Datenpegelverhaltens der Kernspeichereinrichtungen 6 verwendet. Die diversen Vorgänge in der Speichereinheit 2, beispielsweise das Programmieren, Verifizieren, Auslesen und Löschen, können mittels einer Logikschaltung 12 gesteuert werden.
Es sei zusätzlich auf 2 verwiesen; hier ist in einer Draufsicht eine schematische Blockdarstellung eines Bereichs oder eines Sektors 14 des Kernspeicherarrays 4 der Speichereinheit 2 gezeigt. Der Sektor 14 kann Kernspeichereinrichtungen 6 und eine oder mehrere dynamische Referenzeinrichtungen 8 aufweisen. Der Sektor 14 umfasst Wortleitungen 16 und Bitleitungen 18, die mit einem dielektrischen Stapel 20 angeordnet sind, um in funktiongerechter Weise die Kernspeichereinrichtungen 6 und die dynamische Referenzeinrichtung (GM) 8 zu bilden. Das Anlegen geeigneter Spannungen an die Wortleitungen 16 und die Bitleitungen 18 ermöglicht das Adressieren der Speichereinrichtungen 6, 8 des Sektors 14, so dass jede Speichereinrichtung programmiert, gelesen, verifiziert und/oder gelöscht werden kann. Bitleitungskontakte 22 können verwendet werden, um eine elektrische Verbindung zu den Bitleitungen 18 durch den dielektrischen Stapel 20 herzustellen.
Es sei zusätzlich auf 3 verwiesen; hier ist ein Bereich des Sektors 14 im Querschnitt gezeigt, um eine beispielhafte Anordnung der Speichereinrichtungen des Kernspeicherarrays 4 zu zeigen. Der Querschnitt der 3 zeigt die beiden Kernspeichereinrichtungen 6. Jede der Kernspeichereinrichtungen 6, sowie die dynamischen Referenzspeicher-einrichtungen 8, können als nicht-flüchtige elektrisch löschbare und programmierbare Flash-Speichereinrichtungen mit Doppelzelle und virtueller Masse eingerichtet sein. Es sollte beachtet werden, dass die dargestellten Speicher-einrichtungen 6 lediglich als Beispiele gezeigt sind und durch alternative Strukturen (z. B. in einer Anordnung mit gestapeltem Gate, in einer Anordnung mit vertieften Gate, etc.) verwendet werden können. Des weiteren kann die relative Lage der Kernspeichereinrichtungen 6 in Bezug auf die dynamische Referenz 8 unterschiedlich gewählt werden.
Die beispielhaften Speichereinrichtungen 6 sind als dielektrische Ladungsträgereinfang-Flash-Speichereinrichtungen vorgesehen, wovon jede ein Paar komplementärer Ladungseinfanggebiete 38, 40, aufweist, die unabhängig programmiert und ausgelesen werden können.
Zur Vereinfachung der Erläuterung wird lediglich der Aufbau einer einzelnen Kernspeichereinrichtung 6 beschrieben. Die verbleibenden Kernspeichereinrichtungen 6 und die dynamischen Referenzspeichereinrichtungen 8 können jedoch einen entsprechenden Aufbau und eine entsprechende Funktionsweise aufweisen.
In der dargestellten Ausführungsform umfasst die Kernspeichereinrichtung 6 ein p-Halbleitersubstrat 24. In dem Substrat 24 sind die Bitleitungen 18 in der Art von vergrabenen Bitleitungen ausgebildet. Die Bitleitungen 18 (die im Weiteren auch als leitende Gebiete bezeichnet werden) können durch Implantieren eines n-Dotierstoffes in das Substrat 24 gebildet werden, oder können aus einem Metall oder einer metallenthaltenden Verbindung (beispielsweise Silizidbitleitungen 18) gebildet werden. Für jede Einrichtung 6 bildet ein benachbartes Paar von Bitleitungen 18 entsprechende leitende Gebiete, die als ein Source und ein Drain während der diversen Programmier- und Ausleseoperationen dienen. Für jede Einrichtung ist ein Körper 26 zwischen den benachbarten Paaren an Bittleitungen 18 angeordnet. Obwohl dies nicht gezeigt ist, kann eine Nitridschicht über den Bitleitungen 18 gebildet sein, und es können p⁺-Taschenimplantationsgebiete benachbart zu den Bitleitungen 18 hinzugefügt sein.
Über dem Substrat 24 ist der dielektrische Stapel 20 angeordnet. Der dielektrische Stapel 20 umfasst eine untere dielektrische Schicht 28 (die auch als dielektrische Tunnelschicht bezeichnet wird), die beispielsweise aus Siliziumoxid (SiO₂) oder anderen Materialien mit standardmäßigem ε (z. B. mit einer relativen Permittivität unter 10) oder einem Material mit großem ε (beispielsweise mit einer relativen Permittivität, die in einer Ausführungsform über 10 und in einer weiteren Ausführungsform über 20 liegt) hergestellt ist.
Über der unteren dielektrischen Schicht 28 liegt eine Ladungsträgereinfangschicht (die im Weiteren auch als Ladungsspeicherschicht 30 bezeichnet ist). Die Ladungsträgerspeicherschicht 30 kann beispielsweise aus einem nicht-leitenden Material, wozu Siliziumnitrid (Si₃N₄) gehört, oder einem anderen geeigneten Material hergestellt sein.
Über der Ladungsspeicherschicht 30 ist eine weitere dielektrische Schicht (die auch als eine obere dielektrische Schicht 32 bezeichnet ist) angeordnet, die aus einem Material, etwa beispielsweise Siliziumoxid oder anderem Material mit standardmäßigem ε oder einem Material mit großem ε hergestellt ist.
Die Wortleitungen 16 sind über der oberen dielektrischen Schicht 32 ausgebildet. Für jede Kernspeichereinrichtung 6 fungiert eine der Wortleitungen 16 als eine Gateelektrode 34. Die Wortleitungen 16 können beispielsweise aus polykristallinem Silizium hergestellt sein. In alternativen Strukturen können die Gateelektroden 34 aus miteinander verbundenen leitenden Inseln oder Flächen hergestellt sein. Die Austrittsarbeit der Wortleitung 16 und des dielektrischen Stapels 20 steuert einen Kanal 36 innerhalb des Körpers 26, der sich von einer Bitleitung 18 zu einer benachbarten Bitleitung 18 erstreckt.
Der Fachmann erkennt, dass Modifizierungen an den Kernspeichereinrichtungen 6 durchgeführt werden können. Zu derartigen Modifizierungen können der physikalische Aufbau der Kernspeichereinrichtung 6, die verwendeten Materialien, die Dotierstoffparameter und dergleichen gehören. Jedoch können die Programmier-, Verifizier-, Auslese- und/oder Löschtechniken, wie sie hierin beschrieben sind, auch in Verbindung mit einem derartigen modifizierten Bauelement verwendet werden.
Die Kernspeichereinrichtungen 6 können als Bauelemente mit virtueller Masse ausgebildet sein. D. h. während der diversen Operationen der Speichereinrichtungen 6 dienen entweder die Bitleitungen 18, die zu der Speichereinrichtung 6 gehören, als eine Quelle von Elektronen oder Löcher, indem die an die entsprechenden Bitleitungen 18 angelegten Spannungspotentiale dementsprechend gesteuert werden. Ferner kann die Bitleitung 18, die als die Quelle der Elektronen und/oder Löcher fungiert, geerdet werden oder kann mit einem Vorspannungspotential verbunden werden.
Wie aus der folgenden Erläuterung hervorgeht, umfasst die Kernspeichereinrichtung 6 innerhalb der Ladungsspeicherschicht 30 ein erstes Ladungsspeichergebiet (das im Weiteren hierin auch als normale Zelle, ein rechtsseitiges Bit oder eine erste Ladungsspeicherzelle 38) bezeichnet wird, benachbart zu einem der leitenden Gebiete (beispielsweise die Bitleitung, die als Bitleitung 18a bezeichnet ist), und umfasst ein zweites Ladungsspeichergebiet (das im Weiteren auch als komplementäre Zelle, ein linksseitiges Bit oder eine zweite Ladungsspeicherzelle 40 bezeichnet wird) benachbart zu dem anderen der leitenden Gebiete (beispielsweise der Bitleitung, die als Bitleitung 18b bezeichnet ist).
In der dargestellten Ausführungsform ist die Kernspeichereinrichtung 6 als ein strukturell symmetrisches Bauelement eingerichtet, das das Programmieren, Verifizieren, Auslesen und Löschen der ersten Ladungsspeicherzelle 38 und der zweiten Ladungsspeicherzelle 40 ermöglicht, indem die Rollen der Bitleitungen 18a und 18b (Source und Drain) während dieser Operationen vertauscht werden. Daher werden die Bitleitungen 18a, 18b wahlweise durch die Begriffe Source und Drain, abhängig von der interessierenden Ladungsspeicherzelle 38, 40, bezeichnet.
Zur Vereinfachung der Zeichnungen wird die Speichereinrichtung 6 auch so bezeichnet, dass diese eine erste Seite oder eine Seite A und eine zweite Seite oder Seite B aufweist. In dem dargestellten Beispiel liegt die erste Ladungsspeicherzelle 38 auf der Seite A und die zweite Ladungsspeicherzelle 40 liegt auf der Seite B. Ebenso wie die Begriffe Source und Drain können jedoch auch die Begriffe Seite A und Seite B in wahlweise vertauschter Weise verwendet werden.
In einer Ausführungsform, die hierin als eine ”Einzelbit”-Ausführungsform bezeichnet wird, kann jede Ladungsspeicherzelle 38, 40 zwei Datenzustände aufweisen. Jedoch wird jede Ladungsspeicherzelle 38, 40 so programmiert, dass diese den gleichen Datenzustand speichert, um damit die Datenverweilzeit zu verbessern. Um den in jeder Ladungsspeicherzelle 38, 40 gespeicherten Datenzustand zu bestimmen, muss lediglich eine der Ladungsspeicherzellen 38, 40 ausgelesen werden.
In einer weiteren Ausführungsform, die hierin als eine ”Doppelbit”-Ausführungsform bezeichnet ist, kann jede Ladungsspeicherzelle 38, 40 unabhängig zwei Datenzustände speichern. D. h., jede Ladungsspeicherzelle 38, 40 kann auf jeweils jeden der Datenzustände programmiert werden, um damit vorteilhaft die asymmetrische Datenspeicherfähigkeit der Kernspeichereinrichtung 6 auszunutzen. Um den in jeder Ladungsspeicherzelle 38, 40 gespeicherten Datenzustand zu bestimmen, kann jede der Ladungsspeicherzellen 38, 40 in separaten Lesevorgängen ausgelesen werden.
In der Einzelbit-Ausführungsform und der Doppelbit-Ausführungsform können die Datenzustände binäre Werte, etwa eine logische 0 oder eine logische 1, repräsentieren. Die logische 1 kann beispielsweise erreicht werden, indem die gewünschte Ladungsspeicherzelle 38, 40 in einem unprogrammierten Zustand belassen wird, der auch als ein leerer bzw. unprogrammierter Pegel bezeichnet wird. Die logische 0 kann beispielsweise eingerichtet werden, indem eine Ladungsmenge in der gewünschten Ladungsspeicherzelle 38, 40 gespeichert wird. Dieser Zustand wird auch als ein geladener Zustand, ein programmierter Zustand, ein programmierter Pegel oder ein geladener Programmierpegel bezeichnet.
In einer weiteren Ausführungsform, der hierin als eine ”Einzelbit-Mehrpegelzellen(MLC)”-Ausführungsform oder eine ”Einzelbit-MLC”-Ausführungsform bezeichnet ist, kann jede Ladungsspeicherzelle 38, 40 mehrere Datenzustände, etwa vier Datenzustände, aufweisen. Jedoch wird jede Ladungsspeicherzelle 38, 40 so programmiert, dass sie den gleichen Datenzustand speichert, um damit die Datenverweilzeit zu verbessern. Um den in jeder Ladungsspeicherzelle 38, 40 gespeicherten Datenzustand zu bestimmen, muss lediglich eine der Ladungsspeicherzellen 38, 40 ausgelesen werden. Daher besitzt in der Einzelbit-MLC-Ausführungsform jede Kernspeichereinrichtung 6 (oder ”Transistor”) vier Datenzustände (d. h. die vier mit der ausgelesenen Ladungsspeicherzelle 38, 40 verknüpften Datenzustände). In einer weiteren Ausführungsform können mehr als drei geladene Programmierpegel vorgesehen sein.
In einer weiteren Ausführungsform, die hierin als eine ”Quadbit”-Ausführungsform bezeichnet ist, kann jede Ladungsspeicherzelle 38, 40 unabhängig mehrere Datenzustände, beispielsweise vier Datenzustände aufweisen. D. h., jede Ladungsspeicherzelle 38, 40 kann auf einem beliebigen Zustand der mehreren Datenzustände programmiert werden, um damit vorteilhaft die asymmetrische Datenspeicherfähigkeit der Kernspeichereinrichtung 6 auszunutzen. Um den in jeder Ladungsspeicherzelle 38, 40 gespeicherten Datenzustand zu bestimmen, kann jede der Ladungsspeicherzellen 38, 40 in separaten Lesevorgängen ausgelesen werden. Daher besitzt in der Quad-Bit-Ausführungsform jede Kernspeichereinrichtung 6 (oder ”Transistor”) 16 Datenzustände (d. h. für zugeordnete Paare von Ladungsspeicherzellen 38, 40 gibt es 16 Permutationen des leeren Programmierpegels und der drei geladenen Programmierpegel). In einer weiteren Ausführungsform können mehr als drei geladene Programmierpegel vorgesehen sein.
In der Einzelbit-MLC-Ausführungsform und der Quadbit-Ausführungsform können die Datenzustände der einzelnen Ladungsspeicherzellen 38, 40 ein binäres Zweibit-Wort, etwa in Form einer logischen 0-0, einer logischen 0-1, einer logischen 1-0 und einer logischen 1-1, repräsentieren. Der Datenzustand mit logisch 1-1 kann beispielsweise verwirklicht werden, indem die gewünschte Ladungsspeicherzelle 38, 40 in einem unprogrammierten Zustand belassen wird, der auch als ein leerer Programmierpegel bezeichnet wird, der im Weiteren auch als ”Pegel A” benannt wird. Die anderen logischen Datenzustände können beispielsweise verwirklicht werden, indem unterscheidbare Ladungsmengen in der gewünschten Ladungsspeicherzelle 38, 40 gespeichert werden, die auch als geladene Zustände, programmierte Zustände, programmierte Pegel oder geladene Programmierpegel bezeichnet werden. Ein tiefster geladener Programmierpegel, der dem 1-0-Datenzustand entspricht, wird im Weiteren auch als ”Pegel B” bezeichnet. Ein mittlerer geladener Programmierpegel, der dem Datenzustand 0-1 entspricht, wird im Weiteren auch als ”Pegel C” bezeichnet. Ein höchster geladener Programmierpegel, der dem Datenzustand 0-0 entspricht, wird im Weiteren auch als ”Pegel D” bezeichnet. In einer weiteren Ausführungsform der Einzelbit-MLC-Ausführungsform und der Quad-Bit-Ausführungsform können mehr als drei geladene Programmierpegel vorgesehen sein.
In der vorliegenden Offenbarung beinhaltet die Programmiertechnik zur Speicherung von Ladung in jeder der Ladungsspeicherzellen 38, 40 die Einführung heißer Elektronen, was auch als Kanal heißer Elektroneneinführung (CHE) bezeichnet wird. Es sollte jedoch beachtet werden, dass Modifizierungen an der Programmiertechnik vorgenommen werden können, um entsprechende Modifizierungen in der speziellen verwendeten Speichereinrichtung zu berücksichtigen.
Unter Anwendung der Einführung heißer Elektronen kann die erste Ladungsspeicherzelle 38 auf den gewünschten geladenen Programmierpegel (in der Einzelbit- und Doppelbit-Ausführungsform, der einzelne geladene Programmierpegel oder in der Einzelbit-MLC- und der Quad-Bit-Ausführungsform, ein beliebiger Pegel der mehreren geladenen Programmierpegel) programmiert werden, indem eine ausgewählte Spannung an die Bitleitung 18a (die als Drain fungiert) benachbart zu der ersten Ladungsspeicherzelle 38 angelegt wird. Ferner wird eine ausgewählte Spannung an die Wortleitung 16 (die als die Gateelektrode 34 fungiert) angelegt. Die andere Bitleitung 18b dient als das Source (d. h. als Quelle von Elektronen) für die CHE-Programmierung der ersten Ladungsspeicherzelle 38. In einer Ausführungsform wird ein Vorspannungspotential an das Source angelegt (anstatt das Source zu erden oder schweben zu lassen, wie dies in konventionellen dielektrischen Ladungsträgereinfang-Flash-Speichereinrichtungen anzutreffen ist). Als Folge des Anlegens einer Vorspannung an das Source während des Programmierens, kann eine bessere Steuerung der Elektroneninjektion erreicht werden, was zu einer verbesserten Datenhaltefähigkeit der Speichereinrichtung 6 und/oder zu einer größeren Ladungsinjektionsgenauigkeit zum Erreichen des gewünschten geladenen Programmierpegels führt.
Die an die Gateelektrode 34, das Source und das Drain angelegten Spannungen erzeugen ein vertikales elektrisches Feld durch die dielektrischen Schichten 28, 32 und die Ladungsspeicherschicht 30 und ein laterales elektrisches Feld entlang der Länge des Kanals 36 von dem Source zu dem Drain. Bei einer gegebenen Schwellwertspannung bzw. Einsetzspannung tritt eine Inversion des Kanals 36 auf, so dass Elektronen aus dem Source herausgezogen werden und in Richtung auf das Drain beschleunigt werden. Während der Bewegung der Elektronen entlang der Länge des Kanals 36 nehmen die Elektronen Energie auf und bei Erreichen einer ausreichend hohen Energie, sind die Elektronen in der Lage, die Potentialbarriere der unteren dielektrischen Schicht 28 zu überwinden und in die Ladungsspeicherschicht 30 zu gelangen, in der die Elektronen gefangen werden. Die Wahrscheinlichkeit für ein Überwinden der Potentialbarriere durch die Elektronen ist in dem Bereich der Ladungsspeicherzelle 38 maximal, der benachbart zu dem Drain liegt (d. h. die Bitleitung 18a), wo die Elektronen die höchste Energie besitzen. Diese beschleunigten Elektronen werden als heiße Elektronen bezeichnet und, sobald sie in die Ladungsspeicherschicht 30 gelangt sind, bleiben diese in der Ladungsspeicherzelle 38 der Ladungsspeicherschicht 30. Die eingefangenen Elektronen neigen nicht dazu, sich in der Ladungsspeicherschicht 30 auf Grund der geringen Leitfähigkeit dieser Schicht und auf Grund des geringen lateralen elektrischen Feldes darin auszubreiten. Somit bleiben die eingefangenen Ladungsträger in dem Ladungsträgereinfanggebiet der Ladungsspeicherzelle 38 in der Nähe der benachbarten Bitleitung 18a lokalisiert.
Die vorangegangene Technik zur Programmierung der ersten Ladungsspeicherzelle 38 kann angewendet werden, um auch die zweite Ladungsspeicherzelle 40 zu programmieren, wobei jedoch die Funktionen der Bitleitungen 18a und 18b vertauscht sind (d. h. Source und Drain).
Unter Bezugnahme zu 4 ist eine graphische Darstellung gezeigt, die Verteilungen für die relativen Programmierpegelschwellwertspannungen (Vt) 42 für die Einzelbit- und Doppelbit-Programmierung einer Ladungsspeicherzelle 38, 40 aus der Kernspeichereinrichtung 6 enthält. Die Schwellwertverteilungen 42 sind kennzeichnend für das Datenzustandsverhalten der Kernspeichereinrichtung 6, wenn die Ladungsspeicherzellen 38, 40 in diverse entsprechende Datenzustände versetzt werden.
Eine erste Verteilung 42a repräsentiert eine logarithmische Schwellwertspannungsverteilung für die Speichereinrichtung 6, wenn beide Ladungsspeicherzellen 38, 40 entsprechende Ladungsmengen speichern, die dem unprogrammierten Zustand entsprechen. D. h., wenn eine der beiden Ladungsspeicherzellen 38, 40 ausgelesen wird und sich beide Ladungsspeicherzellen 38, 40 in dem leeren Zustand befinden, sollte die Schwellwertspannung der Speichereinrichtung 6 innerhalb der ersten Verteilung 42a liegen. Unter Anwendung der entsprechenden Binärdatenwerte für diesen Datenspeicherzustand kann die erste Verteilung 42a als ein ”11”-Zustand bezeichnet werden, wobei die erste ”1” von ”11” der Ladungsspeicherzelle 38, 40 entspricht, wenn diese gelesen wird (oder ”Lesebit”), und die zweite ”1” von ”11” der anderen Ladungsspeicherzelle 38, 40, entspricht (oder dem ”ungelesenen Bit”).
Ein maximaler Wert der ersten Verteilung 42a repräsentiert eine Lösch- oder Umprogrammier-Schwellwertspannung (Vt_blank) der Kernspeichereinrichtung 6.
Eine zweite Verteilung 42b repräsentiert eine logarithmische Schwellwertspannungsverteilung für die Kernspeichereinrichtung 6, wenn beide Ladungsspeicherzellen 38, 40 entsprechende Ladungsmengen speichern, die dem geladenen Programmierpegel entsprechen. D. h., wenn eine der Ladungsspeicherzellen 38, 40 ausgelesen wird und wobei die Ladungsspeicherzellen 38, 40 sich im geladenen Zustand befinden, liegt die Schwellwertspannung der Speichereinrichtung 6 innerhalb der zweiten Verteilung 42b. Unter Anwendung des entsprechenden binären Datenwertes für diese Datenspeicherbedingung kann die zweite Verteilung 42b als ein ”00”-Zustand bezeichnet werden, wobei die erste ”0” von ”00” dem ausgelesenen Bit und die zweite ”0” von ”00” dem ungelesenen Bit entspricht.
Eine dritte Verteilung 42c repräsentiert eine logarithmische Schwellwertspannungsverteilung für die Kernspeichereinrichtung 6, wenn die ausgelesene Zelle der Ladungsspeicherzellen 38, 40 eine Ladungsmenge speichert, die dem leeren bzw. unprogrammierten Programmierpegel entspricht, und wenn die ungelesene Zelle der Ladungsspeicherzellen 38, 40 eine Ladungsmenge speichert, die dem geladenen Programmierpegel entspricht. Unter Anwendung des entsprechenden binären Datenwerts für diesen Datenspeicherzustand und unter Anwendung der Namenskonvention für die erste und die zweite Stelle, wie sie zuvor eingeführt ist, kann die dritte Verteilung 42c als ”10”-Zustand bezeichnet werden. Der ”10”-Zustand kann auch als ein Komplementärbitstörungs-(CBD)Zustand bezeichnet werden, da die in dem ungelesenen Bit gespeicherte Ladung die Wirkung besitzt, dass die Schwellwertspannung der Speichereinrichtung 6 geringfügig über die Verteilung 42a des leeren Zustands hinaus erhöht wird.
Eine vierte Verteilung 42d repräsentiert eine logarithmische Schwellwertspannungsverteilung für die Kernspeichereinrichtung, wenn die ausgelesene Zelle der Ladungsspeicherzellen 38, 40 eine Ladungsmenge speichert, die dem geladenen Programmierpegel entspricht, und wenn die ungelesene Zelle der Ladungsspeicherzelle 38, 40 eine Ladungsmenge speichert, die dem leeren bzw. unprogrammierten Programmierpegel entspricht. Unter Anwendung des entsprechenden binären Datenwertes für diesen Datenspeicherzustand und unter Anwendung der Namenskonvention für die erste und die zweite Stelle, wie sie zuvor verwendet ist, kann die vierte Verteilung 42d als ein ”01”-Zustand bezeichnet werden. In dieser Situation besitzen die unterschiedlichen gespeicherten Ladungsmengen in den Ladungsspeicherzellen 38, 40 die Wirkung, dass die Schwellwertspannung der Speichereinrichtung 6 geringfügig unterhalb die Verteilung des programmierten Zustands 42b abgesenkt wird.
Mit weiterer Bezugnahme zu 5 wird eine Darstellung gezeigt, die relative Schwellwertspannungs-(VT)Verteilungen 44 für die Einzelbit-MLC- und die Quad-Bit-Programmierung geladener Speicherzellen 38, 40 aus der Kernspeichereinrichtung 6 enthält. Der leere Zustand oder Pegel A wird durch die Verteilung 44a, der Pegel B durch die Verteilung 44b, der Pegel C durch die Verteilung 44c und der Pegel D durch die Verteilung 44d repräsentiert. Relative Schwellwertspannungsverteilungen für die Datenzustände der anderen Zelle der Ladungsspeicherzellen 38, 40 der Kernspeichereinrichtung 6 würden eine ähnliche Form aufweisen, wie sie in 5 gezeigt sind. Zur Vereinfachung der angefügten Zeichnungen sind die CBD-Schwellwertspannungsverteilungen ähnlich zu den CBD-Schwellwertverteilungen 42c und 42d (4), die für die Einzelbit- und Doppelbit-Ausführung dargestellt sind, in 5 nicht gezeigt. Wenn jedoch die Ladungsspeicherzellen 38, 40 auf unterschiedliche Datenzustände programmiert sind, können die Schwellwertspannungsverteilungen 44 eine Neigung aufweisen, sich entlang der Schwellwertspannungsachse als Folge einer CBD nach oben oder unten zu verschieben.
Es kann eine Kombination aus Programmierbedingungen (wird später ausführlicher erläutert) so ausgewählt werden, dass, wenn die Zielladungsspeicherzelle 38, 40 auf den Pegel D programmiert wird, die in der Zelle 38, 40 gespeicherte Ladungsmenge höher ist als die in der Zelle 38, 40 gespeicherte Ladungsmenge, wenn die Zelle 38, 40 auf den Pegel C programmiert ist. In einer Ausführungsform beträgt eine minimale Schwellwertspannung (Vt_progD) der Verteilung 44d für den Pegel D ungefähr 1 Volt mehr als eine maximale Schwellwertspannung der Verteilung 44c für den Pegel C. In ähnlicher Weise ist die in der Zelle 38, 40 gespeicherte Ladungsmenge, wenn diese auf den Pegel C programmiert ist, höher als die in der Zelle 38, 40 gespeicherte Ladungsmenge, wenn die Zelle 38, 40 auf den Pegel B programmiert ist. In einer Ausführungsform beträgt die minimale Schwellwertspannung (Vt_progC) der Verteilung 44c des Pegels C ungefähr 1 Volt mehr als eine maximale Schwellwertspannung der Verteilung 44b des Pegels B. In ähnlicher Weise beträgt die in der Zelle 38, 40 gespeicherte Ladungsmenge, wenn diese auf dem Pegel B programmiert ist, einen größeren Wert als die in der Zelle 38, 40 gespeicherte Ladungsmenge, wenn die Zelle 38, 40 auf den Pegel A programmiert ist. In einer Ausführungsform beträgt eine minimale Schwellwertspannung (Vt_progB) der Verteilung 44b des Pegels B ungefähr 1,5 Volt mehr als eine maximale Schwellwertspannung der Verteilung 44a des Pegels A oder die Löschschwellwertspannung (Vt_blank).
Zu beachten ist, dass die Schwellwertspannungsverteilung 42a für den leeren Zustand der Einzelbit- und Doppelbit-Ausführungsform der Schwellwertverteilung 44a für den leeren Zustand der Einzelbit-MLC- und Quad-Bit-Ausführungsform entsprechen kann (beispielsweise der minimale, maximale und der höchste Punkt der Verteilung können gleich oder annähernd gleich sein). In ähnlicher Weise kann die Schwellwertspannungsverteilung 42b für den geladenen programmierten Zustand der Einzelbit- und Doppelbitausführungsform der Schwellwertspannungsverteilung 44d für den höchsten geladenen Programmierzustand der Einzelbit-MLC- und Quad-Bit-Ausführungsform entsprechen (beispielsweise können der minimale, der maximale und der Höchstwert der Verteilung gleich oder annähernd gleich sein).
Das Auslesen der Zellen 38, 40 der Kernspeichereinrichtung 6 kann ausgeführt werden, indem beispielsweise eine umgekehrte Leseoperation ausgeführt wird. Um z. B. die erste Ladungsspeicherzelle 38 auszulesen, kann eine Spannung an das leitende Gebiet gegenüberliegend zu dem ersten Ladungsspeichergebiet 38 angelegt werden (d. h. die Bitleitung 18b, die während der Lesevorgänge auch als Drain bezeichnet wird), und es kann eine Spannung an die Gateelektrode 34 angelegt werden. Das leitende Gebiet benachbart zu dem ersten Ladungsspeichergebiet (d. h. die Bitleitung 18a, die während der Leseoperationen auch als das Source bezeichnet werden kann) kann geerdet werden. Während des Lesens der zweiten Ladungsspeicherzelle werden die Rollen der Bitleitungen 18a und 18b vertauscht.
Während des Lesevorgangs kann eine über den Kanal 36 gezogene Strommenge als ein Maß der Schwellwertspannung der Kernspeichereinrichtung 6 verwendet werden und kann mit einem oder mehreren Referenzströmen verglichen werden, (wobei der Referenzstrom als ein Maß einer Referenzschwellwertspannung dient), um den Datenzustand der ”ausgewiesenen” Ladungsspeicherzelle 38, 40 zu bestimmen.
Die Drainspannung während des Lesevorgangs dient dazu, ein Verarmungsgebiet in dem Kanalgebiet 36 unter der nicht gelesenen Ladungsspeicherzelle 38, 40 zu erzeugen. Dieses Verarmungsgebiet kann teilweise in der ungelesenen Ladungsspeicherzelle 38, 40 gespeicherte Ladung maskieren oder ”abdecken”; um damit die Auswirkung der CBD auf die Lesebereichsspannen zu minimieren. Für die Doppelbit- und Quad-Bit-Ausführungsform kann die Drainspannung ungefähr 1,3 Volt bis ungefähr 1,6 Volt betragen und die Gatespannung kann bei ungefähr 5 Volt liegen. Für die Einzelbit- und Einzelbit-MLC-Ausführungsform kann die Drainspannung weniger als 1 Volt (beispielsweise ungefähr 0,4 Volt bis ungefähr 0,7 Volt) betragen und die Gatespannung kann ungefähr 3 Volt sein.
Für die Einzelbit-Ausführungsform kann als die Lesebereichsspanne die Schwellwertspannungsdifferenz der Spannung des leeren Zustands (Vt_blank) und der minimalen Schwellwertspannung der ”00”-Zustandsschwellwertspannungs-verteilung 42b oder (Vt_prog) gesehen werden. In der Doppelbit-Ausführungsform kann die Lesebereichsspanne ausgehend von der maximalen Schwellwertspannung des ”10” Zustands der Verteilung 42c auf die minimale Schwellwertspannungsverteilung des ”01” Zustands der Verteilung 42d reduziert werden. Ähnliche Lesebereichsspannen können für die Einzelbit-MLC- und Quad-Bit-Ausführungsform abgeleitet werden.
Im Allgemeinen gilt, je dichter die Verteilungen entlang der Schwellwertspannungsachse liegen, desto schwieriger ist es, eine Leseoperationsreferenz zu erzeugen (beispielsweise einen Referenzstrom oder eine Referenzschwellwertspannung), um zwischen den diversen Programmierpegeln zu unterscheiden. Dieses Problem kann mit zunehmender Frequenz in der Einzelbit-MLC- und der Quad-Bit-Ausführungsform auf Grund der größeren Anzahl möglicher Datenzustandskombinationen ansteigen, die in der Speichereinrichtung 6 gespeichert werden können.
Es sei ferner auf 6 verwiesen; hier ist eine Darstellung der Auswirkung dargestellt, die das zyklische Betreiben der Programmierung/Löschung (P/E) und/oder die Alterung auf die Datenhaltezeit der Speichereinrichtung 6 ausübt. Zur Vereinfachung der Zeichnungen zeigt 6 diese Auswirkungen im Zusammenhang mit der Einzelbit-Ausführungsform. Diese Wirkungen gelten jedoch für alle hierin beschriebenen Programmierausführungsformen und können, wie zuvor angedeutet ist, noch ausgeprägter sein, wenn die CPD betrachtet und/oder wenn eine MLC-Programmierung verwendet wird.
6 zeigt den Verlauf eines Graphens, der die relativen Programmierpegelschwellwertsspannungsverteilungen für die Einzelbit-Programmierung der Doppelzellenspeichereinrichtung 6 vor einem mehrfachen Programmier/Lösch-(P/E)Zyklusbetrieb und nach mehreren P/E-Zyklen zeigt. Genauer gesagt, der Graph aus 6 besitzt eine erste Achse (die als Achse ”a” bezeichnet ist), die die relativen Schwellwertspannungsverteilungen 46 für die Speichereinrichtung 6 zeigt, wenn die Speichereinrichtung 6 relativ neu ist (beispielsweise wenn diese noch keinen mehrfachen Zyklusbetrieb hinsichtlich von P/E-Operationen erfahren hat, und zwar von einem bis über eine Million P/E-Zyklen), und/oder wenn die Speichereinrichtung 6 noch nicht einen ”Ausback”-Vorgang unterzogen ist, um die Speichereinrichtung 6 künstlich zu altern.
Die graphische Darstellung aus 6 zeigt ferner eine zweite Achse (die als Achse ”b” bezeichnet ist), die relative Schwellwertspannungsverteilungen 48 für die Speichereinrichtung 6 zeigt, wenn die Speichereinrichtung 6 mehrere P/E-Vorgänge durchlaufen hat (beispielsweise von einem bis über eine Million P/E-Zyklen) und/oder, wenn die Speichereinrichtung 6 einen ”Ausback”-Vorgang unterzogen wurde, um die Speichereinrichtung 6 künstlich auf einen Lebensdauerende-(EOL)Zustand zu altern.
Die erste Achse (oder Achse a) ist vertikal über der zweiten Achse (oder Achse b) dargestellt, so dass der Vergleich zwischen den Schwellwertspannungsverteilungen 46 und den Schwellwertspannungsverteilungen 48 durchgeführt werden kann.
Eine erste Schwellwertspannungsverteilung 46a repräsentiert einen leeren bzw. ungeladenen Zustand für beide Ladungsspeicherzellen 38, 40. Daher kann die Verteilung 46a so aufgefasst werden, dass diese den Verteilungen 42a und 44a entspricht. Eine zweite Schwellwertspannungsverteilung 46b repräsentiert einen geladenen Programmierpegel für beide Ladungsspeicherzellen 38, 40. Daher kann die Verteilung 46b aufgefasst werden, dass diese den Verteilungen 42b und 44d entspricht.
Zu Beispielszwecken sei hierin angenommen, dass die erste Ladungsspeicherzelle 38 (oder Seite A) programmiert wird, bevor die zweite Ladungsspeicherzelle 40 (oder Seite B programmiert wird). Es sollte jedoch vom Fachmann erkannt werden, dass die Reihenfolge der Programmierung mit ähnlichen Ergebnissen vertauscht werden kann.
Wenn die Speichereinrichtung 6 relativ neu ist, kann jede Ladungsspeicherzelle 38, 40 auf einen geladenen Programmierpegel programmiert werden, und die Ladungsspeicherzellen 38, 40 werden tendenziell die Ladung halten. Somit ist die Lesebereichsspanne, wenn die Speichereinrichtung relativ neu ist, verhältnismäßig groß. Beispielsweise kann in der Einzelbit-Ausführungsform aus 6 eine Lesebereichsspanne für ein ”neues Bauteil” (ΔVt_A) aus der maximalen Schwellwertspannung der Schwellwertspannungsverteilung 46a für den leeren Zustand (Vt_blank-A) zu der minimalen Schwellwertspannung der Schwellwertspannungsverteilung 46b für den programmierten Zustand (Vt_prog-A) gemessen werden.
Durch wiederholte P/E-Zyklen und/oder durch Alterung (beispielsweise durch ”Ausback”-Zyklen) der Speichereinrichtung 6 können die Ladungsspeicherzellen 28, 40 die Neigung zeigen, dass ein Verlust an Ladung auftritt. Ein Ladungsverlust kann zu einer reduzierten Datenhaltefähigkeit führen. Ein typischer Grund für einen Ladungsträgerverlust rührt von der Beeinträchtigung der dielektrischen Tunnelschicht 28 her, die durch wiederholten Elektron- und/oder Loch-Beschuss hervorgerufen wird. Somit können in den Ladungsspeicherzellen 38, 40 gespeicherte Ladungen dazu neigen, dass sie durch Abwandern über die dielektrische Tunnelschicht 28 verloren gehen.
Zu beachten ist, dass, wenn die Ladungsspeicherzellen 38, 40 auf den leeren Zustand ”programmiert” sind, eine relativ geringe Ladungsmenge in der Ladungsträgerreinfangschicht 30 gespeichert ist, und der Ladungsträgerverlust tritt nicht auf oder tritt nicht mit nennenswertem Betrag auf. Wenn daher in den auf einen geladenen Programmierpegel programmierten Ladungsspeicherzellen 38, 40 ein Ladungsverlust auftritt und die Schwellwertspannung der Speichereinrichtung 6 abnimmt, reduzieren sich auch die Lesebereichsgrenzen.
Es wurde herausgefunden, dass die erste programmierte Zelle der Ladungsspeicherzellen 38, 40 dazu neigt, Ladungen schneller zu verlieren als die zweite programmierte Zelle der Ladungsspeicherzellen 38, 40. Dies kann daher rühren, dass in der ersten programmierten Ladungsspeicherzelle 38, 40 gespeicherte Ladung einen Einfluss auf das Programmieren der zweiten programmierten Ladungsspeicherzelle 38, 40 ausübt. Z. B. kann die zuvor gespeicherte Ladung die Tendenz aufweisen, dass dadurch die zweite programmierte Ladungsspeicherzelle 38, 40 langsam programmiert wird, so dass Ladung in der zweiten programmierten Ladungsspeicherzelle 38, 40 stärker verteilt wird und damit mit größerer Wahrscheinlichkeit verloren geht.
Gemäß den Schwellwertspannungsverteilungen der Achse b (6) kann die Schwellwertspannungsverteilung 48a die ”gealterte” Schwellwertspannungsverteilung für die erste programmierte Ladungsspeicherzelle 38, 40 repräsentieren, wenn die Speichereinrichtung 6 auf den ”00”-Zustand programmiert ist. Die Schwellwertspannungsverteilung 48b kann die ”gealterte” Schwellwertspannungsverteilung für die zweite programmierte Ladungsspeicherzelle 38, 40 repräsentieren, wenn die Speichereinrichtung auf den ”00”-Zustand programmiert ist. Wie graphisch gezeigt ist, besitzt die Schwellwertspannungsverteilung 48b etwas höhere Schwellwertspannungswerte als die Schwellwertspannungsverteilung 48a. Somit können die höheren Schwellwertspannungswerte der Verteilung 48b für eine größere ”gealterte” Lesebereichsspanne (ΔVt_b) sorgen als in der Verteilung 48a. Die ”gealterte” Lesebereichsspanne (ΔVt_b) sorgen als in der Verteilung 48a. Die ”gealterte” Lesebereichsspanne (ΔVt_b) kann die Differenz der Schwellwertspannungsverteilung für den leeren Zustand 46a sein, oder, wie nachfolgend detaillierter erläutert ist, einer verschobenen Schwellwertspannungsverteilung für den leeren Zustand 48c.
In einer Ausführungsform kann die Lesebereichsspanne verbessert werden, indem die Schwellwertspannungsverteilung für den leeren Zustand 48c so verschoben wird, dass diese zumindest eine geringere Löschschwellwertspannung (Vt_blank-b) als eine konventionelle Löschschwellwertspannung (Vt_blank-a) aufweist. Die konventionelle Löschschwellwertspannung ist typischerweise eine Schwellwertspannung des natürlichen Zustands der Speichereinrichtung 6 oder ist recht nahe an der Schwellwerstspannung des natürlichen Zustands. Genauer gesagt, wenn die Speichereinrichtung 6 gerade gefertigt ist, ergeben die Materialien des Bauelements eine natürliche Schwellwertspannung, so dass, wenn ein Spannungspotential entsprechend der natürlichen Schwellwertspannung an die Gateelektrode 34 angelegt würde, Elektronen vom Source zum Drain wandern würden. Die Fertigungstechniken können Prozessschritte unter Anwendung von Ultraviolett-(UV)Energiequellen beinhalten, die Materialeigenschaften beeinflussen und somit die sich ergebende natürliche Schwellwertspannung beeinflussen können. Daher wird die Schwellwertspannung des natürlichen Zustands häufig auch als eine UV-Schwellwertspannung oder eine Anfangsschwellwertspannung bezeichnet.
Um die Speichereinrichtung 6 für die Anwendung vorzubereiten, kann eine Löschkonfigurationsoperation ausgeführt werden. Ein konventioneller Löschvorgang kann beispielsweise das Laden jeder Ladungsspeicherzelle 38, 40 zur Speicherung von Ladung entsprechend einem geladenen Programmierpegel und anschließend das Löschen jeder Ladungsspeicherzelle 38, 40 umfassen, um die Schwellwertspannung der Speichereinrichtung 6 auf die Schwellwertspannungsverteilung 46a des nahezu natürlichen unprogrammierten Zustands zurückzuführen. Gelegentlich wird bei der konventionellen Bearbeitung eine Überschussladung von einer oder beiden Ladungsspeicherzellen 38, 40 während des Löschanteils der Löschkonfigurationsoperation abgeführt. Das Abführen von zu viel Ladung kann die Breite der Verteilung 46a größer machen, indem die Schwellwertspannung der Speichereinrichtung 6 unter eine minimale Schwellwertspannung der Verteilung 46a abgesenkt wird (die auch als eine Weichprogrammierschwellwertspannung (Vt_sp-a bezeichnet wird). Dieser Zustand wird im Stand der Technik häufig als eine stark gelöschte Ladungsspeicherzelle 38, 40 bezeichnet und wird typischerweise aus einer Vielzahl von Gründen vermieden. Beispielsweise können nicht konsistente Löschzustandsschwellwertspannungen zwischen einzelnen Bauelementen 6 zu nicht konsistenten geladenen Programmierzustandsschwellwertspannungen zwischen den einzelnen Bauelementen 6 führen. Daher kann in der konventionellen Bearbeitung eine Ladungsspeicherzelle 38, 40, die eine Schwellwertspannung von weniger als Vt_sp-a aufweist (wie dies durch eine Weichprogrammierreferenzspannung gekennzeichnet ist, die von einer der externen Referenzeinrichtungen 10 erzeugt wird) mit einem Weichprogrammierpuls angesteuert werden, um die Schwellwertspannung der Einrichtung 6 zu erhöhen.
Wie zuvor angedeutet wurde, ist die verschobene Löschzustandsschwellwertspannungsverteilung 48c im Vergleich zu der konventionellen Löschzustandsschwellwertspannungsverteilung 46a verschoben. Obwohl früher angenommen wurde, dass es möglich sei, eingefangene Löcher in der Ladungsspeicherschicht 30 zu speichern, ist das zum Löschen der Ladungsspeicherzellen 38, 40 angewendete elektrische Feld relativ hoch und die lokale Schwellwertspannung der Ladungsspeicherzellen 38, 40 kann unter die des natürlichen Zustands verringert werden. Folglich kann die verschobene Löschschwellwertspannung Vt_blank-b ungefähr 0,1 Volt bis ungefähr 1,0 Volt kleiner sein als die Schwellwertspannung des natürlichen Zustands Vt_blank-a. Obwohl Vt_blank-b kleiner sein kann, als eine Spannung, die konventioneller Weise als geeignet für die Löschschwellwertspannung betrachtet wird, kann dieses bewusste ”starke Löschen” der Ladungsspeicherzellen 38, 40 die EOL-Lesebereichsspanne verbessern, indem der Unterschied zwischen den Schwellwertspannungen des ungeladenen Zustands und des geladenen Programmierzustands vergrößert wird.
Nachdem die Ladungsspeicherzellen 38, 40 stark gelöscht wurden, um Vt_blank-b zu verschieben, können Ladungsspeicherzellen 38, 40, die eine kleinere Schwellwertspannung als eine verschobene Speichprogrammierschwellwertspannung (Vt_sp-b) aufweisen, weich programmiert werden, um Ladung in die Ladungsspeicherzellen 38, 40 einzuführen, um damit die Schwellwertspannung der Einrichtung 6 in die Schwellwertspannungsverteilung für den verschobenen leeren Zustand 48c zu bringen. In einer Ausführungsform kann die verschobenen Weichprogrammier-Schwellwertspannung Vtsp-b so gewählt werden, dass diese über einer vollständig stark gelöschten Schwellwertspannung (Vt_depletion) der Speichereinrichtung 6 liegt, mit der die Speichereinrichtung 6 Eigenschaften eines verarmten Bauteils zeigen kann. Ein Verarmungsbauelement kann Strom durch den Kanal 36 führen, wenn die Gateelektrode 34 geerdet ist. Es sollte beachtet werden, dass das Weichprogrammieren darauf abzielt, die Schwellwertspannung einer beliebigen Ladungsspeicherzelle 38, 40 mit einem Schwellwert kleiner als die gewünschte V_tsp-b so zu verschieben, dass diese gleich oder größer als V_tsp-b ist. Wenn dies gemacht wird, sollte die Differenz zwischen Vt_blank-a und Vt_sp-a (Vt_blank-a – Vt_sp-a) ungefähr gleich sein der Differenz zwischen Vt_blank-a und Vt_sp-a (Vt_blank-a – Vt_sp-a), um ein hohes Maß an Leistungsvermögen des Kernspeicherarrays 4 über seine Lebensdauer hinweg aufrecht zu erhalten.
Zu beachten ist in der Doppelbit- und Quad-Bit-Ausführungsform, dass ein Verschieben der Verteilung für den leeren Zustand 42a, 44a ebenso auch die entsprechende CBD- oder ”10”-Zustands-Schwellwertspannungsverteilungen (beispielsweise die Verteilung 42c) verkleinern kann. Dies liegt daran, dass die mit der CBD-Zustandsverteilung verknüpften Schwellwertspannungen zum Teil durch die Schwellwertspannungen der Verteilung für den leeren Zustand bestimmt sind. Als Folge davon kann die Lesebereichsspanne in der Doppelbit- und Quad-Bit-Ausführungsform verbessert werden, indem die Schwellwertspannungsverteilungen für den leeren Zustand 42a, 44a durch starkes Löschen der Ladungsspeicherzelle 38, 40 in der gleichen Weise verschoben werden, wie die Lesebereichsspanne in der Einzelbit- und Einzelbit-MLC-Ausführungsform verbessert werden kann.
In 7 ist ein Flussdiagramm einer Löschkonfigurations- und Programmier/Verifizier-Operation für die Speichereinrichtung 6 gezeigt, wenn gemäß der Einzelbit- oder Einzelbit-MLC-Ausführungsform programmiert wird. Beispielsweise wird in dem Flussdiagramm aus 7 ein gewisser Ablauf an einer ersten programmierten Ladungsspeicherzelle 38, 40 und/oder einer zweiten programmierten Ladungsspeicherzelle 38, 40 ausgeführt, wie dies nachfolgend detaillierter beschrieben ist. Es sollte beachtet werden, dass jeder Prozessablauf, der an einer gewissen Ladungsspeicherzelle 38, 40 (d. h. der ersten oder der zweiten programmierten Zelle) ausgeführt wird, alternativ auch an der anderen Ladungsspeicherzelle 38, 40 durchgeführt werden kann, und derartige Modifizierungen sind als innerhalb des Schutzbereichs der angefügten Patentansprüche zu verstehen.
Das Verfahren kann im Block 50 beginnen, in welchem jede Speichereinrichtung 6, die zu der Speichereinheit gehört, konfiguriert werden kann. Der Block 50 kann beispielsweise das Laden jeder Ladungsspeicherzelle 38, 40 auf einen geladenen Programmierpegel und das anschließende Löschen jeder Ladungsspeicherzelle 38, 40 beinhalten, so dass die Speichereinrichtung 6 eine Schwellwertspannung von weniger oder gleich der Schwellwertspannung des verschobenen leeren Zustands (beispielsweise Vt_blank-b) aufweist. Das Löschen kann bewerkstelligt werden, indem beispielsweise eine Band-zu-Band-(BTB), heiße Löcherinjektionslöschoperation angewendet wird, um die vorprogrammierte Ladung zu entfernen. Folglich können die Ladungsspeicherzellen 38, 40 bewußt stark gelöscht werden, oder einer geeigneten ”zielgerichteten Lösch”-Konfiguration unterzogen werden, die mit der Beschreibung hierin konsistent ist. Somit kann eine beliebige Ladungsspeicherzelle 38, 40 mit einer Ladungsmenge, die zu einer Schwellwertspannung der Einrichtung 6 führt, die kleiner als die verschobene Weichprogrammier/Schwellwertspannung ist (beispielsweise Vt_sp-b), weich programmiert werden, um die Schwellwertspannung der Einrichtung 6 zu erhöhen. Zu beachten ist, dass alle Speichereinrichtungen 6, 8 des Kernspeichers 4 (oder eine ausgewählte Menge an Einrichtungen 6, 8) einer Löschkonfigurationsroutine vor dem Programmieren einer beliebigen einzelnen Speichereinrichtung 6, 8 unterzogen werden können.
Sobald im Block 50 die Speicherzelle 6 konfiguriert ist, geht das Verfahren zum Block 52 weiter, in welchem eine erste der zu programmierenden Ladungsspeicherzellen 38, 40 auf einen gewünschten Programmierpegel programmiert wird (beispielsweise wird diese in einem leeren Zustand belassen oder es wird Ladung injiziert, um einen Datenzustand zu speichern, der mit einem gewünschten geladenen Programmierpegel verknüpft ist). Z. B. können das Source, das Drain und die Gateelektrode 34 mit einem Satz aus Programmierspannungs-potentialen gepulst werden, die für einen gewünschten geladenen Programmier-pegel geeignet sind (Pegel B, Pegel C oder Pegel D in der Einzelbit-MLC-Ausführungsform oder der geladenen Programmierpegel in der Einzelbit-Ausführungsform). Z. B. kann die erste Ladungsspeicherzelle 38 auf der ”Seite A” der Speichereinrichtung 6 zuerst programmiert werden und dann kann die zweite Ladungsspeicherzelle 40 auf der ”Seite B” des Bauelements programmiert werden. Es sollte jedoch beachtet werden, dass das Programmieren in einer umgekehrten Reihenfolge stattfinden kann. In einer Einzelbit- und der Einzelbit-MLC-Ausführungsform kann, wenn das Bauelement 6 leer bzw. unprogrammiert belassen werden soll, das Programmieren des Bauelements 6 als beendet betrachtet werden, und das Verfahren kann zu einem weiteren Bauelement 6 weitergehen.
Wenn gemäß den Doppelbit- oder Quad-Bit-Ausführungsformen programmiert wird, kann ein Verifizierungsvorgang ausgeführt werden, um das Programmieren der ersten programmierten Ladungsspeicherzelle 38, 40 auf einen gewünschten geladenen Programmierpegel in dieser Phase des Verfahrens auszuführen. Bei Bedarf kann die erste programmierte Ladungsspeicherzelle 38, 40 ebenso erneut gepulst werden.
Nach dem Block 52 wird im Block 54 die zweite, zu programmierende Ladungsspeicherzelle 38, 40 programmiert. Gemäß dem Beispiel, in welchem die Ladungsspeicherzelle 38 der Seite A zuerst programmiert wird, kann die Ladungsspeicherzelle 40 auf der Seite B im Block 54 auf einen gewünschten Programmierpegel programmiert werden. D. h., die zweite programmierte Ladungsspeicherzelle 38, 40 kann in einem leeren bzw. ungeladenen Zustand belassen werden, oder es kann Ladung eingeführt werden, um den geladenen Programmierpegel der ersten programmierten Ladungsspeicherzelle 38, 40 zu speichern. Wie gezeigt ist, werden in der Einzelbit- und der Einzelbit-MLC-Ausführungsform beide Ladungsspeicherzellen 38, 40 auf den gleichen Programmierpegel aufgeladen. Somit befinden sich beide Ladungsspeicherzellen 38, 40 in dem leeren Stand oder sind so programmiert, um eine Ladungsmenge entsprechend einem gewünschten geladenen Programmierpegel zu speichern.
Wenn entsprechend der Doppelbit- oder der Quadbit-Ausführungsform programmiert wird, kann in dieser Phase des Verfahrens ein Verifiziervorgang durchgeführt werden, um dass Programmieren der zweiten programmierten Ladungsspeicherzelle 38, 40 auf einen gewünschten geladenen Programmierpegel zu verifizieren. Bei Bedarf kann die zweite programmierte Ladungsspeicherzelle 38, 40 erneut mit Spannungspulsen beaufschlagt werden. Danach kann das Programmieren der Speichereinrichtung 6 in der Doppelbit- oder der Quadbit-Ausführungsform als abgeschlossen betrachtet werden und die Ladungsspeicherzellen 38, 40 einer weiteren Speichereinrichtung 6 können dann programmiert werden. Zu beachten ist, dass die Ladungsspeicherzellen 38, 40 von anderen Speichereinrichtungen 6 zwischen dem Programmieren der ersten programmierten und der zweiten programmierten Ladungsspeicherzelle 38, 40 programmiert werden können.
Hinsichtlich der Programmierverfahren für die Einzelbit- und Einzelbit-MLC-Ausführungsformen erkennt der Fachmann, dass jede der Ladungsspeicherzellen 38, 40 zuerst programmiert werden kann, wobei in einer Ausführungsform die Ladungsspeicherzelle 38, 40, die zuletzt programmiert wird, die zum Abfragen während eines Auslesevorgangs ausgewählte Ladungsspeicherzelle 38, 40 ist. Tatsächlich wird beim Lesevorgang die Schwellwertspannung der ersten programmierten Ladungsspeicherzelle 38, 40 ”ignoriert” und stattdessen konzentriert man sich auf die zweite programmierte Ladungsspeicherzelle 38, 40. Alternativ wird die Ladungsspeicherzelle 38, 40, die zuerst programmiert wird, als Ladungsspeicherzelle 38, 40 ausgewählt, die bei einem Lesevorgang abgefragt wird.
Es sei weiterhin auf 7 verwiesen. Im Block 56 wird die zweite programmierte Ladungsspeicherzelle 38, 40 während eines Verifiziervorgangs abgefragt, um das Programmieren auf den gewünschten programmierten Pegel für beide Ladungsspeicherzellen sicherzustellen. Der Verifiziervorgang kann in ähnlicher Weise wie ein umgekehrter Lesevorgang ausgeführt werden. Genauer gesagt, eine Schwellwertspannung der Speichereinrichtung 6 (wie dies beispielsweise durch einen durch den Kanal 36 fließenden Strom gekennzeichnet ist) kann mit einer Programmier-Verifizier-Schwellwertspannung verglichen werden (d. h. wie dies durch einen von einer externen Referenz 10 erzeugten Strom gekennzeichnet ist).
Im Block 58 wird bestimmt, ob die Speichereinrichtung 6 den Programmier-Verifizier-Vorgang korrekt durchläuft. Wenn die Speichereinrichtung 6 den Programmier-Verifizier-Vorgang korrekt abschließt, kann die Speichereinrichtung 6 als programmiert betrachtet werden und das Verfahren kann zum Block 60 weitergehen, in welchem eine weitere, zu programmierende Einrichtung des Kernspeicherarrays 4 gemäß der hierin beschriebenen Routine programmiert wird (beispielsweise durch Beginnen beim Block 52).
Wenn im Block 58 die Speicherzelle 6 nicht als programmiert betrachtet wird, geht das Verfahren zum Block 62 weiter. Im Block 62 kann die erste programmierte Ladungsspeicherzelle 38, 40 (d. h. die im Block 42 mit Pulsen beaufschlagte Ladungsspeicherzelle 38, 40) erneut mit Pulsen beaufschlagt werden, um die in der ersten programmierten Ladungsspeicherzelle 38, 40 gespeicherte Ladung zu erhöhen. Danach kann im Block 64 die zweite programmierte Ladungsspeicherzelle 38, 40 (d. h. die im Block 54 mit Pulsen beaufschlagte Ladungsspeicherzelle 38, 40) erneut mit Pulsen belegt werden, um die in der zweiten programmierten Ladungsspeicherzelle 38, 40 gespeicherte Ladung zu erhöhen. In einer Ausführungsform können die während dem Pulsen in den Blöcken 62 und 64 angelegten Programmierspannungen die gleichen sein wie die anfänglichen Programmierspannungen, die in den Blöcken 52 und 54 angewendet werden. In einer alternativen Ausführungsform können die Programmierspannungen, die in den Blöcken 62 und 64 angelegt, gegenüber den in den Blöcken 52 und 54 anfänglich angewendeten Programmierspannungen abgeändert werden. Z. B. können die Programmierspannungen auf der Grundlage der Anzahl der Häufigkeit, mit der die Speichereinrichtung 6 gepulst wurde, oder in Abhängigkeit von der aktuellen Schwellwertspannung der Speichereinrichtung 6 geändert werden.
Nachdem die Ladungsspeicherzellen 38, 40 in den Blöcken 62 und 64 entsprechend erneut mit Pulsen beaufschlagt wurden, kehrt das Verfahren zum Block 56 zurück, in welchem die Speichereinrichtung 6 erneut gemäß den zuvor beschriebenen Verfahren verifiziert wird.
Nachdem alle Speichereinrichtungen 6, 8, die eine Programmierung erfordern, wie sie durch das gespeicherte Datenmuster gegeben ist, programmiert sind, kann das in 7 gezeigte Verfahren abgeschlossen werden und das Speicherarray 4 kann ausgelesen und/oder gelöscht/erneut programmiert werden.
Figurenbeschreibung
Bezugszeichenliste
Fig. 1

2: Speichereinheit
10: externe Referenzen
12: Logikschaltung
4: Kernspeicherarray
6: Kernspeichereinrichtungen
8: dynamische Referenz (EM)

Y-Achse:: logarithmische Verteilung („Einzelbit”- oder „Doppelbit”-Programmierung)
X-Achse:: Schwellwertspannung (V_T)
42a: leer bzw. unprogrammiert
42c: „10”-Zustand
42d: „01”-Zustand
42b: geladen
: Einzelbit-Lesebereichsspannen
: Doppelbit-Lesebereichsspannen

Y-Achse: logarithmische Verteilung („Einzelbit-MLC”- oder „Quad-Bit”-Programmierung)
X-Achse: Schwellwertspannung
44a, ..., 44d: Pegel A, ...., Pegel D

Y-Achse: logarithmische Verteilung
X-Achse: Schwellwertspannung
Achse „a”: vor dem Zyklenbetrieb/Ausbacken Vt_blank (Anfangszustand)
46a, 48c: leer „11”
46b: programmiert ”00”
48a: zuerst programmiert ”00”
48b: als zweites programmiert „00”
: Achse b „nach dem Zyklenbetrieb/EOL” (verschobener Zustand)

50: Zellen für Löschen konfigurieren
52: Pulsen der Seite A
54: Pulsen der Seite B
56: Verifizieren der Seite B
58: Verifizieren für Seite B korrekt?
60: Programmieren/Verfizieren der nächsten Einrichtung
62: erneutes Pulsen der Seite A
64: erneutes Pulsen der Seite B

Claims

Verfahren zum Programmieren einer dielektrischen Ladungsträgereinfangspeichereinrichtung (6) mit einer ersten Ladungsspeicherzelle (38, 40) und einer zweiten Ladungsspeicherzelle (38, 40), wobei das Verfahren umfasst: Programmieren der ersten Ladungsspeicherzelle, um eine erste, einem geladenen Programmierpegel entsprechende Ladungsmenge zu speichern; Programmieren der zweiten Ladungsspeicherzelle, um eine zweite, dem geladenen Programmierpegel entsprechende Ladungsmenge zu speichern; und Verifizieren, dass die zweite programmierte Ladungsspeicherzelle Ladung entsprechend dem geladenen Programmierpegel speichert, und, wenn die Verifizierung ein negatives Resultat ergibt, erneutes Pulsen jeweils der ersten programmierten Ladungsspeicherzelle und der zweiten programmierten Ladungsspeicherzelle.
Verfahren nach Anspruch 1, wobei während des erneuten Pulsens die erste programmierte Ladungsspeicherzelle erneut gepulst wird und anschließend die zweite programmierte Ladungsspeicherzelle erneut gepulst wird.
Verfahren zum Programmieren einer dielektrischen Ladungsträgereinfangspeichereinrichtung (6) mit einer ersten Ladungsspeicherzelle (38, 40) und einer zweiten Ladungsspeicherzelle (38, 40), wobei das Verfahren umfasst: Programmieren der ersten Ladungsspeicherzelle, um eine erste, einem geladenen Programmierpegel entsprechende Ladungsmenge zu speichern; Programmieren der zweiten Ladungsspeicherzelle, um eine zweite, dem geladenen Programmierpegel entsprechende Ladungsmenge zu speichern; und Verifizieren, dass die erste programmierte Ladungsspeicherzelle Ladung entsprechend dem geladenen Programmierpegel speichert, und, wenn die Verifizierung ein negatives Ergebnis ergibt, erneutes Pulsen der ersten programmierten Ladungsspeicherzelle und der zweiten programmierten Ladungsspeicherzelle.